KR940003380B1 - 게이트 절연형 전계효과 트랜지스터의 제조방법 - Google Patents

게이트 절연형 전계효과 트랜지스터의 제조방법 Download PDF

Info

Publication number
KR940003380B1
KR940003380B1 KR1019910007795A KR910007795A KR940003380B1 KR 940003380 B1 KR940003380 B1 KR 940003380B1 KR 1019910007795 A KR1019910007795 A KR 1019910007795A KR 910007795 A KR910007795 A KR 910007795A KR 940003380 B1 KR940003380 B1 KR 940003380B1
Authority
KR
South Korea
Prior art keywords
sputtering
film
semiconductor film
semiconductor
hydrogen
Prior art date
Application number
KR1019910007795A
Other languages
English (en)
Other versions
KR920010944A (ko
Inventor
야마자끼 순페이
쟝 혼기옹
미누시마 타카시
후카다 타케시
Original Assignee
가부시키가이샤 한도오따이 에네루기 겐큐쇼
야마자끼 순페이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2305529A external-priority patent/JP3054187B2/ja
Priority claimed from JP2305528A external-priority patent/JP3054186B2/ja
Application filed by 가부시키가이샤 한도오따이 에네루기 겐큐쇼, 야마자끼 순페이 filed Critical 가부시키가이샤 한도오따이 에네루기 겐큐쇼
Publication of KR920010944A publication Critical patent/KR920010944A/ko
Application granted granted Critical
Publication of KR940003380B1 publication Critical patent/KR940003380B1/ko
Priority to KR1019940017975A priority Critical patent/KR960011105B1/ko
Priority to KR1019960000484A priority patent/KR960007720B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56—Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C23C14/568—Transferring the substrates through a series of coating stations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/907—Continuous processing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/907—Continuous processing
    • Y10S438/908—Utilizing cluster apparatus

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

내용 없음.

Description

게이트 절연형 전계효과 트랜지스터의 제조방법
제1도는 본 발명은 제1실시형태에 따른 박막 전계효과 반도체 트랜지스터용 시스템을 보인 개략 구성도.
제2도는 산화막 또는 반도체막을 증착하는데 적합하게 사용되는 플래너형 마그네트론 RF 스퍼터링 장치를 보인 개략 구성도.
제2b도는 제2a도에 도시된 장치에 설치된 자석의 배열을 보인 평면도.
제3a도~제3d도는 본 발명의 제1실시형태에 따른 박막 전계효과 반도체 트랜지스터의 제조방법을 보인 단면도.
제4도는 반도체막이 증착되는 분위기내에 수소의 분압과 반도체막의 전계이동도 사이의 관계를 보인 그래프.
제5도는 반도체막이 증착되는 분위기내의 수소의 분압과 반도체막을 구성하는 트랜지스터의 한계전압 사이의 관계를 보인 그래프.
제6도는 여러 증착조건 하에서 증착된 반도체막의 라만 스펙트럼을 보인 그래프.
제7도는 본 발명의 제2실시형태에 따른 박막 전계효과 반도체 트랜지스터 제조용 시스템을 보인 개략 구성도.
제8도는 본 발명의 제2실시형태에 따른 박막 전계효과 반도체 트랜지스터 제조방법을 보인 단면도.
제9도는 본 발명의 제3실시형태에 따른 박막 전계효과 반도체 트랜지스터 제조용 시스템을 보인 개략 구성도.
제10a도~제10e도는 본 발명의 제3실시형태에 따른 박막 전계효과 반도체 트랜지스터 제조방법을 보인 단면도.
제11a도와 제11b도는 본 발명에 따른 박막 전계효과 트랜지스터를 보인 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 예비실 2 : 보조실
3 : 제1스퍼터링 장치 4 : 제2스퍼터링 장치
5 : 게이트 밸브 6,7,8 : 밸브
9 : 배기 시스템 10a : 제1배기 시스템
10c : 히터 10b : 제2배기 시스템
11 : 기판 13 : 금속홀더
14 : 타게트 20 : 진공실
33 : 실리콘 막 34 : 소오스 영역
34 : 드레인 영역 40 : 게이트 전극
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 다결정 반도체막으로 구성되는 박막 게이트 절연형 전계효과 트랜지스터의 제조방법에 관한 것이다.
종래, 다결정 반도체 박막의 형성은 550℃~900℃의 온도 범위에 증착되는 저압 화학증착 CVD를 이용하는 방법이 알려진 바 있다.
최근에는 대면적의 디스플레이를 갖는 액정판넬의 개발로 넓은 면적에 걸쳐 다결정 반도체 막을 증착하는 증착기술이 요구되고 있다.
넓은 면적에 다결정 막을 직접 증착하는 것은 반응온도의 문제로 어렵기 때문에 통상적으로 다결정막은 저압 CVD에 의하여 아모퍼스(비결정질) 반도체 막을 증착하고 난 후 이 아모퍼스 막을 재결정시켜서 형성된다.
그러나, 저압 CVD에 의하여 반도체막을 균일하게 증착하는 것은 매우 어렵고 또한, 이것은 증착시간이 길게 요구되는 문제가 있다.
다른 한편으로 이러한 점을 감안할 때에 스퍼터링 방법은 탁월하다. 특히 막이 마그네트론 스퍼터링 방법으로 증착될 때는 다음과 같은 이점이 있다.
1) 전자가 타게트의 부근으로 몰리므로 기판의 표면이 에너지가 전자에 의하여 손상받는 경우가 적다.
2) 넓은 면적이 저온에서 증착될 수 있다.
3) 유해가스가 사용되지 않으므로 공정이 안전하고 실용성이 있다.
그러나 종래의 스퍼터링은 수소가 첨가된 아모퍼스 반도체의 전기적인 특성이 트랜지스터용 채널을 형성하는 요건을 만족시킬 만큼 좋지 않았으므로, 수소 도핑 없이 수행되었다. 그러나 이 스퍼터링으로 증착된 반도체 막은 그것의 열 결정화가 매우 어려운 결점이 있다.
본 발명의 목적은 결정 경계의 장벽 높이가 실질적으로 감소된 다결정 반도체 막으로 구성되는 게이트 절연형 전계효과 트랜지스터 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 기판의 넓은 면적에 다결정 반도체막으로 구성된 게이트 절연형 전계효과 트랜지스터 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 막내에 천연산화물의 형성이 용이치 않을 정도로 치밀한 다결정 반도체막으로 구성되는 게이트 절연형 전계효과 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 격자왜곡을 갖는 다결정 반도체막으로 구성되는 게이트 절연형 전계효과 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 부가적인 목적, 이점 및 특유의 구성은 다음의 실시예에서 기술될 것이며, 다음의 실시예에 따라 본 발명의 기술분야에 숙련된 자에게는 명백할 것이며, 본 발명의 실시에 의하여서도 쉽게 이해될 수 있을 것이다.
본 발명의 목적과 이점은 특히 첨부된 청구범위에서 청구된 수단과 이들의 조합에 의하여 실현되고 달성될 수 있을 것이다.
상기 언급된 목적과 다른 목적이 본 발명에 따라서 성취될 수 있도록 하기 위하여 본 발명에 있어서는 채널을 형성하기 위한 반도체 막은 수소로 구성된 분위기에서 스퍼터링으로 기판에 증착되고 게이트 절연막을 형성하기 위한 산화막은 산소로 구성된 분위기에서 스퍼터링으로 증착된다.
반도체막과 산화막은 산화막의 증착을 위한 다른 장치로 부터 반도체막의 증착을 하기 위한 장치로의 산소는 누출을 방지하기 위해 또는 그 역을 방지하기 위해 별개의 스퍼터링 장치들에서 차례로 기판상에 증착된다.
어떤 막이 먼저 증착되고 다른 막이 나중에 증착되는 것에 상관없이 반도체막에 존재하는 산소원자의 밀도는 7×1019cm-3이하로 제한되며 바람직하기로는 1×1019cm-3이하이다.
높은 성능을 갖는 게이트 절연형 전계효과 트랜지스터를 얻기 위해서는 트랜지스터를 구성하는 두 종류의 이상의 층들이 개별적인 스퍼터링 장치들에서 스퍼터링에 의해 증착되어야 한다. 두개 이상의 스퍼터링 장치들은 트랜지스터의 기판이 이송될 때 기판 및 그 위에 형성된 층들이 공기에 노출되지 않고 이송되도록 연결되어야 한다. 예를 들면 게이트 밸브 또는 보조실들은 스퍼터링 장치들 사이에 구비된다. 스퍼터링 장치들이 일렬로 배열된 경우에 있어서, 게이트 절연형 전계효과 트랜지스터는 생산성을 높이기 위해 그와 같은 장치를 이용하여 파이프라인상에서 형성될 수 있다. 트랜지스터를 구성하는 두 종류 이상의 층들은 일렬로 배열된 스퍼터링 장치들에서 스퍼터링되어 파이프라인 상에서 형성된다.
본 발명의 바람직한 실시형태에 따른 반도체막은 아모퍼스 상태 또는 유사한 상태로 먼저 증착된다. 이어서 아모퍼스 반도체는 적어도 채널영역에서 아모퍼스 상태를 다결정 상태로 전환시키기 위해 450℃~700℃, 전형적으로 600℃에서 열처리된다. 열처리 대신 아모퍼스 반도체는 적어도 채널영역에서 아모퍼스 상태를 다결정 상태로 전환시키기 위해 예를 들면 레이져 또는 할로겐 램프와 같은 광원으로부터 방사된 광선을 방사받게 된다. 이러한 재결정 과정은 상기 언급한 바와 같이 수소를 이용하지 않은 종래의 경우에 비하여 쉽게 행하여 진다. 그 이유는 다음과 같은 것으로 생각된다.
종래의 경우에 있어서는 a Si와 같은 아모퍼스 반도체가 증착되면 실리콘 원자의 분포가 일정치 않은 어떤 형태의 미세구조가 형성된다. 이러한 미세구조는 열처리 또는 광원으로부터 방사된 광선의 방사에 의한 재결정화 과정을 방해한다.
본 발명자들은 미세구조의 형성이 반도체막에 수소를 주입하므로서 방지됨을 확인하였다.
열처리 또는 광원으로부터 방사된 광선의 방사후 형성된 다결정의 평균 직경은 5Å~400Å, 전형적으로 50Å~200Å 정도이다. 다결정내 작은 크기의 입자들은 N+-I와 P+-I 접합을 가로지르는 역류 누출을 방지하는데 특히 효과적이다. 막에 주입되는 수소의 비율은 5원자% 이하이다.
반도체막의 보다 중요한 특징은 그것의 경계면에서 다결정 사이를 근접연결할 수 있는 격자왜곡이다. 이러한 구성은 경계면에서의 불연속성을 줄이고, 장벽의 형성이 방지되도록 하는데 도움이 되는 한편, 이러한 격자왜곡이 없는 경우에 있어서는 산소와 같은 불순물 원소가 경계면에 모여 캐리어의 운반을 방해하는 결정장벽이 형성된 경향을 보인다.
이러한 것에 더하여, 반도체막내 산소밀도는 본 발명에 따르면 7×1019cm-3이하이기 때문에 잠재적인 장벽은 실질상으로 형성되지 않는다. 이런 낮은 산소밀도는 각각의 막을 증착하는데 전적으로 사용하기 위해 제공된 별개의 실(chamber)에서 산화막과 반도체막의 증착을 수행함으로써 실현될 수 있다. 산소밀도는 증착에 앞서 터보 분자 펌프(turbo molecular pump)와 크리오숍션 펌프(cryosorption)의 결합수단으로 고진공조건에 이르도록 실내의 내부를 배기함으로써 더 감소될 수 있다. 이런 이유로 본 발명에 따라 구성된 반도체에서 전자의 이동도(전계이동도)가 50~300㎠/v.s로 크게 개선되었다.
게다가 스퍼터링으로 증착되는 반도체는 막의 내측에 이르기까지 산화가 이루어지지 않도록 정교하며, 다만 그 표면에만 매우 얇은 산화막이 형성될 뿐이다. 반면에 플라즈마 CVD에 의하여 증착된 반도체는 반도체의 내부까지 산화가 진행되는 비교적 높은 비율의 아모퍼스 상태를 포함한다.
본 발명의 이러한 정교한 구조는 격자왜곡과 함께 결정 사이의 경계장벽을 감소시키는데 도움이 된다.
반도체막의 증착을 위한 스퍼터링이 수행되는 분위기는 수소, 이러한 수소와 Ar 및 He과 같은 불활성기체의 혼합물, 또는 SiH4나 Si2H6와 같이 반도체막의 특성을 변화시키지 않는 수소화합물일 수 있다.
어떠튼간에, 분위기내의 수소 밀도는 반도체막 안에 적당한 수소를 도입하고 충분한 격자왜곡을 갖는 반도체막을 얻는데 중요한 역할을 한다. 수소/알곤 혼합물의 경우에 있어서, 수소비율은 5%~100%(따라서 알곤비율은 95%~0%) 사이, 전형적으로 10% 내지 99%(따라서 알곤은 1%~90%), 바람직하게는 25%~95%(따라서 알곤은 75%~5%) 사이에서 선택된다.
바람직한 실시형태에 따르면 게이트 절연막을 구성하는 산화막과 채널영역을 구성하는 반도체막으로 구성된 게이트 절연형 전계효과 트랜지스터는 전기적 특성이 외적인 방해로부터 영향받지 않고 안정되도록 연속적으로 증착된다. 물론 본 발명은 스태거형(staggered types), 코우플레이너형(coplanar types), 전환(inverted) 스태거형, 전환 코우플레이너형과 같은 다양한 다른 유형의 트랜지스터에 적용될 수 있다.
본 발명을 첨부도면에 의거하여 보다 상세히 설명하면 다음과 같다.
제1도, 제2a도와 제2b도 및 제3a도~제3d도에는 게이트 절연형 전계효과 트랜지스터 제조방법이 설명된다.
제1도는 본 발명의 제1실시형태에 따른 마그네트론 RF 스퍼터링에 의해 반도체 및 게이트 절연막을 증착하는 다중실 스퍼터링 시스템을 보인 개략도이다.
본 시스템은 게이트 밸브(5)를 구비한 로딩 및 언로딩 예비실(1), 밸브(6)를 통해 예비실(1)과 연결된 보조실(2)과 각각 밸브(7)와, 밸브(8)를 통해 보조실(2)과 연결된 제1 및 제2스퍼터링 장치(3), (4)로 구성된다. 상기 예비실(1)은 로터리 펌프와 터보분자 펌프가 일렬로 구성된 배기 시스템(9)이 구비된다. 상기 보조실(2)은 로터리 펌프와 터보분자 펌프로 구성되는 저진공 배기를 위한 제1 배기시스템(10a), 크라오솝션 펌프로 구성되는 고진공 배기를 위한 제2 배기시스템(10b)과 피복되는 기판을 가열하기 위하여 보조실(2)내 위치된 가열기(10c)를 구비하고 있다.
피복되는 유리기판이 상기 보조실(2)에서의 가열에 의해 미리 열 수축되므로 막 증착 중에 상기 유리기판상의 막에서 일어나는 열수축 및 응력은 감소하여 막의 부착력이 개선된다.
스퍼터링 장치(3), (4)는 본 발명에 따라 사용될 때 게이트 절연막 및 반도체막 각각을 증착하는데 전적으로 사용되는데 적합한 개개의 플래너형 마그네트론 RF스퍼터링 장치이다. 제2a도와 제2b도는 RF 스퍼터링 장치의 세부적인 것을 도시하고 있다. 상기 장치는 진공실(20), 밸브(12a)와 밸브(12c)를 각각 구비한 터보분자 펌프(12b)와 로터리 펌프(12b)로 구성되어 저진공 배기를 위한 제1 배기시스템(12-1), 밸브(12f)를 구비한 크리오솝션 펌프(12e)로 구성되어 고진공 배기를 위한 제2 배기시스템(12-2), 타게트(14)를 냉각시킬 수 있도록 냉각제가 흐르는 내부도관(13a)이 형성되고 전자석과 같은 다수의 자석(13b)이 구비된 타게트(14)를 지지하기 위한 진공실(20)의 하측에 고정된 금속홀더(13), 금속홀더(13)에 RF 에너지를 공급하기 위한 매칭락스(15b)가 구비되어 있는 RF(예를 들어 13.56MHz)원을 구성하는 에너지 공급원(15), 피복되는 기판을 지지하기 위하여 진공실(20)의 상측위치에 배치된 기판홀더(16), 기판(11)과 타게트(14)를 차단하는 슈터(shutter)(17) 및 가스 공급 시스템(18)으로 구성된다. 부호 “19”는 진공실(20)의 기밀구조를 유지하기 위한 밀봉 수단을 나타낸다. 기판(11)상 실제의 증착에 앞서 타게트에서 발생된 불순물이 스퍼터되어 상기 기판(11) 및 타게트(14)를 차단하는 슈터(17)상에 증착된 후 기판(11)상에 정상적으로 증착될 수 있게 슈터(17)가 제거된다.
자석(13b)은 이들의 N극이 상측 단부로 향하고 S극이 하측 단부로 향하며 기판(11)과 타게트(14) 사이 스퍼터링 영역내의 전자를 제한하기 위하여 제2b도에 도시된 바와 같이 원내에 수평으로 배열된다.
제1도, 제2a도와 제2b도와 함께 제3a도, 제3b도에서 본 발명의 제1의 바람직한 실시형태에 따라 박막 전계효과 트랜지스터의 제조방법이 자세히 언급된다.
10장의 유리기판이 카세트 위에 설치되고 밸브(5)를 통해 로딩 및 언로딩 예비실(1)에 놓인다. 예비실(1)과 보조실(2)의 내부 조건을 서로에 대해 조정한 후, 카세트는 예비실(1)에서 밸브(6)을 통해 보조실(2)에 이송된다. 유리기판중 하나가 이송 메카니즘(도시안됨) 수단에 의해 제2a도에서 보인 바와 같은 제1마크네트론 RF 스퍼터링장치에 배치되고, 150℃의 기판온도, 100%O2분위기(0.5Pa)에서 SiO2막(32)이 200nm의 두께로 피복된다.
본 장치의 출력은 13.56MHz RF에너지인 경우에 400W이다.
순도 99.999% 또는 이상인 인공수정 또는 고순도 실리콘, 예를 들면 단결정 실리콘 또는 다결정 실리콘이 타게트로서 사용된다.
그 다음 피복된 기판은 동일한 방법으로 SiO2막이 계속해서 증착되는 다른 9개의 잔여기판으로 바뀌게 된다. 카셋트상에 설치되어 있는 모든 기판들은 이런 과정을 반복하여 SiO2막이 피복된다. 이런 과정중 예비실(1)과 보조실(2) 사이 기판의 이송은 바람직하지 않은 불순물을 제거하도록 챔버(1), (2)의 압력 및 분위기를 서로에 대해 조정한 후 실행되어야 한다.
이어서 아모퍼스 실리콘 막(33)이 제2스퍼터링 장치(4)에서 SiO2막상에 100nm 두께로 증착된다. 10개의 기판이 보조실(2)로부터 동일한 방법으로 연속하여 장치(4)안에 놓이고 그 안에서 아모퍼스 실리콘막의 증착을 위해 처리된다. 장치(4)와 보조실(2) 사이의 각 기판의 이송은 바람직하지 못한 불순물을 제거하도록 챔버(2), (4)의 압력 및 내부 분위기를 서로 조정한 후 실행된다. 이런 과정은 이후에 특히 언급되지 않을지라도 제1스퍼터링 장치 및 제2스퍼터링 장치와 보조실 사이에 기판을 이송하도록 요구될 때 일반적으로 적용된다. 장치(4)내 분위기는 분압이 H2/(H2+Ar)=0.8이 되도록 수소와 알곤으로 구성되는 혼합물로 구성된다. 수소와 알곤 가스들은 각각 순도 99.999 및 99.99이며 장치(4)의 내부가 1×10-7Pa로 진공된 후 수소와 알곤을 유입한다.
총 압력이 0.5Pa이다. 이 장치의 출력이 13.56MHz RF에너지인 경우에 400W이다. 5×1018cm-3이하 예를 들면 1×1018cm-3인 농도로 산소원자를 포함한 단결정 실리콘이 타게트로서 이용된다.
기판온도는 동일한 방법으로 히터(16a)에 의하여 150℃(증착온도)에서 유지된다.
바람직한 실시형태들에서, 혼합물중 수소비율은 5%~100% 사이에서 선택되고 증착온도는 50℃~500℃이며, 출력은 다른 펄스 에너지 공급원과 조합될 수 있는 500Hz~100GHz 주파수 범위에서 1W~100MW 사이이다.
모든 기판들이 실리콘 산화물과 아모퍼스 실리콘 반도체막으로 피복된 후 막은 수소 또는 불활성 분위기에서 예를 들어 100℃의 질소에서 10시간동안 450℃~700℃, 전형적으로 600℃에서 히터(10c) 수단으로 보조실(2)에서 열처리된다. 막은 이런 처리(열어닐링)에 의해 반아모퍼스 또는 반결정 형태로 재결정된다. 실험에 의하면 실리콘 밀도를 4×1022cm-3으로 가정할 때 산소, 탄소 및 수소의 밀도는 1원자%에 상당하는 양인 각각 8×1018cm-3, 3×1010cm-3과 4×1020cm-3임이 SIMS(Secoundary ion mass spectroscopy) 분석에 의해 확인되었다. 이런 밀도의 값은 깊이 방향을 따라 변화하는 각 원소들의 최소값이다. 최소값이 측정된 이유는 천연산화물이 반도체막의 표면에 존재하기 때문이다. 이들 밀도들의 평가는 실리콘 타게트(1×1018cm-3) 내 산소밀도와 관련하여 얻어질 수 있다. 이런 불순물 밀도는 결정화후에도 변경되지 않으므로 산소 밀도가 8×1018cm-3상태로 남아 있게 된다. 참고로 실리콘 아모퍼스 막은 생성반응 가스와 함께 0.1cc/sec와 1cc/sec로 일산화이질소(N2)를 유입함으로써 반복된다. 결과로 재결정화 후 산소 밀도는 각각 1×1020cm-3과 4×1020cm-3으로 증가된다.
이 경우 충분한 재결정을 수행하기 위해서는 열어닐링 동안에 온도가 700℃ 이상으로 상승되거나, 열 처리시간이 증가되어야 한다. 이런 고온은 유리기판의 낮은 용융온도 때문에 실제로 이용될 수 없다. 또한, 긴 공정시간은 대량생산 관점에서 바람직하지 못하다.
이런 사실들로부터 기판온도가 700℃ 이하로 제한되고 전형적으로 600℃ 이하로 제한되는 것은 본 발명의 중요특성으로 이해해야 할 것이다. 그러나, 아모퍼스 실리콘 반도체막의 재결정화는 열어닐링이 450℃ 이하에서 수행되거나 아모퍼스 실리콘 반도체막의 산소밀도가 1×1020cm-3도달하거나 또는 시스템에서 산소 누출로 인하여 그보다 높아질때 불가능하게 된다. 즉 반도체막의 산소밀도가 열어닐링의 온도범위는 각각 7×1019cm-3이하이고 450~700℃ 범위이어야 한다. 통상적으로 산소와 같은 불순물은 결정사이의 경계면에 모여 반도체 내에서 경계면 장벽을 형성하는 경향이 있다. 그러나 본 발명에 따라 구성되는 반도체막의 경우에는 격자왜곡이 장벽의 형성을 방지한다. 격자왜곡의 존재는 이후 상세히 설명될 것인 제6도에서 보인 바와 같이 레이져 라만 스펙트럼의 피이크와 저주파수를 향하여 이동한 것으로 나타낸다.
이어서 기판들은 시스템으로부터 제거된다. 각 기판의 반도체막은 기판(11)상에 다음 공정에 따라 다수의 트랜지스터가 구성되는데 필요한 패턴을 만들도록 적절한 에칭 장치에서 에칭된다. 제3a도에서 보인 막(33)은 하나의 트랜지스터가 구성되는 것에 해당한다.
기판들은 제조 시스템에 놓이고 다시 제1스퍼터링 장치(3)내에서 반도체막(33)의 표면의 수소 플라즈마세척이 이어진다. 그리고 전 구조가 제2b도에서 도시된 것처럼 산화분위기 내에서 스퍼터링 되어 두께 100nm 실리콘 산화막(35)으로 피복된다. 분위기는 총압력 0.5Pa에서 NF3(5%)를 포함한 고밀도 산소(95%)로 구성된다. 본 장치의 출력은 13.56MHz RF 에너지인 경우에 400W이다. 순도 99.999% 또는 그 이상의 순도를 갖는 인공수정 또는 고순도 실리콘 예를 들면 단결정 실리콘 또는 다결정 실리콘과 같은 실리콘이 타게트로서 이용된다. 기판온도는 100℃로 유지된다. 산소와 NF3의 혼합물은 불활성 가스와 산소의 혼합물로 대체될 수 있다. 표면 수준밀도는 훌륭한 트랜지스터 특성을 얻기 위해서 산소 성분을 100%(바람직하게는 순수한 산소)까지 증가시킴으로서 감소될 수 있다. 이런 공정에 의해, 게이트 절연막이 되는 실리콘 산화막(35)은 고정 전하의 생성이 반도체막(33)과 산화물막(35) 사이 경계면에서 방지되도록 실리콘 원자의 댄글링 결합(dangling bond : 부대결합)을 없애는 기능을 갖는 플루오린 원자를 포함한다.
게이트 전극(40)을 형성하기 위해 적절한 마스크를 갖는 포토리소그래피가 수행되어 인이 높게 주입된 실리콘 반도체막이 실리콘 산화막(35) 상에 저압 CVD에 의해 증착된다.
게이트 전극(40) 또는 마스크로서 이러한 게이트 전극을 형성하기 위하여 사용된 마스크에 의해 자체 정렬된 불순물 영역 즉 공급원 및 드레인 영역(34), (34′)이 이온주입에 의해 형성된다. 불순물 영역(34), (34′) 사이의 실리콘 반도체막(33)의 중간 영역(28)은 제3c도에 도시된 바와 같이 채널 영역으로서 한정된다. 채널 영역은 H2분위기내 100℃~500℃에서, 예를 들면 300℃에서 0.1~3시간동안, 예를 들면 1시간 동안 열로 어닐링된다.
그러면 경계면 상태 밀도는 2×1011cm-3이하이다. 중간층 절연막(37)이 하층의 소오스와 드레인 영역(34), (34′)으로 접근이 이루어지도록 중간층막과 산화물막(35)을 통하는 접속공(39, 39′)을 형성하기 위한 에칭을 수행한 후 구조의 전표면에 걸쳐 피복된다. 끝으로 알루미늄막이 접속공 위의 구조물상에 증착되고 제3d도에 도시된 바와 같이 드레인 전극(36)(36′)과 소오스를 형성하도록 패턴처리된다.
이 실시형태에 따르면 소오스와 드레인 영역과 채널 영역은 공정이 간단하도록 같은 반도체막에서 형성되므로 소오스와 드레인 영역에서의 캐리어의 이동성은 반도체막(33)의 결정성 때문에 개선된다. 반도체막(33)은 스퍼터링에 의해 하층 실리콘 산화막(32)상에 증착되므로 반도체막(33)의 저면은 부호(38)로 표시된 것처럼 그들 사이의 경계면에서 SiOx를 형성하도록 부분적으로 산화된다. SiOx는 역채널효과(back channel)와 역전류누출(reverse current leakage)의 형성을 방지하는 기능을 갖고 있는 까닭에 CMOS를 제조하는데 매우 효과적이고 적절하다.
참고로, 상기 공정은 반도체막(33)의 증착조건을 변경하여 반복한다. 수소/알곤 혼합물 분위기의 수소의 성분은 분압이 H2/(H2+Ar)=0, 0.2, 0.5, 0.7, 0.8이 되도록 바뀐다. 이들 경우에서 측정된 산소 밀도는 2×1020cm-3(0.2), 3×1019cm-3(0.5), 1×1019cm-3(0.7), 8×10-8cm-380.8)이다.
제4도는 각 경우에서 형성된 트랜지스터들을 사용하여 나타낸 수소의 분압[PHㆍPTOTAL=H2+Ar]대 전계이동도를 보여준 그래프이다.
이 그래프에 따라서 높은 값의 전계이동도는 높은 PH/PTOTAL에 의해 얻어질 수 있다. 이동도(μ)는 수소비율이 0%일때 상기 경우에서 산소밀도가 2×1020cm-3보다 높은 수치이므로 3×10-1㎠/vsec보다 낮다.
다른 한편으로 이동도는 수소비율이 도표에서 보인 것처럼 20%(7×1019cm-3이하 산소밀도에 상응하는) 이상이면 2㎠/vsec 이상으로 제한된다. 이것은 부분적으로 고려될 수 있다. 왜냐하면 수소의 유입은 증착공간에서 발생된 산소가 크리오솝션 펌프에 의해 증착공간으로부터 효과적으로 제거될 수 있는 물로 전환되는 것을 가능하게 만들기 때문이다.
제5도는 수소의 분압대 한계전압을 보인 그래프이다. 이런 도표에서 보인 것처럼 보통 오프 타입의 전계효과 트랜지스터 8V 이하의 한계전압을 갖도록 형성될 수 있다. 이 한계전압은 만약 수소가 20% 이상이라면 실질적인 관점에서 바람직하다. 낮은 한계전압은 낮은 전계효과 트랜지스터의 게이트 전압과 합치한다. 이것은 좋은 특성을 갖는 트랜지스터가 적절한 수소비율을 갖는 본 발명에 따른 수소분위기내에서 실행된 스퍼터링을 통해 아모퍼스 실리콘막을 증착하고 그 막을 열처리하여 채널영역을 제작함으로써 형성될 수 있다는 것을 의미한다. 전자 특성은 수소비율이 증가됨에 따라 개선되는 경향이 있다.
참고로 채널영역에 증착되는 수소/알곤 혼합물 분위기의 수소비율은 분압인 경우에 각각 H2/(H2+Ar)=0, 0.2, 0.5되도록 변경된다. 제6도는 열처리후 생성된 반도체막(33)의 라만 스펙트럼을 보인 그래프이다. 수소/알곤 혼합물 분위기의 수소비율 즉 수소의 분압 H2/(H2+Ar)이 0(곡선 61), 0.2(곡선 62), 0.5(곡선 63)인 경우에 있어서의 결정도이다. 도표에서 보인 것처럼 결정도는 수소비율이 0%(곡선 61)의 경우와 비교해서 20%(곡선 62)로 증가됐을때 뚜렷하게 증가된다. 20%인 경우에 막의 조직 결정의 평균 직경은 5Å~400Å, 전형적으로 50Å~300Å이다. 라만 스펙트럼의 피크위치는 단결정 실리콘의 스펙트럼의 파크위치, 즉 520cm-1로부터 작은 파수 방향으로 이동되며 이러한 이동은 격자왜곡의 존재를 분명히 나타낸다.
격자왜곡은 각 결정체가 이웃 결정체와 좀더 밀접하게 접촉하게 하고, 산소와 같은 불순물이 경계면에 보다 적게 모이게 하여 장벽의 높이를 낮추도록 성분결정들 사이의 경계면의 결정구조의 변화를 적게하는 기능을 한다. 결과로, 높은 캐리어 이동도를 얻을 수 있다.
여기서 표현된 입자직경의 값은 라만 스펙트럼 분석에 의해 측정된 라만 스펙트럼을 기초로 계산된다. 그러나 반도체막에 분리된 입자가 실제로 존재하는지는 확실하지 않다. 오히려 입자직경의 값은 아주 작으므로 뚜렷한 입자들은 존재하지 않을 가능성이 있다. 작은 입자의 직경은 피복되는 기판에 공급되는 입력 RF 파우워 또는 자계의 길이를 조정하여 조절될 수 있다.
반도체는 강자계를 유도하도록 전자기에 큰 전류가 공급될때 더욱 큰 평균 입경을 갖도록 증착될 수 있다. 전류가 감소되면 입경도 감소된다.
다음에는 본 발명에 따른 반아모퍼스 또는 반결정 반도체 물질의 생성 메카니즘이 설명된다. 수소와 알곤의 혼합물내의 단결정 실리콘 타키트를 스퍼터링할때 고에너지의 무거운 알곤 원자들은 타게트의 표면과 충돌하여, 수십개에서 수백만개의 실리콘 원자로 구성된 원자군이 이탈되어 튀어나오고, 타게트로부터 피복될 기판에 원자군을 증착시킨다. 이런 원자군들은 기판상에 증착에 앞서 혼합가스를 통과하고 그들의 댄글린결합을 없애도록 그들의 외부표면에서 수소원자들과 결합된다.
따라서 기판상에 증착될때, 원자군들은 내부 아모퍼스와 Si-H 결합을 포함하는 외부의 정돈된 실리콘으로 구성된다.
Si-H 결합은 다른 Si-H 결합과 반응하고 예를 들면 비산화 분위기에서 레이져, 할로겐램프와 같은 광원으로부터 방출된 방사 또는 450℃~700℃의 열처리에 의해 Si-Si 결합으로 전환되었다.
인접한 실리콘 원자의 이들 결합(Si-Si)은 인접한 원자군을 서로 끌어당기도록 하는 기능을 갖는 반면 이런 원자군은 그들의 상태를 더욱 정돈된 상태(부분적 재결정화)로 변환되는 경향이 있다.
결과로서 이런 원자군들의 결정구조는 격자왜곡이며 그것의 라만 스펙트럼의 피이크가 저주파 방향에 놓이게 된다.
원자군의 에너지 결합은 원자군 사이의 원자군들을 고정시키는 Si-Si 결합을 통해 연결된다. 이런 이유 때문에 본 발명에 따른 실리콘의 다결정(반아모퍼스 또는 반결정) 구조는 입가 경계가 캐리어 운반에 대하여 강벽에 제공하여 캐리어 이동도가 약 10~200㎠/Vㆍsec인 보통 다결정체와는 완전히 다르다. 즉 본 발명에 따른 반아모퍼스 또는 반결정구조는 바람직하지 못한 입자경계를 포함하지 않는다.
물론 반도체가 450℃~700℃의 저온에 놓이지 않고 1000℃ 이상의 고온에서 처리되면 잠재된 산소원자들이 원자군 사이의 경계면에 출현하게 되어 선행기술과 유사한 장벽을 형성한다. 캐리어의 이동도는 고정력(anchoring strength)을 증가시키므로서 개선될 수 있다. 이런 목적을 위해 반도체막의 산소 밀도는 재결정화가 600℃ 이하 온도에서 실행되므로 7×1019cm-3바람직하기는 1×1019cm-3로 감소한다. 아래의 것은 본 발명의 효과를 나타낸 것이다.
상기 데이타에 있어서 H2성분비는 앞에서 언급된 것처럼 수소 성분의 비율이다. S는 최초의 게이트 전압 VG의 함수로서 드레인 전류 ID의 [d(ID)/d(VG)]1의 최소값이다.
더 작은 S는 VG-ID 특성 고선의 더욱 예리한 상승을 표시하며 보다 좋은 트랜지스터의 전기적 특성을 나타낸다. “VT”는 한계 전압이다. “μ”는 ㎠/vㆍs의 단위로서 캐리어 이동도이다. 온/오프 비는 드레인 전압이 10V로 고정된 때 30V에서 드레인 전류 ID가 최소값이 되는 드레인 전류 ID와 VG의 대수비이다.
상기 데이타로부터 분위기내 수소비율이 80% 또는 이상으로 선택되는 것이 좋음을 알 수 있을 것이다. 제8도를 참조하여 본 발명의 제2의 바람직한 실시예에 따른 박막 전계효과를 트랜지스터의 제조방법이 설명될 것이다.
이 방법은 제1도와 비교해서 밸브(51)를 구비한 부가의 제3스퍼터링 장치(50)를 구비한 제7도에서 도시된 바와 같이 시스템의 수단에 의해 수행된다.
다른 요소들은 제1도에서 도시된 바와 같이 상응하는 요소들과 대체로 같다.
절연막(32)의 증착은 제1실시예와 같은 방식으로 수행된다. 그러나 게이트 전극(40)은 제1실시예의 공정과 다르게 3000Å 두께의 몰리브덴막을 증착 및 패턴처리하여 형성된다.
그후, 상기 구조의 전 표면은 제1스퍼터링 장치(3)에서 마그네트론 RF 스퍼터링에 의해 100nm의 두께인 실리콘 산화막으로 피복된다. 상기 분위기는 비활성가스로 희석된 고밀도 산소 바람직하게는 0.5Pa에서 100%인 산소를 포함하며 상기 장치의 출력은 13.56MHz RF 에너지인 경우에 400W이고, 순도 99.999% 또는 이상인 예를 들면 단결정 실리콘 또는 다결정 실리콘과 같은 인공수정 또는 고순도 실리콘이 타게트로서 이용되며, 기판온도는 100℃로 유지된다. 순수 산소(100% 산소)가 분위기로서 이용될때, 게이트 절연막의 표면 수준 밀도는 훌륭한 트랜지스터 특성을 얻도록 감소될 수 있다.
아모퍼스 실리콘막(33)은 제2스퍼터링 장치(4)에서 100nm의 두께로 실리콘 산화막상에 증착된다. 상기 분위기는 수소의 분압이 H2/(H2+Ar)=0.8이 되도록 수소와 알곤으로 구성된 혼합물로 구성된다. 총압력은 0.5Pa이다. 출력장치는 13.56MHz RF 에너지인 경우에 400W이며, 단결정 실리콘이 타게트로서 이용되며 기판온도는 동일한 방법으로 150℃로 유지된다. 그후 아모퍼스 실리콘막은 450℃~700℃, 전형적으로는 수소 또는 비활성 분위기 예를 들면 질소 100%에서, 10시간 동안 600℃인 보조실(2)내에서 열처리가 가해진다. 상기 막은 다결정이 되는 이 처리에 의해 재결정화된다. 실험에 따르면 산소, 탄소 및 수소원자가 각각 1×1019cm-3, 4×1018cm-3및 1% 이하인 것이 SIMS 분석에 의해 확인되었다. 이들 밀도 값은 깊이 방향에 따라 변화되는 각 원소의 최소값이다. 그러므로 채널 영역(28)은 게이트 절연막(35)을 갖는 게이트 전극(40)위에 형성된다.
다음으로 N+형 아모퍼스 실리콘 반도체막은 50nm의 두께로 제3마그네트론 RF 스퍼터링장치(5)에서 막(33)상에 증착된다.
상기 분위기는 분압이 10%~99%, 예를 들면 80%의 H2와 10~90%, 예를 들어 19% Ar을 포함하는 혼합물을 구성된다. 전체 압력은 0.5Pa이고, 장치의 출력은 13.56MHz RF 에너지인 경우에 400W이고, 인이 도핑된 단결정 실리콘이 타게트로서 사용되고, 장치내 온도가 150℃로 유지되었다. 구조의 전표면은 알루미늄으로 피복된다. 알루미늄막과 N+형 막은 소오스 및 드레인 영역(34), (34′)과 소오스의 드레인 전극36), (36′)을 형성하도록 패턴처리되었다. 채널 영역(28)이 소오스와 드레인 영역(34), (34′) 사이의 갭 바로 아래에 형성된다. 상기 갭은 채널 영역(28)을 보호하도록 절연체(29)로 채워진다.
제2실시형태에 따르면 채널(28)을 형성하는 반도체막(33)의 형성에 앞서 게이트 절연막(35)이 형성되므로 절연막(35)과 채널(28) 사이의 경계면이 쉽게 어닐링되어 표면 레벨의 밀도가 감소될 수 있다. 반도체막(33)내 산소밀도와 이동도는 각각 1×1019cm-3및 40.8㎠/Vsec 정되었다.
제9도 및 제10a도~제10e도에 따라 본 발명의 제3실시형태에 따른 게이트 절연형 전계효과 트랜지스터의 제조방법이 설명될 것이다.
제9도는 마그네트론 RF 스퍼터링에 의해 반도체 및 산화막을 증착시키기 위한 다중실 스퍼터링 시스템을 보인 개략도이다. 상기 시스템은 로딩 예비실(41), 제1, 제2 및 제3스퍼터링 장치들(43), (44), (45)와 언로딩실(46)으로 구성된다. 이런 쳄버들과 스퍼터링 장치들은 각각 게이트 밸브들을 통해 일렬로 결합되었다. 로딩 예비실(41) 및 언로딩실(46)의 구조는 제1실시형태의 로딩 및 언로딩 예비실과 실질적으로 동일하다. 그러므로 그들의 설명은 생략한다.
또한 이런 스퍼터링(43), (44), (45)들의 구조는 상기 언급에서 자세히 설명했던 제2a도와 제2b도에 도시된 바와 같이 동일하다.
스퍼터링 장치(43), (45)들은 산화막을 증착하는데 전적으로 사용되기 위해 제공된 플래너형 마그네트론 RF 스퍼터링 장치이고 중간 스퍼터링 장치(44)는 반도체막을 증착하는데 전적으로 사용하기 위한 것이다.
제9도와 함께 제10a도~제10e도에 따라 본 발명의 제3실시형태에 따른 박막 전계효과 트랜지스터의 제조공정이 자세히 언급될 것이다.
유리기판 10장이 카세트 상에 설치되고 밸브(17)를 통해 로딩 예비실(41)에 놓인다. 예비실(41) 및 제1스퍼터링 장치(43)의 내부조건을 서로 조절한 후 유리기재중 하나가 이송 메카니즘 수단(도시되지 않음)에 의해 이송되고 제2a도에서 보인 것처럼 제1스퍼터링 장치가 배치되고, 기판온도 150℃, 100% O2분위기(0.5Pa)에서 SiO2막(32)을 두께 200nm로 피복된다. 장치 출력은 13.56MHz RF 에너지인 경우에 400W이다. 순도 99.999% 또는 그 이상을 갖는 예를 들면 단결정 실리콘 또는 다결정 실리콘과 같은 인공수정 또는 고순도 실리콘이 타게트로서 이용된다. 증착도중에 알칼리 금속원자들을 유리기판에서 막으로 들어오는 것을 효과적으로 방지하는 것이 요구되면 할로겐이 산화막(32)에 주입된다.
그 다음 피복된 기판은 제2스퍼터링 장치(44)에서 SiO2막(32) 위에 100nm의 두께로 아모퍼스 실리콘막이 피복된다. 장치(44)의 분위기는 수소의 분압이 H2/(H2+Ar)=0.8인 수소와 아르곤으로 구성된 혼합물을 포함한다. 수소와 알곤 가스들은 각각 순도 99.999 및 99.99%를 갖고, 상기 장치(44)의 내부가 1×10-7Pa로 진공된 후 주입된다. 총압력은 0.5Pa이다. 장치 출력은 13.56MHz RF 에너지인 경우에 400W이다. 5×1018cm-3이하의 농도의 산소원자들을 함유한 단결정 실리콘이 타게트로서 이용되고, 기판온도는 동일방법으로 히터(16a)에 의해 150℃(증착온도)를 유지시킨다.
상기 기판들은 그후 제3스퍼터링 장치(45)에서 이송되고 여기서 반도체막(33)의 표면의 수소 프라즈마 크리닝이 수행된다. 그 다음 전체 구조는 산화분위기에서 제3스퍼터링 장치(45)에서 100nm 두께의 실리콘 산화막으로 피복된다. 상기 분위기는 총압력 0.5Pa에서 NF3(5%)를 함유한 고밀도 산소(99%)로 구성된다. 장치출력은 13.56MHz RF 에너지인 경우에 400W이다. 순도 99.999% 또는 이상인 예를 들면 단결정 실리콘 또는 다결정 실리콘과 같은 인공수정 또는 고순도 실리콘이 타게트로서 이용된다. 기판온도는 100℃를 유지시킨다. 이 공정에 의해서 게이트 절연막이 되는 실리콘 산화막은 반도체막(33)과 산화막(35) 사이의 경계면에서 고정전하의 생성이 될 수 있도록 실리콘 원자의 댄클링 결합을 제거하는 기능을 갖는 플루오르화물 원자를 함유한다.
제3실시형태의 상기 설명은 계속적으로 다음의 기판의 처리를 수행한다. 그러나 제조 공정은 파이프라인 형태로 실행된다. 각 스퍼터링 장치들은 선행된 기판이 오른쪽 스퍼터링장치 또는 언로딩실(46)로 피복되어 이송될때 다음 기판을 수납하여 10장의 기판 모두가 증착이 완료되지 않는 한 다른 장치들과 동시에 다음 기판상에 증착을 실행한다. 말할 필요도 없이 두개의 인접한 로딩실(41), 스퍼터링 장치(43), (44), (45) 및 언로딩실(46)의 각 기판의 이송은 전술한 실시형태에서 설명한 것처럼 바람직하지 않은 불순물이 침입하지 못하도록 두개의 압력 및 내부 분위기를 조정한 후 실행된다.
모든 기판들이 실리콘 산화 및 아모퍼스 실리콘 반도체막(32), (33), (35)로 피복되고 언로딩실(46)에 모인 후 수소 또는 비활성, 예를 들면 100% 질소 분위기의 언로딩실(46)에서 히터수단에 의해 450℃~700℃, 전형적으로 600℃로 10시간 동안 가해지는 열처리가 주어진다.
반도체막(33)은 이 처리(열어닐링)에 의해 반아모퍼스 또는 반결정 구조의 형태로 재결정화 된다. 실험에 따르면 산소, 탄소 및 수소는 실리콘의 밀도가 4×1022cm-3인 것으로 여겨지는 한 원자 %에 상당하는 8×1013cm-3, 3×1016cm-3및 4×1020cm-3의 밀도에 각각 포함된 것이 SIMS 분석에 의해 확인되었다. 이들 밀도의 값은 제1실시형태의 경우와 같이 깊이 방향을 따라서 변환된 각 요소들의 최소값이다.
또한 이들 밀도의 평가는 실리콘 타게트(1×1018cm-3)안의 산소 밀도에 관련하여 평가되어야 한다. 상기 반도체막(33)은 예를 들어 레이져 또는 할로겐 램프와 같은 광원으로부터 방출되는 빛을 막(33)에 방사함으로써 재결정된다. 이들 불순물 농도는 산소 밀도가 8×1018cm-3으로 남아 있으므로 재결정 후라도 변화되지 않는다. 참고로 실리콘 아모퍼스막의 형성은 반응가스와 함께 0.1cc/sec 및 1cc/sec로 N2O을 주입함으로써 반복된다. 결과로 재결정 후의 산소 밀도는 각각 1×1022cm-3및 4×1020cm-3으로 증가된다.
이들 경우에 있어서 충분한 재결정화가 실행하기 위해서는 열어닐링중의 온도가 700℃ 이상으로 증가되어야 하거나 열처리 시간이 증가되어야 한다.
유리기판의 낮은 용융온도 때문에 실제로 이런 고온이 이용될 수는 없다. 또한 긴 공정시간은 대량생산 관점에서 바람직하지 않다. 이런 사실로부터 본 발명의 중요성을 알 수 있을 것이다.
그러나 아모퍼스 실리콘 반도체막의 재결정화는 열어닐링이 450℃ 이하에서 수행될때 또는 아모퍼스 실리콘 반도체막의 산소밀도가 시스템 안으로의 산소 누출로 인하여 1×1020cm-3이상으로 된때에는 불가능하다. 즉 반도체막안의 산소밀도와 열어닐링의 온도 범위는 각각 7×1019cm-3이하이고 450℃~700℃의 범위이다. 그러나 본 발명에 따라 생성된 반도체막의 경우에 있어서, 격자왜곡은 장벽의 형성을 방지한다. 격자왜곡의 존재는 저주파 방향으로 레이져 라만 스펙트럼의 피이크가 이동하는 것에 의해 알 수 있다.
그후 상기 기판들은 시스템에서 제거된다. 각 기판의 산화 및 반도체막(33), (35)은 기판(11)상의 다음 공정에 따라 많은 트랜지스터를 생산하는데 필요한 패턴을 만들도록 적당한 에칭 장치에서 에칭된다.
제10a도에서 보인 잔여막(33), (35)은 형성될 트랜지스터중 하나에 상응한다. 산화막(35)은 다음 단계에서 반도체막(33)내에 형성될 소오스와 드레인 영역이 접근할 수 있도록 다시 에칭된다. 패턴된 구조가 저압력 CVD에 의해 증착되면 제10c도에 도시한 바와 같이 게이트 전극(40)과 소오스 및 드레인 전극(36), (36′)를 형성하기 위해 적당한 마스크를 갖는 포토리소그래픽에 의해 인으로 높게 도핑된 실리콘 반도체막을 얻게 된다.
게이트 전극(40) 또는 마스크로서 그것을 형성하는데 이용된 마스크에 의해 자체 배열된 불순물 영역, 즉 소오스 및 드레인 영역(34), (34′)은 수소 이온 준입에 대해 생성되고 이어서 수소 분위기에서 100℃~500℃ 상태로 예를 들면 300℃ 상태에서 0.1~3시간 동안, 예를 들면 1시간 동안 어닐링이 실시된다. 그러므로 불순물 영역(34), (34′) 사이 실리콘 반도체막(33)의 중간 영역(28)이 제10d도에서 보인 바와 같이 채널 영역으로 형성되고 경계면 밀도는 2×1011cm-3이하가 된다. 절연 패시베이션(passivation)막(37)은 구조의 전면위에 피복된다.
이런 실시형태에 따르면 제조량은 모든 스퍼터링 장치가 똑같아 작동할 수 있으므로 실질적으로 증가된다.
선호된 실시형태의 이상과 같은 기술은 본 발명을 기술하고 설명하기 위한 목적으로 개시된 것이다. 이는 본 발명을 상기 언급된 형태로 제한하려는 것이 아니며 상기 교시하는 바에 따라서 다양한 변경이나 수정이 가능하다. 실시형태는 본 발명의 원리를 최상으로 설명하기 위하여 선택된 것이므로 본 발명의 기술분야에 숙련된 자이면 특정용도에 따라 본 발명을 다양한 실시형태와 수정형태로 이용할 수 있을 것이다.
실시예는 다음과 같다.
본 발명을 게르마늄 또는 실리콘/게르마늄(Six Ge)과 같은 다른 형태의 반도체를 이용한 트랜지스터에 적용될 수 있으며 이와 같은 경우에 열처리는 상기 실시형태에 이용된 것보다 낮은 약 100℃의 온도에서 행하여진다. 이러한 반도체의 증착은 광에너지(1000nm 파장보다 짧은)와 전자 사이클로트론 공명(ECR)에 의한 고에너지 수소 플라즈마에서 스퍼터링으로 수행될 수 있다. 이러한 경우에서 양이온이 효과적으로 발생되어 증착된 반도체막이 미세구조의 형성이 더욱 방지될 수 있다.
수소분자를 포함하는 기체 대신에 불순물이 아닌 한 수소혼합물이 스퍼터링의 분위기로 사용될 수 있다. 예를 들어 모노실란이나 다실란이 실리콘 반도체 트랜지스터를 형성하는데 사용될 수 있다.
선호된 실시형태에서 비록 산화 및 반도체막이 분리된 장치에서 각각 증착된다 하더라도 반도체막 증착의 전적인 이용을 위한 분리된 장치에서 게이트 절연막 또는 게이트 전극의 다른 형태를 증착시키는 것을 분명히 본 특허의 범위내에 있다. 이런 게이트 전극은 단일층 뿐만 아니라 다중층의 형태로 형성될 수 있다. 단일층의 경우에 있어서 게이트 전극은 인으로 도핑된 실리콘 전극 또는 알루미늄 전극이다. 다중층의 경우에 있어서 게이트 전극은 크롬하층과 그 위에 형성된 알루미늄 상층으로 구성된 2층 전극이거나 인이 도핑된 실리콘 하층과 그 위에 형성된 금속성 또는 금속 규산화물의 상층으로 구성된 2층 전극이다.
알루미늄 단일층 전극과 상측 알루미늄층은 알루미늄 타게트를 스퍼터링하여 형성될 수 있다. 실리콘 단일층 전극과 하측 실리콘층은 제1선호된 실시형태에 따라 저압력 CVD에 의해 형성되거나 인을 도핑한 실리콘 타게트를 스퍼터링하여 형성된다. 금속층은 몰리브덴 타게트를 스퍼터링하여 형성된 몰리브덴층, 올프럼(wolfram) 타게트를 스퍼터링하여 형성된 올프럼층, 티타늄 타게트를 스퍼터링하여 형성된 티타늄층, 알루미늄 타게트를 스퍼터링하여 형성된 알루미늄층이 있다.
금속 규산화물층은 MOSi2타게트를 스퍼터링하여 형성된 MOSi2층, WSi2타게트를 스퍼터링하여 형성된 WSi2층 또는 TiSi2타게트를 스퍼터링하여 형성된 TiSi2층이 있다.
금속성 또는 금속 규산화층은 제2a도에 도시된 마그네트론 RF스퍼터링 장치에서 형성될 수 있다.
금속성 또는 금속 규산화층은 일렬로 배열된 별개의 스퍼터링 장치를 구비한 다중실에서 게이트 절연형 전계효과 트랜지스터를 제조하기 위한 파이프라인형 공정에서 실행된다. 실리콘 단일층 전극, 알루미늄 단일층 전극, 하측 실리콘층, 하측 크롬층 및 상측 알루미늄층이 또한 파이프라인형 공정에서 실행된다. 이런 파이프라인형 공정에서, 상측 금속성 또는 금속 규산화물층은 하측 실리콘층이 형성되는 스퍼터링장치와 다른 스퍼터링 장치에서 형성되고, 상측 금속성 또는 금속 규산화물층은 하측 실리콘층의 형성전 또는 후에도 형성된다.
파이프라인형 공정에 있어서, 상측 알루미늄층은 하측 크롬층이 형성되는 스퍼터링 장치와 다른 스퍼터링 장치에서 형성되고 상측 알루미늄층은 하측 크롬층의 형성전 또는 후에 형성된다.
전술된 실시형태에 있어서 SiO2단일층막은 게이트 절연막으로서 이용되나 Si3N4단일층막 또는 SiO2및 Si3N4층을 구성한 다중층막은 상기에서 언급된 파이프라인형 공정에서 형성된 것으로서 이용된다.
이런 다중 막의 경우에 있어서 SiO2및 Si3N4층 중 하나는 스퍼터링장치에서 스퍼터링하여 생성되고 다른 것은 다른 스퍼터링 장치에서 스퍼터링하여 생성된다. Si3N4단일층 막과 Si3N4층은 Si3N4타게트를 스퍼터링하여 생성된다. SiO2단일층 막은 예를 들면 순도 99.999% 또는 이상의 순도를 갖는 단결정 실리콘 타게트 또는 다결정 실리콘 타게트와 같은 인공수정 타게트 또는 고순도 실리콘 타게트를 스퍼니링하여 생성된다. SiO2단일층막은 예를 들면 순도 99.999% 또는 이상의 순도를 갖는 단결정 실리콘 타게트 또는 다결정 실리콘 타게트와 같은 인공수정 타게트 또는 고순도 실리콘 타게트를 스퍼터링하여 생성된다. 제3a도에서 보인 SiO2막(32)의 위치에 있어서, 5×1019-5×1021cm-3의 범위인 농도 상태에서 예를 들면 플루오린과 같은 인 또는 할로겐 원소가 도핑된 SiO2막은 기판에서 막으로 이동되는, 예를 들면 소디움 이온과 같은 알카리이온을 중화시키도록 기판상에 증착된다.
플루오린이 도핑된 SiO2막은 NF3가스와 산소를 함유한 분위기에서 순도 99.999% 또는 이상을 갖는 예를 들면 단결정 실리콘 타게트 또는 다결정 실리콘 타게트와 같은 인공수정 또는 고순도 실리콘 타게트를 스퍼터링하여 기판상에 증착된다. 인이 첨가된 SiO2막은 산소가 첨가된 PH3또는 PF3를 포함한 분위기에서 순도 99.999% 또는 이상을 갖는 예를 들면 단결정 실리콘 타게트 또는 다결정 실리콘 타게트와 같은 인공수정 타게트 또는 고순도 실리콘 타게트를 스퍼터링하여 기판상에 증착된다. 인 또는 할로겐 원소를 첨가한 SiO2단일층막은 게이트 절연막으로서 이용된다. 양자택일로 제11a도에서 보인 바와 같이 인 또는 할로겐 원소가 도핑된 SiO2층(32a)과 그 위에 형성되고 도핑되지 않은 SiO2층(32b)으로 구성된 다중층 SiO2막(32) 또는 제11b도에 보인 바와 같이 도핑되지 않은 SiO2층(32c)과 인 또는 할로겐 원소가 도핑되고 그 위에 형성된 SiO2층(32d)으로 구성된 다중층 SiO2막(32)가 기판(31)상에 형성된다.
전술한 언급에 있어서 열처리는 아모퍼스 반도체막을 어닐링시키는데 이용되나 광학에너지도 아모퍼스 반도체막을 어닐링시키는데 이용된다.
제1선호된 실시형태에 있어서, 반도체막(33) 트랜지스터의 전기적 특성은 반도체막(33)을 수소와 알곤을 함유한 분위기에서 스퍼터링에 의해 아모퍼스 반도체막을 증착시키고 이어서 그 아모퍼스 반도체를 열어닐링하여 얻음으로써 수소 성분비가 증가되므로써 개선되는 경향이 있다는 것을 제5도로부터 알 수 있다.
반도체막 트랜지스터의 전기적 특성(채널영역)은 수소와 아르곤의 혼합물을 함유한 분위기에서 스퍼터링하여 아모퍼스 반도체막을 증착시키고 그후 레이져 또는 할로겐 램프와 같은 광원으로부터 방사된 빔의 방사에 의해 이들 아모퍼스 반도체막(채널영역)을 광학적으로 어닐링하여 얻음으로써 혼합물의 수소 성분비가 증가함으로써 개선되는 경향이 있다.

Claims (40)

  1. 소오스 및 드레인 반도체 영역과, 상기 소오스와 드레인 영역 사이의 채널영역과, 게이트 절연막을 통해 상기 채널 영역 위에 형성된 게이트 전극으로 구성된 전계효과 트랜지스터의 제조방법에 있어서, 상기 방법이 제1스퍼터링 장치에서 스퍼터링하여 기판상에 산화막과 반도체막 중 하나를 증착시키는 단계와, 상기 제1스퍼터링 장치에서 제2스퍼터링 장치로 상기 기판을 이송하는 단계와, 제2스퍼터링 장치에서 스퍼터링하여 상기 기판상에 상기 산화막과 상기 반도체막 중 다른 하나를 증착시키는 단계로 구성되며, 상기 산화막의 증착이 산소분위기에서 실행되고 상기 반도체막의 증착이 수소분위기에서 실행되는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 이송이 상기 제1 및 제2장치의 압력 및 내부 분위기를 조정한 후에 상기 제1 및 제2장치를 연결하는 밸브를 통해 실행되어 바람직하지 못한 불순물을 제거하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 산화막의 증착이 실행되었던 제1 및 제2장치 중 한 장치에서 산화물로 만들어진 제3막을 증착하는 단계를 더 포함한 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  4. 제1항에 있어서, 게이트 밸브를 통해 상기 제1 및 제2장치 중 하나와 결합된 제3장치에서 산화물로 만들어진 제3막을 증착하는 단계를 더 포함한 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  5. 제1스퍼터링 장치내 수소분위기에서 스퍼터링하여 절연 표면상에 반도체막을 증착시키고, 제2스퍼터링 장치내 산소 분위기에서 스퍼터링하여 상기 반도체막상에 산화막을 증착시키고, 게이트 전극 바로 아래의 반도체막내에 채널영역을 한정하도록 하기 위하여 상기 반도체막을 상기 게이트 전극으로부터 절연하는 산화막을 중간에 갖는 상기 반도체막상에 상기 게이트 전극을 형성시키고, 상기 채널영역에 인접한 소오스 및 드레인 반도체 영역을 형성하는 단계로 구성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 드레인 및 소오스 영역이 상기 게이트 전극을 갖는 마스크로서 상기 반도체막에 이온을 주입하여 형성되는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  7. 제5항에 있어서, 상기 분위기가 수소와 알곤의 혼합물로 구성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  8. 제5항에 있어서, 상기 반도체막이 실리콘 반도체인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  9. 절연표면상에 게이트 전극을 형성하고, 상기 게이트 전극 바로 위에 반도체막 내에 채널영역을 형성하기 위해 제1스퍼터링 장치내 산소분위기에서 스퍼터링하여 상기 게이트 전극 상에 산화 절연막을 증착시키고, 상기 채널영역에 인접한 소오스 및 드레인 반도체 영역을 형성하는 단계로 구성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  10. 제1스퍼터링 장치내 산소분위기에서 스퍼터링하여 기판상에 실리콘 이산화막을 증착시키고, 제2스퍼터링 장치내 수소분위기에서 스퍼터링하여 상기 실리콘 이산화막상에 반도체막을 증착시키는 단계로 구성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  11. 제10항에 있어서, 상기 분위기가 수소와 알곤의 혼합물로 구성된 것을 특징으로 하는 전계효과 트랜지스트의 제조방법.
  12. 제10항에 있어서, 상기 반도체막이 실리콘 반도체막인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  13. 제1스퍼터링 장치내의 수소분위기에서 스퍼터링하여 절연표면상에 반도체막을 증착시키고, 제2스퍼터링 장치내 산소 분위기에서 스퍼터링하여 상기 반도체막상에 게이트 산화막을 증착시키는 단계로 구성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  14. 제13항에 있어서, 상기 수소 분위기가 수소와 알곤 혼합물로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  15. 제13항에 있어서, 상기 반도체막이 실리콘 반도체인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  16. 제1스퍼터링 장치내 산소분위기에서 스퍼터링하여 반도체막상에 게이트 산화막을 증착시키고 상기 게이트 산화막을 공기에 노출시킴없이 제1스퍼터링 장치에서 제2스퍼터링 장치로 상기 게이트 산화막을 운송시키고, 상기 제2스퍼터링 장치에서 스퍼터링하여 상기 게이트 산화막 상에 게이트 전극을 형성시키는 단계를 구성하는 전계효과 트랜지스터의 제조방법.
  17. 제1스퍼터링 장치내의 산소분위기에서 스퍼터링하여 기판상에 실리콘 이산화막을 증착시키고, 제2스퍼터링 장치내의 수소분위기에서 스퍼터링하여 상기 실리콘 이산화막상에 반도체막을 증착시키고, 제3스퍼터링 장치에서 스퍼터링하여 상기 반도체막상에 게이트 절연막을 증착시키는 단계를 구성하는 전계효과 트랜지스터의 제조방법.
  18. 제17항에 있어서, 상기 수소 분위기가 수소와 알곤의 혼합물로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  19. 제17항에 있어서, 상기 반도체막이 실리콘 반도체인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  20. 제1스퍼터링 장치내의 산소분위기에서 스퍼터링하여 기판상에 실리콘 이산화막을 증착시키고, 제2스퍼터링 장치내의 수소분위기에서 스퍼터링하여 상기 실리콘 이산화막상에 반도체막을 증착시키고, 상기 제1스퍼터링 장치내 산소분위기에서 스퍼터링하여 상기 반도체막상에 게이트 산화막을 증착시키는 단계를 구성하는 전계효과 트랜지스터의 제조방법.
  21. 제20항에 있어서, 상기 수소 분위기는 수소와 알곤의 혼합물로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  22. 제20항에 있어서, 상기 반도체막이 실리콘 반도체인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  23. 제1스퍼터링 장치내 수소분위기에서 스퍼터링하여 절연 표면 상에 반도체막을 증착시키고, 제2스퍼터링 장치내 산소분위기에서 스퍼터링하여 상기 반도체막상에 게이트 산화막을 증착시키고, 제3스퍼터링 장치에서 스퍼터링하여 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 구성하는 전계효과 트랜지스터의 제조방법.
  24. 제23항에 있어서, 상기 반도체막이 실리콘 반도체인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  25. 제1스퍼터링 장치내 산소분위기에서 스퍼터링하여 기판상에 실리콘 이산화막을 증착시키고, 제2스퍼터링 장치내 수소분위기에서 스퍼터링하여 상기 실리콘 이산화막상에 반도체막을 증착시키고, 제3스퍼터링 장치에서 스퍼터링하여 상기 반도체막상에 게이트 절연막을 증착시키는 단계를 구성하는 전계효과 트랜지스터의 제조방법.
  26. 제25항에 있어서, 상기 수소 분위기가 수소와 알곤의 혼합물로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  27. 제25항에 있어서, 상기 반도체막이 실리콘 반도체인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  28. 제1스퍼터링 장치내 산소분위기에서 스퍼터링하여 기판상에 실리콘 이산화막을 증착시키고, 제2스퍼터링 장치내 수소분위기에서 스퍼터링하여 상기 실리콘 이산화막상에 반도체를 증착시키고, 상기 제1스퍼터링 장치내 산소 분위기에서 스퍼터링하여 상기 반도체막 상에 게이트 산화막을 증착시키는 단계를 구성하는 전계효과 트랜지스터의 제조방법.
  29. 제1스퍼터링 장치내 수소분위기에서 스퍼터링하여 절연표면상에 반도체막을 증착시키고, 제2스퍼터링 장치에서 스퍼터링하여 상기 반도체막상에 게이트 절연막을 증착시키는 단계를 구성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  30. 제29항에 있어서, 상기 수소분위기는 수소와 알곤의 혼합물로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  31. 제29항에 있어서, 상기 반도체막은 실리콘 반도체인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  32. 제1스퍼터링 장치에서 스퍼터링하여 반도체막 상에 게이트 절연막을 증착시키고, 상기 게이트 절연막을 공기에 노출없이 제1스퍼터링 장치에서 제2스퍼터링 장치로 상기 게이트 절연막을 운송시키고, 상기 제2스퍼터링 장치에서 스퍼터링하여 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 구성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  33. 제1스퍼터링 장치에서 스퍼터링하여 제공된 게이트전극 위에 절연표면 상에 게이트 절연막을 증착시키고, 제2스퍼터링 장치내 수소분위기에서 스퍼터링하여 상기 게이트 절연막 상에 반도체막을 증착시키는 단계를 구성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  34. 제33항에 있어서, 상기 분위기는 수소와 알곤의 혼합물로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  35. 제1스퍼터링 장치내 수소분위기에서 스퍼터링하여 게이트 절연막 상에 반도체막을 증착시키고, 제2스퍼터링 장치내 수소분위기에서 스퍼터링하여 상기 반도체막 상에 P형 또는 N형 반도체막을 증착시키는 단계로 구성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  36. 제35항에 있어서, 하나 또는 분위기가 수소와 알곤의 혼합물로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  37. 제35항에 있어서, 상기 P형 또는 N형 반도체막 상에 마스크형을 형성시키고, 상기 마스크 형을 갖는 소오스 및 드레인 영역안에 상기 P형 또는 N형 반도체막을 패턴처리하는 단계를 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  38. 제1스퍼터링 장치에서 스퍼터링하여 형성된 게이트 전극 위의 절연 표면 상에 게이트 절연막을 증착시키고, 제2스퍼터링 장치내 수소분위기에서 스퍼터링하여 상기 게이트 절연막 상에 반도체막을 증착시키고 제3스퍼터링 장치내 수소분위기에서 스퍼터링하여 상기 반도체막 상에 P형 또는 N형 반도체막을 증착시키는 단계로 구성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  39. 제38항에 있어서, 하나 또는 양 분위기가 수소와 알곤의 혼합물로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  40. 제38항에 있어서, 상기 P형 또는 N형 반도체막 상에 마스크형을 형성하고, 상기 마스크형을 갖는 소오스와 드레인 영역안에 상기 P형 또는 N형 반도체막을 패턴처리하는 단계를 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
KR1019910007795A 1990-11-09 1991-05-14 게이트 절연형 전계효과 트랜지스터의 제조방법 KR940003380B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019940017975A KR960011105B1 (ko) 1990-11-09 1994-07-25 전기광학 장치용 절연게이트 전계효과 트랜지스터의 제조방법
KR1019960000484A KR960007720B1 (ko) 1990-11-09 1996-01-12 게이트 절연형 전계효과 트랜지스터의 제조방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP90-305529 1990-11-09
JP2305529A JP3054187B2 (ja) 1990-11-09 1990-11-09 絶縁ゲイト型半導体装置の作製方法
JP2305528A JP3054186B2 (ja) 1990-11-09 1990-11-09 絶縁ゲイト型半導体装置の作製方法
JP90-305528 1990-11-09

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1019940017975A Division KR960011105B1 (ko) 1990-11-09 1994-07-25 전기광학 장치용 절연게이트 전계효과 트랜지스터의 제조방법
KR1019960000484A Division KR960007720B1 (ko) 1990-11-09 1996-01-12 게이트 절연형 전계효과 트랜지스터의 제조방법

Publications (2)

Publication Number Publication Date
KR920010944A KR920010944A (ko) 1992-06-27
KR940003380B1 true KR940003380B1 (ko) 1994-04-21

Family

ID=26564341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910007795A KR940003380B1 (ko) 1990-11-09 1991-05-14 게이트 절연형 전계효과 트랜지스터의 제조방법

Country Status (4)

Country Link
US (4) US6177302B1 (ko)
EP (1) EP0485233A3 (ko)
KR (1) KR940003380B1 (ko)
TW (1) TW237562B (ko)

Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6893906B2 (en) * 1990-11-26 2005-05-17 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
US6979840B1 (en) 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
US5424230A (en) * 1992-02-19 1995-06-13 Casio Computer Co., Ltd. Method of manufacturing a polysilicon thin film transistor
US6323071B1 (en) * 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
US7097712B1 (en) 1992-12-04 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Apparatus for processing a semiconductor
KR100291971B1 (ko) 1993-10-26 2001-10-24 야마자끼 순페이 기판처리장치및방법과박막반도체디바이스제조방법
US6897100B2 (en) * 1993-11-05 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device
US7075002B1 (en) * 1995-03-27 2006-07-11 Semiconductor Energy Laboratory Company, Ltd. Thin-film photoelectric conversion device and a method of manufacturing the same
US6228751B1 (en) * 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
IT1281054B1 (it) 1995-12-05 1998-02-11 Sorin Biomedica Cardio Spa Dispositivo stimolatore cardiaco con frequenza di stimolazione variabile
JP3907726B2 (ja) 1995-12-09 2007-04-18 株式会社半導体エネルギー研究所 微結晶シリコン膜の作製方法、半導体装置の作製方法及び光電変換装置の作製方法
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
US6478263B1 (en) * 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
US6180439B1 (en) * 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US7056381B1 (en) * 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
TW374196B (en) 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
JPH09320961A (ja) * 1996-05-31 1997-12-12 Nec Corp 半導体製造装置及び薄膜トランジスタの製造方法
JP3801730B2 (ja) * 1997-05-09 2006-07-26 株式会社半導体エネルギー研究所 プラズマｃｖｄ装置及びそれを用いた薄膜形成方法
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6668005B2 (en) * 1998-01-31 2003-12-23 Klaus Streubel Pre-fusion oxidized and wafer-bonded vertical cavity laser
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4386978B2 (ja) 1998-08-07 2009-12-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6246070B1 (en) 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4493741B2 (ja) * 1998-09-04 2010-06-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6656779B1 (en) 1998-10-06 2003-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor apparatus having semiconductor circuits made of semiconductor devices, and method of manufacture thereof
US7126161B2 (en) 1998-10-13 2006-10-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having El layer and sealing material
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
KR100279264B1 (ko) * 1998-12-26 2001-02-01 김영환 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터 및 그의제조방법
US7402467B1 (en) 1999-03-26 2008-07-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6482725B1 (en) * 1999-08-18 2002-11-19 Advanced Micro Devices, Inc. Gate formation method for reduced poly-depletion and boron penetration
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
US6794229B2 (en) 2000-04-28 2004-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
JP4588167B2 (ja) * 2000-05-12 2010-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6683275B2 (en) * 2000-06-23 2004-01-27 Memex Optical Media Solutions Ag Method and apparatus for fabricating phase-change recording medium
US6875674B2 (en) * 2000-07-10 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with fluorine concentration
US6455441B1 (en) 2000-08-31 2002-09-24 Micron Technology, Inc. Sputtered insulating layer for wordline stacks
US6905920B2 (en) * 2000-09-04 2005-06-14 Seiko Epson Corporation Method for fabrication of field-effect transistor to reduce defects at MOS interfaces formed at low temperature
US6420277B1 (en) * 2000-11-01 2002-07-16 Lsi Logic Corporation Process for inhibiting crack formation in low dielectric constant dielectric films of integrated circuit structure
US6306697B1 (en) * 2001-01-05 2001-10-23 United Microelectronics Corp. Low temperature polysilicon manufacturing process
JP5088993B2 (ja) * 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4993810B2 (ja) * 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4663139B2 (ja) 2001-02-16 2011-03-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6500264B2 (en) * 2001-04-06 2002-12-31 Wafermasters, Inc. Continuous thermal evaporation system
US6649032B2 (en) * 2001-05-21 2003-11-18 Sharp Laboratories Of America, Inc. System and method for sputtering silicon films using hydrogen gas mixtures
US6743700B2 (en) * 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production
US7199027B2 (en) * 2001-07-10 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor film by plasma CVD using a noble gas and nitrogen
JP5072157B2 (ja) * 2001-09-27 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6528423B1 (en) 2001-10-26 2003-03-04 Lsi Logic Corporation Process for forming composite of barrier layers of dielectric material to inhibit migration of copper from copper metal interconnect of integrated circuit structure into adjacent layer of low k dielectric material
US6613665B1 (en) 2001-10-26 2003-09-02 Lsi Logic Corporation Process for forming integrated circuit structure comprising layer of low k dielectric material having antireflective properties in an upper surface
KR100430336B1 (ko) * 2001-11-16 2004-05-03 정광호 양산용 유기 전계 발광소자의 제작장치
US7023503B2 (en) * 2002-02-20 2006-04-04 Planar Systems, Inc. Image sensor with photosensitive thin film transistors
US7009663B2 (en) * 2003-12-17 2006-03-07 Planar Systems, Inc. Integrated optical light sensitive active matrix liquid crystal display
US7053967B2 (en) * 2002-05-23 2006-05-30 Planar Systems, Inc. Light sensitive display
AU2002336341A1 (en) 2002-02-20 2003-09-09 Planar Systems, Inc. Light sensitive display
WO2003075207A2 (en) * 2002-03-01 2003-09-12 Planar Systems, Inc. Reflection resistant touch screens
US7105425B1 (en) 2002-05-16 2006-09-12 Advanced Micro Devices, Inc. Single electron devices formed by laser thermal annealing
US20040035360A1 (en) * 2002-05-17 2004-02-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing apparatus
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
TWI301295B (en) * 2002-07-24 2008-09-21 Adv Lcd Tech Dev Ct Co Ltd Crystallization apparatus, crystallization method, thim film transistor and display apparatus
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
US7219241B2 (en) * 2002-11-30 2007-05-15 Intel Corporation Method for managing virtual and actual performance states of logical processors in a multithreaded processor using system management mode
US20080084374A1 (en) * 2003-02-20 2008-04-10 Planar Systems, Inc. Light sensitive display
US20080048995A1 (en) * 2003-02-20 2008-02-28 Planar Systems, Inc. Light sensitive display
US20040241507A1 (en) * 2003-05-30 2004-12-02 Schubert Peter J. Method and apparatus for storage of elemental hydrogen
JP4269263B2 (ja) * 2003-07-01 2009-05-27 富士電機デバイステクノロジー株式会社 硬質カーボン膜の形成方法および装置
US8319219B2 (en) 2003-07-14 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US20050134749A1 (en) * 2003-12-19 2005-06-23 Adiel Abileah Reflection resistant display
US7773139B2 (en) * 2004-04-16 2010-08-10 Apple Inc. Image sensor with photosensitive thin film transistors
JP4711166B2 (ja) * 2004-08-03 2011-06-29 株式会社 液晶先端技術開発センター 結晶化装置、および結晶化方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4434115B2 (ja) * 2005-09-26 2010-03-17 日新電機株式会社 結晶性シリコン薄膜の形成方法及び装置
US20070109239A1 (en) * 2005-11-14 2007-05-17 Den Boer Willem Integrated light sensitive liquid crystal display
CN102097325A (zh) * 2006-09-08 2011-06-15 夏普株式会社 半导体装置及其制造方法、显示装置
JP4411331B2 (ja) * 2007-03-19 2010-02-10 信越化学工業株式会社 磁気記録媒体用シリコン基板およびその製造方法
JP2009049384A (ja) 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
JP2009093758A (ja) * 2007-10-10 2009-04-30 Shin Etsu Chem Co Ltd 磁気記録媒体用シリコン基板の製造方法および磁気記録媒体
JP4551459B2 (ja) * 2008-02-19 2010-09-29 信越化学工業株式会社 磁気記録用シリコン基板および磁気記録用媒体の製造方法
JP5311189B2 (ja) * 2008-04-24 2013-10-09 富士電機株式会社 磁気記録媒体の製造方法
KR20170024130A (ko) * 2009-10-21 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011108382A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8492247B2 (en) 2010-08-17 2013-07-23 International Business Machines Corporation Programmable FETs using Vt-shift effect and methods of manufacture
US9310923B2 (en) 2010-12-03 2016-04-12 Apple Inc. Input device for touch sensitive devices
US9329703B2 (en) 2011-06-22 2016-05-03 Apple Inc. Intelligent stylus
US8638320B2 (en) 2011-06-22 2014-01-28 Apple Inc. Stylus orientation detection
US8928635B2 (en) 2011-06-22 2015-01-06 Apple Inc. Active stylus
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN103147067A (zh) * 2011-12-07 2013-06-12 无锡华润华晶微电子有限公司 低压化学气相淀积装置及其薄膜淀积方法
US9054255B2 (en) 2012-03-23 2015-06-09 Sunpower Corporation Solar cell having an emitter region with wide bandgap semiconductor material
US9652090B2 (en) 2012-07-27 2017-05-16 Apple Inc. Device for digital communication through capacitive coupling
US9176604B2 (en) 2012-07-27 2015-11-03 Apple Inc. Stylus device
US9557845B2 (en) 2012-07-27 2017-01-31 Apple Inc. Input device for and method of communication with capacitive devices through frequency variation
US10048775B2 (en) 2013-03-14 2018-08-14 Apple Inc. Stylus detection and demodulation
TWI644434B (zh) * 2013-04-29 2018-12-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US10067580B2 (en) 2013-07-31 2018-09-04 Apple Inc. Active stylus for use with touch controller architecture
US9398756B2 (en) 2014-06-25 2016-07-26 Cheryl ECKERT Leash training device and a method of using the same to train a domesticated animal
US10067618B2 (en) 2014-12-04 2018-09-04 Apple Inc. Coarse scan and targeted active mode scan for touch
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
US10474277B2 (en) 2016-05-31 2019-11-12 Apple Inc. Position-based stylus communication
CN115799342A (zh) 2016-07-26 2023-03-14 株式会社半导体能源研究所 半导体装置
US10910407B2 (en) 2017-01-30 2021-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3616403A (en) 1968-10-25 1971-10-26 Ibm Prevention of inversion of p-type semiconductor material during rf sputtering of quartz
US3878549A (en) * 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
US4007294A (en) * 1974-06-06 1977-02-08 Rca Corporation Method of treating a layer of silicon dioxide
US4059461A (en) * 1975-12-10 1977-11-22 Massachusetts Institute Of Technology Method for improving the crystallinity of semiconductor films by laser beam scanning and the products thereof
JPS5327483A (en) 1976-08-27 1978-03-14 Hitachi Ltd Evalution of material structure
US5049523A (en) 1977-12-05 1991-09-17 Plasma Physics Corp. Method of forming semiconducting materials and barriers
US4288256A (en) * 1977-12-23 1981-09-08 International Business Machines Corporation Method of making FET containing stacked gates
US4217374A (en) 1978-03-08 1980-08-12 Energy Conversion Devices, Inc. Amorphous semiconductors equivalent to crystalline semiconductors
JPS5550664A (en) 1978-10-07 1980-04-12 Shunpei Yamazaki Semiconductor device and method of fabricating the same
JPS55105332A (en) 1979-02-07 1980-08-12 Nec Corp Manufacture of semiconductor device
US4266985A (en) * 1979-05-18 1981-05-12 Fujitsu Limited Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate
US4229502A (en) * 1979-08-10 1980-10-21 Rca Corporation Low-resistivity polycrystalline silicon film
JPS6029295B2 (ja) 1979-08-16 1985-07-10 舜平 山崎 非単結晶被膜形成法
US4309225A (en) * 1979-09-13 1982-01-05 Massachusetts Institute Of Technology Method of crystallizing amorphous material with a moving energy beam
JPS5685792A (en) 1979-12-14 1981-07-13 Citizen Watch Co Ltd Liquid crystal display unit
JPS5914549B2 (ja) 1980-03-03 1984-04-05 舜平 山崎 プラズマ・クリ−ニング・エッチ法
JPS56135968A (en) 1980-03-27 1981-10-23 Canon Inc Amorphous silicon thin film transistor and manufacture thereof
US4379020A (en) 1980-06-16 1983-04-05 Massachusetts Institute Of Technology Polycrystalline semiconductor processing
US4335161A (en) 1980-11-03 1982-06-15 Xerox Corporation Thin film transistors, thin film transistor arrays, and a process for preparing the same
US4445134A (en) * 1980-12-08 1984-04-24 Ibm Corporation Conductivity WSi2 films by Pt preanneal layering
JPS57170064A (en) 1981-04-08 1982-10-20 Hitachi Ltd Trigger pulse generator for thyristor
JPS5826052A (ja) * 1981-08-06 1983-02-16 Asahi Glass Co Ltd アルカリ拡散防止酸化ケイ素膜付ガラス体
JPS5828873A (ja) 1981-08-12 1983-02-19 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
US4438723A (en) * 1981-09-28 1984-03-27 Energy Conversion Devices, Inc. Multiple chamber deposition and isolation system and method
JP2616755B2 (ja) 1981-10-23 1997-06-04 株式会社 半導体エネルギー研究所 半導体装置
US4400256A (en) * 1981-12-18 1983-08-23 Riley Leon H Method of making layered semiconductor laser
JPS58170064A (ja) * 1982-03-31 1983-10-06 Toshiba Corp 薄膜電界効果トランジスタの製造方法
JPS58196063A (ja) 1982-05-10 1983-11-15 Matsushita Electric Ind Co Ltd 光起電力素子の製造方法
JPS58197717A (ja) 1982-05-13 1983-11-17 Toshiba Corp 半導体装置の製造方法
JPS59124163A (ja) 1982-12-29 1984-07-18 Canon Inc 半導体素子
DE3331601C2 (de) 1982-09-02 1987-04-30 Canon K.K., Tokio/Tokyo Halbleiterbauelement
US4619034A (en) 1983-05-02 1986-10-28 Ncr Corporation Method of making laser recrystallized silicon-on-insulator nonvolatile memory device
JPS6057975A (ja) * 1983-09-09 1985-04-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4508609A (en) * 1983-09-26 1985-04-02 Exxon Research & Engineering Co. Method for sputtering a PIN microcrystalline/amorphous silicon semiconductor device with the P and N-layers sputtered from boron and phosphorous heavily doped targets
US4528082A (en) 1983-09-26 1985-07-09 Exxon Research And Engineering Co. Method for sputtering a PIN amorphous silicon semi-conductor device having partially crystallized P and N-layers
JPS60105216A (ja) 1983-11-11 1985-06-10 Seiko Instr & Electronics Ltd 薄膜半導体装置の製造方法
JPS60138909A (ja) 1983-12-27 1985-07-23 Semiconductor Energy Lab Co Ltd 気相反応被膜作製装置および作製方法
US5780313A (en) * 1985-02-14 1998-07-14 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
JPS60186066A (ja) 1984-03-05 1985-09-21 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果半導体装置およびその作製方法
JPS60238479A (ja) * 1984-05-10 1985-11-27 Anelva Corp 真空薄膜処理装置
US4673957A (en) 1984-05-14 1987-06-16 Energy Conversion Devices, Inc. Integrated circuit compatible thin film field effect transistor and method of making same
US4670763A (en) 1984-05-14 1987-06-02 Energy Conversion Devices, Inc. Thin film field effect transistor
US4769338A (en) * 1984-05-14 1988-09-06 Energy Conversion Devices, Inc. Thin film field effect transistor and method of making same
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPS60257172A (ja) * 1984-06-01 1985-12-18 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US4732659A (en) * 1984-06-11 1988-03-22 Stauffer Chemical Company Sputtering method for making thin film field effect transistor utilizing a polypnictide semiconductor
FR2578272B1 (fr) 1985-03-01 1987-05-22 Centre Nat Rech Scient Procede de formation sur un substrat d'une couche de siliciure de tungstene, utilisable notamment pour la realisation de couches d'interconnexion des circuits integres.
US4657616A (en) * 1985-05-17 1987-04-14 Benzing Technologies, Inc. In-situ CVD chamber cleaner
US4987008A (en) 1985-07-02 1991-01-22 Semiconductor Energy Laboratory Co., Ltd. Thin film formation method
JPS6221128A (ja) 1985-07-19 1987-01-29 Matsushita Electric Ind Co Ltd 光ヘテロダイン検波装置
JPS6226118A (ja) 1985-07-27 1987-02-04 Kanto Auto Works Ltd 自動車の開閉屋根構造
JPS6230379A (ja) 1985-07-31 1987-02-09 Seiko Epson Corp 薄膜トランジスタ
US5753542A (en) * 1985-08-02 1998-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for crystallizing semiconductor material without exposing it to air
JPS6276514A (ja) 1985-09-28 1987-04-08 Sharp Corp 半導体装置の製造方法
EP0222215B1 (en) 1985-10-23 1991-10-16 Hitachi, Ltd. Polysilicon mos transistor and method of manufacturing the same
JPS6295860A (ja) 1985-10-23 1987-05-02 Hitachi Ltd 半導体装置の製造方法
JPH0810668B2 (ja) 1985-10-31 1996-01-31 旭硝子株式会社 多結晶シリコン膜の製造方法
JPS62104171A (ja) 1985-10-31 1987-05-14 Fujitsu Ltd 薄膜トランジスタの製造方法
KR910003169B1 (ko) * 1985-11-12 1991-05-20 가부시끼가이샤 한도다이 에네르기 겐뀨소 반도체 장치 제조 방법 및 장치
JPS62202078A (ja) * 1986-03-03 1987-09-05 Seiko Epson Corp スパツタ装置
JPS62261128A (ja) * 1986-05-08 1987-11-13 Nippon Telegr & Teleph Corp <Ntt> Ｍｏｓ型半導体装置の製造方法
JPS62271418A (ja) 1986-05-20 1987-11-25 Matsushita Electric Ind Co Ltd 非晶質シリコン半導体素子の製造方法
JPS6310573A (ja) * 1986-07-02 1988-01-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4851363A (en) * 1986-07-11 1989-07-25 General Motors Corporation Fabrication of polysilicon fets on alkaline earth alumino-silicate glasses
US4786352A (en) * 1986-09-12 1988-11-22 Benzing Technologies, Inc. Apparatus for in-situ chamber cleaning
JPS6263475A (ja) 1986-09-27 1987-03-20 Shunpei Yamazaki 半導体装置
JPS63156325A (ja) 1986-12-19 1988-06-29 Fujitsu Ltd 薄膜の製造方法および製造装置
US4951601A (en) * 1986-12-19 1990-08-28 Applied Materials, Inc. Multi-chamber integrated process system
JPH0680685B2 (ja) 1986-12-29 1994-10-12 日本電気株式会社 薄膜トランジスタとその製造方法
JPS63168021A (ja) 1986-12-29 1988-07-12 Nec Corp 多結晶ＳｉＧｅ薄膜
JPS63221610A (ja) 1987-03-11 1988-09-14 Hitachi Ltd 薄膜半導体装置の製造方法
US4785962A (en) * 1987-04-20 1988-11-22 Applied Materials, Inc. Vacuum chamber slit valve
DE3717727A1 (de) 1987-05-26 1988-12-08 Licentia Gmbh Elektrofotografisches aufzeichnungsmaterial und verfahren zu seiner herstellung
JPS6412409A (en) * 1987-07-06 1989-01-17 Sumitomo Electric Industries Cross-linked polyethylene-insulated power cable having stainless steel sheath
JPS6412909A (en) 1987-07-07 1989-01-17 Nippon Denso Co Air conditioner for automobile
US5248630A (en) * 1987-07-27 1993-09-28 Nippon Telegraph And Telephone Corporation Thin film silicon semiconductor device and process for producing thereof
JPS6431466A (en) * 1987-07-27 1989-02-01 Nippon Telegraph & Telephone Forming method for silicon thin film for thin film transistor
JPS6431967A (en) 1987-07-27 1989-02-02 Tokio Nakada Manufacture of thin film
JPH07114184B2 (ja) 1987-07-27 1995-12-06 日本電信電話株式会社 薄膜形シリコン半導体装置およびその製造方法
JPS6435959A (en) 1987-07-30 1989-02-07 Ricoh Kk Thin film transistor
JPS6431466U (ko) 1987-08-19 1989-02-27
JPS6431967U (ko) 1987-08-21 1989-02-28
JPS6435959U (ko) 1987-08-31 1989-03-03
US5166085A (en) * 1987-09-09 1992-11-24 Casio Computer Co., Ltd. Method of manufacturing a thin film transistor
JPS6447076U (ko) 1987-09-16 1989-03-23
JPS6480639A (en) * 1987-09-21 1989-03-27 Takenaka Komuten Co Structure of post-beam joining section of steel-pipe concrete post
JPH01179365A (ja) 1987-12-29 1989-07-17 Canon Inc 電界効果トランジスタ
JPH01184928A (ja) 1988-01-20 1989-07-24 Toshiba Corp 薄膜形成方法
JP2626782B2 (ja) 1988-01-29 1997-07-02 アネルバ株式会社 真空処理装置
JPH01209764A (ja) 1988-02-18 1989-08-23 Stanley Electric Co Ltd 薄膜トランジスタとその製法
JPH01217421A (ja) 1988-02-26 1989-08-31 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法
JPH0228322A (ja) 1988-04-28 1990-01-30 Mitsubishi Electric Corp 半導体基板の前処理方法
US4988642A (en) * 1988-05-25 1991-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method, and system
JP2909744B2 (ja) * 1988-06-09 1999-06-23 日新製鋼株式会社 微粉末を被覆する方法と装置
JP2501118B2 (ja) 1988-06-17 1996-05-29 忠弘 大見 半導体装置の製造方法
JP3055782B2 (ja) 1988-09-19 2000-06-26 セイコーエプソン株式会社 薄膜トランジスタの製造方
JPH0290568A (ja) 1988-09-28 1990-03-30 Nippon Telegr & Teleph Corp <Ntt> 薄膜トランジスタの製造方法
GB2223353A (en) 1988-09-30 1990-04-04 Philips Electronic Associated Thin-film transistor
US4996077A (en) 1988-10-07 1991-02-26 Texas Instruments Incorporated Distributed ECR remote plasma processing and apparatus
JPH02130932A (ja) 1988-11-11 1990-05-18 Fuji Xerox Co Ltd ポリシリコン薄膜トランジスタ
JPH01157520A (ja) 1988-11-18 1989-06-20 Semiconductor Energy Lab Co Ltd プラズマ気相反応方法
US5108843A (en) * 1988-11-30 1992-04-28 Ricoh Company, Ltd. Thin film semiconductor and process for producing the same
JP2592511B2 (ja) 1988-12-03 1997-03-19 株式会社フレンドテック研究所 縦型半導体製造システム
JP2734587B2 (ja) 1988-12-28 1998-03-30 ソニー株式会社 薄膜トランジスタの製造方法
JPH02194620A (ja) 1989-01-24 1990-08-01 Seiko Epson Corp 半導体薄膜の結晶成長方法
JPH02222547A (ja) 1989-02-23 1990-09-05 Nec Corp Ｍｏｓ型電界効果トランジスタの製造方法
JP3122995B2 (ja) 1989-02-27 2001-01-09 株式会社日立製作所 液晶表示装置
JPH02239615A (ja) 1989-03-13 1990-09-21 Nec Corp シリコン膜形成装置
US5278093A (en) * 1989-09-23 1994-01-11 Canon Kabushiki Kaisha Method for forming semiconductor thin film
JP2938121B2 (ja) * 1990-03-30 1999-08-23 株式会社東芝 薄膜半導体装置の製造方法
JP2796175B2 (ja) 1990-06-05 1998-09-10 松下電器産業株式会社 薄膜トランジスターの製造方法
US5210050A (en) * 1990-10-15 1993-05-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a semiconductor film
US5420048A (en) 1991-01-09 1995-05-30 Canon Kabushiki Kaisha Manufacturing method for SOI-type thin film transistor
US7097716B2 (en) * 2002-10-17 2006-08-29 Applied Materials, Inc. Method for performing fluorocarbon chamber cleaning to eliminate fluorine memory effect

Also Published As

Publication number Publication date
KR920010944A (ko) 1992-06-27
US7507615B2 (en) 2009-03-24
US20030170939A1 (en) 2003-09-11
US20010041396A1 (en) 2001-11-15
EP0485233A2 (en) 1992-05-13
TW237562B (ko) 1995-01-01
US6261877B1 (en) 2001-07-17
US6566175B2 (en) 2003-05-20
US6177302B1 (en) 2001-01-23
EP0485233A3 (en) 1994-09-21

Similar Documents

Publication Publication Date Title
KR940003380B1 (ko) 게이트 절연형 전계효과 트랜지스터의 제조방법
US6586346B1 (en) Method of forming an oxide film
US5236850A (en) Method of manufacturing a semiconductor film and a semiconductor device by sputtering in a hydrogen atmosphere and crystallizing
JP2001131741A (ja) 触媒スパッタリングによる薄膜形成方法及び薄膜形成装置並びに半導体装置の製造方法
JP3054186B2 (ja) 絶縁ゲイト型半導体装置の作製方法
JP3054187B2 (ja) 絶縁ゲイト型半導体装置の作製方法
EP0481777B1 (en) Method of manufacturing gate insulated field effect transistors
KR960011105B1 (ko) 전기광학 장치용 절연게이트 전계효과 트랜지스터의 제조방법
KR940005290B1 (ko) 유전체 박막을 형성하는 방법 및 그 박막을 포함하는 반도체 장치
JP3614333B2 (ja) 絶縁ゲイト型電界効果トランジスタ作製方法
JP4138719B2 (ja) 絶縁ゲイト型電界効果トランジスタの作製方法
JP3241705B2 (ja) 薄膜トランジスタの作製方法
JP3051363B2 (ja) 半導体装置の作製方法
JP3397760B2 (ja) 薄膜トランジスタの作製方法
JP3065528B2 (ja) 半導体装置
JP3614331B2 (ja) 結晶性珪素膜の形成方法
JP4031021B2 (ja) 薄膜トランジスタの作製方法
JP3153202B2 (ja) 半導体装置の作製方法
JP3160269B2 (ja) 半導体装置の作製方法
JP2000058452A (ja) 半導体作製方法
JP2001053291A (ja) 半導体および半導体装置
JP2001035791A (ja) 半導体装置の作製方法
JP2001053007A (ja) 半導体装置の作製方法
JP2001053289A (ja) 薄膜トランジスタの作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
O035 Opposition [patent]: request for opposition
E902 Notification of reason for refusal
E601 Decision to refuse application
O063 Decision on refusal after opposition [patent]: decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

Free format text: TRIAL NUMBER: 1995201002868; APPEAL AGAINST DECISION TO DECLINE REFUSAL