JPS6263475A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6263475A
JPS6263475A JP22876586A JP22876586A JPS6263475A JP S6263475 A JPS6263475 A JP S6263475A JP 22876586 A JP22876586 A JP 22876586A JP 22876586 A JP22876586 A JP 22876586A JP S6263475 A JPS6263475 A JP S6263475A
Authority
JP
Japan
Prior art keywords
semiconductor
film
silicon
gate
silicon semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22876586A
Other languages
English (en)
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to JP22876586A priority Critical patent/JPS6263475A/ja
Publication of JPS6263475A publication Critical patent/JPS6263475A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、非単結晶半導体を半導体装置の少なくとも一
部に有する半導体装置に関する。
本発明は、絶縁ゲイト型電界効果トランジスタ(以下、
MrS−FETという)のゲイト絶縁物下のチャネル領
域の少なくとも一部が、アモルファスまたは多結晶のい
わゆる非単結晶半導体より成り、かつこの半導体中には
水素、ヘリウム、ネオンのような不活性気体または塩素
のようなハロゲン元素を混入せしめることに関する。そ
してこの非単結晶領域で不対結合手等による再結合中心
を中和かつ消滅せしめることを目的としている。
その結果、電子またはホールの移動度をこれまで知られ
ている単結晶の場合に等しくまたは概略等しくさせるこ
とを目的としている。
従来、半導体装置は単結晶の半導体基板に対しMIS−
FETまたはバイポーラ型のトランジスタ、さらにまた
はそれらをキャパシタ、抵抗、ダイオード等を同一基板
に複合化して集積化した装置を製造するにとどまってい
た。
このためアクティブエレメントであるMis−FETま
たはトランジスタは必ず単結晶基板に設けられていた。
特にMIS−FETにおいては、ゲイト以下のチャネル
領域、またバイポーラ、トランジスタにおいてはベース
、コレクタはキャリアのライフタイムが微妙に影響を与
えるため、その領域はキャリアである電子またはホール
に対する再結合中心が十分小さい濃度の単結晶半導体が
用いられていた。さらにPN接合においても逆方向耐圧
においてソフト・ブレイクダウンまたはリーク増大は格
子欠陥その他の格子不整、不対結合手による再結合中心
がそれらの悪化の主因であった。
本発明はこれらの根本原因である再結合中心の密度を単
結晶でない非単結晶(多結晶またはアモルファス)にお
いても十分小さくすることを可能とし、その結果初めて
完成したものである。
一般に半導体装置を形成するにあたっては、種々の温度
における熱処理を必要とする。例えばシリコン半導体に
おいては900〜1200℃での不純物の熱拡散、40
0〜550℃におけるアルミニュームのコンタクトのア
ロイ、350〜900℃における酸化珪素、窒化珪素、
シリコンの気相法(減圧CVD)による被膜作製である
。本発明はこれらすべてまたは大部分の熱処理工程を経
た装置として完成または大部分が完成した半導体装直に
対し、水素、ヘリウム1.ネオンのような不活性気体、
塩素のようなハロゲン元素を化学的に活性または原子状
態で添加することを特徴とする。本発明ではかかる添加
作用を総称して誘導キュリング(indut、ionc
uring)ともいう。特に水素(重水素を含む)を高
周波エネルギまたはマイクロ波エネルギにより誘導励起
し化学的活性状態にし、その雰皿気特に10””mmH
g以上の圧力の雰囲気中に半導体装置を5分〜2時間さ
らすことにより、この活性状態の元素が半導体特に非単
結晶半導体中の不対結合手と結合し、さらにまたは不対
結合手同志を互いに共有結合せしめ電気的に中和するこ
とを特徴としている。
以下にその実施例に従って本発明を説明する。
第1図はMIS型電界効果半導体の縦断面図である。
この発明は、シリコン半導体基板(1)上に200人〜
2μmの厚さの酸化珪素または窒化珪素の薄膜を形成し
、これに半導体基板表面より150〜300 KeVの
イオン注入法により酸素または窒素を打ち込むことによ
り成就した。これを真空状態または水素雰囲気にて90
0〜1100℃で10〜30分アニールを行った。さら
にその上面に減圧気相法によりシリコン膜を形成した。
これはシラン(StHt)、ジクロールシラン(SiH
tCh)、その他の珪化物を反応性気体として0.1〜
10torr(mmHg)の圧力状態にした上、500
〜900℃の温度で行ういわゆる減圧気相法によった。
発熱は1〜10MHzの高周波誘導加熱法を用いた。し
かし抵抗加熱でもよい。この減圧気相法による半導体膜
の形成は特公昭51−1389に基づいた。もちろん室
温〜500℃の温度でグロー放電法またはユバフタ法を
利用してもよい。
こうしてこの上面に0.1〜2μmの厚さのシリコン半
導体膜を形成した。この膜面ば絶縁層(2)が純粋のS
iO□または5ilN4にあっては多結晶であったが、
この酸素または窒素の量が1011〜l Q t l 
c ll−3である場合には非単結晶を一部に含むエピ
タキシアル構造であった。しかし再結合中心をより少な
くしより完全結晶と同等の半導体とすることはきわめて
重要である。
本発明はかかる再結合中心の密度の多い半導体膜の再結
合中心を誘導電気エネルギにより除去することを目的と
している。
フィールド絶縁物(3)を1〜2μmの厚さに、本発明
人の発明による特許(特公昭52−20312.特公昭
5O−37500)に基づき実施した。この後、ゲイト
絶縁膜(12)を100〜1000人の厚さに作り、ま
た必要に応じてシリコン半導体のコンタクト(7)ヲ形
成し、その上にセルファライン方式によりゲイト電極(
11)を、減圧CVD法により半導体膜を作った。
加えてSiO□膜のオーバーコート(10)を0.5〜
2μ階の厚さに形成した。この時この上面を平坦面とす
るため5tOJのかわりにPIQ等を用いてもよい、ア
ルミニュームの電極の穴あけ(8)、さらにアルミニュ
ームの電極、リード(8)を形成した。
ソース(5)、ドレイン(6)7はチャネル形成領域(
4)がP型であっては10”〜10”cm−3のN゛型
の不純物例えばリン、砒素により形成した。ゲイト電極
をモリブデン、タングステン等の金属で行ってもよい。
また1g+jC,−3以上の濃度にリン等を混入して、
低抵抗の半導体リードとしてもよい。この不鈍物が10
”cm−’以上、特に10”cm−’と多量に混入して
いる場合は、本発明の電気エネルギによる中和の効果は
みられなかった。他方、チャネル領域は不純物濃度が1
014〜1017cII+−3の低濃度であり、極めて
敏感である。
電子またはホールのキャリアは却結晶では一般に構造敏
感性をもつことが知られていた。しかし本発明はかかる
構造敏感性が結晶構造に起因するのではなく、その中に
存在する再結合中心の反応に起因するものであることを
発見した。本発明はその結果、この敏感性を与える再結
合中心を中和消滅させようとしたものである。このため
、本発明においては、ここに水素またはヘリウムを0.
1モルパーセント特に5〜20モルパーセント添加した
。その結果、第1図(A)の構造が出来上がった後、水
素の添加によりキャリアのライフタイムが103〜10
5倍になった。C−vダイオードによってもQss=1
0”cm−”のオーダのほぼ理論通りのC−V特性を示
していた。水素、ヘリウムのような不活性ガス、塩素の
ようなハロゲン元素の化学的励起は以下の方法に従った
。即ち横型の直径5〜20cm特に15cm(長さ2m
)の石英管に対しその外側に高周波誘導炉をリング状に
水冷を可能にした銅管をスパイラル状に巻くにより実施
した。周波数は1〜20MH2とした。さらにこの外側
に抵抗加熱炉をこの誘導炉の電磁波に対し直角になるよ
・うに発熱体を配置して行った。高周波炉は30〜10
0KHのものを用いた。この反応管の中に第1図(A)
の半導体装置を形成した基板例えばシリコン基板(直径
10cm)を5〜50枚ボートに林立させる形で装填し
た。更にこれを10−3mm1(Hの圧力にまで減圧し
た。
その後水素を導入し、常圧付近にまでもどした。
さらに今一度104〜10− ”mmHgにまで真空に
し、その後10− ’〜10mmHgとした。反応系は
たえず一方より水素、ヘリウムを導入し、他方よりロー
タリーポンプ等により真空引きを連続的に行った。
添加は抵抗加熱炉により基板を300〜500℃に加熱
し、その後誘導炉を電圧励起させた。電流励起をさせる
場合は、基板での金属壁または金属質の部分のみが局部
的に加熱されてしまい、好ましくなかった。このため、
反応炉気体の活性化は電圧励起とした。さらに温度が3
00℃以上であると水素原子、ヘリウム原子は自由にこ
の固体中に侵入型原子(インターステイシアル アトム
)のため動きまわることができる。このため十分な平衡
状態の濃度にまでこれらの原子を半導体中に添加できた
この後、この温度を室温にまで下げた。この間も反応炉
気体の励起を続けていた。即ち、加熱十励起を5〜60
分特に30分続け、その後、室温での励起を5〜60分
特に15分行った。加熱温度はアルミニューム等の比較
的低い温度で合金化または溶融する材料がある場合は、
500℃が上限であったが、それ以外の場合はその以上
の温度(600〜1000℃)であってもよい。しかし
ひとつの大切なことは、水素、ヘリウム等は300〜5
00℃の温度で半導体中の原子との結合をはずれH2ま
たはHeとして外に遊離されやすい。このため、高温に
おける誘導キューリングを行う場合の温度を室温にまで
下げても誘導キューリングのための電気エネルギを加え
続ける必要がある。更に反応容器内の圧力はグロー放電
その他の高周波誘導励起または誘導キューリングが可能
な範囲で高い方が好ましい。
そのため、本発明の効果は10’−” 〜10− ’n
lI+Hgでもその効果が観察されたが、添加量を00
1モルバー・セントまたはそれ以上とするため0.01
1111Hg以上特に0.1〜100mdgとした。も
ちろん室温での高周波誘導を行ってもよい。0.001
wdg以下においては、単結晶中に存在する低い密度の
再結合中心を中和する効果があった。しかしその場合実
験的には約1時間以上のキューリングを必要とした。
この周波数はマイクロ波であってもよい。特に周波数が
50〜100100Oであった場合は反応管内の圧力が
常圧であっても、その効果は著しくあり、好ましかった
。その場合、−反応管は導波管とすると好ましい、TE
Mモードを作る時、導波管の大きさは必然的に決められ
てしまうため、電子レンジのようにマイクロ波をキュー
リング用オーブン内に輻射して実施すると好ましい、誘
導キューリングを行っている際、反応管の圧力を昇圧ま
たは降圧してもよい。高温では外気と半導体中の気相−
固相での平衡状態が大きく、半導体中に多量に添加材を
添加できる。このため高温にした状態で誘導キューリン
グをしつつ急冷することは徐冷に比べて効果が大きかっ
た。例えば900℃より室温に急冷すると、徐冷に比べ
て3〜10倍の濃度に添加できた。反応性気体は水素の
みまたはヘリウムのみでもよい。しかし水素は不対結合
手と結合するがヘリウムは中途半端な不対結合手を叩い
て互いの結合を促進するため、実際には最初ヘリウムで
励起し、その後水素で行うのが好ましい。またネオンは
冷気状態での準安定状態がヘリウムの100〜104倍
もありキューリング効果が大きかった。
即ち、tleでのキューリングを5〜15分、0.1〜
io。
mmHg特に110mff1Hで行い、その後、5〜1
5分、o、oi〜10nmHg特に0.1lmm1(で
水素中でのキューリングを行った。また、実用的には水
素100χまたは水素中に5〜30%ヘリウムまたはネ
オンを混入させて励起ガスとした。
本発明方法は非単結晶のみではなく、単結晶の半導体に
対しても同様に適用できることはいうまでもない。しか
し特に非単結晶半導体の方がその効果は顕著であった。
以下の本発明の実施例においてもこれまで記載したと同
様の方法によって誘導キューリングを行った。
第1図(B)はsos cシリコン−オン−サファイア
)の実施例である。アルミナ、サファイア、スピネル等
の基板(1)上の半導体を0.02〜2μmの厚さにエ
ピタキシアル成長せしめ、さらにソース(5)、ドレイ
ン(6)、埋置したフィールド絶縁物(3)、半導体ダ
イレクトコンタクト(7)、セルファラインゲイト電極
(31)、ゲイト絶縁膜(12)、CVD Sin。
膜(10)の実施例である。この場合、基板のアルミナ
成分と半導体とが(9)の部分で接合し、非単結晶状態
を呈してしまう。このため、ソース、ドレインの形成が
異常拡散を起こしてしまった。このため、この半導体膜
はその厚さを0.01〜0.3μmの厚さに作ることが
たとえできても、実用上は役立たなかった。しかし本発
明のように、0.01〜0゜5μmの厚さであっても、
これらの半導体デバイスを完成またはほとんど完成させ
た後励起処理を行うならば、この不完全N(9)はその
再結合中心が1/100−1/10000とその密度が
減少し、これまで知られている単結晶と同様に取り扱う
ことができるようになった。この励起処理は半導体基板
とゲイト絶縁膜との間に存在する界面準位またはゲイト
′4fA縁膜中に存在する不対結合手を中和する効果が
著しくあり、MIS−FIETの作製法の向上にきわめ
て好ましい方法であった。
第2図は他の本発明の実施例である。
この第2図は、ひとつのMIS−FETの上側または上
方面に対して第2の旧5−FIETを設け、これまでよ
り2〜4倍の高密度の集積回路(LSI、VLSI)を
製造しようとするものである。
以下に図面に従って説明する。
第2図(A)は半導体基板(1)上に酸化珪素のような
絶縁膜(2)を0.1〜2μlの厚さに形成した。
この場合、基板は半導体である必要は必ずしもない、そ
の後の熱処理実用上の熱伝導、加工等の条件を満たせば
絶縁物であってもよい。ここでは多結晶シリコンを用い
た。絶縁膜(7)は基板(1)を酸化して形成した。
さらにこの上面に減圧CVD法を用いて半導体シリコン
膜を0.1〜2μ慣の厚さで形成した。P型でその不純
物濃度は1011′〜101&cl!1−3であって、
この半導体膜を窒化珪素、酸化珪素の二重膜をマスクと
した選択酸化法によりフィールド絶縁物(3)を半導体
層に埋置して形成した。この際このフィールド絶縁物(
3)と半導体層とは概略同一平面になるようにフィール
ド絶縁膜をエッチしてもよく、また珪化前に半導体層の
一部を除去しておいてもよい。
さらにゲイト絶縁膜(12)を100〜1000人の厚
さに形成した。このゲイト絶縁膜は半導体層の酸化によ
る熱酸化膜であっても−1また酸化物とリンガラス、ア
ルミナ、窒化珪素との二重構造であっても、またこのゲ
イト絶縁物中にクラスタまたは膜を半導体または金属で
形成する不揮発性メモリとしてもよい、この後この上面
に第2の半導体層を091〜2μmの厚さに形成し選択
的に除去した。
この図面ではそのひとつはゲイト電極(11)他は第2
の旧5−FETのソース(25)、ドレイン(24)、
チャネル領域(29)とした。ゲイト電極(11)をマ
スクとして、第1のMis−FIETのソース(5)、
ドレイン(6)をイオン注入法により形成した。もちろ
ん熱拡散法を用いてもよい。さらに図面より明らかなよ
うにディト電極(11)は図示されていないフィールド
絶縁物(3)上を経て第2のMis−FETのソース(
15)に連結されている。
第2のMIS−FETは、第3の半導体層(21)を形
成して後、ゲイト電極(21)とその下のゲイト絶縁物
(22)とによりイオン注入法または熱拡散法を利用し
てソース、ドレインを拡散し作製した。この図面は、第
1のMis−FETの斜め上方に第20M1s−FET
を設けたものである。しかし、この旧5−FETの配置
、大きさおよびそれぞれの配線は設計の自由者に従って
なされるものである。更に(B)に示すように抵抗、キ
ャパシタを同時に同一基板に作り、また保護ダイオード
等のダイオードを作ってもよい。
第2図(B)は単結晶半導体基板(1)に対し選択酸化
によりフィールド絶縁物(3)を0.5〜2μの厚さに
形成している。加えて、半導体等のゲイト電極(11)
(11°)を設け、ソース(4)、ドレイン(31)。
ドレイン(5)を1QIq〜1Q21c11−3の濃度
にボロンまたはリンを混入させてPチャネルまたは4チ
ャネルMis−FETを形成させたものである。不純物
領域(31)は一方のMIS−FETのドレインであり
、他方の旧5−PETのソースとして作用させたインバ
ータの実施例である。さらにこの上面にオーバーコート
用絶縁膜(10)を0.5〜2μ情の厚さに形成して、
この上面が平坦面であると、この上側に作る第3のMI
S−FETに対し微細加工が可能である。この後、この
上面に非単結晶半導体をO,2〜2μ丘の厚さに形成し
た。この不純物濃度はio”〜1016cm””でP型
とし、チャネル領域(29)が動作状態で十分チャネル
として働くことを条件とさせた。さらにフォトマスクに
より非単結晶の抵抗(37)をこの第3のMis−PE
Tのソースに連結し、リード(38)につなげた。ドレ
イン(27)はキャパシタの下側電i (34)に連結
した。この上面のゲイト絶縁膜はキャパシタの誘電体で
あり、かつ第3のMIS、−FETのゲイト絶縁物であ
る。この上面にゲイト電極(21)およびキャパシタの
上側電極(36)を形成した。この実施例ではこれらは
アルミニューム金属を用いた。
第3の旧5−FETの基板電極は基板バイヤスが印加さ
れるように第1の旧5−PETのゲイト電極に連結され
ており、ゲイト電極(11)は1実質的にふたつのMI
S−14Tのチャネル状態を制御できるようにしである
。もちろんこのキャネル領域(29)とゲイト電極(1
1)との間にゲイト絶縁物が形成されるならば、第3の
MIS−FETは下側と上側にゲイI・電極を有するダ
ブルゲイトMIS−PETとなる。もちろん上側のゲイ
ト電極を除去してもよい。即ち、ひとつのゲイトでふた
つの旧5−PETを制御したり、またふたつのゲイトで
ひとつのMTS−FETを制御したりすることが本発明
の特徴である。加えて、同一基板にリードのみでなく 
、MIS−FETのようなアクティブエレメントまたは
抵抗、キャパシタさらにダイオードを設けることもでき
る。加えてこれら複数のエレメントを集積化するならば
、第1図に示した一層のみのエレメントの形成に対し、
その2〜10倍の密度とすることが可能である。
本発明はもちろん、この(A) 、 (B)において既
に第1図の説明の詳記したように、”誘導キュア”をこ
れらのデバイスを完成させたり、または大部分完成させ
た後行うことにより単結晶半導体での再結合中心を除去
することのみならず、多結晶またはアモルファス特性の
半導体または絶縁物体さらにまたは半導体と絶縁物体と
の界面に存在する界面準位を、不活性気体で相殺または
水素等により中和できることにより改めて可能となるも
のである。
以上の説明において、これら第1図、第2図の半導体装
置がキュアされた後窒化珪素をプラズマ法で形成しオー
バーコー) (40)をするのが好ましい。なぜなら窒
化珪素は水素ヘリウム等の原子に対してもマスク作用を
有するため一度半導体装置内に添加された水素、ヘリウ
ム等を封じて外に出さないようにする効果があるからで
ある。そのため外部よりのナトリウム等の汚染防止に加
えて伊頬性向上の効果が著しい。
本発明の実施例においては、半導体材料としてはシリコ
ン半導体を中心として説明した。しかしこれはゲルマニ
エーム等であっても同様であり、GaP、GaAs、G
aAlAs、5iCIBP等の化合物半導体であっても
同様である。
加えて、半導体装置は単にMIS−FETに限定される
ことな(、バイポーラ型トランジスタまたはそれらを集
積化したIIL、SIT等のIC,LSIであっても同
様であり、すべての半導体装1に対して有効である。
【図面の簡単な説明】 第1図は本発明の実施例を示す縦断面図である第2図は
本発明の他の実施例を示す縦断面図である。

Claims (1)

  1. 【特許請求の範囲】 1、絶縁ゲイト型電界効果トランジスタのチャネル領域
    の少なくとも一部が非単結晶半導体よりなり、該半導体
    中には水素、ヘリウム、ネオンのような不活性ガスまた
    は塩素のようなハロゲン元素が混入していることを特徴
    とする半導体装置。 2、基板の上部の絶縁物上には、非単結晶半導体が設け
    られたことを特徴とする特許請求の範囲第1項記載の半
    導体装置。
JP22876586A 1986-09-27 1986-09-27 半導体装置 Pending JPS6263475A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22876586A JPS6263475A (ja) 1986-09-27 1986-09-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22876586A JPS6263475A (ja) 1986-09-27 1986-09-27 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP12402178A Division JPS5550663A (en) 1978-10-07 1978-10-07 Semiconductor device and method of fabricating the same

Publications (1)

Publication Number Publication Date
JPS6263475A true JPS6263475A (ja) 1987-03-20

Family

ID=16881484

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22876586A Pending JPS6263475A (ja) 1986-09-27 1986-09-27 半導体装置

Country Status (1)

Country Link
JP (1) JPS6263475A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261877B1 (en) 1990-09-11 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing gate insulated field effect transistors
US6979840B1 (en) 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
RU2723982C1 (ru) * 2019-08-06 2020-06-18 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления полупроводникового прибора

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5055281A (ja) * 1973-09-12 1975-05-15

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5055281A (ja) * 1973-09-12 1975-05-15

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261877B1 (en) 1990-09-11 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing gate insulated field effect transistors
US6566175B2 (en) 1990-11-09 2003-05-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing gate insulated field effect transistors
US7507615B2 (en) 1990-11-09 2009-03-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing gate insulated field effect transistors
US6979840B1 (en) 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
RU2723982C1 (ru) * 2019-08-06 2020-06-18 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления полупроводникового прибора

Similar Documents

Publication Publication Date Title
JPS6245712B2 (ja)
Pollack et al. Hydrogen passivation of polysilicon MOSFET's from a plasma nitride source
JP3184320B2 (ja) ダイヤモンド電界効果トランジスタ
JP2551940B2 (ja) 半導体素子の製造方法
JPH0357613B2 (ja)
US5015593A (en) Method of manufacturing semiconductor device
US3696276A (en) Insulated gate field-effect device and method of fabrication
US6228728B1 (en) Method of fabricating semiconductor device
JP2799304B2 (ja) 半導体素子のコンタクト導電層形成方法並に半導体素子のジャンクションおよびコンタクト導電層形成方法
GB1566072A (en) Semiconductor device
JPS6263475A (ja) 半導体装置
US6670242B1 (en) Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer
US4224636A (en) Semiconductor device with thermally compensating SiO2 -silicate glass-SiC passivation layer
JPH0644573B2 (ja) 珪素半導体装置作製方法
KR20030019631A (ko) Soi 기판
JPS62216273A (ja) 半導体装置
JPS61116874A (ja) 絶縁ゲート型電界効果トランジスタの製造方法
JPS62216272A (ja) 半導体装置
JP2573137B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
JP2540724B2 (ja) 半導体装置の作製方法
JPH06283550A (ja) 半導体装置作製方法
JPH0232545A (ja) 半導体装置の製造方法
JPS6327846B2 (ja)
KR960006433B1 (ko) 질소원자의 이온주입에 의한 소자분리막 형성 방법
JPH06342910A (ja) 薄膜半導体装置