JP2501118B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に係り、特に基板上
に薄膜半導体素子を形成する技術に関する。
［従来の技術］ 従来、絶縁性基板上に半導体の結晶層を形成し、これ
に種々のデバイスを作成する技術に関しては、様々な技
術開発がなされている。特に、絶縁体基板上に単結晶シ
リコン層を形成し、これに半導体デバイスを作成して集
積回路を実現する技術は、SOI（Silicon on Insulato
r）技術と呼ばれ、これまで盛んに研究開発がなされて
きた。SOI技術が実用化すれば、ICの高速化に有利なば
かりでなく、例えばラッチアップフリーのCMOS回路や、
ソフトエラー耐性の非常に大きなダイナミックメモリが
実現される。また、半導体素子の上に絶縁層を介して半
導体素子を順次積み重ねて行くことにより、３次元構造
のICの実現も可能である。
さらに、大面積のガラス基板上にSOI技術により単結
晶シリコン層が安価に形成できれば、高性能な、大型の
フラットパネル形式のディスプレイ装置ができ、壁かけ
型のテレビが実現できるなど表示デバイスにも大きな変
革をもたらすことが期待される。このような重要な期待
にもかかわらず、SOI技術は未だ実用的なレベルには決
して達しておらず、したがってこれらの技術を用いた商
品開発には程遠い現状である。
以下に従来のSOI技術について例示しつつ、その問題
点について述べる。
最も古くから知られている技術にSOS（Sil-icon on S
apphire）と呼ばれる技術がある。これは、サファイヤ
（Al2O3）単結晶上にSi薄膜をエピタキシャル成長さ
せ、これにICを形成する技術であるが、シリコンウェハ
に較べ、サファイヤ基板のコストが高いことや、またサ
ファイヤとシリコンの結晶の格子定数が違うことから結
晶欠陥が発生し、必ずしも性能のよいデバイスができな
いこと等の理由により、古くから実用化・商品化されて
来たにもかかわらず、現在では、SOIの主流とはなら
ず、限られた分野においてしか用いられていない。
これに対し、SiO2,Si3N4,AlN等の全く結晶性を持たな
い絶縁物基板表面に単結晶シリコン薄膜を形成する技術
がここ10年間に非常に活発に開発されてきた。このよう
な技術の１つに、例えばグラフォエピタキシーと呼ばれ
る技術がある。これは第12図に示すように、SiO2基板12
01の表面に周期的に配置された溝を形成し、その上にア
モルファスシリコン1202を堆積させた後、レーザ光を基
板上でスキャンしながらあて、部分的に溶融した領域12
03を作り出し、これによりシリコンを単結晶化させる技
術である。一旦溶融したシリコンは、再結晶化する際に
基板表面に形成されたグレーティングパターンの影響
で、このパターン方向に揃った結晶が成長し、全面が単
結晶化する。しかし、この技術で形成した結晶層は多く
の結晶欠陥を中に含み、SOIデバイスへの応用には到ら
なかった。
これに対し、第13図に示したようなゾーンメルト法も
開発された。これは、第12図と同様のウェハ1301をステ
ージ1302の上にのせて加熱し、さらに棒状のカーボンヒ
ーター1303を通電加熱しながらスキャンさせることによ
りウェハ表面に線状の溶融領域1304を形成し、単結晶薄
膜を得る方法である。しかし、この方法では、カーボン
ヒーター1303からのカーボンの汚染等により良い結晶が
得られないばかりでなく、熱によるウェハの反りやSi薄
膜のクラックが生じる等の問題点も有り、実用化しなか
った。さらに、この方法はウェハの温度が部分的にシリ
コンの融点（1412℃）以上に加熱されるため、３次元IC
への応用は不可能である。なぜならば、下地に作り上げ
たデバイスが上層のシリコン層の単結晶化の際の加熱に
より溶けたり、あるいは著しい特性の劣化を生じたりす
るからである。
なお、加熱手段としては電子ビーム等を用いた例もあ
るが、これも結果は同様で決して良好なものではない。
以上述べたグレーティングパターンを用いて単結晶化
させる方法以外に、例えば第14図に示したラテラルエピ
タキシーと呼ばれる技術がある。これは、Si単結晶の基
板1401上に形成したSiO2膜1402上にアモルファスSi層14
03を堆積させるが、このときその一部を基板1401の表面
1404と接触させる。次いで、レーザビーム1405を照射し
てシリコンの溶触部1406を形成し、これをレーザビーム
とともにウェハ上をスキャンさせる。この時、レーザビ
ームのスキャンを単結晶部1404からスタートさせると、
この部分から単結晶の成長が始まり、順次SiO2膜1402上
に伸びて行き、単結晶層が絶縁膜上に形成されるのであ
る。この場合もビームが単結晶領域から遠ざかるに従っ
て結晶欠陥が発生し、よってウェハ全面に渡って高品質
な単結晶シリコン薄膜を形成することはまだ実現してい
ない。また、レーザビームを用いて局所的に加熱する方
法は、基板に大きな熱歪みを生じるなどの問題を生じて
いる。さらに本方法では、シリコン基板を熱酸化して表
面にSiO2膜を形成したものを絶縁体基板として用いるた
め、必ずシリコンの単結晶基板が必要であり、例えばフ
ラットパネル・ディスプレイ装置の製造のように大面積
のガラス基板上に単結晶薄膜を形成すること等への応用
は不可能である。
［発明が解決しようとする課題］ 以上に述べたように現状のSOI技術は多くの問題を抱
えている。問題点をまとめると以下の通りである。
まず第１に、部分的にSiを溶融させて再結晶化するた
めに、ウェハの温度が局所的にシリコンの融点1412℃以
上に加熱される点である。これは低温化を目指している
今後の半導体デバイスプロセスとは本質的に全く相容れ
ない点である。すなわち、再結晶化プロセスにおいて、
それ以前に形成した配線その他の集積回路の各要素は、
この熱により望ましくない反応を生じたり、あるいは大
きな熱歪みにより特性が著しく劣化するなどの問題が生
じるのである。
第２に、サファイヤ基板や熱酸化したシリコン基板を
用いる例では、基本的には大型のディスプレイ等の装置
への応用ができない点である。これは大面積の良質の基
板を用意するのが困難なばかりでなく、大幅なコストア
ップに繋がる等の問題も有している。
第３に、SOS技術を除いて、いずれのSOI技術において
も得られた結晶層は結晶欠陥や不純物による汚染が多
く、まだまだ集積回路を製作するレベルに到っていない
という点である。今後、SOI技術を真に実用化するため
には、低温で、しかも簡単なプロセスで、いかなる絶縁
物基板上にも高品質な再結晶シリコン層が形成できる技
術を開発しなければならない。
本発明は以上の点に鑑みなされたものであり、低温
で、しかも簡便な手段により、いかなる絶縁性基板上に
も高品質な単結晶半導体層を形成することのできる半導
体装置の製造方法を提供しようとするものである。
［課題を解決するための手段］ 本発明の第１の要旨は、基板の一主表面上の少なくと
も一部に、段差形状を有する導電体層を形成する工程
と、前記導電体層に直流電位を与えた状態で前記基板上
に半導体薄膜を形成する工程を少なくとも一部に含んで
いることを特徴とする半導体装置の製造方法に存在す
る。
本発明の第２の要旨は、第１の要旨において、基板の
主表面が絶縁物で形成されていることを特徴とする半導
体装置の製造方法に存在する。
本発明の第３の要旨は、第１の要旨において、基板の
主表面が導電体で形成されていることを特徴とする半導
体装置の製造方法に存在する。
本発明の第４の要旨は、第１の要旨乃至第３の要旨の
いずれか１つにおいて、半導体薄膜の形成に際し、不活
性ガスを用いたスパッタリングにより薄膜形成を行うこ
とを特徴とする半導体装置の製造方法に存在する。
本発明の第５の要旨は、第１の要旨乃至第４の要旨の
いずれか１つにおいて、導電体層の段差部における側面
が、前記段差部において低い方に位置した表面を閉ルー
プを形成して包囲する如く形成されたことを特徴とする
半導体装置の製造方法に存在する。
［作用］ 本発明は、基板の一主表面上の少なくとも一部に、段
差形状を有する導電体層を形成する工程と、前記導電体
層に直流電位を与えた状態で前記基板上に半導体薄膜を
形成する工程を少なくとも一部に含んでいることを最大
の特徴としている。
本発明で、基板としては 石英基板やガラス基板等の絶縁性基板が主なものであ
る。他に、例えば、第11図に示すような、AlN基板1101
上に、窒化シリコン、SiO2等の膜1102を堆積させたもの
を基板として用いてもよい。このような基板では、熱伝
導性が良好で、高速動作するデバイスから発生する熱を
有効に逃がすことができる。もちろん、AlN基板1101だ
けでもよい。さらに、従来技術において述べたようなサ
ファイア基板等であっても良いが、本発明はむしろ石英
基板やガラス基板のように低コストで入手の容易な基板
上に良好な半導体単結晶薄膜を形成できることに最大の
意義がある。
また、本発明は導電性の基板に対して実施することも
できる。例えば、第７図（ａ），（ｂ）の断面図に示す
ような、絶縁物基板701に段差を有する金属薄膜702を設
けたものや、絶縁物基板701表面に凹部703を形成した
後、全面に金属薄膜704を形成したものであってもよ
い。すなわち、金属薄膜上に半導体単結晶の薄膜を成長
させることもできるのである。
基板の一主表面上に形成される段差形状を有する導電
体層とは、例えば第２図（ａ），（ｂ）に示すような金
属薄膜パターン201である。第２図（ａ）は平面図で、
斜線を施した部分201が金属薄膜に正方形の穴パターン
を形成した金属薄膜パターンである。その断面形状は第
２図（ｂ）の断面図に示したように、パターン端面203
が基板表面202に対しほぼ垂直となるように加工されて
いる。このような加工は通常のフォトリソグラフィ工程
等を用いて行うことができる。この導電体層には後述す
る半導体薄膜形成時に直流電位が与えられ、これにより
半導体薄膜の形成が制御される。
格子パターンの大きさは必要に応じて任意の大きさと
することが可能である。また、格子パターンの形状も第
２図（ａ），（ｂ）に示した正方形の穴パターンに限ら
ず、例えば長方形でもよいし、第６図（ａ）のような正
六角形や、第６図（ｂ）のような正三角形の穴パターン
でもよい。第６図（ａ），（ｂ）において、601は金属
薄膜パターン、602は基板表面である。但し、この格子
パターンの形状は形成される半導体薄膜の結晶方向と密
接な関係があり、例えば、第２図（ａ），（ｂ）に示し
た正方形の穴パターンでは基板の主表面上にSiの（10
0）面を形成でき、第６図（ａ），（ｂ）の正六角形や
正三角形の穴パターンではSiの（111）面を形成でき
る。この点については後に詳しく述べる。
なお、導電体層の材質としては、例えばＷが好適なも
のとして挙げられるが、これに限定されるものではな
い。例えば、その他のリフラクトリーメタルやリフラク
トリーメタルシリサイドであってもよい。もちろん、A
l,Cu,Ni,Pd,Pt,Au等の金属でもよいが、この後のデバイ
ス製作プロセスにおいて、これらの金属が基板内に拡散
して行くことを防ぐために熱処理温度を下げる必要があ
る。
次に、上記の導電体層を直流電位を与えた状態で半導
体薄膜を形成する工程であるが、この形成方法は、本発
明者によるRF-DC結合バイアススパッタリング装置（特
開昭62-287071号）による成膜や、あるいは上記装置で
石英基板ホルダーに高周波印加によるバイアスを加えて
行うスパッタリング成膜を用いてもよい。
本発明は、以上に述べた段差形状を有する導電体層と
半導体薄膜形成時に印加される直流電位とによって、形
成される半導体薄膜を制御し、良好な半導体の単結晶薄
膜を得ることを可能にしたものである。
次に本発明のプロセスによって基板の表面に半導体の
単結晶薄膜が形成されるメカニズムについて考察する。
まず直流電位を与える方法を説明するために、最も好
適な例として第３図に示したような前述のRF-DC結合バ
イアススパッタリング装置（特開昭62-287071号）につ
いて述べる。この装置は、超高純度のArガス及びH2ガス
を供給するガス供給系301と超高真空排気系302を備えた
真空チャンバー303内にターゲット304とウェハホルダー
305が設置されている。この場合、ターゲット304にはA
s,P,B等の不純物が所定量添加されたシリコンのブロッ
クが用いられており、外部からは、例えば100MHzの高周
波電源306が接続されている。また、直流電源307が高周
波フィルター（低域通過フィルター）を介してターゲッ
トに接続されている。Ｗ薄膜パターン308の形成された
石英基板309は、ウェハホルダー305上に固定され、かつ
ピン310によって電気的にＷ薄膜パターン308と繋がれて
いる。したがって、Ｗ薄膜パターンの電位は外部より高
周波フィルターを介して接続された直流電源311によっ
てコントロールされる。
この装置の特徴は、薄膜の成膜速度と同時に、成長中
の薄膜表面に照射されるArイオンの量と個々のイオンの
運動エネルギー等薄膜形成の重要なパラメーターをそれ
ぞれ自在に、しかも独立にコントロールできる点にあ
る。すなわち、高周波電源306のパワーによってプラズ
マの密度すなわち生成されるArイオンの濃度を決めるこ
とができる。一方、ターゲットの直流電位によってター
ゲットのスパッタリングフィールドを決定できる。この
高周波電力とターゲットの直流バイアス値の組合せによ
って成膜速度が決定される。これは、ターゲットに照射
されるイオンの運動エネルギーとイオン量を独立に制御
できるからである。また、ウェハホルダーの直流電位を
コントロールすることによって、成長中のSi−薄膜表面
を照射するArイオンのエネルギーが決定され、高周波電
力を制御することにより照射イオン量が決定される。以
上の機能により、基板309上に堆積する薄膜の結晶学的
性質を自在にコントロールできるのである。
以下では、以上の第３図の装置において第２図の金属
薄膜パターンを有する基板上に半導体薄膜を堆積する場
合を例として説明する。
第４図（ａ）〜（ｂ）は結晶成長のメカニズムを説明
するためのモデル図であり、ここで401は石英基板、402
はＷの金属薄膜、403はSi原子、404はArイオンである。
堆積の条件は、RFパワーを20W、ターゲットバイアスを
−300V、ウェハホルダーのバイアスを−5V、Arガスの圧
力を８×10-3Torrとする。この条件のもとで、絶縁物基
板401の表面は約0Vのフローティング電位となり、プラ
ズマの電位は約＋20Vとなることが、実験の結果により
分っている。なお、このような電位の値は、装置の形状
等、個々の装置特有の特性によって決まるものであり、
ここに示した設定条件は１つの例を示したに過ぎない。
第４図（ａ）はSi薄膜を成膜し始めた初期の状況を模
式的に示したものである。成膜を始める前に、RF電力を
5W程度、ターゲット電位を−20〜−30V程度、ウェハ電
位を５〜10V程度にして、Ar＋H2プラズマのArイオン、
Ｈイオンの表面照射を行い、吸着している水分、カーボ
ン等を除去してある。ターゲット部でスパッタされたSi
原子は基板表面405に到達し付着堆積する。もちろん、
Ｗ薄膜402上にも付着堆積する。同時にArイオンも基板
表面に飛来し、基板表面あるいは堆積したSiの表面を照
射することになる。Arイオンの照射エネルギーはプラズ
マと基板表面の電位差に等しく、この場合は約20eVであ
る。このエネルギーによって基板表面での核生成、Si原
子のマイグレーション等が活性化され、Si結晶の成長が
促される。Si薄膜形成の初期過程では、第４図（ａ）に
示したように種々の方位をもった結晶粒が島状に成長す
る。
第４図（ｂ）は、このように成長した結晶粒が、Ｗ薄
膜パターン402に囲まれた基板の表面全面に渡って連続
膜となった状態を示す。この状態では、Si薄膜406はＷ
薄膜402と電気的に接続され、その電位はウェハホルダ
ーのバイアス電圧−5Vに等しくなる。したがって、この
瞬間からSi薄膜は、約25eVのエネルギーをもったArイオ
ンで照射されることになる。このエネルギーをもったAr
イオンの照射により、堆積したSi薄膜全体の各Si原子間
の結合が切れ、各Si原子は自由に動きまわれる状態にな
る。
この後、さらにSi原子が飛束して薄膜の膜厚が増加し
ていくと、最下層のSi原子層に与えられるArイオンの運
動エネルギが次第に減少して行くため、最下層のシリコ
ン原子層から順に結晶化を始める。このとき、例えば第
２図（ａ），（ｂ）のようパターンを用いるとSi（10
0）面が成長する。これは、Ｗ薄膜402の巨視的な形状に
対し、膜全体の自由エネルギーを最も低くするように再
配列するためと考えられる。この状態を模式的に示した
のが第４図（ｃ）である。
これ以降は順次Si薄膜の膜厚が時間とともに増加する
訳であるが、最上層の数原子層では非常に活性な状態、
すなわち、構成原子が自由に動きまわれる状態を保ちな
がら、順次下層の方から結晶化が進んで行くものと解釈
される。表面のSi原子層のうち何層までが自由に原子の
動きまわれる状態になっているかは、薄膜の成長速度、
Arイオンの照射量、照射エネルギー等の組合せによって
変化するので一概には言えないが、ここで述べた条件下
では大体数原子層であると推定される。
この例では、絶縁性である石英基板401の表面405の電
位はほぼ0Vに設定していたが、これは第３図の装置にお
いてウェハホルダーがコンデンサー312によって高周波
的にアースされていたため、ウェハが電位が高周波で振
られることなく、チャンバーとほぼ同じ直流電位となっ
たのである。
これは、例えば第５図（ａ）のように、ウェハホルダ
ー501に高周波電源502を接続してもよい。この場合、Ｗ
薄膜503及び基板表面504はどちらも同じ直流電位が与え
られることになる。この電位の値は、高周波の周波数f1
及び電力、Arガスの圧力等で決定され、例えば高周波電
力を変化させることで所望の値とすることが可能であ
る。
ウェハホルダー側に印加される高周波電源の周波数f1
は、チャンバー内に放電を形成する高周波電源の周波数
f0とは異なっている。電力も直流電位を与えるためだけ
のものであるから、放電を励起するf0の電力に比べれば
きわめて小さいものとなる。505は、周波数f1に対して
高いインピーダンスを示し、f0に対してはきわめて低い
インピーダンスを示すフィルターである。第５図（ａ）
では、L,Cの並列回路が示されているが、共振周波数
｛２π（L1C1）1/2｝-1をf1に等しく設定する。Cgはウ
ェハホルダーに直流電位が生じるようにウェハホルダー
をアースから直流的に切断するためのものであり、（２
πf0Cg）-1,（２πf1Cg）-1が十分小さな値となるよ
う、Cgは十分大きな値に設定する。もちろん、同一の目
的を達成するために、LC直列共振回路を使うことも有効
である。この場合には、共振周波数｛２π（LC）1/2｝
-1をf0に等しくなるように設定する。
第３図において説明したように、基板表面の電位とＷ
薄膜の電位を別々の値に設定しかつ制御したい場合に
は、例えば第５図（ｂ）のような構成をとればよい。こ
のようにすれば、Si薄膜が基板表面の全面を覆うまでの
Arイオンの照射エネルギーE1と、全面を覆った後の照射
エネルギーE2とを、それぞれ外部の高周波電源502のパ
ワーと直流電源506の電圧で別個に制御することができ
る。E1を十分小さくしてArイオン照射による表面のクリ
ーニングを十分小さなエネルギーで行い、結晶成長は最
適のエネルギー値E2で行うなどのプロセスが可能とな
る。逆に、E1を十分大きくして連結膜が形成されるまで
の基板表面の状態を非常に活性にし、連結膜が形成され
た時点で即座に再結晶化に最適のエネルギーに自動的に
切り換わるように行うことも可能である。また、薄膜結
晶の比抵抗が高かったり、あるいは金属薄膜との間がシ
ョットキーダイオードの逆バイアス特性となってSi薄膜
の電位制御が十分に行えないような場合には、第５図
（ａ）の方式で行う方が好ましい。
高周波電源502の周波数f1は、ターゲットの高周波電
源306（第３図）の周波数f0とは異なる値とすることが
望ましい。例えば205MHzを用いればよい。また、コンデ
ンサー312（第３図）に換えて、例えば505のようなLC反
共振回路を接続する必要がある。この回路の共振周波数
はf1に等しく、周波数f1の高周波に対しては無限大のイ
ンピーダンスをもっている。同時に、C1の値はターゲッ
トの高周波電源の周波数f0に対して十分小さなインピー
ダンスをもつように設定することが重要である。
以上は第２図に示した正方形パターンを用いた場合に
ついて説明したが、これは、例えば第６図（ａ），
（ｂ）のような導電体層のパターンを用いてもよい。導
電体層に囲まれた領域は、第６図（ａ）では正六角形、
第６図（ｂ）では正三角形であり、いずれも３回対称の
対称性を有している。このパターンを用いた場合には、
成長したSi単結晶層は（111）配向を持つ。（100）ある
いは（111）配向のいずれを選択するかはそれぞれのデ
バイスの要請に基いて決定すればよいが、これまでの実
験結果では、（111）配向をさせた膜の方が結晶性が優
れていることが分かっている。特に、Ｗ薄膜パターンで
囲まれた部分の面積が1cm×1cm以上に大きくなった場合
には、はっきりと差が現われ、例えば欠陥密度の値が
（111）面の単結晶の方が少なくなる。
このことは、イオン照射を行いながら薄膜の成長を行
うと（111）面が成長しやすいという現象と関係してい
ると解釈できる。この現象の生じる詳しいメカニズムに
関しては現在のところまだはっきりと分っていないが、
イオン照射に対して最も強いと考えられる最稠密面、す
なわちSi（111）面がイオン照射の方向と垂直に向くよ
うにSi薄膜が成長すると解釈できる。つまり、イオン照
射自身が形成される薄膜を（111）配向させる性質をも
っており、かつ、第６図のパターンが面内での配向性を
決定する働きをしているため、（111）面の単結晶が成
長するのである。したがって、このイオン照射の効果に
逆らってまで（100）Siを成長させるよりは（111）Siを
成長させる方が自然であり、結晶性のよい薄膜が得られ
のである。
本発明の結果、低温のプロセスにより高品質な単結晶
半導体層が、いかなる種類の基板上にも容易に形成する
ことが可能となり、超高速半導体デバイス、高性能フラ
ットパネルディスプレイ装置等の製作が実現した。
［実施例］ 以下、本発明の実施例を図面を用いてより具体的に説
明する。
（第１実施例） 第１図（ａ）〜（ｂ）は本発明の第１実施例を示す工
程断面図である。まず、第１図（ａ）に示すように、例
えば石英製の基板101の表面に例えばタングステン
（Ｗ）等の金属薄膜102を約500Å程度形成する。この形
成方法はEB（電子ビーム）蒸着等を用いてもよいが、よ
り緻密で結晶性も優れたＷ等の金属薄膜を得るために
は、本発明者によるRF-DC結合バイアススパッタリング
装置（特開昭62-287071号）による成膜か、あるいは上
記装置で石英基板ホルダーに高周波印加によるバイアス
を加えて行うスパッタリング成膜が有効である。
次に、フォトリソグラフィ工程を用いてＷ薄膜102を
所定の形状のパターンに加工する（第１図（ｂ））。こ
のパターンの平面形状は、例えば第２図（ａ）に示すＷ
薄膜パターン201のように、正方形の穴パターンを有す
るＷ薄膜を格子状に配したものを用いた。第２図（ａ）
では斜線を施した部分がＷ薄膜部であり、その断面形状
は第２図（ｂ）に図示したように、そのパターン端面20
3が基板表面202に対しほぼ垂直の段差を形成するように
加工することが望ましい。このような加工はリアクティ
ブイオンエッチング（RIE）技術を用いて行うことがで
きる。
次に、第１図（ｃ）に示したように、Ｗ薄膜102に直
流電位を与えながら、Siをスパッタリングにより0.1〜
0.5μｍ程度堆積させる。これは第３図に示したよう
な、前述のRF-DC結合バイアススパッタリング装置（特
開昭62-287071号）を用いて行った。
本実施例では、基板の温度を320℃、RFパワーを20W、
ターゲットバイアスを−300V、ウェハホルダのバイアス
を−5V、Arガス圧を８×10-3Torrとして成膜を行ったと
ころ、約200Å/minの成膜速度でSiの単結晶膜103を、石
英基板101の表面部101′全面に渡って形成することがで
きた（第１図（ｃ））。得られたSi単結晶膜103は、基
板表面と平行に（100）面を有し、正方形の抜きパター
ン（第２図（ａ））の一辺に平行に110方向の揃った結
晶となっていることが分った。この単結晶薄膜には結晶
欠陥や不純物による汚染はほとんどなく、極めて良好な
状態であった。
次に、このようにして形成された単結晶シリコン膜10
3内に通常の工程によりMOSFETを形成した例を第１図
（ｄ）に示す。第１図（ｄ）は、Ｗ薄膜パターン近傍を
拡大して示した模式図であり、１つのｎチャネルMOSFET
の形成された状態を示している。第１図（ｄ）におい
て、103はｐ型単結晶シリコン層、104はソース・ドレイ
ン部、105はゲート電極、106及び106′はAl配線、107は
フィールド酸化膜であり、101は石英基板、102′はＷ薄
膜パターンである。
このＷ薄膜パターン102′は石英基板101上に単結晶シ
リコンを成長させる際に直流電位を供給し結晶成長を制
御する目的でのみ必要なパターンであり、例えば、第１
図（ｃ）の状態の単結晶膜103成長後にその上のシリコ
ン層とともにとり除いてもかまわない。あるいは、第１
図（ｄ）に示したように最後まで残し、例えばMOSFETの
半導体層である単結晶膜103の電位制御のための電極と
して用いてもよい。
第２図（ａ）に示した格子パターンの大きさは必要に
応じて任意の大きさにすることが可能である。例えば、
この実施例ではＷ残し部であるＷ薄膜パターン201の幅
を1mm、基板表面202のＷ抜きとなっている部分の正方形
パターンの一辺を5mmとした。こうすれば5mm四方の単結
晶領域を１つのチップとして用い、LSI回路を作成し、
Ｗ薄膜パターン201をウェハのダイシングのための領
域、すなわちダイシングラインとして用いることができ
る。もちろん、このパターン巾も正方形パターンもとも
に、もっと小さくてもよいし、あるいは逆に大きくして
もよい。
ここで大切なことは、パターンの形状と段差部の断面
形状をどのようにするかということである。パターンの
形状として、例えば第２図（ａ）のように正方形のもの
を採用すると（100）面のSi単結晶が成長する。これは
長方形のパターンの場合でも同様である。また、例えば
第６図（ａ）又は第６図（ｂ）のようなパターンを用い
ると（111）面が成長する。なお、第６図（ａ），
（ｂ）において、601はＷ薄膜パターン、602は基板表面
である。
段差部の断面形状に関しては、第２図（ｂ）のように
基板主平面に対しほぼ垂直に近い側面を持った導電性材
料の段差形状とすることが重要である。形成された単結
晶薄膜の結晶性はこの段差形状に大きく依存することが
分っている。しかし、これは必ずしも正確に垂直である
必要はなく、基板主平面である基板表面202から測った
側面の角度が最大で90°±20°程度のテーパーをもって
いてもよい。
なお、本実施例では導電性薄膜としてＷを用いたが、
材質はこれに限定されず、例えばその他のリフラクトリ
ーメタルやリフラクトリーメタルシリサイドでもよい。
もちろんAl,Cu,Ni,Pd,Pt,Au等の金属でもよいが、その
後のデバイス製作プロセスにおいて、これらの金属が基
板内に拡散して行くのを防ぐために熱処理温度を下げる
必要がある。また、リフラクトリーメタルシリサイドを
用いた場合には、半導体デバイスを製作するプロセスに
おいて1000℃程度の高温処理を用いても導電性パターン
102′とSi単結晶膜103とが反応を生じたり、あるいは金
属原子が拡散する等の問題は生じない。
以上説明したように本発明の方法によれば、20〜30eV
程度の比較的低いエネルギーを持つ粒子の衝撃を利用し
て、Si薄膜の表面を活性化し、Siの再結晶化を行うた
め、全くの低温プロセスで良好なSi単結晶薄膜を得るこ
とができる。すなわち、プロセス中の基板の温度は、基
板加熱によって決定される温度に固定されたままであ
る。第１実施例では基板温度を350℃としたが、この温
度はさらに下げてもよいし、もし必要であればもっと高
くしてもよい。いずれにしてもSiの融点1412℃よりはる
かに低い温度で再結晶化を行うため、熱歪みは全く生じ
ず、また、汚染等が生じる問題も極めて少ない。したが
って結晶性の優れた薄膜が得られるのである。また、下
地の材料を高温に加熱することもないので、素子を何層
にも重ねて形成する３次元ICへの応用も容易に行える。
さらに、サファイヤやSi単結晶基板等の高価な基板を用
いる必要もなく、例えばガラス基板等の安価な基板を用
いても良好な半導体単結晶を得ることができる。また、
第３図の装置は容易に大型のものが作れるので、例えば
数10cm角程度のガラス基板の上に単結晶シリコンを成長
させ、例えば液晶表示と組合せることにより、高性能な
大型のフラットパネルディスプレイ装置を実現すること
もできる。
以上のように本発明の第１実施例は従来の技術に比べ
て数々の優れた特徴をもっている。
第１の実施例では、第１図（ｂ）に示したように絶縁
物基板の上で金属薄膜をパターニングし、単結晶シリコ
ンの形成領域の金属薄膜を完全に除去することにより、
段差形状を形成した。作用の項における第４図（ａ），
（ｂ）の説明からも明らかなように、良好な半導体単結
晶を得る上で最も本質的に重要なのは、段差を形成し、
これにより薄膜結晶の面方位を規定することである。
（第２実施例） 第７図（ａ）は本発明の第２実施例を示す断面図であ
る。例えば石英等の絶縁物基板701上に金属薄膜702を約
1000Å形成した後、レジスト等をマスクとしてリアクテ
ィブイオンエッチング技術を用いて約600Åエッチング
して形成した金属の段差形状である。ここに示したよう
な段差形状を用いても、第１実施例の第１図（ｃ）にお
いて説明したものと同様のプロセスで単結晶シリコン層
を成長させることができる。すなわち、金属薄膜上に単
結晶シリコン層を成長させることができるのである。他
は第１実施例と同様である。
（第３実施例） 第７図（ｂ）は本発明の第３の実施例を示す断面図で
ある。絶縁物基板701表面にリアクティブイオンエッチ
ングにより凹部703を形成し、その後全面に金属薄膜704
を形成したものである。ここに示したような段差形状を
用いても、第１実施例の第１図（ｃ）において説明した
のと同様のプロセスで単結晶シリコン層を成長させるこ
とができる。すなわち、金属薄膜上に単結晶シリコン層
を成長させることができるのである。他は第１実施例と
同様である。
（第４実施例） 第７図（ｃ）は、金属薄膜702上に形成された単結晶S
i層705内にMOSFETを作製した本発明の第４実施例の断面
図である。706,706′はソース・ドレイン部、707はゲー
ト部、708は金属配線である。金属薄膜702は、MOSFETの
基板の電位制御に用いることができ、例えばSOIMOSFET
で問題になる基板の浮遊効果による異常電流発生を防止
することができる。
（第５実施例） 第７図（ｄ）は、やはり金属薄膜702上に形成した単
結晶シリコン層705内にバイポーラトランジスタを製作
した本発明の第５実施例の断面図である。709はエミッ
タ、710はベース、711はコレクタ、712はAl配線であ
る。この場合、コレクタ電極となる金属薄膜にまず高濃
度領域（例えばn+領域）を例えば0.02〜0.1μｍ成長さ
せた後、高抵抗領域（例えばn-領域）の所望の厚さ成長
させることも有効である。
本発明の方法で作成したバイポーラトランジスタは、
コレクタ層711を十分に薄くすることができ、かつ、金
属配線702によってコレクタ電極を下部より直接外部へ
取り出すことができるため、コレクタ部での直列抵抗を
非常に小さくすることができる。その上、300℃〜320℃
程度の低温でn+,n-,p+,p-等任意の膜が成長できるの
で、不純物分布による障害が全く生じず、超高速のバイ
ポーラLSIに最適である。同時に、701を絶縁物でなく金
属にした場合、コレクタ直列抵抗が激減し、熱抵抗も小
さくなるので、高周波パワートランジスタやマイクロ
波、ミリ波のトランジスタとしての特性を大幅に向上さ
せることができる。
（第６実施例） 第８図（ａ）に本発明の第６実施例であるMOSトラン
ジスタの断面図を示す。絶縁物の基板801上に約0.5μｍ
の金属薄膜802を設け、その上に２周波数励起バイアス
スパッタによりSiO2膜803を形成した後、本発明の方法
により単結晶シリコン層を形成し、これにMOSFETを形成
したものである。このようにSi基板804が完全にフロー
ティングされたMOSFETは、Current Overshoot Transist
orと呼ばれ、高速で立上がるゲート入力パルスに対し、
ソース部805とSi基板804間のpn接合が瞬間的に順次方向
バイアスされ、大量の電子をソース部805からドレイン
部806に流すことのできるデバイスであり、消費電力が
少なく、かつバイポーラトランジスタ並みの高速動作の
可能なスイッチング素子である。このようなトランジス
タを駆動するための超高速信号の伝播を可能にし、かつ
クロストークを小さくできる配線構造は同図に示してあ
るような、金属配線が絶縁物層808を介して金属電極802
上を走る、いわゆるMetal-on-Metal（M-O-M）構造のみ
である。このように、デバイス、配線構造ともに超高速
動作に対応できるデバイスは、本発明によってはじめて
実現された。
（第７実施例） 第８図（ｂ）は本発明の第７実施例を示す構造断面図
であり、Current Overshoot TransistorとMOM構造の配
線を同時に実現した例である。この場合は、単結晶Si層
を作成する際に用いた金属薄膜層809をそのまま配線電
極として用いた例を示している。この構造のデバイスの
製造プロセスを第９図に平面図及び断面図で示す。第９
図（ａ）は絶縁物基板表面に金属薄膜901を設け、長方
形の開口部を設けたものである。次に、第１図（ｃ）と
同様のプロセスで単結晶Si層を形成し、トランジスタと
なる部分のみSi薄膜902を残置する（第９図（ｂ））。
次に、ソース・ゲート・ドレインの引出し配線パターン
（それぞれ903,904,905）のみを残して、残りの金属膜
をエッチング除去する（第９図（ｃ））。最後に、ゲー
ト酸化を行った後、金属ゲート電極906を形成（第９図
（ｄ））すれば、第８図（ｂ）のMOSトランジスタは完
成する。
あるいは、ゲートに金属電極を用いず、ポリサイド等
を用いた場合は、ゲート電極を直接ゲート引出し配線90
4に接続せず、全面に絶縁膜を形成した後にコンタクト
ホール907を介して、例えばAl配線908でゲート電極とゲ
ート引出し配線904を接続する（第９図（ｅ））。この
構造のY-Y′における断面図を第９図（ｆ）に示す。第
９図（ｇ）はもっと簡単にゲート電極906とゲート引出
し配線904とを直接接続した例である。
（第８実施例） 第10図は、本発明の第８実施例を示すデバイスの断面
図であり、ガラス基板1001上に形成されたMOSFET1002と
金属電極1003,1004とを示している。このトランジスタ1
002がonすると、金属電極1004の信号が金属電極1003に
伝わり、上部の透明電極1005との間に電圧がかかり、そ
の間にはさまれた液晶の配向が変化したり、あるいはダ
イナミックスキャッタリングを生じて光の情報に変換さ
れる。すなわち、これはフラットパネルディスプレイの
１つの表示セルとなっている。従来のアモルファスSiで
作られたトランジスタと異なり、単結晶シリコンで作ら
れたトランジスタのため高速の動作が可能であり、かつ
素子の信頼性も大幅に向上させることができた。これに
よって例えば30cm×30cmの大きさの高精細グレードのフ
ラットパネル型のディスプレイ装置が実現する。このよ
うな装置では、駆動回路も総てガラス基板上に形成され
た単結晶シリコンで製作できる。
以上の実施例では、総て石英基板か、ガラス基板上で
の単結晶薄膜の形成について述べてきたが、材料はこれ
らには限らない。例えば、第11図に示すような、AlN基
板1101上に、窒化シリコン、SiO2等の膜1102を堆積させ
たものを基板として用いてもよい。このような基板で
は、熱伝導性が良好で、高速動作するデバイスから発生
する熱を有効に逃がすことができる。もちろん、AlN基
板1101だけでもよいことはいうまでもない。
さらに、金属のパターンとして四角形、三角形又は六
角形のパターンのみの場合を示してきたが、例えば第11
図（ｂ）のような平行グレーティングパターンでもよ
い。第11図（ｂ）において、1101は絶縁物基板、1102は
金属パターンである。また、半導体としては、Siを中心
に説明したが、Si以外の半導体あるいは超伝導材料、例
えばGe、あるいはさらに他の材料にも同様に適用できる
ことは言うまでもない。もちろん、成膜条件は個々の材
料・目的に応じて、それぞれ個別に決定される。
［発明の効果］ 以上説明したように本発明の方法によれば、比較的低
いエネルギーを持つ粒子の衝撃を利用して、半導体薄膜
の表面を活性化し、半導体の再結晶化を行うことがで
き、全くの低温プロセスで良好な半導体単結晶薄膜を得
ることが可能となった。例えば、Siの融点1412℃よりも
はるかに低い温度でSiの再結晶化を行えるため、熱歪み
は全く生じず、また、汚染等の発生も極めて少なくでき
る。したがって、結晶性の優れた薄膜が得られるのであ
る。また、下地の材料を高温に加熱することもないの
で、素子を何層にも重ねて形成する３次元ICへの応用も
容易に行える。
また、段差形状を有する導電体層のパターンを所望の
形状に選定することにより、形成される半導体単結晶の
面方位を決定することができ、得られる半導体薄膜の特
性をより確実に、容易に制御することが可能となった。
これにより、再現性も高く、製品の信頼性も向上させる
ことができる。導電体層のパターンに関しては、特に、
請求項５のように閉ループとした場合には、形成される
半導体薄膜をブロック化することも可能となった。
さらに、サファイヤやSi単結晶基板等の高価な基板を
用いる必要もなく、例えばガラス基板等の安価な基板を
用いても、良好な半導体単結晶薄膜を得ることができ
る。特に、請求項２において、絶縁性基板としていかな
るものを用いても良好な半導体単結晶薄膜を得られるた
め、低コスト化の面において著しい効果が得られた。
また、製造装置は容易に大型のものが作れるので、例
えば数10cm角程度のガラス基板の上に単結晶シリコンを
成長させ、例えば液晶表示と組合せることにより、高性
能な大型のフラットパネルディスプレイ装置を容易かつ
低コストに実現することも可能となった。
なお、本発明の方法で製作されたトランジスタ等の半
導体デバイスでは、処理速度の超高速化、及び大幅な特
性の向上が実現される。例えば本発明の方法でバイポー
ラトランジスタ製作した場合、コレクタ層を十分に薄く
することができ、かつ、導電体層によってコレクタ電極
を下部より直接外部へ取り出すことができるため、コレ
クタ部での直列抵抗を非常に小さくすることができる。
その上、低温で任意の成膜ができるので、不純物分布に
よる障害が全く生じず、超高速のバイポーラLSIに最適
である。特に、請求項３において基板を金属にした場
合、コレクタ直列抵抗が激減し、熱抵抗も小さくなるの
で、高周波パワートランジスタやマイクロ波、ミリ波の
トランジスタとしての特性を大幅に向上させることがで
きる。
また、例えばMOSFETを作製した場合には、半導体単結
晶薄膜を製作する際に用いた導電性薄膜をそのまま基板
の電位制御用や配線用の電極として用いることができ
る。導電性薄膜を基板の電位制御に用いた場合、SOIMOS
FETで問題になる基板の浮遊効果による異常電流発生を
防止することができる。また、導電性薄膜を配線電極と
して用いた場合、Current Overshoot TransistorとMOM
構造の配線とを同時に実現したMOSFETを得られる。これ
は、消費電力が少なくかつバイポーラトランジスタ並み
の高速動作でトランジスタを駆動するための超高速信号
の伝播が可能なスイッチング素子の構成と、クロストー
クを小さくできる配線構造とを同時に有するものであ
り、このような素子と配線構造がともに超高速動作に対
応できるデバイスは、本発明によってはじめて実現され
たものである。
以上を簡潔にまとめると、本発明の結果、低温のプロ
セスにより高品質な単結晶半導体層が、いかなる種類の
絶縁性基板上にも容易に形成することが可能となり、超
高速半導体デバイス、高性能フラットパネルディスプレ
イ装置等の製作が実現した。このように、本発明は従来
の技術に比べて数々の優れた効果をもたらすものであ
る。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は第１実施例を示す断面図、第２
（ａ），（ｂ）は第１実施例のＷ薄膜パターンを示す平
面図及び断面図、第３図はRF-DC結合バイアススパッタ
装置を示す概念図、第４図（ａ）〜（ｃ）は結晶成長の
メカニズムを示す模式図、第５図（ａ），（ｂ）はRF-D
C結合バイアススパッタ装置の高周波電源周辺の構成の
他の例を示す概念図、第６図（ａ），（ｂ）は第１実施
例のＷ薄膜パターンの他の例を示す平面図、第７図
（ａ）〜（ｄ）は第２実施例乃至第５実施例を示す工程
断面図、第８図（ａ），（ｂ）は第６実施例及び第７実
施例を示す断面図、第９図（ａ）〜（ｇ）は第７図実施
例の工程及び構成を示す平面図及び断面図、第10図は第
８実施例を示す断面図、第11図は本発明で用いる基板及
び金属パターンの他の例を示す断面図及び斜視図であ
る。 第12図乃至第14図は従来例を示し、第12図はグラフォエ
ピキタシー技術を示す断面図、第13図はゾーンメルト法
を示す斜視図、第14図はラテラルエピキタシー技術を示
す断面図である。 （符号の説明） 101……石英基板、101′……基板表面部、102……金属
（Ｗ）薄膜、102′……Ｗ薄膜パターン、103……Si単結
晶膜、104……ソース・ドレイン部、105……ゲート電
極、106,106′……Al配線、201……Ｗ薄膜パターン、20
2……基板表面、203……パターン端部、301……ガス供
給系、302……超高真空排気系、303……真空チャンバ
ー、304……ターゲット、305……ウエハホルダー、306
……高周波電源、307……直流電源、308……Ｗ薄膜パタ
ーン、309……石英基板、310……ピン、311……直流電
源、312……コンデンサー、401……石英基板、402……
金属（Ｗ）薄膜、403……Si原子、404……Arイオン、40
5……基板表面、406……Si薄膜、501……ウェハホルダ
ー、502……高周波電源、503……Ｗ薄膜、504……基板
表面、505……フィルター、506……直流電源、601……
Ｗ薄膜パターン、602……基板表面、701……絶縁物基
板、702……金属薄膜、703……凹部、704……金属薄
膜、705……単結晶Si層、706,706′……ソース・ドレイ
ン部、707……ゲート部、708……金属配線、709……エ
ミッタ、710……ベース、711……コレクタ、712……Al
配線、801……絶縁物基板、802……金属薄膜、803……S
iO2膜、804……Si基板、805……ソース部、806……ドレ
イン部、807……Al配線、808……絶縁物層、809……金
属薄膜層、901……金属薄膜、902……Si薄膜、903……
ソース引出し配線、904……ゲート引出し配線、905……
ドレイン引出し配線、906……ゲート電極、907……コン
タクトホール、908……Al配線、1001……ガラス基板、1
002……MOSFET、1003,1004……金属電極、1005……透明
電極、1101……AlN基板、1102……SiN又はSiO2の膜、11
03……絶縁物基板、1104……金属パターン、1201……Si
O2基板、1202……アモルファスSi、1203……溶融領域、
1301……ウエハ、1302……ステージ、1303……カーボン
ヒーター、1304……溶融領域、1401……Si単結晶基板、
1402……SiO2膜、1403……アモルファスSi層、1404……
基板表面、1405……レーザビーム、1406……溶融部。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】基板の一主表面上の少なくとも一部に、段
    差形状を有する導電体層を形成する工程と、前記導電体
    層に直流電位を与えた状態で前記基板上に半導体薄膜を
    形成する工程を少なくとも一部に含んでいることを特徴
    とする半導体装置の製造方法。
  2. 【請求項２】前記基板の主表面が絶縁物で形成されてい
    ることを特徴とする請求項１に記載の半導体装置の製造
    方法。
  3. 【請求項３】前記基板の主表面が導電体で形成されてい
    ることを特徴とする請求項１に記載の半導体装置の製造
    方法。
  4. 【請求項４】前記半導体薄膜の形成に際し、不活性ガス
    を用いたスパッタリングにより薄膜形成を行うことを特
    徴とする請求項１乃至請求項３のいずれか１項に記載の
    半導体装置の製造方法。
  5. 【請求項５】前記導電体層の段差部における側面が、前
    記段差部において低い方に位置した表面を閉ループを形
    成して包囲する如く形成されたことを特徴とする請求項
    １乃至請求項４のいずれか１項に記載の半導体装置の製
    造方法。
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