JPS59124711A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS59124711A
JPS59124711A JP10883A JP10883A JPS59124711A JP S59124711 A JPS59124711 A JP S59124711A JP 10883 A JP10883 A JP 10883A JP 10883 A JP10883 A JP 10883A JP S59124711 A JPS59124711 A JP S59124711A
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JP
Japan
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epitaxial layer
layer
epitaxial
substrate
growth
Prior art date
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Pending
Application number
JP10883A
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English (en)
Inventor
Osamu Mizuno
修 水野
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
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    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
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    • H01L21/02639—Preparation of substrate for selective deposition

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  • Manufacturing & Machinery (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法にかかり、特にバイポー
ラ型集積回路装置の製造方法に関する。
従来バイポーラ型集積回路の製造にあたっては、Ｐ形シ
リコン基板の光面を酸化・バターニングし、酸化膜の窓
を通して基板の所望の位置に砒素やアンチモン等のＵ形
不純物を拡散してｎ形埋込層を設け、該埋込層形成後酸
化膜を除去し、しかる後基板上にｎ形エピタキシャルｆ
ｆ１ＬｒｓｉＨ４，５ｉＨ２Ｃρ２，３ｉＨＣｆｉ３ま
たはＳｔＣΩ４　を用いて形成する工程が一般的に用い
られている。この従来の方法では酸化、埋込層形成、エ
ピタキシャル成長と、１０００〜１２００℃の高温工程
を三回も経るために、熱応力による転位スリップや酸化
に伴う積層欠陥等の結晶欠陥が発生し易く、これらの欠
陥が集積回路を構成する素子の電気特性を劣化はせ、か
つまた集積回路製造上の歩留を低下させる要因になって
いた。更には、エピタキシャル成長温度が高温のためエ
ピタキシャル成長時に埋込層からエピタキシャル層に不
純物のオートドーピングが起り、実質的なエピタキシャ
ル成長厚を減少式せてコレクタ・ベース耐圧の低下と接
合容量の増大をもたらし、素子特性を劣化させる結果を
もたらしていた。
本発明は、上記従来方法の欠点の原因となっていた酸化
工程や埋込層形成のための拡散工程を含まず、エピタキ
シャル層形成の前に行う埋込層形成にもエピタキシャル
成長を用いるもので、かつ、埋込層形成とエピタキシャ
ル層形成のための両エピタキシャル成長とも分子線成長
法を用いることによって低いエピタキシャル成長温度を
使用するためエピタキシャル成長工程でもスリップ転位
が発生せず、更にはエピタキシャル成長温度が低温のた
め埋込層からエピタキシャル層への不純物（Ｄオートド
ーピングが極めて少ないため素子の電気特性に優れ、し
かも歩留よく集積回路半導体装置の製造が可能となるも
のである。
本発明は、たとえばＰ型シリコン基板上にまずｎ型不純
物濃度が１０１８ｃｍ　”以上の低抵抗エピタキシャル
層を分子線成長法でもって被着し、次に該低抵抗エピタ
キシャル層を写真蝕刻法等の方法でバターニングして低
抵抗エピタキシャル層の島を形成してこれを従来法によ
る埋込層に対応するものとし、しかる後に前記島状低抵
抗エピタキシャル層よりも高抵抗のｎ型エピタキシャル
層を同じ〈分子線成長法でもって成長するものである。
次に図にもとすいて本発明を詳述する。第１図は本発明
の実施例である。１は１０Ωｍの比抵抗を有するＰ形シ
リコン基板である（第１図（Ａ））。
この基板１の上に既知の分子線成長法でもってｎ型不純
物、例えばアンチモンを３Ｘ１０　　ｃｍ　　含んだ低
抵抗のエピタキシャル層２を１．０μ成長する（第１図
（Ｂ））。次に既知の写真蝕刻法によって低抵抗エピタ
キシャル層２をバターニングし、低抵抗エピタキシャル
層２の島３を形成する（第１図（０）。この島は従来法
に於ける埋込層に和尚する。島３を形成後再び分子線成
長法でもってアンチモンを５　Ｘ　１０１５ｃｍ　”含
んだ高抵抗のエピタキシャル層４を１．５μ成長する（
第１図０）。以後は既知の方法でもってバイポーラ集積
回路半導体装置を形成する。
エピタキシャル層２および４は例えば８００℃で成長さ
れるからエピタキシャル層４を成長する際の低抵抗層３
からエピタキシャル層４へのオートドーピングは殆んど
無く、その境界に於ける不純物分布はきわめて急峻であ
る。また以上の説明から明らかな如く、本発明では基板
の受ける熱履歴はエピタキシャル層２および４の成長時
のみであり、つまり約８００℃の低温のみであるので基
板にスリップ転位が発生する確率は極めて小さく、また
酸化工程が全く無いので酸化誘起積層欠陥は起こり得な
い。
以上のように、本発明を用いれば結晶欠陥が極めて少な
くかつ埋込層からのオートドーピングが小さく不純物分
布の急峻なエピタキシャル層により素子電気特性に優れ
集積回路装置を歩留よく製造することができる。
前述した従来法では、埋込層を形成した段階で埋込層の
表面は低く埋込層の無い部分の表面は高い段差が形成さ
れ、したがってエピタキシャル成長後もその段差がエピ
タキシャル層表面に形成される。つまり埋込層上のエピ
タキシャル層表面は低く埋込層の無い部分の上のエピタ
キシャルｆｆ１Ｉ面は高い。これに対して本発明では第
１図からも明らかなようにエピタキシャル層表面の凹凸
は従　５− 未決と逆であるがこのことは半導体装置製造上の何らの
障害となるものではない。また以上の説明ではエピタキ
シャル層２および４のｎ型不純物としてアンチモンを用
いたが、アンチモンの代りに砒素を用いてもかまわない
。或いは、エピタキシャル層２と４とで不純物の種類を
震えることも伺ら差支えない。
【図面の簡単な説明】
第１図は本発明の実施例を工程図に示した断面図である
。

Claims (1)

    【特許請求の範囲】
  1. 一導電型のシリコン基板上に逆導電型の不純物を含んだ
    シリコンエピタキシャル層を分子線成長法で成長する工
    程と、前記エピタキシャル層をパターニングして該エピ
    タキシャル層の島を形成する工程と、前記島を形成した
    シリコン基板上に逆４′Ｉｔ型の不純物を前記島に含ま
    れる不純物濃度よりも低い濃度で含むシリコンエピタキ
    シャル層を分子線成長法で成長する工程とを含むことを
    特徴とする半導体装置の製造方法。
JP10883A 1983-01-04 1983-01-04 半導体装置の製造方法 Pending JPS59124711A (ja)

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JPS59124711A true JPS59124711A (ja) 1984-07-18

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04340220A (ja) * 1988-06-17 1992-11-26 Tadahiro Omi 半導体装置の製造方法
KR100401898B1 (ko) * 1999-10-22 2003-10-17 닛뽕덴끼 가부시끼가이샤 결정 성장용 기판 및 이를 이용한 기판 제조방법
CN109148330A (zh) * 2017-06-28 2019-01-04 东京毅力科创株式会社 热处理装置、热处理装置的管理方法以及存储介质

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04340220A (ja) * 1988-06-17 1992-11-26 Tadahiro Omi 半導体装置の製造方法
KR100401898B1 (ko) * 1999-10-22 2003-10-17 닛뽕덴끼 가부시끼가이샤 결정 성장용 기판 및 이를 이용한 기판 제조방법
CN109148330A (zh) * 2017-06-28 2019-01-04 东京毅力科创株式会社 热处理装置、热处理装置的管理方法以及存储介质
CN109148330B (zh) * 2017-06-28 2024-05-03 东京毅力科创株式会社 热处理装置、热处理装置的管理方法以及存储介质

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