JP2023544472A - 電圧パルスの時間領域多重化 - Google Patents

電圧パルスの時間領域多重化 Download PDF

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Abstract

本明細書で提供される複数の実施形態は、概して、処理チャンバ内で基板をプラズマ処理するための波形の生成用の装置、プラズマ処理システム、及び方法を含む。一実施形態は、電圧源回路、電圧源回路と波形生成器の第１の出力ノードとの間に結合された第１のスイッチであって、第１の出力ノードはチャンバに結合されるように構成されている、第１のスイッチ、及び第１の出力ノードと電気接地ノードとの間に結合された第２のスイッチを有する、波形生成器を含む。波形生成器はまた、電圧源回路と波形生成器の第２の出力ノードとの間に結合された第３のスイッチであって、第２の出力ノードはチャンバに結合されるように構成されている、第３のスイッチ、及び第２の出力ノードと電気接地ノードとの間に結合された第４のスイッチも含む。【選択図】なし

Description

[0001] 本開示の実施形態は、広くは、半導体デバイス製造に使用されるシステムに関する。特に、本開示の実施形態は、基板を処理するために使用されるプラズマ処理システムに関する。
[0002] 高いアスペクト比のフィーチャを確実に生成することは、次世代の半導体デバイスにとって重要な技術課題の１つである。高いアスペクト比のフィーチャを形成する１つの方法は、基板表面上に形成されたパターニング済みマスク層内に形成された開口部を通して、基板の表面上に形成された材料に衝突させるために、プラズマ支援エッチングプロセスを使用する。
[0003] 技術ノードが２nmに向けて進歩するにつれて、より高いアスペクト比を有するより小さいフィーチャの製造は、プラズマ処理のための原子精度を必要とする。半導体機器産業における信頼性と再現性の高いデバイス形成プロセスの開発のために、プラズマイオンが主要な役割を果たすエッチングプロセスでは、イオンエネルギー制御が常に困難である。典型的なプラズマ支援エッチングプロセスでは、処理チャンバ内に配置された静電チャック（ＥＳＣ）上に基板が配置され、基板の上にプラズマが生成され、イオンが、プラズマからプラズマシース（すなわち、プラズマと基板の表面との間に生成された電子が枯渇した領域）を横切って基板に向けて加速される。正弦波のRF波形を使用してプラズマを励起し、プラズマシースを生成する従来のRF基板バイアス法では、これらのより小さなデバイスフィーチャサイズを望ましく生成することができなかった。最近、処理チャンバ内の１以上の電極への高電圧パルスの供給が、基板の表面の上に生成されるプラズマシースを望ましく制御するのに有用であり得ることが見出された。しかし、中～高周波数の高電圧パルスを生成することは困難である。そのようなパルスは、高電圧パルスを生成するために使用されるスイッチング構成要素の加熱のために、標準的な電気構成要素を使用して生成することが、特に困難な場合がある。
[0004] したがって、当技術分野では、基板上での所望なプラズマ支援プロセスの完了を可能にするパルス電圧源及びバイアス方法が必要とされている。
[0005] 本明細書で提供される複数の実施形態は、広くは、処理チャンバ内で基板をプラズマ処理するための波形を生成するための装置、プラズマ処理システム、及び方法を含む。
[0006] 本開示の一実施形態は、プラズマ処理用の波形生成器を対象とする。該波形生成器は、概して、電圧源回路、電圧源回路と波形生成器の第１の出力ノードとの間に結合された第１のスイッチであって、第１の出力ノードは、チャンバに結合されるように構成されている、第１のスイッチ、第１の出力ノードと電気接地ノードとの間に結合された第２のスイッチ、電圧源回路と波形生成器の第２の出力ノードとの間に結合された第３のスイッチであって、第２の出力ノードは、チャンバに結合されるように構成されている、第３のスイッチ、及び、第２の出力ノードと電気接地ノードとの間に結合された第４のスイッチを含む。
[0007] 本開示の一実施形態は、波形生成用の方法を対象とする。該方法は、概して、第１のスイッチを介して、電圧源回路を波形生成器の第１の出力ノードに結合することであって、第１の出力ノードはチャンバに結合されている、第１の出力ノードに結合すること、第２のスイッチを介して、第１の出力ノードを電気接地ノードに結合すること、第３のスイッチを介して、電圧源回路を波形生成器の第２の出力ノードに結合することであって、第２の出力ノードはチャンバに結合されている、第２の出力ノードに結合すること、及び、第４のスイッチを介して、第２の出力ノードを電気接地ノードに結合することを含む。
[0008] 本開示の一実施形態は、波形生成用の装置を対象とする。該装置は、概して、電圧源回路、電圧源回路に結合された１以上のスイッチ、及び１以上のスイッチを制御するように構成されたコントローラを含む。１以上のスイッチは、電圧源回路と波形生成器の第１の出力ノードとの間に結合された第１のスイッチであって、第１の出力ノードは、チャンバに結合されるように構成されている、第１のスイッチ、第１の出力ノードと電気接地ノードとの間に結合された第２のスイッチ、電圧源回路と波形生成器の第２の出力ノードとの間に結合された第３のスイッチであって、第２の出力ノードは、チャンバに結合されるように構成されている、第３のスイッチ、及び、第２の出力ノードと電気接地ノードとの間に結合された第４のスイッチを含む。
[0009] 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、その幾つかを添付の図面に示す。しかし、添付図面は例示的な実施形態を示しているに過ぎず、したがって、本開示の範囲を限定すると見なすべきではなく、その他の等しく有効な実施形態も許容され得ることに留意されたい。
[0010] 本明細書で説明される方法を実施するように構成された、１以上の実施形態による処理システムの概略断面図である。 [0011] 処理チャンバの電極に印加される電圧波形によって基板上に確立される電圧波形を示す。 [0012] 処理チャンバの電極に印加される電圧波形によって基板上に確立される電圧波形へのプラズマ密度の増加の影響を示す。 [0013] 図２Ｂの電圧波形に関連して示されるプラズマ密度の増加の影響に関連付けられたイオンエネルギー分布（ＩＥＤ）への影響を示す。 [0014] 本開示の特定の複数の実施形態による、電圧パルスの時間多重化を使用して生成された例示的な波形を示す。 ［0015］ 本開示の特定の複数の実施形態による、例示的な波形生成器を示す。 [0016] 図４Ａの波形生成器のスイッチの状態を示すタイミング図である。 [0017] 本開示の特定の複数の実施形態による、図３で示されている波形に関連付けられたIEDを示す。 [0018] 波形生成用の方法を示すプロセスフロー図である。
[0019] 本開示の幾つかの実施形態は、広くは、プラズマ処理中にイオンエネルギー分布（IED）を制御するための波形を生成する技法を対象とする。例えば、パルス電圧波形（pulsed voltage waveform）は、異なるソース（例えば、スイッチ）からの電圧パルスを時間多重化することによって生成されてよく、プラズマ処理用のプラズマ処理チャンバ内の１以上の電極に印加されてよい。幾つかの実施形態では、パルス電圧波形が、複数のスイッチペアを使用して生成されてよく、単一のスイッチペアを使用する従来の実施態様と比較して、パルス電圧波形がより高い周波数を有することを可能にする。現在の従来の高電圧スイッチング構成要素に見られる物理的且つ実際的なデバイスの制限により、これらの従来の高電圧スイッチのスイッチング速度は、使用中に構成要素内で生成する熱のために、「実用的な最大スイッチング速度」に制限される。典型的なプラズマ処理プロセス中に、高電圧スイッチによって生成される高電圧パルス電圧波形は、典型的には、約２００ボルトを超える、例えば、約５００ボルトを超える、若しくは約８００ボルトを超える、若しくは約１０００ボルトを超える、又は約５０００ボルトでさえ超える電圧レベルにおいて、スイッチ包含デバイスの寿命にわたりスイッチが繰り返し実行することを必要とする。一実施例では、金属酸化膜半導体電界効果トランジスタ（MOSFET）などの従来のスイッチの実用的な最大スイッチング速度は、典型的には、約８００ボルトを超えるスイッチング電圧で約２．５マイクロ秒（μs）に制限される。しかし、より高い周波数の電圧波形を使用すると、プラズマ処理中に使用される電圧パルスのイオン電流段階中の電圧ドループ（voltage droop）を減らすことができる。その結果、より狭いIEDを実現することができ、本明細書でより詳細に説明されるように、プラズマ処理の精度を高めることが容易になる。本明細書で使用されるときに、電圧ドループは、概して、電圧パルスの負電圧含有部分中に電極において確立される電圧の増加を指す。
プラズマ処理システムの複数の実施例
[0020] 図１は、本明細書で説明される複数のプラズマ処理方法のうちの１以上を実施するように構成された、処理システム１０の概略断面図である。幾つか実施形態では、処理システム１０が、反応性イオンエッチング（RIE）プラズマ処理などのプラズマ支援エッチングプロセス用に構成されている。しかし、本明細書で説明される複数の実施形態はまた、プラズマ堆積プロセス、例えば、プラズマ化学気相堆積（PECVD）プロセス、プラズマ物理的気相堆積（PEPVD）プロセス、プラズマ原子層堆積（PEALD）プロセス、プラズマ処理プロセス、又はプラズマベースのイオン注入プロセス（例えば、プラズマドーピング（PLAD）プロセス）などの、他のプラズマ支援プロセスで使用されるように構成された処理システムと共に使用されてよいことに留意されたい。
[0021] 図示されているように、処理システム１０は、容量結合プラズマ（CCP）を形成するように構成されている。その場合、処理チャンバ１００が、処理空間１２９内に配置された上側電極（例えば、チャンバリッド１２３）を含む。上側電極は、これもまた処理空間１２９内に配置された下側電極（例えば、基板支持アセンブリ１３６）と対向する。典型的な容量結合プラズマ（CCP）処理システムでは、高周波（RF）源（例えば、RF生成器１１８）が、上側電極又は下側電極のうちの一方に電気的に結合され、プラズマ（例えば、プラズマ１０１）を点火して維持するように構成されたRF信号を供給する。この構成では、プラズマが、上側電極と下側電極の各々に容量結合され、それらの間の処理領域内に配置される。典型的には、上側電極又は下側電極のうちの他方が、接地又は第２のRF電源に結合される。一実施形態では、支持ベース１０７などの基板支持アセンブリ１３６の１以上の構成要素が、プラズマ生成器アセンブリ１６３に電気的に結合される。プラズマ生成器アセンブリ１６３は、RF生成器１１８を含み、チャンバリッド１２３は、接地に電気的に結合されている。図示されているように処理システム１０は、処理チャンバ１００、支持アセンブリ１３６、及びシステムコントローラ１２６を含む。
[0022] 処理チャンバ１００は、典型的には、チャンバ本体１１３を含む。チャンバ本体１１３は、チャンバリッド１２３、１以上の側壁１２２、及びチャンバベース１２４を含む。それらは、集合的に処理空間１２９を画定する。１以上の側壁１２２及びチャンバベース１２４は、概して、処理チャンバ１００の要素用の構造的支持を形成するようにサイズ決定され成形された材料であって、それらに印加される圧力及び更なるエネルギーに耐えるように構成された材料を含む。一方で、プラズマ１０１は、処理中に処理チャンバ１００の処理空間１２９内で維持される減圧環境内で生成される。一実施例では、１以上の側壁１２２及びチャンバベース１２４が、アルミニウム、アルミニウム合金、又はステンレス鋼合金などの、金属から形成される。
[0023] チャンバリッド１２３を貫通して配置されたガス入口１２８は、処理空間１２９に流体連通した処理ガス源１１９から、１種類以上の処理ガスを処理空間１２９に供給するために使用される。基板１０３は、１以上の側壁１２２のうちの１つ内の開口部（図示せず）を通して、処理空間１２９の中に装填され、処理空間１２９から取り出される。該開口部は、基板１０３のプラズマ処理中にスリットバルブ（図示せず）によって密封される。
［0024] システムコントローラ１２６がまた、本明細書で処理チャンバコントローラとも呼ばれ、中央処理装置（CPU）１３３、メモリ１３４、及びサポート回路１３５を含む。システムコントローラ１２６は、基板１０３を処理するために使用されるプロセスシーケンス（本明細書で説明される基板バイアス方法を含む）を制御するために使用される。CPU１３３は、処理チャンバ及び処理チャンバと関連するサブプロセッサを制御するための、産業設定で使用されるように構成された汎用コンピュータプロセッサである。本明細書で説明されるメモリ１３４は、一般に不揮発性メモリであり、ランダムアクセスメモリ、リードオンリーメモリ、フロッピー若しくはハードディスクドライブ、又は他の適切な形態のデジタルストレージ（ローカル若しくはリモート）を含んでよい。サポート回路１３５は、従来からCPU１３３に結合されており、キャッシュ、クロック回路、入／出力サブシステム、電源など、及びこれらの組み合わせを備える。ソフトウェア指示命令（プログラム）及びデータが、CPU１３３内のプロセッサに指示命令するために符号化され、メモリ１３４内に記憶され得る。システムコントローラ１２６内のCPU１３３によって読み取り可能なソフトウェアプログラム（又はコンピュータ指示命令）は、どの作業が処理システム１０内の構成要素によって実行可能であるかを特定する。
[0025] 典型的には、プログラムが、システムコントローラ１２６内のCPU１３３によって読み取り可能であり、コードを含む。該コードは、プロセッサ（CPU１３３）によって実行されると、本明細書で説明されるプラズマ処理スキームに関連する作業を実行する。該プログラムは、指示命令を含んでよい。該指示命令は、処理システム１０内の様々なハードウェア及び電気部品を制御するために使用される。それによって、本明細書で説明される方法を実施するために使用される、様々なプロセス作業及び様々なプロセスシーケンスを実行する。一実施形態では、プログラムが、図６に関連して以下で説明される動作のうちの１以上を実行するために使用される指示命令を含む。
[0026] 処理システムは、プラズマ生成器アセンブリ１６３、第１のパルス電圧（PV）波形をバイアス電極１０４において確立するための第１のPV源アセンブリ１９６、及び第２のPV波形をエッジ制御電極１１５において確立するための第２のPV源アセンブリ１９７を含んでよい。第１のPV波形又は第２のPV波形は、図３、図４Ａ、及び図４Ｂに関連して本明細書でより詳細に説明されるように、波形生成器を使用して生成されてよい。幾つかの実施形態では、プラズマ生成器アセンブリ１６３が、支持ベース１０７（例えば、電極又はカソード）にRF信号を供給する。支持ベース１０７は、基板支持アセンブリ１３６とチャンバリッド１２３との間に配置された処理領域内でプラズマ１０１を生成する（維持する及び／又は点火する）ために使用されてよい。幾つかの実施形態では、RF生成器１１８が、１MHz以上、又は約２MHz以上、例えば約１３．５６MHz以上などの、周波数を有するRF信号を供給するように構成される。
[0027] 上述されたように、幾つかの実施形態では、プラズマ生成器アセンブリ１６３が、RF生成器１１８及びRF生成器アセンブリ１６０を含み、概して、システムコントローラ１２６から提供される制御信号に基いて、所望な量の連続波（CW）又はパルスRF電力を、所望の実質的に一定な正弦波形の周波数で、基板支持アセンブリ１３６の支持ベース１０７に供給するように構成されている。処理中に、プラズマ生成器アセンブリ１６３は、基板支持体１０５に近接して且つ基板支持アセンブリ１３６内に配置された支持ベース１０７に、RF電力（例えば、RF信号）を供給するように構成されている。支持ベース１０７に供給されるRF電力は、処理空間１２９内に配置された処理ガスの処理プラズマ１０１を点火し維持するように構成される。
[0028] 幾つかの実施形態では、支持ベース１０７が、両方ともRF生成器アセンブリ１６０内に配置されている、RF整合回路１６２と第１のフィルタアセンブリ１６１を介して、RF生成器１１８に電気的に結合されたRF電極である。第１のフィルタアセンブリ１６１は、PV波形生成器１５０の出力によって生成された電流が、RF電力供給ライン１６７を通って流れ、RF生成器１１８に損傷を与えることを実質的に防止するように構成された１以上の電気素子を含む。第１のフィルタアセンブリ１６１は、PV波形生成器１５０内のPVパルス生成器P1から生成されるPV信号に対して高インピーダンス（例えば、高Ｚ）として作用し、したがって、RF整合回路１６２及びRF生成器１１８への電流の流れを阻止する。
[0029] 幾つかの実施形態では、RF生成器アセンブリ１６０及びRF生成器１１８が、処理空間１２９内に配置された処理ガス、及び、RF生成器１１８によって支持ベース１０７に供給されたRF電力（RF信号）によって生成された電場を使用して、処理プラズマ１０１を点火し維持するために使用される。処理空間１２９は、減圧出口１２０を介して１以上の専用減圧ポンプに流体結合されている。１以上の専用減圧ポンプは、処理空間１２９を準大気圧状態に維持し、処理空間１２９から処理ガス及び／又は他のガスを排気する。幾つかの実施形態では、処理空間１２９内に配置された基板支持アセンブリ１３６が、接地され且つチャンバベース１２４を貫通して延在する支持シャフト１３８上に配置される。しかし、幾つかの実施形態では、RF生成器アセンブリ１６０が、支持ベース１０７に対して基板支持体１０５内に配置されたバイアス電極１０４にRF電力を供給するように構成される。
[0030] 短く上述されたように、基板支持アセンブリ１３６は、概して、基板支持体１０５（例えば、ESC基板支持体）及び支持ベース１０７を含む。幾つかの実施形態では、基板支持アセンブリ１３６が、以下で更に説明されるように、絶縁体プレート１１１及び接地プレート１１２を更に含み得る。支持ベース１０７は、絶縁体プレート１１１によってチャンバベース１２４から電気的に絶縁され、接地プレート1１２は、絶縁体プレート１１１とチャンバベース１２４との間に挿入されている。基板支持体１０５は、支持ベース１０７と熱的に結合され、支持ベース１０７上に配置されている。幾つかの実施形態では、支持ベース１０７が、基板処理中に、基板支持体１０５及び基板支持体１０５上に配置された基板１０３の温度を調節するように構成されている。
[0031] 典型的には、基板支持体１０５が、誘電材料（例えば、耐食性金属酸化物材料又は金属窒化物材料などのバルク焼結セラミック材料）で形成され、これは、例えば、、酸化アルミニウム（Al2O3）、窒化アルミニウム（ＡｌＮ）、酸化チタン（ＴｉＯ）、窒化チタン（ＴｉＮ）、酸化イットリウム（Y2O3）、これらの混合物、又はこれらの組み合わせである。本明細書の複数の実施形態では、基板支持体１０５が、その誘電材料内に埋め込まれたバイアス電極１０４を更に含む。幾つかの実施形態では、バイアス電極１０４の上の処理領域内でプラズマ１０１を維持するために使用されるRF電力の１以上の特性が、バイアス電極１０４において確立されたRF波形を測定することによって特定及び／又はモニタされる。
[0032] ある構成では、バイアス電極１０４が、基板１０３を基板支持体１０５の基板支持面１０５Ａに固定（すなわち、チャック）するため、及び、本明細書で説明されるパルス電圧バイアススキームのうちの１以上を使用して、基板１０３を処理プラズマ１０１に対してバイアスするために使用される、チャッキングポールである。典型的には、バイアス電極１０４が、１以上の金属メッシュ、箔、プレート、又はこれらの組み合わせなどの、１以上の導電性部品で形成される。
［0033］ 幾つかの実施形態では、バイアス電極１０４が、クランピングネットワーク１１６と電気的に結合される。クランピングネットワーク１１６は、同軸電力供給ライン１０６（例えば、同軸ケーブル）などの電気導体を使用して、約－５０００Vと約５０００Vとの間の静的DC電圧などのチャッキング電圧を、バイアス電極１０４に提供する。以下で更に説明されるように、クランピングネットワーク１１６は、バイアス補償回路要素１１６Ａ、DC電源１５５、及び本明細書でブロッキングキャパシタC5とも呼ばれるバイアス補償モジュールブロッキングキャパシタを含む。ブロッキングキャパシタC5は、パルス電圧（PV）波形生成器１５０の出力とバイアス電極１０４との間に配置されている。
[0034] 基板支持アセンブリ１３６は、エッジ制御電極１１５を更に含んでよい。エッジ制御電極１１５は、エッジリング１１４の下方に配置され、バイアス電極１０４を取り囲み、及び／又は、バイアス電極１０４の中心から距離を置いて配置される。一般に、回路基板を処理するように構成された処理チャンバ１００では、エッジ制御電極１１５が、環形状であり、導電性材料から作製され、バイアス電極１０４の少なくとも一部分を取り囲むように構成されている。図１で示されているような幾つか実施形態では、エッジ制御電極１１５が、基板支持体１０５の領域内に配置される。幾つかの実施形態では、図１で示されているように、エッジ制御電極１１５が、基板支持体１０５の基板支持面１０５Ａから、バイアス電極１０４と同様な距離（すなわち、Ｚ方向）に配置された、導電性メッシュ、箔、及び／又はプレートを含む。幾つかの他の実施形態では、エッジ制御電極１１５が、石英管１１０の領域上に又は石英管１１０の領域内に配置された、導電性メッシュ、箔、及び／又はプレートを含む。石英管１１０は、バイアス電極１０４及び／又は基板支持体１０５の少なくとも一部分を取り囲む代替的に、幾つかの他の実施形態（図示せず）では、エッジ制御電極１１５が、基板支持体１０５上に隣接して配置されるエッジリング１１４内に配置されるか、又はそれと結合される。この構成では、エッジリング１１４が、半導体又は誘電材料（例えば、ＡｌＮなど）から形成される。
[0035] エッジ制御電極１１５は、バイアス電極１０４をバイアスするために使用されるPV波形生成器１５０とは異なるPV波形生成器を使用してバイアスをかけることができる。幾つかの実施形態では、エッジ制御電極１１５が、PV波形生成器１５０を使用してバイアスをかけられ得る。PV波形生成器１５０は、電力の一部をエッジ制御電極１１５に分割することによって、バイアス電極１０４をバイアスするためにも使用される。ある構成では、第１のPV源アセンブリ１９６の第１のPV波形生成器１５０が、バイアス電極１０４をバイアスするように構成され、第２のPV源アセンブリ１９７の第２のPV波形生成器１５０は、エッジ制御電極１１５をバイアスするように構成される。
[0036] 電力供給ライン１５７は、第１のPV源アセンブリ１９６のPV波形生成器１５０の出力を、任意選択的なフィルタアセンブリ１５１及びバイアス電極１０４と電気的に接続する。以下の説明では主に、PV波形生成器１５０をバイアス電極１０４に結合するために使用される第１のPV源アセンブリ１９６の電力供給ライン１５７について説明するが、PV波形生成器１５０をエッジ制御電極１１５に結合する第２のPV源アセンブリ１９７の電圧供給ライン１５８は、同じ又は同様な構成要素を含むことになる。電圧供給ライン１５７の様々な部分内の（１以上の）電気導体は、以下のものを含む。すなわち、（ａ）剛性同軸ケーブルと直列に接続された可撓性同軸ケーブルなどの同軸ケーブルの１つ又は組み合わせ、（ｂ）絶縁された高電圧コロナ抵抗性回路用電線、（ｃ）裸線、（ｄ）金属ロッド、（ｅ）電気コネクタ、又は（ｆ）（ａ）～（ｅ）の電気素子の任意の組み合わせである。任意選択的なフィルタアセンブリ１５１は、RF生成器１１８の出力によって生成された電流が、電力供給ライン１５７を通って流れ、PV波形生成器１５０に損傷を与えることを実質的に防止するように構成された１以上の電気素子を含む。任意選択的なフィルタアセンブリ１５１は、RF生成器１１８によって生成されたRF信号に対する高インビーダンス（例えば、高Ｚ）として作用し、したがって、PV波形生成器１５０への電流の流れを阻止する。
[0037] 第２のPV源アセンブリ１９７は、クランピングネットワーク１１６を含む。それによって、エッジ制御電極１１５に印加されるバイアスは、第１のPV源アセンブリ１９６内に結合されたクランピングネットワーク１１６によってバイアス電極１０４に印加されるバイアスと同様に構成され得る。同様に構成されたPV波形及びクランピング電圧をバイアス電極１０４及びエッジ制御電極１１５に印加することは、処理中の基板の表面にわたるプラズマの均一性を改善するのに役立ち、したがって、プラズマ処理プロセスの結果を改善することができる。
[0038] 幾つかの実施形態では、処理チャンバ１００が、石英管１１０又はカラーを更に含む。それらは、基板支持体１０５及び／又は支持ベース１０７が、腐食性の処理ガス若しくはプラズマ、洗浄ガス若しくはプラズマ、又はこれらの副生成物と接触することを防止するために、基板支持アセンブリ１３６の部分と少なくとも部分的に外接する。典型的には、石英管１１０、絶縁体プレート１１１、及び接地プレート１１２が、ライナ１０８によって外接される。幾つかの実施形態では、プラズマスクリーン１０９が、カソードライナ１０８と側壁１２２との間に配置されて、ライナ１０８と１以上の側壁１２２との間のプラズマスクリーン１０９の下方の空間内にプラズマが生成するのを防止する。
[0039] 図２Ａは、処理チャンバ（例えば、処理チャンバ１００）内の基板において確立される例示的な電圧波形２００を示している。この実施例では、波形２００が、第１のPV源アセンブリ１９６のPV波形生成器１５０による波形の印加により生成される。波形２００は、図示されているように、イオン電流段階及びシース崩壊段階を含む。イオン電流段階の開始時に、立ち下がりエッジ２０４によって生成される基板電圧の降下は、基板の上方に生成する高電圧シースを生成し、正イオンを基板に加速する。イオン電流段階中に基板の表面に衝突する正イオンは、基板表面上に正電荷を堆積させ、これが補償されていない場合、図示されているように、イオン電流段階中に、基板電圧を正方向に徐々に増加させる（すなわち、電圧波形２００のフェーズ２０５中の正の勾配）。しかし、基板表面上の正電荷の制御されない蓄積は、望ましくないことにシース及びチャックキャパシタを徐々に放電し、シース電圧降下をゆっくり減少させ、基板電位をゼロに近づける。正電荷の蓄積は、基板において確立された電圧波形内に電圧ドループ（すなわち、フェーズ２０５中の正の勾配）をもたらす。
[0040] イオン電流フェーズの開始と終了との間の電圧差は、イオンエネルギー分布関数（ＩＥＤＦ）幅を決定する。図２Ｂは、波形生成器１５０などのPV源の使用によって基板上に確立された電圧波形へのプラズマ密度の増加の影響を示している。図示されているように、１以上のプラズマ処理パラメータ（例えば、プラズマ生成器アセンブリ１６３によって印加されるRF電力）の変化によるプラズマ処理中のプラズマ密度の増加（すなわち、矢印は方向を強調している）は、イオン電流段階の開始から終了までの電圧差を増加させ、したがって、電圧ドループを望ましくないように増加させる傾向がある。電圧差が大きいほど、IEDF幅は広くなる。例えば、図２Ｃで示されているように、イオンエネルギー分布（ＩＥＤ）２０１は、基板の電圧上昇を補償することがない場合、イオン電流変動の増加と共に広がる。したがって、本明細書で開示される高周波電圧波形技法を使用することにより、プラズマ処理中にプラズマ密度を増加させることによって生成される電圧波形内の電圧ドループを低減させることができ、その結果、IEDが狭くなり、基板上のプラズマ処理結果の精度が向上する。
[0041] リアクタ内で、プラズマは、基板（又は周辺コイル）の上の誘導結合源によって生成されてよい。コイルは、セラミックリッド（減圧境界）の上に配置されてよい。或いは、容量結合プラズマリアクタの場合は、静電チャック又は上部電極のいずれかにRF電力を印加することによる。説明されたように、波形生成器（例えば、第１のPV電源アセンブリ１９６の波形生成器１５０）は、図２Ａで示されているように、負電圧からゼロより大きい正電圧に遷移する両極性の短く狭い正パルスを出力する。正の電圧パルスの持続時間は制御され、負の電圧ベースラインに戻る。電圧は負に留まり、TONとラベル付けされた期間の終わりに正パルスに戻る。正パルスへの遷移は、電圧波形２００の立ち上がりエッジ２０２部分の間に完了する。パルスの正の区間の持続時間は変えることができ、幾つかの実施形態では、波形周期（Tp）の５％から１５％の間など、波形周期（Tp）の１％から２０％の間である。一実施例では、波形周期が約５μsであってよく、波形２００の周波数が約２００kHzであってよい。別の一実施例では、波形周期が約２．５μsであってよく、波形２００の周波数が約４００kHzであってよい。
[0042] 電圧波形の一部分の間に、パルスステップの立ち上がりエッジ２０２により、プラズマバルク電子が基板表面に引き寄せられるが、これらの電子は、等量の正電荷が電極（例えば、電極１０４）上に存在するため、負のDCシース電位を確立することはできない。基板と、電極と基板支持面１０５Ａとの間に配置された誘電体とが、キャパシタを形成し、これは実効キャパシタンスＣｅｓｃを有し、電極上の等量の正電荷が、基板表面上に配置された電子によって生成された電場を打ち消すことを可能にする。パルスステップの立ち下がりエッジ２０４では、電極上の正電荷が波形生成器からの電子によって中和され、したがって、負のDC電圧が基板表面上に確立される。生成されたDC電圧が一定に保たれる場合、単一エネルギーのイオン衝突が実現される。負のDC電圧（Vdc）は、以下の式に従って、立ち下がりエッジの大きさ（ΔV）及びCescとシース容量Csheathの比率を使用して概算できる。すなわち、
Vdc = ΔV * Cesc／（Cesc + Csheath）
波形生成用の生成技法
[0043] 半導体デバイスのフィーチャが縮小するにつれて、プラズマエッチング及びプラズマ堆積技法などの今日の基板処理技法において原子精度がしばしば必要とされる。プラズマイオンが主要な役割を果たすエッチングプロセスでは、多くの場合、正確なイオンエネルギー制御が必要になる。従来の高周波（RF）バイアスアプローチでは、プラズマを励起し、イオンを加速するために、正弦波を使用する。従来のRF技法によるイオンエネルギー分布（IED）は、典型的には、バイモーダル形状である。近年、単一エネルギーピークを持つIEDを生成するために、パルス化技法も研究されている。
[0044] 幾つかの実施態様では、システムの複雑さ及び機器コストに関連する問題により、電圧波形のイオン電流段階中に正のイオン電流が補償されず、したがって、基板上の負電圧は時間とともに減衰する（例えば、負がより小さくなる）。換言すれば、波形２００に関して説明されたように、補償なしでは、基板電圧がイオン電流段階中に上昇し、それは本明細書では電圧ドループとも呼ばれる。この傾向は、プラズマ密度の増加（例えば、イオン電流の増加）に伴って悪化し、図２Ｃで示されているように、IEDがより低いエネルギー領域に向かって拡大するか又は広がることをもたらす。
[0045] 場合によっては、電極（例えば、電極１０４）に結合された電流源又は複数の電圧源を使用することによって、イオン電流段階の一部分の間（例えば、少なくともフェーズ２０５の間）のこの電圧上昇を補償するために、ランプ電圧が生成される。ただし、より高い電圧（例えば５kVを超える）では、この電圧上昇を補償するために、ランプを使用してカスタム調整された波形を生成することは困難である。
[0046] 幾つかの実施形態では、高周波電圧波形を使用して、イオン電流段階中に生成されるこの電圧上昇（すなわち、ドループ）の影響を軽減することができる。今日市場で入手可能な高電圧スイッチの現状では、これらの従来の構成要素に見られる物理的及び実際的なデバイスの制限により、４００kHzを超えるパルス繰り返し周波数で高周波電圧パルス列を生成することは問題がある。したがって、短く上述されたように、これらの従来の高電圧スイッチのスイッチング速度は、使用中に生成される熱により中～高周波数でこれらの構成要素に生じる損傷のために、実用的な最大スイッチング速度に制限される。本開示の特定の複数の実施形態では、電圧パルスの時間領域多重化を使用して、複雑な負荷（例えば、静電チャック及びプラズマ１０１（図１））に提供される波形を生成する。それによって、その負荷は、より高い周波数のパルスを受け取り、基板表面における電圧ドループの影響を軽減する。例えば、約４００kHzの周波数の正の電圧パルスを使用して、基板上に負の直流（DC）バイアスを周期的に確立することができ、、それによって、単一のエネルギーピークを有するＩＥＤを取得する。言い換えれば、第１の電圧波形パルスのイオン電流段階中に基板表面の電圧が特定の閾値まで上昇する時までに、第２の電圧波形パルス（例えば、異なるソースまたはスイッチから）を印加することができ、本明細書でより詳細に説明されるように、実際、次のパルスサイクル中に基板表面の電圧をリセットする。
[0047] 図３は、本開示の特定の複数の実施形態による、波形３００を使用するパルス電圧バイアススキームを示している。図示されているように、第１のパルス電圧サイクル３２０と第２のパルス電圧サイクル３２２は時間多重化されてよい。静電チャック及びプラズマ１０１にとって、電圧パルスの周波数は、第１のパルス電圧サイクル３２０と第２のパルス電圧サイクル３２２の交互配置により増加したように見える。第１のPV源から生成される第１の電圧サイクルのイオン電流段階中に基板電圧がドループし始めると、第２のPV源によって第２のパルスが生成され、印加され、基板上のDC電圧バイアス（負）を回復し、ドループによってもたらされる下降イオンエネルギーを回復させる。
[0048] 換言すれば、波形３００は、図３で示されているように、第１のパルス電圧サイクル３２０中に正電圧パルス３０２及び負電圧パルス３０４を含んでよく、その後に、第２のパルス電圧サイクル３２２中に別の正電圧パルス３０６及び別の負電圧パルス３０８を含んでよい。幾つかの実施形態では、正電圧パルス３０２及び負電圧パルス３０４は、スイッチペア（例えば、図４ＡのS1及びS3）を使用して生成されてよく、別の正電圧パルス３０６及び別の負電圧パルス３０８は、別のスイッチペア（例えば、図４ＡのS2及びS4）を使用して生成されてよい。異なるスイッチペアを使用すると、正パルスと負パルスの生成に単一のスイッチペアのみを使用する従来の実装と比較して、より高い周波数の波形が可能になる。換言すれば、各スイッチは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの１以上のトランジスタを使用して実装されてよい。加熱に起因して、各MOSFETにはスイッチング周波数の制限（例えば、実用的な最大スイッチング速度）があり、単一のスイッチペアが高周波（例えば、４００kHz）でパルスを生成することを妨げる。スイッチがスイッチのスイッチング周波数制限よりも高い周波数で動作している場合、高スイッチング電圧の存在によりスイッチ内で生成される熱に起因してスイッチの抵抗が増加することによって、スイッチの両端間の電圧降下が増加することがある。例えば、スイッチの両端間の電圧降下は、スイッチング周波数とスイッチの種類によっては、１０％以上増加する場合がある。更に、複数のスイッチを直列に結合すると、スイッチの両端間の電圧降下が蓄積される。言い換えると、３つのスイッチが直列に結合されている場合（例えば、スイッチS1、S2、S3、又はS4を実装するため）、各スイッチの電圧降下が１０％増加すると、スイッチの全電圧降下は、３０％まで増加する可能性がある。また、同じスイッチ入力電圧で、スイッチのスイッチング周波数制限時と、スイッチが最初に使用される時と、におけるスイッチ両端間の電圧降下を比較すると、１０％以上のスイッチの両端間の電圧降下は、スイッチ内の構成要素に対する恒久的な損傷（例えば、経時的に増加したスイッチング抵抗）、及び／又は通常のスイッチよりも著しく短くなった寿命につながり得ると、考えられている。
[0049] 図４Ａは、本開示の特定の複数の実施形態による、第１及び第２のパルス電圧サイクル３２０、３２２中にパルスを生成するための波形生成器４００を示している。波形生成器４００は、PV波形生成器１５０の一部であってよい。図４Ｂは、波形生成器４００のスイッチの状態を示しているタイミング図４０１である。
[0050] 図示されているように、スイッチS1は、あるフェーズ中に閉じられてよく、波形生成器の出力ノード４０２を電圧源回路４１０の電圧源V1に結合し、正電圧パルス３０２を生成する。次いで、スイッチS1が開かれ、スイッチS3が第２のフェーズ中に閉じられ、出力ノード４０２を接地する。出力ノード４０２を接地すると、負電圧パルス３０４が生じる。換言すれば、正電圧パルス３０２中に、出力ノード４０２と基板との間の静電容量が充電される。正電圧パルス３０２の後で、出力ノード４０２は電気接地ノードに結合される。出力ノード４０２と基板との間の静電容量の両端間の電圧は瞬時に変化することができないので、基板電圧は、スイッチS3の閉鎖に応じて負電圧に低下する。
[0051] スイッチS3が開かれた後で、スイッチS2が第３のフェーズ中に閉じられ、電圧源回路４１０の電圧源V2を出力ノード４０４に結合し、正電圧パルス３０６を実際に実施する。次いで、スイッチS2が開かれ、スイッチS4が第４のフェーズ中に閉じられ、出力ノード４０４を電気接地ノードに結合して、負電圧パルス３０８を実施する。タイミング図４０１によって示されているように、第１、第２、第３、及び第４のフェーズは非重複フェーズである。図示されているように、フェーズは繰り返されてよく、個々のスイッチの実用的な最大スイッチング速度よりも高い周波数で供給される連続時間多重化パルス波形を生成する。一実施例では、各スイッチの実用的な最大スイッチング速度制限が、各スイッチのスイッチング周波数を４００kHzの周波数に制限する場合、同じスイッチを含む２つの電圧源構成は、４００kHzよりも高く且つ８００kHz以下の周波数を有する時間多重化パルス列を供給し得る。非限定的な一実施例では、波形生成器４００が８００kHzのパルス列を生成するように求められる場合、スイッチの組み合わせS1／S3とS2／S4はそれぞれ別個に使用されて、第１及び第２のパルス電圧サイクル３２０、３２２を提供する。それらは、各々、１．２５μsの長さの周期（Tp）を持つが、２．５μsの間隔で時間的にずらして、所望のパルス列を生成する。
[0052] 幾つかの実施形態では、出力ノード４０２、４０４は、チャンバ内の同じノードに結合されてよい。例えば、出力ノード４０２、４０４は、電極１０４に結合されてよい。幾つかの実施形態では、出力ノード４０２、４０４は、チャンバ内の異なるノードに結合されてよい。例えば、出力ノード４０２は電極１０４に結合されてよく、出力ノード４０４は電極１１５に結合されてよい。
[0053] 幾つかの実施形態では、波形生成器４００の第１の電圧源回路４１０が、第１のPV源アセンブリ１９６のPV波形生成器１５０（図１）の一部を形成する。別の一実施形態では、波形生成器４００の第１の電圧源回路４１０が、第１のPV源アセンブリ１９６のPV波形生成器１５０の一部を形成し、波形生成器４００の第２の電圧源回路４１０が、第２のPV源アセンブリ１９７のPV波形生成器１５０の一部を形成する。更に別の一実施形態では、波形生成器４００の第１の電圧源回路４１０が、第１のPV源アセンブリ１９６のPV波形生成器１５０の一部を形成し、波形生成器４００の第２の電圧源回路４１０が、第２のPV源アセンブリ１９７のPV波形生成器１５０の一部を形成し、及び／又は、波形生成器４００の第３の電圧源回路４１０が、リッド１２３に結合された第３のPV源アセンブリ１９８のPV波形生成器１５０の一部を形成する。これらの構成のいずれにおいても、適切な場合には、第１の電圧源回路４１０の出力ノード４０２、４０４が電極１０４に結合され、第２の電圧源回路４１０の出力ノード４０２、４０４が電極１１５に結合され、及び／又は、第３の電圧源回路４１０の出力ノード４０２、４０４がリッド１２３に結合される。
[0054] 幾つかの実施形態では、電圧源回路４１０が、スイッチS1に結合された第１の電圧源V1、及びスイッチS2に結合された第２の電圧源V2を含んでよい。第１及び第２の電圧源の各々は、電源によって特定の電圧に充電される容量素子を使用して実装されてよい。幾つかの実施形態では、各電圧源回路４１０の第１及び第２の電圧源V1又はV2が、異なる電圧又は同じ電圧を提供してよい。
[0055] 本明細書で提供される複数の実施例は、理解を容易にするために２つのスイッチペアを説明したが、本開示の複数の実施形態は、３つ以上のスイッチペアで実装されてもよい。例えば、第１のスイッチペア（例えば、S1及びS3）並びに第２のスイッチペア（例えば、S2及びS4）に加えて、第３のスイッチペアが、正及び負のパルスを生成するために実装されてよく、動作のより高い周波数を可能にする。換言すれば、スイッチS2及びスイッチS4を使用して正電圧パルス３０６及び負電圧パルス３０８を生成した後で、スイッチS1及びスイッチS3を使用して正電圧パルス３０２及び負電圧パルス３０４を再び生成する前に、第３のスイッチペアを使用して、別の正パルス及び別の負パルスを生成することができる。したがって、幾つかの実施形態では、個々のスイッチの実用的な最大スイッチング速度よりも高い周波数を有するパルス列を形成するために、複数のスイッチペアが連続的且つ繰り返しサイクルで利用される。それによって、パルス列の最大周波数は、複数のスイッチの各スイッチ又は少なくとも最も遅いスイッチの最大周波数のN倍に等しい。ここで、Nは、複数のスイッチペアのうちのスイッチペアの数に等しい。生成されたパルス列の異なるフェーズ中に各スイッチペアを動作させることによって、プラズマ処理用の高周波波形の実施が可能になる。より高い周波数の波形を使用すると、電圧ドループ（例えば、イオン電流段階中の電圧の増加）を減らすことができ、プラズマ処理の精度が向上する。
[0056] 図５は、本開示の特定の複数の実施形態による、波形３００に関連付けられたイオンエネルギー分布（IED）を示している。図示されているように、より高い周波数（例えば、４００kHz）で波形を生成するときに、より低い周波数の波形（例えば、２００kHzの周波数を有する図２Ａの波形２００）と比較して、より狭いＩＥＤが得られてよい。より狭いＩＥＤは、例えば、典型的なエッチングプラズマプロセス中に、より高いフィーチャ形成精度を促進する。
[0057] 図６は、波形生成用の方法６００を示すプロセスフロー図である。方法６００は、波形生成器４００などの波形生成器及びシステムコントローラ１２６などのシステムコントローラを含む波形生成システムによって実行されてよい。
[0058] 方法６００は、動作６０２で、波形生成システムが、第１のスイッチ（例えば、スイッチS1）を介して、電圧源回路（例えば、電圧源回路４１０）を波形生成器（例えば、波形生成器４００）の第１の出力ノード（例えば、出力ノード４０２）に結合することから開始する。第１の出力ノードは、チャンバ（例えば、チャンバ１００）に結合されている。動作６０４で、波形生成システムは、第２のスイッチ（例えば、スイッチS3）を介して、第１の出力ノードを電気接地ノードに結合する。動作６０６で、波形生成システムは、第３のスイッチ（例えば、スイッチS2）を介して、電圧回路を波形生成器の第２の出力ノード（例えば、出力ノード４０４）に結合する。第２の出力ノードは、チャンバに結合されている。動作６０８で、波形生成システムは、第４のスイッチ（例えば、スイッチS4）を介して、第２の出力ノードを電気接地ノードに結合する。幾つかの実施形態では、動作６０２、６０４、６０６、６０８を繰り返して、プラズマ処理用の波形を生成することができる。
[0059] 幾つかの実施形態では、第１のパルス電圧波形（例えば、正電圧パルス３０２及び負電圧パルス３０４を含む）が、第１のスイッチ及び第２のスイッチを介した結合によってチャンバにおいて生成される。更に、第２のパルス電圧波形（例えば、正電圧パルス３０６及び負電圧パルス３０８を含む）は、第３のスイッチおよび第４のスイッチを介した結合によってチャンバにおいて生成される。第１のパルス電圧波形は、第２のパルス電圧波形から（例えば、１８０°だけ）位相シフトされてよい。
[0060] 幾つかの実施形態では、第１のスイッチ、第２のスイッチ、第３のスイッチ、及び第４のスイッチを介した結合が、非重複フェーズ中である。例えば、電圧源回路は、非重複フェーズの第１のフェーズ中に第１の出力ノードに結合され、第１の出力ノードは、非重複フェーズの第２のフェーズ中に電気接地ノードに結合され、第２のフェーズは第１のフェーズの後にある。更に、電圧源回路は、非重複フェーズの第３のフェーズ中に第２の出力ノードに結合され、第３のフェーズは第２のフェーズの後にあり、第２の出力ノードは、非重複フェーズの第４のフェーズ中に電気接地ノードに結合され、第４のフェーズは第３のフェーズの後にある。
[0061] 幾つかの実施形態では、電圧源回路が、第１のスイッチに結合された第１の電圧源（例えば、電圧源V1）、及び第２のスイッチに結合された第２の電圧源（例えば、電圧源V2）を含む。第１の電圧源は第１の容量素子を含んでよく、第２の電圧源は第２の容量素子を含んでよい。第１のスイッチ、第２のスイッチ、第３のスイッチ、及び第４のスイッチの各々は、１以上のトランジスタ（例えば、MOSFET）を含んでよい。
[0062] 幾つかの実施形態では、波形生成システムが、電圧源回路を第１の出力ノードに結合することによって、チャンバ内のノード（例えば、基板）において第１の正電圧パルス（例えば、正電圧パルス３０２）を生成してよく、第１の出力ノードを電気接地ノードに結合することによって、チャンバ内のノードにおいて第１の負電圧パルス（例えば、負電圧パルス３０４）を生成してよい。更に、波形生成システムは、電圧源回路を第２の出力ノードに結合することによって、チャンバ内のノードにおいて第２の正の電圧パルス（例えば、正の電圧パルス３０６）を生成してよく、第２の出力ノードを電気接地ノードに結合することによって、チャンバ内のノードにおいて第２の負電圧パルス（例えば、負電圧パルス３０８）を生成してよい。
[0063] 「結合された」という用語は、本明細書では、２つの物体間の直接的又は間接的な結合を指すために使用される。例えば、物体Aが物体Bと物理的に接触し、物体Bが物体Cと物理的に接触している場合、物体AとCとが直接的に物理的に接触していなくても、物体AとCとは、互いに結合されたと見なされてよい。例えば、第１の物体が第２の物体と直接的に物理的に接触していなくても、第１の物体は第２の物体と結合されてよい。
[0064] 以上の説明は本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱せずに本開示の他の実施形態及び更なる実施形態が考案されてよく、本開示の範囲は、以下の特許請求の範囲によって規定される。

Claims (26)

  1. プラズマ処理用の波形生成器であって、
    電圧源回路、
    前記電圧源回路と前記波形生成器の第１の出力ノードとの間に結合された第１のスイッチであって、前記第１の出力ノードは、チャンバに結合されるように構成されている、第１のスイッチ、
    前記第１の出力ノードと電気接地ノードとの間に結合された第２のスイッチ、
    前記電圧源回路と前記波形生成器の第２の出力ノードとの間に結合された第３のスイッチであって、前記第２の出力ノードは、前記チャンバに結合されるように構成されている、第３のスイッチ、及び
    前記第２の出力ノードと前記電気接地ノードとの間に結合された第４のスイッチを備える、波形生成器。
  2. 前記第１のスイッチ及び前記第２のスイッチは、前記チャンバに提供される第１のパルス電圧波形を生成するように構成され、
    前記第３のスイッチ及び前記第４のスイッチは、前記チャンバに提供される第２のパルス電圧波形を生成するように構成され、前記第１のパルス電圧波形は、前記第２のパルス電圧波形から位相シフトされている、請求項１に記載の波形生成器。
  3. 前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチは、非重複フェーズ中に閉じられるように構成されている、請求項１に記載の波形生成器。
  4. 前記第１のスイッチは、前記非重複フェーズの第１のフェーズ中に閉じられるように構成され、
    前記第２のスイッチは、前記非重複フェーズの第２のフェーズ中に閉じられるように構成され、前記第２のフェーズは前記第１のフェーズの後にあり、
    前記第３のスイッチは、前記非重複フェーズの第３のフェーズ中に閉じられるように構成され、前記第３のフェーズは前記第２のフェーズの後にあり、
    前記第４のスイッチは、前記非重複フェーズの第４のフェーズ中に閉じられるように構成され、前記第４のフェーズは前記第３のフェーズの後にある、請求項３に記載の波形生成器。
  5. 前記電圧源回路は、前記第１のスイッチに結合された第１の電圧源、及び前記第３のスイッチに結合された第２の電圧源を備える、請求項１に記載の波形生成器。
  6. 前記第１の電圧源は第１の容量素子を備え、前記第２の電圧源は第２の容量素子を備える、請求項５に記載の波形生成器。
  7. 前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチの各々は、１以上のトランジスタを備える、請求項１に記載の波形生成器。
  8. 前記第１の出力ノードは、前記第２の出力ノードに結合されている、請求項１に記載の波形生成器。
  9. 前記第１の出力ノード及び前記第２の出力ノードは、前記チャンバ内に配置された基板支持体の基板支持面の下方に配置された電極に結合されている、請求項８に記載の波形生成器。
  10. 前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、又は前記第４のスイッチのうちの少なくとも１つが、スイッチング周波数制限を有し、前記波形生成器は、前記電極において、前記スイッチング周波数制限を超える周波数を有する波形を生成するように構成されている、請求項９に記載の波形生成器。
  11. 波形生成用の方法であって、
    第１のスイッチを介して、電圧源回路を波形生成器の第１の出力ノードに結合することであって、前記第１の出力ノードはチャンバに結合されている、第１の出力ノードに結合すること、
    第２のスイッチを介して、前記第１の出力ノードを電気接地ノードに結合すること、
    第３のスイッチを介して、前記電圧源回路を前記波形生成器の第２の出力ノードに結合することであって、前記第２の出力ノードは前記チャンバに結合されている、第２の出力ノードに結合すること、及び
    第４のスイッチを介して、前記第２の出力ノードを前記電気接地ノードに結合することを含む、方法。
  12. 第１のパルス電圧波形が、前記第１のスイッチ及び前記第２のスイッチを介した前記結合によって前記チャンバにおいて生成され、
    第２のパルス電圧波形が、前記第３のスイッチ及び前記第４のスイッチを介した前記結合によって前記チャンバにおいて生成され、前記第１のパルス電圧波形は、前記第２のパルス電圧波形から位相シフトされている、請求項１１に記載の方法。
  13. 前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチを介した前記結合は、非重複フェーズ中である、請求項１１に記載の方法。
  14. 前記電圧源回路は、前記非重複フェーズの第１のフェーズ中に前記第１の出力ノードに結合され、
    前記第１の出力ノードは、前記非重複フェーズの第２のフェーズ中に前記電気接地ノードに結合され、前記第２のフェーズは前記第１のフェーズの後にあり、
    前記電圧源回路は、前記非重複フェーズの第３のフェーズ中に前記第２の出力ノードに結合され、前記第３のフェーズは前記第２のフェーズの後にあり、
    前記第２の出力ノードは、前記非重複フェーズの第４のフェーズ中に前記電気接地ノードに結合され、前記第４のフェーズは前記第３のフェーズの後にある、請求項１３に記載の方法。
  15. 前記電圧源回路は、前記第１のスイッチに結合された第１の電圧源、及び前記第３のスイッチに結合された第２の電圧源を備える、請求項１１に記載の方法。
  16. 前記第１の電圧源は第１の容量素子を備え、前記第２の電圧源は第２の容量素子を備える、請求項１５に記載の方法。
  17. 前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチの各々は、１以上のトランジスタを備える、請求項１１に記載の方法。
  18. 前記電圧源回路を前記第１の出力ノードに結合することによって、前記チャンバ内のノードにおいて第１の正電圧パルスを生成すること、
    前記第１の出力ノードを前記電気接地ノードに結合することによって、前記チャンバ内の前記ノードにおいて第１の負電圧パルスを生成すること、
    前記電圧源回路を前記第２の出力ノードに結合することによって、前記チャンバ内の前記ノードにおいて第２の正電圧パルスを生成すること、及び
    前記第２の出力ノードを前記電気接地ノードに結合することによって、前記チャンバ内の前記ノードにおいて第２の負電圧パルスを生成することを更に含む、請求項１１に記載の方法。
  19. 前記第１の出力ノード及び前記第２の出力ノードは、前記チャンバ内に配置された基板支持体の基板支持面の下方に配置された電極に結合されている、請求項１１に記載の方法。
  20. 前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、又は前記第４のスイッチのうちの少なくとも１つが、スイッチング周波数制限を有し、前記方法は、前記電極において、前記スイッチング周波数制限を超える周波数を有する波形を生成することを更に含む、請求項１９に記載の方法。
  21. 波形生成用の装置であって、
    電圧源回路、
    前記電圧源回路に結合された１以上のスイッチ、並びに
    前記１以上のスイッチを制御するように構成されたコントローラを備え、前記１以上のスイッチは、
    前記電圧源回路と波形生成器の第１の出力ノードとの間に結合された第１のスイッチであって、前記第１の出力ノードは、チャンバに結合されるように構成されている、第１のスイッチ、
    前記第１の出力ノードと電気接地ノードとの間に結合された第２のスイッチ、
    前記電圧源回路と前記波形生成器の第２の出力ノードとの間に結合された第３のスイッチであって、前記第２の出力ノードは、前記チャンバに結合されるように構成されている、第３のスイッチ、及び
    前記第２の出力ノードと前記電気接地ノードとの間に結合された第４のスイッチを含む、装置。
  22. 前記コントローラは、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチを、非重複フェーズ中に閉じるように構成されている、請求項２１に記載の装置。
  23. 前記コントローラは、
    前記第１のスイッチを、前記非重複フェーズの第１のフェーズ中に閉じること、
    前記第２のスイッチを、前記非重複フェーズの第２のフェーズ中に閉じることであって、前記第２のフェーズは前記第１のフェーズの後にある、第２のフェーズ中に閉じること、
    前記第３のスイッチを、前記非重複フェーズの第３のフェーズ中に閉じることであって、前記第３のフェーズは前記第２のフェーズの後にある、第３のフェーズ中に閉じること、及び
    前記第４のスイッチを、前記非重複フェーズの第４のフェーズ中に閉じることであって、前記第４のフェーズは前記第３のフェーズの後にある、第４のフェーズ中に閉じること、を実行するように構成されている、請求項２２に記載の装置。
  24. 前記電圧源回路は、前記第１のスイッチに結合された第１の電圧源、及び前記第３のスイッチに結合された第２の電圧源を備える、請求項２１に記載の装置。
  25. 前記第１の出力ノード及び前記第２の出力ノードは、前記チャンバ内に配置された基板支持体の基板支持面の下方に配置された電極に結合されている、請求項２１に記載の装置。
  26. 前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、又は前記第４のスイッチのうちの少なくとも１つが、スイッチング周波数制限を有し、前記装置は、前記電極において、前記スイッチング周波数制限を超える周波数を有する波形を生成するように構成されている、請求項２５に記載の装置。
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