JP2014521223A - パッケージ内のメモリモジュール - Google Patents

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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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Abstract

超小型電子パッケージ５１０が、対向する第１の表面５２１及び第２の表面５２７を有する基板５２０と、超小型電子素子の少なくとも２つの対５０７ａ、５１２ｂと、第２の表面において露出した複数の端子５２５とを備えることができる。超小型電子素子の各対５０７は、上側超小型電子素子５３０ｂ及び下側超小型電子素子５３０ａを含むことができる。超小型電子素子の対５０７は、基板５２０の第１の表面５２１に対して平行な水平方向Ｈにおいて互いに十分離間することができる。各下側超小型電子素子５３０ａは、前面５３１と、この前面における複数のコンタクト５３５とを有することができる。上側超小型電子素子５３０ｂのそれぞれの表面５３１は、基板５２０の第１の表面５２１及びその対内の下側超小型電子素子５３０ａの上に少なくとも部分的に重なることができる。
【選択図】図５Ａ

Description

本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
［関連出願の相互参照］
本出願は、２０１２年１月９日に出願された米国特許出願第１３／３４６，１８５号の継続出願である。この米国特許出願は、全てが２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，４８８号、第６１／５４２，４９５号、及び第６１／５４２，５５３号と、２０１１年７月１２日に出願された米国仮特許出願第６１／５０６，８８９号との出願日の利益を主張する。これらの米国仮特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。
半導体チップは、一般に、事前にパッケージされた個々のユニットとして提供される。標準的なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続されたコンタクトを有する大きな前面を備えている。個々の各チップは、通常、チップのコンタクトに接続された外部端子を有するパッケージ内に含まれている。また、端子、すなわちパッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構成されている。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解されるべきである。
「フリップチップ」設計では、チップの前面は、パッケージ誘電体素子、すなわち、パッケージの基板の面に向き合い、チップ上のコンタクトは、はんだバンプ又は他の接続素子によってこの基板の面上のコンタクトに直接ボンディングされる。また、この基板は、当該基板上に重なる外部端子を通じて回路パネルにボンディングすることができる。「フリップチップ」設計は、比較的コンパクトな構成を提供し、各パッケージは、例えば、本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号、同第５，１４８，２６６号、及び同第５，６７９，９７７号の或る特定の実施形態に開示されているように、チップの前面の面積に等しいか又はそれよりも僅かに大きな回路パネルの面積を占有する。これらの米国特許の開示内容は、引用することによって本明細書の一部をなすものとする。或る特定の革新的な実装技法が、従来のフリップチップボンディングのコンパクト性に匹敵するコンパクト性又はそれに等しいコンパクト性を提供する。チップ自体の面積に等しいか又はそれよりも僅かに大きな回路パネルの面積内に単一のチップを収容することができるパッケージは、一般に、「チップスケールパッケージ」と呼ばれる。
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えば、インターネット検索エンジンで使用されるもの等の、性能の増大及びサイズの低減が必要とされるデータサーバにおける用途等の、他の用途でも発生する。
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及びフラッシュメモリチップを含む半導体チップは、一般に、単一チップ又は複数チップのパッケージ及びアセンブリにパッケージされる。各パッケージは、端子と、その中のチップとの間で信号を搬送し、電源及び接地を接続するために数多くの電気的接続を有する。それらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含むことができる。
マルチチップパッケージ内で、そのパッケージの複数のチップに信号を送信することは、特に、メモリチップに対するクロック信号、アドレス信号及びストローブ信号等の、パッケージ内の２つ以上のチップに共通の信号の場合、課題をもたらす。そのようなマルチチップパッケージ内では、パッケージの端子とチップとの間の接続経路の長さが異なる可能性がある。経路長が異なると、信号が端子と各チップとの間を進行するのにかかる時間が長くなるか又は短くなる可能性がある。２点間の信号の進行時間は「伝搬遅延」と呼ばれ、導体長、導体の構造、及びその導体に近接している他の誘電体又は導体構造の関数である。
２つの異なる信号が特定の場所に到着する時間差も「スキュー」と呼ぶことができる。２つ以上の場所において特定の信号の到着時間に生じるスキューは、伝搬遅延と、その特定の信号がそれらの場所に向かって進行し始める時刻との両方の結果である。スキューは回路性能に影響を与える場合も、与えない場合もある。同期している信号群内の全ての信号に一斉にスキューが生じているとき、その場合、動作のために必要とされる全ての信号が、必要なときに一緒に到着するので、スキューは多くの場合に性能にほとんど影響を及ぼさない。しかしながら、動作のために必要とされる同期している信号群の異なる信号が異なる時刻に到着するとき、これは当てはまらない。この場合、必要とされる全ての信号が到着しない限り、動作を実行することができないので、スキューは性能に影響を与える。本明細書において説明する実施形態は、同時係属中の米国仮特許出願第６１／５０６，８８９号（ＴＥＳＳＥＲＡ３．８-６６４）に開示されているスキューを最小にする特徴を含むことができる。この米国仮特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。
従来の超小型電子パッケージは、メモリ記憶アレイ機能を主として提供するように構成された超小型電子素子、すなわち、メモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する超小型電子素子を組み込むことができる。この超小型電子素子は、ＤＲＡＭチップ、又はそのような半導体チップを積み重ねて電気的に相互接続したアセンブリとすることもできるし、それらを含むこともできる。通常、そのようなパッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ又は複数の周縁部に隣接して数組の列に配置される。
上記に鑑みると、電気的性能を改良するために、マルチチップ超小型電子パッケージ及びアセンブリに対して或る特定の改良を行うことができる。本発明のこれらの特質は、以下に説明するような超小型電子パッケージ及びアセンブリを構築することによって達成することができる。
本発明の一態様によれば、超小型電子パッケージが、対向する第１の表面及び第２の表面を有する基板と、超小型電子素子の少なくとも２つの対であって、超小型電子素子の各対は、上側超小型電子素子及び下側超小型電子素子を含む超小型電子素子の少なくとも２つの対と、前記第２の表面において露出した複数の端子と、各下側超小型電子素子の前記コンタクトのうちの少なくとも幾つかから前記端子のうちの少なくとも幾つかに延在する電気的接続部とを備えることができる。前記超小型電子素子の対は、前記基板の前記第１の表面に対して平行な水平方向において互いに十分離間することができる。各下側超小型電子素子は、前面と、該前面における複数のコンタクトとを有することができる。前記下側超小型電子素子の前記前面は、前記第１の表面に対して平行であるとともに該第１の表面の上に重なる単一の平面に配置することができる。前記上側超小型電子素子のそれぞれの表面は、前記基板の前記第１の表面の上に重なるとともに、その対内の前記下側超小型電子素子の上に少なくとも部分的に重なることができる。前記超小型電子素子は、メモリ記憶アレイ機能を主として提供するようにともに構成することができる。前記端子は、該超小型電子パッケージの外部の少なくとも１つの構成要素に該超小型電子パッケージを接続するように構成することができる。
特定の実施形態において、前記超小型電子素子の対のうちの第１の対及び第２の対の前記下側超小型電子素子の前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸及び第２の軸を規定するコンタクトのそれぞれの列に配置することができる。前記第１の軸及び前記第２の軸は、互いに対して横向きにすることができる。一例において、前記第１の軸及び前記第２の軸は、互いに対して直交することができる。例示的な実施形態において、前記超小型電子素子の対のうちの第１の対及び第２の対の前記下側超小型電子素子の前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸及び第２の軸を規定するコンタクトのそれぞれの列に配置することができる。前記第１の軸及び前記第２の軸は、互いに平行にすることができる。特定の例において、前記超小型電子素子の少なくとも２つの対は、超小型電子素子の４つの対を含むことができる。
一実施形態において、前記下側超小型電子素子のそれぞれの前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸、第２の軸、第３の軸、及び第４の軸を規定するコンタクトの列に配置することができる。前記第１の軸及び前記第３の軸は、互いに平行にすることができる。前記第２の軸及び前記第４の軸は、前記第１の軸及び前記第３の軸に対して横向きにすることができる。超小型電子パッケージ。特定の実施形態において、前記超小型電子素子の対のうちの少なくとも１つの対の前記下側超小型電子素子は、第２の下側超小型電子素子に隣接して配置された第１の下側超小型電子素子とすることができる。前記第２の下側超小型電子素子の前面は、前記第１の表面に対して平行な前記単一の平面に配置することができる。前記第１の下側超小型電子素子の上に少なくとも部分的に重なる前記上側超小型電子素子は、前記第２の下側超小型電子素子の上にも少なくとも部分的に重なることができる。
例示的な実施形態において、前記端子は、エリアアレイに配置することができる。前記端子は、互いに同一平面上にある露出した接触面を有することができる。特定の例において、前記電気的接続部は、前記下側超小型電子素子のそれぞれのコンタクトと、前記基板の前記第１の表面において露出した導電性ボンドパッドとの間に延在するフリップチップ接続部を含むことができる。一実施形態において、前記上側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第１の開口部の上に重なることができる。前記電気的接続部は、前記少なくとも１つの第１の開口部と位置合わせされた少なくとも一部を有する第１のリードを含むことができる。特定の実施形態において、前記下側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第２の開口部の上に重なることができる。前記電気的接続部は、前記少なくとも１つの第２の開口部と位置合わせされた少なくとも一部を有する第２のリードを含むことができる。
一例において、前記下側超小型電子素子のそれぞれの前記前面は、前記基板の前記第１の表面の方に向くことができ、前記上側超小型電子素子のそれぞれの前記前面は、該上側超小型電子素子のそれぞれの該前面におけるコンタクトが、その対内の前記下側超小型電子素子の縁部を越えて配置されるように、その対内の前記下側超小型電子素子の背面の上に部分的に重なることができる。例示的な実施形態において、前記上側超小型電子素子のそれぞれの前記コンタクトは、前記少なくとも１つの第１の開口部のうちの対応するものの上に重なることができ、前記下側超小型電子素子のそれぞれの前記コンタクトは、前記少なくとも１つの第２の開口部のうちの対応するものの上に重なることができる。上側超小型電子素子及び下側超小型電子素子の各対の前記対応する第１の開口部及び第２の開口部は、互いに離間することができる。
特定の例において、前記上側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの上側超小型電子素子の前記前面の中央領域において列に配置することができる。前記上側超小型電子素子のそれぞれの前記コンタクトの列は、前記少なくとも１つの第１の開口部のうちの対応するものの長さの方向に延在することができる。一実施形態において、前記下側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの下側超小型電子素子の前記前面の中央領域において列に配置することができる。前記下側超小型電子素子のそれぞれの前記コンタクトの列は、前記少なくとも１つの第２の開口部のうちの対応するものの長さの方向に延在することができる。特定の実施形態において、前記第１の開口部のそれぞれは、その長さに対して横向きの方向に幅を有することができる。前記第１の開口部のそれぞれの前記幅は、該第１の開口部の該幅と同じ方向における、該第１の開口部の上に重なる前記上側超小型電子素子のうちの前記対応するものの幅よりも大きくしないことができる。
一例において、前記リードのうちの少なくとも幾つかは、前記第１の開口部又は前記第２の開口部のうちの少なくとも一方を通って延在するワイヤボンドを含むことができる。例示的な実施形態において、前記リードの全ては、前記少なくとも１つの第１の開口部を通って延在するワイヤボンドとすることができる。特定の例において、前記第１のリードの全ては、前記少なくとも１つの第１の開口部を通って延在することができ、前記第２のリードの全ては、前記少なくとも１つの第２の開口部を通って延在することができる。一実施形態において、前記リードのうちの少なくとも幾つかはリードボンドを含むことができる。特定の例において、各上側超小型電子素子は、その前記前面において露出した複数のコンタクトを有することができ、前記前面の縁部に隣接して配置されたコンタクトの少なくとも１つの列に配置することができる。各コンタクトの列は、前記下側超小型電子素子のうちの前記対応するものの縁部を越えて配置することができる。
特定の例において、前記超小型電子素子の対のうちの少なくとも１つの対の前記下側超小型電子素子は、第２の下側超小型電子素子に隣接して配置された第１の下側超小型電子素子とすることができる。前記第２の下側超小型電子素子の前面は、前記第１の表面に対して平行な前記単一の平面に配置することができる。前記第１の下側超小型電子素子の前記背面の上に少なくとも部分的に重なる前記上側超小型電子素子の前記前面は、前記上側超小型電子素子の前記前面における前記コンタクトが、前記第２の下側超小型電子素子の縁部を越えて配置されるように、前記第２の下側超小型電子素子の背面の上にも少なくとも部分的に重なることができる。一実施形態において、前記第２の下側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第３の開口部の上に重なることができる。前記電気的接続部は、前記少なくとも１つの第３の開口部と位置合わせされた少なくとも一部を有する第３のリードを含むことができる。
例示的な実施形態において、前記上側超小型電子素子、前記第１の下側超小型電子素子、及び前記第２の下側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの超小型電子素子の前記前面の中央領域において列に配置することができる。前記上側超小型電子素子、前記第１の下側超小型電子素子、及び前記第２の下側超小型電子素子のそれぞれの前記コンタクトの列は、それぞれの前記少なくとも１つの第１の開口部、前記少なくとも１つの第２の開口部、及び前記少なくとも１つの第３の開口部のうちの対応するものの長さの方向に延在することができる。一例において、前記第１の開口部、前記第２の開口部、及び前記第３の開口部のそれぞれは、その長さに対して横向きの方向に幅を有することができる。前記開口部のそれぞれの前記幅は、該開口部の該幅と同じ方向における、該開口部の上に重なる前記超小型電子素子のうちの前記対応するものの幅よりも大きくしないことができる。特定の例において、前記第１のリードの全ては、前記少なくとも１つの第１の開口部を通って延在することができ、前記第２のリードの全ては、前記少なくとも１つの第２の開口部を通って延在することができ、前記第３のリードの全ては、前記少なくとも１つの第３の開口部を通って延在することができる。
特定の実施形態において、該超小型電子パッケージは、超小型電子素子の４つの対を備えることができる。各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含むことができる。代替的に、各超小型電子素子の前記コンタクトは、９つのデータＩ/Ｏコンタクトを含むことができる。一実施形態において、該超小型電子パッケージは、９つの超小型電子素子を備えることができる。各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含むことができる。例示的な実施形態において、該超小型電子パッケージは、超小型電子素子の２つの対を備えることができる。各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含むことができる。代替的に、各超小型電子素子の前記コンタクトは、１６個のデータＩ/Ｏコンタクトを含むことができる。
一例において、前記超小型電子パッケージは、該超小型電子パッケージにおいて、前記端子のうちの少なくとも幾つかと、前記超小型電子素子のうちの１つ又は複数とに電気的に接続されたバッファ素子も備えることができる。該バッファ素子は、該超小型電子パッケージの前記端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成することができる。特定の実施形態において、前記バッファ素子は、前記基板の前記第１の表面に実装することができる。例示的な実施形態において、前記バッファ素子は、前記基板の前記第２の表面に実装することができる。一実施形態において、前記少なくとも１つの信号は、該超小型電子パッケージに転送される前記アドレス信号の全てを含むことができる。特定の例において、前記少なくとも１つの信号は、該超小型電子パッケージに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含むことができ、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである。
例示的な実施形態において、前記少なくとも１つの信号は、該超小型電子パッケージによって受信された前記データ信号の全てを含むことができる。一実施形態において、該超小型電子パッケージは、前記基板に実装されるとともに識別情報を記憶するように構成された不揮発性メモリ素子も備えることができる。該不揮発性メモリ素子は、前記超小型電子素子のうちの１つ又は複数に電気的に接続することができる。特定の例において、前記超小型電子パッケージは温度センサも備えることができる。特定の実施形態において、前記超小型電子パッケージは、前記基板に実装されたデカップリングコンデンサ素子も備えることができる。該デカップリングコンデンサ素子は、前記超小型電子素子のうちの１つ又は複数に電気的に接続することができる。一実施形態において、前記基板は、該基板の平面におけるＣＴＥが１２ｐｐｍ／℃未満である材料から実質的になる要素とすることができる。特定の実施形態において、前記基板は、該基板の平面におけるＣＴＥが３０ｐｐｍ／℃未満である材料から実質的になる誘電体素子を備えることができる。
一例において、前記超小型電子素子は、アドレス指定可能メモリモジュールとしてともに機能するように構成することができる。該超小型電子パッケージは、前記超小型電子素子のそれぞれにおいて受信されたデータの一部を記憶するように構成することができる。一実施形態において、該超小型電子パッケージは、デュアルインラインメモリモジュールとして機能することができる。例示的な実施形態において、該超小型電子パッケージは、同じコマンド及び信号インタフェースを有することができ、デュアルインラインメモリモジュールと同じ量のデータを転送するように構成することができる。特定の実施形態において、前記超小型電子素子のそれぞれは、主としてメモリ記憶アレイ機能を提供するように構成することができる。一例において、前記超小型電子素子のそれぞれは、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップを含むことができる。特定の例において、前記超小型電子素子のそれぞれは、該超小型電子素子のうちの他のものと機能的及び機械的に同等とすることができる。
特定の実施形態において、前記基板の前記第２の表面は、その中央部分を占有する中央領域を有することができる。前記端子のうちの少なくとも幾つかは、前記中央領域に配置された第１の端子とすることができる。一実施形態では、前記超小型電子素子の少なくとも２つの対は、超小型電子素子の４つの対を含むことができる。超小型電子素子の各対は、前記基板の前記第１の表面と前記第２の表面との間に延在する開口部の上に少なくとも部分的に重なることができる。各開口部は、それぞれの第１の軸、第２の軸、第３の軸、及び第４の軸を規定する長さを有することができる。前記第１の軸及び前記第３の軸は、互いに平行にすることができる。前記第２の軸及び前記第４の軸は、前記第１の軸及び前記第３の軸に対して横向きにすることができる。前記中央領域は、前記第１の軸、前記第２の軸、前記第３の軸、及び前記第４の軸によって境界を定めることができる。
例示的な実施形態において、前記各開口部は、外側開口部とすることができる。超小型電子素子の各対は、前記外側開口部のうちの対応するものに隣接して前記基板の前記第１の表面と前記第２の表面との間に延在する内側開口部の上に少なくとも部分的に重なることができる。各内側開口部は、前記外側開口部のうちの前記対応するものの前記長さによって規定される前記軸よりも前記基板の重心に近い軸を規定する長さを有することができる。一実施形態では、前記第１の端子は、該超小型電子パッケージに転送される前記アドレス信号の全てを搬送するように構成することができる。
特定の例において、前記第１の端子は、該超小型電子パッケージに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のうちの少なくとも幾つかを搬送するように構成することができ、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである。前記第１の端子は、前記超小型電子素子のうちの少なくとも２つによって共有することができる。一例では、前記第１の端子は、前記超小型電子素子のそれぞれによって共有することができる。例示的な実施形態において、超小型電子パッケージは、前記超小型電子素子のうちの少なくとも１つと熱連通する放熱体も備えることができる。特定の実施形態において、前記放熱体は、前記上側超小型電子素子のそれぞれの背面の上に少なくとも部分的に重なることができる。一実施形態において、前記放熱体は、前記下側超小型電子素子のそれぞれの前記背面の上に少なくとも部分的に重なることができる。
本発明の一態様によれば、超小型電子アセンブリが、上記で説明したような複数の超小型電子パッケージを備えることができる。該超小型電子アセンブリは、パネルコンタクトを有する回路パネルも備えることができる。前記パッケージの前記端子は、前記パネルコンタクトにボンディングすることができる。一実施形態において、前記回路パネルは、前記超小型電子パッケージのそれぞれに及びそれぞれから信号を運搬する共通の電気インタフェースを有することができる。例示的な実施形態において、前記超小型電子パッケージのそれぞれは、デュアルインラインメモリモジュールと同じ機能を有するように構成することができる。特定の例において、前記回路パネルはマザーボードとすることができる。一例において、前記回路パネルは、マザーボードに取り付けられるように構成されたモジュールとすることができる。
特定の実施形態において、前記超小型電子アセンブリは、前記回路パネルに実装されるとともに前記超小型電子パッケージのうちの少なくとも幾つかに電気的に接続されたバッファ素子も備えることができる。該バッファ素子は、前記超小型電子パッケージの前記端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成することができる。一例において、前記少なくとも１つの信号は、該超小型電子アセンブリに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含むことができ、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである。例示的な実施形態において、前記少なくとも１つの信号は、該超小型電子アセンブリによって受信された前記データ信号の全てを含むことができる。
本発明の一態様によれば、モジュールが、上記で説明したような複数の超小型電子アセンブリを含むことができる。各超小型電子アセンブリは、該超小型電子アセンブリのそれぞれに及びそれぞれから信号を運搬する第２の回路パネルに電気的に結合することができる。本発明の更なる態様は、本発明の上記態様による超小型電子アセンブリ、本発明の上記態様による複合チップ、又は双方を、それらに電気的に接続された他の電子構成要素とともに組み込んだシステムを提供することができる。例えば、このシステムは、ポータブルなハウジングとすることができる単一のハウジングに配置及び／又は実装することができる。本発明のこの態様における好ましい実施形態によるシステムは、比較可能な従来のシステムよりもコンパクトにすることができる。
本発明の一実施形態による超小型電子パッケージの概略斜視図である。 図１Ａの１Ｂ−１Ｂの線に沿って取られた図１Ａの超小型電子パッケージの側断面図である。 超小型電子素子のロケーションを示す、図１Ａの超小型電子パッケージの底面図である。 基板に実装された超小型電子素子フリップチップを有する別の実施形態による超小型電子パッケージの概略斜視図である。 図２Ａの２Ｂ−２Ｂの線に沿って取られた図２Ａの超小型電子パッケージの側断面図である。 対応する下側超小型電子素子の上に少なくとも部分的に重なっている１つ又は複数の上側超小型電子素子を有する、図２Ａの超小型電子パッケージの変形形態の側断面図である。 対応する下側超小型電子素子の上に少なくとも部分的に重なっている１つ又は複数の上側超小型電子素子を有する、図２Ａの超小型電子パッケージの変形形態の側断面図である。 ボンド窓及び中央領域のロケーションを示す、更なる実施形態による４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンド窓及び中央領域のロケーションを示す、更なる実施形態による４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンド窓及び中央領域のロケーションを示す、更なる実施形態による４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンド窓及び中央領域のロケーションを示す、更なる実施形態による４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンド窓及び中央領域のロケーションを示す、別の更なる実施形態による３つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンド窓及び中央領域のロケーションを示す、別の更なる実施形態による３つの超小型電子素子を有する超小型電子パッケージの上面図である。 積み重ねられた超小型電子素子を有する更に別の実施形態による超小型電子パッケージの概略斜視図である。 図５Ａの５Ｂ−５Ｂの線に沿って取られた、図５Ａの超小型電子パッケージの側断面図である。 超小型電子素子のロケーションを示す、図５Ａの超小型電子パッケージの底面図である。 積み重ねられた超小型電子素子を有する更に別の実施形態による超小型電子パッケージの概略斜視図である。 図６Ａの６Ｂ−６Ｂの線に沿って取られた、図６Ａの超小型電子パッケージの側断面図である。 超小型電子素子のロケーションを示す、図６Ａの超小型電子パッケージの底面図である。 積み重ねられた超小型電子素子を有する更に別の実施形態による超小型電子パッケージの概略斜視図である。 回路パネルに実装された複数の超小型電子パッケージを有する超小型電子アセンブリの概略斜視図である。 図８Ａの超小型電子アセンブリの底面図である。 回路パネルに実装された複数の超小型電子パッケージを有する更なる実施形態による超小型電子アセンブリの概略斜視図である。 回路パネルに実装された複数の超小型電子パッケージを有する更なる実施形態による超小型電子アセンブリの概略斜視図である。 回路パネルに実装された複数の超小型電子パッケージを有する更なる実施形態による超小型電子アセンブリの概略斜視図である。 複数のモジュールを備える一実施形態によるシステムの概略図である。
本発明の或る特定の実施形態は、超小型電子素子、例えば、半導体チップ、又は半導体チップを積み重ねて配置したものが、メモリ記憶アレイ機能を主として提供するように構成されているパッケージ又は超小型電子アセンブリを提供する。そのような超小型電子素子では、メモリ記憶アレイ機能を提供するように構成された、すなわち、そのように構築されて他のデバイスと相互接続された、その素子内の能動デバイス、例えばトランジスタの数は、他のいずれかの機能を提供するように構成された能動デバイスの数よりも多い。したがって、一例では、ＤＲＡＭチップ等の超小型電子素子は、その主要な又は唯一の機能としてメモリ記憶アレイ機能を有することができる。代替的に、別の例では、そのような超小型電子素子は、混合用途を有することができ、メモリ記憶アレイ機能を提供するように構成された能動デバイスを組み込むことができるとともに、プロセッサ機能、すなわち、数ある中でも信号プロセッサ機能又はグラフィックスプロセッサ機能等の別の機能を提供するように構成された他の能動デバイスも組み込むことができる。この場合も、超小型電子素子は、依然として、メモリ記憶アレイ機能を提供するように構成された能動デバイスを、超小型電子素子の他のいずれの機能よりも多く有することができる。
本明細書における本発明の実施形態は、その中に２つ以上の半導体チップ、すなわち、超小型電子素子を有するパッケージを提供する。多チップパッケージは、その中にあるチップを、数ある中でも、ボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイ等の端子のアレイを通してそのパッケージが電気的に、かつ機械的に接続される場合がある回路パネル、例えば、プリント配線板に接続するのに必要とされる面積及び空間の量を削減することができる。そのような接続空間は、小型又はポータブルな計算デバイス、例えば、通常パーソナルコンピュータの機能と広範な世界への無線接続性とを併せ持つ「スマートフォン」又はタブレット等のハンドヘルドデバイスでは特に制限される。マルチチップパッケージは、高度な高性能ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ、例えば、ＤＤＲ３タイプＤＲＡＭチップ及びその後続製品等の、大量の相対的に安価なメモリをシステムが利用できるようにするのに特に役に立つ可能性がある。
マルチチップパッケージを接続するのに必要とされる回路パネルの面積の量は、パッケージ内の２つ以上のチップに至る途中に、少なくとも幾つかの信号がその中を通って進行する共通端子をパッケージ上に設けることによって削減することができる。しかしながら、高性能動作をサポートしながら、それを果たすには課題がある。無終端スタブに起因した信号の望ましくない反射等の望ましくない影響を回避するには、パッケージの外面にある端子を回路パネル上のグローバル配線と電気的に接続する回路パネル上のトレース、ビア、及び他の導体は長すぎてはならない。放熱も、高度なチップにとって課題を提示し、そのため、各チップの大きな平坦面のうちの少なくとも１つは、放熱体に結合されるか、又は設置されたシステム内の流れあるいは空気に、暴露されるかあるいは熱連通していることが望ましい。以下に説明するパッケージは、これらの更なる目標に役立つことができる。
図１Ａ〜図１Ｃは、本発明の一実施形態による特定のタイプの超小型電子パッケージ１０を示している。図１Ａ〜図１Ｃに見られるように、超小型電子パッケージ１０は、パッケージ構造、例えば、対向する第１の表面２１及び第２の表面２２を有する基板２０を備えることができる。場合によっては、基板２０は、（基板の第１の表面２１に対して平行な方向の）基板の平面において低い熱膨張係数（「ＣＴＥ」）、すなわち、１２パーツパーミリオン／摂氏温度（以下、「ｐｐｍ／℃」）未満のＣＴＥを有する材料から実質的になることができ、半導体材料、例えばシリコン、又はセラミック材料若しくは二酸化シリコン、例えばガラス等の誘電体材料等から実質的になることができる。代替的に、基板２０は、シート状基板を含むことができ、このシート状基板は、ポリイミド、エポキシ樹脂、熱可塑性物質、熱硬化プラスチック等の高分子材料、又は他の適した高分子材料から実質的になることもできるか、又は数ある中でもＢＴ樹脂（ビスマレイミドトリアジン）のガラス強化構造又はＦＲ４等のエポキシ樹脂ガラス等の合成高分子無機材料を含むか又はそれらの材料から実質的になる。一例では、そのような基板２０は、基板の平面、すなわちその表面に沿った方向において３０ｐｐｍ／℃未満のＣＴＥを有する材料から実質的になることができる。
図１Ａ〜図１Ｃにおいて、基板２０の第１の表面２１に対して平行な方向は、本明細書では「水平」方向又は「横」方向と呼ばれるのに対して、第１の表面に対して垂直な方向は、本明細書では、上向き方向又は下向き方向と呼ばれ、本明細書では、「垂直」方向とも呼ばれる。本明細書で言及するこれらの方向は、言及する構造の基準系におけるものである。したがって、これらの方向は、重力基準系における通常の「上」方向又は「下」方向に対して任意の向きにあることができる。
１つの特徴部が別の特徴部よりも「表面の上方において」高い高さに配置されているという記述は、その１つの特徴部が表面から同じ直交方向においてその別の特徴部よりも大きく離れた距離にあることを意味する。逆に、１つの特徴部が別の特徴部よりも「表面の上方において」低い高さに配置されているという記述は、その１つの特徴部が表面から同じ直交方向においてその別の特徴部よりも小さく離れた距離にあることを意味する。
少なくとも１つの開口部２６が、基板２０の第１の表面２１と第２の表面２２との間に延在することができる。図１Ａに見て取ることができるように、基板２０は、当該基板を貫通して延在する４つの開口部２６を有することができる。基板２０は、当該基板上に複数の端子２５、例えば、導電性パッド、ランド、又は導電性ポスト若しくは導電性ピンを有することができる。そのような端子２５は、基板２０の第２の表面２２において露出することができる。端子２５は、超小型電子パッケージ１０と外部の構成要素の対応する導電性素子との接続用の端点として機能することができる。この外部の構成要素は、特に、回路パネル、例えば、プリント配線板、フレキシブル回路パネル、ソケット、他の超小型電子アセンブリ若しくはパッケージ、インタポーザ、又は受動構成要素アセンブリ（例えば、図８Ａに示す回路パネル）等である。一例では、そのような回路パネルは、マザーボード又はＤＩＭＭモジュールボードとすることができる。特定の実施形態では、端子は、数ある中でも、ボールグリッドアレイ（ＢＧＡ）（以下に説明するような接合素子１１を備える）、ランドグリッドアレイ（ＬＧＡ）、又はピングリッドアレイ（ＰＧＡ）等のエリアアレイに配置することができる。一実施形態では、端子２５は、基板２０の第２の表面２２の周辺部に沿って配置することができる。
一例示の実施形態では、端子２５は、銅、銅合金、金、ニッケル等の導電性材料から作製された実質的に剛性のポストを含むことができる。端子２５は、例えば、レジストマスクにおける開口内に導電性材料をめっきすることによって、又は例えば、銅、銅合金、ニッケル、若しくはそれらの組み合わせから作製されたポストを形成することによって形成することができる。そのようなポストは、例えば、金属シート又は他の金属構造体を基板２０から離れる方向に延在するポストにサブトラクティブパターニングすることによって、超小型電子パッケージ１０を例えば以下に説明する回路パネル８６０等の外部の構成要素と電気的に相互接続する端子として形成することができる。端子２５は、例えば、米国特許第６，１７７，６３６号に記載されているような他の構成を有する実質的に剛性のポストとすることができる。この米国特許の開示内容は、引用することによって本明細書の一部をなすものとする。一例では、端子２５は、互いに同一平面上の露出した接触面を有することができる。
超小型電子パッケージ１０は、外部の構成要素との接続用の端子２５に取り付けられた接合素子１１を備えることができる。この接合素子１１は、例えば、はんだ、スズ、インジウム、共晶組成、若しくはそれらの組み合わせ等のボンドメタル又は導電性ペースト若しくは導電性接着剤等の別の接合材料の塊とすることができる。特定の実施形態では、端子２５と外部の構成要素（例えば、図８Ａに示す回路パネル８６０）のコンタクトとの間の接合部は、所有者が共通する米国特許出願第１３／１５５，７１９号及び第１３／１５８，７９７号に記載されているような導電性マトリックス材を含むことができる。これらの米国特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。特定の実施形態では、これらの接合部は、これらの米国特許出願に記載されているものと同様の構造を有することもできるし、これらの米国特許出願に記載されているような方法で形成することもできる。
導電性素子が構造体の表面「において露出する」という記述は、この開示において用いられるとき、その導電性素子が、表面に対して垂直な方向に、構造体の外側からその表面に向かって移動する理論的な点との接触に利用可能であることを示す。したがって、構造体の表面において露出する端子又は他の導電性素子は、そのような表面から突出することもできるし、そのような表面と同一平面をなすこともできるし、そのような表面に対して陥凹して、構造体内の孔又は窪みを通じて露出することもできる。
端子２５は、基板２０の第２の表面２２の中央領域２３において露出する第１の端子２５ａと、中央領域の外側にある第２の表面の周辺領域２８において露出する第２の端子２５ｂとを含むことができる。図１Ａ〜図１Ｃに示す配置は、或る超小型電子素子が他のいずれの超小型電子素子の上にも重なる必要なく、超小型電子素子３０のコンパクトな配置と、比較的広範囲の中央領域２３とを提供することができる。
第１の端子２５ａは、外部の構成要素から超小型電子パッケージ１０に転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを搬送するように構成することができる。例えばダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）用のダイナミックメモリ記憶アレイを備える超小型電子素子では、そのような超小型電子素子がダイナミックランダムアクセスメモリ記憶デバイスであるとき、例えば、コマンド信号は、超小型電子パッケージ１０内の超小型電子素子によって用いられる書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である。ワンダイ終端（ＯＤＴ）、チップセレクト、クロックイネーブル等の他の信号は、第１の端子２５ａによって搬送する必要があるコマンド信号の一部ではない。
クロック信号は、アドレス信号をサンプリングするのに用いられるサンプリングクロックとすることができる。第２の端子２５ｂのうちの少なくとも幾つかは、第１の端子２５ａによって搬送されるコマンド信号、アドレス信号、及びクロック信号以外の信号を搬送するように構成することができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、並びに接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子２５ｂによって搬送することができる。これらの信号又は基準電位のいずれも、第１の端子２５ａによって搬送する必要はない。
図１Ｃに示す例等の特定の例では、第２の端子２５ｂは、各周辺領域２８において少なくとも１つの列に配置することができる。一実施形態では、コマンド信号、アドレス信号、及びクロック信号以外の信号を搬送するように構成された第２の端子２５ｂのうちの少なくとも幾つかは、基板２０の第２の表面２２の中央領域２３において露出することができる。
超小型電子パッケージ１０は、それぞれが基板２０の第１の表面２１の方に向いた前面３１を有する複数の超小型電子素子３０も備えることができる。一例では、超小型電子素子３０のそれぞれは、それぞれがダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイ等のメモリ記憶素子又は主としてＤＲＡＭ記憶アレイ（例えば、ＤＲＡＭ集積回路チップ）として機能するように構成された記憶素子を組み込んだベアチップ又は超小型電子ユニットとすることができる。「メモリ記憶素子」とは、本明細書において用いられるとき、電気インタフェースを介してデータを運搬等するように、データを記憶及び検索するのに使用可能な回路部とともにアレイに配置された多数のメモリセルを指す。特定の例では、超小型電子パッケージ１０は、シングルインラインメモリモジュール（「ＳＩＭＭ」）又はデュアルインラインメモリモジュール（「ＤＩＭＭ」）に含めることができる。
特定の例では、メモリ記憶素子を備える超小型電子素子３０は、少なくともメモリ記憶アレイ機能を有することができるが、この超小型電子素子は、フル機能メモリチップでない場合がある。そのような超小型電子素子は、それ自体バッファリング機能を有しない場合があるが、超小型電子素子のスタック内の他の超小型電子素子に電気的に接続される場合があり、そのスタック内の少なくとも１つの超小型電子素子が、バッファリング機能を有する（バッファリング超小型電子素子は、バッファチップ、フル機能メモリチップ、又はコントローラチップとすることができる）。
他の例では、本明細書において説明するパッケージの任意のものにおける超小型電子素子のうちの１つ又は複数が、例えば、フラッシュメモリ、ＤＲＡＭ又は他のタイプのメモリのような他のいずれの機能よりも多くの数のメモリ記憶アレイ機能を提供する能動デバイスを具現化することができ、別の超小型電子素子又は主として論理機能を提供するように構成された「論理チップ」とともにパッケージ内に配置することができる。特定の実施形態では、論理チップは、マイクロプロセッサ又は他の汎用計算素子等の、プログラマブル又はプロセッサ素子とすることができる。その論理チップは、マイクロコントローラ素子、グラフィックスプロセッサ、浮動小数点プロセッサ、コプロセッサ、デジタルシグナルプロセッサ等とすることができる。特定の実施形態では、論理チップは、ハードウェア状態機械機能を主に実行することができるか、又は特定の機能若しくは目的を果たすように別の方法でハードコード化することができる。代替的には、論理チップは、特定用途向け集積回路（「ＡＳＩＣ」）又はフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）チップとすることができる。そのような変形形態では、その際、パッケージは「システムインパッケージ」（「ＳＩＰ」）とすることができる。
別の変形形態では、本明細書において説明されるパッケージのうちの任意のものにおける超小型電子素子は、同じ超小型電子素子内に共に埋め込まれた１つ又は複数の関連するメモリ記憶アレイを有するプログラマブルプロセッサ等の、その中に埋め込まれた論理機能及びメモリ機能を併せ持つことができる。そのような超小型電子素子は、プロセッサ等の論理機能が、メモリ記憶アレイ、又は特殊化した機能の場合がある幾つかの他の機能を実行する回路等の他の回路とともに埋め込まれるという点で、「システムオンチップ」（「ＳＯＣ」）と呼ばれる場合もある。
特定の例では、超小型電子素子３０のそれぞれは、超小型電子素子の他のものと機能的及び機械的に同等とすることができ、そのため、各超小型電子素子は、同じ機能を有する同じパターンの導電性コンタクト３５を前面３１に有することができる。ただし、各超小型電子素子の長さ、幅、及び高さの特定の寸法は、他の超小型電子素子のものと異なることができる。
各超小型電子素子３０は、その前面３１において露出する複数の導電性コンタクト３５を有することができる。各超小型電子素子３０のコンタクト３５は、前面のエリアの中央部分を占有する前面３１の中央領域３６に配置される１つ又は複数の列に配置することができる。中央領域３６は、例えば、超小型電子素子３０の対向する周縁部３２ａ、３２ｂ間の最短距離の中央３分の１を含む前面３１のエリアを占有することができる。各超小型電子素子３０の前面３１は、周縁部３２ａに隣接する第１の周辺領域と、もう１つの周縁部３２ｂに隣接する第２の周辺領域と、第１の周辺領域と第２の周辺領域との間に配置された中央領域３６とを有すると考えることができる。図１Ｂに示すように、各超小型電子素子３０のコンタクト３５は、開口部２６のうちの少なくとも１つと位置を合わせることができる。
超小型電子素子の表面又は面、例えば、超小型電子素子３０の前面３１の中央領域３６は、本明細書において用いられるとき、表面の第１の周辺領域と第２の周辺領域との間に配置される表面の部分を意味する。これらの周辺領域は、超小型電子素子の対向するそれぞれの第１の周縁部及び第２の周縁部（例えば、超小型電子素子３０の対向する周縁部３２ａ、３２ｂ）に隣接して配置される。第１の周辺領域及び第２の周辺領域並びに中央領域のそれぞれは、等しい幅を有し、そのため、中央領域は、そのような超小型電子素子の対向する第１の周縁部と第２の周縁部との間の最短距離の中央３分の１に延在する表面のエリアを占有する。
特定の実施形態では、超小型電子パッケージ１０は、４つの超小型電子素子３０を有することができ、各超小型電子素子のコンタクト３５は、８つのデータＩ／Ｏコンタクトを含む。別の実施形態では、超小型電子パッケージ１０は、４つの超小型電子素子３０を有することができ、各超小型電子素子のコンタクト３５は、１６個のデータＩ／Ｏコンタクトを含む。特定の例では、超小型電子パッケージ１０（及び本明細書において説明する他の超小型電子パッケージのうちの任意のもの）は、１クロックサイクルにおいて３２個のデータビットを並列に転送、すなわち、パッケージによって受信又はパッケージから送信するように構成することができる。別の例では、超小型電子パッケージ１０（及び本明細書において説明する他の超小型電子パッケージのうちの任意のもの）は、１クロックサイクルにおいて６４個のデータビットを並列に転送するように構成することができる。複数の他のデータ転送量が可能であり、その中でも、数個のそのような転送量のみについて言及するが、限定するものではない。例えば、超小型電子パッケージ１０（及び本明細書において説明する他の超小型電子パッケージのうちの任意のもの）は、クロックサイクルごとに７２個のデータビットを転送するように構成することができる。この７２個のデータビットは、データを表す６４個の基本ビットと、６４個の基本ビットのための誤り訂正符号（「ＥＣＣ」）ビットである８つのビットとのセットを含むことができる。９６個のデータビット、１０８個のビット（データビット及びＥＣＣビット）、１２８個のデータビット、及び１４４個のビット（データビット及びＥＣＣビット）は、超小型電子パッケージ１０（及び本明細書において説明する他の超小型電子パッケージのうちの任意のもの）がサポートするように構成することができる、サイクル当たりのデータ転送幅の他の例である。
図１Ａ〜図１Ｃの実施形態では、パッケージの第１の端子２５ａを通過する少なくとも幾つかの信号は、超小型電子素子３０のうちの少なくとも２つと共通にすることができる。これらの信号は、第１の端子２５ａから、基板２０の第２の表面２２に対して平行な方向に延在する導電性トレース等の接続部を通って超小型電子素子３０の対応するコンタクト３５に送ることができる。超小型電子パッケージ１０は、複数の超小型電子素子３０に共通の信号を、超小型電子素子のうちの特定の１つにそれぞれ専用化されたパッケージの２つ以上の端子を通してではなく、パッケージの共通の第１の端子２５ａを通して送ることができる。このようにして、そのような端子２５によって占有される基板２０の面積量を削減することができる。
図１Ａは、風車の形状に類似した、基板２０上の超小型電子素子３０ａ、３０ｂ、３０ｃ、及び３０ｄの特定の配置を示している。この場合、各超小型電子素子３０の複数のコンタクト３５のうちの少なくとも幾つかは、それぞれの第１の軸２９ａ、第２の軸２９ｂ、第３の軸２９ｃ、及び第４の軸２９ｄ（総称して軸２９）を規定するコンタクトのそれぞれの列に配置することができる。図１Ａに示す例では、第１の軸２９ａ及び第３の軸２９ｃは、互いに平行にすることができ、第２の軸２９ｂ及び第４の軸２９ｄは、互いに平行にすることができ、第１の軸及び第３の軸は、第２の軸及び第４の軸に対して横向きにすることができる。特定の実施形態では、第１の軸２９ａ及び第３の軸２９ｃは、第２の軸２９ｂ及び第４の軸２９ｄに対して直交することができる。一例では、第１の軸２９ａ、第２の軸２９ｂ、第３の軸２９ｃ、及び第４の軸２９ｄのそれぞれは、開口部２６を上述したような風車の構成に配置することができるように、開口部２６ａ、２６ｂ、２６ｃ、及び２６ｄのうちの対応するものの長さによって規定することができる。
図１Ａに示す特定の例では、各超小型電子素子３０の軸２９は、それぞれの超小型電子素子を二分することができ、超小型電子パッケージ１０内の正確に１つの他の超小型電子素子のエリアと交差することができる。例えば、第１の軸２９ａは、第１の超小型電子素子３０ａを二分することができ、正確に１つの他の超小型電子素子３０のエリアと交差することができる。同様に、第２の軸２９ｂは、第２の超小型電子素子３０ｂを二分することができ、正確に１つの他の超小型電子素子３０のエリアと交差することができる。同じことは、第３の超小型電子素子３０ｃを二分することができ、正確に１つの他の超小型電子素子３０のエリアと交差することができる第３の軸２９ｃにも当てはまる。確かに、これは、第４の超小型電子素子３０ｄを二分することができ、正確に１つの他の超小型電子素子３０のエリアと交差することができる第４の軸２９ｄにも当てはまる。
コンタクト３５と端子２５との間の電気的接続部は、オプションのリード、例えば、ワイヤボンド４０、又はリードの少なくとも一部分が開口部２６のうちの少なくとも１つと位置合わせされている他の可能な構造を含むことができる。例えば、図１Ｂに見られるように、電気的接続部のうちの少なくとも幾つかは、基板内の開口部２６の縁部を越えて延在するワイヤボンド４０を含むことができ、コンタクト３５及び基板の導電性素子２４に接合される。一実施形態では、電気的接続部のうちの少なくとも幾つかは、リードボンドを含むことができる。そのような接続部は、導電性素子２４と端子２５との間を、基板２０の第１の表面２１及び第２の表面２２のいずれか又は双方に沿って延在するリードを含むことができる。特定の例では、そのようなリードは、各超小型電子素子３０のコンタクト３５と端子２５との間に電気的に接続することができ、各リードは、開口部２６のうちの少なくとも１つと位置合わせされた部分を有する。
一例では、開口部２６のそれぞれは、それぞれの軸２９に対して横向きの方向に幅を有することができ、各開口部の幅は、その開口部の幅と同じ方向において、その開口部の上に少なくとも部分的に重なる超小型電子素子３０の幅よりも大きくない。
一例では、基板２０の第１の表面２１（図１Ａ）又は第２の表面２２の方に向いた表面３１’を有する１つ又は複数の追加のチップ３０’を基板２０に実装することができる。そのような追加のチップ３０’は、基板２０の第１の表面２１において露出した導電性コンタクトにフリップチップボンディングすることができる。
追加のチップ３０’のうちの１つ又は複数は、超小型電子パッケージ１０の外部の構成要素に対する超小型電子素子３０のそれぞれの信号絶縁を提供するのに役立つように構成することができるバッファリングチップとすることができる。一例では、そのようなバッファリングチップ又はバッファ素子は、超小型電子パッケージ１０において、端子２５のうちの少なくとも幾つかと、超小型電子素子３０のうちの１つ又は複数とに電気的に接続することができ、バッファ素子は、超小型電子パッケージ１０の端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成されている。一実施形態では、超小型電子パッケージ１０は、レジスタードＤＩＭＭであり、少なくとも１つの信号は、パッケージに転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含むことができ、コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、クロック信号は、アドレス信号をサンプリングするのに用いられるサンプリングクロックである。特定の例では、超小型電子パッケージ１０が、負荷軽減ＤＩＭＭ（「ＬＲＤＩＭＭ」）であるとき、少なくとも１つの信号は、超小型電子パッケージによって受信されたデータ信号の全てを含むことができる。
特定の実施形態では、追加のチップ３０’のうちの１つ又は複数は、デカップリングコンデンサとすることができる。１つ又は複数のデカップリングコンデンサは、上述したバッファリングチップの代わりに又はそれに加えて、超小型電子素子３０間に配置することができる。そのようなデカップリングコンデンサは、超小型電子パッケージ１０内の内部の電源バス及び接地バスに電気的に接続することができる。
一実施形態では、追加のチップ３０’のうちの１つは、基板２０に実装されるとともに、超小型電子パッケージのデータ幅及びデータ深度等の超小型電子パッケージ１０の識別情報を永久的に記憶するように構成された電気的消去可能プログラマブル読み出し専用メモリ（「ＥＥＰＲＯＭ」）等の不揮発性メモリ素子とすることができる。そのような不揮発性メモリ素子は、超小型電子素子３０のうちの１つ又は複数に電気的に接続することができる。
一例では、追加のチップ３０’のうちの１つは、温度センサとすることができる。そのような温度センサは、超小型電子素子３０のうちの１つ又は複数に電気的に接続することができる。一例では、温度センサは、ダイオードを含むことができ、基板２０に実装することができる。特定の実施形態では、追加のチップ３０’のうちの１つは、基板２０に実装されたシリアルプレゼンスディテクト素子とすることができる。
超小型電子パッケージ１０は、超小型電子素子３０の前面３１と基板２０の第１の表面２１との間に接着剤１２を更に備えることができる。超小型電子パッケージ１０は、超小型電子素子３０の背面３２をオプションとして覆うか、部分的に覆うか、又は覆いのないままとすることができる封入材（図示せず）も備えることができる。例えば、図１Ａ〜図１Ｃに示すパッケージには、超小型電子素子３０の背面３２に封入材を流し込むことができるか、ステンシル印刷することができるか、スクリーン印刷することができるか、又は分注することができる。別の例では、封入材は、オーバモールドによってその上に形成される成形化合物とすることができる。
上記の実施形態の変形形態では、超小型電子素子のコンタクトは、その表面の中央領域内に配置されないようにすることができる。むしろ、それらのコンタクトは、そのような超小型電子素子の縁部に隣接する１つ又は複数の行内に配置される場合がある。別の変形形態では、超小型電子素子のコンタクトは、そのような超小型電子素子の２つの対向する縁部に隣接して配置することができる。更に別の変形形態では、超小型電子素子のコンタクトは、任意の２つの縁部に隣接して配置することができるか、又はそのような超小型電子素子の３つ以上の縁部に隣接して配置することができる。そのような場合、基板内の開口部の場所は、超小型電子素子のそのような１つ又は複数の縁部に隣接して配置されるコンタクトの場所に対応するように変更することができる。
図２Ａ及び図２Ｂは、図１Ａ〜図１Ｃに関して上述した実施形態の一変形形態を示している。この変形形態では、超小型電子素子２３０が、基板２２０の第１の表面２２１にフリップチップボンディングされている。そのような一実施形態では、超小型電子素子２３０と基板２２０との間の電気的接続部は、超小型電子素子のそれぞれのコンタクトと、基板の第１の表面２２１において露出した導電性ボンドパッドとの間に延在するフリップチップ接続部を含む。
図２Ｃは、図２Ａ及び図２Ｂに関して上述した実施形態の一変形形態を示している。この変形形態では、超小型電子素子２３０のうちの１つ又は複数は、下側超小型電子素子２３０’であり、超小型電子パッケージ２１０’は、上側超小型電子素子２３０ａ、２３０ｂ、及び２３０ｃを備え、各上側超小型電子素子は、下側超小型電子素子の背面２３２の上に少なくとも部分的に重なる表面を有する。図２Ｃに示すように、上側超小型電子素子２３０ａ、２３０ｂ、及び２３０ｃは、下側超小型電子素子を貫通して延在する少なくとも１つの導電性ビア２０９を通じて下側超小型電子素子２３０’と電気的に接続されている。特定の実施形態では、下側超小型電子素子２３０”を、基板２２０の第２の表面２２２において露出した導電性コンタクトにワイヤボンディングすることができる。
図２Ｄは、図２Ａ及び図２Ｂに関して上述した実施形態の一変形形態を示している。この一変形形態では、超小型電子素子２３０のうちの１つ又は複数は、下側超小型電子素子２３０”であり、超小型電子パッケージ２１０”は、上側超小型電子素子２３０ａ及び２３０ｂを備え、各上側超小型電子素子は、下側超小型電子素子の背面２３２の上に少なくとも部分的に重なる表面を有する。図２Ｄに示すように、上側超小型電子素子２３０ａ及び２３０ｂは、上側超小型電子素子のコンタクト２３５と、下側超小型電子素子２３０”の背面２３２において露出した導電性素子２４５との間に延在するワイヤボンド２４０を通じて下側超小型電子素子２３０”と電気的に接続されている。特定の実施形態では、下側超小型電子素子２３０”は、基板２２０の第２の表面２２２において露出した導電性コンタクトにワイヤボンディングすることができる。
図３Ａ〜図３Ｄは、基板の第１の表面に対する超小型電子素子の異なるロケーションを有する、図１Ａ〜図１Ｃに示す超小型電子パッケージ１０の追加の変形形態を示している。図３Ａ〜図３Ｄにおいて、それぞれの超小型電子パッケージ３０１、３０２、３０３、及び３０４は、４つの超小型電子素子３３０をそれぞれ備えることができ、各超小型電子素子は、基板３２０の第２の表面において露出した導電性コンタクトにそれぞれの開口部３２６を通ってワイヤボンディングされたコンタクトを有する。開口部３２６は、基板の第２の表面の中央領域３２３の境界の部分を規定することができ、この中央領域には、超小型電子素子３３０のうちの少なくとも２つに接続された共有される第１の端子が位置することができる。
図３Ａにおいて、超小型電子パッケージ３０１は、図１Ａ〜図１Ｃの超小型電子素子３０と同様に配置された超小型電子素子３３０を有するが、超小型電子素子３３０はそれぞれ、実質的に正方形の形状を有し、そのため、基板３２０の第１の表面には、超小型電子素子間に位置する空所がほとんどない。
図３Ｂにおいて、超小型電子素子３３０のそれぞれは、それぞれの開口部３２６の長さに対して平行に向いた第１の縁部３３２ａ及び対向する縁部３３２ｂを有する。超小型電子素子３３０のそれぞれの第１の縁部３３２ａは、他の超小型電子素子のいずれのエリアも通って延在していない軸３２９を規定することができる。そのような実施形態では、基板３２０の第１の表面において、超小型電子素子３３０間に位置するより大きな空所があり、基板の第２の表面の中央領域３２３は、比較的大きくすることができる。
図３Ｃにおいて、超小型電子素子３３０のそれぞれは、他の超小型電子素子のいずれのエリアも通って延在していない軸３２９を規定するそれぞれの開口部３２６の上に重なることができる。しかしながら、図３Ｂと比較すると、超小型電子素子のうちの２つ３３０ａ及び３３０ｃは、基板３２０の第１の表面の中央により近く移動している。超小型電子素子３３０のそれぞれは、それぞれの開口部３２６の長さに対して平行に向いた第１の縁部３３２ａ及び対向する縁部３３２ｂを有する。第１の超小型電子素子３３０ａ及び第３の超小型電子素子３３０ｃの第１の縁部３３２ａは、第２の超小型電子素子３３０ｂ及び第４の超小型電子素子３３０ｄのエリアを通って延在するそれぞれの軸３２９ａ及び３２９ｃを規定することができる。
図３Ｄは、超小型電子素子のうちの２つ３３０ａ及び３３０ｃが基板３２０の第１の表面の中央により一層近く移動している、図３Ｃの一変形形態である。第１の超小型電子素子３３０ａ及び第３の超小型電子素子３３０ｂは、第２の超小型電子素子３３０ｂ及び第４の超小型電子素子３３０ｄのエリアを通って延在するそれぞれの軸３２９及び３２９’を規定するそれぞれの開口部３２６ａ及び３２６ｃの上に重なることができる。また、超小型電子素子３３０のそれぞれは、それぞれの開口部３２６の長さに対して平行に向いた第１の縁部３３２ａ及び対向する縁部３３２ｂを有する。第１の超小型電子素子３３０ａ及び第３の超小型電子素子３３０ｃの第１の縁部３３２ａは、同様に、第２の超小型電子素子３３０ｂ及び第４の超小型電子素子３３０ｄのエリアを通って延在するそれぞれの軸３２９ａ及び３２９ｃを規定することができる。
図４Ａ及び図４Ｂは、基板４２０の第１の表面に対して平行な単一の平面に配置された前面を有する３つの超小型電子素子を有する、図１Ａ〜図１Ｃに示す超小型電子パッケージ１０の追加の変形形態を示している。図４Ａにおいて、超小型電子パッケージ４０１は、基板４１０の第１の側に実装された３つの超小型電子素子４３０を有する。超小型電子素子のうちの第１のもの４３０ａは、例えば、図２Ｃ又は図２Ｄに示すような方法で、当該第１の超小型電子素子の上に少なくとも部分的に重なるとともに当該第１の超小型電子素子と電気的に接続された追加の超小型電子素子を有することができる。超小型電子素子のうちの第２のもの４３０ｂは、例えば、コントローラとすることができる。図４Ｂにおいて、超小型電子パッケージ４０２は、風車構成の超小型電子素子４３０のうちの１つが省略され、基板４２０の第１の表面に対して平行な単一の平面に配置された前面を有する３つの超小型電子素子が残されていることを除いて、図１Ａ〜図１Ｃに示す超小型電子パッケージ１０と同じである。
図５Ａ〜図５Ｃは、図１Ａ〜図１Ｃに関して上述した実施形態の一変形形態を示している。超小型電子パッケージ５１０は、図１Ａ〜図１Ｃに示す超小型電子パッケージ１０と同様である。しかしながら、パッケージ５１０は、下側超小型電子素子５３０ａ及び上側超小型電子素子５３０ｂの複数の対５０７を含む。そのような各対５０７において、上側超小型電子素子５３０ｂの前面５３１は、下側超小型電子素子５３０ａの背面とすることができるそのような下側超小型電子素子５３０ａの表面５３２の上に少なくとも部分的に重なる。第１の対５０７ａ及び第２の対５０７ｂ等の超小型電子素子の隣接する対５０７は、基板５２０の第１の表面５２１に対して平行な水平方向Ｈに互いに十分離間させることができる。特定の例では、超小型電子素子５３０ａ及び５３０ｂはともに、他のいずれの機能よりもメモリ記憶アレイ機能を提供する能動デバイスを多く具現化することができる。
一実施形態では、超小型電子パッケージ５１０は、８つの超小型電子素子５３０（４つの下側超小型電子素子５３０ａ及び４つの上側超小型電子素子５３０ｂを含む）を有することができ、各超小型電子素子は、８つのデータＩ／Ｏコンタクトを備える。別の実施形態では、超小型電子パッケージ５１０は、８つの超小型電子素子５３０（４つの下側超小型電子素子５３０ａ及び４つの上側超小型電子素子５３０ｂを含む）を有することができ、各超小型電子素子は、９つのデータＩ／Ｏコンタクトを備える。
特定の例では、超小型電子素子の隣接する対の下側超小型電子素子５３０ａの前面５３１において露出した導電性コンタクト５３５のうちの少なくとも幾つかは、第１の軸５２９ａ及び第２の軸５２９ａ’を規定するコンタクトのそれぞれの列に配置することができる。図５Ａに示すように、そのような第１の軸５２９ａ及び第２の軸５２９ａ’は、互いに対して横向きにすることができる。特定の例では、第１の軸５２９ａ及び第２の軸５２９ａ’は、互い直交することができる。一実施形態では、第１の軸５２９ａ及び第２の軸５２９ａ’は、互いに平行にすることができる。
一実施形態では、超小型電子素子の各対５０７は、基板５２０の第１の表面５２１と第２の表面５２２との間に延在する外側開口部５２６ａの上に少なくとも部分的に重なることができる。各外側開口部５２６ａは、第１の表面及び第２の表面に対して平行な方向に延在する外側軸５０９ａを規定する長さを有することができる。４つの外側軸５０９ａは、上述したような風車構成に配置することができ、外側軸５０９ａは、外側軸の２つ平行な対に配置することができ、各対は、他方の対に対して横向きである。基板５２０の第２の表面５２２の中央部分を占有する中央領域５２３は、図５Ｃに示すように、４つの外側軸５０９ａによって境界を定めることができる。基板５２０の第２の表面５２２の中央領域５２３において露出した端子５２５のうちの少なくとも幾つかは、上述した第１の端子２５ａと同様の機能を有する第１の端子とすることができる。
一例示の実施形態では、超小型電子素子の各対５０７は、図５Ａに示すように、同じ超小型電子素子の対内の外側開口部５２６ａのうちの対応するものに隣接する、基板５２０の第１の表面５２１と第２の表面５２２との間に延在する内側開口部５２６ｂの上にも少なくとも部分的に重なることができる。各内側開口部５２６ｂは、第１の表面及び第２の表面に対して平行な方向に延在する軸５０９ｂを規定する長さを有することができ、各内側軸５０９ｂは、外側開口部５２６ａのうちの対応するものの長さによって規定される軸５０９ａよりも基板の重心５０１に近い。
図５Ａに示すように、各下側超小型電子素子５３０ａは、外側開口部５２６ａの上に重なり、各上側超小型電子素子５３０ｂは、内側開口部５２６ｂの上に重なる。特定の実施形態では、各上側超小型電子素子５３０ｂは、外側開口部５２６ａの上に重なることができ、各下側超小型電子素子５３０ａは、内側開口部５２６ｂの上に重なることができる。一例では、下側超小型電子素子５３０ａのうちの１つ又は複数は、対応する外側開口部５２６ａの上に重なることができ、他の下側超小型電子素子は、対応する内側開口部５２６ｂの上に重なることができる一方、上側超小型電子素子５３０ｂのうちの１つ又は複数は、対応する外側開口部の上に重なることができ、他の上側超小型電子素子は、対応する内側の開口部の上に重なることができる。
特定の例では、各上側超小型電子素子５３０ｂは、内側開口部５２６ｂ又は外側開口部５２６ａのいずれかとすることができる第１の開口部の上に重なることができる。第１の開口部のそれぞれは、その長さに対して横向きの方向に幅を有することができ、第１の開口部のそれぞれの幅は、第１の開口部の幅と同じ方向において第１の開口部の上に重なる上側超小型電子素子５３０ｂのうちの対応するものの幅よりも大きくない。
一例では、各下側超小型電子素子５３０ａは、内側開口部５２６ｂ又は外側開口部５２６ａのいずれかとすることができる第２の開口部の上に重なることができる。第２の開口部のそれぞれは、その長さに対して横向きの方向に幅を有することができ、第２の開口部のそれぞれの幅は、第２の開口部の幅と同じ方向において第２の開口部の上に重なる下側超小型電子素子５３０ａのうちの対応するものの幅よりも大きくない。
上側超小型電子素子５３０ｂの前面５３１と、基板５２０の第１の表面５２１の一部分との間にスペーサ５１４を位置決めすることができ、当該スペーサと基板の第１の表面との間に位置する接着剤５１２の有無は問わない。そのようなスペーサ５１４は、例えば、二酸化シリコン等の誘電体材料、シリコン等の半導体材料、又は１つ若しくは複数の接着剤層から作製することができる。スペーサ５１４が接着剤を含む場合、それらの接着剤は、上側超小型電子素子５３０ｂを基板５２０に接続することができる。一実施形態では、スペーサ５１４は、基板５２０の第１の表面５２１に対して実質的に垂直な垂直方向Ｖにおいて、前面５３１と背面５３２との間の下側超小型電子素子５３０ａの厚さＴ２と実質的に同じ厚さＴ１を有することができる。特定の実施形態では、例えば、スペーサ５１４が、接着材料から作製されているとき、スペーサ５１４は、上述した接着剤１２等の接着剤５１２なしで用いることができる。
図６Ａ〜図６Ｃは、図５Ａ〜図５Ｃに関して上述した実施形態の一変形形態を示している。超小型電子パッケージ６１０は、当該超小型電子パッケージ６１０では、上側超小型電子素子６３０ｂの前面６３１が、２つの下側超小型電子素子６３０ａの背面６３２の上に少なくとも部分的に重なることを除いて、図５Ａ〜図５Ｃに示す超小型電子パッケージ５１０と同様である。下側超小型電子素子６３０ａの全ては、基板６２０の第１の表面６２１に対して平行な単一の平面に配置された前面６３１を有することができる。
図７は、図５Ａ〜図５Ｃに関して上述した実施形態の別の変形形態を示している。超小型電子パッケージ７１０は、当該超小型電子パッケージ７１０が、超小型電子素子の３つの対７０７を備え、各対が下側超小型電子素子７３０ａ及び上側超小型電子素子７３０ｂを有することを除いて、図５Ａ〜図５Ｃに示す超小型電子パッケージ５１０と同じである。超小型電子素子の第４の対７０７の代わりに、超小型電子パッケージ７１０は、２つの下側超小型電子素子７３０ａと、上側超小型電子素子のそれぞれの背面７３２の上に少なくとも部分的に重なる前面７３１を有する１つの対応する上側超小型電子素子７３０ｂとをグループ化したものを備える。一例では、超小型電子パッケージ７１０は、それぞれ８つのデータＩ／Ｏコンタクトを備える９つの超小型電子素子７３０を有することができる。
図８Ａ及び図８Ｂを参照すると、超小型電子アセンブリ８０１は、共通の回路パネル８６０に実装することができる複数の超小型電子パッケージ８１０を備えることができる。超小型電子パッケージ８１０のそれぞれは、図１Ａ〜図１Ｃからの超小型電子パッケージ１０として示されているが、そのような超小型電子パッケージ８１０は、図１Ａ〜図７を参照して上述した超小型電子パッケージの任意のものとすることができる。回路パネル８６０は、対向する第１の表面８６１及び第２の表面８６２と、それぞれの第１の表面及び第２の表面において露出した複数の導電性パネルコンタクトとを有することができる。超小型電子パッケージ８１０は、例えば、各超小型電子パッケージの端子とパネルコンタクトとの間に延在することができる図１Ｂに示す接合素子１１によって、パネルコンタクトに実装することができる。図８Ｂに示すように、第１の超小型電子パッケージ８１０ａの基板の第２の表面と、第２の超小型電子パッケージ８１０ｂの基板の第２の表面とは、互いの上に少なくとも部分的に重なることができる。特定の例では、回路パネル８６０は、３０ｐｐｍ／℃未満のＣＴＥを有する素子を備えることができる。一実施形態では、そのような素子は、半導体、ガラス、セラミック、又は液晶ポリマ材料から実質的になることができる。
特定の実施形態では、回路パネル８６０は、超小型電子アセンブリ８０１がソケット（図９に示す）に挿入されたときに、ソケットの対応するコンタクトと接続する複数の平行な露出した縁部コンタクト８５０を、第１の表面８６１及び第２の表面８６２のうちの少なくとも一方の挿入縁部８５１に隣接して有することができる。縁部コンタクト８５０のうちの一部又は全ては、超小型電子アセンブリ８０１の第１の表面８６１又は第２の表面８６２のいずれか又は双方において露出することができる。一例では、回路パネル８６０は、マザーボードとすることができる。一例示の実施形態では、回路パネル８６０は、マザーボード等の別の回路パネルに取り付けるように構成することができるメモリサブシステム等のモジュールとすることができる。別の回路パネルへの回路パネル８６０のそのような取り付けは、以下に説明するようなものとすることができる。
露出した縁部コンタクト８５０及び挿入縁部８５１は、マザーボード上に設けることができるようなシステムの他のコネクタの対応するソケット（図９）内への挿入用にサイズ決めすることができる。そのような露出した縁部コンタクト８５０は、そのようなソケットコネクタ内の複数の対応するばねコンタクト（図９）と接続するのに適することができる。そのようなばねコンタクトは、露出した縁部コンタクト８５０のうちの対応するものと接続するように、各スロットの単一又は複数の側に配置することができる。一例では、縁部コンタクト８５０のうちの少なくとも幾つかは、それぞれの縁部コンタクトと、超小型電子パッケージ８１０のうちの１つ又は複数との間で信号又は基準電位のうちの少なくとも一方を搬送するのに使用可能とすることができる。特定の実施形態では、超小型電子アセンブリ８０１は、デュアルインラインメモリモジュールと同じ信号インタフェースを有することができる。
図８Ｃ〜図８Ｅは、図５Ａ〜図５Ｃからの超小型電子パッケージ５１０として示されている超小型電子パッケージ８１０’を備える、図８Ａ及び図８Ｂに示す超小型電子アセンブリ８０１の変形形態を示している。図８Ｃにおいて、超小型電子パッケージ８０２は、回路パネル８６０の第１の側８６１に実装された５つの超小型電子パッケージ８１０’を有する。
図８Ｄにおいて、超小型電子パッケージ８０３は、回路パネル８６０の第１の表面８６１に実装された５つの超小型電子パッケージ８１０’を有し、回路パネルの第１の表面の方に向いた表面を有する、図１Ａに示す追加のチップ３０’のような追加のチップ８３０’が示されている。そのような追加のチップ８３０’は、例えば、超小型電子アセンブリ８０３の外部の構成要素に対する超小型電子パッケージ８１０’のそれぞれの信号絶縁を提供するのに役立つように構成することができるバッファリングチップを備える、図１Ａ〜図１Ｃを参照して上述した追加のチップのタイプのうちの任意のものとすることができる。一例では、追加のチップ８３０’は、メモリコントローラを含むことができる。
図８Ｅにおいて、超小型電子パッケージ８０４は、それぞれのソケット８０５にそれぞれ実装された５つの超小型電子パッケージ８１０’を有し、各ソケットは、回路パネル８６０の第１の表面８６１に実装されている。
図１〜図８Ｅを参照して上述した超小型電子パッケージ及び超小型電子アセンブリは、図９に示すシステム９００等の多様な電子システムの構成において利用することができる。例えば、本発明の更なる実施形態によるシステム９００は、上述したような超小型電子パッケージ及び超小型電子アセンブリ等の複数のモジュール又は構成要素９０６を、他の電子構成要素９０８及び９１０とともに備える。
システム９００は、複数のソケット９０５を備えることができ、各ソケットは、当該ソケットの一方又は双方の側に複数のコンタクト９０７を備え、各ソケット９０５が、対応するモジュール又は構成要素９０６の対応する露出した縁部コンタクト又は露出したモジュールコンタクトと接続するのに適することができるようになっている。図示する例示のシステム９００では、システムは、フレキシブルプリント回路基板等の回路パネル又はマザーボード９０２を備えることができ、この回路パネルは、モジュール又は構成要素９０６を互いに相互接続する多数の導体９０４を備えることができ、これらの導体のうちの１つのみが図９に示されている。そのような回路パネル９０２は、システム９００に備えられた超小型電子パッケージ１０又は１１０のそれぞれに及びそれぞれから信号を運搬することができる。しかしながら、これは、単なる例示にすぎない。モジュール又は構成要素９０６間の電気的接続部を作製する任意の適した構造を用いることができる。特定の例では、モジュール又は構成要素９０６を、ソケット９０５を通じて回路パネル９０２に結合するのではなく、超小型電子パッケージ１０等のモジュール又は構成要素９０６のうちの１つ又は複数を回路パネル９０２に直接実装することができる。
特定の実施形態では、システム９００は、半導体チップ９０８等のプロセッサも備えることができ、各モジュール又は構成要素９０６は、１クロックサイクルにおいてＮ個のデータビットを並列に転送するように構成することができ、プロセッサは、１クロックサイクルにおいてＭ個のデータビットを並列に転送するように構成することができるようになっている。ＭはＮ以上である。
一例では、システム９００は、１クロックサイクルにおいて３２個のデータビットを並列に転送するように構成されたプロセッサチップ９０８を備えることができ、このシステムは、図１Ａ〜図１Ｃを参照して説明したモジュール１０等の４つのモジュール９０６も備えることができ、各モジュール９０６は、１クロックサイクルにおいて８つのデータビットを並列に転送するように構成されている（すなわち、各モジュール９０６は、第１の超小型電子素子及び第２の超小型電子素子を備えることができ、これらの２つの超小型電子素子のそれぞれは、１クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
別の例では、システム９００は、１クロックサイクルにおいて６４個のデータビットを並列に転送するように構成されたプロセッサチップ９０８を備えることができ、このシステムは、図９を参照して説明したモジュール１０００等の４つのモジュール９０６も備えることができ、各モジュール９０６は、１クロックサイクルにおいて１６個のデータビットを並列に転送するように構成されている（すなわち、各モジュール９０６は、第１の超小型電子素子及び第２の超小型電子素子からなる２つセットを備えることができ、これらの４つの超小型電子素子のそれぞれは、１クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
図９に示す例では、構成要素９０８は半導体チップであり、構成要素９１０はディスプレイスクリーンであるが、他の任意の構成要素をシステム９００において用いることができる。もちろん、説明図を明瞭にするために、図９には２つの追加の構成要素９０８及び９１０しか示されていないが、システム９００は、任意の数のそのような構成要素を備えることができる。
モジュール又は構成要素９０６並びに構成要素９０８及び９１０は、破線で概略的に示す共通のハウジング９０１内に実装することができ、必要に応じて互いに電気的に相互接続して所望の回路を形成することができる。ハウジング９０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルなハウジングとして示され、スクリーン９１０は、このハウジングの表面において露出することができる。構造９０６が撮像チップ等の光感知素子を備える実施形態では、光をこの構造体に送るレンズ９１１又は他の光学デバイスも設けることができる。ここでも、図９に示す単純化したシステムは単なる例示にすぎず、デスクトップコンピュータ、ルータ等の固定構造と一般に考えられるシステムを含む他のシステムを、上記で議論した構造体を用いて作製することができる。
上記で説明した超小型電子パッケージのいずれか又は全てにおいて、超小型電子素子のうちの１つ又は複数の背面は、製造の完了後に超小型電子パッケージの外表面において少なくとも部分的に露出させることができる。したがって、図１Ａに関して上述した超小型電子パッケージ１０において、超小型電子素子３０の背面３２は、完成した超小型電子パッケージ１０内の封入材の外表面において部分的又は全面的に露出させることができる。
上述した実施形態のいずれかにおいて、超小型電子パッケージは、任意の適した熱伝導性材料から部分的又は全体的に作製された放熱体を備えることができる。適した熱伝導性材料の例には、金属、グラファイト、熱伝導性接着剤、例えば、熱伝導性エポキシ樹脂、はんだ等、又はそのような材料の組み合わせが含まれるが、これらに限定されるものではない。一例では、放熱体は、実質的に連続した金属シートとすることができる。
一実施形態では、放熱体は、超小型電子素子のうちの１つ又は複数に隣接して配置された金属層を備えることができる。この金属層は、超小型電子パッケージの背面において露出することができる。代替的に、放熱体は、超小型電子素子の少なくとも背面をカバーするオーバモールド又は封入材を含むことができる。一例では、放熱体は、図５Ａ及び図５Ｂに示す下側超小型電子素子５３０ａ及び／又は上側超小型電子素子５３０ｂ等の上下の超小型電子素子のそれぞれの前面及び背面のうちの少なくとも一方と熱連通することができる。放熱体は、超小型電子素子のうちの隣接するものの隣接する縁部間に延在することができる。放熱体は、周囲環境への放熱を改善することができる。
特定の実施形態では、金属製又は他の熱伝導性材料製の事前に形成された放熱体を、熱伝導性接着剤又は熱伝導性グリース等の熱伝導性材料を用いて、超小型電子素子のうちの１つ又は複数の背面に取り付けるか又は配置することができる。接着剤が存在する場合、この接着剤は、例えば、コンプライアントに取り付けられた素子間の熱膨張差を吸収するように、放熱体と、この放熱体が取り付けられた超小型電子素子との間の相対的な移動を可能にするコンプライアント材料とすることができる。放熱体は、モノリシック構造とすることができる。代替的に、放熱体は、互いに離間した複数のスプレッダ部を備えることができる。特定の実施形態では、放熱体は、図５Ａ及び図５Ｂに示す下側超小型電子素子５３０ａ及び／又は上側超小型電子素子５３０ｂ等の超小型電子素子のうちの１つ又は複数の背面の少なくとも一部分に直接接合されたはんだの層とすることができるか、又はこのはんだの層を含むことができる。
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
様々な従属請求項及びそこに記載した特徴を、初期の請求項に提示したものとは異なる方法で組み合わせることができることが認識されるであろう。個々の実施形態に関して説明した特徴は、説明した実施形態の他のものと共有することができることも認識されるであろう。
本発明は、超小型電子パッケージ及び超小型電子パッケージを製造する方法を含むが、これらに限定されるものではない幅広い産業上の利用可能性を享有する。

Claims (68)

  1. 超小型電子パッケージであって、
    対向する第１の表面及び第２の表面を有する基板と、
    超小型電子素子の少なくとも２つの対であって、超小型電子素子の各対は、上側超小型電子素子及び下側超小型電子素子を含み、前記超小型電子素子の対は、前記基板の前記第１の表面に対して平行な水平方向において互いに十分離間し、各下側超小型電子素子は、前面と、該前面における複数のコンタクトとを有し、前記下側超小型電子素子の前記前面は、前記第１の表面に対して平行であるとともに該第１の表面の上に重なる単一の平面に配置され、前記上側超小型電子素子のそれぞれの表面は、前記基板の前記第１の表面の上に重なるとともに、その対内の前記下側超小型電子素子の上に少なくとも部分的に重なり、前記超小型電子素子は、メモリ記憶アレイ機能を主として提供するようにともに構成されている、超小型電子素子の少なくとも２つの対と、
    前記第２の表面において露出した複数の端子であって、該端子は、該超小型電子パッケージの外部の少なくとも１つの構成要素に該超小型電子パッケージを接続するように構成されている、複数の端子と、
    各下側超小型電子素子の前記コンタクトのうちの少なくとも幾つかから前記端子のうちの少なくとも幾つかに延在する電気的接続部と、
    を備える、超小型電子パッケージ。
  2. 前記超小型電子素子の対のうちの第１の対及び第２の対の前記下側超小型電子素子の前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸及び第２の軸を規定するコンタクトのそれぞれの列に配置され、前記第１の軸及び前記第２の軸は、互いに対して横向きである、請求項１に記載の超小型電子パッケージ。
  3. 前記第１の軸及び前記第２の軸は、互いに対して直交する、請求項２に記載の超小型電子パッケージ。
  4. 前記超小型電子素子の対のうちの第１の対及び第２の対の前記下側超小型電子素子の前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸及び第２の軸を規定するコンタクトのそれぞれの列に配置され、前記第１の軸及び前記第２の軸は、互いに平行である、請求項１に記載の超小型電子パッケージ。
  5. 前記超小型電子素子の少なくとも２つの対は、超小型電子素子の４つの対を含む、請求項１に記載の超小型電子パッケージ。
  6. 前記下側超小型電子素子のそれぞれの前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸、第２の軸、第３の軸、及び第４の軸を規定するコンタクトの列に配置され、前記第１の軸及び前記第３の軸は、互いに平行であり、前記第２の軸及び前記第４の軸は、前記第１の軸及び前記第３の軸に対して横向きである、請求項５に記載の超小型電子パッケージ。
  7. 前記超小型電子素子の対のうちの少なくとも１つの対の前記下側超小型電子素子は、第２の下側超小型電子素子に隣接して配置された第１の下側超小型電子素子であり、前記第２の下側超小型電子素子の前面は、前記第１の表面に対して平行な前記単一の平面に配置され、前記第１の下側超小型電子素子の上に少なくとも部分的に重なる前記上側超小型電子素子は、前記第２の下側超小型電子素子の上にも少なくとも部分的に重なる、請求項１に記載の超小型電子パッケージ。
  8. 前記端子は、エリアアレイに配置され、前記端子は、互いに同一平面上にある露出した接触面を有する、請求項１に記載の超小型電子パッケージ。
  9. 前記電気的接続部は、前記下側超小型電子素子のそれぞれのコンタクトと、前記基板の前記第１の表面において露出した導電性ボンドパッドとの間に延在するフリップチップ接続部を含む、請求項１に記載の超小型電子パッケージ。
  10. 前記上側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第１の開口部の上に重なり、前記電気的接続部は、前記少なくとも１つの第１の開口部と位置合わせされた少なくとも一部を有する第１のリードを含む、請求項１に記載の超小型電子パッケージ。
  11. 前記下側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第２の開口部の上に重なり、前記電気的接続部は、前記少なくとも１つの第２の開口部と位置合わせされた少なくとも一部を有する第２のリードを含む、請求項１０に記載の超小型電子パッケージ。
  12. 前記下側超小型電子素子のそれぞれの前記前面は、前記基板の前記第１の表面の方に向き、前記上側超小型電子素子のそれぞれの前記前面は、該上側超小型電子素子のそれぞれの該前面におけるコンタクトが、その対内の前記下側超小型電子素子の縁部を越えて配置されるように、その対内の前記下側超小型電子素子の背面の上に部分的に重なる、請求項１１に記載の超小型電子パッケージ。
  13. 前記上側超小型電子素子のそれぞれの前記コンタクトは、前記少なくとも１つの第１の開口部のうちの対応するものの上に重なり、前記下側超小型電子素子のそれぞれの前記コンタクトは、前記少なくとも１つの第２の開口部のうちの対応するものの上に重なり、上側超小型電子素子及び下側超小型電子素子の各対の前記対応する第１の開口部及び第２の開口部は、互いに離間している、請求項１２に記載の超小型電子パッケージ。
  14. 前記上側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの上側超小型電子素子の前記前面の中央領域において列に配置され、前記上側超小型電子素子のそれぞれの前記コンタクトの列は、前記少なくとも１つの第１の開口部のうちの対応するものの長さの方向に延在する、請求項１２に記載の超小型電子パッケージ。
  15. 前記下側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの下側超小型電子素子の前記前面の中央領域において列に配置され、前記下側超小型電子素子のそれぞれの前記コンタクトの列は、前記少なくとも１つの第２の開口部のうちの対応するものの長さの方向に延在する、請求項１４に記載の超小型電子パッケージ。
  16. 前記第１の開口部のそれぞれは、その長さに対して横向きの方向に幅を有し、前記第１の開口部のそれぞれの前記幅は、該第１の開口部の該幅と同じ方向における、該第１の開口部の上に重なる前記上側超小型電子素子のうちの前記対応するものの幅よりも大きくない、請求項１５に記載の超小型電子パッケージ。
  17. 前記リードのうちの少なくとも幾つかは、前記第１の開口部又は前記第２の開口部のうちの少なくとも一方を通って延在するワイヤボンドを含む、請求項１１に記載の超小型電子パッケージ。
  18. 前記リードの全ては、前記少なくとも１つの第１の開口部を通って延在するワイヤボンドである、請求項１１に記載の超小型電子パッケージ。
  19. 前記第１のリードの全ては、前記少なくとも１つの第１の開口部を通って延在し、前記第２のリードの全ては、前記少なくとも１つの第２の開口部を通って延在する、請求項１１に記載の超小型電子パッケージ。
  20. 前記リードのうちの少なくとも幾つかはリードボンドを含む、請求項１１に記載の超小型電子パッケージ。
  21. 各上側超小型電子素子は、その前記前面において露出した複数のコンタクトを有し、前記前面の縁部に隣接して配置されたコンタクトの少なくとも１つの列に配置され、各コンタクトの列は、前記下側超小型電子素子のうちの前記対応するものの縁部を越えて配置されている、請求項１０に記載の超小型電子パッケージ。
  22. 前記超小型電子素子の対のうちの少なくとも１つの対の前記下側超小型電子素子は、第２の下側超小型電子素子に隣接して配置された第１の下側超小型電子素子であり、前記第２の下側超小型電子素子の前面が、前記第１の表面に対して平行な前記単一の平面に配置され、前記第１の下側超小型電子素子の前記背面の上に少なくとも部分的に重なる前記上側超小型電子素子の前記前面は、前記上側超小型電子素子の前記前面における前記コンタクトが、前記第２の下側超小型電子素子の縁部を越えて配置されるように、前記第２の下側超小型電子素子の背面の上にも少なくとも部分的に重なる、請求項１２に記載の超小型電子パッケージ。
  23. 前記第２の下側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第３の開口部の上に重なり、前記電気的接続部は、前記少なくとも１つの第３の開口部と位置合わせされた少なくとも一部を有する第３のリードを含む、請求項２２に記載の超小型電子パッケージ。
  24. 前記上側超小型電子素子、前記第１の下側超小型電子素子、及び前記第２の下側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの超小型電子素子の前記前面の中央領域において列に配置され、前記上側超小型電子素子、前記第１の下側超小型電子素子、及び前記第２の下側超小型電子素子のそれぞれの前記コンタクトの列は、それぞれの前記少なくとも１つの第１の開口部、前記少なくとも１つの第２の開口部、及び前記少なくとも１つの第３の開口部のうちの対応するものの長さの方向に延在する、請求項２３に記載の超小型電子パッケージ。
  25. 前記第１の開口部、前記第２の開口部、及び前記第３の開口部のそれぞれは、その長さに対して横向きの方向に幅を有し、前記開口部のそれぞれの前記幅は、該開口部の該幅と同じ方向における、該開口部の上に重なる前記超小型電子素子のうちの前記対応するものの幅よりも大きくない、請求項２４に記載の超小型電子パッケージ。
  26. 前記第１のリードの全ては、前記少なくとも１つの第１の開口部を通って延在し、前記第２のリードの全ては、前記少なくとも１つの第２の開口部を通って延在し、前記第３のリードの全ては、前記少なくとも１つの第３の開口部を通って延在する、請求項２３に記載の超小型電子パッケージ。
  27. 前記超小型電子パッケージは、超小型電子素子の４つの対を備え、各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
  28. 前記超小型電子パッケージは、超小型電子素子の４つの対を備え、各超小型電子素子の前記コンタクトは、９つのデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
  29. 前記超小型電子パッケージは、９つの超小型電子素子を備え、各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
  30. 前記超小型電子パッケージは、超小型電子素子の２つの対を備え、各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
  31. 前記超小型電子パッケージは、超小型電子素子の２つの対を備え、各超小型電子素子の前記コンタクトは、１６個のデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
  32. 前記超小型電子パッケージにおいて、前記端子のうちの少なくとも幾つかと、前記超小型電子素子のうちの１つ又は複数とに電気的に接続されたバッファ素子を更に備え、該バッファ素子は、該超小型電子パッケージの前記端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成されている、請求項１に記載の超小型電子パッケージ。
  33. 前記バッファ素子は、前記基板の前記第１の表面に実装される、請求項３２に記載の超小型電子パッケージ。
  34. 前記バッファ素子は、前記基板の前記第２の表面に実装される、請求項３２に記載の超小型電子パッケージ。
  35. 前記少なくとも１つの信号は、前記超小型電子パッケージに転送される前記アドレス信号の全てを含む、請求項３２に記載の超小型電子パッケージ。
  36. 前記少なくとも１つの信号は、前記超小型電子パッケージに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含み、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである、請求項３２に記載の超小型電子パッケージ。
  37. 前記少なくとも１つの信号は、前記超小型電子パッケージによって受信された前記データ信号の全てを含む、請求項３２に記載の超小型電子パッケージ。
  38. 前記基板に実装されるとともに識別情報を記憶するように構成された不揮発性メモリ素子を更に備え、該不揮発性メモリ素子は、前記超小型電子素子のうちの１つ又は複数に電気的に接続されている、請求項１に記載の超小型電子パッケージ。
  39. 温度センサを更に備える、請求項１に記載の超小型電子パッケージ。
  40. 前記基板に実装されたデカップリングコンデンサ素子を更に備え、該デカップリングコンデンサ素子は、前記超小型電子素子のうちの１つ又は複数に電気的に接続されている、請求項１に記載の超小型電子パッケージ。
  41. 前記基板は、該基板の平面における熱膨張係数が１２ｐｐｍ／℃未満である材料から実質的になる要素である、請求項１に記載の超小型電子パッケージ。
  42. 前記基板は、該基板の平面における熱膨張係数が３０ｐｐｍ／℃未満である材料から実質的になる誘電体素子を備える、請求項１に記載の超小型電子パッケージ。
  43. 前記超小型電子素子は、アドレス指定可能メモリモジュールとしてともに機能するように構成され、前記超小型電子パッケージは、前記超小型電子素子のそれぞれにおいて受信されたデータの一部を記憶するように構成されている、請求項１に記載の超小型電子パッケージ。
  44. 前記超小型電子パッケージは、デュアルインラインメモリモジュールとして機能するように構成されている、請求項４３に記載の超小型電子パッケージ。
  45. 前記超小型電子パッケージは、同じコマンド及び信号インタフェースを有し、デュアルインラインメモリモジュールと同じ量のデータを転送するように構成されている、請求項４４に記載の超小型電子パッケージ。
  46. 前記超小型電子素子のそれぞれは、主としてメモリ記憶アレイ機能を提供するように構成されている、請求項１に記載の超小型電子パッケージ。
  47. 前記超小型電子素子のそれぞれは、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップを含む、請求項１に記載の超小型電子パッケージ。
  48. 前記超小型電子素子のそれぞれは、該超小型電子素子のうちの他のものと機能的及び機械的に同等である、請求項１に記載の超小型電子パッケージ。
  49. 前記基板の前記第２の表面は、その中央部分を占有する中央領域を有し、前記端子のうちの少なくとも幾つかは、前記中央領域に配置された第１の端子である、請求項１に記載の超小型電子パッケージ。
  50. 前記超小型電子素子の少なくとも２つの対は、超小型電子素子の４つの対を含み、超小型電子素子の各対は、前記基板の前記第１の表面と前記第２の表面との間に延在する開口部の上に少なくとも部分的に重なり、各開口部は、それぞれの第１の軸、第２の軸、第３の軸、及び第４の軸を規定する長さを有し、前記第１の軸及び前記第３の軸は、互いに平行であり、前記第２の軸及び前記第４の軸は、前記第１の軸及び前記第３の軸に対して横向きであり、前記中央領域は、前記第１の軸、前記第２の軸、前記第３の軸、及び前記第４の軸によって境界が定められる、請求項４９に記載の超小型電子パッケージ。
  51. 前記各開口部は、外側開口部であり、超小型電子素子の各対は、前記外側開口部のうちの対応するもの隣接して前記基板の前記第１の表面と前記第２の表面との間に延在する内側開口部の上に少なくとも部分的に重なり、各内側開口部は、前記外側開口部のうちの前記対応するものの前記長さによって規定される前記軸よりも前記基板の重心に近い軸を規定する長さを有する、請求項４９に記載の超小型電子パッケージ。
  52. 前記第１の端子は、該超小型電子パッケージに転送される前記アドレス信号の全てを搬送するように構成されている、請求項５０に記載の超小型電子パッケージ。
  53. 前記第１の端子は、該超小型電子パッケージに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のうちの少なくとも幾つかを搬送するように構成され、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックであり、前記第１の端子は、前記超小型電子素子のうちの少なくとも２つによって共有される、請求項５０に記載の超小型電子パッケージ。
  54. 前記第１の端子は、前記超小型電子素子のそれぞれによって共有される、請求項５３に記載の超小型電子パッケージ。
  55. 前記超小型電子素子のうちの少なくとも１つと熱連通する放熱体を更に備える、請求項１に記載の超小型電子パッケージ。
  56. 前記放熱体は、前記上側超小型電子素子のそれぞれの背面の上に少なくとも部分的に重なる、請求項５５に記載の超小型電子パッケージ。
  57. 前記放熱体は、前記下側超小型電子素子のそれぞれの前記背面の上に少なくとも部分的に重なる、請求項５６に記載の超小型電子パッケージ。
  58. 請求項１に記載の複数の超小型電子パッケージを備える超小型電子アセンブリであって、パネルコンタクトを有する回路パネルを更に備え、前記パッケージの前記端子は、前記パネルコンタクトにボンディングされる、請求項１に記載の複数の超小型電子パッケージを備える超小型電子アセンブリ。
  59. 前記回路パネルは、前記超小型電子パッケージのそれぞれに及びそれぞれから信号を運搬する共通の電気インタフェースを有する、請求項５８に記載の超小型電子アセンブリ。
  60. 前記超小型電子パッケージのそれぞれは、デュアルインラインメモリモジュールと同じ機能を有するように構成されている、請求項５８に記載の超小型電子アセンブリ。
  61. 前記回路パネルはマザーボードである、請求項５８に記載の超小型電子アセンブリ。
  62. 前記回路パネルは、マザーボードに取り付けられるように構成されたモジュールである、請求項５８に記載の超小型電子アセンブリ。
  63. 前記回路パネルに実装されるとともに前記超小型電子パッケージのうちの少なくとも幾つかに電気的に接続されたバッファ素子を更に備え、該バッファ素子は、前記超小型電子パッケージの前記端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成されている、請求項５８に記載の超小型電子アセンブリ。
  64. 前記少なくとも１つの信号は、前記超小型電子アセンブリに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含み、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである、請求項６３に記載の超小型電子アセンブリ。
  65. 前記少なくとも１つの信号は、前記超小型電子アセンブリによって受信された前記データ信号の全てを含む、請求項６３に記載の超小型電子アセンブリ。
  66. 請求項５８に記載の複数の超小型電子アセンブリを備えるモジュールであって、各超小型電子アセンブリは、該超小型電子アセンブリのそれぞれに及びそれぞれから信号を運搬する第２の回路パネルに電気的に結合されている、請求項５８に記載の複数の超小型電子アセンブリを備えるモジュール。
  67. 請求項１に記載の超小型電子パッケージと、該超小型電子パッケージに電気的に接続された１つ又は複数の他の電子構成要素とを備える、システム。
  68. ハウジングを更に備え、前記超小型電子パッケージ及び前記他の電子構成要素は、前記ハウジングに実装されている、請求項６７に記載のシステム。
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TW (1) TWI532040B (ja)
WO (1) WO2013009871A2 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
EP2766928A1 (en) 2011-10-03 2014-08-20 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
EP2764543A2 (en) 2011-10-03 2014-08-13 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US10026714B2 (en) * 2014-02-14 2018-07-17 Nxp Usa, Inc. Integrated circuit device
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9596331B2 (en) 2015-01-10 2017-03-14 Seungman Kim Electronic apparatus having interface to wirelessly communicate with internal wireless device disposed in a housing of the electronic apparatus and a method thereof
TWI598721B (zh) * 2015-07-13 2017-09-11 鴻騰精密科技股份有限公司 電子裝置
KR102379704B1 (ko) 2015-10-30 2022-03-28 삼성전자주식회사 반도체 패키지
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US11171114B2 (en) * 2015-12-02 2021-11-09 Intel Corporation Die stack with cascade and vertical connections
US9955605B2 (en) * 2016-03-30 2018-04-24 Intel Corporation Hardware interface with space-efficient cell pattern
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
KR102533236B1 (ko) 2016-06-20 2023-05-17 삼성전자주식회사 개선된 레이턴시를 갖는 메모리 장치 및 그것의 동작 방법
JP2018160157A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体パッケージ
US10797020B2 (en) * 2017-12-29 2020-10-06 Micron Technology, Inc. Semiconductor device assemblies including multiple stacks of different semiconductor dies
US10952327B2 (en) * 2018-04-27 2021-03-16 Samsung Electronics Co., Ltd. Semiconductor module
US11742277B2 (en) 2018-08-14 2023-08-29 Rambus Inc. Packaged integrated device having memory buffer integrated circuit asymmetrically positioned on substrate
JP2020043258A (ja) * 2018-09-12 2020-03-19 キオクシア株式会社 半導体メモリおよびその製造方法
US10877908B2 (en) 2018-09-25 2020-12-29 Micron Technology, Inc. Isolation component
KR102647423B1 (ko) * 2019-03-04 2024-03-14 에스케이하이닉스 주식회사 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물
TWI703920B (zh) * 2019-05-23 2020-09-01 十銓科技股份有限公司 具有發光功能之記憶體裝置
US11610856B2 (en) * 2019-06-24 2023-03-21 Intel Corporation Connectivity between integrated circuit dice in a multi-chip package
CN110572986B (zh) * 2019-08-27 2020-07-21 薄林 一种用于电力营销的散热效率高的智能计量仪表
US11621244B2 (en) * 2019-11-15 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11705427B2 (en) * 2021-10-05 2023-07-18 Mellanox Technologies, Ltd. Mirror-image chips on a common substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050116358A1 (en) * 2003-11-12 2005-06-02 Tessera,Inc. Stacked microelectronic assemblies with central contacts
JP2006310411A (ja) * 2005-04-26 2006-11-09 Fujitsu Ltd 半導体装置

Family Cites Families (249)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3670208A (en) 1970-07-13 1972-06-13 Logic Dynamics Inc Microelectronic package, buss strip and printed circuit base assembly
JPS5523418Y2 (ja) 1975-01-25 1980-06-04
US4747081A (en) 1983-12-30 1988-05-24 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
US5210639A (en) 1983-12-30 1993-05-11 Texas Instruments, Inc. Dual-port memory with inhibited random access during transfer cycles with serial access
US5163024A (en) 1983-12-30 1992-11-10 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
JPS641257A (en) 1987-06-23 1989-01-05 Fujitsu Ltd Semiconductor device
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5369552A (en) 1992-07-14 1994-11-29 Ncr Corporation Multi-chip module with multiple compartments
US5731633A (en) 1992-09-16 1998-03-24 Gary W. Hamilton Thin multichip module
JPH07147386A (ja) 1993-09-29 1995-06-06 Toshiba Micro Electron Kk 半導体装置とその製造方法およびそれに用いる器具
JPH0823149A (ja) 1994-05-06 1996-01-23 Seiko Epson Corp 半導体装置及びその製造方法
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
SE509201C2 (sv) 1994-07-20 1998-12-14 Sandvik Ab Aluminiumoxidbelagt verktyg
JP3487524B2 (ja) 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
WO1996038031A2 (en) 1995-05-26 1996-11-28 Rambus, Inc. Chip socket assembly and chip file assembly for semiconductor chips
JP3869045B2 (ja) 1995-11-09 2007-01-17 株式会社日立製作所 半導体記憶装置
US5696031A (en) 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
TW312044B (en) 1996-02-23 1997-08-01 Mitsubishi Electric Corp The semiconductor package
JPH09237800A (ja) 1996-02-29 1997-09-09 Toshiba Corp 半導体装置
US6460245B1 (en) 1996-03-07 2002-10-08 Tessera, Inc. Method of fabricating semiconductor chip assemblies
US20040061220A1 (en) 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
JP2891665B2 (ja) 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
EP0901695A4 (en) 1996-05-24 2000-04-12 Tessera Inc CONNECTORS FOR MICROELECTRONIC ELEMENTS
US6130116A (en) 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
US6323436B1 (en) 1997-04-08 2001-11-27 International Business Machines Corporation High density printed wiring board possessing controlled coefficient of thermal expansion with thin film redistribution layer
JP3335575B2 (ja) 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JPH1143503A (ja) 1997-07-25 1999-02-16 Nippon Mektron Ltd 変性アクリル系ゴムの製造法
JPH1187640A (ja) 1997-09-09 1999-03-30 Hitachi Ltd 半導体装置および電子装置
US6525414B2 (en) 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
US5899705A (en) * 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
US6343019B1 (en) 1997-12-22 2002-01-29 Micron Technology, Inc. Apparatus and method of stacking die on a substrate
US6742098B1 (en) 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US6261867B1 (en) 1998-03-13 2001-07-17 Stratedge Corporation Method of making a package for microelectronic devices using iron oxide as a bonding agent
US6197665B1 (en) 1998-04-15 2001-03-06 Tessera, Inc. Lamination machine and method to laminate a coverlay to a microelectronic package
US5949700A (en) 1998-05-26 1999-09-07 International Business Machines Corporation Five square vertical dynamic random access memory cell
US6297960B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
JP3420703B2 (ja) 1998-07-16 2003-06-30 株式会社東芝 半導体装置の製造方法
JP3179420B2 (ja) 1998-11-10 2001-06-25 日本電気株式会社 半導体装置
JP3490314B2 (ja) 1998-12-24 2004-01-26 シャープ株式会社 マルチチップ型半導体装置
US6461895B1 (en) * 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6815251B1 (en) 1999-02-01 2004-11-09 Micron Technology, Inc. High density modularity for IC's
US6856013B1 (en) * 1999-02-19 2005-02-15 Micron Technology, Inc. Integrated circuit packages, ball-grid array integrated circuit packages and methods of packaging an integrated circuit
JP3914651B2 (ja) 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
JP2000315776A (ja) 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
US6376769B1 (en) 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP2000340737A (ja) 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体パッケージとその実装体
KR100393095B1 (ko) 1999-06-12 2003-07-31 앰코 테크놀로지 코리아 주식회사 반도체패키지와 그 제조방법
US6252264B1 (en) 1999-07-30 2001-06-26 International Business Machines Corporation Integrated circuit chip with features that facilitate a multi-chip module having a number of the chips
JP2001053243A (ja) 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
SG83742A1 (en) 1999-08-17 2001-10-16 Micron Technology Inc Multi-chip module with extension
US6255899B1 (en) 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
US6307769B1 (en) 1999-09-02 2001-10-23 Micron Technology, Inc. Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices
JP2001203318A (ja) 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
US6710446B2 (en) 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
JP3768761B2 (ja) 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
JP2001223324A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
KR100408616B1 (ko) 2000-03-21 2003-12-03 미쓰비시덴키 가부시키가이샤 반도체 장치, 전자 기기의 제조 방법, 전자 기기 및 휴대정보 단말
US6518794B2 (en) * 2000-04-24 2003-02-11 International Business Machines Corporation AC drive cross point adjust method and apparatus
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
TW445608B (en) 2000-05-19 2001-07-11 Siliconware Precision Industries Co Ltd Semiconductor package and manufacturing method thereof of lead frame without flashing
JP2001339043A (ja) 2000-05-30 2001-12-07 Mitsubishi Electric Corp 半導体装置及びそれを用いた半導体モジュール
US6577004B1 (en) 2000-08-31 2003-06-10 Micron Technology, Inc. Solder ball landpad design to improve laminate performance
US6462423B1 (en) 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
JP2002076252A (ja) 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
JP3874062B2 (ja) 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US6980184B1 (en) 2000-09-27 2005-12-27 Alien Technology Corporation Display devices and integrated circuits
JP2002118199A (ja) 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置
US6658530B1 (en) * 2000-10-12 2003-12-02 Sun Microsystems, Inc. High-performance memory module
DE10055001A1 (de) 2000-11-07 2002-05-16 Infineon Technologies Ag Speicheranordnung mit einem zentralen Anschlussfeld
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
US20020122902A1 (en) 2000-11-30 2002-09-05 Tetsuji Ueda Blank for an optical member as well as vessel and method of producing the same
US6628528B2 (en) 2000-11-30 2003-09-30 Theodore Zale Schoenborn Current sharing in memory packages
US6798044B2 (en) 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6528408B2 (en) 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
DE10126310B4 (de) 2001-05-30 2006-05-18 Infineon Technologies Ag Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung
KR100415281B1 (ko) 2001-06-29 2004-01-16 삼성전자주식회사 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지
JP5004385B2 (ja) 2001-08-03 2012-08-22 ルネサスエレクトロニクス株式会社 半導体メモリチップとそれを用いた半導体メモリ装置
DE10139085A1 (de) 2001-08-16 2003-05-22 Infineon Technologies Ag Leiterplattensystem, Verfahren zum Betreiben eines Leiterplattensystems, Leiterplatteneinrichtung und deren Verwendung, und Halbleitervorrichtung und deren Verwendung
DE10297316T5 (de) 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
US6977440B2 (en) 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US6831301B2 (en) 2001-10-15 2004-12-14 Micron Technology, Inc. Method and system for electrically coupling a chip to chip package
KR100454123B1 (ko) 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
US6692987B2 (en) 2001-12-12 2004-02-17 Micron Technology, Inc. BOC BGA package for die with I-shaped bond pad layout
SG118103A1 (en) 2001-12-12 2006-01-27 Micron Technology Inc BOC BGA package for die with I-shaped bond pad layout
US6686819B2 (en) 2002-02-01 2004-02-03 Intel Corporation Dual referenced microstrip
US6982485B1 (en) 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US6740821B1 (en) 2002-03-01 2004-05-25 Micron Technology, Inc. Selectively configurable circuit board
JP2003264256A (ja) 2002-03-08 2003-09-19 Hitachi Ltd 半導体装置
TW567593B (en) 2002-03-21 2003-12-21 Nanya Technology Corp Packaging method of memory and apparatus of the same
US7109588B2 (en) 2002-04-04 2006-09-19 Micron Technology, Inc. Method and apparatus for attaching microelectronic substrates and support members
KR100460063B1 (ko) 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
JP2004063767A (ja) 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
DE10234951B4 (de) 2002-07-31 2009-01-02 Qimonda Ag Verfahren zur Herstellung von Halbleiterschaltungsmodulen
US6765288B2 (en) 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
JP4221238B2 (ja) 2002-09-26 2009-02-12 エルピーダメモリ株式会社 メモリモジュール
JP2004128155A (ja) 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
JP3742051B2 (ja) 2002-10-31 2006-02-01 エルピーダメモリ株式会社 メモリモジュール、メモリチップ、及びメモリシステム
TWI221664B (en) 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
US7550842B2 (en) 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
DE10259221B4 (de) 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP2004221215A (ja) 2003-01-14 2004-08-05 Renesas Technology Corp 半導体装置
US6876088B2 (en) 2003-01-16 2005-04-05 International Business Machines Corporation Flex-based IC package construction employing a balanced lamination
US6961259B2 (en) * 2003-01-23 2005-11-01 Micron Technology, Inc. Apparatus and methods for optically-coupled memory systems
US6879028B2 (en) 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
JP4072505B2 (ja) 2003-02-28 2008-04-09 エルピーダメモリ株式会社 積層型半導体パッケージ
TW200419752A (en) 2003-03-18 2004-10-01 United Test Ct Inc Semiconductor package with heat sink
US7102217B2 (en) 2003-04-09 2006-09-05 Micron Technology, Inc. Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
JP3940694B2 (ja) 2003-04-18 2007-07-04 株式会社東芝 半導体装置及びその製造方法
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4046026B2 (ja) 2003-06-27 2008-02-13 株式会社日立製作所 半導体装置
US7145226B2 (en) 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
US7183643B2 (en) 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
US7034391B2 (en) 2003-11-08 2006-04-25 Chippac, Inc. Flip chip interconnection pad layout
US7989940B2 (en) 2003-12-19 2011-08-02 Tessera, Inc. System and method for increasing the number of IO-s on a ball grid package by wire bond stacking of same size packages through apertures
US7262507B2 (en) 2003-12-26 2007-08-28 Nec Electronics Corporation Semiconductor-mounted device and method for producing same
US7181584B2 (en) 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
JP4119866B2 (ja) 2004-05-12 2008-07-16 富士通株式会社 半導体装置
JP4647243B2 (ja) 2004-05-24 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP4543755B2 (ja) 2004-05-31 2010-09-15 パナソニック株式会社 半導体集積回路
KR20050119414A (ko) 2004-06-16 2005-12-21 삼성전자주식회사 에지 패드형 반도체 칩의 스택 패키지 및 그 제조방법
US7260691B2 (en) 2004-06-30 2007-08-21 Intel Corporation Apparatus and method for initialization of a double-sided DIMM having at least one pair of mirrored pins
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4058642B2 (ja) 2004-08-23 2008-03-12 セイコーエプソン株式会社 半導体装置
US6943057B1 (en) 2004-08-31 2005-09-13 Stats Chippac Ltd. Multichip module package and fabrication method
US7324352B2 (en) 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
DE102004049356B4 (de) 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US20060081983A1 (en) 2004-10-14 2006-04-20 Giles Humpston Wafer level microelectronic packaging with double isolation
US20060087013A1 (en) 2004-10-21 2006-04-27 Etron Technology, Inc. Stacked multiple integrated circuit die package assembly
TWI256092B (en) 2004-12-02 2006-06-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
JP2006172122A (ja) 2004-12-15 2006-06-29 Toshiba Corp カード状記憶装置
JP4674850B2 (ja) 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置
KR100615606B1 (ko) 2005-03-15 2006-08-25 삼성전자주식회사 메모리 모듈 및 이 모듈의 신호 라인 배치 방법
KR101070913B1 (ko) 2005-05-19 2011-10-06 삼성테크윈 주식회사 반도체 칩 적층 패키지
US7414312B2 (en) 2005-05-24 2008-08-19 Kingston Technology Corp. Memory-module board layout for use with memory chips of different data widths
US7402911B2 (en) 2005-06-28 2008-07-22 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
US7414917B2 (en) 2005-07-29 2008-08-19 Infineon Technologies Re-driving CAwD and rD signal lines
CN101278394B (zh) 2005-10-03 2010-05-19 罗姆股份有限公司 半导体装置
US7372169B2 (en) 2005-10-11 2008-05-13 Via Technologies, Inc. Arrangement of conductive pads on grid array package and on circuit board
JP4906047B2 (ja) 2005-11-28 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
TWI279897B (en) 2005-12-23 2007-04-21 Phoenix Prec Technology Corp Embedded semiconductor chip structure and method for fabricating the same
US20080185705A1 (en) 2005-12-23 2008-08-07 Tessera, Inc. Microelectronic packages and methods therefor
US20070187836A1 (en) 2006-02-15 2007-08-16 Texas Instruments Incorporated Package on package design a combination of laminate and tape substrate, with back-to-back die combination
KR20070088177A (ko) 2006-02-24 2007-08-29 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
US7368319B2 (en) 2006-03-17 2008-05-06 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US20070241441A1 (en) 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
JP5026736B2 (ja) 2006-05-15 2012-09-19 パナソニックヘルスケア株式会社 冷凍装置
US7535110B2 (en) 2006-06-15 2009-05-19 Marvell World Trade Ltd. Stack die packages
JP2007013146A (ja) 2006-06-26 2007-01-18 Renesas Technology Corp 半導体集積回路装置
JP4362784B2 (ja) 2006-07-06 2009-11-11 エルピーダメモリ株式会社 半導体装置
SG139573A1 (en) 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US7793043B2 (en) 2006-08-24 2010-09-07 Hewlett-Packard Development Company, L.P. Buffered memory architecture
DE102006042775B3 (de) 2006-09-12 2008-03-27 Qimonda Ag Schaltungsmodul und Verfahren zur Herstellung eines Schaltungsmoduls
JP4791924B2 (ja) 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
US7472477B2 (en) 2006-10-12 2009-01-06 International Business Machines Corporation Method for manufacturing a socket that compensates for differing coefficients of thermal expansion
US20080088030A1 (en) * 2006-10-16 2008-04-17 Formfactor, Inc. Attaching and interconnecting dies to a substrate
US7719121B2 (en) 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
JP4389228B2 (ja) 2006-11-29 2009-12-24 エルピーダメモリ株式会社 メモリモジュール
US7692278B2 (en) 2006-12-20 2010-04-06 Intel Corporation Stacked-die packages with silicon vias and surface activated bonding
US7518226B2 (en) 2007-02-06 2009-04-14 Stats Chippac Ltd. Integrated circuit packaging system with interposer
JP2008198841A (ja) 2007-02-14 2008-08-28 Elpida Memory Inc 半導体装置
KR101257912B1 (ko) 2007-02-14 2013-04-24 삼성전자주식회사 반도체 메모리 장치와 이 장치의 단자 배치 방법, 및 이장치를 구비한 메모리 모듈과 이 모듈의 기판의 단자 및라인 배치 방법
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
JP4751351B2 (ja) 2007-02-20 2011-08-17 株式会社東芝 半導体装置とそれを用いた半導体モジュール
JP4913640B2 (ja) 2007-03-19 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US7644216B2 (en) 2007-04-16 2010-01-05 International Business Machines Corporation System and method for providing an adapter for re-use of legacy DIMMS in a fully buffered memory environment
TW200842998A (en) 2007-04-18 2008-11-01 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
US7696629B2 (en) 2007-04-30 2010-04-13 Chipmos Technology Inc. Chip-stacked package structure
TWI335055B (en) 2007-06-29 2010-12-21 Chipmos Technologies Inc Chip-stacked package structure
US7906853B2 (en) 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
KR20090043898A (ko) 2007-10-30 2009-05-07 삼성전자주식회사 스택 패키지 및 그 제조 방법, 및 스택 패키지를 포함하는카드 및 시스템
US9460951B2 (en) 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US10074553B2 (en) 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
JP5497266B2 (ja) 2008-01-31 2014-05-21 ピーエスフォー ルクスコ エスエイアールエル 半導体モジュール、基板および配線方法
JP5207868B2 (ja) 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
TWM338433U (en) 2008-02-14 2008-08-11 Orient Semiconductor Elect Ltd Multi-chip package structure
JP2009200101A (ja) 2008-02-19 2009-09-03 Liquid Design Systems:Kk 半導体チップ及び半導体装置
US8228679B2 (en) 2008-04-02 2012-07-24 Spansion Llc Connections for electronic devices on double-sided circuit board
TWI362732B (en) 2008-04-07 2012-04-21 Nanya Technology Corp Multi-chip stack package
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US7855445B2 (en) 2008-04-29 2010-12-21 Silicon Laboratories, Inc. Circuit device including rotated stacked die
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
US7838975B2 (en) 2008-05-27 2010-11-23 Mediatek Inc. Flip-chip package with fan-out WLCSP
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
CN101604685A (zh) * 2008-06-11 2009-12-16 英业达股份有限公司 存储器模块
US8276269B2 (en) 2008-06-20 2012-10-02 Intel Corporation Dual epoxy dielectric and photosensitive solder mask coatings, and processes of making same
JP2010056139A (ja) 2008-08-26 2010-03-11 Toshiba Corp 積層型半導体装置
KR101479461B1 (ko) 2008-10-14 2015-01-06 삼성전자주식회사 적층 패키지 및 이의 제조 방법
JP5056718B2 (ja) 2008-10-16 2012-10-24 株式会社デンソー 電子装置の製造方法
KR20100046760A (ko) 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
US7839163B2 (en) 2009-01-22 2010-11-23 International Business Machines Corporation Programmable through silicon via
TWM363079U (en) 2009-03-24 2009-08-11 Xintec Inc Semiconductor device and layout structure for array package
TWI401785B (zh) 2009-03-27 2013-07-11 Chipmos Technologies Inc 多晶片堆疊封裝
US8586870B2 (en) 2009-03-27 2013-11-19 Molex Incorporated Microelectronic component support with reinforced structure
CN102396030B (zh) 2009-04-17 2014-10-29 惠普公司 用于降低大的存储器覆盖区背景下的迹线长度和电容的方法和系统
KR101601847B1 (ko) * 2009-05-21 2016-03-09 삼성전자주식회사 반도체 패키지
JP2010278318A (ja) 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
JP2010282510A (ja) 2009-06-05 2010-12-16 Elpida Memory Inc メモリモジュール
JP5635247B2 (ja) 2009-08-20 2014-12-03 富士通株式会社 マルチチップモジュール
JP5593053B2 (ja) * 2009-10-09 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
TWI390645B (zh) 2009-10-22 2013-03-21 Powertech Technology Inc 背對背晶片組堆疊的封裝方法與構造
US8304286B2 (en) 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
US8508954B2 (en) 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
JP2011155203A (ja) 2010-01-28 2011-08-11 Elpida Memory Inc 半導体装置
US8907457B2 (en) 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
CN103270618B (zh) 2010-08-13 2016-08-10 德莎欧洲公司 封装电子装置的方法
TWI533412B (zh) 2010-08-13 2016-05-11 金龍國際公司 半導體元件封裝結構及其形成方法
US8378478B2 (en) 2010-11-24 2013-02-19 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and vias connected to the central contacts
JP4979097B2 (ja) 2010-12-06 2012-07-18 ルネサスエレクトロニクス株式会社 マルチチップモジュール
KR101118711B1 (ko) 2010-12-17 2012-03-12 테세라, 인코포레이티드 중앙 콘택을 구비한 적층형 마이크로전자 조립체
KR101061531B1 (ko) 2010-12-17 2011-09-01 테세라 리써치 엘엘씨 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
US9143140B2 (en) 2011-02-15 2015-09-22 Cavium, Inc. Multi-function delay locked loop
US8466544B2 (en) 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8890304B2 (en) 2011-06-08 2014-11-18 Tessera, Inc. Fan-out microelectronic unit WLP having interconnects comprising a matrix of a high melting point, a low melting point and a polymer material
US9117811B2 (en) 2011-06-13 2015-08-25 Tessera, Inc. Flip chip assembly and process with sintering material on metal bumps
KR20130005465A (ko) 2011-07-06 2013-01-16 삼성전자주식회사 반도체 스택 패키지 장치
US8421237B2 (en) 2011-07-07 2013-04-16 Cisco Technology, Inc. Stacked memory layers having multiple orientations and through-layer interconnects
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) * 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) * 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8345441B1 (en) * 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
EP2766928A1 (en) 2011-10-03 2014-08-20 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8441111B2 (en) * 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
EP2764543A2 (en) 2011-10-03 2014-08-13 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
TWM426922U (en) 2011-11-08 2012-04-11 Wistron Neweb Corp Memory card connector
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8902680B2 (en) 2013-01-23 2014-12-02 Micron Technology, Inc. Identifying stacked dice
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050116358A1 (en) * 2003-11-12 2005-06-02 Tessera,Inc. Stacked microelectronic assemblies with central contacts
JP2006310411A (ja) * 2005-04-26 2006-11-09 Fujitsu Ltd 半導体装置

Also Published As

Publication number Publication date
US20140367866A1 (en) 2014-12-18
WO2013009871A8 (en) 2014-02-13
US9508629B2 (en) 2016-11-29
TWI532040B (zh) 2016-05-01
CN103797578B (zh) 2016-11-09
TW201308330A (zh) 2013-02-16
US20130015590A1 (en) 2013-01-17
WO2013009871A2 (en) 2013-01-17
US8823165B2 (en) 2014-09-02
CN107068662A (zh) 2017-08-18
CN103797578A (zh) 2014-05-14
KR20140054020A (ko) 2014-05-08
US9287216B2 (en) 2016-03-15
EP2732465A2 (en) 2014-05-21
WO2013009871A3 (en) 2013-05-10
US20160172332A1 (en) 2016-06-16

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