KR20210008918A - Ｔｓｖ 위의 오프셋된 패드 - Google Patents

Ｔｓｖ 위의 오프셋된 패드 Download PDF

Info

Publication number
KR20210008918A
KR20210008918A KR1020217000799A KR20217000799A KR20210008918A KR 20210008918 A KR20210008918 A KR 20210008918A KR 1020217000799 A KR1020217000799 A KR 1020217000799A KR 20217000799 A KR20217000799 A KR 20217000799A KR 20210008918 A KR20210008918 A KR 20210008918A
Authority
KR
South Korea
Prior art keywords
tsv
substrate
bonding
layer
recess
Prior art date
Application number
KR1020217000799A
Other languages
English (en)
Other versions
KR102552215B1 (ko
Inventor
봉섭 이
귈리언 가오
Original Assignee
인벤사스 본딩 테크놀로지스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인벤사스 본딩 테크놀로지스 인코포레이티드 filed Critical 인벤사스 본딩 테크놀로지스 인코포레이티드
Publication of KR20210008918A publication Critical patent/KR20210008918A/ko
Application granted granted Critical
Publication of KR102552215B1 publication Critical patent/KR102552215B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80359—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

공정 단계들을 포함하는 대표적인 기술과 장치를 사용하여, 결합 표면에서의 금속 팽창으로 인한 결합된 마이크로 전자 기판의 층간 박리의 가능성을 줄일 수 있다. 예컨대, 금속 패드가 마이크로 전자 기판 중의 적어도 하나의 결합 표면에 배치될 수 있고, 접촉 패드는 기판에서 TSV에 대해 오프셋되어 위치되고 그 TSV에 전기적으로 연결된다.

Description

ＴＳＶ 위의 오프셋된 패드
본 출원은 2019년 6월 13일에 출원된 미국 비가출원 16/440,633 및 2018년 6월 13일에 출원된 미국 가출원 62/684,505의 35 U.S.C.§119(e)(1) 하의 이익을 주장하고, 이는 전체적으로 참조로 관련되어 있다.
이하의 설명은 집적 회로("IC")에 관한 것이다. 특히, 이하의 설명은 IC 다이 및 웨이퍼의 제조에 관한 것이다.
마이크로 전자 요소는 종종 비소화 규소 또는 갈륨과 같은 반도체 재료의 얇은 슬라브(slab)(일반적으로 반도체 웨이퍼라고 함)을 포함한다. 웨이퍼는, 웨이퍼의 표면에 있고/있거나 웨이퍼 내부에 부분적으로 매립되는 다수의 집적 칩 또는 다이를 포함하도록 형성될 수 있다. 웨이퍼로부터 분리되는 다이는 일반적으로 개별적인 패키징된 유닛으로서 제공된다. 어떤 패키지 설계에서, 다이는 기판 또는 칩 캐리어에 장착되며, 그 기판 또는 칩 캐리어는 인쇄 회로 기판(PCB)과 같은 회로 패널에 장착된다. 예컨대, 많은 다이들이 표면 장착에 적합한 패키지에 제공된다.
패키징된 반도체 다이는 또한 "적층" 배치로 제공될 수 있는데, 이러한 적층 배치에서 한 패키지는 예컨대 회로 기판 또는 다른 캐리어에 제공되고, 다른 패키지는 제1 패키지 위에 장착된다. 이러한 배치에 의해, 많은 상이한 다이 또는 장치가 회로 기판 상에서 단일 점유 면적 내에 장착될 수 있고, 또한 패키지 사이의 상호 연결부가 짧게 되어 고속 작동이 더 촉진된다. 종종, 이 상호 연결 거리는 다이 자체의 두께 보다 약간만 더 클 수 있다. 다이 패키지의 적층체 내에서 상호 연결을 이루기 위해, 기계적 및 전기적 연결을 위한 상호 연결 구조물이 각 다이 패키지(최상측 패키지는 제외)의 양측(예컨대, 정면)에 제공될 수 있다.
추가적으로, 다이 또는 웨이퍼는 다양한 마이크로 전자 패키징 구성의 일부분으로서 3차원 배치로 적층될 수 있다. 이는 하나 이상의 다이, 장치 및/또는 웨이퍼의 층을 더 큰 베이스 다이, 장치, 웨이퍼, 기판 등에 적층하고 다수의 다이 또는 웨이퍼를 수직 또는 수평 배치 및 이 둘의 다양한 조합으로 적층하는 것을 포함할 수 있다.
다이 또는 웨이퍼는, ZiBond®와 같은 직접적인 유전성 결합 비접착 기술 또는 DBI®와 같은 하이브리드 결합 기술을 사용하여 적층 배치로 결합될 수 있고, 그 두 기술은 Invensas Bonding Technologies,Inc.(이전에는, Ziptronix,Inc.) 및 Xperi 컴파니에서 이용 가능하다. 결합은, 2개의 준비된 표면이 함께 모이면 주변 조건에서 일어나는 자발적인 공정을 포함한다(예컨대, 전체적으로 여기에 관련되어 있는 미국 특허 6,864,585 및 7,485,968 참조).
결합된 다이 또는 웨이퍼의 각각의 짝이룸 표면은 종종 매립된 전도성 상호 연결 구조물(금속일 수 있음) 등을 포함한다. 어떤 예에서, 결합 표면은, 각각의 표면의 전도성 상호 연결 구조물이 결합 중에 결합되도록 배치 및 정렬된다. 결합된 상호 연결 구조물은 적층된 다이 또는 웨이퍼 사이에서 (신호, 전력 등을 위한) 연속적인 전도성 상호 연결부를 형성한다.
적층된 다이 및 웨이퍼 배치를 실현함에 있어 다양한 난관이 있을 수 있다. 직접 결합 또는 하이브리드 결합 기술을 사용하여 그 적층된 다이를 결합할 때, 결합될 다이의 표면은 극히 평평하고 매끄럽고 또한 깨끗한 것이 일반적으로 바람직하다. 예컨대, 일반적으로, 표면은 표면 형태에 있어서 매우 낮은 변동(즉, 나노미터 수준의 변동)을 가져야 하며, 그래서 표면은 밀접히 짝을 이루어 지속적인 결합을 형성할 수 있다.
적층과 결합을 위해 양면 다이가 형성되고 준비될 수 있는데, 이 경우 다이의 양측은 예컨대 다수의 다이-다이 또는 다이-웨이퍼 용례로 다른 기판 또는 다이에 결합될 것이다. 다이의 양측을 준비하는 것은, 유전체 거칠기 사양 및 금속층(예컨대, 구리 등) 리세스(recess) 사양을 만족하도록 양 표면을 마무리하는 것을 포함한다. 예컨대, 결합 표면에 있는 전도성 상호 연결 구조물은 결합 표면의 절연 재료의 바로 아래로 약간 리세싱(recessing)될 수 있다. 결합 표면 아래의 리세스의 양은 장치 또는 용례의 치수 공차, 사양 또는 물리적 제한에 의해 결정될 수 있다. 하이브리드 표면은 화학 기계적 연마(CMP) 공정 등을 사용하여 다른 다이, 웨이퍼 또는 다른 기판과의 결합을 위해 준비될 수 있다.
일반적으로, 유전성 층과 하나 이상의 금속 피쳐(feature)(예컨대, 매립된 전도성 상호 연결 구조물)의 조합을 포함하는 직접 결합 표면이 함께 결합될 때, 유전성 표면은 먼저 낮은 온도에서 결합하고 그 후에 피쳐의 금속이 풀림(annealing) 동안에 가열됨에 따라 팽창하게 된다. 금속의 팽창으로 인해, 양 결합 표면으로부터 금속이 일체화된 전도성 구조물 안으로 결합될 수 있다(금속-금속 결합). 기판과 금속 둘 다가 풀림 동안에 가열될 때, 기판의 열팽창 계수(CTE)에 대한 금속의 열팽창 계수(CTE)에 의해, 일반적으로, 금속이 특정 온도(예컨대, ∼300℃)에서 기판 보다 훨씬 더 많이 팽창하게 된다. 예컨대, 구리의 CTE는 16.7이고, 반면에 용융 실리카의 CTE는 0.55 이며 그리고 규소의 CTE는 2.56이다.
어떤 경우에, 기판에 대한 금속의 더 큰 팽창은 적층된 다이 또는 웨이퍼를 직접 결합하는 데에 문제가 될 수 있다. 금속 패드가 실리콘 관통 전극(TSV) 위에 위치되면, TSV 금속의 팽창은 패드 금속의 팽창에 기여할 수 있다. 어떤 경우에, 팽창하는 금속이 결합 표면 위쪽으로 상승함에 따라, 조합된 금속 팽창은 결합 표면의 국부적인 층간 박리를 야기할 수 있다. 예컨대, 팽창된 금속은 적층된 다이의 결합된 유전성 표면을 분리시킬 수 있다.
접착제가 없는 직접 결합과 같은 결합을 위해 다양한 마이크로 전자 장치를 준비하기 위한 공정 단계를 포함하여 대표적인 기술 및 장치가 개시된다. 다양한 실시 형태에서, 특히, 결합될 하나의 또는 두 장치의 결합 표면에 TSV 또는 TSV 위의 결합 패드가 주어질 때, 금속 팽창으로 인한 층간 박리의 가능성을 줄여주는 기술을 사용할 수 있다. 예컨대, 한 실시 형태에서는, TSV는 부분적으로 장치의 기판을 통해 연장될 수 있고, 금속 접촉 패드가 TSV에 대해 오프셋되어 결합 표면에 배치될 수 있다. 예컨대, 접촉 패드는 TSV와 겹치지 않도록 배치된다. 접촉 패드는 하나 이상의 전도성 트레이스 등을 사용하여 TSV에 전기적으로 연결될 수 있다.
접촉 패드가 TSV에 대해 오프셋되어 위치되는 실시 형태에서, 패드의 오프셋에 의해, TSV의 금속 팽창이 패드의 금속 팽창과 조합되는 것이 회피되어, 그렇지 않으면 생길 수 있는 층간 박리가 줄어들어가 없어질 수 있다.
다양한 실행예에서, 예시적인 공정은 제1 결합 표면을 갖는 제1 기판 안으로 실리콘 관통 전극(TSV)을 매립하는 것을 포함하고, 제1 TSV는 제1 결합 표면에 수직하게 부분적으로 제1 기판을 통해 연장되고 제1 결합 표면에서 노출되지 않는다. 제1 금속 접촉 패드가, 제1 TSV에 대해 오프셋되어 배치되어 제1 TSV와 겹치지 않게 제1 결합 표면에 배치되고, 제1 결합 표면 아래로 부분적으로 제1 기판 안으로 연장되어 있다. 제1 금속 접촉 패드는 하나 이상의 매립 전도성 트레이스로 제1 TSV에 전기적으로 연결된다.
다양한 예에서, 접촉 패드는, 제1 금속 접촉 패드의 직경 또는 표면적 또는 제1 금속 접촉 패드를 위한 예측되는 리세스에 근거하여 선택되거나 형성될 수 있다. 예컨대, 일 실시 형태에서, 공정은, 제1 금속 접촉 패드의 재료의 팽창이 허용되도록, 추정에 근거하여 제1 결합 표면에 대한 제1 금속 접촉 패드를 위한 요구되는 리세스를 결정하고 또한 제1 금속 접촉 패드가 평탄화될 때 그 요구되는 리세스가 얻어지도록 제1 금속 접촉 패드를 경계 형상을 갖도록 선택하거나 형성하는 것을 포함한다. 이는, 평탄화의 결과로 제1 금속 접촉 패드의 표면에서 생길 수 있는 리세스의 양을 예상하는 것을 포함할 수 있다. 다른 실시 형태에서, 공정은, 예측에 근거하여, (결합 전에) 제1 금속 접촉 패드의 표면에 그 요구되는 리세스를 형성하는 것을 포함한다.
다양한 실시 형태에서, 공정은, 제1 금속 접촉 패드를 선택하고 또한 제1 접촉 패드를 TSV에 대해 오프셋시켜, 결합된 마이크로 전자 부품의 층간 박리를 줄이거나 없애는 것을 포함한다.
추가적으로 또는 대안적으로, 제1 기판의 후방측이 또한 결합을 위해 처리될 수 있다. 제1 기판의 후방측이 직접 결합될 때 TSV의 적절한 노출 및 평탄화를 용이하게 하고 결합을 위한 유전성 표면을 형성하기 위해, 미리 선택된 재료의 하나 이상의 절연 층이 제1 기판의 후방측에 증착될 수 있다.
또한, 제1 TSV, 및 제1 기판 내부의 다른 TSV를 사용하여, 열을 제1 기판 내부에서 그리고/또는 제1 기판으로부터 멀어지게 안내하거나 전달할 수 있다. 어떤 실행예에서, 열전달 TSV는 부분적으로 또는 완전히 제1 기판의 두께를 통해 연장되어 있을 수 있고, 열전도성 배리어 층을 포함할 수 있다. 이러한 예에서, 통상적으로 TSV 주위에 사용되고 열절연적인 경향이 있는 배리어 층이 대신에 열전도성 층으로 대체될 수 있다. 다양한 실행예에서, 어떤 TSV는 신호 전달 및 열전달에 사용될 수 있다.
일 실시 형태에서, 마이크로 전자 어셈블리는, 제1의 미리 결정된 최대 표면 변동을 갖는 평탄화된 형태를 갖는 제 1 결합 표면을 포함하는 제1 기판을 포함한다. 제1 관통 실리콘 전극(TSV)이 제1 기판에 매립되고 부분적으로 제1 기판을 통해 연장되어 있다. 제1 TSV는 제1 결합 표면에 수직하게 연장되어 있으며 또한 제1 결합 표면에서 노출되지 않는다.
제1 금속 접촉 패드가 제1 결합 표면에 배치되고 또한 제1 TSV에 전기적으로 연결된다. 제1 금속 접촉 패드는 제1 TSV의 위치에 대해 오프셋되어 제1 TSV와 겹치지 않으며, 제1 결합 표면 아래로 부분적으로 제1 기판 안으로 연장되어 있다. 하나 이상의 매립 전도성 트레이스가 제1 TSV를 제1 금속 접촉 패드에 전기적으로 연결한다.
다양한 실행예와 배치를 전기 및 전자 부품과 다양한 캐리어를 참조하여 논의한다. 특정한 부품(즉, 다이, 웨이퍼, 집적 회로(IC) 칩 다이, 기판 등)이 언급되지만, 이는 한정적이지 않고 논의의 용이 및 설명의 편의를 위한 것이다. 웨이퍼, 다이, 기판 등을 참조하여 논의되는 기술과 장치는, 서로 상호 접속하거나 또는 외부 회로, 시스템, 캐리어 등과 상호 접속하도록 연결될 수 있는 임의의 종류 또는 수의 전기 부품, 회로(예컨대, 집적 회로(IC), 혼합 회로, ASICS, 메모리 장치, 프로세서 등), 부품 그룹, 패키징된 부품, 구조물(예컨대, 웨이퍼, 패널, 보드, PCB 등) 등에도 적용 가능하다. 이들 상이한 부품, 회로, 그룹, 패키지, 구조물 등 각각을 총칭적으로 "마이크로 전자 부품" 이라고 말할 수 있다. 단순성을 위해, 달리 명시되어 있지 않다면, 다른 부품에 결합되는 부품을 여기서 "다이"라고 말할 것이다.
이 요약은 완전한 설명을 주기 위한 것은 아니다. 실행예는 복수의 예를 사용하여 아래에서 설명된다. 다양한 실행예 및 예가 여기서 그리고 아래에서 논의되지만, 개별 실행예와 예의 특징과 요소를 조합하여 추가의 실행예와 예도 가능하다.
상세한 설명은 첨부 도면을 참조하여 주어진다. 도면에서, 참조 번호의 가장 좌측의 자릿수(들)는 참조 번호가 가장 먼저 나타나 있는 도를 나타낸다. 서로 다른 도에서 동일한 참조 번호의 사용은 유사하거나 동일한 항목을 나타낸다.
이 논의를 위해, 도면에 도시되어 있는 장치와 시스템은 다수의 부품을 갖는 것으로 나타나 있다. 여기서 설명하는 바와 같은 장치 및/또는 시스템의 다양한 실행예는 더 적은 부품을 포함할 수 있고 또한 본 개시의 범위 내에 유지될 수 있다. 대안적으로, 장치 및/또는 시스템의 다른 실행예는 추가적인 부품 또는 설명되는 부품의 다양한 조합을 포함할 수 있고 또한 본 개시의 범위 내에 유지될 수 있다.
도 1a는 결합 패드와 TSV를 갖는 예시적인 기판의 단면을 나타낸다.
도 1b는 도 1a의 예시적인 기판의 상면도를 나타낸다.
도 2는 결합 패드와 TSV를 갖는 2개의 예시적인 결합된 기판의 단면 및 결과적으로 생긴 예시적인 층간 박리를 나타낸다.
도 3은 일 실시 형태에 따른, TSV에 대해 오프셋되어 위치되는 결합 패드를 갖는 예시적인 기판의 단면을 나타낸다.
도 4는 일 실시 형태에 따른, TSV에 대해 오프셋되어 위치되는 결합 패드를 갖는 예시적인 기판의 단면을 나타내며, 결합 패드는 비평탄한 표면을 갖는다.
도 5는 일 실시 형태에 따른, TSV에 대해 오프셋되어 위치되는 결합 패드 및 TSV 위쪽에 위치되는 리세스를 갖는 예시적인 기판의 단면을 나타낸다.
도 6 ∼ 14는 일 실시 형태에 따른, TSV에 대해 오프셋되어 위치되는 결합 패드를 갖는 예시적인 기판의 단면을 나타내며, 기판의 예시적인 후방측 공정을 도시한다.
도 15는 일 실시 형태에 따른, TSV 및 오프셋된 결합 패드를 가지며 전면-배면 대향 방식으로 결합되는 2개의 예시적인 결합된 기판의 단면을 나타낸다.
도 16은 일 실시 형태에 따른, TSV, 오프셋된 결합 패드 및 응력 리세스를 가지며 전면-배면 대향 방식으로 결합되는 2개의 예시적인 결합된 기판의 단면을 나타낸다.
도 17은 일 실시 형태에 따른, TSV, 복수의 오프셋된 결합 패드 및 응력 리세스를 가지며 전면-배면 대향 방식으로 결합되는 2개의 예시적인 결합된 기판의 단면을 나타낸다.
도 18은 일 실시 형태에 따른, TSV, 오프셋된 결합 패드 및 응력 리세스를 가지며 배면-배면 대향 방식으로 결합되는 2개의 예시적인 결합된 기판의 단면을 나타낸다.
도 19는 일 실시 형태에 따른, TSV, 오프셋된 결합 패드 및 응력 리세스를 가지며 전면-전면 대향 방식으로 결합되는 2개의 예시적인 결합된 기판의 단면을 나타낸다.
도 20은 다양한 실시 형태에 따른, 다이의 열관리에 사용되는 예시적인 TSV 의 도를 나타낸다.
도 21은 일 실시 형태에 따른, 결합된 기판의 층간 박리를 줄이거나 없애기 위해 마이크로 전자 어셈블리를 형성하는 예시적인 공정을 도시하는 문자 흐름도이다.
개요
도 1a(단면 프로파일도를 나타냄) 및 도 1b(상면도를 나타냄)를 참조하면, 패턴화된 금속 및 산화물 층이 다이, 웨이퍼 또는 다른 기판(이하, "다이(102)" 라고함) 상에 하이브리드 결합(또는 DBI®) 표면 층으로서 빈번히 제공된다. 대표적인 장치 다이(102)는 다양한 기술을 사용하여 형성될 수 있고, 베이스 기판(104) 및 하나 이상의 절연 또는 유전성 층(106)을 포함한다. 베이스 기판(104)은 규소, 게르마늄, 유리, 석영, 유전성 표면, 직접 또는 간접 갭 반도체 재료 또는 층 또는 다른 적절한 재료로 구성될 수 있다. 절연 층(106)은 기판(104) 위에 증착되거나 형성되며, 산화물, 질화물, 산질화물, 산탄화물, 탄화물, 탄질화물, 다이아몬드, 다이아몬드형 재료, 유리, 세라믹, 유리 세라믹 등과 같은 무기 유전성 재료 층으로 구성될 수 있다.
장치 웨이퍼(102)의 결합 표면(108)은, 절연층(106)에 매립되는, 예컨대 접촉 패드(110), 트레이스(112), 및 다른 상호 연결 구조물과 같은 전도성 피쳐(feature)를 포함할 수 있고, 이 피쳐는, 서로 대향하는 장치들의 각각의 결합 표면(108)에 있는 전도성 피쳐(110)가 결합 중에 짝을 이루어 결합될 수 있도록 배치된다. 결합된 전도성 피쳐(110)는 적층된 장치 사이에서 (예컨대, 신호, 전력을 위한) 연속적인 전도성 상호 연결부를 형성할 수 있다.
상감(damascene) 공정(등)을 사용하여, 절연층(106)에 매립 전도성 피쳐(110)를 형성할 수 있다. 전도성 피쳐(110)는 금속(예컨대, 구리 등) 또는 다른 전도성 재료 또는 재료의 조합물로 구성될 수 있고, 구조물, 트레이스, 패드, 패턴 등을 포함할 수 있다. 어떤 예에서, 전도성 피쳐(110)의 재료가 증착되기 전에 배리어 층이 그 전도성 피쳐(110)를 위한 공동부에 증착될 수 있으며, 그래서, 그 배리어 층은 전도성 피쳐(110)와 절연층(106) 사이에 배치된다. 전도성 피쳐(110)의 재료가 절연층(106) 안으로 확산되는 것을 방지하거나 줄이기 위해 배리어 층은 예컨대 탄탈륨 또는 다른 전도성 재료로 구성될 수 있다. 전도성 피쳐(110)가 형성된 후에, 절연층(106)과 전도성 피쳐(110)를 포함하여, 장치 웨이퍼(102)의 노출 표면은 (예컨대, CMP를 통해) 평탄화되어 평평한 결합 표면(108)을 형성할 수 있다.
결합 표면(108)의 형성은, 직접 결합을 위한 표면(108)을 준비하기 위해 유전체 거칠기 사양 및 금속층(예컨대, 구리 등) 리세스(recess) 사양을 만족하도록 표면(108)을 마무리하는 것을 포함한다. 다시 말해, 결합 표면(108)은, 매우 최소한의 표면 형태 변동을 가지면서, 평평하고 가능한 한 매끄럽도록 형성된다. 화학 기계적 연마(CMP), 건식 또는 습식 엣칭 등과 같은 다양한 통상적인 공정을 사용하여, 낮은 표면 거칠기를 얻을 수 있다. 이들 공정에 의해, 신뢰성 있는 결합을 있게 하는 평평한 매끄러운 표면(108)이 제공된다
양면 다이(102)의 경우에, 준비된 결합 표면(108)을 갖는 패턴화된 금속 및 절연 층(106)이 다이(102)의 양측에 제공될 수 있다. 절연 층(106)은 전형적으로(일반적으로 nm-수준의 거칠기까지) 아주 평탄하며, 금속 층(예컨대, 매립 전도성 피쳐(110))이 결합 표면(108) 바로 아래에 있거나 리세싱된다. 절연 층(106)의 표면(108) 아래의 리세스의 양은 전형적으로 치수 공차, 사양 또는 물리적 제한에 의해 결정된다. 결합 표면(108)은 종종, 화학 기계적 연마(CMP) 단계 및/또는 다른 준비 단계를 사용하여, 다른 다이, 웨이퍼, 또는 다른 기판과의 직접 결합을 위해 준비된다.
어떤 매립 전도성 피쳐 또는 상호 연결 구조물은, 준비된 표면(108) 아래로 부분적으로 유전성 기판(106) 안으로 연장되어 있는 금속 패드(110) 또는 전도성 트레이스(112)를 포함할 수 있다. 예컨대, 어떤 패턴화된 금속(예컨대, 구리) 피쳐(110 또는 112)는 약 0.5 ∼ 2 미크론의 두께를 가질 수 있다. 이들 피쳐(110 또는 112)의 금속은 풀림(annealing) 동안에 가열됨에 따라 팽창될 수 있다. 다른 전도성 상호 연결 구조물은, 결합 표면(108)에 수직하게 부분적으로 또는 완전히 기판(102)을 통해 연장되어 있고 다량의 금속을 포함하는 금속(예컨대, 구리) 실리콘 관통 전극(TSV)(114) 등을 포함할 수 있다. 예컨대, TSV(114)는 기판(102)의 두께에 따라 약 50 미크론으로 연장되어 있을 수 있다. TSV(114)의 금속은 또한 가열시 팽창될 수 있다. 도 1a에 나타나 있는 바와 같이, 패드(110) 및/또는 트레이스(112)는 TSV(114)에 전기적으로 연결되거나 그렇지 않을 수 있다.
도 2를 참조하면, 다이(102)는, 금속 패드(110), 트레이스(112) 및/또는 TSV(114)를 갖는 다른 다이(102)에 예컨대 접착제 없이 직접 결합될 수 있다. 금속 패드(110)가 TSV(114) 위에 배치되면(TSV(114)와 겹치고 또한 그에 물리적으로 또한 전기적으로 연결되어), TSV(114) 금속의 팽창은 패드(110) 금속의 팽창에 기여할 수 있다. 어떤 경우에, 팽창하는 금속이 결합 표면(108) 위쪽으로 상승함에 따라, 조합된 금속 팽창에 의해 TSV(114)(또는 TSV(114)/패드(110) 조합)의 위치에서 결합 표면의 국부적인 층간 박리(202)가 생길 수 있다. 예컨대, 팽창된 금속은 적층된 다이(102)의 결합된 유전성 표면(108)을 분리시킬 수 있다.
예시적인 실시 형태
도 3 ∼ 5를 참조하면, 다양한 실시 형태에서, 금속 팽창으로 인한 층간 박리의 가능성을 줄여주는 기술을 사용할 수 있다. 예컨대, 한 실시 형태에서, 접촉 패드(110)는, TSV(114)와 겹치지 않고 TSV(114)에 대해 오프셋되어 결합 표면(108) 에 배치될 수 있다. 접촉 패드(110)는 결합 표면(106) 아래로 부분적으로 유전성 층(106) 안으로 연장되어 그 유전성 층(106) 안에 매립될 수 있고, 또한 트레이스(112) 등을 사용하여 TSV(114)에 전기적으로 연결될 수 있다. 어떤 실시 형태에서, 금속 패드(110)의 크기는, 패드(110)의 재료, 패드의 두께, 및 CMP 처리 중의 예상되는 리세스에 근거하여 선택될 수 있다.
다양한 실시예에서, 접촉 패드(110)를 TSV(114)에 대해 오프셋되게 배치함으로써(예컨대, 접촉 패드(110)는 TSV(114) 위에 배치되지 않거나 또는 TSV(114)와 겹치지 않음), 다이(102)가 열 풀림되고 TSV(114)의 금속과 접촉 패드(110)가 팽창할 때, 결합된 다이(102)의 층간 박리가 줄어들거나 없어진다. 실행예에서, TSV(114)는 그의 팽창하는 금속을 오프셋된 패드(110)의 팽창하는 금속에 기여하지 않을 것이다(또는 그럴 가능성이 더 적음). 따라서, 패드(110)의 미리 결정된 리세스는 패드(110)의 재료 팽창을 가능하게 하기에 충분할 수 있다.
일 실시 형태에서, 접촉 패드(110)의 크기는, 접촉 패드(110)의 재료의 부피 및 접촉 패드(110)의 재료의 열팽창 계수(CTE)에 근거하여, 접촉 패드(110)의 재료가 미리 선택된 온도(∼300°)로 가열될 때 팽창하게 될 양을 추정하고 또한 접촉 패드(110)의 재료가 미리 선택된 온도로 가열될 때 팽창하게 될 양을 예측하여, 선택되거나 형성된다. 미리 결정된 온도에서의 접촉 패드(110) 재료의 팽창의 추정 및 예측에 근거하여 접촉 패드(110)를 결합 표면(108)에 대한 미리 결정된 리세스 깊이(또는 양)를 갖도록 접촉 패드(110)를 리세싱하는 것을 포함하여, 접촉 패드(110)는 유전성 층(106)의 결합 표면(108)과 함께 평탄화된다.
한 실시 형태에서, 접촉 패드(110)는, (예측된 금속 팽창을 수용하기 위해) 요구되는 리세스 깊이를 제공하도록 선택적으로 엣칭될 수 있다(산성 엣칭, 플라즈마 산화 등을 통해). 다른 예에서, 도 4에 나타나 있는 바와 같이, 패드(110) 또는 대응하는 TSV(114)는, 팽창 버퍼로서 비평탄한 정상 표면을 갖도록 선택되거나 형성되거나 또는 처리될 수 있다. 예컨대, 도 4를 참조하면, 패드(110)의 정상 표면은 재료 팽창을 위한 추가 공간(402)을 허용하기 위해 라운딩되거나 돔형이거나 볼록하거나 오목하거나 불규칙하거나 또는 다른 식으로 평평하지 않게 되도록 형성되거나 선택적으로 엣칭될 수 있다.
추가적인 공간(402)은, 접촉 패드(110)의 재료가 가열될 때 팽창하게 될 양의 예측에 근거하여 결정되고 형성될 수 있다. 다양한 실행예에서, 접촉 패드(110)의 정상 표면은 증착 동안에 비평탄하게 형성될 수 있고, 또는 접촉 패드(110)의 형성 후에 엣칭되거나, 연삭되거나 연마되거나 또는 다른 식으로 비평탄하게 될 수 있다. 어떤 경우에, 패드(110)의 정상 표면은 결합 표면(108)의 CMP 동안에 비평탄하게 만들어질 수 있다.
추가로 또는 대안적으로, 금속 패드(110) 주위의 유전체(106)는, 패드(110)의 금속이 팽창될 수 있도록 형성 또는 성형될 수 있다. 한 예에서, CMP 공정을 사용하여, 금속 패드(110) 주위에서 유전체(106)의 표면(108)을 성형할 수 있고, 또는 다른 실시예에서는 다른 공정이 사용될 수 있으며, 그래서 패드(110) 주위의 유전체(106)는 금속 팽창을 허용하는 리세스 또는 다른 틈을 포함한다.
일 실시 형태에서, 유전체(106)는, 결합 표면(108)이 준비되고 있는 중에 (예컨대, CMP로) 리세싱될 수 있다. 그 실시 형태에서 금속 패드(110) 및 유전체(106)는 동시에 리세싱될 수 있다(하지만 상이한 속도로). 예컨대, 공정은 금속 패드(110)를 리세싱하는 중에 금속 패드(110)의 가장자리 주위에서 유전성 층(106)에 침식부를 형성할 수 있다.
다양한 실시 형태에서, 패드(110) 및/또는 TSV(114)는 구리, 구리 합금 등으로 구성된다. 추가 실시 형태에서, 패드(110) 및/또는 TSV(114)의 재료는 금속 팽창 및 가능한 결과적인 층간 박리를 제어하도록 변화될 수 있다. 예컨대, 어떤 실시 형태에서, 패드(110) 및/또는 TSV(114)는 아마도 더 낮은 CTE를 갖는 상이한 전도성 재료로 구성될 수 있다. 어떤 실시 형태에서, TSV(114)는 접촉 패드(110)와는 다른 전도성 재료(더 낮은 CTE를 가짐)로 구성될 수 있다. 예컨대, TSV(114)는 텅스텐, 합금 등으로 구성될 수 있다.
다른 실시 형태에서, TSV(114)의 재료의 부피는 금속 팽창 및 결과적인 층간 박리에 대한 가능성을 제어하도록 변화될 수 있다. 예컨대, 어떤 실시 형태에서는, 층간 박리가 설계 사양 내에서 허용 가능한 경우에, 미리 선택된 재료 부피(예컨대, 더 작은 재료 부피)를 갖는 TSV(114)가 사용될 수 있다. TSV(114)의 부피를 미리 선택하는 것은, TSV(114)의 예측된 재료 팽창에 근거할 수 있다.
대안적으로, TSV(114)의 정상 표면은 결합 표면(108)에서 노출되고 접촉 패드로서 사용되도록 배치될 수 있다. 이러한 배치에 의해, 금속 패드(110)와 TSV(114)의 팽창이 조합되는 것이 회피되어 층간 박리가 최소화되거나 없어질 수 있다.
다른 실행예에서, 도 5에 나타나 있는 바와 같이, 리세스(502)가 결합 표면(108)에 또한 절연 층(106)의 일부분을 통해 배치되어, z-방향으로의 TSV(114)의 재료 팽창을 위한 응력 완화를 제공한다. 예컨대, 리세스(502)는 유전성 층(106)을 엣칭하여 형성될 수 있다. 실행예에서, 리세스(502)의 적어도 일부분이 TSV(114) 위에(예컨대, 그와 겹쳐) 배치된다. 리세스(502)는, TSV(114)의 팽창의 예측을 사용하여, TSV(114)의 특정한 금속의 부피에 근거하여, 예컨대 TSV(114)의 부피에 맞게 조정될 수 있다. 어떤 경우에, 리세스(502)의 직경 또는 면적은 TSV(114)의 직경 또는 단면적 보다 크다.
리세스(502)는 TSV(114)를 노출시키거나 그렇지 않을 수 있다. 리세스(502)는 TSV(114)의 정상부 또는 트레이스(112)까지 연장되는 깊이를 가질 수 있는데(예컨대, TSV(114) 또는 트레이스(112)와 접촉하는 것이 요구되면), 하지만, 일반적으로 리세스(502)의 깊이는 더 얕고 TSV(114) 및/또는 트레이스(112)는 절연층(106)의 일부분으로 덮혀 유지된다. 리세스(502)는 개방된 상태로 남겨지거나 유순한 재료와 같은 재료로 채워질 수 있다.
결합 표면(108)이 (예컨대, CMP로) 준비된 후에, 다이(102)는 금속 패드(110), 트레이스(112) 및/또는 TSV(114)를 갖는 다른 다이(102)에 예컨대 접착제 없이 직접 결합될 수 있다. 서로 대향하는 다이(102)들의 짝이룸 접촉 패드(110)들이 결합하여 단일 전도성 상호 연결부를 형성함에 따라 TSV(114) 재료 및 패드(110) 재료는 가열 풀림 동안에 팽창된다. 그러나, TSV(114)의 팽창하는 금속은 접촉 패드(110)의 팽창하는 금속과 조합되지 않기 때문에(접촉 패드(110)가 TSV(114)로부터 오프셋되어 있으므로), 금속 팽창은 결합 표면의 층간 박리를 야기하지 않는다.
또한, 접촉 패드(110)가 충분히 리세싱되어 있으면, 접촉 패드(110)의 팽창하는 금속은 적층된 다이(102)의 결합된 유전성 표면(108)을 분리시키지 않는다(도 15 ∼ 19 참조요). 접촉 패드(110)(예컨대, 구리를 포함할 수 있음)가 유전체(106)(예컨대, 산화물을 포함할 수 있음)에 비해 연질이기 때문에, CMP와 같은 표면 준비 공정을 사용하여 다이(102)의 결합 표면(108)을 준비할 때, 결합 표면(108) 상의 금속 패드(110)는 유전체(106)에 대해 리세싱될 수 있다(의도적으로 또는 비의도적으로).
다양한 실시 형태에서, 금속 패드(110)의 리세싱의 양은, 사용되는 표면 준비 기술(예컨대, 사용되는 화학적 조합, 연마 장비의 속도 등), 유전성 층(106) 및 금속 패드(110)의 재료, 금속 패드(110)의 간격 또는 밀도, 및 금속 패드(110)의 크기(예컨대, 면적 또는 직경)에 근거하여 예측 가능하다. 그 실시 형태에서, 결합된 다이(102)의 층간 박리를 피하기 위해, 금속 패드(110)의 면적 또는 직경은 리세스 예측 및 금속 패드(110)의 예상 금속 팽창에 근거하여 선택될 수 있다(예컨대, 특정한 금속 두께에 대해).
실시 형태에서, TSV(114)로부터 오프셋되어 위치되는 접촉 패드(110)의 형상과 크기는 층간 박리를 피하기 위해 리세스 예측 및 금속 패드(110)의 예상 금속 팽창에 근거하여 맞춰지거나 선택될 수 있다.
추가 실시 형태
도 6 ∼ 14는 다양한 실시 형태에 따른 후방측 다이(102) 처리의 예를 도시한다. 다이(102)가 적층되고 접착제 없이 직접 결합되는 어떤 실행예에서, 후방측(602)이 직접 결합을 위해 준비될 때, 다이(102)의 후방측(602)은 정상측 결합 표면(108)과는 다른 준비를 받을 수 있다. 다이(102)의 후방측(602)에 유전성 층(106)을 형성하는 것 대신에, 후방측(602)은 공정 단계를 줄이고, 제조 비용을 줄이거나 또는 다른 이유로 다르게 준비될 수 있다.
일 실행예에서, 후방측(602)은 TSV(114)의 후방 단부가 노출되도록 준비되어, 전도성 패드, 상호 연결부 또는 다른 전도성 결합 표면에의 결합을 위한 접촉 표면으로서 사용된다. 준비는, 하나 이상의 절연 재료 층을 증착하고 또한 절연 재료를 평탄하게 하여(예컨대, CMP를 통해) TSV(114)를 노출시키는 것을 포함할 수 있다. 그러나, 어떤 경우에, 가열 풀림 동안에 TSV(114)의 재료의 팽창에 의해, 절연 재료 및/또는 기판(104)이 손상될 수 있다.
일 실시 형태에서, 도 6 ∼ 14에 나타나 있는 바와 같이, 상이한 잔류 응력 특성을 갖는 무기 유전성 재료의 하나 이상의 층이 후방측(602)에 증착되어, 다이(102)의 장치측에서의 응력을 균형잡고 또한 싱귤레이션(singulation) 후의 다이 뒤틀림을 최소화할 수 있다. 절연 재료 층은 다이(102)의 후방측(602) 상의 결합 표면으로서 평탄화되거나 다른 식으로 준비될 수 있다.
도 6에 나타나 있는 바와 같이, TSV(114)는 다이(102)의 결합 표면(108)에 대해 횡방향으로 다이(102) 내부에 배치된다. 유전성 라이너 및 확산 배리어(604)가 TSV(114)를 둘러싸고 있어, TSV(114)의 금속(예컨대, 구리)이 베이스 기판(104)의 재료(예컨대, 규소) 안으로 확산되는 것을 방지한다. 라이너와 확산 배리어 층(604)이 온전한 상태로 TSV(114)의 바닥 단부를 노출시키기 위해 베이스 기판(104)은 얇게되고 또한 선택적으로 엣칭된다. 일 실시 형태에서, 도 6에 나타나 있는 바와 같이, 다른 확산 배리어(606)가 다이(102)의 후방측(602)의 표면에 증착된다. 일 예에서, 확산 배리어(606)는 질화물 등과 같은 유전체를 포함한다.
다양한 실시 형태에서, 다른 잔류 응력 특성을 가질 수 있는 하나 이상의 유전성 층이 다이(102)의 후방측(602) 상에 증착되어, TSV(114)의 재료가 팽창할 때 다이(102)의 손상을 방지한다. 예컨대, 산화물과 같은 제1 저온 유전체를 포함하는 제1 층(608)이 확산 층(606) 위를 포함하여 후방측(602) 위에 증착될 수 있다. 도 7은 형성된 접착 패드(110)가 전방측 결합 표면(108)에 있는 이 상황을 나타낸다.
도 8에 나타나 있는 바와 같이, 후방측(602)은, 하나 이상의 유전성 층(608)을 포함하여 평탄화되어(예컨대, CMP를 통해), 직접 결합을 위한 평평하고 매끄러운 결합 표면을 형성하게 된다. 나머지 유전성 층(608)은 유전성 층(608)의 잔류 응력 특성에 근거하여 뒤틀림 제어에 도움을 줄 수 있다.
일 실시 형태에서, 도 9 및 10에 나타나 있는 바와 같이, 접촉 패드(1004)(또는 다른 전도성 구조물)이 다이(102)의 후방측(602)에서 TSV(114)에 연결될 수 있다. 도 9에 나타나 있는 바와 같이, 제1 저온 산화물 응력 층(608)(어떤 실행예에서는 결합 층을 또한 포함함)의 증착 후에, 제2 유전성 층(902)(저온 산화물을 포함할 수 있음)이 제1 층(608) 위에 증착될 수 있다. 두 산화물 층(608, 902) 사이에는 배리어 또는 접착 층이 필요 없다. 다양한 실행예에서, 제1 층(608) 및 제2 층(902)은 유사하거나 동일한 재료로 구성된다(다른 두께로). 다른 실행예에서, 제1 층(608) 및 제2 층(902)은 서로 다른 재료로 구성된다. 대안적인 실행예에서, 추가적인 유전성 층이 또한 제1 층(608)과 제2 층(902) 위에 증착될 수 있다.
후방측(602)은 패턴화되고 전도성 패드(1004)의 증착을 위해 개방된다(예컨대, 엣칭됨). 도 9에 나타나 있는 바와 같이, 산화물 층(608, 902)에 있는 개구(904)는 TSV(114)의 개구와 다른 형상을 가질 수 있다(RDL 층을 위한 개구는 원이 아닌 선으로 될 가능성이 가장 큼).
일 실시 형태에서, 전도성 패드(1004)를 위한 개구(904)는 제2 층(902)을 통해 그리고 부분적으로(10 ∼ 1000 nm) 제1 층(608) 안으로 연장되어 있다. 도 10에 나타나 있는 바와 같이, 배리어/접착 층(1002)(티타늄/질화티타늄, 탄탈륨/질화탄탈륨 등을 포함함)이 개구(904) 안으로 증착될 수 있다(그리고 개구(904)의 전체 표면을 덮을 수 있음). 구리(등) 증착/도금(예컨대, 상감 공정)에 의해 개구(904)가 채워지고, 이 개구가 (예컨대, CMP를 통해) 평탄화되어 잉여의 구리가 제거되고 또한 결과적인 전도성 패드(1004)의 리세스가 특정된 깊이로 설정된다. 이때 후방측(602) 표면은 결합을 위한 준비가 될 수 있다. 대안적으로, 요구에 따라, 이중 상감 공정을 사용하여 전도성 구조물(1004)과 같은 상호 연결부를 형성할 수 있다.
다른 실시 형태에서, 도 11에 나타나 있는 바와 같이, 질화규소 등을 포함하는 얇은(∼10 - 500nm) 접착 층(1102)이 후방측(602)의 표면 위에(예컨대, 제2 층(902)과 전도성 패드(1004) 위에) 증착되고, 이어서 제3 유전성 층(1104)(예컨대, 산화물)이 후방측(602)을 위한 결합 층(예컨대, DBI 층)으로서 증착된다. 제3 유전성 층(1104)(정상층)의 두께 및 전도성 패드(1004)의 두께는 얇은 다이의 뒤틀림을 최소화하고 또한 요구되는 풀림 온도를 얻기 위해 조절될 수 있다. 다양한 실행예에서, 제1 층(608), 제2 층(902) 및 제3 층(1104)은 유사하거나 동일한 재료로 구성된다(다른 두께로). 다른 실행예에서, 제1 층(608), 제2 층(902) 및/또는 제3 층(1104) 중의 하나 이상은 다른 재료로 구성된다. 대안적인 실행예에서, 추가적인 유전성 층이 또한 제1 층(608), 제2 층(902) 및 제3 층(1104) 위에 증착되어, 장치측에서의 응력을 균형잡고 또한 다이 뒤틀림을 최소화할 수 있다.
도 12에 나타나 있는 바와 같이, 제3 층(1104)은 패턴화되고 패드(1204) 증착을 위해 엣칭될 수 있다. 제3 층(1104)에서 개구를 엣칭한 후에, 확산/접착 층(1202)(예컨대, Ti/TiN)이 증착되어 개구를 안대기(lining)할 수 있고, 그 후에 개구는 전도성 재료(예컨대, 구리)로 채워져(예컨대, 상감(damascene) 공정을 통해) 패드(1204)를 형성할 수 있다. 이 패드(1204) 및 제3 층(1104)은 (예컨대, CMP를 사용하여) 평탄화되어, 후방측(602)이 직접 결합을 위해 준비가 되고 또한 패드(1204)가 사양에 맞게 리세싱된다. 대안적인 실시 형태에서, 도 13에 나타나 있는 바와 같이, 이중 상감 공정을 사용하여 패드(1204)를 비아(via) 층(1302)의 일부분으로서 추가할 수 있다.
일 실행예에서, 도 14에 나타나 있는 바와 같이, 풀림 동안의 금속 팽창을 위한 응력 완화부로서 리세스(1402)가 TSV(114) 위에서 후방측(602)에 엣칭될 수 있다. 리세스(1402)는 제3 층(1104)의 표면(또는 후방측(602)의 다른 정상 마지막 층)에 또한 제3 층(1104)의 일부분을 통해 배치되어, z-방향으로의 TSV(114)의 재료 팽창을 위한 응력 완화를 제공한다. 실행예에서, 리세스(1402)의 적어도 일부분이 TSV(114) 위에(예컨대, 그와 겹쳐) 배치된다. 리세스(1402)는, TSV(114)의 재료 팽창의 예측을 사용하여, TSV(114)의 특정한 금속의 부피에 근거하여, 예컨대 TSV(114)의 부피에 맞게 조정될 수 있다. 어떤 경우에, 리세스(1402)의 직경 또는 면적은 TSV(114)의 직경 또는 단면적 보다 크다. 리세스(1402)는 개방된 상태로 남아 있을 수 있거나 또는 유순한 재료와 같은 재료로 채워질 수 있다.
다른 실시 형태에서, 대안적인 기술을 사용하여, 금속 피쳐 팽창으로 인한 층간 박리를 줄이거나 없앨 수 있고 또한 본 개시의 범위 내에 유지시킬 수 있다.
도 15 ∼ 19는, 전방측(108)과 후방측(602)이 서로 연결되어 있는, 도 6 ∼ 14에 관해 형성된 다이(102)의 예시적인 적층 배치(또는 유사한 구조)를 나타낸다. 예컨대, 도 15에는, "전면-배면 대향" 다이(102) 적층 배치의 예가 나타나 있다. 이 적층 배치에서는, 제1 다이(102)의 접촉 패드(110)가 제2 다이(102)의 접촉 패드(1204)에 결합되는 것을 포함하여, 제1 다이(102)의 전방측 결합 표면(108)이 제2 다이(102)의 후방측(602) 결합 표면에 결합된다. 일 예에서, 위에서 논의한 바와 같이, 제1 및 제2 다이(102)의 전도성 구조물(1004)은, 각각의 결합 표면(602) 아래로 제1 및 제2 다이(102)의 제2 유전성 층(902) 및 제1 유전성 층(608) 안으로 침투해 있다(제1 유전성 층(608)을 통과하지 않고).
도 16에는, "전면-배면 대향" 다이(102) 적층 배치의 다른 예가 나타나 있다. 도 16에 도시되어 있는 실시 형태에서, 각 다이(102)는 다이(102)의 후방측(602)에서 최상측 층(이 예에서는 제3 층(1104))을 통과하는 리세스(1402)를 포함한다. 위에서 논의한 바와 같이, 리세스(1402)는 가열 풀림 동안에 TSV(114)의 팽창하는 재료로부터의 응력 완화를 제공한다. 일 실행예에서, 리세스(1402)는 유순한 재료로 채워질 수 있다. 일 예에서, 위에서 논의한 바와 같이, 제1 및 제2 다이(102)의 전도성 구조물(1004)은, 각각의 결합 표면(602) 아래로 제1 및 제2 다이(102)의 제2 유전성 층(902)과 제1 유전성 층(608) 안으로 침투해 있다(제1 유전성 층(608)을 통과하지 않고).
도 17에는, "전면-배면 대향" 다이(102) 적층 배치의 추가 예가 나타나 있다. 도 17에 도시되어 있는 실시 형태에서, 각 다이(102)는 복수의 접촉 패드(110)(하나 이상의 트레이스(112) 등에 의해 각각의 TSV(114)에 연결될 수 있음) 및 복수의 접촉 패드(1204)(전도성 구조물(1004) 등에 의해 각각의 TSV(114)에 연결될 수 있음)를 포함한다. 제1 및 제2 다이(102)는, 제1 다이(102)의 복수의 접촉 패드(110)가 제2 다이(102)의 복수의 접촉 패드(1204)에 결합되도록 적층된다.
다양한 실행예에서, 다이(102)는, 가열 풀림 동안에 TSV(114)의 팽창하는 재료로부터의 응력 완화를 제공하기 위해 각각의 TSV(114) 위쪽에서 후방측(602)에 배치되는 리세스(1402)(도 17에 나타나 있는 바와 같음)를 포함할 수 있다. 일 실행예에서, 리세스(1402)는 유순한 재료로 채워질 수 있다. 일 예에서, 위에서 논의한 바와 같이, 제1 및 제2 다이(102)의 전도성 구조물(1004)은, 각각의 결합 표면(602) 아래로 제1 및 제2 다이(102)의 제2 유전성 층(902)과 제1 유전성 층(608) 안으로 침투해 있다(제1 유전성 층(608)을 통과하지 않고).
도 18에는, "배면-배면 대향" 다이(102) 적층 배치의 예가 나타나 있다. 이 적층 배치에서는, 제1 다이(102)의 접촉 패드(1204)가 제2 다이(102)의 접촉 패드(1204)에 결합되는 것을 포함하여, 제1 다이(102)의 후방측(602) 결합 표면이 제2 다이(102)의 후방측(602) 결합 표면에 결합된다. 일 예에서, 위에서 논의한 바와 같이, 제1 및 제2 다이(102)의 전도성 구조물(1004)은, 각각의 결합 표면(602) 아래로 제1 및 제2 다이(102)의 제2 유전성 층(902)과 제1 유전성 층(608) 안으로 침투해 있다(제1 유전성 층(608)을 통과하지 않고).
도 19에는, "전면-전면 대향" 다이(102) 적층 배치의 예가 나타나 있다. 이 적층 배치에서는, 제1 다이(102)의 하나 이상의 접촉 패드(110)가 제2 다이(102)의 하나 이상의 접촉 패드(110)에 결합되는 것을 포함하여, 제1 다이(102)의 전방측 결합 표면(108)이 제2 다이(102)의 전방측 결합 표면(108)에 결합된다. 나타나 있는 예에서, 접촉 패드(110)는 하나 이상의 트레이스(112) 등에 의해 각각의 다이(102)의 TSV(114)에 전기적으로 연결된다. 일 예에서, 위에서 논의한 바와 같이, 제1 및 제2 다이(102)의 전도성 구조물(1004)은, 각각의 결합 표면(602) 아래로 제1 및 제2 다이(102)의 제2 유전성 층(902)과 제1 유전성 층(608) 안으로 침투해 있다(제1 유전성 층(608)을 통과하지 않고).
다양한 실시 형태에서, 도 20에 도시되어 있는 바와 같이, 일 세트의 적층된 다이(102)의 TSV(114) 중의 하나 이상을 사용하여, 전기 신호에 추가로 또는 그 대신에 열을 전달할 수 있다. 예컨대, 어떤 경우에는, 다이(102)에 의해 발생된 열을 줄이기 위해 열싱크(또는 다른 열전달 장치)를 일 세트의 적층된 다이(102)의 다이(102)에 부착하는 것은 실용적이거나 가능하지 않을 수 있다. 이러한 경우에, 요구에 따라 열을 전달하기 위해 다른 기술을 찾을 수 있다.
실시 형태에서, 도 20에 나타나 있는 바와 같이, 부분적으로 또는 완전히 다이(102)를 통해 연장되어 있는 TSV를 포함하여 TSV(114)의 다양한 구성을 사용하여, 열을 다이(102)로부터 멀어지게(또는 다이(102)의 열발생 부분으로부 멀어지게) 전달할 수 있다. 한 다이(102)의 TSV(114)는 제2 다이(102)의 TSV(114), 접촉 패드(110), 트레이스(112) 등과 함께 사용되어, 한 다이(102)로부터 다른 다이(102)로의 열전달 등을 완성할 수 있다. 제1 다이(102)의 TSV(114)는 고성능 열전도성을 위해 제2 다이(102)의 TSV(114), 접촉 패드(110), 트레이스(112) 등에 직접 결합될 수 있다(예컨대, DBI).
일 실행예에서, TSV(114), 접촉 패드(110), 트레이스(112) 등 중의 일부는 전기적으로 부유(floating) 또는 "더미(dummy)"인 구조이며, 이 구조는 열전달에 사용될 수 있다. 이 구조는 요구에 따라 열을 고전력 다이(102)로부터 멀어지게 다른 다이(102) 또는 기판에 전달할 수 있다. 더미 접촉 패드(110)는 열전도를 위해 마지막 또는 중간 열 TSV(114)에 연결될 수 있다.
실시 형태에서, 확산 배리어 층(604)(TSV(114)를 둘러싸고 열적으로 제한적이거나 열 배리어일 수 있음)은, 어느 정도의 열전도성을 갖는 다른 재료의 확산 배리어(예컨대, 금속 또는 합금 배리어 등)로 대체될 수 있다.
공정의 예
도 21은, 결합 표면에 있는 매립된 구조물의 금속 팽창으로 인한 층간 박리의 가능성을 줄이거나 없애면서, 접착제가 없는 직접 결합과 같은 결합을 위해 다양한 마이크로 전자 부품(예컨대, 다이(102))을 준비하기 위한 대표적인 공정(2100)을 도시한다. 예컨대, TSV와 접촉 패드의 재료가 가열 풀림 동안에 팽창함에 따라, 결합 표면에 있는 실리콘 관통 전극(TSV)은 특히 접촉 패드에 연결될 때 층간 박리를 야기할 수 있다. 본 공정은 도 1 ∼ 20을 참조한다.
공정이 설명되는 순서는 한정적인 것으로 해석되어서는 안되고, 공정 내의 설명된 공정 블럭의 수는 공정 또는 대안적인 공정을 실행하기 위해 어떤 순서로도 조합될 수 있다. 추가로, 개별 블럭은, 여기서 설명되는 본 주제의 요지 및 범위에서 벗어남이 없이 공정에서 삭제될 수 있다. 또한, 본 공정은, 여기서 설명되는 본 주제의 요지 및 범위에서 벗어남이 없이, 어떤 적절한 하드웨어, 소프트웨어, 펌웨어 또는 이것들의 조합으로도 실행될 수 있다. 대안적인 실행예에서, 다른 기술들이 다양한 조합으로 본 공정에 포함될 수 있고 본 개시의 범위 내에 유지될 수 있다.
일 실행예에서, 다이, 웨이퍼 또는 다른 기판("기판")은, 베이스 기판 및 하나 이상의 유전성 층을 포함하도록 다양한 기술을 사용해 형성된다. 그 실행예에서, 블럭(2102)에서, 공정(2100)은, 제1 결합 표면(예컨대, 결합 표면(108))을 갖는 제1 기판 안으로 제1 실리콘 관통 전극(TSV)(예컨대, TSV(114))을 매립하는 것을 포함하고, 제1 TSV는 제1 결합 표면에 수직하게 또한 제1 결합 표면에서 노출되지 않게 부분적으로 제1 기판을 통해 연장되어 있다.
실행예에서, 블럭(2104)에서, 공정은, 제1 TSV에 대해 오프셋되어 있고 제1 TSV와 겹치지 않으며 또한 제1 결합 표면 아래로 부분적으로 제1 기판 안으로 연장되어 있는 제1 금속 접촉 패드(예컨대, 접촉 패드(110))를 제1 결합 표면에 배치하는 것을 포함한다. 일 실행예에서, 본 공정은, 제1 금속 접촉 패드의 재료의 부피 및 제1 금속 접촉 패드의 재료의 CTE에 근거하여, 제1 금속 접촉 패드의 재료가 미리 선택된 온도로 가열될 때 팽창하게 될 양을 예측하고 또한 그 예측에 근거하여 제1 금속 접촉 패드를 선택하는 것을 포함한다. 일 예에서, 선택은 제1 금속 접촉 패드의 직경 또는 표면적을 선택하는 것을 포함한다.
다른 예에서, 본 공정은, 제1 금속 접촉 패드의 재료의 팽창이 허용되도록, 제1 결합 표면에 대한 제1 금속 접촉 패드를 위한 요구되는 리세스를 결정하고 또한 제1 금속 접촉 패드가 평탄화될 때 그 요구되는 리세스가 얻어지도록 제1 금속 접촉 패드를 경계 형상을 갖도록 선택하는 것을 포함한다. 일 실시 형태에서, 공정은, 제1 금속 접촉 패드의 직경 또는 면적에 근거하여, 평탄화의 결과로 제1 금속 접촉 패드의 표면에서 생길 수 있는 리세스의 양을 예상하고, 또한 그 예상에 근거하여 제1 금속 접촉 패드를 선택하는 것을 포함한다
일 실행예에서, 본 공정은, 제1 금속 접촉 패드의 재료의 팽창이 허용되도록제1 결합 표면에 대한 제1 금속 접촉 패드를 위한 요구되는 리세스를 결정하고 또한 제1 금속 접촉 패드의 표면에서 그 요구되는 리세스를 형성하는 것을 포함한다. 한 예에서, 공정은 제1 금속 접촉 패드의 표면을 돔형 또는 비평탄한 형태를 갖도록 형성하는 것을 포함한다.
블럭(2106)에서, 공정은 하나 이상의 매립 전도성 트레이스(예컨대, 전도성 트레이스(112))로 제1 금속 접촉 패드를 제1 TSV에 전기적으로 연결하는 것을 포함한다.
일 실행예에서, 공정은 제1 결합 표면을 직접 결합을 위한 미리 결정된 최대 표면 변동을 갖도록 평탄화하고 또한 제1 금속 접촉 패드를 제1 결합 표면에 대한 미리 결정된 리세스를 갖도록 평탄화하는 것을 포함한다.
일 실행예에서, 공정은 제1 TSV 위쪽에서 제1 결합 표면에 리세스(예컨대, 리세스(502))를 형성하는 것을 포함한다. 한 예에서, 본 공정은, 제1 TSV의 재료의 부피 및 제1 TSV의 재료의 열팽창 계수(CTE)에 근거하여, 제1 TSV의 재료가 미리 선택된 온도로 가열될 때 팽창하게 될 양을 추정하고, 또한 제1 TSV의 재료의 부피 및 제1 TSV의 재료의 열팽창 계수(CTE)에 근거하여, 제1 결합 표면에 있는 리세스의 깊이와 면적을 결정하는 것을 포함한다. 예컨대, 본 공정은 제1 결합 표면의 리세스를 제1 TSV의 직경 보다 미리 결정된 양 만큼 더 큰 직경을 갖도록 형성하는 것을 포함할 수 있다.
일 실행예에서, 본 공정은, 절연 층의 반대편에 있는 제1 기판의 제2 표면에 하나 이상의 절연 응력 완화 층을 증착하고 또한 그 하나 이상의 응력 완화 층을 평탄화하여 제2의 미리 결정된 최대 표면 변동을 갖는 제2 결합 표면을 형성하는 것을 포함한다. 일 예에서, 본 공정은 제1 기판의 제2 표면에 제1 저온 절연 층을 증착하고 제1 저온 절연 층 위에 제2 저온 절연 층을 증착하며 또한 제2 저온 절연 층 위에 제3 절연 층을 증착하여 제2 결합 표면을 형성하는 것을 포함한다.
일 실행예에서, 본 공정은 제2 저온 절연 층을 패턴화하고, 제1 TSV 위에서 개구를 엣칭하고(개구는 제2 저온 절연 층을 통해 그리고 부분적으로 제1 저온 절연 층을 통해 연장됨), 개구 내에 전도성 재료를 증착하여 제1 TSV에 전기적으로 연결되는 전도성 패드를 형성하고 그리고 제2 저온 절연 층과 전도성 패드 위에 제3 절연 층을 증착하는 것을 포함한다. 일 예에서, 본 공정은 전도성 재료를 개구 내부에 증착하기 전에 그 개구의 노출된 표면 상에 배리어 층을 증착하는 것을 포함한다.
다른 실행에에서, 본 공정은 제3 절연 층을 패턴화하고, 전도성 패드 위에서 제2 개구를 엣칭하고(제2 개구는 제3 절연 층을 통해 연장되고 전도성 패드를 노출시킴), 그리고 제2 개구 내부에 전도성 재료를 증착하여 전도성 패드에 전기적으로 연결되는 제2 접촉 패드를 형성하는 것을 포함한다.
일 실행예에서, 본 공정은 제1 기판의 제2 결합 표면에서 또는 제1 기판의 제1 결합 표면에서 직접적인 유전체-유전체 비접착 결합 기술을 사용하여 제1 기판을 제2 기판에 직접 결합하는 것을 포함한다.
대안적인 실행예에서, 본 공정은 제1 TSV, 및 제2 기판 내부에 매립되어 있고 제2 기판의 결합 표면에서 노출되는 하나 이상의 전도성 구조물을 통해 열을 제1 기판으로부터 제2 기판에 전달하는 것을 포함한다.
다양한 실시 형태에서, 일부 공정 단계는 여기서 설명된 공정 단계와 비교하여 수정되거나 제거될 수 있다.
여기서 설명된 기술, 부품 및 장치는 도 1 ∼ 21의 도시에 한정되지 않고, 본 개시의 범위에서 벗어남이 없이 다른 전기 부픔을 포함하는 다른 설계, 종류, 배치 및 구성에도 적용될 수 있다. 어떤 경우에, 추가적인 또는 대안적인 부품, 기술, 순서 또는 공정을 사용하여 여기서 설명된 기술을 실행할 수 있다. 또한, 부품 및/또는 기술은 유사하거나 대략 동일한 결과를 얻으면서 다양한 조합으로 배치 및/또는 조합될 수 있다.
결론
본 개시의 실행이 구조적 특징 및/또는 방법론적 행위에 특정적인 언어로 설명되었지만, 그 실행은 설명된 특정한 특징 또는 행위에 반드시 한정되는 것은 아님을 이해할 것이다. 오히려, 그 특정한 특징 및 행위는 예시적인 장치 및 기술을 실행하는 대표적인 형태로서 개시된 것이다.

Claims (20)

  1. 마이크로 전자 어셈블리를 형성하는 방법으로서,
    제1 결합 표면을 갖는 제1 기판 안으로 제1 실리콘 관통 전극(TSV)을 제공하는 단계 - 제1 TSV는 제1 표면으로부터 상기 제1 기판의 적어도 일부분을 통과하는 방향으로 연장되어 있음 -;
    결합 층에 리세스(recess)를 제공하는 단계 - 적어도 하나의 제1 리세스가 상기 제1 표면에 수직인 방향으로 상기 TSV와 정렬되고 또한 적어도 하나의 제2 리세스가 오프셋되어 상기 제1 표면에 수직인 방향으로 TSV와 겹치지 않음 -; 및
    제1 금속 접촉 패드를 상기 제2 리세스에 배치하는 단계를 포함하고,
    상기 제1 금속 접촉 패드는 상기 제1 결합 표면에 있거나 또는 그로부터 약간 리세싱(recessing)되어 있고, 제1 금속 접촉 패드는 하나 이상의 매립 전도성 트레이스(trace)로 상기 제1 TSV에 전기적으로 연결되는, 마이크로 전자 어셈블리를 형성하는 방법.
  2. 제1항에 있어서,
    상기 트레이스는 재분산 층의 일부분으로서 제공되고, 재분산 층의 적어도 일부분은 상기 제1 TSV와 제1 리세스 사이에 있는, 마이크로 전자 어셈블리를 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1 리세스는 결합 공정 동안에 전도성 비아(via)의 팽창을 보상하는, 마이크로 전자 어셈블리를 형성하는 방법.
  4. 제2항에 있어서,
    상기 제1 결합 표면의 리세스를 상기 제1 TSV의 직경 보다 미리 결정된 양 만큼 더 큰 직경을 갖도록 형성하는 단계를 더 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  5. 제1항에 있어서,
    상기 제1 금속 접촉 패드의 표면을 성형하는 단계를 더 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  6. 제1항에 있어서,
    상기 제1 기판으로부터 재료를 제거하여 상기 제1 결합 표면의 반대편의 측에서 상기 TSV를 노출시키는 단계를 더 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  7. 제1항에 있어서,
    상기 제1 기판을 제2 기판에 결합하는 단계를 더 포함하고, 상기 제1 리세스는 제1 기판과 제2 기판 사이의 결합 계면에 인접해 있는, 마이크로 전자 어셈블리를 형성하는 방법.
  8. 마이크로 전자 어셈블리를 형성하는 방법으로서,
    베이스 층 및 이 베이스 층 위에 있는 절연 층을 갖는 제1 기판을 형성하는 단계 - 상기 절연 층은 제1 결합 표면을 가지며, 제1 실리콘 관통 전극(TSV)이 제1 결합 표면에 수직인 방향으로 적어도 부분적으로 제1 기판의 베이스 층을 통해 연장되어 있음 -;
    상기 제1 TSV와 겹치는 리세스를 상기 제1 결합 표면에 형성하는 단계 - 상기 리세스는 결합 단계 동안에 TSV의 열팽창을 보상하도록 구성됨 -;
    제1 금속 접촉 패드를 상기 제1 결합 표면에 배치하는 단계 - 제1 금속 접촉 패드는 제1 TSV의 위치에 대해 오프셋되어 있음 -; 및
    하나 이상의 매립 전도성 트레이스로 상기 제1 금속 접촉 패드를 상기 제1 TSV에 전기적으로 연결하는 단계를 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  9. 제8항에 있어서,
    상기 제1 결합 표면을 직접 결합을 위한 미리 결정된 최대 표면 변동을 갖도록 평탄화하고 또한 상기 제1 금속 접촉 패드를 상기 제1 결합 표면에 대한 미리 결정된 리세스를 갖도록 평탄화하는 단계를 더 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  10. 제8항에 있어서,
    상기 절연 층의 반대편에 있는 제1 기판의 제2 표면에 하나 이상의 무기 유전성 층을 증착하고 이 하나 이상의 무기 유전성 층을 평탄화하여 제2의 미리 결정된 최대 표면 변동을 갖는 제2 결합 표면을 형성하는 단계를 더 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  11. 제10항에 있어서,
    증착은, 제2 결합 표면을 형성하기 위해, 상기 제1 기판의 제2 표면에 제1 저온 절연 층을 증착하고 제1 저온 절연 층 위에 제2 저온 절연 층을 증착하며 또한 제2 저온 절연 층 위에 제3 절연 층을 증착하는 것을 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  12. 제11항에 있어서,
    상기 제2 저온 절연 층을 패턴화하는 단계;
    상기 제1 TSV 위에서 개구를 엣칭하는 단계 - 그 개구는 상기 제2 저온 절연 층을 통해 그리고 부분적으로 상기 제1 저온 절연 층을 통해 연장됨 -; 및
    상기 개구 내에 전도성 재료를 증착하여, 상기 제1 TSV에 전기적으로 연결되는 전도성 패드를 형성하는 단계; 및
    상기 제2 결합 층에 대해 전도성 재료에 또는 그 위쪽에 리세스를 형성하는 단계를 더 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  13. 제12항에 있어서,
    상기 전도성 재료를 상기 개구 내부에 증착하기 전에 그 개구의 노출된 표면 상에 접착/배리어 층을 증착하는 단계를 더 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  14. 제14항에 있어서,
    상기 제1 기판의 제2 결합 표면에서 직접적인 유전체-유전체 비접착 결합 기술을 사용하여 제1 기판을 제2 기판에 직접 결합하는 단계를 더 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  15. 제14항에 있어서,
    상기 제1 기판의 제1 결합 표면에서 직접적인 유전체-유전체 비접착 결합 기술을 사용하여 제1 기판을 제2 기판에 직접 결합하는 단계를 더 포함하는, 마이크로 전자 어셈블리를 형성하는 방법.
  16. 마이크로 전자 어셈블리로서,
    제1의 미리 결정된 최대 표면 변동을 갖는 평탄화된 형태를 갖는 제1 결합 표면을 포함하는 제1 기판;
    상기 제1 기판에 매립되고 적어도 부분적으로 제1 기판을 통해 연장되어 있고, 상기 제1 결합 표면에 수직하게 연장되어 있으며 또한 제1 결합 표면에서 노출되지 않는 제1 관통 실리콘 전극(TSV);
    상기 제1 결합 표면에 배치되고 상기 제1 TSV에 전기적으로 연결되며, 제1 TSV에 대해 오프셋되어 배치되어 제1 TSV와 겹치지 않고 또한 제1 결합 표면 아래로 부분적으로 상기 제1 기판 안으로 연장되어 있는 제1 금속 접촉 패드; 및
    상기 제1 TSV를 제1 금속 접촉 패드에 전기적으로 연결하는 하나 이상의 매립 전도성 트레이스를 포함하는 마이크로 전자 어셈블리.
  17. 제16항에 있어서,
    상기 제1 TSV 위쪽에서 상기 제1 결합 표면에 있는 리세스를 더 포함하는 마이크로 전자 어셈블리.
  18. 제16항에 있어서,
    상기 제1 기판의 제2 표면에 있는 하나 이상의 유전성 응력 완화 층을 더 포함하고, 상기 하나 이상의 응력 완화 층은 평탄화되어, 제2의 미리 결정된 최대 표면 변동을 갖는 제2 결합 표면을 형성하는, 마이크로 전자 어셈블리.
  19. 제18항에 있어서,
    상기 하나 이상의 응력 완화 층은, 제2 결합 표면을 형성하기 위해, 제1 기판의 제2 표면에 있는 제1 저온 절연 층, 제1 저온 절연 층 위에 있는 제2 저온 절연 층, 및 제2 저온 절연 층 위에 있는 제3 절연 층을 포함하는, 마이크로 전자 어셈블리.
  20. 제16항에 있어서,
    상기 제1 기판의 제1 결합 표면 또는 제1 기판의 제2 결합 표면에서 직접적인 유전체-유전체 비접착 결합 기술을 사용하여 상기 제1 기판에 직접 결합되는 제2 기판을 더 포함하는 마이크로 전자 어셈블리.
KR1020217000799A 2018-06-13 2019-06-13 마이크로 전자 어셈블리를 형성하는 방법 KR102552215B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862684505P 2018-06-13 2018-06-13
US62/684,505 2018-06-13
US16/440,633 US10998292B2 (en) 2018-06-13 2019-06-13 Offset pads over TSV
PCT/US2019/037055 WO2019241561A1 (en) 2018-06-13 2019-06-13 Offset pads over tsv
US16/440,633 2019-06-13

Publications (2)

Publication Number Publication Date
KR20210008918A true KR20210008918A (ko) 2021-01-25
KR102552215B1 KR102552215B1 (ko) 2023-07-05

Family

ID=68840253

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217000800A KR20210009426A (ko) 2018-06-13 2019-06-12 패드로서의 ｔｓｖ
KR1020217000799A KR102552215B1 (ko) 2018-06-13 2019-06-13 마이크로 전자 어셈블리를 형성하는 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020217000800A KR20210009426A (ko) 2018-06-13 2019-06-12 패드로서의 ｔｓｖ

Country Status (6)

Country Link
US (5) US11749645B2 (ko)
EP (1) EP3807927A4 (ko)
KR (2) KR20210009426A (ko)
CN (3) CN112585740A (ko)
TW (1) TW202002111A (ko)
WO (2) WO2019241417A1 (ko)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
JP2020503692A (ja) 2016-12-29 2020-01-30 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 集積された受動部品を有する接合構造物
WO2018169968A1 (en) 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) * 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10867963B2 (en) * 2019-03-14 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure and method of fabricating the same
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11315871B2 (en) * 2019-06-13 2022-04-26 Nanya Technology Corporation Integrated circuit device with bonding structure and method of forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US20210320075A1 (en) * 2019-07-26 2021-10-14 Sandisk Technologies Llc Bonded assembly containing bonding pads spaced apart by polymer material, and methods of forming the same
US11264343B2 (en) * 2019-08-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for semiconductor device and method of forming same
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11842894B2 (en) 2019-12-23 2023-12-12 Adeia Semiconductor Bonding Technologies Inc. Electrical redundancy for bonded structures
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
US20210265253A1 (en) 2020-02-25 2021-08-26 Tokyo Electron Limited Split substrate interposer with integrated passive device
CN115943489A (zh) 2020-03-19 2023-04-07 隔热半导体粘合技术公司 用于直接键合结构的尺寸补偿控制
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
US11569134B2 (en) * 2020-04-14 2023-01-31 International Business Machines Corporation Wafer backside engineering for wafer stress control
US20210335660A1 (en) 2020-04-24 2021-10-28 Nanya Technology Corporation Semiconductor structure having void between bonded wafers and manufacturing method tehreof
WO2021236361A1 (en) * 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
KR20210155696A (ko) 2020-06-16 2021-12-23 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11769752B2 (en) * 2020-07-24 2023-09-26 Micron Technology, Inc. Stacked semiconductor die assemblies with substrate heat sinks and associated systems and methods
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
WO2022147429A1 (en) * 2020-12-28 2022-07-07 Invensas Bonding Technologies, Inc. Structures with through-substrate vias and methods for forming the same
CN114743942A (zh) * 2021-01-07 2022-07-12 联华电子股份有限公司 混合式接合结构及其制作方法
US20220301981A1 (en) * 2021-03-18 2022-09-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor die including through substrate via barrier structure and methods for forming the same
US12119315B2 (en) * 2021-07-09 2024-10-15 Changxin Memory Technologies, Inc. Chip bonding method and semiconductor chip structure
EP4372789A4 (en) * 2021-08-02 2024-10-02 Huawei Tech Co Ltd CHIP STACKING STRUCTURE AND MANUFACTURING METHOD THEREFOR, AS WELL AS CHIP HOUSING STRUCTURE AND ELECTRONIC DEVICE
CN113471083B (zh) * 2021-09-03 2021-11-02 南通汇丰电子科技有限公司 一种半导体堆叠封装结构及其制备方法
US12040300B2 (en) * 2021-11-04 2024-07-16 Airoha Technology Corp. Semiconductor package using hybrid-type adhesive
TWI780985B (zh) * 2021-11-16 2022-10-11 力晶積成電子製造股份有限公司 半導體結構及其製造方法
US20230343734A1 (en) * 2022-04-25 2023-10-26 Adeia Semiconductor Bonding Technologies Inc. Expansion controlled structure for direct bonding and method of forming same
US20240120312A1 (en) * 2022-10-05 2024-04-11 Tokyo Electron Limited Shifted multi-via connection for hybrid bonding

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070296073A1 (en) * 2006-06-27 2007-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit and method of making the same
US20150097022A1 (en) * 2013-10-03 2015-04-09 Commissariat A L'energie Atomique Et Aux Ene Alt Process for direct bonding of two elements comprising metallic portions and dielectric materials
US20150108644A1 (en) * 2013-10-17 2015-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. 3D Integrated Circuit and Methods of Forming the Same
US20170062366A1 (en) * 2015-08-25 2017-03-02 Ziptronix, Inc. Conductive barrier direct hybrid bonding

Family Cites Families (384)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130059A (ja) 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JPH07112041B2 (ja) 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US4904328A (en) 1987-09-08 1990-02-27 Gencorp Inc. Bonding of FRP parts
US4784970A (en) 1987-11-18 1988-11-15 Grumman Aerospace Corporation Process for making a double wafer moated signal processor
JPH0272642A (ja) 1988-09-07 1990-03-12 Nec Corp 基板の接続構造および接続方法
JPH0344067A (ja) 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
US5489804A (en) 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
JP3190057B2 (ja) 1990-07-02 2001-07-16 株式会社東芝 複合集積回路装置
JP2729413B2 (ja) 1991-02-14 1998-03-18 三菱電機株式会社 半導体装置
JP2910334B2 (ja) 1991-07-22 1999-06-23 富士電機株式会社 接合方法
JPH05198739A (ja) 1991-09-10 1993-08-06 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法
CA2083072C (en) 1991-11-21 1998-02-03 Shinichi Hasegawa Method for manufacturing polyimide multilayer wiring substrate
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5236118A (en) 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
JPH0682753B2 (ja) 1992-09-28 1994-10-19 株式会社東芝 半導体装置の製造方法
US5503704A (en) 1993-01-06 1996-04-02 The Regents Of The University Of California Nitrogen based low temperature direct bonding
DE59406156D1 (de) 1993-02-11 1998-07-16 Siemens Ag Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
US5516727A (en) 1993-04-19 1996-05-14 International Business Machines Corporation Method for encapsulating light emitting diodes
JPH0766093A (ja) 1993-08-23 1995-03-10 Sumitomo Sitix Corp 半導体ウエーハの貼り合わせ方法およびその装置
JP2560625B2 (ja) 1993-10-29 1996-12-04 日本電気株式会社 半導体装置およびその製造方法
JPH07193294A (ja) 1993-11-01 1995-07-28 Matsushita Electric Ind Co Ltd 電子部品およびその製造方法
US5501003A (en) 1993-12-15 1996-03-26 Bel Fuse Inc. Method of assembling electronic packages for surface mount applications
US5442235A (en) 1993-12-23 1995-08-15 Motorola Inc. Semiconductor device having an improved metal interconnect structure
US5413952A (en) 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making
JP3294934B2 (ja) 1994-03-11 2002-06-24 キヤノン株式会社 半導体基板の作製方法及び半導体基板
JPH07283382A (ja) 1994-04-12 1995-10-27 Sony Corp シリコン基板のはり合わせ方法
JPH08125121A (ja) 1994-08-29 1996-05-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR960009074A (ko) 1994-08-29 1996-03-22 모리시다 요이치 반도체 장치 및 그 제조방법
JP3171366B2 (ja) 1994-09-05 2001-05-28 三菱マテリアル株式会社 シリコン半導体ウェーハ及びその製造方法
DE4433330C2 (de) 1994-09-19 1997-01-30 Fraunhofer Ges Forschung Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
JPH08186235A (ja) 1994-12-16 1996-07-16 Texas Instr Inc <Ti> 半導体装置の製造方法
JP2679681B2 (ja) 1995-04-28 1997-11-19 日本電気株式会社 半導体装置、半導体装置用パッケージ及びその製造方法
US5610431A (en) 1995-05-12 1997-03-11 The Charles Stark Draper Laboratory, Inc. Covers for micromechanical sensors and other semiconductor devices
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP3490198B2 (ja) 1995-10-25 2004-01-26 松下電器産業株式会社 半導体装置とその製造方法
JP3979687B2 (ja) 1995-10-26 2007-09-19 アプライド マテリアルズ インコーポレイテッド ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法
KR100438256B1 (ko) 1995-12-18 2004-08-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
EP0808815B1 (de) 1996-05-14 2001-08-16 Degussa AG Verfahren zur Herstellung von Trimethylhydrochinon
US5956605A (en) 1996-09-20 1999-09-21 Micron Technology, Inc. Use of nitrides for flip-chip encapsulation
JP3383811B2 (ja) 1996-10-28 2003-03-10 松下電器産業株式会社 半導体チップモジュール及びその製造方法
US5888631A (en) 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Method for minimizing warp in the production of electronic assemblies
US6054363A (en) 1996-11-15 2000-04-25 Canon Kabushiki Kaisha Method of manufacturing semiconductor article
US5821692A (en) 1996-11-26 1998-10-13 Motorola, Inc. Organic electroluminescent device hermetic encapsulation package
KR100467897B1 (ko) 1996-12-24 2005-01-24 닛토덴코 가부시키가이샤 반도체 장치 및 이의 제조방법
US6221753B1 (en) 1997-01-24 2001-04-24 Micron Technology, Inc. Flip chip technique for chip assembly
JPH10223636A (ja) 1997-02-12 1998-08-21 Nec Yamagata Ltd 半導体集積回路装置の製造方法
JP4026882B2 (ja) 1997-02-24 2007-12-26 三洋電機株式会社 半導体装置
US5929512A (en) 1997-03-18 1999-07-27 Jacobs; Richard L. Urethane encapsulated integrated circuits and compositions therefor
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6322600B1 (en) 1997-04-23 2001-11-27 Advanced Technology Materials, Inc. Planarization compositions and methods for removing interlayer dielectric films
JP4032454B2 (ja) 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
US6097096A (en) 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
JPH11186120A (ja) 1997-12-24 1999-07-09 Canon Inc 同種あるいは異種材料基板間の密着接合法
US6137063A (en) 1998-02-27 2000-10-24 Micron Technology, Inc. Electrical interconnections
EP0951068A1 (en) 1998-04-17 1999-10-20 Interuniversitair Micro-Elektronica Centrum Vzw Method of fabrication of a microstructure having an inside cavity
US6147000A (en) 1998-08-11 2000-11-14 Advanced Micro Devices, Inc. Method for forming low dielectric passivation of copper interconnects
US6316786B1 (en) 1998-08-29 2001-11-13 International Business Machines Corporation Organic opto-electronic devices
JP2000100679A (ja) 1998-09-22 2000-04-07 Canon Inc 薄片化による基板間微小領域固相接合法及び素子構造
SG99289A1 (en) 1998-10-23 2003-10-27 Ibm Chemical-mechanical planarization of metallurgy
US6515343B1 (en) 1998-11-19 2003-02-04 Quicklogic Corporation Metal-to-metal antifuse with non-conductive diffusion barrier
US6409904B1 (en) 1998-12-01 2002-06-25 Nutool, Inc. Method and apparatus for depositing and controlling the texture of a thin film
US6123825A (en) 1998-12-02 2000-09-26 International Business Machines Corporation Electromigration-resistant copper microstructure and process of making
US6232150B1 (en) 1998-12-03 2001-05-15 The Regents Of The University Of Michigan Process for making microstructures and microstructures made thereby
JP3918350B2 (ja) 1999-03-05 2007-05-23 セイコーエプソン株式会社 半導体装置の製造方法
US6348709B1 (en) 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6259160B1 (en) 1999-04-21 2001-07-10 Advanced Micro Devices, Inc. Apparatus and method of encapsulated copper (Cu) Interconnect formation
JP2000311982A (ja) 1999-04-26 2000-11-07 Toshiba Corp 半導体装置と半導体モジュールおよびそれらの製造方法
US6258625B1 (en) 1999-05-18 2001-07-10 International Business Machines Corporation Method of interconnecting electronic components using a plurality of conductive studs
US6218203B1 (en) 1999-06-28 2001-04-17 Advantest Corp. Method of producing a contact structure
KR100333384B1 (ko) 1999-06-28 2002-04-18 박종섭 칩 사이즈 스택 패키지 및 그의 제조방법
JP3619395B2 (ja) 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
US6756253B1 (en) 1999-08-27 2004-06-29 Micron Technology, Inc. Method for fabricating a semiconductor component with external contact polymer support layer
US6583515B1 (en) 1999-09-03 2003-06-24 Texas Instruments Incorporated Ball grid array package for enhanced stress tolerance
US6593645B2 (en) 1999-09-24 2003-07-15 United Microelectronics Corp. Three-dimensional system-on-chip structure
JP2001102479A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6500694B1 (en) 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6333120B1 (en) 1999-10-27 2001-12-25 International Business Machines Corporation Method for controlling the texture and microstructure of plated copper and plated structure
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
AU2001247109A1 (en) 2000-04-27 2001-11-12 Nutool, Inc. Conductive structure for use in multi-level metallization and process
JP4123682B2 (ja) 2000-05-16 2008-07-23 セイコーエプソン株式会社 半導体装置及びその製造方法
US6326698B1 (en) 2000-06-08 2001-12-04 Micron Technology, Inc. Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices
JP4322402B2 (ja) 2000-06-22 2009-09-02 大日本印刷株式会社 プリント配線基板及びその製造方法
JP3440057B2 (ja) 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
TW515223B (en) 2000-07-24 2002-12-21 Tdk Corp Light emitting device
US6423640B1 (en) 2000-08-09 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Headless CMP process for oxide planarization
US6483044B1 (en) 2000-08-23 2002-11-19 Micron Technology, Inc. Interconnecting substrates for electrical coupling of microelectronic components
US6583460B1 (en) 2000-08-29 2003-06-24 Micron Technology, Inc. Method of forming a metal to polysilicon contact in oxygen environment
JP2002110799A (ja) 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
US6600224B1 (en) 2000-10-31 2003-07-29 International Business Machines Corporation Thin film attachment to laminate using a dendritic interconnection
US6552436B2 (en) 2000-12-08 2003-04-22 Motorola, Inc. Semiconductor device having a ball grid array and method therefor
JP2002353416A (ja) 2001-05-25 2002-12-06 Sony Corp 半導体記憶装置およびその製造方法
JP3705159B2 (ja) 2001-06-11 2005-10-12 株式会社デンソー 半導体装置の製造方法
DE10131627B4 (de) 2001-06-29 2006-08-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterspeichereinrichtung
JP2003023071A (ja) 2001-07-05 2003-01-24 Sony Corp 半導体装置製造方法および半導体装置
US6847527B2 (en) 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
US6555917B1 (en) 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6667225B2 (en) 2001-12-17 2003-12-23 Intel Corporation Wafer-bonding using solder and method of making the same
US20030113947A1 (en) 2001-12-19 2003-06-19 Vandentop Gilroy J. Electrical/optical integration scheme using direct copper bonding
US6660564B2 (en) 2002-01-25 2003-12-09 Sony Corporation Wafer-level through-wafer packaging process for MEMS and MEMS package produced thereby
US6624003B1 (en) 2002-02-06 2003-09-23 Teravicta Technologies, Inc. Integrated MEMS device and package
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6720212B2 (en) 2002-03-14 2004-04-13 Infineon Technologies Ag Method of eliminating back-end rerouting in ball grid array packaging
US6627814B1 (en) 2002-03-22 2003-09-30 David H. Stark Hermetically sealed micro-device package with window
US6642081B1 (en) 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US7105980B2 (en) 2002-07-03 2006-09-12 Sawtek, Inc. Saw filter device and method employing normal temperature bonding for producing desirable filter production and performance characteristics
JP4083502B2 (ja) 2002-08-19 2008-04-30 株式会社フジミインコーポレーテッド 研磨方法及びそれに用いられる研磨用組成物
US7023093B2 (en) 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
JP3918935B2 (ja) 2002-12-20 2007-05-23 セイコーエプソン株式会社 半導体装置の製造方法
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
JP3981026B2 (ja) 2003-01-30 2007-09-26 株式会社東芝 多層配線層を有する半導体装置およびその製造方法
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7135780B2 (en) 2003-02-12 2006-11-14 Micron Technology, Inc. Semiconductor substrate for build-up packages
US6908027B2 (en) 2003-03-31 2005-06-21 Intel Corporation Complete device layer transfer without edge exclusion via direct wafer bonding and constrained bond-strengthening process
DE10319538B4 (de) 2003-04-30 2008-01-17 Qimonda Ag Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
TWI275168B (en) 2003-06-06 2007-03-01 Sanyo Electric Co Semiconductor device and method for making the same
US20040262772A1 (en) 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
JP2005086089A (ja) 2003-09-10 2005-03-31 Seiko Epson Corp ３次元デバイスの製造方法
JP2005093486A (ja) 2003-09-12 2005-04-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US6867073B1 (en) 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
JP2005135988A (ja) 2003-10-28 2005-05-26 Toshiba Corp 半導体装置の製造方法
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US6927498B2 (en) 2003-11-19 2005-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad for flip chip package
US7842948B2 (en) 2004-02-27 2010-11-30 Nvidia Corporation Flip chip semiconductor die internal signal access system and method
KR100618855B1 (ko) 2004-08-02 2006-09-01 삼성전자주식회사 금속 콘택 구조체 형성방법 및 이를 이용한 상변화 메모리제조방법
US20060057945A1 (en) 2004-09-16 2006-03-16 Chia-Lin Hsu Chemical mechanical polishing process
US20060076634A1 (en) 2004-09-27 2006-04-13 Lauren Palmateer Method and system for packaging MEMS devices with incorporated getter
GB0505680D0 (en) 2005-03-22 2005-04-27 Cambridge Display Tech Ltd Apparatus and method for increased device lifetime in an organic electro-luminescent device
US7998335B2 (en) 2005-06-13 2011-08-16 Cabot Microelectronics Corporation Controlled electrochemical polishing method
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7193423B1 (en) 2005-12-12 2007-03-20 International Business Machines Corporation Wafer-to-wafer alignments
US20070145367A1 (en) 2005-12-27 2007-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure
US7348648B2 (en) 2006-03-13 2008-03-25 International Business Machines Corporation Interconnect structure with a barrier-redundancy feature
TWI299552B (en) 2006-03-24 2008-08-01 Advanced Semiconductor Eng Package structure
US7972683B2 (en) 2006-03-28 2011-07-05 Innovative Micro Technology Wafer bonding material with embedded conductive particles
US7750488B2 (en) 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
KR100825648B1 (ko) 2006-11-29 2008-04-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US9343330B2 (en) 2006-12-06 2016-05-17 Cabot Microelectronics Corporation Compositions for polishing aluminum/copper and titanium in damascene structures
US7812459B2 (en) 2006-12-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuits with protection layers
US7803693B2 (en) 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
US8134235B2 (en) 2007-04-23 2012-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional semiconductor device
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US8378357B2 (en) * 2007-08-29 2013-02-19 Sp3, Inc. Multilayered structures and methods of making multilayered structures
KR101494591B1 (ko) 2007-10-30 2015-02-23 삼성전자주식회사 칩 적층 패키지
US8435421B2 (en) 2007-11-27 2013-05-07 Cabot Microelectronics Corporation Metal-passivating CMP compositions and methods
DE102008007001B4 (de) 2008-01-31 2016-09-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Vergrößern des Widerstandsverhaltens gegenüber Elektromigration in einer Verbindungsstruktur eines Halbleiterbauelements durch Bilden einer Legierung
US20090200668A1 (en) 2008-02-07 2009-08-13 International Business Machines Corporation Interconnect structure with high leakage resistance
US8349721B2 (en) 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US8349635B1 (en) 2008-05-20 2013-01-08 Silicon Laboratories Inc. Encapsulated MEMS device and method to form the same
US9893004B2 (en) 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
US7825024B2 (en) * 2008-11-25 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming through-silicon vias
US8344503B2 (en) 2008-11-25 2013-01-01 Freescale Semiconductor, Inc. 3-D circuits with integrated passive devices
KR100945800B1 (ko) 2008-12-09 2010-03-05 김영혜 이종 접합 웨이퍼 제조방법
IT1392793B1 (it) 2008-12-30 2012-03-23 St Microelectronics Srl Condensatore integrato con piatto a spessore non-uniforme
US8476165B2 (en) 2009-04-01 2013-07-02 Tokyo Electron Limited Method for thinning a bonding wafer
KR101049083B1 (ko) 2009-04-10 2011-07-15 (주)실리콘화일 3차원 구조를 갖는 이미지 센서의 단위 화소 및 그 제조방법
WO2010138480A2 (en) 2009-05-26 2010-12-02 Rambus Inc. Stacked semiconductor device assembly
US8101517B2 (en) 2009-09-29 2012-01-24 Infineon Technologies Ag Semiconductor device and method for making same
US8482132B2 (en) 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
US8159060B2 (en) * 2009-10-29 2012-04-17 International Business Machines Corporation Hybrid bonding interface for 3-dimensional chip integration
FR2954585B1 (fr) 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
KR101559617B1 (ko) 2010-03-01 2015-10-12 오사카 유니버시티 반도체장치 및 반도체장치용 접합재
US9018768B2 (en) 2010-06-28 2015-04-28 Samsung Electronics Co., Ltd. Integrated circuit having through silicon via structure with minimized deterioration
JP5517800B2 (ja) 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
WO2012013162A1 (zh) 2010-07-30 2012-02-02 昆山智拓达电子科技有限公司 一种硅通孔互连结构及其制造方法
US8786066B2 (en) * 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
FR2966283B1 (fr) 2010-10-14 2012-11-30 Soi Tec Silicon On Insulator Tech Sa Procede pour realiser une structure de collage
US8377798B2 (en) 2010-11-10 2013-02-19 Taiwan Semiconductor Manufacturing Co., Ltd Method and structure for wafer to wafer bonding in semiconductor packaging
US8637968B2 (en) * 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8476146B2 (en) 2010-12-03 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing wafer distortion through a low CTE layer
US20120168935A1 (en) 2011-01-03 2012-07-05 Nanya Technology Corp. Integrated circuit device and method for preparing the same
US8620164B2 (en) 2011-01-20 2013-12-31 Intel Corporation Hybrid III-V silicon laser formed by direct bonding
US8988299B2 (en) 2011-02-17 2015-03-24 International Business Machines Corporation Integrated antenna for RFIC package applications
JP2012174988A (ja) 2011-02-23 2012-09-10 Sony Corp 接合電極、接合電極の製造方法、半導体装置、及び、半導体装置の製造方法
KR101780423B1 (ko) 2011-03-18 2017-09-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI467695B (zh) 2011-03-24 2015-01-01 Sony Corp 半導體裝置及其製造方法
JP6149277B2 (ja) 2011-03-30 2017-06-21 ボンドテック株式会社 電子部品実装方法、電子部品実装システムおよび基板
US8501537B2 (en) 2011-03-31 2013-08-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures formed using such methods
US8716105B2 (en) 2011-03-31 2014-05-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures and intermediate structures formed using such methods
EP4047647A3 (en) 2011-05-24 2023-03-08 Sony Group Corporation Semiconductor device
JP5982748B2 (ja) 2011-08-01 2016-08-31 ソニー株式会社 半導体装置、半導体装置の製造方法、および電子機器
JP6031765B2 (ja) 2011-07-05 2016-11-24 ソニー株式会社 半導体装置、電子機器、及び、半導体装置の製造方法
US8697493B2 (en) 2011-07-18 2014-04-15 Soitec Bonding surfaces for direct bonding of semiconductor structures
US8441131B2 (en) 2011-09-12 2013-05-14 Globalfoundries Inc. Strain-compensating fill patterns for controlling semiconductor chip package interactions
US8692246B2 (en) 2011-09-15 2014-04-08 International Business Machines Corporation Leakage measurement structure having through silicon vias
US8742591B2 (en) 2011-12-21 2014-06-03 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer in notches around conductive TSV for stress relief
US8796853B2 (en) 2012-02-24 2014-08-05 International Business Machines Corporation Metallic capped interconnect structure with high electromigration resistance and low resistivity
US20130256913A1 (en) 2012-03-30 2013-10-03 Bryan Black Die stacking with coupled electrical interconnects to align proximity interconnects
CN103377911B (zh) 2012-04-16 2016-09-21 中国科学院微电子研究所 提高化学机械平坦化工艺均匀性的方法
JP2013243333A (ja) 2012-04-24 2013-12-05 Tadatomo Suga チップオンウエハ接合方法及び接合装置並びにチップとウエハとを含む構造体
US9412725B2 (en) 2012-04-27 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US9048283B2 (en) 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
US9142517B2 (en) 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US8809123B2 (en) 2012-06-05 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US8772946B2 (en) * 2012-06-08 2014-07-08 Invensas Corporation Reduced stress TSV and interposer structures
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US20140175614A1 (en) 2012-12-20 2014-06-26 Industrial Technology Research Institute Wafer stacking structure and method of manufacturing the same
DE102012224310A1 (de) 2012-12-21 2014-06-26 Tesa Se Gettermaterial enthaltendes Klebeband
US20140175655A1 (en) 2012-12-22 2014-06-26 Industrial Technology Research Institute Chip bonding structure and manufacturing method thereof
US9368438B2 (en) 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US8916448B2 (en) 2013-01-09 2014-12-23 International Business Machines Corporation Metal to metal bonding for stacked (3D) integrated circuits
US9082644B2 (en) 2013-01-18 2015-07-14 Infineon Technologies Ag Method of manufacturing and testing a chip package
TWI518991B (zh) 2013-02-08 2016-01-21 Sj Antenna Design Integrated antenna and integrated circuit components of the shielding module
US8946784B2 (en) 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US9230942B2 (en) 2013-02-26 2016-01-05 Sandisk Information Technology (Shanghai) Co., Ltd. Semiconductor device including alternating stepped semiconductor die stacks
US9331032B2 (en) 2013-03-06 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding and apparatus for performing the same
US9105485B2 (en) 2013-03-08 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures and methods of forming the same
US8802538B1 (en) 2013-03-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding
US9443796B2 (en) 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US9064937B2 (en) 2013-05-30 2015-06-23 International Business Machines Corporation Substrate bonding with diffusion barrier structures
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
US9040385B2 (en) 2013-07-24 2015-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for cleaning substrate surface for hybrid bonding
WO2015040784A1 (ja) 2013-09-17 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP6212720B2 (ja) 2013-09-20 2017-10-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US9723716B2 (en) 2013-09-27 2017-08-01 Infineon Technologies Ag Contact pad structure, an electronic component, and a method for manufacturing a contact pad structure
KR102104061B1 (ko) 2013-11-15 2020-04-23 삼성전자 주식회사 금속 패턴 및 압전 패턴을 포함하는 반도체 소자
US9059333B1 (en) 2013-12-04 2015-06-16 International Business Machines Corporation Facilitating chip dicing for metal-metal bonding and hybrid wafer bonding
JP2015115446A (ja) 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
US9437572B2 (en) 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
TWI538156B (zh) 2014-01-07 2016-06-11 甯樹樑 晶片間無微接觸點之晶圓級晶片堆疊結構及其製造方法
US9865523B2 (en) 2014-01-17 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Robust through-silicon-via structure
US9343433B2 (en) 2014-01-28 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with stacked dies and methods of forming the same
US9425155B2 (en) 2014-02-25 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding process and structure
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9299736B2 (en) 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
US9391109B2 (en) 2014-03-28 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Uniform-size bonding patterns
US9230941B2 (en) 2014-03-28 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure for stacked semiconductor devices
US9343369B2 (en) 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
US9472458B2 (en) 2014-06-04 2016-10-18 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
KR102275705B1 (ko) 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
US9536848B2 (en) 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
KR102274775B1 (ko) 2014-11-13 2021-07-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9394161B2 (en) 2014-11-14 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. MEMS and CMOS integration with low-temperature bonding
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9899442B2 (en) 2014-12-11 2018-02-20 Invensas Corporation Image sensor device
US10355039B2 (en) 2015-05-18 2019-07-16 Sony Corporation Semiconductor device and imaging device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US9656852B2 (en) 2015-07-06 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. CMOS-MEMS device structure, bonding mesa structure and associated method
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10075657B2 (en) 2015-07-21 2018-09-11 Fermi Research Alliance, Llc Edgeless large area camera system
US9728521B2 (en) 2015-07-23 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond using a copper alloy for yield improvement
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
CN105140144A (zh) 2015-09-02 2015-12-09 武汉新芯集成电路制造有限公司 一种介质加压热退火混合键合方法
KR102468773B1 (ko) * 2015-10-19 2022-11-22 삼성전자주식회사 반도체 소자
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US9893028B2 (en) 2015-12-28 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bond structures and the methods of forming the same
US9881882B2 (en) 2016-01-06 2018-01-30 Mediatek Inc. Semiconductor package with three-dimensional antenna
US9923011B2 (en) * 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10050018B2 (en) 2016-02-26 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and methods of forming
US10636767B2 (en) 2016-02-29 2020-04-28 Invensas Corporation Correction die for wafer/die stack
WO2017155002A1 (ja) 2016-03-11 2017-09-14 ボンドテック株式会社 基板接合方法
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US10354975B2 (en) * 2016-05-16 2019-07-16 Raytheon Company Barrier layer for interconnects in 3D integrated device
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
KR102505856B1 (ko) 2016-06-09 2023-03-03 삼성전자 주식회사 웨이퍼 대 웨이퍼 접합 구조체
US9941241B2 (en) 2016-06-30 2018-04-10 International Business Machines Corporation Method for wafer-wafer bonding
US9859254B1 (en) 2016-06-30 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and a manufacturing method thereof
US9892961B1 (en) 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
JP2018064758A (ja) 2016-10-19 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置、製造方法、および電子機器
CN106571334B (zh) 2016-10-26 2020-11-10 上海集成电路研发中心有限公司 一种硅片间的混合键合方法
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US10453832B2 (en) 2016-12-15 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structures and methods of forming same
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
CN110178212B (zh) 2016-12-28 2024-01-09 艾德亚半导体接合科技有限公司 堆栈基板的处理
JP2020503692A (ja) 2016-12-29 2020-01-30 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 集積された受動部品を有する接合構造物
US20180190583A1 (en) 2016-12-29 2018-07-05 Invensas Bonding Technologies, Inc. Bonded structures with integrated passive component
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
CN106653720A (zh) 2016-12-30 2017-05-10 武汉新芯集成电路制造有限公司 一种混合键合结构及混合键合方法
US10431614B2 (en) 2017-02-01 2019-10-01 Semiconductor Components Industries, Llc Edge seals for semiconductor packages
JP7030825B2 (ja) 2017-02-09 2022-03-07 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 接合構造物
CN106920797B (zh) 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
CN106920795B (zh) 2017-03-08 2019-03-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
WO2018169968A1 (en) 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
JP6640780B2 (ja) 2017-03-22 2020-02-05 キオクシア株式会社 半導体装置の製造方法および半導体装置
JP2018163970A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10312275B2 (en) 2017-04-25 2019-06-04 Semiconductor Components Industries, Llc Single-photon avalanche diode image sensor with photon counting and time-of-flight detection capabilities
US10580823B2 (en) 2017-05-03 2020-03-03 United Microelectronics Corp. Wafer level packaging method
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
CN107665829B (zh) 2017-08-24 2019-12-17 长江存储科技有限责任公司 晶圆混合键合中提高金属引线制程安全性的方法
CN107731668B (zh) 2017-08-31 2018-11-13 长江存储科技有限责任公司 3d nand混合键合工艺中补偿晶圆应力的方法
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11251157B2 (en) 2017-11-01 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure with hybrid bonding structure and method of fabricating the same and package
CN107993927A (zh) 2017-11-20 2018-05-04 长江存储科技有限责任公司 提高晶圆混合键合强度的方法
CN107993928B (zh) 2017-11-20 2020-05-12 长江存储科技有限责任公司 一种抑制晶圆混合键合中铜电迁移的方法
US11152417B2 (en) 2017-11-21 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Anchor structures and methods for uniform wafer planarization and bonding
US11011503B2 (en) 2017-12-15 2021-05-18 Invensas Bonding Technologies, Inc. Direct-bonded optoelectronic interconnect for high-density integrated photonics
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
JP6967980B2 (ja) 2018-01-23 2021-11-17 東京エレクトロン株式会社 接合方法、および接合装置
TWI823598B (zh) 2018-01-23 2023-11-21 日商東京威力科創股份有限公司 接合系統及接合方法
US11127738B2 (en) 2018-02-09 2021-09-21 Xcelsis Corporation Back biasing of FD-SOI circuit blocks
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US10991804B2 (en) 2018-03-29 2021-04-27 Xcelsis Corporation Transistor level interconnection methodologies utilizing 3D interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11398258B2 (en) 2018-04-30 2022-07-26 Invensas Llc Multi-die module with low power operation
US10403577B1 (en) 2018-05-03 2019-09-03 Invensas Corporation Dielets on flexible and stretchable packaging for microelectronics
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
US11171117B2 (en) 2018-06-12 2021-11-09 Invensas Bonding Technologies, Inc. Interlayer connection of stacked microelectronic components
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US10937755B2 (en) 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US20200035641A1 (en) 2018-07-26 2020-01-30 Invensas Bonding Technologies, Inc. Post cmp processing for hybrid bonding
WO2020034063A1 (en) 2018-08-13 2020-02-20 Yangtze Memory Technologies Co., Ltd. Bonding contacts having capping layer and method for forming the same
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
WO2020051737A1 (en) 2018-09-10 2020-03-19 Yangtze Memory Technologies Co., Ltd. Memory device using comb-like routing structure for reduced metal line loading
CN111211133B (zh) 2018-09-10 2021-03-30 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
CN111415941B (zh) 2018-09-20 2021-07-30 长江存储科技有限责任公司 多堆叠层三维存储器件
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
WO2020107452A1 (en) 2018-11-30 2020-06-04 Yangtze Memory Technologies Co., Ltd. Bonded memory device and fabrication methods thereof
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2020140212A1 (en) 2019-01-02 2020-07-09 Yangtze Memory Technologies Co., Ltd. Plasma activation treatment for wafer bonding
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11387202B2 (en) 2019-03-01 2022-07-12 Invensas Llc Nanowire bonding interconnect for fine-pitch microelectronics
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US20200395321A1 (en) 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
US11842894B2 (en) 2019-12-23 2023-12-12 Adeia Semiconductor Bonding Technologies Inc. Electrical redundancy for bonded structures
US20210242152A1 (en) 2020-02-05 2021-08-05 Invensas Bonding Technologies, Inc. Selective alteration of interconnect pads for direct bonding
CN115943489A (zh) 2020-03-19 2023-04-07 隔热半导体粘合技术公司 用于直接键合结构的尺寸补偿控制
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
WO2022094579A1 (en) 2020-10-29 2022-05-05 Invensas Bonding Technologies, Inc. Direct bonding methods and structures
US20220139867A1 (en) 2020-10-29 2022-05-05 Invensas Bonding Technologies, Inc. Direct bonding methods and structures
CN116762163A (zh) 2020-12-28 2023-09-15 美商艾德亚半导体接合科技有限公司 具有贯穿衬底过孔的结构及其形成方法
WO2022147429A1 (en) 2020-12-28 2022-07-07 Invensas Bonding Technologies, Inc. Structures with through-substrate vias and methods for forming the same
WO2022147459A1 (en) 2020-12-30 2022-07-07 Invensas Bonding Technologies, Inc. Structure with conductive feature and method of forming same
KR20230128062A (ko) 2020-12-30 2023-09-01 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 접합 구조
EP4302325A1 (en) 2021-03-03 2024-01-10 Adeia Semiconductor Bonding Technologies Inc. Contact structures for direct bonding
KR20230163554A (ko) 2021-03-31 2023-11-30 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 캐리어의 직접 결합 및 분리
CN117397019A (zh) 2021-03-31 2024-01-12 美商艾德亚半导体接合科技有限公司 直接结合方法和结构
US20220320036A1 (en) 2021-03-31 2022-10-06 Invensas Bonding Technologies, Inc. Direct bonding and debonding of carrier
WO2023278605A1 (en) 2021-06-30 2023-01-05 Invensas Bonding Technologies, Inc. Element with routing structure in bonding layer
CN117859202A (zh) 2021-07-16 2024-04-09 美商艾德亚半导体接合科技有限公司 用于接合结构的光学阻塞保护元件
EP4381540A1 (en) 2021-08-02 2024-06-12 Adeia Semiconductor Bonding Technologies Inc. Protective semiconductor elements for bonded structures
EP4396872A1 (en) 2021-09-01 2024-07-10 Adeia Semiconductor Technologies LLC Stacked structure with interposer
US20230067677A1 (en) 2021-09-01 2023-03-02 Invensas Bonding Technologies, Inc. Sequences and equipment for direct bonding
JP2024535904A (ja) 2021-09-24 2024-10-02 アデイア セミコンダクター ボンディング テクノロジーズ インコーポレイテッド 能動インターポーザ付きのボンデッド構造体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070296073A1 (en) * 2006-06-27 2007-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit and method of making the same
US20150097022A1 (en) * 2013-10-03 2015-04-09 Commissariat A L'energie Atomique Et Aux Ene Alt Process for direct bonding of two elements comprising metallic portions and dielectric materials
US20150108644A1 (en) * 2013-10-17 2015-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. 3D Integrated Circuit and Methods of Forming the Same
US20170062366A1 (en) * 2015-08-25 2017-03-02 Ziptronix, Inc. Conductive barrier direct hybrid bonding

Also Published As

Publication number Publication date
CN114899166A (zh) 2022-08-12
WO2019241561A1 (en) 2019-12-19
CN112470270B (zh) 2022-06-03
US20210257341A1 (en) 2021-08-19
US10998292B2 (en) 2021-05-04
EP3807927A4 (en) 2022-02-23
US11749645B2 (en) 2023-09-05
CN112585740A (zh) 2021-03-30
US20240006383A1 (en) 2024-01-04
US20240088101A1 (en) 2024-03-14
US20190385982A1 (en) 2019-12-19
KR102552215B1 (ko) 2023-07-05
EP3807927A1 (en) 2021-04-21
CN112470270A (zh) 2021-03-09
US20190385935A1 (en) 2019-12-19
TW202002111A (zh) 2020-01-01
KR20210009426A (ko) 2021-01-26
WO2019241417A1 (en) 2019-12-19
US11728313B2 (en) 2023-08-15

Similar Documents

Publication Publication Date Title
KR102552215B1 (ko) 마이크로 전자 어셈블리를 형성하는 방법
US11955445B2 (en) Metal pads over TSV
US12046571B2 (en) Low temperature bonded structures
US10879226B2 (en) Stacked dies and methods for forming bonded structures
US11244916B2 (en) Low temperature bonded structures
KR20210064388A (ko) 상호접속 구조물
TWI854981B (zh) 直通矽穿孔上方的大型金屬襯墊
US12125784B2 (en) Interconnect structures
TW202410298A (zh) 具有金屬平面層的基板穿孔以及製造其之方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant