CN107731668B - 3d nand混合键合工艺中补偿晶圆应力的方法 - Google Patents
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Abstract
本发明提出一种3D NAND混合键合工艺中补偿晶圆应力的方法，包括：在3D NAND晶圆正面沉积光阻层；在3D NAND晶圆背面沉积的张力膜；然后除去所述光阻层，并执行3D NAND晶圆与CMOS芯片的键合，最后将所述3D NAND晶圆背面张力膜粗糙化去除。本发明的方法可使得3D NAND晶圆与COMS芯片之间的晶圆弓差控制在+/‑30微米之内，使得在键合时错位减小，错位控制在150nm之内，大大提高键合成功率。且在3D NAND晶圆的正面形成光阻层，避免了整个键合工艺过程中对于3D NAND晶圆的损坏。
Description
技术领域
本发明涉及半导体制造领域，具体涉及一种3D NAND混合键合工艺中补偿晶圆应力的方法。
背景技术
随着对集成度和存储容量的需求不断提高，3D(三维)NAND存储器应运而生。3DNAND存储器是一种基于平面NAND存储器的新型产品，这种产品的主要特色是将平面结果转化为立体结构，大大节省了硅片面积，降低制造成本,增加了存储容量。在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起。目前，是分别采用不同的工艺形成3D NAND存储器阵列和外围电路，然后通过键合技术将两者键合在一起。
三维集成电路需要在两片晶圆键合的同时实现数千个芯片的内部互连，而这些需要对两片晶圆进行导电性键合，一般导电性连接可通过单纯的金属键合工艺和键合强度更高的混合键合工艺来实现，由于单纯的金属键合工艺所能达到的强度并不理想，所以混合键合工艺是目前三维集成电路中键合工艺的首选。
混合键合技术是通过在晶圆的键合界面上的同时设置有金属和绝缘物的键合工艺，并在键合过程中需要将两片晶圆的键合界面上的金属与金属对齐、绝缘物与绝缘物对齐，并在一定的温度条件下进行键合。由于在键合界面上至少同时存在着两种不同膨胀系数的材质，使得晶圆在键合的过程中，其键合界面上的金属和绝缘物在一定的温度作用下，产生不同程度的应力形变，即不均匀形变，从而在键合界面上出现界面错位，并最终导致键合失败。
发明内容
本发明的目的即是为克服上述缺陷，提出一种3D NAND混合键合工艺中补偿晶圆应力的方法，具体的技术方案如下：
一种3D NAND混合键合工艺中补偿晶圆应力的方法，包括如下步骤：
步骤1：在3D NAND晶圆正面沉积光阻层；
步骤2：倒置所述3D NAND晶圆，并其置于固定卡盘上；
步骤3：在所述3D NAND晶圆背面沉积张力膜；
步骤4：再次倒置所述3D NAND晶圆并除去所述光阻层；
步骤5：将所述3D NAND晶圆正面向下，CMOS芯片待键合面向上，将两者进行接触，并进行混合键合工艺；
步骤6：将所述3D NAND晶圆背面张力膜粗糙化去除。
优选地，所述光阻层的厚度为1μm-2μm。
优选地，所述光阻层为光刻胶。
优选地，所述光刻胶为PR。
优选地，所述张力膜为氮化物膜或氧化物膜。
优选地，如果所述3D NAND晶圆是拉应力的，则沉积氮化物膜来平衡晶圆弓；如果所述3D NAND晶圆是压应力的，则沉积氧化物膜来平衡晶圆弓。
优选地，所述氮化物膜的厚度可为0.1μm-1μm；所述氧化物膜的厚度可为0.1μm-1μm。
优选地，所述氧化物为氧化硅。
优选地，通过CVD、PVD、扩散、ALD形成所述氮化物和氧化物膜。
优选地，所述步骤4中，利用碳化的方式去除所述光阻层。
优选地，所述步骤6中，利用粗糙化的方式去除所述张力膜。
优选地，在所述步骤3中张力膜的形成，使得晶圆弓小于50微米。
本发明的优点在于：一方面在3D NAND混合键合工艺中，通过在3D NAND晶圆的背面沉积张力膜来调整晶圆弓的数值，使得3D NAND晶圆与COMS芯片之间的晶圆弓差控制在+/-30微米之内，使得在键合时错位减小，错位控制在150nm之内，大大提高键合成功率。另一方面在3D NAND晶圆的正面形成光阻层，避免了整个键合工艺过程中对于3D NAND晶圆的损坏。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中各部件的尺寸仅为说明的目的，为示意性的，并非按照比例进行绘制。
附图1是根据本发明方法在3D NAND晶圆正面沉积光阻层之后的示意图；
附图2是根据本发明方法倒装3D NAND晶圆的示意图；
附图3是根据本发明方法在3D NAND晶圆背面沉积张力膜的示意图；
附图4是根据本发明方法在去除3D NAND晶圆正面所沉积的光阻层的示意图；
附图5是根据本发明方法将3D NAND晶圆与CMOS芯片混合键合的示意图；
附图6是根据本发明方法将3D NAND晶圆背面的张力膜粗糙化去除的示意图。
附图中各附图标记指代的部件分别为：1、3D NAND晶圆；2、光阻层；3、张力膜；4、固定轨；5、COMS芯片。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在半导体制造工艺中，首先提供晶圆1，在此阶段，晶圆1是平坦的，然而在晶圆1的正面上形成深沟槽电容器的时候，深沟槽电容器的材料在高温条件下沉积且具有与晶圆1不同的热膨胀系数。当晶圆1冷却后，填充深沟槽电容器的材料收缩的程度比形成晶圆1的材料的收缩程度大。由于填充深沟槽电容器的材料粘附至晶圆1，填充深沟槽电容器的材料成为张力膜或材料，这些张应力向晶圆1的正面施加压缩力。如图1所示，上述的张力能使晶圆1发生弯曲。
通常地，CMOS等芯片的晶圆弓值可控，基本可以满足键合要求。但是3D NAND由于在三维方向上进行工艺，其晶圆弓难以控制，其晶圆弓数值较大，在进行键合时与CMOS等的芯片之间的晶圆弓差数值较大，会影响键合的成功率。通过本发明的方法，在进行3D NAND晶圆与COMS芯片进行键合时，通过对晶圆的背面形成张力膜，可使得两者之间的晶圆弓值差控制在+/-30微米之内，并且能够将键合时的接触错位控制在150nm之内。
根据本发明的实施方式，提出一种3D NAND混合键合工艺中补偿晶圆应力的方法。
步骤1：在3D NAND晶圆1弯曲的正面沉积光阻层(Photo Resist，简称PR)2光阻层。
如图1所示，晶圆1具有高拉应力，通常地，其拉应力以晶圆弓(wafer bow)来表示，通常大于100μm。在整个晶圆的正面上沉积光阻层2，用以保护晶圆1的正面在整个工艺过程中不受到破坏，其可以是可去除的光刻胶等，例如可以是丙烯(PR)膜。光阻层2通过粘附的方式形成在晶圆1的正面。光阻层1的厚度可为1μm-2μm。
步骤2：倒装3D NAND晶圆1，将与固定卡盘4相配合。
如图2所示，将3D NAND晶圆1的背面朝上倒置，置于固定卡盘4上，形成有光阻层2的正面与固定卡盘4相配合。固定卡盘4用来在后面的工艺中固定晶圆1。
步骤3：在3D NAND晶圆1的背面沉积张力膜3。
优选地，通过在晶圆的背面上形成张力膜3，以形成具有张应力的结构。在一些实施例中，这些结构包括用张力材料(tensile material)填充的沟槽。位于晶圆背面上的结构能够充分降低晶圆弯曲，从而能够进行进一步的加工。
如图3所示，张力膜3可以是氮化物膜或氧化物膜。张力膜3形成在晶圆的整个背面上，张力膜3的形成能够中和(neutralize)晶圆弯曲，使得晶圆弓(wafer bow)小于50微米。
如果晶圆是拉应力的，则沉积氮化物膜来平衡晶圆弓，膜厚度可为0.1μm-1μm；如果晶圆是压应力的，则沉积氧化物膜来平衡晶圆弓，例如氧化硅等，膜厚度可为0.1μm-1μm。
优选地，可利用CVD、PVD、扩散、ALD等方法形成所述氮化物和氧化物膜。
步骤4：再次倒装3D NAND晶圆1并除去所述光阻层2。
如图4所示，将3D NAND晶圆1再次倒置，即将正面朝上，然后去除所述光阻层2。优选地，可以利用碳化的方式去除光阻层2。
步骤5：将3D NAND晶圆1正面向下，CMOS芯片5待键合面向上，将两者进行接触，并进行混合键合工艺。此工艺步骤在固定卡盘4上完成。
如图5所示，通常地，半导体芯片制造工艺包括如下步骤：
台阶堆叠(staircase stack，简称SS)；
在堆叠层中形成沟道通孔，便于同CMOS芯片的连接，易于集成，此时的晶圆弓值差在[-50,-100]微米之间；
制作栅极线(Gate-line slit，简称GLS)，该制作过程中包括热处理,通常地，包括快速热退火，使得注入的离子能更好的被启动以及热氧化，退火和热氧化，从而制造出二氧化硅,也即场效应管的栅极，此时的高温过程使得晶圆弓值差在[-200,-250]之间；
进行后端处理(back end of the line，简称BEOL)，其主要包括布线。通常地，IC的制造包括两个主要阶段：前端工艺(front end of line；FEOL)制程以及后端工艺(backend of line；BEOL)制程，FEOL制程通常包括执行于晶圆上直到并包括形成第一“金属层级”，也就是将数个半导体装置连接在一起的金属线的制程。BEOL制程包括形成第一金属层级之后的步骤，包括所有后续金属层级的形成。为了使所制造的装置具有较大的可扩展性及复杂度，可改变金属层级的数目以适合特定的应用，例如提供四至六个金属层级，或者在另外的例子中提供多达16个或更多的金属层级。FEOL制程中所制造的组件可通过使用上述沟道通孔(垂直金属线，也被称为“过孔”)与BEOL制程中所形成的组件电性互连。在后端处理之后，使得最终晶圆弓值差在[-50,-50]微米之间；
在本申请中，经由后端处理，将晶圆弓值差调整在[-50,-50]微米之间之后，进行张力膜3的沉积，张力膜3的沉积可以是中和晶圆弯曲的氮沉积步骤，该步骤用于减低晶圆弯曲，减小最终晶圆弓值差；
在固定卡盘4上，使得CMOS芯片正面朝上，NAND阵列芯片正面朝下，进行混合键合工艺，经由上述的张力膜3的沉积，在实现混合键合之后，晶圆弯曲得到很大的拉伸改善，晶圆弓值差在[-30,-30]微米之间；
芯片封装步骤。
步骤6：将3D NAND晶圆1的背面的张力膜3粗糙化去除。
如图6所示，待3D NAND晶圆1与COMS芯片实现混合键合之后，去除形成在3D NAND晶圆1背面的张力膜3。优选地，支撑衬底(base substrate，简称BS)可以利用粗糙化(graining)处理来去除张力膜3。
通常地，惰性气体可以糙化表面，而反应性气体，例如氧气可以既糙化，又例如通过在表面上产生羟基或羧基单元，化学改变暴露于等离子体下的表面。氧气可用作等离子体气体。尽管此处没有限制，但认为氧气可提供轻微、但有效的物理糙化表面以及轻微但有效的化学改性表面。本领域的技术人员要理解，表面糙化和/或化学改性的程度将是等离子体气体和等离子体装置的操作条件(其中包括处理的时间长度)的函数。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (11)
1.一种3D NAND混合键合工艺中补偿晶圆应力的方法，包括如下步骤：
步骤1：在3D NAND晶圆正面沉积光阻层；
步骤2：倒置所述3D NAND晶圆，并将其置于固定卡盘上；
步骤3：在所述3D NAND晶圆背面沉积张力膜；
步骤4：再次倒置所述3D NAND晶圆并除去所述光阻层；
步骤5：将所述3D NAND晶圆正面向下，CMOS芯片待键合面向上，将两者进行接触，并进行混合键合工艺；
步骤6：将所述3D NAND晶圆背面张力膜粗糙化去除。
2.根据权利要求1所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：所述光阻层的厚度为1μm-2μm。
3.根据权利要求1所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：所述光阻层为光刻胶。
4.根据权利要求1所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：所述张力膜为氮化物膜或氧化物膜。
5.根据权利要求4所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：如果所述3D NAND晶圆是拉应力的，则沉积氮化物膜来平衡晶圆弓；如果所述3D NAND晶圆是压应力的，则沉积氧化物膜来平衡晶圆弓。
6.根据权利要求5所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：所述氮化物膜的厚度为0.1μm-1μm；所述氧化物膜的厚度为0.1μm-1μm。
7.根据权利要求4-6任一项所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：所述氧化物为氧化硅。
8.根据权利要求4所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：通过CVD、PVD、扩散、ALD形成所述氮化物和氧化物膜。
9.根据权利要求1所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：所述步骤4中，利用碳化的方式去除所述光阻层。
10.根据权利要求1所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：所述步骤6中，利用惰性气体或者氧气来实现粗糙化的方式去除所述张力膜。
11.根据权利要求1所述的一种3D NAND混合键合工艺中补偿晶圆应力的方法，其特征在于：在所述步骤3中张力膜的形成，使得晶圆弓小于50微米。
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|---|---|---|---|---|
| JPS54115071A (en) * | 1978-02-28 | 1979-09-07 | Mitsubishi Electric Corp | Semiconductor element |
| WO1993026041A1 (en) * | 1992-06-17 | 1993-12-23 | Harris Corporation | Bonded wafer processing |
| US9099526B2 (en) * | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| CN103617944B (zh) * | 2013-10-21 | 2016-04-27 | 中国电子科技集团公司第五十五研究所 | 基于光刻胶的临时键合及去键合的方法 |
| CN105097431A (zh) * | 2014-05-09 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆正面的保护方法 |
| US20160204078A1 (en) * | 2015-01-14 | 2016-07-14 | International Business Machines Corporation | Bonding process using temperature controlled curvature change |
| CN105702564B (zh) * | 2016-03-29 | 2018-10-16 | 上海华力微电子有限公司 | 一种改善晶圆翘曲度的方法 |
| CN106952812A (zh) * | 2017-03-31 | 2017-07-14 | 成都海威华芯科技有限公司 | 一种GaN器件键合方法 |
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