KR101559617B1 - 반도체장치 및 반도체장치용 접합재 - Google Patents
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05664—Palladium [Pd] as principal constituent
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- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29111—Tin [Sn] as principal constituent
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- H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/29118—Zinc [Zn] as principal constituent
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L2224/325—Material
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- H01L2224/325—Material
- H01L2224/32505—Material outside the bonding interface, e.g. in the bulk of the layer connector
- H01L2224/32507—Material outside the bonding interface, e.g. in the bulk of the layer connector comprising an intermetallic compound
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- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83439—Silver [Ag] as principal constituent
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- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83444—Gold [Au] as principal constituent
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- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83447—Copper [Cu] as principal constituent
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- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83455—Nickel [Ni] as principal constituent
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- H01L2224/83463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/83464—Palladium [Pd] as principal constituent
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Abstract
본 발명에 의한 기판(110)에 반도체 부재(120)를 적층시킨 반도체장치(100)는, 반도체 부재(120)와 기판(110)이, 아연을 주성분으로 하는 반도체장치용 접합재(130)를 개재하여 접합된다. 또 기판(110)의 표면 및 반도체 부재(120) 표면의 적어도 한쪽에, 반도체장치용 접합재(130)의 확산을 방지하는 피복층이 형성된다. 또한 피복층(140)은 질화물, 탄화물 또는 탄질화물로 이루어지는 배리어층(141)과, 귀금속으로 이루어지는 보호층(142)을 적층시켜 구성된다. 또 배리어층(141)을 구성하는 질화물, 탄화물 또는 탄질화물은, 기판(110)에 형성된 절연층(111)을 구성하는 물질이 가진 자유에너지보다 작은 자유 에너지를 갖도록 선택된다.
Description
본 발명은 기판에 반도체 부재를 적층시킨 반도체장치, 및 반도체 부재와 기판을 접합하는 반도체장치용 접합재에 관한 것이다.
일반적으로, 반도체 실장공정에서는 다이(반도체소자)와 기판이 접합재에 의해 접합된다. 예를 들어, 특허문헌 1에는 반도체소자가 다이패드에 다이 어태치된 반도체장치가 개시되어 있다.
그러나 특허문헌 1의 반도체장치에는, 접합재의 주성분으로서, 융점이 낮은 납이 이용되고 있다. 예를 들어, 하이브리드 자동차에 사용되고 있는 파워모듈은, 대전류로 인해 디바이스 자체에 발열이 일어남과 더불어, 엔진에 근접해 있으므로, 가혹한 온도환경에 놓여진다. 따라서 200℃ 이상의 고온에서의 사용을 상정한 차세대 파워 반도체(SiC반도체 칩)의 다이 어태치용 접합재로는 내열 안정성이 부족하며, 접합재로는 사용할 수 없다.
본 발명은 차세대 파워 반도체로서 개발되고 있는 GaN반도체나 SiC반도체 등의 화합물반도체장치, 및 반도체장치의 다이 어태치용 접합재로서 내열 안정성이 뛰어난 반도체장치용 접합재를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명에 관한 반도체장치의 특징적 구성은, 기판에 반도체 부재를 적층시킨 반도체장치이며, 상기 반도체 부재와 상기 기판은, 아연을 주성분으로 하는 반도체장치용 접합재를 개재하여 접합된다.
배경기술 항목에서 설명한 바와 같이, 종래의 반도체장치에서는, 반도체 부재와 기판과의 접합을 위하여 납을 주성분으로 하는 반도체장치용 접합재가 이용되어 왔다. 그러나 이들 반도체장치용 접합재는 융점이 낮으며, 200℃ 이상의 고온에서의 사용을 상정한 차세대 파워 반도체로서 개발되고 있는GaN반도체나 SiC반도체의 다이 어태치용 접합재로서는 내열 안정성이 부족하므로, 사용에 견디지 못한다. 한편, 본 발명의 반도체장치라면, 융점이 420℃인 아연을 주성분으로 하는 반도체장치용 접합재를 이용하므로, 300℃까지의 온도사이클에 견딜 수 있는 내열 피로성이 뛰어난 차세대 파워 반도체장치를 얻을 수 있다.
본 발명의 반도체장치의 바람직한 형태에 의하면, 반도체장치용 접합재의 확산을 방지하는 피복층이, 기판 표면 및 반도체 부재 표면의 적어도 한쪽에 형성된다. 따라서 기판과 반도체장치용 접합재와의 반응 및/또는 반도체 부재와 반도체장치용 접합재와의 반응이 방지되어, 강도가 약한 반응층이 형성되는 것을 방지할 수 있다. 그 결과, 기판과 반도체장치용 접합재와의 접합강도 및/또는 반도체 부재와 반도체장치용 접합재와의 접합강도가 유지되어, 신뢰성이 뛰어난 반도체장치를 얻을 수 있다.
본 발명의 반도체장치의 바람직한 형태에 의하면, 상기 피복층은, 질화물, 탄화물 또는 탄질화물로 이루어지는 배리어층과, 귀금속으로 이루어지는 보호층을 적층시켜 구성된다. 배리어층을 형성함으로써, 반도체장치용 접합재가 기판에 확산되는 것을 방지할 수 있다. 또 귀금속(특히 Au)은 피복층에 대한 반도체장치용 접합재의 젖음성을 향상시킨다. 그 결과, 반도체장치용 접합재와 기판과의 양호한 접합이 가능해진다.
본 발명의 반도체장치의 바람직한 형태에 의하면, 상기 배리어층을 구성하는 질화물, 탄화물 또는 탄질화물은, 상기 기판에 형성된 절연층을 구성하는 물질이 가진 자유에너지보다 작은 자유에너지를 갖도록 선택된다. 따라서 배리어층의 활성화가 억제되어, 기판 또는 반도체 부재를 구성하는 물질이 반도체장치용 접합재 쪽으로 이동하지 않는다. 이로써, 기판과 반도체장치용 접합재와의 반응 및 반도체 부재와 반도체장치용 접합재와의 반응을 방지할 수 있어, 강도가 약한 반응층이 형성되는 것을 방지할 수 있다. 그 결과, 신뢰성 높은 반도체장치를 얻을 수 있다.
본 발명의 반도체장치의 바람직한 형태에 의하면, 상기 배리어층을 구성하는 물질은 TiN이며, 상기 보호층을 구성하는 물질은 Au, Ag, Cu, Ni 또는 Pd이고, 상기 기판에 포함되는 절연층을 구성하는 물질은 Si3N4, Al2O3, 또는 AlN이다. 예를 들어, 배리어층을 구성하는 물질로서의 TiN은, 기판에 포함되는 절연층을 구성하는 물질로서의Si3N4가 가진 자유에너지보다 작은 자유에너지를 갖는다. 또 Ti과 N와의 결합력이, Ti과 Zn과의 결합력 및 N와 Zn과의 결합력보다 크다. 따라서 기판과 반도체장치용 접합재와의 반응을 방지할 수 있어, 강도가 약한 반응층이 형성되는 것을 방지할 수 있다. 그 결과, 상기와 마찬가지로, 신뢰성 높은 반도체장치를 얻을 수 있다. 또 보호층을 구성하는 물질로서의 Au, Ag, Cu, Ni 또는 Pd은, 피복층에 대한 반도체장치용 접합재의 젖음성을 향상시키므로, 반도체장치용 접합재와의 접합면에 Au층, Ag층, Cu층, Ni층 또는 Pd층을 형성하면, 접합면에서의 보이드 생성을 억제할 수 있어, 양호한 접합면을 얻을 수 있다.
본 발명의 반도체장치의 바람직한 형태에 의하면, 상기 아연의 순도는 90중량% 이상이다. 아연은 유연성이 뛰어나며 도전성이 양호한 금속이다. 따라서 반도체장치용 접합재에 아연을 90중량% 이상 함유시킴으로써, 반도체장치의 구부러짐이나 꺾임 등, 충격으로 인해 취약하게 파괴되는 것을 피할 수 있다. 여기서, 아연의 순도는 99.9999중량% 이상인 것이 바람직하다. 고순도의 아연을 이용함으로써, 반도체장치용 접합재의 연신율을 향상시킬 수 있다.
본 발명의 반도체장치의 바람직한 형태에 의하면, 상기 배리어층의 두께는 100㎚에서 2000㎚의 범위 내이며, 상기 보호층의 두께는 20㎚에서 500㎚의 범위 내이다. 이 정도의 두께 범위이면, 배리어층에 의해, 반도체장치용 접합재의 확산을 방지하는 것이 충분히 가능해지며, 또 보호층에 의해, 반도체장치용 접합재의 산화 및 오염을 확실하게 방지할 수 있다.
본 발명의 반도체장치의 바람직한 형태에 의하면, 상기 반도체장치용 접합재는 불순물원소를 포함한다. 불순물원소를 포함함으로써, 반도체장치용 접합재의 특성을 개선할 수 있다. 여기서 불순물원소는, Ca, Mn, Ti, Cr, Ni, V 및 Nb로 이루어지는 군에서 선택된, 적어도 하나의 원소를 포함하는 것이 바람직하다. 이와 같은 불순물원소의 첨가에 의해, 반도체장치용 접합재의 연성을 향상시킴과 동시에 산화를 억제할 수 있다.
상기 과제를 해결하기 위하여, 본 발명에 관한 반도체장치용 접합재의 특징적 구성은, 기판에 반도체 부재를 적층시킨 반도체장치에 있어서, 상기 반도체 부재와 상기 기판을 접합하는 반도체장치용 접합재이며, 아연을 주성분으로 한다.
본 발명에 관한 반도체장치용 접합재에 의하면, 상기에서 설명한 본 발명의 반도체장치와 마찬가지의 작용효과를 얻을 수 있다. 본 발명에 관한 반도체장치용 접합재는, 융점이 420℃인 아연을 주성분으로 하는 반도체장치용 접합재이므로, 이를 사용하면, 300℃까지의 온도사이클에 견딜 수 있는 내열 피로성이 뛰어난 차세대 파워 반도체장치를 얻을 수 있다.
도 1은 본 발명의 실시형태에 관한 반도체장치를 나타내는 모식도.
도 2는 각종 질화물의 자유에너지 변화를 나타내는 그래프.
도 3은 열충격시험 후의 열충격시험용 시료1의 단면 사진을 나타내는 도.
도 4는 열충격시험 후의 열충격시험용 시료2의 단면 사진을 나타내는 도.
도 5는 열충격시험 후의 열충격시험용 비교시료의 단면 사진을 나타내는 도.
도 6은 전단시험용 시료의 구성 및 전단시험 결과를 설명하는 도로서, (a)는 전단시험용 시료의 구성을 나타내는 모식도이며, (b)는 전단시험 결과를 나타내는 그래프.
도 7은 인장시험용 시편의 모식도.
도 8(a) 및 (b)는 인장시험의 결과를 나타내는 그래프.
도 9(a) 및 (b)는 인장시험의 결과를 나타내는 그래프.
도 10(a)~(e)는 순아연 및 불순물원소가 첨가된 아연의 표면 상(像)을 나타내는 도.
도 11(a) 및 (b)는 불순물원소가 첨가된 아연 및 순아연의 표면 상을 나타내는 도.
도 12는 시료의 산화시간에 대한 중량 증가량의 변화를 나타내는 그래프.
도 13(a) 및 (b)는 인장시험의 결과를 나타내는 그래프.
도 14(a) 및 (b)는 인장시험의 결과를 나타내는 그래프.
도 2는 각종 질화물의 자유에너지 변화를 나타내는 그래프.
도 3은 열충격시험 후의 열충격시험용 시료1의 단면 사진을 나타내는 도.
도 4는 열충격시험 후의 열충격시험용 시료2의 단면 사진을 나타내는 도.
도 5는 열충격시험 후의 열충격시험용 비교시료의 단면 사진을 나타내는 도.
도 6은 전단시험용 시료의 구성 및 전단시험 결과를 설명하는 도로서, (a)는 전단시험용 시료의 구성을 나타내는 모식도이며, (b)는 전단시험 결과를 나타내는 그래프.
도 7은 인장시험용 시편의 모식도.
도 8(a) 및 (b)는 인장시험의 결과를 나타내는 그래프.
도 9(a) 및 (b)는 인장시험의 결과를 나타내는 그래프.
도 10(a)~(e)는 순아연 및 불순물원소가 첨가된 아연의 표면 상(像)을 나타내는 도.
도 11(a) 및 (b)는 불순물원소가 첨가된 아연 및 순아연의 표면 상을 나타내는 도.
도 12는 시료의 산화시간에 대한 중량 증가량의 변화를 나타내는 그래프.
도 13(a) 및 (b)는 인장시험의 결과를 나타내는 그래프.
도 14(a) 및 (b)는 인장시험의 결과를 나타내는 그래프.
[실시형태]
도 1, 도 2를 참조하여 본 발명의 반도체장치 및 반도체장치용 접합재에 관한 실시형태를 설명하고, 도 3 내지 도 14를 참조하여 본 발명의 실시예를 설명한다. 여기서, 본 발명은 이하의 실시형태에 한정되지 않는다.
도 1은 본 발명의 실시형태에 관한 반도체장치(100)를 나타내는 모식도이다. 반도체장치(100)는 기판(110)에 반도체 부재(120)를 적층시킨 구성을 갖는다. 기판(110)과 반도체 부재(120)는, 아연을 주성분으로 하는 반도체장치용 접합재(130)를 개재하여 접합된다. 반도체장치용 접합재(130)는, 다이 어태치재(반도체용 다이본드재)로서 반도체제조과정에서 이용된다. 박막층상, 페이스트상, 필름상 등의 형상으로 제공되며, 반도체 부재(예를 들어 다이칩)와 기판을 접합하는 접착재이다. 아연을 주성분으로 하는 재료의 융점은 약 420℃이므로, 300℃ 정도의 고온에서도 융해되는 일이 없으며, 다이 어태치재(반도체용 다이본드재)로서의 기능을 발휘할 수 있다.
기판(110)은, 절연층(111)과, 절연층(111)의 양면에 접합된 Cu층(제1 Cu층(112)과 제2 Cu층(113))을 포함한다. 기판(110)의 표면에, 반도체장치용 접합재(130)의 확산을 방지하는 제1 피복층(140)이 형성된다. 제1 피복층(140)은, 질화물, 탄화물 또는 탄질화물로 이루어지는 제1 배리어층(141)과, 귀금속으로 이루어지는 제1 보호층(142)을 적층시켜 구성된다.
반도체 부재(120)의 표면에, 반도체장치용 접합재(130)의 확산을 방지하는 제2 피복층(150)이 형성된다. 제2 피복층(150)은, 질화물, 탄화물 또는 탄질화물로 이루어지는 제2 배리어층(151)과, 귀금속으로 이루어지는 제2 보호층(152)을 적층시켜 구성된다.
반도체 부재(120)를 구성하는 물질은, 예를 들어 SiC이며, 반도체장치(100)는 SiC반도체장치로서 기능한다. 또 반도체 부재(120)를 구성하는 물질은 GaN일 수 있으며, 그 경우, 반도체장치(100)는 GaN반도체장치로서 기능한다. 또 절연층(111)을 구성하는 물질은, 예를 들어 Si3N4이나, 절연체로서 기능하는 한 Si3N4에 한정되지 않는다. 예를 들어, 절연층(111)은 Al2O3, 또는 AlN일 수 있다. 또는 절연층(111)은 다른 세라믹스이어도 된다.
제1 보호층(142) 및 제2 보호층(152)의 두께는 20㎚에서 500㎚ 정도인 것이 바람직하다. 제1 보호층(142) 및 제2 보호층(152)은 귀금속으로 구성되며, 예를 들어 Au, Ag, Cu, Ni 또는 Pd을 채용할 수 있다. Au, Ag, Cu, Ni 또는 Pd은, 반도체장치용 접합재(130)의 젖음성을 확보하여, 반도체장치용 접합재의 오염을 방지한다. 반도체장치용 접합재(130)와의 접합면에 Au층, Ag층, Cu층, Ni층 또는 Pd층을 형성하면, 접합면에서의 보이드 생성을 억제할 수 있어, 양호한 접합면을 얻을 수 있다.
제1 배리어층(141) 및 제2 배리어층(151)의 두께는 100㎚에서 2000㎚ 정도인 것이 바람직하다. 이 정도의 두께이면, 배리어층에 의해 반도체장치용 접합재(130)의 확산을 방지하는 것이 충분히 가능해진다. 제1 배리어층(141) 및 제2 배리어층(151)을 구성하는 질화물, 탄화물 또는 탄질화물은, 절연층(111)을 구성하는 물질이 가진 자유에너지보다 작은 자유에너지를 갖도록 선택된다. 따라서 각 배리어층(141, 151)의 활성화가 억제되어, 기판(110) 또는 반도체 부재(120)를 구성하는 물질이 반도체장치용 접합재(130) 쪽으로 이동하지 않는다. 이로써, 기판과 반도체장치용 접합재와의 반응 및 반도체 부재와 반도체장치용 접합재와의 반응을 방지할 수 있어, 강도가 약한 반응층이 형성되는 것을 방지할 수 있다. 그 결과, 신뢰성 높은 반도체장치를 얻을 수 있다.
도 2는 각종 질화물의 자유에너지 변화를 나타내는 그래프이다. 세로축은 반응(Me+N2→Me-nitride)의 자유에너지 변화(㎉/mol)를 나타내며, 가로축은 온도(℃)를 나타낸다. 도 2를 참조하면, NbN, TiN, Ta2N 및 ZrN은, Si3N4 보다 반응의 자유에너지 변화가 작다. 예를 들어, 절연층을 구성하는 물질이 Si3N4이면, 제1 배리어층(141) 및 제2 배리어층(151)을 구성하는 물질은, 예를 들어 TiN을 선택할 수 있다. TiN은, Si3N4가 가진 자유에너지보다 작은 자유에너지를 갖는다. 그 외에 제1 배리어층(141) 및 제2 배리어층(151)을 구성하는 물질로는 NbN, TiN, Ta2N 및 ZrN을 이용할 수 있다. 여기서, 제1 배리어층(141) 및 제2 배리어층(151)을 구성하는 물질이 탄화물인 경우에는, 예를 들어 TiC, TaC, ZrC, NbC 등을 이용할 수 있다. 또 TiC 또는 NbC로 구성된 제1 배리어층(141) 및 제2 배리어층(151)을 형성할 경우, 미리 Ti 또는 Nb로 구성된 제1 배리어층(141) 및 제2 배리어층(151)을 형성한 후, 반도체 부재(120)를 구성하는 SiC와 Ti 또는 Nb가 반응함에 의해, 제1 배리어층(141) 및 제2 배리어층(151)을 구성하는 물질을 TiC 또는 NbC로 변화시켜도 된다. 이 반응은 고상상태에서 발생시켜도 되나, 메탈배리어(예를 들어 Ti)가 액체 중으로 용융되면 SiC와의 반응이 더욱 발생되기 쉬워진다. 또는 제1 배리어층(141) 및 제2 배리어층(151)을 구성하는 물질은, TiCN 등의 탄질화물이라도 된다. 그리고 제1 배리어층(141) 및 제2 배리어층(151)은, 서로 다른 물질로 구성되어도 된다.
이상, 도 1 및 도 2를 참조하여 본 발명의 반도체장치(100) 및 반도체장치용 접합재(130)에 관한 실시형태를 설명하였다. 여기서, 반도체장치(100)에서, 기판(110)과 반도체 부재(120)가, 아연을 주성분으로 하는 반도체장치용 접합재(130)를 개재하여 접합되어 있는 한, 기판(110)의 표면에 제1 피복층(140)이 형성되는 것에 한정되지 않는다. 또 마찬가지로, 반도체 부재(120)의 표면에 제2 피복층(150)이 형성되는 것에 한정되지 않는다. 기판(110)의 표면에 제1 피복층(140)이 형성되지 않을 경우가 있을 수 있으며, 반도체 부재(120)의 표면에 제2 피복층(150)이 형성되지 않을 경우가 있을 수 있다.
또한 제1 피복층(140)과 제2 피복층(150)에 있어서, 반도체장치용 접합재(130)와의 접합면에 귀금속층이 형성되어 있는 한, 제1 보호층(142)과 제2 보호층(152)은 각각, 귀금속층의 단일층에 한정되는 것은 아니다. 제1 보호층(142)과 제2 보호층(152) 중의 적어도 한쪽이, 귀금속층의 단일층에 더하여, 적어도 한층의 금속층을 가질 수 있다. 또 제1 보호층(142)과 제2 보호층(152)은 각각, 예를 들어 Ni층과 Au층을 포함한 귀금속층과 같이, 복수의 귀금속층이 포함될 수 있다. 또한 반도체장치용 접합재(130)는, 아연을 주성분으로 한다면, 미량의 불순물이 첨가될 수 있다. 반도체장치용 접합재(130)에서, 주성분으로서의 아연의 순도는 90중량% 이상이나, 고순도(99.99중량% 이상)인 것이 바람직하다.
본 발명의 반도체장치 및 반도체장치용 접합재에 의하면, 융점이 420℃인 아연을 주성분으로 하는 반도체장치용 접합재를 이용하므로, 300℃까지의 온도사이클에 견딜 수 있고 내열피로성이 뛰어난 차세대 파워 반도체장치를 얻을 수 있다. 또 반도체장치용 접합재의 확산을 방지하는 피복층이 기판 표면에 형성되므로, 기판과 반도체장치용 접합재와의 반응이 방지되어, 강도가 약한 반응층이 형성되는 것을 방지할 수 있다. 그 결과, 기판과 반도체장치용 접합재와의 접합강도가 유지되며, 신뢰성 높은 반도체장치를 얻을 수 있다.
특히, 배리어층을 구성하는 물질이 TiN이고, 보호층을 구성하는 물질이 Au, Ag, Cu, Ni 또는 Pd이며, 기판에 포함되는 절연층을 구성하는 물질이 Si3N4, Al2O3, 또는 AlN인 경우에, 본 발명의 바람직한 반도체장치의 구성이 얻어진다. 예를 들어, 배리어층을 구성하는 물질로서의 TiN은, 기판에 포함되는 절연층을 구성하는 물질로서의 Si3N4가 가진 자유에너지보다 작은 자유에너지를 갖는다. 또 Ti과 N의 결합력이, Ti과 Zn과의 결합력 및 N와 Zn과의 결합력보다 크다. 따라서 기판과 반도체장치용 접합재와의 반응을 방지할 수 있어, 강도가 약한 반응층이 형성되는 것을 방지할 수 있다. 그 결과, 상기와 마찬가지로 신뢰성 높은 반도체장치를 얻을 수 있다. 또 보호층을 구성하는 물질로서의 Au, Ag, Cu, Ni 또는 Pd는 피복층에 대한 반도체장치용 접합재의 젖음성을 향상시키므로, 반도체장치용 접합재와의 접합면에 Au층, Ag층, Cu층, Ni층 또는 Pd층을 형성하면, 접합면에서의 보이드 생성을 억제할 수 있어, 양호한 접합면을 얻을 수 있다.
전술한 바와 같이, 반도체장치용 접합재(130)에 있어서, 주성분인 아연에 미량의 불순물원소가 첨가되어도 된다. 불순물원소는, 예를 들어 칼슘(Ca), 망간(Mn), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 바나듐(V) 및 니오브(Nb)로 이루어지는 군에서 선택된 적어도 하나의 원소를 포함하는 것이 바람직하다. 여기서 Ca은 알칼리토류금속이며, Mn, Ti, Cr, Ni, V 및 Nb는 천이금속이다. 특히 Ni, V 및 Nb는 고융점금속으로도 불린다. 이와 같은 불순물원소의 첨가에 의해, 반도체장치용 접합재(130)의 연성을 향상시킴과 동시에, 반도체장치용 접합재(130)의 산화를 저감시킬 수 있다. 불순물원소로서, 아연보다 산화되기 쉬운 원소를 이용함으로써, 반도체장치용 접합재(130) 표면에, 아연의 보호막이 될 산화막이 형성되는 것으로 생각된다. 또 반도체장치용 접합재(130)에서 순도가 높은 아연을 이용함으로써, 연성을 향상시킬 수 있다.
여기서, 노출된 구리가 200℃ 이상의 온도환경 하에 노출되면, 산화가 현저하게 진행되어, 구리와 SiC 및 구리와 세라믹스 각각의 계면에 산화물이 생성되어, 강도가 저하되어 버리는 경우가 있다. 이에 반해, 제1 배리어층(141)을 구성하는 물질로서 TiN을 이용하여, 절연층(111) 표면의 Cu층(113)을 피복하면, 300℃의 고온 하에 노출되어도 구리의 산화는 거의 진행되지 않는다. 이와 같이 제1 배리어층(141)을 구성하는 물질로서 TiN을 이용함으로써, SiC/TiN/구리/세라믹스 계면에서의 강도 저하를 억제할 수 있다.
(실시예)
이하, 본 발명의 실시예를 도 3에서 도 14를 참조하면서 설명한다.
[열충격시험용 시료]
열충격시험을 위하여 열충격시험용 시료1, 열충격시험용 시료2 및 열충격시험용 비교시료를 준비하였다.
열충격시험용 시료1에서, 반도체장치용 접합재(130)로서 순아연(순도 99.99중량%, 세로 4㎜, 가로 4㎜, 두께 0.2㎜)을 이용하였다. 절연층(111)으로서, Si3N4층(세로 15㎜, 가로 15㎜, 두께 0.5㎜)을 이용하였다. 기판(100)의 한쪽 면(제2 Cu층(113) (세로 13㎜, 가로 13㎜, 두께 0.5㎜))측에 제1 보호층(142)으로서 Au층(세로 13㎜, 가로 13㎜, 두께 200㎚)을, 제1 배리어층(141)으로서 TiN층(세로 13㎜, 가로 13㎜, 두께 800㎚)을 이용하였다. Au층은 반도체장치용 접합재(130)측에 적층되며, TiN층은 제2 Cu층(113)측에 적층된다. 반도체 부재(120)의 한쪽 면(세로 3㎜, 가로 3㎜, 두께 1㎜))측에 제2 보호층(152)으로서 Au층(세로 3㎜, 가로 3㎜, 두께 200㎚)을, 제2 배리어층(151)으로서 TiN층(세로 3㎜, 가로 3㎜, 두께 800㎚)을 이용하였다. Au층은 반도체장치용 접합재(130)측에 적층되며, TiN층은 반도체 부재(120)측에 적층된다.
열충격시험용 시료2는, 열충격시험용 시료1의 각층 중, 제1 피복층(140) 이외의 층을 포함한다. 열충격시험용 비교시료는, 반도체장치용 접합재로서 Pb-5Sn(융점은 315℃)을 이용하는 점 이외는 열충격시험용 시료1과 마찬가지의 구성이다.
제1 Cu층의 표면을 연마하여 제1 피복층을 증착시킴으로써, 열충격시험용 시료1 및 열충격시험용 비교시료를 제작하였다. 열충격시험용 시료1, 열충격시험용 시료2 및 열충격시험용 비교시료에 있어서, 적외선 노(Ar분위기, 450℃ × 60 s(융점 420℃ 이상, 100s))에서 반도체장치용 접합재를 용융시켰다.
[열충격시험]
열충격시험용 시료1, 열충격시험용 시료2 및 열충격시험용 비교시료의 각각에 대하여, 대기 중, -50℃와 300℃ 사이의 온도사이클(0~500회)을 실시하였다. 각 회에서 30min 유지시켰다.
도 3은, 열충격시험 후의 열충격시험용 시료1의 단면 사진을 나타내는 도이다. 열충격시험 후의 열충격시험용 시료1은, SiC층(반도체 부재(120)), TiN층(제2 배리어층(151)), Zn층(반도체장치용 접합재(130)) 및 Cu층(제2 Cu층(113))을 포함한다. 반도체 부재(120)와 반도체장치용 접합재(130)와의 접합면 및 기판(110)과 반도체장치용 접합재(130)와의 접합면은 각각 완전히 젖었으며, 보이드는 확인되지 않았다. Zn층(반도체장치용 접합재(130)) 내부에서는 AuZn화합물이 확인되었으나 미량이므로, 정량(定量)이 어려웠다((18-22at%)Au-(78-82at%)Zn). 열충격시험 후의 열충격시험용 시료1을 외관관찰 및 저배율관찰 하여도 커다란 접합결함(균열, 계면박리 등)은 확인되지 않으며, 반도체 부재(120)와 반도체장치용 접합재(130) 및 기판(110)과 반도체장치용 접합재(130)는 양호하게 접합되었다. 반도체 부재(120)와 반도체장치용 접합재(130)와의 접합면의 계면 및 기판(110)과 반도체장치용 접합재(130)와의 접합면의 계면에는 TiN층(제2 배리어층(151))만 형성되었다.
도 4는 열충격시험 후의 열충격시험용 시료2의 단면 사진을 나타내는 도이다. 열충격시험 후의 열충격시험용 시료2는, SiC층(반도체 부재(120)), TiN층(제2 배리어층(151)), Zn층(반도체장치용 접합재(130)), CuZn5층, Cu5Zn8층 및 Cu층(제2 Cu층(113))을 포함한다. Zn층(반도체장치용 접합재(130))과 Cu층(제2 Cu층(113))과의 계면에서는, Zn층(반도체장치용 접합재(130))과 Cu층(제2 Cu층(113))이 반응하여, CuZn5층, Cu5Zn8층이 형성되었다. Cu5Zn8층 부분에서 균열이 발생하였으나, Zn층(반도체장치용 접합재(130)) 내부에는 전파되지 않았다. 열충격시험 후의 열충격시험용 시료2를 외관관찰 및 저배율관찰 하여도 커다란 접합결함(균열 등)은 확인되지 않으며, 반도체 부재(120)와 반도체장치용 접합재(130) 및 기판(110)과 반도체장치용 접합재(130)는 양호하게 접합되었다. 반도체 부재(120)와 Zn층(반도체장치용 접합재(130))과의 접합면의 계면에는, TiN층(제2 배리어층(151))만 형성되었다.
도 5는 열충격시험 후의 열충격시험용 비교시료의 단면 사진을 나타내는 도이다. 열충격시험 후의 열충격시험용 비교시료는, SiC층, TiN층, Pb-5Sn층(반도체장치용 접합재) 및 Cu층을 포함한다. Pb-5Sn층(반도체장치용 접합재) 내부에 균열이 발생했음을 알 수 있다.
[전단시험용 시료]
도 6은 전단시험용 시료의 구성 및 전단시험 결과를 설명하는 도이다. 도 6(a)는 전단시험용 시료의 구성을 나타내는 모식도이다. 전단시험을 위하여, 전단시험용 시료1, 전단시험용 시료2 및 전단시험용 비교시료를 준비하였다. 전단시험용 시료1, 및 전단시험용 비교시료는 각각, 밑에서부터 제1 Cu층(213)(세로 7㎜, 가로 11㎜, 두께 0.8㎜), 제1 피복층(240)(Au층(242)의 두께 200㎚, TiN층(241)의 두께 800㎚), 반도체장치용 접합재층(230)(세로 4㎜, 가로 4㎜, 두께 0.2㎜), 제2 피복층(250)(Au층(252)의 두께 200㎚, TiN층(251)의 두께 800㎚), 제2 Cu층(220)(세로 4㎜, 가로 4㎜, 두께 0.8㎜)을 포함한다. 전단시험용 시료2는, 전단시험용 시료1의 각층 중, 제1 피복층(240) 이외의 층을 포함한다. 전단시험용 시료1 및 전단시험용 시료2의 반도체장치용 접합재는 순아연(순도 99.99중량%)이며, 전단시험용 비교시료의 반도체장치용 접합재는 Pb-5Sn이다.
전단시험용 시료1, 전단시험용 시료2 및 전단시험용 비교시료의 각각에 대하여, 대기 중, -50℃와 300℃ 사이의 온도사이클(0~500회)을 실시하였다. 각 회에서 30min 유지시켰다. 온도사이클 0회째, 250회째 및 500회째의 각각에서, 헤드에 의한 충격을 부여하였다. 시험 높이(헤드 위치)는, 제1 피복층(240)의 상면에서 0.1㎜ 부분, 시험속도(헤드 속도)는 50㎛/s이다. 전단력을 부여할 부분을 도 6(a)에 화살표로 나타낸다(반도체장치용 접합재층(230) 부분).
[전단시험 결과]
도 6(b)는, 전단시험용 시료1, 전단시험용 시료2 및 전단시험용 비교시료에 대한 전단시험 결과를 나타내는 그래프이다. 세로축은 전단강도(㎫)를 나타내며, 가로축은 온도사이클 수(회)를 나타낸다.
전단시험용 시료1에서는, 사이클수 500회째에서도, 매우 미세한 균열이 발생하는 것 이외에는 미세조직에 변화가 없으며, 초기강도가 유지되는 신뢰성 높은 다이 어태치 접합을 얻을 수 있었다. 전단시험용 시료2에서는, 금속간화합물층(Cu5Zn8층)에서 균열이 발생하나, 접합부분(반도체장치용 접합재 내부)에는 균열이 전파되지 않으므로, 초기강도가 유지되는 신뢰성 높은 다이 어태치 접합을 얻을 수 있었다.
전단시험용 시료1은 약 36~39㎫의 전단강도를 나타내며, 전단시험용 비교시료의 전단강도의 약 3.5배였다.
이와 같이, 본 발명의 반도체장치(100) 및 반도체장치용 접합재(130)에 의하면, 융점이 420℃인 아연을 주성분으로 하는 반도체장치용 접합재를 이용하므로, 300℃까지의 온도사이클에 견딜 수 있는 내열피로성이 뛰어난 차세대 파워 반도체장치를 얻을 수 있다.
[불순물원소의 첨가에 의한 특성 변화]
불순물원소의 첨가에 의한 특성 변화를 조사하기 위하여 시료1~5를 준비하였다. 시료1로서, 불순물원소의 첨가를 실시하지 않는, 시판의 아연을 준비하였다. 이 아연의 순도는 99.99중량%였다. 이와 같은 아연은 4N으로 표시된다. 여기서는, 시료1에 있어서, 불순물원소의 첨가를 실시하지 않는 아연을 순아연으로 부르는 경우가 있다.
시료2~5로서, 전술한 아연에, 불순물원소 Ca, Mn, Ti, Cr이 각각 0.1질량%(0.1중량%)가 되도록 첨가한, 4개의 첨가물을 준비하였다. 시료2~5에는 각각 Ca, Mn, Ti 및 Cr이 첨가되어 있다.
구체적으로는, 불순물을 첨가한 아연을 아크노에서 Ar분위기 하에서 융해시키고, 그 후 뒤집었다. 용해 및 뒤집기를 교대로 3번 실시하여, 불순물원소를 포함한 아연합금을 시료2~5로서 제작하였다.
다음에, 시료1~5를 인장시험용 시편으로 가공하였다. 도 7에 시편의 모식도를 나타낸다. 구체적으로는, 시료1~5를 주조처리하고, 각각의 두께가 10~13㎜에서 1.3㎜가 되기까지 압연시켰으며, 그 후 방전가공을 실시하였다. 이와 같이 하여, 시료1~5로부터 시편1~5를 각각 형성하였다.
다음으로, 시편1~5 각각의 두께가 1.2㎜가 되게 연마하고, 180℃에서 3시간 열처리를 실시하여 잔류응력을 제거하였다. 그 후 알루미나 연마제로 시편1~5를 각각 연마하였다. 연마처리에서는, 알루미나 연마제의 입경을 서서히 작게 하였으며, 최종적으로 입경 0.3㎛의 연마제를 이용하였다.
이상과 같이 하여, 시편1~5를 각각 10개 준비하여 인장시험을 실시하였다. 신장속도는 7×10-4㎜/초였다. 여기서, 인장시험에서 표점거리 이외의 부분에서 파단된 시편의 결과를 무시하고, 또, 나머지 시편의 측정결과 중에서 최대값 및 최소값을 제외한, 시편1~5 각각의 6개씩의 평균을 산출하였다.
도 8에 인장시험의 결과를 나타낸다. 도 8(a)는, 공칭 변형률(Nominal Strain)에 대한 공칭 응력(Nominal Stress)을 나타내며, 도 8(b)에 시편1~5의 최대 인장강도(Ultimate Tensile Stress:UTS)를 나타낸다. 도 8(a) 및 도 8(b)에서는 시편1~5의 결과를 각각 Zn, 0.1Ca, 0.1Mn, 0.1Cr, 0.1Ti으로 표시한다. Ca, Mn, Cr 및 Ti의 첨가에 의해, 탄성역이 확대됨과 동시에 영률이 증대되었다. 특히, Ti의 첨가에 의해 영률은 현저하게 증대되었다.
도 9(a)에 시편1~5 각각의 연신율(Elongation) 결과를 나타낸다. 시편1의 연신율은 5.0%로 비교적 낮은 데에 반해, 분순물원소가 첨가된 시편2~4의 연신율은 20% 이상을 나타내었다. 이와 같이, 불순물원소의 첨가에 의해 연신율이 증대됨을 알았다.
도 9(b)에, 0.2% 내력(proof stress)의 결과를 나타낸다. Ca, Mn, Ti이 첨가된 시료2, 3, 5의 내력은 시료1에 비해 높았으나, Cr이 첨가된 시료4의 내력은 시료1과 거의 동등한 정도였다. 시료4와 같이, 시료2, 3, 5에 비해 내력이 낮은 재료로 반도체장치용 접합재를 형성함으로써, 반도체장치가 충격을 받은 경우의 반도체 부재에의 손상을 흡수할 수 있다.
도 10에 각 시료1~5의 확대 상(像)을 나타낸다. 도 10(a)~도 10(e)는 각각 시료1~5의 상이다. 시료1에서 아연의 결정입자는 비교적 큰 것이었으나, 불순물원소의 첨가에 의해, 아연의 결정 입경이 작아졌다. 특히 Cr 및 Ti이 첨가된 시료4, 5에서는 아연의 결정 입경이 매우 작아졌다.
도 11(a) 및 도 11(b)에, Ti이 첨가된 시료5 및 시료1 각각의 초기조직에 있어서 파단면의 확대 상을 나타낸다. 시료5에는 금속간화합물로 생각되는 곳이 있다. 시료5에 대하여 에너지분산형 X선분석(Energy Dispersive X-ray Spectroscopy:EDS)을 실시한 바, Zn 및 Ti의 질량%(중량%)는 99.43, 0.57이며, 원자수%(at%)는 99.23, 0.77이었다.
또 시료1~5의 산화속도를 열중량분석(Thermogravimetry Analysis:TGA)으로 측정하였다. 여기서는, 대기중 400℃에서 산화시켰다. 도 12에, 시료 1~5의 산화시간에 대한 중량 증가량(weight gain)의 결과를 나타낸다. 산화시간에 대한 시료1의 증량 증가량은 비교적 큰 것인데 반해, 불순물원소의 첨가에 의해, 산화시간에 대한 시료2~5의 중량 증가량은 비교적 작아졌다. 특히 Cr의 첨가에 의해, 중량 증가량은 매우 작아졌다. 이와 같이, 불순물원소의 첨가(특히 Cr의 첨가)에 의해, 아연을 주성분으로 하는 시료의 산화를 억제할 수 있었다.
이상과 같이, 불순물원소의 첨가에 의해, 아연의 결정이 미세화되고, 이에 따라 강도 및 연신율이 향상된 것으로 생각된다.
[아연의 순도에 의한 특성의 변화]
순도가 다른 아연을 이용하여 그 특성을 비교하였다. 여기서는 순도 99.99중량%(4N)의 아연과, 순도 99.9999중량%의 아연을 비교하였다. 또한 순도 99.99중량% 아연(4N)의 특성은, 도 8 및 도 9를 참조하여 앞에서 설명한 결과와 마찬가지이다. 여기서는 시료6으로서 순도 99.9999중량%의 아연을 준비하였다. 이와 같은 아연은 6N으로 표시된다. 시료6을 두께가 10~13㎜에서 1.3㎜가 되기까지 압연한 후, 도 7에 나타낸 형상이 되도록 방전가공을 실시하였다. 이와 같이 하여, 시료6으로부터 시편6을 형성하였다.
다음에, 시편6 각각의 두께가 1.2㎜가 되도록 연마하고 180℃에서 3시간 열처리를 실시하여, 잔류응력을 제거하였다. 그 후 알루미나 연마제로 시편6을 연마하였다. 연마처리는, 알루미나 연마제의 입경을 서서히 작게 하였으며, 최종적으로 입경 0.3㎛의 연마제를 이용하였다. 이상과 같이 하여, 시편6을 3개 준비하여 인장시험을 실시하였다. 신장속도는 7×10-4㎜/초였다.
도 13에 인장시험의 결과를 나타낸다. 도 13(a)는 공칭 변형률(Nominal Strain)에 대한 공칭 응력(Nominal Stress)을 나타내며, 도 13(b)에, 시편1, 6의 최대 인장강도(Ultimate Tensile Stress:UTS)를 나타낸다. 도 13(a) 및 도 13(b)에서는 시편1, 6의 결과를 각각 4NZn, 6NZn으로 표시한다. 아연이 고순도화됨에 따라 탄성역이 확대되었다.
도 14(a)에, 시편1, 6 각각의 연신율(Elongation) 결과를 나타낸다. 시편1의 연신율은 5.0%로 비교적 낮은 데에 반해, 시편6의 연신율은 8% 이상이었다. 이와 같이, 아연이 고순도화됨에 따라 연신율이 향상되었다.
도 14(b)에, 0.2% 내력(proof stress)의 결과를 나타낸다. 아연이 고순도화됨에 따라 내력이 저감되었다. 이와 같이, 내력이 비교적 낮은 재료로 반도체장치용 접합재를 형성함으로써, 반도체장치가 충격을 받은 경우의 반도체 부재에의 손상을 적합하게 흡수할 수 있다.
[산업상 이용가능성]
본 발명에 의한 반도체장치 및 반도체장치용 접합재는 차세대 파워 반도체장치로서 개발되고 있는 GaN반도체장치나 SiC반도체장치 등의 화합물반도체장치에 이용 가능하다.
100 : 반도체장치 110 : 기판
111 : 절연층 112 : 제1 Cu층
113 : 제2 Cu층 120 : 반도체 부재
130 : 반도체장치용 접합재 140 : 제1 피복층
141 : 제1 보호층 142 : 제1 배리어층
150 : 제2 피복층 151 : 제2 보호층
152 : 제2 배리어층
111 : 절연층 112 : 제1 Cu층
113 : 제2 Cu층 120 : 반도체 부재
130 : 반도체장치용 접합재 140 : 제1 피복층
141 : 제1 보호층 142 : 제1 배리어층
150 : 제2 피복층 151 : 제2 보호층
152 : 제2 배리어층
Claims (15)
- 기판에 반도체부재를 적층시킨 반도체장치이며,
상기 반도체부재와 상기 기판은, 아연을 포함하는 반도체장치용 접합재를 개재하여 접합되고,
상기 기판의 표면 및 상기 반도체부재 표면의 적어도 한쪽에, 상기 반도체장치용 접합재의 확산을 방지하는 피복층이 형성되며,
상기 피복층은 질화물, 탄화물 또는 탄질화물로 이루어지는 배리어층과, 귀금속으로 이루어지는 보호층을 적층시켜 구성되는, 반도체장치. - 삭제
- 삭제
- 청구항 1에 있어서,
상기 배리어층을 구성하는 질화물, 탄화물 또는 탄질화물은, 상기 기판에 형성된 절연층을 구성하는 물질이 가진 자유에너지보다 작은 자유에너지를 갖도록 선택되는, 반도체장치. - 청구항 1에 있어서,
상기 배리어층을 구성하는 물질은 TiN이며, 상기 보호층을 구성하는 물질은 Au, Ag, Cu, Ni 또는 Pd이고, 상기 기판에 포함되는 절연층을 구성하는 물질은 Si3N4, Al2O3, 또는 AlN인, 반도체장치. - 청구항 1 또는 청구항 5에 있어서,
상기 반도체장치용 접합재에서 아연의 순도는 90중량% 이상인, 반도체장치. - 청구항 6에 있어서,
상기 반도체장치용 접합재에서 아연의 순도는 99.9999중량% 이상인, 반도체장치. - 청구항 1 또는 청구항 5에 있어서,
상기 배리어층의 두께는 100㎚에서 2000㎚의 범위 내에 있으며, 상기 보호층의 두께는 20㎚에서 500㎚의 범위 내에 있는, 반도체장치. - 청구항 1 또는 청구항 5에 있어서,
상기 반도체장치용 접합재는 불순물원소를 포함하는, 반도체장치. - 청구항 9에 있어서,
상기 불순물원소는, Ca, Mn, Ti, Cr, Ni, V 및 Nb로 이루어지는 군에서 선택된 적어도 하나의 원소를 포함하는, 반도체장치. - 기판에 반도체부재를 적층시킨 반도체장치에 있어서, 상기 반도체부재와 상기 기판을 접합하는 반도체장치용 접합재이며,
아연을 포함하고,
상기 반도체장치용 접합재는 불순물원소를 포함하며,
상기 불순물원소는, Ca, Mn, Cr, Ni 및 Nb로 이루어지는 군에서 선택된 적어도 하나의 원소를 포함하고,
상기 반도체장치용 접합재는, 아연의 함유량이 가장 많고, 그 다음으로 상기 불순물원소의 함유량이 많은, 반도체장치용 접합재. - 청구항 11에 있어서,
상기 아연의 순도는 90중량% 이상인, 반도체장치용 접합재. - 청구항 12에 있어서,
상기 아연의 순도는 99.9999중량% 이상인, 반도체장치용 접합재. - 삭제
- 삭제
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