KR20080033473A

KR20080033473A - 적층형 전자부품 및 그 제조방법

Info

Publication number: KR20080033473A
Application number: KR1020087004861A
Authority: KR
Inventors: 타츠오 쿠니시; 요시히코 타카노; 시게유키 쿠로다; 아키히로 모토키; 히데유키 카시오; 타카시 노지; 마코토 오가와
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2005-10-28
Filing date: 2006-10-10
Publication date: 2008-04-16
Also published as: JP5104313B2; KR100944099B1; US8341815B2; JP5397504B2; TW200729250A; JPWO2007049456A1; US8154849B2; US20100243133A1; CN101248499A; JP2012165028A; TWI366205B; CN101248499B; US20080123248A1; WO2007049456A1

Abstract

적층형 전자부품에 구비하는 적층체의 소정의 면상으로서, 복수의 내부전극의 각 단부가 노출된 부분에 직접 전해 도금을 가함으로써, 복수의 내부전극의 각 단부를 서로 전기적으로 접속하는 외부전극을 양호한 품질로 형성할 수 있도록 한다.

적층체(5)로서, 내부전극(3a,3b)이 노출되는 단면(6)에 있어서, 서로 이웃하는 내부전극(3a,3b)이 서로 전기적으로 절연되어 있음과 동시에, 절연체층(2)의 두께방향으로 측정한 서로 이웃하는 내부전극(3a,3b)간의 간격(s)이 10㎛이하이면서, 단면(6)에 대한 내부전극(3a,3b)의 들어간 길이(d)가 1㎛이하인 것을 준비한다. 전해 도금 공정에 있어서, 복수의 내부전극(3a,3b)의 단부에 석출된 전해 도금 석출물이 서로 접속되도록 상기 전해 도금 석출물을 성장시킨다.

절연체층, 적층형 전자부품, 내부전극, 외부전극, 석출, 연마, 도금

Description

적층형 전자부품 및 그 제조방법{MULTILAYER ELECTRONIC COMPONENT AND ITS MANUFACTURING METHOD}

본 발명은 적층형 전자부품 및 그 제조방법에 관한 것으로서, 특히, 외부전극이 적층체의 외표면상에 직접 도금을 가함으로써 형성된 적층형 전자부품 및 그 제조방법에 관한 것이다.

도 11에 나타내는 바와 같이, 적층 세라믹 커패시터로 대표되는 적층형 전자부품(101)은 일반적으로, 적층된 복수의 절연체층(102)과, 절연체층(102)간의 계면을 따라 형성된 복수의 층상(層狀)의 내부전극(103 및 104)을 포함하는 적층체(105)를 구비하고 있다. 적층체(105)의 한쪽 및 다른 쪽 단면(端面)(106 및 107)에는, 각각, 복수의 내부전극(103) 및 복수의 내부전극(104)의 각 단부(端部)가 노출되어 있고, 이들 내부전극(103)의 각 단부 및 내부전극(104)의 각 단부를 각각, 서로 전기적으로 접속하도록, 외부전극(108 및 109)이 형성되어 있다.

외부전극(108 및 109)의 형성시에는, 일반적으로, 금속 성분과 유리 성분을 포함하는 금속 페이스트를 적층체(105)의 단면(106 및 107)상에 도포하고, 이어서 불에 구움으로써, 페이스트 전극층(110)이 우선 형성된다. 다음으로, 페이스트 전극층(110)상에, 예를 들면 Ni를 주성분으로 하는 제1의 도금층(111)이 형성되고, 또한 그 위에, 예를 들면 Sn을 주성분으로 하는 제2의 도금층(112)이 형성된다. 즉, 외부전극(108 및 109)의 각각은 페이스트 전극층(110), 제1의 도금층(111) 및 제2의 도금층(112)의 3층 구조로 구성된다.

외부전극(108 및 109)에 대해서는, 적층형 전자부품(101)이 솔더를 이용하여 기판에 실장될 때에, 솔더와의 습윤성이 양호한 것이 요구된다. 동시에, 외부전극(108)에 대해서는, 서로 전기적으로 절연된 상태에 있는 복수의 내부전극(103)을 서로 전기적으로 접속하면서, 외부전극(109)에 대해서는, 서로 전기적으로 절연된 상태에 있는 복수의 내부전극(104)을 서로 전기적으로 접속하는 역할이 요구된다. 솔더 습윤성 확보의 역할은 상술한 제2의 도금층(112)이 하고 있으며, 내부전극(103 및 104) 상호의 전기적 접속의 역할은 페이스트 전극층(110)이 하고 있다. 제1의 도금층(111)은 솔더 접합시의 솔더 손상을 방지하는 역할을 하고 있다.

그러나, 페이스트 전극층(110)은 그 두께가 수십㎛~수백㎛로 두껍다. 따라서, 이 적층형 전자부품(101)의 치수를 일정한 규격값으로 하기 위해서는, 이 페이스트 전극층(110)의 체적을 확보할 필요가 생기는 만큼, 바람직하지 않게도, 정전 용량 확보를 위한 실효 체적을 감소시킬 필요가 생긴다. 한편, 도금층(111 및 112)은 그 두께가 수㎛정도이기 때문에, 가령 제1의 도금층(111) 및 제2의 도금층(112)만으로 외부전극(108 및 109)을 구성할 수 있으면, 정전 용량 확보를 위한 실효 체적을 보다 많이 확보할 수 있다.

예를 들면, 일본국 특허공개 2004-146401호 공보(특허문헌 1)에는, 도전성 페이스트를 적층체의 단면의 적어도 내부전극의 적층방향에 따른 모서리부에, 내부 전극의 인출부와 접촉하도록 도포하여, 이 도전성 페이스트를 불에 굽거나 또는 열경화시켜서 도전막을 형성하고, 또한, 적층체의 단면에 전해 도금을 가하여, 상기 모서리부의 도전막과 접속되도록 전해 도금막을 형성하는 방법이 개시되어 있다. 이것에 의하면, 외부전극의 단면에 있어서의 두께를 얇게 할 수 있다.

또한, 일본국 특허공개 소63-169014호 공보(특허문헌 2)에는, 적층체의 내부전극이 노출된 측벽면의 전면에 대하여, 측벽면에 노출된 내부전극이 단락(短絡)되도록, 무전해 도금에 의해 도전성 금속층을 석출시키는 방법이 개시되어 있다.

그러나, 상술의 특허문헌 1에 기재되어 있는 외부전극의 형성방법에서는, 노출된 내부전극과 전해 도금막을 직접 접속할 수는 있지만, 전해 도금을 행하기 전에, 노출된 내부전극의 인출부를 미리 전기적으로 도통시켜 두기 위해, 도전성 페이스트에 의한 도전부를 형성할 필요가 있다. 이 도전성 페이스트를 특정한 부분에 도포하는 공정은 번잡하다. 또한, 도전성 페이스트의 두께가 두껍기 때문에, 실효 체적율이 떨어진다고 하는 문제도 있다.

또한, 특허문헌 1에 기재된 것에 있어서, 가령 도전성 페이스트를 형성하지 않은 경우는 도금 전의 적층체에 있어서의 내부전극의 단부가 노출면보다 들어가 있기 때문에, 전해 도금시의 도전성 미디어가 내부전극에 접촉하기 어려워진다고 하는 문제가 있다. 이 경우, 도금 효율이 매우 저하할 뿐 아니라, 도금층의 균질성도 저하하기 때문에, 적층형 전자부품의 내습성이 나빠져 버린다.

특허문헌 2에 기재된 방법에서는, 도금막이 무전해 도금법에 의한 것이기 때문에, 도금막의 형성 속도가 매우 느리고, 또한, 형성된 도금막의 치밀성이 낮다고 하는 문제가 있다. 이들 문제를 개선하기 위해서는, 도금막을 형성하기 전에 Pd 등의 촉매 물질을 형성해 두는 방법이 있지만, 이 방법을 채용한 경우에는, 공정이 번잡하다고 하는 문제에 직면한다. 또한, 도금막이 소망의 장소 이외의 장소에 석출되기 쉽다고 하는 문제도 있다.

[특허문헌 1] 일본국 특허공개 2004-146401호 공보

[특허문헌 2] 일본국 특허공개 소63-169014호 공보

본 발명은 상기와 같은 문제점을 감안하여 이루어진 것으로서, 그 목적으로 하는 부분은 적층형 전자부품의 외부전극을 실질적으로 전해 도금층만으로 형성함으로써, 실효 체적율 및 내습성이 뛰어난 적층형 전자부품을 제조하는 방법을 제공하고자 하는 것이다.

본 발명의 다른 목적은 외부전극을 형성할 때에, 페이스트 전극층의 형성이나 사전의 촉매 부여 등을 행하지 않아도, 치밀한 도금층으로 이루어지는 외부전극을 간편하게 형성 가능한 방법을 제공하고자 하는 것이다.

이 발명의 또 다른 목적은 상술한 제조방법에 의해 제조되는 적층형 전자부품을 제공하고자 하는 것이다.

본 발명은 적층된 복수의 절연체층과, 절연체층간의 계면을 따라 형성된 복수의 내부전극을 포함하고, 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체를 준비하는 공정과, 적층체의 소정의 면에 노출된 복수의 내부전극의 각 단부를 서로 전기적으로 접속하도록, 적층체의 소정의 면상(面上)에 외부전극을 형성하는 공정을 포함하는 적층형 전자부품의 제조방법을 우선 지향하고 있다.

본 발명에 따른 적층형 전자부품의 제조방법은 상술한 기술적 과제를 해결하기 위해, 제1의 국면에서는, 적층체로서, 내부전극이 노출되는 소정의 면에 있어서, 서로 이웃하는 내부전극이 서로 전기적으로 절연되어 있음과 동시에, 절연체층의 두께방향으로 측정한 서로 이웃하는 내부전극간의 간격이 10㎛이하이면서, 소정의 면에 대한 내부전극의 들어간 길이가 1㎛이하인 것이 준비되는 것을 특징으로 하고 있다.

본 발명에 따른 적층형 전자부품의 제조방법은 제2의 국면에서는, 적층체로서, 내부전극이 노출되는 소정의 면에 있어서, 서로 이웃하는 내부전극이 서로 전기적으로 절연되어 있음과 동시에, 절연체층의 두께방향으로 측정한 서로 이웃하는 내부전극간의 간격이 20㎛이하이면서, 소정의 면에 대한 내부전극의 돌출 길이가 0.1㎛이상인 것이 준비되는 것을 특징으로 하고 있다.

그리고, 본 발명에 따른 적층형 전자부품의 제조방법에서는, 외부전극을 형성하는 공정은 상기와 같이 준비된 적층체의 소정의 면에 노출된 복수의 내부전극의 단부에 대하여, 직접 전해 도금을 행하는 전해 도금 공정을 구비하고, 이 전해 도금 공정은 복수의 내부전극의 단부에 석출된 전해 도금 석출물이 서로 접속되도록 전해 도금 석출물을 도금 성장시키는 공정을 포함하는 것을 또한 특징으로 하고 있다.

상술한 바와 같은 내부전극의 들어간 길이 또는 돌출 길이의 제어는 외부전극을 형성하는 공정의 전에, 적층체에 대하여, 연마제를 이용하여 연마하는 공정을 실시함으로써 이루어지는 것이 바람직하다. 이 연마하는 공정에서는, 바람직하게는, 샌드블라스트(sandblast) 또는 배럴 연마(barrel abrading)가 적용된다.

본 발명에 따른 적층형 전자부품의 제조방법에 있어서, 전해 도금 공정이 급전(給電) 단자를 구비하는 용기 중에, 적층체 및 도전성 미디어를 투입하고, 금속 이온을 포함하는 도금액에 침지시켜, 용기를 회전시키면서 통전(通電)함으로써, 전해 도금 석출물을 석출시키는 공정을 포함하는 경우, 용기의 회전수는 10r.p.m.이상으로 선택되는 것이 바람직하다.

전해 도금 공정에 있어서, 급전 단자를 구비하는 용기 중에, 적층체를 투입하고, 용기를 도금욕(plating solution)에 침지시켜, 통전함으로써, Ni를 주성분으로 하는 도금 석출물을 석출시키는 경우, 도금욕의 pH는 2.5~6.0이면서, 도금욕은 Ni 착체를 생성하는 착화제(complexing agent)를 실질적으로 포함하지 않는 것이 바람직하다. 또한, 상술과 같이, Ni를 주성분으로 하는 도금 석출물을 석출시키는 경우, 도금욕은 Ni 이온과 더불어, 광택제를 포함하는 것이 바람직하다. 광택제로서는, 구성 원소에 적어도 유황을 포함하는 것이 적합하게 이용된다.

본 발명에 따른 적층형 전자부품의 제조방법에 있어서, 전해 도금 공정은 급전 단자를 구비하는 용기 중에, 적층체를 투입하고, 용기를 도금욕에 침지시켜, 통전함으로써, Cu를 주성분으로 하는 도금 석출물을 석출시키는 공정을 포함하고 있어도 된다.

본 발명은 또한, 적층된 복수의 절연체층과, 절연체층간의 계면을 따라 형성된 복수의 내부전극을 포함하고, 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체와, 적층체의 소정의 면에 노출된 복수의 내부전극의 각 단부를 서로 전기적으로 접속하도록, 적층체의 소정의 면상에 형성되는 외부전극을 구비하는 적층형 전자부품도 지향하고 있다.

본 발명에 따른 적층형 전자부품에서는, 외부전극은 실질적으로 전해 도금 석출물로 이루어지며, 제1의 국면에서는, 적층체에 있어서의 내부전극이 노출되는 소정의 면에 있어서, 절연체층의 두께방향으로 측정한 서로 이웃하는 내부전극간의 간격이 10㎛이하이면서, 소정의 면에 대한 내부전극의 들어간 길이가 1㎛이하인 것을 특징으로 하며, 한편, 제2의 국면에서는, 적층체에 있어서의 내부전극이 노출되는 소정의 면에 있어서, 절연체층의 두께방향으로 측정한 서로 이웃하는 내부전극간의 간격이 20㎛이하이면서, 소정의 면에 대한 내부전극의 돌출 길이가 0.1㎛이상인 것을 특징으로 하고 있다.

본 발명에 따른 적층형 전자부품에 있어서, 외부전극이 복수의 도금층을 구비하는 경우, 복수의 도금층 중 적층체의 표면에 가장 가까운 도금층의 주성분은 Ni 또는 Cu인 것이 바람직하다.

본 발명에 따른 적층형 전자부품에 있어서, 복수의 외부전극은 적층체의 동일 평면상에 형성되어 있어도 된다.

<발명의 효과>

본 발명에 의하면, 페이스트 전극층 등을 필요로 하지 않고도, 적층형 전자부품의 외부전극을 실질적으로 전해 도금 석출물만으로 형성 가능하기 때문에, 실효 체적율이 뛰어난 적층형 전자부품을 간편한 공정으로 얻을 수 있다.

또한, 본 발명에 있어서 적용되는 도금방법은 전해 도금법이기 때문에, 적층체에의 침식성이 낮은 전해 도금액, 예를 들면 와트욕(watt bath)이 사용 가능하여, 내습성이 뛰어난 적층형 전자부품을 얻을 수 있다.

또한, 본 발명에 의하면, 전해 도금 전의 상태에 있어서, 내부전극의 단부가 내부전극의 노출면에 충분히 노출되고, 또한, 바람직하게는 돌출되어 있기 때문에, 균질하며 보다 치밀한 도금층을 효율적으로 형성할 수 있다.

도 1은 본 발명의 제1의 실시형태에 의한 적층형 전자부품(1)의 단면도이다.

도 2는 도 1에 나타낸 적층체(5)의 내부전극(3a 및 3b)이 노출되는 부분을 확대하여 나타내는 단면도이다.

도 3은 도 2에 나타낸 내부전극(3a 및 3b)의 노출 부분에 도금 석출물(12a 및 12b)이 석출된 상태를 나타내는 단면도이다.

도 4는 도 3에 있어서 석출된 도금 석출물(12a 및 12b)이 성장해 가는 상태를 나타내는 단면도이다.

도 5는 도 4에 있어서 성장한 도금 석출물(12a 및 12b)이 일체화하여 제1의 도금층(10)을 형성하고 있는 상태를 나타내는 단면도이다.

도 6은 본 발명의 제2의 실시형태를 설명하기 위한 것으로서, 도 2에 상당하는 단면도이다.

도 7은 본 발명의 제3의 실시형태를 설명하기 위한 것으로서, 도 6에 상당하는 단면도이다.

도 8은 본 발명의 제4의 실시형태에 의한 적층형 전자부품(21)의 외관을 나타내는 사시도이다.

도 9는 도 8에 나타낸 적층형 전자부품(21)이 기판(26)상에 실장된 상태를 나타내는 단면도이다.

도 10은 도 1에 나타낸 적층형 전자부품(1)이 기판(14)상에 실장된 상태를 나타내는 단면도이다.

도 11은 종래의 적층형 전자부품(101)의 단면도이다.

<부호의 설명>

1, 21: 적층형 전자부품 2: 절연체층

3, 3a, 3b, 4: 내부전극 5, 22: 적층체

6, 7: 단면 8, 9, 24, 25: 외부전극

10: 제1의 도금층 11: 제2의 도금층

12a, 12b: 도금 석출물 23: 면

도 1 내지 도 5를 참조하여, 본 발명의 제1의 실시형태에 의한 적층형 전자부품(1) 및 그 제조방법에 대하여 설명한다.

우선, 도 1에 나타내는 바와 같이, 적층형 전자부품(1)은 적층된 복수의 절연체층(2)과, 절연체층(2)간의 계면을 따라 형성된 복수의 층상의 내부전극(3 및 4)을 포함하는 적층체(5)를 구비하고 있다. 적층형 전자부품(1)이 적층 세라믹 커패시터를 구성할 때, 절연체층(2)은 유전체 세라믹으로 구성된다. 적층체(5)의 한 쪽 및 다른 쪽 단면(6 및 7)에는, 각각, 복수의 내부전극(3) 및 복수의 내부전극(4)의 각 단부가 노출되어 있고, 이들 내부전극(3)의 각 단부 및 내부전극(4)의 각 단부를 각각, 서로 전기적으로 접속하도록, 외부전극(8 및 9)이 형성되어 있다.

외부전극(8 및 9)의 각각은 실질적으로 전해 도금 석출물로 구성되며, 우선, 내부전극(3 및 4)의 노출되는 단면(6 및 7)상에 형성되는 제1의 도금층(10)과, 그 위에 형성되는 제2의 도금층(11)을 구비하고 있다.

최외층을 구성하는 제2의 도금층(11)은 솔더에 대하여 습윤성이 양호한 것이 요구되기 때문에, Sn이나 Au 등을 주성분으로 하는 것이 바람직하다. 또한, 제1의 도금층(10)은 서로 전기적으로 절연된 상태에 있는 각각 복수의 내부전극(3 및 4)을 서로 전기적으로 접속함과 동시에, 솔더 접합시의 솔더 손상을 방지하는 역할을 하는 것이 요구되기 때문에, Ni 등을 주성분으로 하는 것이 바람직하다.

외부전극(8 및 9)의 각각을 구성하는 도금층(10 및 11)은 통전 처리를 행하는 전해 도금에 의해 형성된 것으로서, 통전 처리를 행하지 않는 무전해 도금으로 형성된 것은 아니다. 또한, 무전해 Ni 도금의 경우, 인산계나 붕소계의 환원제를 이용한 경우, 도금 석출물 중에 인이나 붕소가 혼입되어 있지만, 전해 Ni 도금의 경우는 인이나 붕소는 실질적으로 혼입되어 있지 않다.

또한, 외부전극(8 및 9)은 상술과 같이, 실질적으로 전해 도금 석출물만으로 이루어지는 것으로서, 도전성 페이스트막, 진공 증착막, 스퍼터막(sputtered film) 등을 실질적으로 포함하지 않는다.

다음으로, 도 1에 나타낸 적층형 전자부품(1)의 제조방법에 대하여, 외부전 극(8 및 9)의 형성방법을 중심으로, 도 2 내지 도 5를 참조하면서 설명한다.

도 2는 도 1에 나타낸 적층체(5)의 내부전극(3)이 노출되는 한쪽의 단면(6) 부근을 확대하여 나타내는 도면이다. 도 2에는, 외부전극(8)을 형성하기 전의 상태가 나타나 있다. 다수 존재하는 내부전극(3) 중, 도시한 영역에 위치하는 2개의 내부전극을 추출하여, 각각에 참조 부호 "3a" 및 "3b"를 부여하고 있다. 도 2는 내부전극(3)이 노출되는 단면(6)의 근방을 임의로 추출하여 나타낸 것으로서, 내부전극(3)의 특정한 것을 나타내는 것은 아니다. 그리고, 내부전극(3a 및 3b)으로 대표되는 복수의 내부전극(3)은 이 시점에서는 서로 전기적으로 절연된 상태에 있다.

또한, 다른 쪽의 단면(7) 및 그곳에 노출되는 내부전극(4)에 대해서는, 상술한 단면(6) 및 내부전극(3)의 경우와 실질적으로 동일하므로, 도시 및 설명을 생략한다.

도 2에 있어서, 절연체층(2)의 두께방향으로 측정한 서로 이웃하는 내부전극(3a 및 3b)간의 간격을 "s"로 규정한다. 또한, 적층체(5)의 내부전극(3)이 노출되는 단면(6)에 대한 내부전극(3a 및 3b)의 각각의 들어간 길이를 "d"로 규정한다. 또한, 상기의 들어간 길이 "d"는 노출된 내부전극면의 길이방향(도 2의 지면에 수직인 방향)에 대한 어느 정도의 편차를 가지고 있기 때문에, 여기서 말하는 "d"는 길이방향의 편차를 가미한 평균치이다.

외부전극(8)을 형성하기 전의 적층체(5)에 있어서는, 서로 이웃하는 내부전극(3a 및 3b)간의 간격 "s"가 10㎛이하이면서, 내부전극(3a 및 3b)의 각각의 들어간 길이 "d"가 1㎛이하인 것이 필요하다.

적층 세라믹 커패시터를 구성하는 적층형 전자부품(1)에 있어서, 대표적인 예로서, 절연체층(2)이 티탄산바륨계 유전체 재료로 이루어지면서, 내부전극(3 및 4)의 주성분이 Ni나 Cu 등의 비금속으로 이루어지는 것이 있다. 이때, 소성 후의 적층체(5)에 있어서는, 내부전극(3 및 4)이 적층체(5)의 단면(6 및 7)보다 내측으로 비교적 많이 들어가 있는 경우가 많다. 이러한 경우, 들어간 길이 "d"를 1㎛이하로 하기 위해서는, 샌드블라스트 처리나 배럴 연마 등의 연마 처리를 적용하여, 절연체층(2)을 깎도록 하면 된다.

가령, 소성 후의 적층체(5)에서 내부전극(3 및 4)의 들어간 길이 "d"가 이미 1㎛이하여도, 내부전극(3 및 4)의 표면의 산화막을 제거하고, 또한, 내부전극(3 및 4)의 표면을 거칠게 하기 위해, 상기와 같은 연마 처리를 가하는 것이 바람직하다. 왜냐하면, 후술하는 전해 도금 공정에 있어서, 전해 도금 석출물을 석출하기 쉽게 할 수 있기 때문이다.

다음으로, 도 2의 상태에 있어서, 전해 도금을 행하여, 도 3에 나타내는 바와 같이, 도금 석출물(12a 및 12b)을 석출시킨다. 본 실시형태와 같이, 적층형 전자부품(1)이 칩(chip)상인 경우, 외부전극(8 및 9)의 형성을 위한 전해 도금을 가할 때에는, 도시하지 않지만, 급전 단자를 구비하는 용기 중에, 외부전극(8 및 9)을 형성하기 전의 적층체(5) 및 도전성 미디어를 투입하고, 금속 이온을 포함하는 도금액에 침지시킨 상태에서, 상기 용기를 회전, 요동 또는 진동시키면서 통전하도록 하는 것이 바람직하다.

상기와 같은 전해 도금법의 경우, 도전성 미디어를 통하여, 적층체(5) 중 도 전성을 가지는 부분, 즉, 내부전극(3a 및 3b)의 노출된 부분에만, 전자를 받은 금속 이온이 석출되게 된다. 도 3에는, 상기 노출 부분에 석출된 도금 석출물(12a 및 12b)의 모습이 나타나 있다. 이 상태에 있어서의 내부전극(3a 및 3b)은 아직 서로 전기적으로 절연된 상태 그대로이다.

통전을 더 지속하면, 금속 이온의 석출이 진전되어, 석출된 도금 석출물(12a 및 12b)이 더욱 성장한다. 이때의 모습을 도 4에 나타낸다. 석출된 도금 석출물(12a 및 12b)이 커질수록, 도전성 미디어와의 충돌 확률이 높아져, 금속 이온의 석출 속도가 빨라진다.

그리고, 통전을 더 지속하면, 금속 이온의 석출이 진전되어, 각각 성장한 도금 석출물(12a)과 도금 석출물(12b)이 서로 접촉하여, 일체화한다. 이 상태가 진전되면, 노출된 복수의 내부전극(3)을 서로 전기적으로 접속하는 제1의 도금층(10)이 된다. 이때의 모습을 도 5에 나타낸다.

다음으로, 이 실시형태와 같이, 제2의 도금층(11)이 더 형성되는 경우에는, 제1의 도금층(10) 위에, 통상 알려져 있는 방법으로 전해 도금을 행하면 된다. 제2의 도금층(11)을 형성하는 단계에서는, 도금해야 할 장소가 도전성을 가지는 연속적인 면으로 이미 되어 있기 때문에, 용이하게 제2의 도금층(11)을 형성할 수 있다.

이상과 같이, 도 2 내지 도 5를 참조하여 설명한 외부전극(8 및 9)의 형성방법은 이른바 전해 도금법에 의한 높은 석출력, 높은 전성(展性) 등을 이용한 것이다. 그 때문에, 석출된 도금 석출물(12a 및 12b)은 그 성장과 함께 단면(6 및 7)과 평행한 방향으로 퍼지기 쉽고, 그 때문에, 석출물(12a)과 석출물(12b)은 서로 접촉했을 때, 일체화되기 쉽다. 전해 도금법에 의한 석출력 및 전성은 도금욕 중의 금속 이온의 종류, 농도, 통전의 전류 밀도, 첨가제 등의 여러 조건의 조정에 의해, 보다 높이는 것도 가능하다.

상술한 바와 같이, 상술의 전해 도금 공정을 실시하기 전의 적층체(5)에 있어서는, 서로 이웃하는 내부전극(3a 및 3b)간의 간격 "s"가 10㎛이하가 되고, 또한, 내부전극(3a 및 3b)의 들어간 길이 "d"가 1㎛이하가 된다.

상기 간격 "s"가 작을수록, 도 3에 나타낸 공정에서 도 4에 나타낸 공정에 있어서 석출된 도금 석출물(12a 및 12b)이 서로 접촉할 때까지 필요로 하는 도금 성장의 길이가 짧아도 되기 때문에, 제1의 도금층(10)을 형성하기 쉽다. 간격 "s"가 10㎛를 넘으면, 석출된 도금 석출물(12a 및 12b)이 성장하여도, 이들이 서로 접촉하는 확률이 급격히 낮아지기 때문에, 바람직하지 않다.

또한, 상기 들어간 길이 "d"가 1㎛이하이면, 상술의 도전성 미디어를 이용한 전해 도금을 행할 때, 도전성 미디어가 내부전극(3a 및 3b)의 노출 부분에 접촉하는 확률이 급격히 높아지기 때문에, 금속 이온이 석출되기 쉬워져, 도금 석출물(12a 및 12b)의 균질성이 크게 향상한다.

상술과 같이, 전해 도금을 실시하는 데 있어서, 용기를 회전, 요동 또는 진동시키면서 통전하는 것이 행하여 지는데, 이들 용기의 회전, 요동 및 진동 중에서도, 특히 용기를 회전시키는 방법이 바람직하다. 그리고, 용기의 회전수가 10r.p.m.이상이면, 석출된 도금 석출물(12a 및 12b)이 단면(6)과 평행한 방향으로 성장하기 쉽기 때문에, 제1의 도금층(10)이 능률적으로 형성되기 쉬워, 바람직하다.

제1 도금층(10)의 재질은 이하의 이유에 의해, Ni를 주성분으로 하는 것이 바람직하다. 통상, 적층형 세라믹 전자부품에서는, 그 세라믹 성분의 용출 억제의 필요성으로부터, 강산성 또는 강알칼리성의 도금욕을 이용할 수 없고, 약산성 내지 중성 내지 약알칼리성의 도금욕이 이용된다. 이 경우, 도금 석출 금속은 이온의 상태에서 불안정한 경우가 많아, 이 문제를 회피하기 위해, 착화제를 이용하여 착체를 형성시키는 경우가 많다. 그러나, 본 실시형태와 같이, 적층체(5)의 단면(6 및 7)에 직접 도금층(10)을 형성하는 경우에는, 이 착화제가 절연체층(2)과 내부전극(3 및 4)의 계면을 따라 침입하여, 세라믹 성분 또는 내부전극 재료를 용해해버릴 우려가 있다. 그 때문에, 착화제를 포함하지 않는 이온욕이 바람직하다. 그리하여, 약산성으로 착화제를 포함하지 않는 이온욕을 제작하기 쉬운 도금욕으로서, 예를 들면, pH가 2.5~6.0인 Ni 도금용 와트욕이 있는데, 이것을 이용하여, Ni 도금을 가하는 것이 바람직하다.

또한, 제1도금층(10)이 전해 Ni 도금에 의해 형성되는 경우, 전해 Ni 도금을 행하기 위한 Ni 도금욕에는, Ni 이온과 더불어, 광택제가 포함되는 것이 바람직하다. 이 광택제는 그 종류에 따라 작용이 다양한데, 제1의 도금층(10)의 형성을 촉진하는 것으로, 보다 얇은 막 두께로 충분한 피복율을 가지는 제1의 도금층(10)을 형성할 수 있다.

이 광택제는 (1)횡방향에의 도금 석출력을 높이고, (2)피막의 전성을 높이 며, (3)피막을 평활화하여 오목부에의 피복성을 높이는 등의 작용이 있다. 어느 작용이 발생하여도, 도금 석출물이 횡방향으로 성장하여, 제1의 도금층(10)이 형성되기 쉬워진다. 또한, 부차적으로는, (4)미세한 오목부를 피막으로 채워, 밀착력을 높이고, (5)피막 응력을 저감하여, 피막 벗겨짐을 방지하는 등의 작용 효과도 나타낸다.

광택제는 구성 원소에 유황을 포함하는 것이 바람직하며, 특히, 술포기를 가지는 것이 바람직하다.

혹은, 제1의 도금층(10)의 재질은 Cu를 주성분으로 하는 것도 바람직하다. Cu는 약산성하에서는 착화제를 이용하지 않은 이온욕을 제작하기 어렵지만, Ni에 비하여 석출력이 풍부하고, 점착성(adhering properties)이 좋기 때문에, 피복력이 높으며, 연속한 막을 형성하기 쉽다. 이 Cu의 작용은 Cu를 주성분으로 하는 도금층(10)의 형성 후에 열처리를 행함으로써 더욱 현저해진다.

외부전극(8 및 9)은 도시한 실시형태와 같이, 반드시 2층 구조일 필요는 없고, 1층 구조여도 되며, 혹은 3층 이상의 구조여도 된다. 예를 들면, 제1, 제2, 제3의 도금층을 Cu 도금층, Ni 도금층, Sn 도금층의 순서로 형성하는 3층 구조나, 제1, 제2, 제3, 제4의 도금층을 Ni 도금층, Cu 도금층, Ni 도금층, Sn 도금층의 순서로 형성하는 4층 구조 등을 들 수 있다.

도 6은 본 발명의 제2의 실시형태를 설명하기 위한 도 2에 상당하는 도면이다. 도 6에 있어서, 도 2에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 부여하여, 중복되는 설명은 생략한다.

제2의 실시형태에서는, 간단히 말하면, 내부전극(3a 및 3b)이 단면(6)으로부터 돌출되어 있는 것을 특징으로 하고 있다. 보다 구체적으로는, 단면(6)에 대한 내부전극(3a 및 3b)의 각각의 돌출 길이 "p"가 0.1㎛이상인 것을 특징으로 하고 있다. 그리고, 이 실시형태의 경우에는, 적층체(5)의 단면(6)에 있어서, 절연체층(2)의 두께방향으로 측정한 서로 이웃하는 내부전극(3a 및 3b)간의 간격 "s"는 10㎛이하로 짧게 할 필요는 없고, 20㎛이하이면 충분하다.

또한, 상기의 돌출 길이 "p"는 노출된 내부전극면의 길이방향(도 6의 지면에 수직인 방향)에 대하여 어느 정도의 편차를 가지고 있기 때문에, 여기서 말하는 "p"는 길이방향의 편차를 가미한 평균치이다.

상술과 같이, 내부전극간 간격 "s" 및 돌출 길이 "p"를 선택함으로써, 외부전극 형성을 위한 전해 도금을 실시할 때, 도전성 미디어의 내부전극(3a 및 3b)에의 접촉 확률을 상술의 제1의 실시형태의 경우에 비해서도, 보다 향상시킬 수 있다.

또한, 다른 쪽의 단면(7) 및 그곳에 노출되는 내부전극(4)(도 1 참조)에 대해서도, 상술한 단면(6) 및 내부전극(3)의 경우와 실질적으로 동일하므로, 도시 및 설명을 생략한다.

내부전극(3a 및 3b)을 단면(6)으로부터 돌출시키기 위해서는, 연마의 강도를 강하게 하거나, 또한, 연마제에 금속을 섞어서 연마제의 경도를 올리거나 하는 등의 방법을 채용하면 된다. 특히, 절연체층(2)이 세라믹으로 이루어지는 경우는 세라믹 쪽이 내부전극(3a 및 3b)보다 깎이기 쉽기 때문에, 샌드블라스트나 배럴 연마 의 궁리에 의해, 내부전극(3a 및 3b)을 돌출시킨 상태를 용이하게 얻을 수 있다. 또한, 레이저 연마를 이용하면, 세라믹을 선택적이면서 효과적으로 깎을 수 있으므로, 내부전극(3a 및 3b)을 돌출시킨 상태를 보다 용이하게 얻을 수 있다.

도 7은 본 발명의 제3의 실시형태를 설명하기 위한 도 6에 상당하는 도면이다. 도 7에 있어서, 도 6에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 부여하여, 중복하는 설명은 생략한다.

도 7에 나타낸 실시형태에 있어서도, 적층체(5)의 단면(6)에 있어서, 절연체층(2)의 두께방향으로 측정한 서로 이웃하는 내부전극(3a 및 3b)간의 간격 "s"가 20㎛이하이면서, 단면(6)에 대한 내부전극(3a 및 3b)의 각각의 돌출 길이 "p"가 0.1㎛이상이라고 하는 조건을 만족하고 있다.

도 7을 참조하여 설명하는 실시형태는 도 6에 나타낸 공정의 뒤에, 필요에 따라 실시되는 것이다. 즉, 내부전극(3a 및 3b)의 단부가 단면(6)으로부터 충분히 돌출되어 있는 경우, 연마를 더 지속하면, 도 7에 나타내는 바와 같이, 내부전극(3a 및 3b)이 돌출된 단부가 압박되어, 단면(6)과 평행한 방향으로 퍼져 간다. 그 결과, 단면(6)에 대한 내부전극(3a 및 3b)의 각각의 돌출 길이 "p"가 바람직하지 않게도, 도 6에 나타낸 상태의 경우에 비하여 짧아지지만, 서로 이웃하는 내부전극(3a 및 3b)간의 간격 "s"는 유리하게도, 도 6에 나타낸 상태의 경우에 비하여 짧아진다.

상술과 같은 경우, 전해 도금시에 있어서, 석출된 전해 도금 석출물을 성장시켜야 할 거리를 실질적으로 짧게 할 수 있다. 따라서, 도금 석출물의 균질성이 높아지고, 또한, 도금 효율도 크게 향상한다. 또한, 본 실시형태에 의하면, 서로 이웃하는 내부전극(3a 및 3b)간에 위치하는 절연체층(2)의 두께가 비교적 두꺼워도, 서로 이웃하는 내부전극(3a 및 3b)간의 간격 "s"를 짧게 할 수 있다.

도 8에 나타낸 적층형 전자부품(21)은 적층체(22)를 구비한다. 적층형 전자부품(21)은 적층체(22)의 특정한 면(23)에 복수의, 예를 들면 2개의 외부전극(24 및 25)이 형성되어 있는 것을 특징으로 하고 있다.

도시를 생략하지만, 적층체(22)는 적층된 복수의 절연층과, 절연체층간의 계면을 따라 형성된 복수의 내부전극을 포함하고 있다. 내부전극의 각 단부는 외부전극(24 및 25)의 형성 전의 적층체(22)의 상술의 면(23)에 노출되어 있으며, 외부전극(24 및 25)은 복수의 내부전극의 각 단부를 서로 전기적으로 접속하도록 형성되어 있다. 이 적층형 전자부품(21)이 적층 세라믹 커패시터인 경우, 외부전극(24 및 25)의 사이에서 정전 용량을 취득할 수 있도록 구성된다.

외부전극(24 및 25)은 도 1의 적층형 전자부품(1)의 경우와 마찬가지로, 실질상, 전해 도금 석출물만으로 구성된다.

도 8에 나타낸 적층형 전자부품(21)을 제조하기 위해, 가령 외부전극(24 및 25)을 페이스트 전극층으로 형성하면, 그 공정이 매우 번잡해진다. 왜냐하면, 적층체(22)의 외표면의 외부전극(24 및 25)을 형성할 부분 이외의 영역을 마스킹(masking)할 필요가 있어, 예를 들면 스크린 인쇄 등 번잡한 공정이 필요해지기 때문이다. 이에 대하여, 본 실시형태와 같이, 적층체(22)의 소정의 면(23)에 노출된 복수의 내부전극의 단부에, 직접 전해 도금 석출물을 석출시키는 경우에는, 특히 마스킹을 할 필요가 없기 때문에, 공정이 매우 간편하다. 즉, 적층형 전자부품(21)은 상술한 바와 같은 전해 도금법을 이용하기 때문에, 효율적으로 제조할 수 있다.

도 9에는, 도 8에 나타낸 적층형 전자부품(21)이 기판(26)상에 실장된 상태가 나타나 있다.

기판(26)의 표면에는, 단자(27 및 28)가 형성되어 있다. 이들 단자(27 및 28)에, 각각, 적층형 전자부품(21)에 구비하는 외부전극(24 및 25)이 솔더(29 및 30)를 통하여 접합되어 있다. 이 실장상태에 있어서, 솔더(29 및 30)는 외부전극(24 및 25)과 단자(27 및 28)의 사이에만 존재하고 있다.

한편, 도 10에는, 도 1에 나타낸 적층형 전자부품(1)이 기판(14)상에 실장된 상태가 나타나 있다.

도 1에 나타낸 적층형 전자부품(1)의 경우에는, 그 외부전극(8 및 9)이 서로 대향하는 평행한 면상에 있고, 동일 평면상에는 존재하지 않는다. 그 때문에, 적층형 전자부품(1)이 기판(14)상에 실장된 상태에 있어서, 외부전극(8 및 9)이 위치하는 면과, 기판(14)상의 단자(15 및 16)가 위치하는 면이, 거의 수직으로 교차하는 위치 관계에 있다. 이러한 경우, 외부전극(8 및 9)과 단자(15 및 16)를 접합하기 위한 솔더(17 및 18)에는, 도 10에 나타내는 바와 같이, 어느 정도 이상의 두께를 가진 필렛(fillet) 형상이 부여된다.

이러한 것으로부터, 상술의 도 9에 나타낸 실장상태에 의하면, 도 10에 나타낸 실장상태와 비교하여, 외부전극(24 및 25)이 동일 평면상에 있기 때문에, 솔더(29 및 30)가 필렛 형상을 형성하지 않고, 그만큼 기판(26)에의 실장 밀도를 높일 수 있다.

또한, 적층형 전자부품(21)이 적층 세라믹 커패시터인 경우, 도 9와 같이 실장된 상태에서 솔더(29 및 30)의 양이 적으면, 등가 직렬 인덕턴스(ESL)를 낮게 할 수 있다. 이것에 의해, 커패시터의 충방전시에 있어서의 위상의 시프트량이 작아져, 특히 고주파 용도에 있어서 실용적이다. 이것으로부터, 적층형 전자부품(21)에 있어서 채용된 구조는 저ESL 대응 적층 커패시터에 있어서 적합하게 이용할 수 있다. 또한, 외부전극(24 및 25)이 전해 도금 석출물만으로 형성되어 있는 것도, 저ESL화에 있어서 유효하게 작용한다.

이상, 본 발명을 도시한 실시형태에 관련하여 설명하였는데, 본 발명의 범위 내에 있어서, 그 외에 다양한 변형예가 가능하다.

예를 들면, 본 발명이 적용되는 적층형 전자부품으로서는, 적층 칩 커패시터가 대표적이지만, 그 외에 적층 칩 인덕터, 적층 칩 서미스터 등에도 적용 가능하다.

따라서, 적층형 전자부품에 구비하는 절연체층은 전기적으로 절연하는 기능을 가지고 있으면 되며, 그 재질은 특별히 문제되는 것은 아니다. 즉, 절연체층은 유전체 세라믹으로 이루어지는 것에 한정되지 않고, 그 외에, 압전체 세라믹, 반도체 세라믹, 자성체 세라믹, 수지 등으로 이루어지는 것이어도 된다.

이하, 본 발명의 범위를 결정하기 위해, 또는 본 발명에 의한 효과를 확인하기 위해 실시한 실험예에 대하여 설명한다.

[실험예 1]

실험예 1에서는, 도 1에 나타내는 바와 같은 적층형 전자부품을 위한 적층체에 있어서, 도 2 또는 도 6에 나타낸 내부전극간 간격 "s" 및 들어간 길이 "d" 또는 돌출 길이 "p"를 다양하게 바꾼 것을 준비하여, 각각의 단면에, 직접 Ni 도금층을 형성하고, 또 그 위에, Sn 도금층을 형성하여, 도금의 진행 상황을 조사하였다.

보다 상세하게는, 피도금물로서, 길이 3.2㎜, 폭 1.6㎜ 및 두께 1.6㎜인 적층 세라믹 커패시터용 적층체로, 절연체층이 티탄산바륨계 유전체 재료로 이루어지며, 내부전극이 Ni를 주성분으로 하는 것을 준비하였다. 그리고, 서로 이웃하는 내부전극간의 간격 "s"에 대해서는, 가장 큰 부분에서 측정하여, 표 1에 나타내는 바와 같이, 10㎛인 것과 13㎛인 것 2종류를 준비하였다. 또한, 내부전극의 평균 두께는 1.0㎛였다.

이들 2종류의 적층체를 알루미나계 연마분을 이용하여 샌드블라스트 처리를 행하고, 내부전극이 노출되는 적층체의 단면에 대한 내부전극의 들어간 길이 "d" 또는 돌출 길이 "p"를 조절하여, 표 1에 나타내는 바와 같이, 들어간 길이 "d"에 대해서는, 가장 큰 부분에서 측정하여, 2㎛인 것과 1㎛인 것 2종류를 제작하고, 돌출 길이 "p"에 대해서는, 가장 짧은 부분에서 측정하여, 1㎛인 것을 제작하였다. 또한, 들어간 길이 "d"를 가지는 시료에 대해서는, 강도 0.25㎫의 샌드블라스트를 실시하고, 그 시간을 바꿈으로써, 들어간 길이 "d"를 제어하였다. 돌출 길이 "p"를 가지는 시료에 대해서는, 강도 0.50㎫의 샌드블라스트를 실시하고, 그 시간을 바꿈으로써, 돌출 길이 "p"를 제어하였다.

샌드블라스트 종료 후는 적층체로부터 연마분을 세정 제거하고, 건조를 행하였다.

다음으로, 상기 적층체를 용적 300㏄의 회전 배럴 중에 투입하고, 그와 더불어, 직경 0.6㎜의 금속 미디어를 투입하였다. 그리고, 회전 배럴을, pH를 4.2로 조정한 욕온(浴溫) 60℃의 Ni 도금용 와트욕에 침지시켜, 회전수 60r.p.m.으로 회전시키면서, 전류 밀도 0.04A/dm²로 300분간 통전하였다. 이와 같이 하여, 내부전극의 노출되는 적층체의 단면에, 두께 4.0㎛의 Ni 도금층을 형성하였다.

이어서, 상기 Ni 도금층을 형성한 적층체가 들어간 회전 배럴을, pH를 5.0으로 조정한 욕온 33℃의 Sn 도금욕(딥 솔 가부시키가이샤 제품 Sn-235)에 침지시켜, 회전수 12r.p.m.으로 회전시키면서, 전류 밀도 0.1A/dm²로 60분간 통전하였다. 이와 같이 하여, Ni 도금층 위에 두께 4.0㎛의 Sn 도금층을 형성하였다.

이상과 같이 하여, 적층체에 대하여, 페이스트 전극층 등을 형성하지 않고, 직접 전해 도금층을 형성하여 이루어지는 외부전극을 구비하는 각 시료에 따른 적층 세라믹 커패시터를 얻었다.

얻어진 외부전극을 현미경으로 관찰하고, 도금 불착(不着)의 면적 비율을 측정하였다. 또한, 도금 불착율이 0%인 시료에 관해서는, 도금 불착율이 0%가 될 때까지 요하는 시간을 계측하였다. 이들의 결과를 표 1에 나타낸다.

또한, 각 시료에 따른 적층 세라믹 커패시터의 전기 특성이나 소자 구조에 대해서는, 페이스트 전극층을 구비하는 종래품과 비교하여, 특별히 차이는 생기지 않았다.

시료 1 및 2에서는, 내부전극의 단부가 적층체의 단면에 대하여 지나치게 들어가 있었기 때문에, 도금 불착율이 높은 결과가 되었다. 이에 대하여, 시료 3에서는, 들어간 길이 "d"가 1㎛였기 때문에, 도금 불착율을 0%로 할 수 있었다. 단, 시료 4와 같이, 들어간 길이 "d"가 1㎛이지만, 서로 이웃하는 내부전극간 간격 "s"가 10㎛를 넘는 경우에는, 도금 불착이 생겼다.

또한, 시료 5 및 6에서는, 내부전극의 단부가 노출면에 대하여 돌출되어 있었기 때문에, 시료 3에 비하여, 도금층 형성의 소요시간이 짧고, 도금 효율이 높았다. 또한, 시료 6과 같이, 내부전극간 간격 "s"가 13㎛로 커도, 도금 불착율을 0%로 할 수 있었다.

[실험예 2]

실험예 2에서는, 적층형 전자부품을 위한 적층체의 단면에, 직접 Ni 도금층을 형성하는데 있어서, Ni 도금용 와트욕에 다양한 광택제를 첨가하여, 그 효과를 조사하였다.

피도금물로서, 실험예 1의 경우와 같은 적층 세라믹 커패시터용 적층체를 준비하였다. 또한, 이 적층체의 서로 이웃하는 내부전극간의 간격 "s"에 대해서는, 가장 큰 부분에서 측정하여, 10㎛였다.

다음으로, 이 적층체에 대하여 샌드블라스트 처리를 행하고, 내부전극의 노출되는 적층체의 단면에 대한 내부전극의 들어간 길이 "d"를 가장 큰 부분에서 0.1㎛로 하였다.

한편, 표 2에 나타내는 바와 같이, 시료 11~19의 각각이 되도록 다양한 광택제를 첨가한 Ni 도금용의 와트욕을 9종류 준비하였다. 표 2에는, 광택제의 제품명, 주성분, 및 도금욕에의 배합의 내용이 나타나 있다. 또한, 시료 20에서는, 도금욕에 광택제를 넣지 않았다.

다음으로, 시료 11~20의 각각에 따른 도금욕을 이용하여, 적층체의 단면상에 Ni 도금막을 형성하기 위해, 상기 적층체를 용적 300㏄의 회전 배럴 중에 투입하고, 또한, 직경 0.6㎜의 금속 미디어를 투입하였다. 그리고, 회전 배럴을 표 2에 나타내는 시료 11~20의 각각에 따른 Ni 도금용 와트욕(pH: 4.2, 욕온: 60℃)에 침지시켜, 회전수 60r.p.m.으로 회전시키면서, 전류 밀도 0.04A/dm²로 통전하였다. 통전은 Ni 도금 석출물이 연속적인 막으로 성장하여, 그 피복율이 95%가 된 시점에서 정지하였다.

이 시점에서의 Ni 도금막의 두께를 측정하였다. 이 막 두께가 표 2에 나타나 있다. 또한, 상기 피복율은 내부전극이 노출되어 있는 단면에 있어서, 상술의 도 2 내지 도 5에 순서대로 나타낸 공정을 거쳐, 도금 피막이 형성될 영역이 모두 도금 피막으로 피복된 경우를 100%로 했을 때의 비이다.

시료 11~19에 따른 도금막의 두께는 2.5~3.6㎛로서, 광택제를 첨가하지 않은 시료 20에 비하여 얇아졌다. 즉, 광택제를 첨가함으로써, 연속적인 Ni 도금막을 얇은 막 두께로 효율적으로 형성할 수 있다는 것을 알 수 있었다.

또한, 이 광택제는 상술과 같이, (1)횡방향에의 도금 석출력을 높이고, (2)피막의 전성을 높이며, (3)피막을 평활화하여 오목부에의 피복성을 높이는 등의 작용이 있다. 어느 작용이 발생하여도, 도금 석출물이 횡방향으로 성장하여, 도금층이 형성되기 쉬워진다. 또한, 부차적으로는, (4)미세한 오목부를 피막으로 채워, 밀착력을 높이고, (5)피막 응력을 저감하여, 피막 벗겨짐을 방지하는 등의 작용 효과도 나타낸다.

시료 11에 따른 광택제에 의하면, 주로 상기 (2) 및 (5)의 작용·효과가 나타났다. 마찬가지로, 시료 12, 13 및 14에 따른 광택제에 의하면, (1), (2), (3) 및 (5)의 작용·효과, 시료 15, 16 및 17에 따른 광택제에 의하면, (1), (2) 및 (4)의 작용·효과, 시료 18에 따른 광택제에 의하면, (1) 및 (3)의 작용·효과, 그리고, 시료 19에 따른 광택제에 의하면, (1), (2) 및 (3)의 작용·효과가 각각 나타났다.

[실험예 3]

실험예 3에서는, 도 8에 나타내는 바와 같은 구조를 가지는 적층 세라믹 커패시터용 적층체의 내부전극이 노출되는 면에 대하여, 직접 Cu 도금층을 형성하고, 또한 Ni 도금층 및 Sn 도금층을 형성하여, 적층 세라믹 커패시터를 실제로 제조하였다.

보다 상세하게는, 피도금물로서, 길이 3.2㎜, 폭 1.6㎜ 및 두께 1.6㎜의 각 치수를 가지며, 길이방향 치수와 두께방향 치수에 의해 규정되는 2면 중 1면이 외부전극을 형성할 면이 되고, 이 면에 있어서의 소정의 2군데에 내부전극이 노출되어 있는 적층 세라믹 커패시터용 적층체로서, 절연체층이 티탄산바륨계 유전체 재료로 이루어지며, 내부전극이 Ni를 주성분으로 하는 것을 준비하였다. 이 적층체에 있어서, 절연체층의 두께방향으로 측정한 서로 이웃하는 내부전극간의 간격 "s"는 가장 큰 부분에서 10㎛였다. 또한, 내부전극의 평균 두께는 1.0㎛였다.

다음으로, 상기 적층체에 대하여, 배럴 연마를 행하고, 내부전극의 노출되는 면에 대한 내부전극의 들어간 길이 "d"를 가장 큰 부분에서 0.1㎛로 하였다.

다음으로, 상기 적층체를 용적 300㏄의 회전 배럴 중에 투입하고, 또한, 직경 0.4㎜의 금속 미디어를 투입하였다. 그리고, 회전 배럴을, pH를 8.5로 조정한 욕온 25℃의 Cu 도금용 스트라이크욕(strike solution)에 침지시켜, 회전수 50r.p.m.으로 회전시키면서, 전류 밀도 0.11A/dm²로 60분간 통전하여, 내부전극의 노출되는 적층체의 표면에, 직접 두께 0.7㎛ Cu 도금층을 형성하였다.

또한, 상기 Cu 도금용 스트라크욕은 14g/L의 피로린산 구리, 120g/L의 피로린산 칼륨, 및 10g/L의 옥살산 칼륨을 포함하는 것이었다.

이어서, 상기 Cu 도금층을 형성한 적층체가 들어간 회전 배럴을, pH를 8.8로 조정한 욕온 25℃의 Cu 도금용 피로린산욕(우에무라 고교 가부시키가이샤 제품 피로브라이트 시스템)에 침지시켜, 회전수 50r.p.m.으로 회전시키면서, 전류 밀도 0.30A/dm²로 60분간 통전하였다. 이와 같이 하여, 상기 Cu 도금층 위에, 또 Cu 도금층을 형성하여, Cu 도금층의 두께는 합계 10㎛가 되었다.

또한, 상기 Cu 도금층을 형성한 적층체가 들어간 회전 배럴을, pH를 4.2로 조정한 욕온 60℃의 Ni 도금용 와트욕에 침지시켜, 회전수 60r.p.m.으로 회전시키면서, 전류 밀도 0.04A/dm²로 300분간 통전하였다. 이와 같이 하여, Cu 도금층 위에 두께 2.5㎛의 Ni 도금층을 형성하였다.

이상과 같이 하여, 적층체에 대하여, 페이스트 전극층 등을 형성하지 않고, 또한 마스킹도 필요로 하지 않으며, 직접 외부전극이 될 도금층을 형성할 수 있었다. 그리고, 이와 같이 제조된 적층 세라믹 커패시터의 전기 특성이나 소자 구조에 관해서는, 외부전극에 있어서 페이스트 전극층을 포함하는 종래품과 비교하여, 특별히 차이는 없었다. 또한, 외부전극에 있어서의 도금 불착율은 거의 0%였다.

Claims

적층된 복수의 절연체층과, 상기 절연체층간의 계면을 따라 형성된 복수의 내부전극을 포함하고, 상기 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체를 준비하는 공정과,

상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 각 단부를 서로 전기적으로 접속하도록, 상기 적층체의 상기 소정의 면상(面上)에 외부전극을 형성하는 공정을 포함하는 적층형 전자부품의 제조방법으로서,

상기 적층체를 준비하는 공정에 있어서 준비되는 상기 적층체는 상기 내부전극이 노출되는 상기 소정의 면에 있어서, 서로 이웃하는 상기 내부전극이 서로 전기적으로 절연되어 있음과 동시에, 상기 절연체층의 두께방향으로 측정한 서로 이웃하는 상기 내부전극간의 간격이 10㎛이하이면서, 상기 소정의 면에 대한 상기 내부전극의 들어간 길이가 1㎛이하이며,

상기 외부전극을 형성하는 공정은 상기 적층체를 준비하는 공정에 있어서 준비된 상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 단부에 대하여, 직접 전해 도금을 행하는 전해 도금 공정을 구비하고,

상기 전해 도금 공정은 복수의 상기 내부전극의 단부에 석출된 전해 도금 석출물이 서로 접속되도록 상기 전해 도금 석출물을 도금 성장시키는 공정을 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
적층된 복수의 절연체층과, 상기 절연체층간의 계면을 따라 형성된 복수의 내부전극을 포함하고, 상기 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체를 준비하는 공정과,

상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 각 단부를 서로 전기적으로 접속하도록, 상기 적층체의 상기 소정의 면상에 외부전극을 형성하는 공정을 포함하는 적층형 전자부품의 제조방법으로서,

상기 적층체를 준비하는 공정에 있어서 준비되는 상기 적층체는 상기 내부전극이 노출되는 상기 소정의 면에 있어서, 서로 이웃하는 상기 내부전극이 서로 전기적으로 절연되어 있음과 동시에, 상기 절연체층의 두께방향으로 측정한 서로 이웃하는 상기 내부전극간의 간격이 20㎛이하이면서, 상기 소정의 면에 대한 상기 내부전극의 돌출 길이가 0.1㎛이상이며,

상기 외부전극을 형성하는 공정은 상기 적층체를 준비하는 공정에 있어서 준비된 상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 단부에 대하여, 직접 전해 도금을 행하는 전해 도금 공정을 구비하고,

상기 전해 도금 공정은 복수의 상기 내부전극의 단부에 석출된 전해 도금 석출물이 서로 접속되도록 상기 전해 도금 석출물을 도금 성장시키는 공정을 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제1항 또는 제2항에 있어서, 상기 외부전극을 형성하는 공정 전에, 상기 적층체에 대하여, 연마제를 이용하여 연마하는 공정을 더 포함하는 것을 특징으로 하 는 적층형 전자부품의 제조방법.
제3항에 있어서, 상기 연마하는 공정은 샌드블라스트 또는 배럴 연마를 실시하는 공정을 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제1항 또는 제2항에 있어서, 상기 전해 도금 공정은 급전 단자를 구비하는 용기 중에, 상기 적층체 및 도전성 미디어를 투입하고, 금속 이온을 포함하는 도금액에 침지시켜, 상기 용기를 회전시키면서 통전함으로써, 상기 전해 도금 석출물을 석출시키는 공정을 포함하며, 상기 용기의 회전수가 10r.p.m.이상으로 선택되는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제1항 또는 제2항에 있어서, 상기 전해 도금 공정은 급전 단자를 구비하는 용기 중에, 상기 적층체를 투입하고, 상기 용기를 도금욕에 침지시켜, 통전함으로써, Ni를 주성분으로 하는 도금 석출물을 석출시키는 공정을 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제6항에 있어서, 상기 도금욕의 pH는 2.5~6.0이면서, 상기 도금욕은 Ni 착체를 생성하는 착화제를 실질적으로 포함하지 않는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제6항에 있어서, 상기 도금욕은 광택제를 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제8항에 있어서, 상기 광택제는 구성 원소에 적어도 유황을 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제1항 또는 제2항에 있어서, 상기 전해 도금 공정은 급전 단자를 구비하는 용기 중에, 상기 적층체를 투입하고, 상기 용기를 도금욕에 침지시켜, 통전함으로써, Cu를 주성분으로 하는 도금 석출물을 석출시키는 공정을 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
적층된 복수의 절연체층과, 상기 절연체층간의 계면을 따라 형성된 복수의 내부전극을 포함하고, 상기 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체와, 상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 각 단부를 서로 전기적으로 접속하도록, 상기 적층체의 상기 소정의 면상에 형성되는 외부전극을 구비하는 적층형 전자부품으로서,

상기 외부전극은 실질적으로 전해 도금 석출물로 이루어지며,

상기 적층체에 있어서의 상기 내부전극이 노출되는 상기 소정의 면에 있어서, 상기 절연체층의 두께방향으로 측정한 서로 이웃하는 상기 내부전극간의 간격이 10㎛이하이면서, 상기 소정의 면에 대한 상기 내부전극의 들어간 길이가 1㎛이 하인 것을 특징으로 하는 적층형 전자부품.
적층된 복수의 절연체층과, 상기 절연체층간의 계면을 따라 형성된 복수의 내부전극을 포함하고, 상기 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체와, 상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 각 단부를 서로 전기적으로 접속하도록, 상기 적층체의 상기 소정의 면상에 형성되는 외부전극을 구비하는 적층형 전자부품으로서,

상기 외부전극은 실질적으로 전해 도금 석출물로 이루어지며,

상기 적층체에 있어서의 상기 내부전극이 노출되는 상기 소정의 면에 있어서, 상기 절연체층의 두께방향으로 측정한 서로 이웃하는 상기 내부전극간의 간격이 20㎛이하이면서, 상기 소정의 면에 대한 상기 내부전극의 돌출 길이가 0.1㎛이상인 것을 특징으로 하는 적층형 전자부품.
제11항 또는 제12항에 있어서, 상기 외부전극은 복수의 도금층을 구비하고, 복수의 상기 도금층 중 상기 적층체의 표면에 가장 가까운 도금층의 주성분이 Ni인 것을 특징으로 하는 적층형 전자부품.
제11항 또는 제12항에 있어서, 상기 외부전극은 복수의 도금층을 구비하고, 복수의 상기 도금층 중 상기 적층체의 표면에 가장 가까운 도금층의 주성분이 Cu인 것을 특징으로 하는 적층형 전자부품.
제11항 또는 제12항에 있어서, 복수의 상기 외부전극이 상기 적층체의 동일 평면상에 형성되어 있는 것을 특징으로 하는 적층형 전자부품.