KR101300402B1 - 양자 우물 전계 효과 트랜지스터의 변조 도핑된 헤일로, 그와 함께 제조된 장치, 및 그것을 사용하는 방법 - Google Patents
양자 우물 전계 효과 트랜지스터의 변조 도핑된 헤일로, 그와 함께 제조된 장치, 및 그것을 사용하는 방법 Download PDFInfo
- Publication number
- KR101300402B1 KR101300402B1 KR1020117021788A KR20117021788A KR101300402B1 KR 101300402 B1 KR101300402 B1 KR 101300402B1 KR 1020117021788 A KR1020117021788 A KR 1020117021788A KR 20117021788 A KR20117021788 A KR 20117021788A KR 101300402 B1 KR101300402 B1 KR 101300402B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- contact
- quantum well
- disposed
- doped
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 125000001475 halogen functional group Chemical group 0.000 title claims abstract description 28
- 230000005669 field effect Effects 0.000 title 1
- 230000004888 barrier function Effects 0.000 claims abstract description 74
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910052790 beryllium Inorganic materials 0.000 claims abstract description 16
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 230000006911 nucleation Effects 0.000 claims description 24
- 238000010899 nucleation Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 22
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000002210 silicon-based material Substances 0.000 claims 4
- 239000010410 layer Substances 0.000 description 163
- 239000010408 film Substances 0.000 description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- 239000010931 gold Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 229910052738 indium Inorganic materials 0.000 description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 6
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- AUCDRFABNLOFRE-UHFFFAOYSA-N alumane;indium Chemical compound [AlH3].[In] AUCDRFABNLOFRE-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- -1 lanthanum aluminate Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/122—Single quantum well structures
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 디바이스 내에 양자 우물(QW)층이 제공된다. QW층은 QW층 아래의 배리어 구조물 내의 베릴륨 도핑된 헤일로층과 함께 제공된다. 반도체 디바이스는 QW층의 아래 및 위에 각각 InGaAs 하부층 및 상부 배리어층을 포함한다. 반도체 디바이스는 게이트 리세스 내의 InP 스페이서 제1층 위에 위치하는 하이-k 게이트 유전체층을 또한 포함한다. QW층을 형성하는 프로세스는 오프컷 반도체 기판을 사용하는 것을 포함한다.
Description
다양한 전자 및 광전자 디바이스들은 실리콘(Si) 원소 기판들과 같은 반도체 기판들 위에 박막 완화된 격자 상수(thin film relaxed lattice constant) III-V 반도체들을 사용한다. III-V 재료들의 특성들을 사용할 수 있는 표면층들은 CMOS 및 양자 우물(QW) 트랜지스터와 같은 다양한 고성능 전자 디바이스들을 호스트(host)할 수 있다. 그러나, 실리콘 기판 위에서의 III-V 재료의 성장은 많은 도전 과제들을 제시한다. 그러한 디바이스들과 연관된 도전 과제들은 적절한 단채널 효과(short-channel effect; SCE) 및 Lg 확장성(scalability)을 포함한다.
실시예들을 입수하는 방법을 이해하기 위해, 위에서 간단히 설명한 다양한 실시예들의 더 자세한 설명이 첨부된 도면들을 참조하여 주어질 것이다. 이러한 도면들은 반드시 비율에 맞게 그려진 것은 아니며, 범위가 제한적인 것으로 간주되어서는 안되는 실시예들을 도시한다. 일부 실시예들은 수반하는 도면을 사용하여 추가적인 특수성 및 세부 사항과 함께 기술되고 설명될 것이다.
도 1a는 실시예에 따른 집적 회로 디바이스의 단면도.
도 1b는 실시예에 따른 추가 프로세싱 후의 도 1a에 도시된 집적 회로 디바이스의 단면도.
도 2는 실시예들에 따른 변조 도핑된 헤일로층에서 도펀트 농도의 함수로서 개선된 단채널 효과를 설명하기 위한 그래프.
도 3은 실시예에 따른 프로세스 흐름도.
도 4는 실시예에 따른 전자 시스템의 개략도.
도 1a는 실시예에 따른 집적 회로 디바이스의 단면도.
도 1b는 실시예에 따른 추가 프로세싱 후의 도 1a에 도시된 집적 회로 디바이스의 단면도.
도 2는 실시예들에 따른 변조 도핑된 헤일로층에서 도펀트 농도의 함수로서 개선된 단채널 효과를 설명하기 위한 그래프.
도 3은 실시예에 따른 프로세스 흐름도.
도 4는 실시예에 따른 전자 시스템의 개략도.
유사한 구조물들에 유사한 첨수 참조 번호들이 제공될 수 있는 도면들을 이제 참조할 것이다. 다양한 실시예들의 구조물들을 더 명료하게 도시하기 위해, 본원에 포함된 도면들은 집적 회로 구조물들의 개략적인 표현들이다. 그러므로, 예컨대 현미경 사진에서, 제조된 집적 회로 구조물들의 실제 외관은 다르게 보일 수 있으나, 여전히 도시된 실시예들의 청구된 구조물들을 통합한다. 더욱이, 도면들은 도시된 실시예들을 이해하는 데 유용한 구조물들만을 도시할 수 있다. 도면들의 명료함을 유지하기 위해 기술분야에 알려진 추가적인 구조물들은 포함되지 않을 수 있다. 프로세서 칩 및 메모리 칩이 동일한 문장에 언급될 수 있으나, 그들이 동등한 구조물인 것으로 해석해서는 안된다. 본 개시 전체에서 "일 실시예", 또는 "실시예"의 참조는, 실시예와 연관하여 설명한 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 본 개시 전체의 다양한 곳들에서 어구 "일 실시예에서" 또는 "실시예에서"의 출현은 반드시 모두가 동일한 실시예를 참조하는 것은 아니다. 더욱이, 특정한 특징들, 구조들, 또는 특성들은 하나 또는 그 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다.
"상부(upper)" 및 "하부(lower)"와 같은 용어들은 도시된 X-Z 좌표들을 참조하여 이해될 수 있으며, "인접한"과 같은 용어들은 X-Y 좌표들 또는 논-Z(non-Z) 좌표들을 참조하여 이해될 수 있다.
다양한 실시예들에서, 인듐 갈륨 비화물(InGaAs)계 반도체 디바이스들이 실리콘과 같은 반도체 기판 위에 형성된다. 그러한 InGaAs계 구조물을 사용함으로써 고속 및 저전력 성능이 현실화될 수 있다. 그러한 구조물들은 금속 게이트와 함께 사용되는 높은 유전 상수(하이 k) 게이트 유전체를 허용하는 변조 도핑된 헤일로층을 포함한다.
도 1a는 실시예에 따른 집적 회로 디바이스(100)의 단면도이다. 집적 회로 디바이스(100)는 반도체 기판(110) 위에 NMOS 또는 PMOS 디바이스를 형성하기 위해 사용될 수 있다. 실시예에서, 반도체 기판(110)은 높은 비저항의 n 또는 p-타입 (100) 오프방위(off-oriented) Si 기판이다. 실시예에서, 반도체 기판(110)은 잉곳으로부터 반도체 기판(110)을 오프커팅(off-cutting)함으로써 준비되는 미사 표면(vicinal surface)를 갖는다. (100) 반도체 기판(110)은 실시예에 따른 테라스들을 가질 수 있는 표면을 생성하기 위해 [110] 방향을 향해 2 내지 8도의 각도로 오프컷된다(off cut). 실시예에서 서로 다른 오프컷 방위들이 사용된다. 실시예에서, 반도체 기판(110)은 4° 오프컷 실리콘이다.
실시예에서, 반도체 기판(110)은 오프컷 방위 없이 제공된다. 어쨌든, 오프컷 반도체 기판(110) 또는 다른 기판의 준비는 디바이스 격리를 제공할 수 있으며 역위상 경계들(anti-phase boundaries)에서 역위상 영역들(anti-phase domains)을 또한 감소시킬 수 있다. 반도체 기판(110)은 1옴(Ω) 내지 50kΩ 범위 내의 비저항을 가질 수 있다.
핵 생성층(nucleation layer)(112) 및 하부 버퍼층(114)이 반도체 기판(110) 위에 형성된다. 실시예에서, 핵 생성층(112)은 갈륨 비화물(GaAs)로 만들어진다. 실시예에서, 핵 생성층(112)은 금속 유기 화학 기상 증착(MOCVD) 프로세스를 통해 형성된다. 실시예에서, 핵 생성층(112)은 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스를 통해 형성된다. 핵 생성층(112)을 형성하기 위해 다른 프로세스들이 사용될 수 있다. 실시예에서, 핵 생성층(112)은 30 나노미터(nm) 두께의 GaAs의 층이며, 0.3 마이크로미터(㎛) 내지 1㎛의 두께로 형성될 수 있는 하부 버퍼층(114)이 뒤를 잇는다. 핵 생성 및 버퍼층(각각 112 및 114)은 GaAs 재료와 같은 III-V 재료들의 원자 이중층으로 최하부 반도체 기판 테라스들을 채우기 위해 사용된다. 핵 생성 및 버퍼층(112 및 114) 중 핵 생성층(112) 부분은 역위상 영역이 없는 "가상 극성" 기판을 생성할 수 있다. 실시예에서, MBE는 400℃ 내지 500℃의 온도에서 수행된다. 핵 생성 및 하부 버퍼층(각각 112 및 114) 중 하부 버퍼층(114)은 반도체 기판(110)과 핵 생성 및 버퍼층(112 및 114) 위에 형성될 배리어층 사이의 글라이딩 전위(gliding dislocation) 및 4% 내지 8%의 격자 부정합(lattice mismatch)의 제어를 제공할 수 있다. 실시예에서, 하부 버퍼층(114)은 핵 생성층(112)보다 높은 온도에서 형성된다. 게다가, 실시예에서 하부 버퍼층(114)은 상대적으로 더 두껍다.
핵 생성층(112) 및 하부 버퍼층(114)은 아래 제시된 것과 같이 InGaAs 양자 우물(QW) 구조체를 위한 압축 변형을 제공할 수 있는 전위 필터링 버퍼를 형성하도록 구성된다. 핵 형성층(112) 및 하부 버퍼층(114)은 스레딩 전위(threading dislocations)를 최소화하기 위해 약 4%의 격자 부정합를 제어하도록 구성될 수 있다.
추가 프로세싱이 도 1a에 도시되며, 하부 버퍼층(114) 위에 그레이디드(graded) 버퍼층(116)이 형성된다. 실시예에서, 그레이디드 버퍼층(116)은 인듐 알루미늄 비화물(InxAl1-xAs)이다. 그레이딩은 x가 0일 때부터 x가 0.52일 때까지 진행된다. 실시예에서, 증가하는 인듐의 존재를 나타내기 위해 그레이딩은 점점 짙은 조성으로 도시되었다. 따라서, 하부 버퍼층(114)과 그레이디드 버퍼층(116) 사이의 계면에서의 조성은 알루미늄 비화물(AlAs)로 시작하며, 반대쪽 경계에서 In0 .52Al0 .48As로 끝난다. 실시예에서, In0 .52Al0 .48As의 조성에 도달할 때까지 선형적으로 증가하는 방식으로 인듐 공급을 조절함으로써 그레이딩은 선형적으로 행해진다. 실시예에서, 그레이디드 버퍼층(116)이 이 그레이디드 버퍼층의 물리적 중심점에서 절반보다 큰 또는 절반보다 적은 인듐 농도를 가질 수 있도록, 인듐 공급은 비선형적으로 증가하는 방식으로 제공된다. 그레이디드 버퍼층(116)을 생성함으로써, 전위들은 그 내부의 비교적 비스듬한 면들을 따라 미끄러질 수 있다. 실시예에서, 그레이디드 버퍼층(116)은 0.7과 1.1㎛ 사이의 두께를 갖는다. 실시예에서, 그레이디드 버퍼층(116)은 0.9㎛의 두께를 갖는다.
실시예에서, 디바이스 격리를 위한 더 큰 밴드갭을 갖기 위해 그레이디드 버퍼층(116)은 역 스텝 그레이디드(inverse step graded) InAlAs이다. 실시예에서, 디바이스 격리를 위한 더 큰 밴드갭을 갖기 위해 그레이디드 버퍼층(116)은 역 스텝 그레이디드 인듐 갈륨 알루미늄 비화물(InGaAlAs)이다. 조성은 상부 표면에 인듐이 존재하고 낮은 농도에 있는 것으로 시작하거나, 또는 완전히 없을 수 있다. 알루미늄의 존재는 그레이디드 버퍼층(116)의 조성에서의 알루미늄의 양에 의존하여 양자 우물층의 변형(strain)을 조절할 수 있다. 그레이디드 버퍼층(116)은 또한 전위 필터링 버퍼의 역할을 할 수 있다.
그레이디드 버퍼층(116)의 형성 후, 하부 배리어층(118)이 형성된다. 실시예에서, 하부 배리어층(118)은, 하부 배리어층(118) 위에 접하여 형성될 양자 우물층보다 큰 밴드갭 재료로 형성된다. 실시예에서, 하부 배리어층(118)은 이후 개시될 것과 같이 트랜지스터 장치의 일부분이 될 트랜지스터 스택(130)을 형성하는 구조물들에서 전하 캐리어들에 전위 장벽을 제공하기에 충분한 두께이다. 실시예에서, 하부 배리어층(118)은 4nm와 120nm 사이의 두께를 갖는다. 실시예에서, 하부 배리어층(118)은 100nm의 두께를 갖는다.
하부 배리어층(118)의 형성 후, 변조 도핑된 헤일로층(120)이 하부 배리어층(118)의 위에 접하여 형성된다. 실시예에서, 변조 도핑된 헤일로층(120)은 베릴륨(Be)으로 구성된다. 실시예에서, 변조 도핑된 헤일로층(120)에서의 베릴륨의 변조 도핑은 1 x 1010cm-2 내지 5 x 1014cm-2 범위의 농도 내이다.
실시예에서, 변조 도핑은 분자 빔 에피택시(MBE) 성장 기법을 사용하여 수행된다. 실시예에서, 변조 도핑은 금속 유기 화학 기상 증착 에피택시(MOCVD epi) 성장 기법을 사용하여 수행된다. 실시예에서, 변조 도핑은 초진공 CVD 에피택시(UHCVD epi) 성장 기법을 사용하여 수행된다. 실시예에서, 변조 도핑은 감소된 온도 CVD 에피택시(RTCVD epi) 성장 기법을 사용하여 수행된다.
실시예에서, III-V NMOS 구조물을 위한 도펀트 변화는 베릴륨(Be) 및 탄소(C)를 포함한다. 실시예에서, III-V PMOS 구조물을 위한 도펀트 변화는 실리콘(Si) 및 테릴륨(Te)을 포함한다. 실시예에서, PMOS 게르마늄 양자 우물 구조체를 위한 도펀트 변화는 비소(As), 안티몬(Sb), 및 인(P)을 포함할 수 있다. 실시예에서, 도펀트 양은 1010cm-2 내지 1014cm-2의 범위에 있다.
변조 도핑된 헤일로층(120)은 양자 우물층(하기 124 참조)으로부터 분리되어 있으므로, 이 헤일로 실시예는 캐리어 이동도를 떨어뜨리지 않을 것이다.
변조 도핑된 헤일로층(120)의 형성 후, 하부 스페이서층(122)이 그 위에 형성된다. 실시예에서, 하부 스페이서층(122)은 인듐 알루미늄 비화물 재료이다. 실시예에서, 하부 스페이서층(122)은 In0 .52Al0 .48As이며, 4nm 내지 12nm 범위의 두께를 갖는다. 실시예에서, 하부 스페이서층(122)은 In0 .52Al0 .48As이며, 8nm의 두께를 갖는다.
하부 스페이서층(122)의 형성 후, 양자 우물(QW)층(124)이 형성된다. 실시예에서, QW층(124)은 하부 배리어층(118)보다 작은 밴드갭을 갖는 물질로 형성된다. 실시예에서, QW층(124)은 InxGa1 - xAs로 형성되며, x는 0.53과 0.8 사이이다. QW층(124)은 메모리 셀을 위한 트랜지스터와 같은 주어진 어플리케이션을 위해 적절한 채널 컨덕턴스를 제공하기에 충분한 두께일 수 있다. QW층(124)은 로직 회로를 위한 트랜지스터와 같은 주어진 어플리케이션을 위해 적절한 채널 컨덕턴스를 제공하기에 충분한 두께일 수 있다. 실시예에서, QW층(124)은 10nm와 16nm 사이이다. 실시예에서, QW층(124)은 13nm의 두께를 갖는다. QW층(124)은 실리콘계 디바이스에 비해 NMOS 디바이스들에 높은 전자 이동도 및 속도를 제공할 수 있으며, PMOS 디바이스들에 높은 정공(hole) 이동도 및 속도를 제공할 수 있다.
실시예에서, 상부 스페이서층(126)이 QW층(124) 위에 형성된다. 실시예에 따라 상부 스페이서층(126)은 In0 .52Al0 .48As 재료를 포함한다. 도 1a에 더 도시된 것과 같이, 상부 스페이서층(126)은 QW층(124) 위에 형성된다. 상부 스페이서층(126)은 반도체 채널의 역할을 함에 따라 QW층(124)에 압축 변형을 제공할 수 있다. 실시예에서, In0 .52Al0 .48As 상부 스페이서층(126)은 0.2nm 내지 8nm 범위의 두께를 갖는다. 실시예에서, In0 .52Al0 .48As 스페이서층(126)은 5nm의 두께를 갖는다.
상부 스페이서층(126)을 형성한 후, 도핑층(128)이 형성된다. 실시예에서, 도핑은 양자 우물층(124)의 채널에서 유용한 시트(sheet) 캐리어 농도에 기초하여 선택된다. 양자 우물(120)의 채널 내의 도핑이 3.5 x 1012cm-2일 때, 실리콘 도핑층(128)의 농도의 예는 6 x 1012cm-2이다. 실시예에서, 도핑층(128)은 알려진 기법에 따른 델타 도핑된(delta-doped) 실리콘이다. 실시예에서, 도핑층(128)은 변조 도핑된 실리콘이다. 실시예에서, 도핑층(128)은 델타 도핑 및 변조 도핑의 조합이다. 실시예에서, 도핑층(128)은 3Å 내지 15Å의 두께를 갖는 실리콘 변조 델타 도핑된 층이다. NMOS 디바이스 실시예에서, 도핑층(128)의 도핑은 실리콘 및 테릴륨(Te) 불순물을 사용하여 구현된다. PMOS 디바이스 실시예에서, 도핑층(128)의 도핑은 베릴륨(Be)을 사용한다. PMOS 디바이스 실시예에서, 도핑층(128)의 도핑은 탄소(C)를 사용한다. PMOS 디바이스 실시예에서, 도핑층(128)의 도핑은 베릴륨 및 탄소를 사용한다.
실시예에서, 변조 도핑된 헤일로층(120)의 도핑은 도핑층(128)의 도핑과 동일하다. 실시예에서, 동일한 도핑은 베릴륨과 같은 동일한 도핑 원소를 의미한다. 실시예에서, 동일한 도핑은 두 층들에서 동등한 반도체 특성들을 달성하기 위해 원소들로 도핑하는 것을 의미한다.
도핑층(128)의 형성 후, 디바이스 스택을 완성하기 위해 상부 배리어층(130)이 형성된다. 실시예에서, 상부 배리어층(130)은 InxAl1 - xAs 배리어층(130)이다. 실시예에서, 상부 배리어층(130)은 4nm와 12nm 사이의 두께를 갖는다. 실시예에서, 상부 배리어층(130)은 8nm의 두께를 갖는다. 상부 배리어층(130)은 게이트 제어를 위한 쇼트키(Schottky) 배리어층일 수 있다.
디바이스 스택 실시예는 디바이스 스택(132)을 참조할 수 있으며, 이는 반도체 기판(110) 위의 핵 생성층(112), 하부 버퍼층(114), 및 그레이디드 버퍼층(116)을 포함하는 버퍼 하부 구조(134)를 포함한다. 디바이스 스택(132)은 하부 배리어 구조(136) 및 상부 배리어 구조(140)를 또한 포함한다. 하부 배리어 구조(136)는 하부 배리어층(118) 및 변조 도핑된 헤일로층(120)을 포함한다. 상부 배리어 구조(140)는 도핑층(128) 및 상부 배리어층(130)을 포함한다. 디바이스 스택(132)은 하부 스페이서층(122), QW층(124) 및 상부 스페이서층(126)을 포함하는 양자 우물 구조(138)를 또한 포함한다.
디바이스 스택(132)의 형성 후, 상부 배리어 구조(140) 위에 에치 스탑층(142)이 형성된다. 실시예에서, 에치 스탑층(142)은 인듐 인화물(InP)이다. 주어진 구체적인 어플리케이션 규칙과 통합될 수 있는 다른 에치 스탑 구조 재료들이 사용될 수 있다. 에치 스탑층(142)은 2 내지 10nm의 두께를 가질 수 있다. 실시예에서, 에치 스탑층(142)은 6nm의 두께를 가질 수 있다.
디바이스 스택(132)은 에치 스탑층(142) 위에 콘택층(144)을 형성함으로써 더 처리된다. 콘택층(144)은 낮은 콘택 저항을 갖는 소스 및 드레인 콘택 구조물들을 제공한다. 실시예에서, 콘택층(144)은 InxGa1 - xAs로 형성된다. NMOS 디바이스 스택(132)에서 콘택층(144)은 n+ 도핑된다. 콘택층(144)은 또한 n++ 도핑될 수 있다. 실시예에서, 콘택층(144)은 그레이딩을 통해 도핑되며, In0 .53Ga0 .47As로 도핑된 실리콘으로부터 시작하여, 그레이딩이 InAs로 끝나도록 InxGa1 - xAs로부터 x=0.53에서 1.0까지 진행된다. PMOS 디바이스 스택(132)에서, 콘택층(144)은 p+ 도핑된다. 실시예에서, p+ 도핑 기울기(doping gradient)를 사용하여 그레이디드 도핑이 행해진다. 실시예에 따라 콘택층(144)은 10nm와 30nm 사이의 두께를 갖는다. 실시예에 따라 콘택층(144)은 20nm의 두께를 갖는다.
도 1b는 실시예에 따른 추가 프로세싱 후의 도 1a에 도시된 집적 회로 디바이스의 단면도이다. 집적 회로 디바이스(101)는 콘택층(144), 에치 스톱층(142), 상부 배리어층(130), 및 실리콘 도핑층(128)을 관통한 게이트 리세스(146)를 형성함으로써 프로세싱되었다. 실시예에서, 게이트 리세스(146)는 스페이서층(126)을 관통(penetrate)하지만 돌파(breach)하지는 않는다. 프로세싱은 게이트 리세스(146)에 하이-k 유전체막(148)을 형성하는 것뿐 아니라, 게이트의 전기 절연을 위해 게이트 리세스(146)에 스페이서(150)를 형성하는 것을 포함한다.
실시예에서, 하이-k 유전체막(148)은 20Å 내지 60Å의 두께를 갖는다. 하이-k 유전체막(148)은 상부 스페이서층(126)의 일부분에 배치된다. 실시예에서, 하이-k 유전체막(148)은 하프늄 산화물(HfO2)이다. 실시예에서, 하이-k 유전체막(148)은 알루미나(Al2O3)이다. 실시예에서, 하이-k 유전체막(148)은 탄탈 오산화물(Ta2O5)이다. 실시예에서, 하이-k 유전체막(148)은 지르코늄 산화물(ZrO2)이다. 실시예에서, 하이-k 유전체막(148)은 란탄 알루미네이트(LaAlO3)이다. 실시예에서, 하이-k 유전체막(148)은 가돌리늄 스칸데이트(GdScO3)이다. 본원에서 사용된 어구 "하이-k"는 이산화규소의 유전 상수보다 큰, 즉, 약 4보다 큰 유전 상수, k를 갖는 재료들을 지시한다.
게이트 콘택(152)이 하이-k 게이트 유전체막(148) 위에 접하여 형성된다. 실시예에서, 게이트 콘택(152)은 티타늄(Ti) 재료이다. 실시예에서, 게이트 콘택(152)은 백금(Pt) 재료이다. 실시예에서, 게이트 콘택(152)은 금(Au) 재료이다. 실시예에서, 게이트 콘택(152)은 티타늄, 백금 및 금 중 적어도 둘의 조합이다. 실시예에서, 게이트 콘택(152)은 60Å 내지 140Å의 두께를 갖는다. 실시예에서, 게이트 콘택(152)은 100Å의 두께를 갖는다. 실시예에서, 하이-k 게이트 유전체막(148)은 100Å의 두께를 가지며, 게이트 콘택(152)은 100Å의 두께를 갖는다.
소스 콘택(154) 및 드레인 콘택(156)이 콘택층(144) 위에 배치된다. 실시예에서, 소스 콘택(154) 및 드레인 콘택(156)은 게이트 콘택(152)과 같은 재료이다. 실시예에서, 소스 및 드레인 콘택 재료들은 비합금층들이다. 실시예에서, 소스 및 드레인 콘택 재료들은 하부의 니켈(Ni) 위에 차례로 퇴적된 게르마늄(Ge) 위에 퇴적된 금(Au)의 비합금층들이다. 실시예에서, 소스 및 드레인 콘택 재료들은 하부의 니켈(Ni) 위에 차례로 퇴적된 백금(Pt) 위에 퇴적된 금(Au)의 비합금층들이다. 도시된 집적 회로 디바이스(101)는 몇몇 마이크로 전자 디바이스들 중 임의의 마이크로 전자 디바이스들에 설치될 수 있는 트랜지스터 장치이다.
도 2는 실시예들에 따라 변조 도핑된 헤일로에서 도펀트 농도의 함수로서 개선된 단채널 효과를 도시하는 그래프(200)이다. 도핑되지 않은 하부 배리어(260) 뿐 아니라, 미량 도핑된(nominally doped) 하부 배리어(262) 및 미량보다 많이 도핑된 하부 배리어(264)가 도 2에 도시된다. 실시예에서, 미량 도핑된 하부 배리어(262)는 도 1a에 도시된 변조 도핑된 헤일로층(120)이며, 이는 1 x 1010cm-2 내지 1 x 1014 cm-2의 실리콘 내의 Be 농도 범위로 헤일로층(120) 내부에 주입된 베릴륨(Be)으로 구성된다. 실시예에서, 미량보다 많이 도핑된 하부 배리어(264)는 도 1a에 도시된 변조 도핑된 헤일로층(120)이며, 1 x 1010cm-2 내지 1 x 1014 cm-2의 실리콘 내의 Be 농도 범위로 헤일로층(120) 내부에 주입된 베릴륨(Be)으로 구성된다.
도 3은 실시예에 따른 프로세스 흐름도이다.
310에서, 프로세스는 반도체 기판 위에 버퍼 구조물을 형성하는 단계를 포함한다. 제한적이지 않은 실시예에서, 버퍼 구조물은 핵 생성층(112), 하부 버퍼층(114), 및 그레이디드 버퍼층(116)을 포함한다.
320에서, 프로세스는 버퍼 구조물 위에 하부 배리어 구조물을 형성하는 단계를 포함한다. 제한적이지 않은 실시예에서, 하부 배리어 구조물은 하부 배리어층(118) 및 변조 도핑된 베릴륨 헤일로층(120)을 포함한다.
330에서, 프로세스는 하부 배리어 구조물 위에 양자 우물 구조물을 형성하는 단계를 포함한다. 제한적이지 않은 실시예에서, 양자 우물 구조물은 하부 스페이서층(122), QW층(124), 및 상부 스페이서층(126)을 포함한다.
340에서, 프로세스는 상부 배리어 구조물을 형성하는 단계를 포함한다. 제한적이지 않은 예에서, 상부 배리어 구조물은 도핑층(128) 및 상부 배리어층(130)을 포함한다.
350에서, 프로세스는 상부 배리어 구조물 위에 에치 스톱층을 형성하는 단계를 포함한다. 제한적이지 않은 실시예에서, 에치 스톱층(142)은 InP 재료이다.
360에서, 프로세스는 에치 스톱층 위에 콘택층을 형성하는 단계를 포함한다. 제한적이지 않은 예에서, 콘택층(144)은 NMOS 디바이스 스택(132)을 위해 구성된다. 제한적이지 않은 예에서, 콘택층(144)은 PMOS 디바이스 스택(132)을 위해 구성된다.
370에서, 프로세스는 디바이스 스택 내에 게이트 콘택 구조물을 형성하는 단계를 포함한다. 제한적이지 않은 예에서, 게이트 콘택(152)은 게이트 스페이서들(150) 사이의 게이트 리세스(146) 내에 및 게이트 유전체(148)의 위에 접하여 형성된다. 더욱이, 디바이스 스택(132)은 소스 및 드레인 콘택들(154 및 156) 각각을 포함한다.
도 4는 실시예에 따른 전자 시스템(400)의 개략도이다. 본원에 진술한 것과 같이, 도시된 전자 시스템(400)은 하이-k 게이트 유전체층 실시예들과 함께 하부 배리어 실시예들에서의 변조 도핑된 헤일로층을 구현할 수 있다. 실시예에서, 전자 시스템(400)은 전자 시스템(400)의 다양한 컴포넌트들을 전기적으로 연결하는 시스템 버스(420)을 포함하는 컴퓨터 시스템이다. 시스템 버스(420)는 단일 버스 또는 다양한 실시예들에 따른 버스들의 임의의 조합이다. 전자 시스템(400)은 집적 회로(410)에 전력을 제공하는 전압원(430)을 포함한다. 일부 실시예들에서, 전압원(430)은 시스템 버스(420)를 통해 집적 회로(410)에 전류를 공급한다.
집적 회로(410)는 시스템 버스(420)에 전기적으로 연결되며, 실시예에 따른 임의의 회로 또는 회로들의 조합을 포함한다. 실시예에서, 집적 회로(410)는 임의의 종류일 수 있는 프로세서(412)를 포함한다. 본원에서 사용된 프로세서(412)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 또는 다른 프로세서와 같으나 이에 제한되지 않는 임의의 종류의 회로를 의미할 수 있다. 집적 회로(410)에 포함될 수 있는 다른 종류의 회로들은 커스텀 회로 또는 휴대 전화, 페이저, 휴대용 컴퓨터, 양방향 라디오 및 유사한 전자 시스템들과 같은 무선 디바이스들에서 사용되는 통신 회로(414)와 같은 어플리케이션 특정 집적 회로(ASIC)이다. 실시예에서, 프로세서(410)는 정적 랜덤 액세스 메모리(SRAM)과 같은 온 다이(on-die) 메모리(416)를 포함한다. 실시예에서, 프로세서(410)는 프로세서의 캐시 메모리가 될 수 있는 임베디드 다이내믹 랜덤 액세스 메모리(eDRAM)와 같은 내장 온 다이 메모리(416)를 포함한다.
실시예에서, 전자 시스템(400)은 외장 메모리(440)를 또한 포함할 수 있으며, 외장 메모리는 차례로 RAM 형태의 메인 메모리(442), 하나 또는 그 이상의 하드 드라이브(444), 및/또는 디스켓, CD, DVD, 플래시 메모리 키 및 기술분야에 알려진 다른 제거 가능한 매체와 같은 제거 가능한 매체(446)를 취급하는 하나 또는 그 이상의 드라이브들과 같은 특정한 어플리케이션에 적합한 하나 또는 그 이상의 메모리 요소들을 포함할 수 있다. 다양한 메모리 기능성들은 하이-k 게이트 유전체층 실시예들과 함께 혼합 스페이서 실시예들을 포함할 수 있다.
실시예에서, 전자 시스템(400)은 디스플레이 디바이스(450), 오디오 출력(460)을 또한 포함한다. 실시예에서, 전자 시스템(400)은 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크로폰, 음성 인식 디바이스, 또는 전자 시스템(400) 내에 정보를 입력하는 임의의 다른 디바이스와 같은 컨트롤러(470)를 포함한다.
본원에 도시된 집적 회로(410)는 하부 배리어 구조물 실시예의 변조 도핑된 헤일로층, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하는 하나 또는 그 이상의 방법, 및 다양한 실시예들 및 기술분야에서 인식하는 그들의 동등물들에서 본원에 진술된 하부 배리어 구조물 실시예의 변조 도핑된 헤일로층을 포함하는 전자 어셈블리를 제조하는 하나 또는 그 이상의 방법을 포함하는 다수의 실시예들에서 구현될 수 있다. 요소들, 재료들, 외형, 치수, 및 동작 순서는 하이-k 게이트 유전체층 실시예들을 갖는 특정한 복합 스페이서들에 맞도록 모두 변형될 수 있다.
독자들로 하여금 기술적인 개시의 본질 및 요점을 신속하게 확인하는 것을 허용할 요약을 요구하는 37 C.F.R. §1.72(b)의 규정에 따르기 위해 요약서가 제공된다. 요약서는 청구항들의 범위 또는 의미를 해석 또는 제한하도록 사용되지 않을 것이라는 조건으로 제시된다.
앞선 상세한 설명에서, 본 개시를 능률화하기 위한 목적으로 다양한 특징들이 단일 실시예에 함께 분류된다. 이 개시 방법은, 본원의 청구된 실시예들이 각각의 청구항들에서 명백히 열거된 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안된다. 그보다, 하기 청구항들이 반영하는 것과 같이, 발명적인 주제는 개시된 단일 실시예의 모든 특징들보다는 적은 특징들에 존재한다. 그러므로, 하기 청구항들은 상세한 설명에 통합되며, 각각의 청구항은 개별적인 바람직한 실시예로서 독립한다.
본 기술분야의 기술자는 추가된 청구항들에서 표현된 본 발명의 원리 및 범위로부터 벗어나지 않으며 본 발명의 본질을 설명하기 위해 설명되고 도시된 부분들 및 방법 단계들의 세부 사항, 재료, 및 배열들에 다양한 다른 변경이 행해질 수 있다는 것을 손쉽게 이해할 것이다.
Claims (18)
- 트랜지스터 장치로서,
반도체 기판 위에 접하여 배치된 버퍼 구조물;
상기 버퍼 구조물 위에 접하여 배치된 하부 배리어 구조물 - 상기 하부 배리어 구조물은 InAlAs 함유 재료의 하부 배리어층 및 변조 도핑된 베릴륨 함유 실리콘 재료 헤일로층(halo layer)을 포함함-;
상기 하부 배리어 구조물 위에 접하여 배치된 양자 우물 구조물;
상기 양자 우물 구조물 위에 접하여 배치된 상부 배리어 구조물;
상기 상부 배리어 구조물 위에 접하여 배치된 에치 스톱층; 및
상기 양자 우물 구조물에 연결된 게이트 콘택 구조물
을 포함하는 트랜지스터 장치. - 제1항에 있어서,
상기 양자 우물 구조물은 InGaAs 양자 우물층, InAlAs 함유 하부 스페이서층, 및 InAlAs 상부 스페이서층을 포함하며, 상기 변조 도핑된 베릴륨 함유 실리콘 재료 헤일로층은 상기 하부 스페이서층 아래에 접하여 배치되는 트랜지스터 장치. - 제1항에 있어서,
상기 양자 우물 구조물은 In0 .7Ga0 .3As 양자 우물층, In0 .52Al0 .48As 함유 하부 스페이서층, 및 In0 .52Al0 .48As 상부 스페이서층을 포함하며, 상기 변조 도핑된 베릴륨 함유 실리콘 재료 헤일로층은 상기 하부 스페이서층 아래에 접하여 배치되는 트랜지스터 장치. - 제1항에 있어서,
상기 양자 우물 구조물은 InGaAs 양자 우물층, InAlAs 함유 하부 스페이서층, 및 InAlAs 상부 스페이서층을 포함하며, 상기 버퍼 구조물은 상기 반도체 기판 위에 접하여 배치된 GaAs 함유 핵 생성층, 상기 핵 생성층 위에 접하여 배치된 GaAs 함유 버퍼층, 및 상기 버퍼층 위에 접하여 배치된 InxAl1-xAs 그레이디드(graded) 버퍼층을 포함하며, 그레이딩(grading)은 x가 0일 때부터 x가 0.52일 때까지 진행되는 트랜지스터 장치. - 제1항에 있어서,
상기 양자 우물 구조물은 In0.7Ga0.3As 양자 우물층, In0.52Al0.48As 함유 하부 스페이서층, 및 In0.52Al0.48As 상부 스페이서층을 포함하며, 상기 버퍼 구조물은 상기 반도체 기판 위에 접하여 배치된 GaAs 함유 핵 생성층, 상기 핵 생성층 위에 접하여 배치된 GaAs 함유 버퍼층, 및 상기 버퍼층 위에 접하여 배치된 InxAl1-xAs 그레이디드 버퍼층을 포함하며, 그레이딩은 x가 0일 때부터 x가 0.52일 때까지 진행되는 트랜지스터 장치. - 제1항에 있어서,
상기 양자 우물 구조물은 InGaAs 양자 우물층, InAlAs 함유 하부 스페이서층, 및 InAlAs 상부 스페이서층을 포함하며, 상기 상부 배리어 구조물은 상기 양자 우물 구조물 위에 접하여 배치된 실리콘 도핑층 및 상기 실리콘 도핑층 위에 접하여 배치된 InAlAs 함유 상부 배리어층을 포함하는 트랜지스터 장치. - 제1항에 있어서,
상기 양자 우물 구조물은 In0 .7Ga0 .3As 양자 우물층, In0 .52Al0 .48As 함유 하부 스페이서층, 및 In0 .52Al0 .48As 상부 스페이서층을 포함하며, 상기 상부 배리어 구조물은 상기 양자 우물 구조물 위에 접하여 배치된 실리콘 도핑층 및 상기 실리콘 도핑층 위에 접하여 배치된 InAlAs 함유 상부 배리어층을 포함하는 트랜지스터 장치. - 제1항에 있어서,
상기 양자 우물 구조물은 In0 .7Ga0 .3As 양자 우물층, In0 .52Al0 .48As 함유 하부 스페이서층, 및 In0 .52Al0 .48As 상부 스페이서층을 포함하며, 상기 상부 배리어 구조물은 상기 양자 우물 구조물 위에 접하여 배치된 실리콘 도핑층 및 상기 실리콘 도핑층 위에 접하여 배치된 In0 .52Al0 .48As 함유 상부 배리어층을 포함하는 트랜지스터 장치. - 제1항에 있어서,
상기 상부 배리어 구조물은 상기 양자 우물 구조물 위에 접하여 배치된 실리콘 도핑층 및 상기 실리콘 도핑층 위에 접하여 배치된 In0 .52Al0 .48As 함유 상부 배리어층을 포함하며, 상기 변조 도핑된 헤일로층의 도핑은 상기 실리콘 도핑층의 도핑과 동일한 트랜지스터 장치. - 제1항에 있어서,
상기 버퍼 구조물은 상기 반도체 기판 위에 접하여 배치된 GaAs 함유 핵 생성층, 상기 핵 생성층 위에 접하여 배치된 GaAs 함유 버퍼층, 및 상기 버퍼층 위에 접하여 배치되는 InxAl1-xAs 그레이디드 버퍼층을 포함하며, 그레이딩은 x가 0일 때부터 x가 0.52일 때까지 진행되며;
상기 하부 배리어 구조물은 상기 버퍼 구조물 위에 접하여 배치되는 In0.52Al0.48As 하부 배리어층을 포함하며;
상기 양자 우물 구조물은 In0.7Ga0.3As 양자 우물층, In0.52Al0.48As 함유 하부 스페이서층, 및 In0.52Al0.48As 상부 스페이서를 포함하며;
상기 변조 도핑된 베릴륨 함유 실리콘 재료 헤일로층은 상기 하부 스페이서층 아래에 접하여 배치되며;
상기 상부 배리어 구조물은 상기 양자 우물 구조물 위에 접하여 배치된 실리콘 도핑층 및 상기 실리콘 도핑층 위에 접하여 배치되는 InAlAs 함유 상부 배리어층을 포함하는 트랜지스터 장치. - 제1항에 있어서,
상기 게이트 콘택 구조물은,
게이트 리세스 내에 및 양자 우물 구조물 위에 배치된 게이트 유전체층;
게이트 스페이서; 및
상기 게이트 리세스 내에 배치되는 금속 게이트 전극을 포함하는 트랜지스터 장치. - 휴대 전화, 페이저, 휴대용 컴퓨터, 데스크톱 컴퓨터, 및 양방향 라디오 중 하나의 일부분을 구성하며, 트랜지스터 디바이스를 갖는 컴퓨팅 시스템으로서,
반도체 다이, 및 상기 반도체 다이 내에,
반도체 기판 위의 양자 우물(QW)층 - 상기 반도체 기판은 상기 양자 우물층 아래에 InAlAs 하부 배리어를 포함하며, 상기 양자 우물은 InGaAs 조성을 포함함 -;
상기 양자 우물층 아래에 배치된 베릴륨 도핑된 헤일로층;
상기 양자 우물층 및 상기 헤일로층 각각의 사이에 인접하여 배치된 InAlAs 하부 스페이서;
상기 양자 우물층 위에 접하여 배치된 InAlAs 스페이서;
상기 InAlAs 스페이서 위에 접하여 배치된 Si층;
상기 Si층 위에 접하여 배치된 InAlAs 상부 배리어;
상기 InAlAs 상부 배리어 위에 접하여 배치된 InP 에치 스톱층;
상기 InP 에치 스톱층 위에 접하여 배치된 InxGa1-xAs(x=0.53 내지 1.0) 콘택층;
델타 도핑 Si층을 돌파(breach)하여 관통(penetrate)하는 리세스 내에 배치된 하이-k 유전체층;
상기 하이-k 유전체층 위에 배치된 게이트 콘택; 및
상기 반도체 다이에 연결된 외부 메모리
를 포함하는 컴퓨팅 시스템. - 제12항에 있어서,
상기 리세스의 한 쪽에 상기 InGaAs 콘택층 위에 배치된 소스 콘택; 및
상기 리세스의 한 쪽에 상기 InGaAs 콘택층 위에 배치된 드레인 콘택;
을 더 포함하며,
상기 양자 우물층은 로직 회로의 트랜지스터의 일부분인 컴퓨팅 시스템. - 제12항에 있어서,
상기 리세스의 한 쪽에 상기 InGaAs 콘택층 위에 배치된 소스 콘택; 및
상기 리세스의 한 쪽에 상기 InGaAs 콘택층 위에 배치된 드레인 콘택;
을 더 포함하며,
상기 양자 우물층은 메모리 회로의 트랜지스터의 일부분인 컴퓨팅 시스템. - 삭제
- 반도체 디바이스 스택을 형성하는 방법으로서,
반도체 기판 위에 버퍼 구조물을 형성하는 단계 - 상기 버퍼 구조물은 핵 생성층, 상기 핵 생성층 위의 하부 버퍼층, 및 InxAl1-xAs 그레이디드 버퍼층을 포함하고, 그레이딩은 x가 0일 때부터 x가 0.52일 때까지 진행됨 -;
상기 버퍼 구조물 위에 하부 배리어 구조물을 형성하는 단계 - 상기 하부 배리어 구조물은 하부 배리어층 및 상기 하부 배리어층 위의 변조 도핑된 베릴륨 헤일로층을 포함함 -;
상기 하부 배리어 구조물 위에 양자 우물 구조물을 형성하는 단계 - 상기 양자 우물 구조물은 하부 스페이서층, 양자 우물층, 및 상부 스페이서층을 포함함 -; 및
상기 양자 우물 구조물 위에 상부 배리어 구조물을 형성하는 단계 - 상기 상부 배리어 구조물은 도핑층 및 상기 도핑층 위의 상부 배리어층을 포함함 -
를 포함하는 방법. - 제16항에 있어서,
상기 상부 배리어 구조물 위에 에치 스톱층을 형성하는 단계 - 상기 에치 스톱층은 InP 재료를 포함함 -;
상기 에치 스톱층 위에 콘택층을 형성하는 단계; 및
상기 디바이스 스택에서 상기 상부 스페이서층 위에 배치된 게이트 유전체 위에 멈추는 리세스 내에 게이트 콘택 구조물을 형성하는 단계를 더 포함하는 방법. - 제16항에 있어서,
상기 변조 도핑된 헤일로층을 형성함으로써, 상기 상부 배리어 구조물의 도핑층에서와 동일한 반도체 특성들이 발생되는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/378,828 US8115235B2 (en) | 2009-02-20 | 2009-02-20 | Modulation-doped halo in quantum well field-effect transistors, apparatus made therewith, and methods of using same |
| US12/378,828 | 2009-02-20 | ||
| PCT/US2010/022047 WO2010096241A2 (en) | 2009-02-20 | 2010-01-26 | Modulation-doped halo in quantum well field-effect transistors, apparatus made therewith, and methods of using same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110124312A KR20110124312A (ko) | 2011-11-16 |
| KR101300402B1 true KR101300402B1 (ko) | 2013-08-26 |
Family
ID=42630171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020117021788A KR101300402B1 (ko) | 2009-02-20 | 2010-01-26 | 양자 우물 전계 효과 트랜지스터의 변조 도핑된 헤일로, 그와 함께 제조된 장치, 및 그것을 사용하는 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8115235B2 (ko) |
| EP (1) | EP2399283A4 (ko) |
| JP (1) | JP5436581B2 (ko) |
| KR (1) | KR101300402B1 (ko) |
| CN (1) | CN102326237B (ko) |
| TW (1) | TWI416728B (ko) |
| WO (1) | WO2010096241A2 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7518196B2 (en) * | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US8115235B2 (en) | 2009-02-20 | 2012-02-14 | Intel Corporation | Modulation-doped halo in quantum well field-effect transistors, apparatus made therewith, and methods of using same |
| US8384128B2 (en) * | 2009-05-15 | 2013-02-26 | Intel Corporation | Carrier mobility in surface-channel transistors, apparatus made therewith, and systems containing same |
| US8283653B2 (en) | 2009-12-23 | 2012-10-09 | Intel Corporation | Non-planar germanium quantum well devices |
| US8368052B2 (en) | 2009-12-23 | 2013-02-05 | Intel Corporation | Techniques for forming contacts to quantum well transistors |
| US8541773B2 (en) * | 2011-05-02 | 2013-09-24 | Intel Corporation | Vertical tunneling negative differential resistance devices |
| US9059024B2 (en) * | 2011-12-20 | 2015-06-16 | Intel Corporation | Self-aligned contact metallization for reduced contact resistance |
| US20150263814A1 (en) * | 2012-08-29 | 2015-09-17 | Kwang Sung Electronics Korea Co., Ltd. | Multimedia system for transportation device using single communication line |
| US8823059B2 (en) * | 2012-09-27 | 2014-09-02 | Intel Corporation | Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack |
| US9530860B2 (en) | 2014-12-22 | 2016-12-27 | GlobalFoundries, Inc. | III-V MOSFETs with halo-doped bottom barrier layer |
| JP6589291B2 (ja) * | 2015-02-19 | 2019-10-16 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US9941363B2 (en) | 2015-12-18 | 2018-04-10 | International Business Machines Corporation | III-V transistor device with self-aligned doped bottom barrier |
| US10586701B2 (en) * | 2016-02-26 | 2020-03-10 | Sanken Electric Co., Ltd. | Semiconductor base having a composition graded buffer layer stack |
| WO2018004554A1 (en) * | 2016-06-29 | 2018-01-04 | Intel Corporation | Quantum dot devices with modulation doped stacks |
| CN106711211A (zh) * | 2016-12-29 | 2017-05-24 | 中国科学院微电子研究所 | InP基MOSHEMT结构及其制备方法 |
| FR3137790A1 (fr) * | 2022-07-08 | 2024-01-12 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Dispositif quantique a qubits de semi-conducteur comprenant des grilles disposees dans un semi-conducteur |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070091229A (ko) * | 2003-09-19 | 2007-09-07 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체 장치의 제조 방법 및 기판 처리 장치 |
| KR20080033473A (ko) * | 2005-10-28 | 2008-04-16 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층형 전자부품 및 그 제조방법 |
| KR20080096787A (ko) * | 2006-02-24 | 2008-11-03 | 도쿄엘렉트론가부시키가이샤 | 비결정 탄소막의 성막 방법 및 이를 이용한 반도체 장치의 제조 방법 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081955B2 (ja) * | 1991-08-21 | 1996-01-10 | ヒューズ・エアクラフト・カンパニー | 反転変調ドープされたヘテロ構造の製造方法 |
| JPH06232178A (ja) * | 1993-02-02 | 1994-08-19 | Sumitomo Electric Ind Ltd | 高電子移動度トランジスタ及びその集積回路 |
| JP3172958B2 (ja) * | 1993-05-20 | 2001-06-04 | 富士通株式会社 | 化合物半導体薄膜の製造方法 |
| JP3330731B2 (ja) * | 1994-06-27 | 2002-09-30 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3107031B2 (ja) * | 1998-03-06 | 2000-11-06 | 日本電気株式会社 | 電界効果トランジスタ |
| US6414340B1 (en) * | 1999-11-04 | 2002-07-02 | Raytheon Company | Field effect transistor and method for making the same |
| US6797994B1 (en) * | 2000-02-14 | 2004-09-28 | Raytheon Company | Double recessed transistor |
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| JP3923400B2 (ja) * | 2002-09-27 | 2007-05-30 | 富士通株式会社 | 電界効果トランジスタおよびその製造方法 |
| US6787826B1 (en) * | 2003-03-14 | 2004-09-07 | Triquint Semiconductor, Inc. | Heterostructure field effect transistor |
| JP2005251820A (ja) * | 2004-03-02 | 2005-09-15 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合型電界効果トランジスタ |
| US20060148182A1 (en) * | 2005-01-03 | 2006-07-06 | Suman Datta | Quantum well transistor using high dielectric constant dielectric layer |
| US7196349B2 (en) * | 2005-02-17 | 2007-03-27 | Bae Systems Information And Electronic Systems Integration Inc. | Resonant cavity enhanced multi-quantum well light modulator and detector |
| CN1909241A (zh) * | 2005-08-04 | 2007-02-07 | 中国科学院微电子研究所 | 砷化镓基增强/耗尽型应变高电子迁移率晶体管材料结构 |
| US8183556B2 (en) * | 2005-12-15 | 2012-05-22 | Intel Corporation | Extreme high mobility CMOS logic |
| US7429747B2 (en) * | 2006-11-16 | 2008-09-30 | Intel Corporation | Sb-based CMOS devices |
| US20080142786A1 (en) * | 2006-12-13 | 2008-06-19 | Suman Datta | Insulated gate for group iii-v devices |
| US7601980B2 (en) * | 2006-12-29 | 2009-10-13 | Intel Corporation | Dopant confinement in the delta doped layer using a dopant segregation barrier in quantum well structures |
| US9006707B2 (en) * | 2007-02-28 | 2015-04-14 | Intel Corporation | Forming arsenide-based complementary logic on a single substrate |
| US7566898B2 (en) * | 2007-03-01 | 2009-07-28 | Intel Corporation | Buffer architecture formed on a semiconductor wafer |
| US8124959B2 (en) * | 2007-06-28 | 2012-02-28 | Intel Corporation | High hole mobility semiconductor device |
| US7868318B2 (en) * | 2008-11-07 | 2011-01-11 | Intel Corporation | Quantum well field-effect transistors with composite spacer structures, apparatus made therewith, and methods of using same |
| US20100148153A1 (en) * | 2008-12-16 | 2010-06-17 | Hudait Mantu K | Group III-V devices with delta-doped layer under channel region |
| US7759142B1 (en) * | 2008-12-31 | 2010-07-20 | Intel Corporation | Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains |
| US8115235B2 (en) | 2009-02-20 | 2012-02-14 | Intel Corporation | Modulation-doped halo in quantum well field-effect transistors, apparatus made therewith, and methods of using same |
-
2009
- 2009-02-20 US US12/378,828 patent/US8115235B2/en not_active Expired - Fee Related
-
2010
- 2010-01-26 KR KR1020117021788A patent/KR101300402B1/ko active IP Right Grant
- 2010-01-26 EP EP10744109A patent/EP2399283A4/en not_active Ceased
- 2010-01-26 WO PCT/US2010/022047 patent/WO2010096241A2/en active Application Filing
- 2010-01-26 JP JP2011551090A patent/JP5436581B2/ja not_active Expired - Fee Related
- 2010-01-26 CN CN201080008963.6A patent/CN102326237B/zh not_active Expired - Fee Related
- 2010-01-28 TW TW099102427A patent/TWI416728B/zh not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070091229A (ko) * | 2003-09-19 | 2007-09-07 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체 장치의 제조 방법 및 기판 처리 장치 |
| KR20080033473A (ko) * | 2005-10-28 | 2008-04-16 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층형 전자부품 및 그 제조방법 |
| KR20080096787A (ko) * | 2006-02-24 | 2008-11-03 | 도쿄엘렉트론가부시키가이샤 | 비결정 탄소막의 성막 방법 및 이를 이용한 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI416728B (zh) | 2013-11-21 |
| US20100213441A1 (en) | 2010-08-26 |
| CN102326237A (zh) | 2012-01-18 |
| TW201044580A (en) | 2010-12-16 |
| JP2012518906A (ja) | 2012-08-16 |
| WO2010096241A2 (en) | 2010-08-26 |
| WO2010096241A8 (en) | 2011-08-11 |
| EP2399283A2 (en) | 2011-12-28 |
| JP5436581B2 (ja) | 2014-03-05 |
| KR20110124312A (ko) | 2011-11-16 |
| WO2010096241A3 (en) | 2010-11-18 |
| CN102326237B (zh) | 2015-11-25 |
| US8115235B2 (en) | 2012-02-14 |
| EP2399283A4 (en) | 2013-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101300402B1 (ko) | 양자 우물 전계 효과 트랜지스터의 변조 도핑된 헤일로, 그와 함께 제조된 장치, 및 그것을 사용하는 방법 | |
| US9911835B2 (en) | Tunneling field effect transistors (TFETs) for CMOS architectures and approaches to fabricating N-type and P-type TFETs | |
| Ajayan et al. | A review of InP/InAlAs/InGaAs based transistors for high frequency applications | |
| US9871117B2 (en) | Vertical transistor devices for embedded memory and logic technologies | |
| US7868318B2 (en) | Quantum well field-effect transistors with composite spacer structures, apparatus made therewith, and methods of using same | |
| US9991172B2 (en) | Forming arsenide-based complementary logic on a single substrate | |
| TWI429077B (zh) | 施加張力至積體電路裝置之技術及組態 | |
| TW201133834A (en) | Germanium-based quantum well devices | |
| KR20170031606A (ko) | 수직 전계 효과 장치 및 이의 제조 방법 | |
| US8441037B2 (en) | Semiconductor device having a thin film stacked structure | |
| US8846480B2 (en) | Carrier mobility in surface-channel transistors, apparatus made therewith, and system containing same | |
| US9680027B2 (en) | Nickelide source/drain structures for CMOS transistors | |
| CN117716511A (zh) | 晶体管、电气器件以及用于生产晶体管的方法 | |
| Chen et al. | Device characteristics of InAlSb/InAs and InAlSb/InAsSb HFETs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160727 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170804 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20180730 Year of fee payment: 6 |