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Description
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、多結晶シリコンを用いた薄膜トランジスタは電界効果移動度が
高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必
ずしも適応しないといった特性を有している。
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、In−G
a−Zn−O系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッ
チング素子などに用いる技術が特許文献1及び特許文献2で開示されている。
用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はス
パッタリング法などによって300℃以下の温度で膜形成が可能であり、多結晶シリコン
を用いた薄膜トランジスタよりも製造工程が簡単である。
形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパ等の表
示装置への応用が期待されている。
が増加する。加えて、表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信
号線数が増加する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆
動回路を有するICチップをボンディング等により実装することが困難となり、製造コス
トが増大する。
トランジスタを用い、製造コストを低減することを課題の一とする。
スタを用いる場合、その薄膜トランジスタには、高い動特性(オン特性や周波数特性(f
特性と呼ばれる))が要求される。高い動特性(オン特性)を有する薄膜トランジスタを
提供し、高速駆動することができる駆動回路を提供することを課題の一とする。
スタを備えた半導体装置を提供することを課題の一つとする。
上を実現する。
御することができる。上下のゲート電極を導通させて同電位としてもよいし、上下のゲー
ト電極を別々の配線に接続させて異なる電位としてもよい。例えば、上下のゲート電極の
一方にしきい値を制御するように電圧を印加することでしきい値電圧をゼロまたはゼロに
近づけ、駆動電圧を低減することで消費電力の低下を図ることができる。また、しきい値
電圧を正としてエンハンスメント型トランジスタとして機能させることができる。また、
しきい値電圧を負としてデプレッション型トランジスタとして機能させることもできる。
てインバータ回路(以下、EDMOS回路という)を構成し、駆動回路に用いることがで
きる。駆動回路は、論理回路部と、スイッチ部またはバッファ部を少なくとも有する。論
理回路部は上記EDMOS回路を含む回路構成とする。また、スイッチ部またはバッファ
部は、オン電流を多く流すことができる薄膜トランジスタを用いることが好ましく、デプ
レッション型トランジスタ、または酸化物半導体層の上下にゲート電極を有する薄膜トラ
ンジスタを用いる。
こともできる。例えば、高速駆動させる駆動回路には、酸化物半導体層の上下にゲート電
極を有する薄膜トランジスタを用いてEDMOS回路を構成し、画素部には、酸化物半導
体層の下にのみゲート電極を有する薄膜トランジスタを用いてもよい。
タと定義し、nチャネル型TFTのしきい値電圧が負の場合は、デプレッション型トラン
ジスタと定義し、本明細書を通してこの定義に従うものとする。
定されず、アルミニウム(Al)、銅(Cu)、チタン(Ti)、タンタル(Ta)、タ
ングステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(Nd)、スカンジ
ウム(Sc)から選ばれた元素、または上述した元素を成分とする合金を用いる。また、
ゲート電極は、上述した元素を含む単層に限定されず、二層以上の積層を用いることがで
きる。
過型表示装置であれば、透明導電膜など)を用いることができる。例えば、画素部におい
て、薄膜トランジスタと電気的に接続する画素電極を形成する工程と同じ工程で、酸化物
半導体層の上方に設けるゲート電極を形成することができる。こうすることで大幅に工程
数を増やすことなく、酸化物半導体層の上下にゲート電極を設けた薄膜トランジスタを形
成することができる。また、酸化物半導体層の上方にゲート電極を設けることによって、
薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験(以下、BT試験と
いう)において、BTストレス前後における薄膜トランジスタのしきい値電圧の変化量を
低減することができる。即ち、酸化物半導体層の上方にゲート電極を設けることによって
、信頼性を向上することができる。
ト電極上方に第1の絶縁層と、第1の絶縁層上方に酸化物半導体層と、酸化物半導体層上
に接するチャネル保護層と、酸化物半導体層上方にソース電極またはドレイン電極と、ソ
ース電極またはドレイン電極を覆う第2の絶縁層と、第2の絶縁層上方に第2のゲート電
極とを有し、第2の絶縁層は、チャネル保護層と接することを特徴とする半導体装置であ
る。
酸化物半導体層全体に第2のゲート電極からゲート電圧を印加することができる。
することで、ソース電極またはドレイン電極と重なる面積を縮小して寄生容量を小さくす
ることができる。さらに、第1のゲート電極の幅は、チャネル保護層の幅よりも広く、第
2のゲート電極の幅は、チャネル保護層の幅よりも狭くすることで、ソース電極またはド
レイン電極と重ならないようにして寄生容量を更に低減する構成としてもよい。
ッファ層を有する。バッファ層を設けることにより、ソース電極(またはドレイン電極)
と酸化物半導体層との間に形成されるコンタクト抵抗を低減することができる。
物半導体層を有する第1の薄膜トランジスタを有し、駆動回路は、少なくとも第2の酸化
物半導体層を有する第2の薄膜トランジスタと、第3の酸化物半導体層を有する第3の薄
膜トランジスタとを有するEDMOS回路を有し、第3の薄膜トランジスタは、第3の酸
化物半導体層の下方に第1のゲート電極と、第3の酸化物半導体層上方にソース電極また
はドレイン電極と、第3の酸化物半導体層の上方に第2のゲート電極とを有し、第3の酸
化物半導体層は、第2のゲート電極との間にチャネル保護層を有し、該チャネル保護層と
接する半導体装置である。
電極は、駆動回路の第2のゲート電極と同じ材料とすることで、工程数を増やすことなく
作製することができる。
電極は、駆動回路の第2のゲート電極と異なる材料とし、例えば、画素電極を透明導電膜
とし、第2のゲート電極をアルミニウム膜とすることで、駆動回路の第2のゲート電極の
低抵抗化を図ることができる。
間にバッファ層を有する。バッファ層を設けることにより、ソース電極(またはドレイン
電極)と酸化物半導体層との間に形成されるコンタクト抵抗を低減することができる。
して第1のゲート電極と重なり、且つ、第2の絶縁層を介して第2のゲート電極と重なる
、所謂、デュアルゲート構造である。
1のゲート電極と第2のゲート電極の間に配置された酸化物半導体層に上下からゲート電
圧を印加することができる。
特性、例えばしきい値電圧などを制御することができる。
光表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられ
る。
源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible pr
inted circuit)もしくはTAB(Tape Automated Bon
ding)テープもしくはTCP(Tape Carrier Package)が取り
付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュ
ール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回
路)が直接実装されたモジュールも全て表示装置に含むものとする。
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線、或
いはドレイン配線を電気的に接続させる箇所を有している。
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお、Mは
、Ga、Fe、Ni、Mn及びCoから選ばれた一の金属元素又は複数の金属元素を示す
。例えばMとして、Ga(ガリウム)の場合があることの他、GaとNi又はGaとFe
など、Ga以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において
、Mとして含まれる金属元素の他に、不純物元素としてFe、Niその他の遷移金属元素
、又は該遷移金属の酸化物が含まれているものがある。本明細書においては、この薄膜の
うちMとしてGaを含む物をIn−Ga−Zn−O系非単結晶膜とも呼ぶ。
500℃、代表的には300〜400℃で10分〜100分行っても、アモルファス構造
がXRDの分析では観察される。
Eg)が広い材料であるため、酸化物半導体層の上下に2つのゲート電極を設けてもオフ
電流の増大を抑えることができる。
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
などは、最終結果が顕著には変化しないように幾分変更された用語の合理的な逸脱の程度
を意味する。これらの用語は、幾分変更された用語の少なくとも±5%の逸脱を含むもの
として解釈されるべきであるが、この逸脱が幾分変更される用語の意味を否定しないこと
を条件とする。
のゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタで形成することにより、
製造コストを低減する。
て、BT試験において、BTストレス前後における薄膜トランジスタのしきい値電圧の変
化量を低減することができる。即ち、上下を2つのゲート電極に挟まれた酸化物半導体を
用いた薄膜トランジスタによって、信頼性を向上することができる。
図1(A)に駆動回路に用いる薄膜トランジスタ430と、画素部に用いる第2の薄膜ト
ランジスタ170とを同一基板上に設ける例を示す。なお、図1(A)は表示装置の断面
図の一例である。
エンハンスメント型トランジスタである第2の薄膜トランジスタ170を用いて画素電極
110への電圧印加のオンオフを切り替える。この画素部に配置する第2の薄膜トランジ
スタ170は、酸化物半導体層103を用いており、オンオフ比が109以上であるため
表示のコントラストを向上させることができ、さらにリーク電流が少ないため低消費電力
駆動を実現することができる。オンオフ比とは、オフ電流とオン電流の比率(ION/I
OFF)であり、大きいほどスイッチング特性に優れていると言え、表示のコントラスト
向上に寄与する。なお、オン電流とは、トランジスタがオン状態のときに、ソース電極と
ドレイン電極の間に流れる電流をいう。また、オフ電流とは、トランジスタがオフ状態の
ときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、n型のトランジス
タの場合には、ゲート電圧がトランジスタのしきい値電圧よりも低いときにソース電極と
ドレイン電極との間に流れる電流である。このように、高コントラスト、及び低消費電力
駆動を実現するためには、画素部にエンハンスメント型トランジスタを用いることが好ま
しい。なお、101はゲート電極、104aと104bはソース領域及びドレイン領域、
105aは第1の電極、105bは第2の電極層、107は保護絶縁層を示す。
半導体層405の上方に第2のゲート電極として機能する電極470とを有する薄膜トラ
ンジスタ430を少なくとも一つ用いる。この第2のゲート電極として機能する電極47
0はバックゲート電極とも呼べる。バックゲート電極を形成することによって、薄膜トラ
ンジスタの信頼性を調べるためのバイアス−熱ストレス試験(以下、BT試験という)に
おいて、BTストレス前後における薄膜トランジスタのしきい値電圧の変化量を低減する
ことができる。
板400上に設けられた第1のゲート電極401は、第1のゲート絶縁層403に覆われ
、第1のゲート電極401と重なる第1のゲート絶縁層403上には酸化物半導体層40
5を有する。酸化物半導体層405上には、チャネル保護層418が設けられ、その上に
第1配線409または第2配線410が設けられる。そして、第1配線409または第2
配線410上に接して絶縁層412を有する。また、絶縁層412上に第2のゲート電極
として機能する電極470を有する。
素、窒化酸化珪素など)を用いることができ、これらの材料から成る単層または積層構造
とする。作製法としては、プラズマCVD法や熱CVD法などの気相成長法やスパッタリ
ング法を用いることができる。本実施の形態において、第1のゲート絶縁層は、一層目を
プラズマCVD法による窒化珪素膜、二層目をプラズマCVD法による酸化シリコン膜の
積層構造とする。一層目の窒化珪素膜は、第1のゲート電極401の材料にヒロックが発
生する可能性のある材料を用いた場合、ヒロック発生を防止する効果を有する。また、プ
ラズマCVD法で成膜された窒化珪素膜は緻密であり、1層目のゲート絶縁膜とすること
でピンホールなどの発生を抑えることができる。さらに、第1のゲート絶縁層として窒化
珪素膜を用いる場合、ガラス基板からの不純物、例えばナトリウムなどの可動イオンが拡
散し、後に形成する酸化物半導体に侵入することをブロックすることができる。また、積
層構造とした場合においても単層構造とした場合においても、第1のゲート絶縁層403
の膜厚は50nm以上500nmの膜厚とする。
ターゲット(In:Ga:Zn=1:1:0.5)を用い、スパッタ法でのアルゴンガス
流量を10sccm、酸素を5sccmとする条件で成膜する。清浄な界面を実現するた
め、第1のゲート絶縁層403の成膜と酸化物半導体層405の成膜は、大気に触れるこ
となく積層することが好ましい。なお、大気に触れる場合には、酸化物半導体膜を成膜す
る前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第1のゲート
絶縁層403の表面に付着しているゴミを除去してもよい。
06aを設け、酸化物半導体層405と第2配線410との間にはソース領域又はドレイ
ン領域406bを設ける。ソース領域又はドレイン領域406a、406bは、チャネル
保護層418上にも形成され、例えばチャネル保護層418と第1配線409との間には
ソース領域又はドレイン領域406aが設けられる。このソース領域又はドレイン領域は
、配線と酸化物半導体層の間に設けるバッファ層とも言える。
n−O系非単結晶膜で形成された層あり、酸化物半導体層405の成膜条件とは異なる成
膜条件で形成され、より低抵抗な酸化物半導体層である。例えば、スパッタ法でのアルゴ
ンガス流量を40sccmとした条件で得られる酸化物半導体膜で形成したソース領域又
はドレイン領域406a、406bは、n型の導電型を有し、活性化エネルギー(ΔE)
が0.01eV以上0.1eV以下である。なお、本実施の形態では、ソース領域又はド
レイン領域406a、406bは、In−Ga−Zn−O系非単結晶膜で形成された層あ
り、少なくともアモルファス成分を含んでいるものとする。ソース領域又はドレイン領域
406a、406bは非晶質構造の中に結晶粒(ナノクリスタル)を含む場合がある。こ
のソース領域又はドレイン領域406a、406b中の結晶粒(ナノクリスタル)は直径
1nm〜10nm、代表的には2nm〜4nm程度である。
絶縁層として機能する。チャネル保護層418の材料としては、無機材料(酸化珪素、窒
化珪素、酸化窒化珪素、窒化酸化珪素など)を用いることができる。作製法としては、プ
ラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いることができる
。本実施の形態では、チャネル保護層418としてスパッタ法で得られる酸化珪素膜を用
いる。
ルミニウム、窒化アルミニウム、酸化タンタル膜、酸化ハフニウム膜、酸化窒化ハフニウ
ム膜などの絶縁膜を用い、これらの材料から成る単層または積層構造を用いることができ
る。本実施の形態では、絶縁層412としてプラズマCVD法で得られる窒化シリコン膜
を用いる。チャネル保護層418と絶縁層412の積層が第2のゲート絶縁層として機能
するため、それぞれの材料や膜厚は薄膜トランジスタ430の電気特性にとって重要であ
る。例えば、酸化物半導体層405の上下からゲート電圧を印加してほぼ同じ電界を酸化
物半導体層405に与えたい場合には、窒化シリコン膜と酸化シリコン膜の積層である第
1のゲート絶縁層と、酸化シリコン膜(チャネル保護層418)と窒化シリコン膜(絶縁
層412)の第2のゲート絶縁層の膜厚をそれぞれほぼ同じとすることが好ましい。また
、所望のしきい値などの電気特性を得るため、酸化物半導体層405の上下から異なるゲ
ート電圧を印加して異なる電界を酸化物半導体層405に与えたい場合には、第1のゲー
ト絶縁層と第2のゲート絶縁層の材料や膜厚をそれぞれ適宜調節することによって、所望
の薄膜トランジスタ430の電気特性を得ることができる。
に接続して同電位としてもよい。同電位とすると、酸化物半導体層の上下からゲート電圧
を印加することができるため、オン状態において流れる電流を大きくすることができる。
、或いは第2のゲート電極として機能する電極470のいずれか一方と電気的に接続する
ことによってデプレッション型のTFTとすることができる。
或いは第2のゲート電極として機能する電極470のいずれか一方と電気的に接続するこ
とによってエンハンスメント型のTFTとすることができる。
ゲート電極を有する薄膜トランジスタをデプレッション型TFTとして用い、2つのゲー
ト電極を有する薄膜トランジスタをエンハンスメント型TFTとして用いてもよい。その
場合には、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれ
ぞれ有する構造とする。
有する構造とし、駆動回路のエンハンスメント型TFTとして、ゲート電極を酸化物半導
体層の上下にそれぞれ有する構造とし、駆動回路のデプレッション型TFTとしてゲート
電極を酸化物半導体層の上下にそれぞれ有する構造としてもよい。その場合には、しきい
値電圧を制御するための制御信号線を上下どちらか一方のゲート電極に電気的に接続させ
、その接続したゲート電極がしきい値電圧を制御する構成とする。
画素電極110と同じ材料、例えば透過型の液晶表示装置であれば、透明導電膜を用いて
工程数を低減しているが、特に限定されない。また、第2のゲート電極として機能する電
極470の幅は、第1のゲート電極401の幅よりも広く、さらに酸化物半導体層405
の幅よりも広い例を示しているが特に限定されない。なお、第1のゲート電極401は、
チャネル保護層418の幅(チャネル方向における幅)よりも広い。
(B)は有機発光素子或いは無機発光素子と接続する薄膜トランジスタ170を画素部に
有する表示装置の例である。
471の材料は金属材料(アルミニウム(Al)や銅(Cu)、チタン(Ti)、タンタ
ル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(N
d)、スカンジウム(Sc)から選ばれた元素、または上述した元素を成分とする合金)
を用い、断面における電極471の幅は図1(A)の第2のゲート電極として機能する電
極470よりも狭い。また、電極471の幅は酸化物半導体層405の幅よりも狭い。幅
を狭くすることによって第1配線409、及び第2配線410と絶縁層412を介して重
なる面積を低減することができ、寄生容量を小さくすることができる。ただし、図1(B
)においては、電極471の幅は、チャネル保護層418の幅よりも広い。
。図1(B)においては、電極471は、画素部の第1の電極472と同じ材料、例えば
、アルミニウムなどを用いて工程数を低減しているが、特に限定されない。また、図1(
B)において絶縁層473は、隣り合う画素の第1の電極との絶縁を図るための隔壁とし
て機能する。
(C)においては、薄膜トランジスタ433の第2のゲート電極として機能する電極47
6の材料は金属材料(アルミニウム(Al)や銅(Cu)、チタン(Ti)、タンタル(
Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(Nd)
、スカンジウム(Sc)から選ばれた元素、または上述した元素を成分とする合金)を用
い、断面における第2のゲート電極の幅は図1(B)よりも狭い。図1(B)よりもさら
に幅を狭くすることによって第1配線409、及び第2配線410と絶縁層412を介し
て重ならないようにすることができ、さらに寄生容量を小さくすることができる。図1(
C)に示す電極476の幅は、チャネル保護層418の幅よりも狭い。このように狭い幅
の電極476を形成する場合には、ウェットエッチングなどを用いてレジストマスク端部
よりも内側に電極476の両端が位置する工程とすることが好ましい。ただし、図1(C
)においては画素電極110と異なる金属材料を用いるため、電極476の形成のための
フォトリソグラフィー工程が1回増加し、マスク数も1枚追加することとなる。
動回路などの周辺回路、または画素部に対して、上下を2つのゲート電極に挟まれた酸化
物半導体を用いた薄膜トランジスタを用い、高速駆動や、低消費電力化を図ることができ
る。また、工程数を大幅に増加させることなく、同一基板上に画素部と駆動回路との両方
を設けることができる。同一基板上に、画素部以外の様々な回路を設けることにより、表
示装置の製造コストを低減することができる。
実施の形態1では駆動回路の薄膜トランジスタとして一つの薄膜トランジスタを説明した
が、ここでは、2つのnチャネル型の薄膜トランジスタを用いて駆動回路のインバータ回
路を構成する例を基に以下に説明する。図2(A)に示す薄膜トランジスタは、実施の形
態1の図1(A)に示した薄膜トランジスタ430と同一であるため、同じ部分には同じ
符号を用いて説明する。
。2つのnチャネル型TFTを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合(
以下、EDMOS回路という)と、エンハンスメント型トランジスタ同士で形成する場合
(以下、EEMOS回路という)がある。
ジスタ430はデュアルゲート型、第2の薄膜トランジスタ431は、ボトムゲート型薄
膜トランジスタであり、半導体層上にソース領域又はドレイン領域を介して配線が設けら
れている薄膜トランジスタの例である。
ける。第1のゲート電極401及びゲート電極402の材料は、モリブデン、チタン、ク
ロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材
料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができ
る。
ミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層
を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二
層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。また
、Caを含む銅層上にバリア層となるCaを含む酸化銅層の積層や、Mgを含む銅層上に
バリア層となるMgを含む酸化銅層の積層もある。また、3層の積層構造としては、タン
グステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニ
ウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好
ましい。
には、酸化物半導体層405と、第2の酸化物半導体層407とを設ける。
第2配線410を設け、第2の配線410は、第1のゲート絶縁層403に形成されたコ
ンタクトホール404を介してゲート電極402と直接接続する。本実施の形態において
は、第1のゲート絶縁層403を形成した後、コンタクトホール404の形成を行っても
よいし、チャネル保護層418、第2のチャネル保護層419を形成した後にコンタクト
ホール404の形成を行ってもよい。また、第2の酸化物半導体層407上には第3配線
411を設ける。
して第1のゲート電極401と重なる酸化物半導体層405とを有し、第1配線409は
、負の電圧VDLが印加される電源線(負電源線)である。この電源線は、接地電位の電
源線(接地電源線)としてもよい。
3を介してゲート電極402と重なる第2の酸化物半導体層407とを有し、第3配線4
11は、正の電圧VDHが印加される電源線(正電源線)である。
第2の酸化物半導体層407と第3配線411との間にはn+層408bを設ける。また
、チャネル保護層418と第2配線410との間にはソース領域又はドレイン領域406
bが設けられる。また、チャネル保護層418と第1配線409との間にはソース領域又
はドレイン領域406aが設けられる。
線Z1−Z2で切断した断面が図2(A)に相当する。
2(B)に相当し、薄膜トランジスタ430をエンハンスメント型のnチャネル型トラン
ジスタとし、第2の薄膜トランジスタ431をデプレッション型のnチャネル型トランジ
スタとする例である。
本実施の形態では、酸化物半導体層405上にチャネル保護層418及び絶縁層412と
、該絶縁層412上に第2のゲート電極として機能する電極470を設け、第2のゲート
電極として機能する電極470に印加する電圧によって薄膜トランジスタ430のしきい
値制御を行う。
に形成されたコンタクトホール404を介してゲート電極402と直接接続する例を示し
たが、特に限定されず、接続電極を別途設けて第2の配線410とゲート電極402とを
電気的に接続させてもよい。
本実施の形態では、表示装置について、ブロック図等を参照して説明する。
(A)に示す液晶表示装置は、基板300上に表示素子を備えた画素を複数有する画素部
301と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路302と、
選択された画素へのビデオ信号の入力を制御する信号線駆動回路303と、を有する。
(B)に示す発光表示装置は、基板310上に表示素子を備えた画素を複数有する画素部
311と、各画素のゲート電極に接続された走査線を制御する第1の走査線駆動回路31
2及び第2の走査線駆動回路313と、選択された画素へのビデオ信号の入力を制御する
信号線駆動回路314と、を有する。一つの画素にスイッチング用TFT(Thin F
ilm Transistor)と電流制御用TFTの2つを配置する場合、図3(B)
に示す発光表示装置では、スイッチング用TFTのゲート電極に接続された第1の走査線
に入力される信号を第1の走査線駆動回路312で生成し、電流制御用TFTのゲート電
極に接続された第2の走査線に入力される信号を第2の走査線駆動回路313で生成する
。ただし、第1の走査線に入力される信号と、第2の走査線に入力される信号とを、一の
走査線駆動回路で生成する構成としても良い。また、例えば、スイッチング素子が有する
TFTの数によって、スイッチング素子の動作を制御するのに用いられる第1の走査線が
、各画素に複数設けられていてもよい。この場合、複数の第1の走査線に入力される信号
を、全て1つの走査線駆動回路で生成しても良いし、複数の走査線駆動回路を設けてこれ
らの各々で生成しても良い。
駆動回路313、及び信号線駆動回路303、314を表示装置に作製する形態を示した
が、走査線駆動回路302、第1の走査線駆動回路312、または第2の走査線駆動回路
313の一部をIC等の半導体装置で実装してもよい。また、信号線駆動回路303、3
14の一部をIC等の半導体装置で実装してもよい。
線形素子を含む保護回路334、335、336及び画素部327の位置関係を説明する
図である。絶縁表面を有する基板320上には走査線323と信号線324が交差して配
置され、画素部327が構成されている。なお、画素部327は、図3に示す画素部30
1と画素部311に相当する。
1〜Sm(図示せず。)により信号線駆動回路303と接続され、走査線駆動回路302
から行方向に伸張して配置された複数の走査線G1〜Gn(図示せず。)により走査線駆
動回路302と接続され、信号線S1〜Sm並びに走査線G1〜Gnに対応してマトリク
ス状に配置された複数の画素(図示せず。)を有する。そして、各画素は、信号線Sj(
信号線S1〜Smのうちいずれか一)、走査線Gi(走査線G1〜Gnのうちいずれか一
)と接続される。
8は、走査線323と信号線324に接続する画素TFT329、保持容量部330、画
素電極331を含んで構成されている。
が接続され、他方の電極と容量線332が接続される場合を示している。また、画素電極
331は表示素子(液晶素子、発光素子、コントラスト媒体(電子インク)等)を駆動す
る一方の電極を構成する。これらの表示素子の他方の電極はコモン端子333に接続され
ている。
また、保護回路334は、走査線駆動回路と、画素部327の間に配設されている。本実
施の形態では、複数の保護回路を配設して、走査線323、信号線324及び容量バス線
337に静電気等によりサージ電圧が印加され、画素TFT329等が破壊されないよう
に構成されている。そのため、保護回路にはサージ電圧が印加されたときに、コモン配線
に電荷を逃がすように構成されている。
5、容量バス線337に保護回路336を配設する例を示している。ただし、保護回路の
配設位置はこれに限定されない。また、走査線駆動回路をIC等の半導体装置で実装しな
い場合は、走査線323側に保護回路334を設けなくとも良い。
、以下の利点がある。
に設けるTFTは閾値電圧を制御することが可能な構成であるとよい。一方で、スイッチ
部またはバッファ部に設けるTFTはオン電流が大きいことが好ましい。実施の形態1ま
たは実施の形態2に示したTFTを有する駆動回路を設けることで、論理回路部に設ける
TFTの閾値電圧の制御が可能となり、スイッチ部またはバッファ部に設けるTFTのオ
ン電流を大きくすることが可能となる。更には、駆動回路が占有する面積を小さくし、狭
額縁化にも寄与する。
線352、制御信号線353、制御信号線354、制御信号線355、制御信号線356
、及びリセット線357を有する。
力端子INに、制御信号線352を介して、スタートパルスSSPが入力され、次段以降
の入力端子INに前段のフリップフロップ回路351の出力信号端子SOUTが接続され
ている。また、N段目(Nは自然数である。)のリセット端子RESは、(N+3)段目
のフリップフロップ回路の出力信号端子Soutとリセット線357を介して接続されて
いる。N段目のフリップフロップ回路351のクロック端子CLKには、制御信号線35
3を介して、第1のクロック信号CLK1が入力されると仮定すると、(N+1)段目の
フリップフロップ回路351のクロック端子CLKには、制御信号線354を介して、第
2のクロック信号CLK2が入力される。また、(N+2)段目のフリップフロップ回路
351のクロック端子CLKには、制御信号線355を介して、第3のクロック信号CL
K3が入力される。また、(N+3)段目のフリップフロップ回路351のクロック端子
CLKには、制御信号線356を介して、第4のクロック信号CLK4が入力される。そ
して、(N+4)段目のフリップフロップ回路351のクロック端子CLKには、制御信
号線353を介して、第1のクロック信号CLK1が入力される。また、N段目のフリッ
プフロップ回路351は、ゲート出力端子Goutより、N段目のフリップフロップ回路
の出力SRoutNを出力する。
各フリップフロップ回路351には電源線を介して電源電位Vdd及び電源電位GNDが
供給されている。
る。そのため、電源電位のことを電源電圧、または電源電圧のことを電源電位と呼ぶこと
もある。
ているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電
気的に接続されているとは、AとBとの間に何らかの電気的作用を有する対象物が存在す
るとき、対象物を介してAとBとが概略同一ノードとなる場合を表すものとする。具体的
には、TFTのようなスイッチング素子を介してAとBとが接続され、該スイッチング素
子の導通によって、AとBとが概略同電位となる場合や、抵抗素子を介してAとBとが接
続され、該抵抗素子の両端に発生する電位差が、AとBとを含む回路の動作に影響しない
程度となっている場合等、回路動作を考えた場合にAとBとを同一ノードとして捉えて差
し支えない状態である場合を表す。
の一形態を示す。図6に示すフリップフロップ回路351は、論理回路部361と、スイ
ッチ部362と、を有する。論理回路部361は、TFT363乃至TFT368を有す
る。また、スイッチ部362は、TFT369乃至TFT372を有している。なお論理
回路部とは、外部より入力される信号に応じて後段の回路であるスイッチ部に出力する信
号を切り替えるための回路である。また、スイッチ部とは、外部及び制御回路部から入力
される信号に応じてスイッチとなるTFTのオンまたはオフの切り替え、当該TFTのサ
イズ及び構造に応じた電流を出力するための回路である。
びTFT367のゲート端子に接続されている。リセット端子RESは、TFT363の
ゲート端子に接続されている。クロック端子CLKは、TFT369の第1端子、及びT
FT371の第1端子に接続されている。電源電位Vddが供給される電源線は、TFT
364の第1端子、並びにTFT366のゲート端子及び第2端子に接続されている。電
源電位GNDが供給される電源線は、TFT363の第2端子、TFT365の第2端子
、TFT367の第2端子、TFT368の第2端子、TFT370の第2端子、及びT
FT372の第2端子に接続されている。また、TFT363の第1端子、TFT364
の第2端子、TFT365の第1端子、TFT368のゲート端子、TFT369のゲー
ト端子、及びTFT371のゲート端子は互いに接続されている。また、TFT366の
第1端子は、TFT365のゲート端子、TFT367の第1端子、TFT368の第1
端子、TFT370のゲート端子、及びTFT372のゲート端子に接続されている。ま
た、ゲート出力端子Goutは、TFT369の第2端子、及びTFT370の第1端子
に接続されている。出力信号端子Soutは、TFT371の第2端子、及びTFT37
2の第1端子に接続されている。
いての説明を行う。
する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領
域とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソース
とドレインは、TFTの構造や動作条件等によって入れ替わることがあるため、いずれが
ソースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース
及びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞ
れを第1端子、第2端子と表記する。また、この場合に、ゲートとして機能する端子につ
いては、ゲート端子と表記する。
線382、制御信号線353、制御信号線354、制御信号線355、制御信号線356
、制御信号線383、電源電位GNDが供給される電源線384、論理回路部361、及
びスイッチ部362を有する。論理回路部361は、TFT363乃至TFT368を有
する。また、スイッチ部362は、TFT369乃至TFT372を有している。また、
図7では、ゲート出力端子Goutに接続される配線、出力信号端子Soutに接続され
る配線についても示している。
層388、コンタクトホール389について示している。なお、第1の配線層386は、
ゲート電極を形成する層により形成し、第2の配線層387は、TFTのソース電極又は
ドレイン電極を形成する層により形成し、第3の配線層388は、画素部における画素電
極を形成する層により形成すればよい。ただし、これに限定されず、例えば第3の配線層
388を、画素電極を形成する層とは別の配線層として形成しても良い。
は、第1のクロック信号が入力されるフリップフロップ回路について示しているため、制
御信号線354乃至制御信号線356との接続については図示されていない。
T366またはTFT367のしきい値電圧を制御することで、EDMOS回路373を
構成することができる。代表的には、TFT366をデプレッション型とし、TFT36
7をエンハンスメント型としたEDMOS回路373で構成し、スイッチ部362が有す
るTFT369乃至TFT372をデュアルゲート型のTFT、またはデプレッション型
のTFTとする。なお、図6において、EDMOS回路373におけるTFT366とT
FT367は図2に示したEDMOS回路とは、デプレッション型のTFTのゲート電極
の接続位置が異なっている。
電極の電位を制御することで、デプレッション型のTFT、或いはエンハンスメント型の
TFTとすることができる。
御信号線390を別途設けて、デプレッション型としている。TFT366はデュアルゲ
ート型のTFTであり、バックゲート電極の電位は、ゲート電極に印加される電源電位V
ddが供給される電源線381とは異なる電位である。
ート電極とゲート電極が同電位である例であり、バックゲート電極の電位は、ゲート電極
に印加される電源電位Vddが供給される電源線と同じ電位である。
を用いたnチャネル型TFTのみで形成することができる。
めのTFTであり、TFT366をデュアルゲート型TFTまたはデプレッション型のT
FTとして、流れる電流を大きくすることにより、性能を低下させることなく、TFTの
小型化を図ることができる。
、且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなく
TFTが占める面積を縮小することができる。従って、該TFTにより構成される回路が
占める面積を縮小することもできる。なお、スイッチ部362におけるTFT369乃至
TFT372は、図示するように半導体層385を第1の配線層386及び第3の配線層
388で挟むようにレイアウトして、デュアルゲート型TFTを形成すればよい。
、コンタクトホール389により第1の配線層386に接続されて同電位となった第3の
配線層388と、により挟まれて構成される例を示したが、この構成に限定されない。例
えば、第3の配線層388に対して、別途制御信号線を設け、第3の配線層388の電位
を第1の配線層386から独立して制御する構成としてもよい。
FT372のチャネル形成領域の形状をU字型(コの字型又は馬蹄型)にしてもよい。ま
た、図7中では、各TFTのサイズを等しくしているが、後段の負荷の大きさに応じて出
力信号端子Soutまたはゲート出力端子Goutに接続される各TFTの大きさを適宜
変更しても良い。
について説明する。図8は、図5に示した制御信号線352乃至制御信号線356にそれ
ぞれ供給されるスタートパルスSSP、第1のクロック信号CLK1乃至第4のクロック
信号CLK4、及び1段目乃至5段目のフリップフロップ回路の出力信号端子Soutか
ら出力されるSout1乃至Sout5について示している。なお、図8の説明では、図
6及び図7において各素子に付した符号を用いる。
のタイミングチャートである。また第1のクロック信号CLK1及至第4のクロック信号
CLK4は図示するように1/4波長(点線にて区分けした一区間)ずつシフトした構成
となっている。
がHレベルで入力され、論理回路部361はスイッチ部のTFT369及びTFT371
をオンし、TFT370及びTFT372をオフにする。このとき、第1のクロック信号
CLK1はLレベルであるため、Sout1はLレベルである。
入力されないため、動作することなくLレベルを出力している。なお、初期状態では、シ
フトレジスタ回路の各フリップフロップ回路は、Lレベルを出力するものとして説明を行
う。
理回路部361がスイッチ部362の制御を行う。期間T2では、第1のクロック信号C
LK1はHレベルとなるため、Sout1はHレベルとなる。また、期間T2では、2段
目のフリップフロップ回路には、Sout1がHレベルでIN端子に入力され、論理回路
部361がスイッチ部のTFT369及びTFT371をオンし、TFT370及びTF
T372をオフする。このとき、第2のクロック信号CLK2はLレベルであるため、S
out2はLレベルである。
入力されないため、動作することなくLレベルを出力している。
するように論理回路部361がスイッチ部362の制御を行う。そのため、期間T3では
、第1のクロック信号CLK1はHレベルであり、Sout1はHレベルとなる。また、
期間T3において、2段目のフリップフロップ回路では、期間T2と同様に、論理回路部
361がスイッチ部362の制御を行う。期間T3では、第2のクロック信号CLK2は
Hレベルであるため、Sout2はHレベルである。また、期間T3の3段目のフリップ
フロップ回路には、Sout2がHレベルでIN端子に入力され、論理回路部361がス
イッチ部のTFT369及び371をオンし、TFT370及び372をオフにする。こ
のとき、第3のクロック信号CLK3はLレベルであるため、Sout3はLレベルであ
る。
入力されないため、動作することなくLレベルを出力している。
するように論理回路部361がスイッチ部362の制御を行う。そのため、期間T4にお
いて、第1のクロック信号CLK1はLレベルであり、Sout1はLレベルとなる。ま
た、期間T4において、2段目のフリップフロップ回路では、期間T3の状態を保持する
ように論理回路部361がスイッチ部362の制御を行う。そのため、期間T4において
、第2のクロック信号CLK2はHレベルであり、Sout2はHレベルとなる。また、
期間T4において、3段目のフリップフロップ回路では、期間T3と同様に、論理回路部
361がスイッチ部362の制御を行う。期間T4では、第3のクロック信号CLK3は
Hレベルであるため、Sout3はHレベルである。また、期間T4の4段目のフリップ
フロップ回路には、Sout3がHレベルでIN端子に入力され、論理回路部361がス
イッチ部362のTFT369及びTFT371をオンし、TFT370及びTFT37
2をオフにする。このとき、第4のクロック信号CLK4はLレベルであるため、Sou
t4はLレベルである。
入力されないため、動作することなくLレベルを出力している。
するように論理回路部361がスイッチ部362の制御を行う。そのため、期間T5にお
いて、第2のクロック信号CLK2はLレベルであり、Sout2はLレベルとなる。ま
た、期間T5において、3段目のフリップフロップ回路では、期間T4の状態を保持する
ように論理回路部361がスイッチ部362の制御を行う。そのため、期間T5において
、第3のクロック信号CLK3はHレベルであり、Sout3はHレベルとなる。また、
期間T5において4段目のフリップフロップ回路には、期間T4と同様に、論理回路部3
61がスイッチ部362の制御を行う。期間T5では、第4のクロック信号CLK4はH
レベルであるため、Sout4はHレベルである。また、5段目以降のフリップフロップ
回路は、1段目乃至4段目のフリップフロップ回路と同様の配線関係であり、入力される
信号のタイミングも同様であるため、説明は省略する。
路のリセット信号を兼ねる。期間T5では、Sout4がHレベルとなり、この信号が1
段目のフリップフロップ回路のリセット端子RESに入力される。リセット信号が入力さ
れることにより、スイッチ部362のTFT369及びTFT371をオフし、TFT3
70及びTFT372をオンする。そして、1段目のフリップフロップ回路のSout1
は、次のスタートパルスSSPが入力されるまで、Lレベルを出力することになる。
ロップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、So
ut1乃至Sout5に示すように、クロック信号の1/4波長分シフトした波形の信号
を出力するシフトレジスタ回路とすることができる。
ン型を組み合わせたEDMOSのTFT、スイッチ部にデュアルゲート型のTFTを具備
する構成とすることにより、論理回路部361を構成するTFTを流れる電流量を大きく
することができ、性能を低下させることなく、TFTが占める面積、更には該TFTによ
り構成される回路が占める面積を縮小することができる。また、スイッチ部362を構成
するTFTにおいては、TFTを流れる電流量を大きくし、オンとオフの切り替えを高速
に行うことができるため、性能を低下させることなくTFTが占める面積、更には該TF
Tにより構成される回路が占める面積を縮小することができる。従って、表示装置の狭額
縁化、小型化、高性能化を図ることができる。
できる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、増幅した信
号を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電流が大きいTF
T、代表的にはデュアルゲート型のTFTまたはデプレッション型のTFTを設けること
で、TFTの面積を縮小することが可能であり、信号線駆動回路が占める面積を縮小する
ことができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。な
お、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要とされるため、I
C等を用いて表示装置に実装することが好ましい。
きる。
本実施の形態では、実施の形態1に示す薄膜トランジスタを含む表示装置の作製工程につ
いて、図9乃至図16を用いて説明する。
ノホウケイ酸ガラスなどのガラス基板を用いることができる。
、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極(ゲー
ト電極層101を含むゲート配線、容量配線108、及び第1の端子121)を形成する
。このとき少なくともゲート電極層101の端部にテーパー形状が形成されるようにエッ
チングする。この段階での断面図を図9(A)に示した。なお、この段階での上面図が図
11に相当する。図11において、後に形成される酸化膜半導体膜、チャネル保護層、ソ
ース電極及びドレイン電極、コンタクトホール、画素電極は破線で示されている。なお、
レジストマスクの形成にスピンコート法を用いる場合、レジスト膜の均一性の向上のため
、大量のレジスト材料や、大量の現像液が使用され、余分な材料の消費量が多い。特に基
板が大型化すると、スピンコート法を用いる成膜方法では、大型の基板を回転させる機構
が大規模となる点、材料液のロスおよび廃液量が多い点で大量生産上、不利である。また
、矩形の基板をスピンコートさせると回転軸を中心とする円形のムラが塗布膜に生じやす
い。そこで、インクジェット法などの液滴吐出法やスクリーン印刷法などを用いて選択的
にレジスト材料膜を形成し、露光を行ってレジストマスクを形成することが好ましい。選
択的にレジスト材料膜を形成することによって、レジスト材料の使用量の削減が図れるた
め大幅なコストダウンが実現でき、1000mm×1200mm、1100mm×125
0mm、1150mm×1300mmのような大面積基板にも対応できる。
アルミニウム(Al)、銅(Cu)、チタン(Ti)、タンタル(Ta)、タングステン
(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(Nd)、スカンジウム(Sc
)から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わ
せた合金膜、または上述した元素を成分とする窒化物で形成する。中でもアルミニウム(
Al)や銅(Cu)などの低抵抗導電性材料で形成することが望ましいが、Al単体では
耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて
形成する。耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、タングステ
ン(W)、モリブデン(Mo)、クロム(Cr)、Nd(ネオジム)、スカンジウム(S
c)から選ばれた元素を用いる。
02はスパッタ法などを用い、膜厚を50〜250nmとする。
の厚さで形成する。勿論、ゲート絶縁層102はこのような酸化シリコン膜に限定される
ものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル
膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても
良い。
スパッタを行い、ゲート絶縁層の表面に付着しているゴミを除去することが好ましい。な
お、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気
に酸素、水素、N2Oなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にCl
2、CF4などを加えた雰囲気で行ってもよい。
Ga−Zn−O系非単結晶膜)を成膜する。プラズマ処理後、大気に曝すことなく第1の
In−Ga−Zn−O系非単結晶膜を成膜することは、ゲート絶縁層と半導体膜の界面に
ゴミや水分を付着させない点で有用である。ここでは、直径8インチのIn、Ga、及び
Znを含む酸化物半導体ターゲット(In2O3:Ga2O3:ZnO=1:1:1)を
用いて、基板とターゲットの間との距離を170mm、圧力0.4Pa、直流(DC)電
源0.5kW、アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流(DC)電源を
用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。第1のIn−Ga−
Zn−O系非単結晶膜の膜厚は、5nm〜200nmとする。本実施の形態では第1のI
n−Ga−Zn−O系非単結晶膜の膜厚は、100nmとする。
があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。RFスパッタ
法は主に絶縁膜を成膜する場合に用いられ、DCスパッタ法は主に金属膜を成膜する場合
に用いられる。
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ
法を用いるスパッタ装置がある。
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
ネル保護層133を形成する。チャネル保護層133も第1のIn−Ga−Zn−O系非
単結晶膜と大気に触れさせずに連続成膜することによって形成してもよい。積層する薄膜
を大気に曝さずに連続的に成膜すると生産性が向上する。
化珪素など)を用いることができる。作製法としては、プラズマCVD法や熱CVD法な
どの気相成長法やスパッタリング法を用いることができる。チャネル保護層133は成膜
後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し
、フォトリソグラフィーによるマスクを用いてエッチング加工することでチャネル保護層
133を形成する。チャネル保護層133をエッチング加工する際、第1のIn−Ga−
Zn−O系非単結晶膜がエッチングストッパーとして機能するため、ゲート絶縁膜の膜減
りを防止することができる。
の酸化物半導体膜(本実施の形態では第2のIn−Ga−Zn−O系非単結晶膜)をスパ
ッタ法で成膜する。ここでは、In2O3:Ga2O3:ZnO=1:1:1としたター
ゲットを用い、成膜条件は、圧力を0.4Paとし、電力を500Wとし、成膜温度を室
温とし、アルゴンガス流量40sccmを導入してスパッタ成膜を行う。In2O3:G
a2O3:ZnO=1:1:1としたターゲットを意図的に用いているにも関わらず、成
膜直後で大きさ1nm〜10nmの結晶粒を含むIn−Ga−Zn−O系非単結晶膜が形
成されることがある。なお、ターゲットの成分比、成膜圧力(0.1Pa〜2.0Pa)
、電力(250W〜3000W:8インチφ)、温度(室温〜100℃)、反応性スパッ
タの成膜条件などを適宜調節することで結晶粒の有無や、結晶粒の密度や、直径サイズは
、1nm〜10nmの範囲で調節されうると言える。第2のIn−Ga−Zn−O系非単
結晶膜の膜厚は、5nm〜20nmとする。勿論、膜中に結晶粒が含まれる場合、含まれ
る結晶粒のサイズが膜厚を超える大きさとならない。本実施の形態では第2のIn−Ga
−Zn−O系非単結晶膜の膜厚は、5nmとする。
の成膜条件と異ならせる。例えば、第2のIn−Ga−Zn−O系非単結晶膜の成膜条件
における酸素ガス流量とアルゴンガス流量の比よりも第1のIn−Ga−Zn−O系非単
結晶膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第
2のIn−Ga−Zn−O系非単結晶膜の成膜条件は、希ガス(アルゴン、又はヘリウム
など)雰囲気下(または酸素ガス10%以下、アルゴンガス90%以上)とし、第1のI
n−Ga−Zn−O系非単結晶膜の成膜条件は、酸素雰囲気下(又は酸素ガス流量をアル
ゴンガス流量よりも大きくする)とする。
と同一チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャン
バーで成膜してもよい。
Ga−Zn−O系非単結晶膜及び第2のIn−Ga−Zn−O系非単結晶膜をエッチング
する。ここではITO07N(関東化学社製)を用いたウェットエッチングにより、不要
な部分を除去して第1のIn−Ga−Zn−O系非単結晶膜である酸化物半導体膜109
、第2のIn−Ga−Zn−O系非単結晶膜である酸化物半導体膜111を形成する。な
お、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いて
もよい。この段階での上面図を図9(B)に示した。なお、この段階での上面図が図12
に相当する。図12において、後に形成されるソース電極及びドレイン電極、コンタクト
ホール、画素電極は破線で示されている。
によりゲート絶縁層102の不要な部分を除去してゲート電極層と同じ材料の配線や電極
層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と
直接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層
或いはドレイン電極層と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に
接続する端子を形成する場合にコンタクトホールを形成する。
2をスパッタ法や真空蒸着法で形成する。この段階での上面図を図9(C)に示した。
たは上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられ
る。また、200℃〜600℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導
電膜に持たせることが好ましい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問題
点があるので耐熱性導電性材料と組み合わせて形成する。Alと組み合わせる耐熱性導電
性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン
(Mo)、クロム(Cr)、Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素
、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または
上述した元素を成分とする窒化物で形成する。
構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜132
としてTi膜と、そのTi膜上に重ねてNdを含むアルミニウム(Al−Nd)膜を積層
し、さらにその上にTi膜を成膜する3層構造としてもよい。導電膜132は、シリコン
を含むアルミニウム膜の単層構造としてもよい。
ングにより不要な部分を除去して第1の電極105a、第2の電極105b、及びソース
領域又はドレイン領域104a、104bを形成する。この際のエッチング方法としてウ
ェットエッチングまたはドライエッチングを用いる。例えば導電膜132としてアルミニ
ウム膜、又はアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用い
たウェットエッチングを行うことができる。ここでは、アンモニア過水(過酸化水素:ア
ンモニア:水=5:2:2)を用いたウェットエッチングにより、Ti膜の導電膜132
をエッチングして第1の電極105a、第2の電極105bを、酸化物半導体膜111を
エッチングしてソース領域又はドレイン領域104a、104bを形成する。このエッチ
ング工程において、チャネル保護層133は酸化物半導体層103のエッチングを防止す
る膜として機能するため、酸化物半導体層103はエッチングされない。図10(A)に
おいては、第1の電極105a、第2の電極105b、ソース領域又はドレイン領域10
4a、104bのエッチングをアンモニア過水のエッチング材によって一度に行うため、
第1の電極105a、第2の電極105b及びソース領域又はドレイン領域104a、1
04bの端部は一致し、連続的な構造となっている。またウェットエッチングを用いるた
めに、エッチングが等方的に行われ、第1の電極105a、第2の電極105bの端部は
レジストマスク131より後退している。以上の工程で酸化物半導体層103をチャネル
形成領域とし、かつ該チャネル形成領域上にチャネル保護層133を有する薄膜トランジ
スタ170が作製できる。この段階での断面図を図10(A)に示した。なお、この段階
でのレジストマスク131のない上面図が図13に相当する。図13において、後に形成
される画素電極は破線で示されている。
ため、酸化物半導体層103のチャネル形成領域に対する工程時におけるダメージ(エッ
チング時のプラズマやエッチング材による膜減りや、酸化など)を防ぐことができる。従
って薄膜トランジスタ170の信頼性を向上させることができる。
しい。ここでは炉に入れ、窒素雰囲気下で350℃、1時間の熱処理を行う。この熱処理
によりIn−Ga−Zn−O系非単結晶膜の原子レベルの再配列が行われる。この熱処理
によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含
む)は重要である。なお、熱処理を行うタイミングは、第2のIn−Ga−Zn−O系非
単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
105bと同じ材料である第2の端子122を端子部に残す。なお、第2の端子122は
ソース配線(第1の電極105a、第2の電極105bを含むソース配線)と電気的に接
続されている。
を介して端子部の第1の端子121と直接接続される。なお、ここでは図示しないが、上
述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン
配線とゲート電極が直接接続される。
ストマスクを用いると、フォトマスクの数を減らすことができるため、工程簡略化、低コ
スト化が図れる。
7を形成する。保護絶縁層107はスパッタ法などを用いて得られる窒化シリコン膜、酸
化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒
化アルミニウム膜、または酸化タンタル膜などの単層またはこれらの積層を用いることが
できる。駆動回路の一部の薄膜トランジスタにおいては、この保護絶縁層107を第2の
ゲート絶縁層の一層として機能させ、その上に第2のゲート電極を形成する。保護絶縁層
107は、膜厚を50〜400nmとする。第2のゲート絶縁層である保護絶縁層107
とチャネル保護層の合計膜厚が、第1のゲート絶縁膜の膜厚と概略同一となるようにする
と上下のゲート電極から概略同一のゲート電圧を印加することができる。また、保護絶縁
層107として酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、保護絶縁
層107形成後に何らかの原因で付着する不純物、例えばナトリウムなどの可動イオンが
拡散し、酸化物半導体に侵入することをブロックすることができる。
07のエッチングにより第2の電極105bに達するコンタクトホール125を形成する
。また、ここでのエッチングにより第2の端子122に達するコンタクトホール127、
接続電極120に達するコンタクトホール126も同じレジストマスクで形成することが
好ましい。この段階での断面図を図10(B)に示す。
は、酸化インジウム(In2O3)や酸化インジウム酸化スズ合金(In2O3―SnO
2、ITOと略記する)などをスパッタ法や真空蒸着法などを用いて形成する。このよう
な材料のエッチング処理は塩酸系の溶液により行う。しかし、特にITOのエッチングは
残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合
金(In2O3―ZnO)を用いても良い。
より不要な部分を除去して画素電極110を形成する。この第7のフォトリソグラフィー
工程において、駆動回路においては、回路の一部に画素電極110と同じ材料を用いて、
酸化物半導体層上にしきい値を制御する電極層(バックゲート電極)を形成する。なお、
バックゲート電極を有する薄膜トランジスタは、図1(A)及び実施の形態1に図示して
いるため、ここでは詳細な説明は省略する。
2及び保護絶縁層107を誘電体として、容量配線108と画素電極110とで保持容量
が形成される。なお、ここでは、ゲート絶縁層102及び保護絶縁層107を誘電体とし
て、容量配線108と画素電極110とで保持容量を形成する例を示したが、特に限定さ
れず、ソース電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け
、その電極と、容量配線と、それらの間にゲート絶縁層102を誘電体として構成する保
持容量を形成し、その電極と画素電極とを電気的に接続する構成としてもよい。
ストマスクで覆い端子部に形成された透明導電膜128、129を残す。透明導電膜12
8、129はFPCとの接続に用いられる電極または配線となる。第1の端子121と直
接接続された接続電極120上に形成された透明導電膜128は、ゲート配線の入力端子
として機能する接続用の端子電極となる。第2の端子122上に形成された透明導電膜1
29は、ソース配線の入力端子として機能する接続用の端子電極である。
の段階での上面図が図14に相当する。
断面図をそれぞれ図示している。図15(A1)は図15(A2)中のC1−C2線に沿
った断面図に相当する。図15(A1)において、保護絶縁膜154上に形成される透明
導電膜155は、入力端子として機能する接続用の端子電極である。また、図15(A1
)において、端子部では、ゲート配線と同じ材料で形成される第1の端子151と、ソー
ス配線と同じ材料で形成される接続電極153とがゲート絶縁層152を介して重なり直
接接して導通させている。また、接続電極153と透明導電膜155が保護絶縁膜154
に設けられたコンタクトホールを介して直接接して導通させている。
それぞれ図示している。また、図15(B1)は図15(B2)中のD1−D2線に沿っ
た断面図に相当する。図15(B1)において、保護絶縁膜154上に形成される透明導
電膜155は、入力端子として機能する接続用の端子電極である。また、図15(B1)
において、端子部では、ゲート配線と同じ材料で形成される電極156が、ソース配線と
電気的に接続される第2の端子150の下方にゲート絶縁層152を介して重なる。電極
156は第2の端子150とは電気的に接続しておらず、電極156を第2の端子150
と異なる電位、例えばフローティング、GND、0Vなどに設定すれば、ノイズ対策のた
めの容量または静電気対策のための容量を形成することができる。また、第2の端子15
0は、保護絶縁膜154を介して透明導電膜155と電気的に接続している。
。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第
2の端子、容量配線と同電位の第3の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
ムゲート型のnチャネル型薄膜トランジスタである薄膜トランジスタ170を有する画素
薄膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素
に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型
の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
レイン配線と電気的に接続する構成とする場合には、第3のフォトリソグラフィー工程を
省略できるため、6回のフォトリソグラフィー工程により、6枚のフォトマスクを使用し
て、ボトムゲート型のnチャネル型薄膜トランジスタである第2の薄膜トランジスタ、保
持容量を完成させることができる。
合には1回のフォトリソグラフィー工程が増え、1枚のフォトマスクが増加する。
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第4の端子を端子
部に設ける。この第4の端子は、共通電極を固定電位、例えばGND、0Vなどに設定す
るための端子である。
図16に示す。図16では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保
護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量
配線及び容量配線と接続する第3の端子は省略することができる。なお、図16において
、図14と同じ部分には同じ符号を用いて説明する。
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
を改善する、所謂、倍速駆動と呼ばれる駆動技術を用いても良い。
ダイオード)光源または複数のEL光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して1フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して
複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLE
Dの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
を従来よりも改善することができる。
晶膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を
組み合わせることができる。
、低電源電位、例えばGND、0Vなどに設定するため、端子部に、カソードを低電源電
位、例えばGND、0Vなどに設定するための第4の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第5の端子を設ける。
成することにより、製造コストを低減する。そして駆動回路に用いる薄膜トランジスタの
ゲート電極とソース配線、或いはドレイン配線を直接接続させることでコンタクトホール
の数を少なくし、駆動回路の占有面積を縮小化できる表示装置を提供することができる。
ることができる。
合わせることができる。
本実施の形態では、半導体装置として電子ペーパーの例を示す。
ペーパーを示す。半導体装置の画素部に用いられる薄膜トランジスタ581としては、実
施の形態4で示す画素部の薄膜トランジスタと同様に作製でき、In−Ga−Zn−O系
非単結晶膜を半導体層として含む薄膜トランジスタである。また、実施の形態1に示した
ように、同一基板上に画素部と駆動回路を作製することができ、製造コストを低減した電
子ペーパを実現することができる。
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
はドレイン電極層は第1の電極層587と、絶縁層583、584、585に形成する開
口で接しており電気的に接続している。第1の電極層587と第2の電極層588との間
には黒色領域590a及び白色領域590bを有し、周りに液体で満たされているキャビ
ティ594を含む球形粒子589が一対の基板580、596の間に設けられており、球
形粒子589の周囲は樹脂等の充填材595で充填されている(図17参照。)。
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜20
0μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられ
るマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気
泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、ま
た消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部
に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため
、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備する半導
体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくことが可能と
なる。
された電子ペーパーを作製することができる。
実施することが可能である。
本実施の形態では、半導体装置として発光表示装置の例を示す。表示装置の有する表示素
子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレ
クトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合
物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼
ばれている。
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明す
る。
す図である。
は酸化物半導体層(In−Ga−Zn−O系非単結晶膜)をチャネル形成領域に用いるn
チャネル型のトランジスタを1つの画素に2つ用いる例を示す。
発光素子6404及び容量素子6403を有している。スイッチング用トランジスタ64
01はゲートが走査線6406に接続され、第1電極(ソース電極及びドレイン電極の一
方)が信号線6405に接続され、第2電極(ソース電極及びドレイン電極の他方)が駆
動用トランジスタ6402のゲートに接続されている。駆動用トランジスタ6402は、
ゲートが容量素子6403を介して電源線6407に接続され、第1電極が電源線640
7に接続され、第2電極が発光素子6404の第1電極(画素電極)に接続されている。
発光素子6404の第2電極は共通電極6408に相当する。
る。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源
電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加
して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位
と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
ことも可能である。駆動用トランジスタ6402のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
駆動用トランジスタ6402が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ6402はオン状態では線形領域で
動作させる。駆動用トランジスタ6402は線形領域で動作させるため、オン状態の時に
は電源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲートにかける
。なお、信号線6405には、駆動用トランジスタ6402がオン状態の時には(電源線
電圧+スイッチング用トランジスタ6401のVth)以上の電圧をかける。
らせることで、図18と同じ画素構成を用いることができる。
の順方向電圧+駆動用トランジスタ6402のVth以上の電圧をかける。発光素子64
04の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子6404に電流を流すことができる。駆動用トランジ
スタ6402を飽和領域で動作させるため、電源線6407の電位は、駆動用トランジス
タ6402のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
明する。ここでは、駆動用TFTが図1(B)に示す薄膜トランジスタ170の場合を例
に挙げて、画素の断面構造について説明する。図19(A)、図19(B)、図19(C
)の半導体装置に用いられる駆動用TFT7001、7011、7021は、実施の形態
1で示す薄膜トランジスタ170と同様に作製でき、In−Ga−Zn−O系非単結晶膜
を半導体層として含む高い電気特性を有する薄膜トランジスタである。
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、図18に示す画素構成はどの
射出構造の発光素子にも適用することができる。
り、発光素子7002から発せられる光が陽極7005側に抜ける場合の、画素の断面図
を示す。図19(A)では、発光素子7002の陰極7003と駆動用TFT7001が
電気的に接続されており、陰極7003上に発光層7004、陽極7005が順に積層さ
れている。陰極7003は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々
の材料を用いることができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望
ましい。そして発光層7004は、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003
上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。な
おこれらの層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電
性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングス
テンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含
むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を
用いても良い。
相当する。図19(A)に示した画素の場合、発光素子7002から発せられる光は、矢
印で示すように陽極7005側に射出する。
同じ材料で形成すると工程を簡略化できるため好ましい。
011が図1(A)に示す薄膜トランジスタ170であり、発光素子7012から発せら
れる光が陰極7013側に射出する場合の、画素の断面図を示す。図19(B)では、駆
動用TFT7011と電気的に接続された透光性を有する導電膜7017上に、発光素子
7012の陰極7013が成膜されており、陰極7013上に発光層7014、陽極70
15が順に積層されている。なお、陽極7015が透光性を有する場合、陽極上を覆うよ
うに、光を反射または遮蔽するための遮蔽膜7016が成膜されていてもよい。陰極70
13は、図19(A)の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料
を用いることができる。ただしその膜厚は、光を透過する程度(好ましくは、5nm〜3
0nm程度)とする。例えば20nmの膜厚を有するアルミニウム膜を、陰極7013と
して用いることができる。そして発光層7014は、図19(A)と同様に、単数の層で
構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極
7015は光を透過する必要はないが、図19(A)と同様に、透光性を有する導電性材
料を用いて形成することができる。そして遮蔽膜7016は、例えば光を反射する金属等
を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用
いることもできる。
に相当する。図19(B)に示した画素の場合、発光素子7012から発せられる光は、
矢印で示すように陰極7013側に射出する。
同じ材料で形成すると工程を簡略化できるため好ましい。
では、駆動用TFT7021と電気的に接続された透光性を有する導電膜7027上に、
発光素子7022の陰極7023が成膜されており、陰極7023上に発光層7024、
陽極7025が順に積層されている。陰極7023は、図19(A)の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極7023として
用いることができる。そして発光層7024は、図19(A)と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極70
25は、図19(A)と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
22に相当する。図19(C)に示した画素の場合、発光素子7022から発せられる光
は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。
と同じ材料で形成すると工程を簡略化できるため好ましい。また、駆動回路において酸化
物半導体層上に設ける第2のゲート電極は、導電膜7027及び陰極7023と同じ材料
を用いて積層させると、工程を簡略化できることに加え、積層することにより配線抵抗を
低下させることができ、好ましい。
L素子を設けることも可能である。
発光素子が接続されている例を示したが、駆動用TFTと発光素子との間に電流制御用T
FTが接続されている構成であってもよい。
した構成に限定されるものではなく、開示した技術的思想に基づく各種の変形が可能であ
る。
断面について、図21(A)、図21(B)を用いて説明する。図21(A)は、第1の
基板上に形成された薄膜トランジスタ及び発光素子を、第2の基板との間にシール材によ
って封止した、パネルの上面図であり、図21(B)は、図21(A)のH−Iにおける
断面図に相当する。
3b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505
が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び
走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よ
って画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路45
04a、4504bは、第1の基板4501とシール材4505と第2の基板4506と
によって、充填材4507と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィル
ム等)やカバー材でパッケージング(封入)することが好ましい。
503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有し
ており、図21(B)では、画素部4502に含まれる薄膜トランジスタ4510と、信
号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。
として含む信頼性の高い実施の形態1に示す薄膜トランジスタを適用することができる。
また、薄膜トランジスタ4509は、実施の形態1及び図1(B)に示すように半導体層
の上下にゲート電極を有している。
層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層
4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の
構成は適宜変えることができる。
特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
されていてもどちらでも良い。
4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、DLC膜等を形成することができる。
、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518
bから供給されている。
517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4
510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
して電気的に接続されている。
ない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル
フィルムのような透光性を有する材料を用いる。
脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEV
A(エチレンビニルアセテート)を用いることができる。
位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
、別途用意された単結晶半導体基板、或いは絶縁基板上に単結晶半導体膜又は多結晶半導
体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、
或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、
本実施の形態は図21(A)及び図21(B)の構成に限定されない。
(表示パネル)を作製することができる。
実施することが可能である。
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの上面及び断面につい
て、図20(A1)、図20(B)を用いて説明する。図20(A1)は、第1の基板4
001上に形成された実施の形態1で示したIn−Ga−Zn−O系非単結晶膜を半導体
層として含む薄膜トランジスタ4010、4011、及び液晶素子4013を、第2の基
板4006との間にシール材4005によって封止した、パネルの上面図であり、図20
(B)は、図20(A1)のM−Nにおける断面図に相当する。
ようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回
路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査
線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006
とによって、液晶層4008と共に封止されている。また第1の基板4001上のシール
材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。
ワイヤボンディング方法、或いはTAB方法などを用いることができる。図20(A1)
は、COG方法により信号線駆動回路4003を実装する例であり、図20(A2)は、
TAB方法により信号線駆動回路4003を実装する例である。
薄膜トランジスタを複数有しており、図20(B)では、画素部4002に含まれる薄膜
トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011
とを例示している。薄膜トランジスタ4010、4011上には絶縁層4020、402
1が設けられている。
として含む実施の形態1に示す薄膜トランジスタを適用することができる。薄膜トランジ
スタ4011は、実施の形態2の図2(A)に示したバックゲート電極を有する薄膜トラ
ンジスタに相当する。
的に接続されている。そして液晶素子4013の対向電極層4031は第2の基板400
6上に形成されている。画素電極4030と対向電極層4031と液晶層4008とが重
なっている部分が、液晶素子4013に相当する。なお、画素電極4030、対向電極層
4031はそれぞれ配向膜として機能する絶縁層4032、4033が設けられ、絶縁層
4032、4033を介して液晶層4008を挟持している。
テンレス)、セラミックス、プラスチックを用いることができる。プラスチックとしては
、FRP(Fiberglass−Reinforced Plastics)板、PV
F(ポリビニルフルオライド)フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをPVFフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
画素電極4030と対向電極層4031との間の距離(セルギャップ)を制御するために
設けられている。なお球状のスペーサを用いていても良い。また、対向電極層4031は
、薄膜トランジスタ4010と同一基板上に設けられる共通電位線と電気的に接続される
。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層403
1と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材400
5に含有させる。
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層4008に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が10μs〜
100μsと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
液晶表示装置でも適用できる。
着色層、表示素子に用いる電極層という順に設けるが、偏光板は基板の内側に設けてもよ
い。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の
材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能
する遮光膜を設けてもよい。
ジスタの信頼性を向上させるため、実施の形態1で得られた薄膜トランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層(絶縁層4020、絶縁層4021)で覆う構成とな
っている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化
アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積
層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に
限定されずプラズマCVD法などの種々の方法で形成すればよい。駆動回路の一部におい
ては、この保護膜が第2のゲート絶縁層として機能し、第2のゲート絶縁層上にバックゲ
ートを有する薄膜トランジスタを含む。
0の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜
を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防
止に効果がある。
て、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナ
トリウム等の可動イオンが半導体領域中に侵入して、TFTの電気特性を変化させること
を抑制することができる。この2層目の絶縁層も駆動回路の一部において第2のゲート絶
縁層として機能する。
ト絶縁層が異なる材料層の積層であれば、第1のゲート絶縁層も異なる材料層の積層とし
、膜厚も概略同一とすることが好ましい。本実施の形態においては、駆動回路において、
バックゲートを有する薄膜トランジスタの第1のゲート電極上に設ける第1のゲート絶縁
層は、窒化珪素膜と酸化珪素膜の積層とし、合計膜厚が絶縁層4020と概略同一となる
ようにする。
い。また、保護膜を形成した後にバックゲートを形成する。
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)
、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
4021を形成してもよい。
i結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアルキ
ル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン
印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層4021を材料液を用いて形成する場合、ベ
ークする工程で同時に、半導体層のアニール(300℃〜400℃)を行ってもよい。絶
縁層4021の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製
することが可能となる。
酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸
化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、イ
ンジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導
電性材料を用いることができる。
もいう)を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成
した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が
70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率
が0.1Ω・cm以下であることが好ましい。
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。
002に与えられる各種信号及び電位は、FPC4018から供給されている。
0と同じ導電膜から形成され、端子電極4016は、薄膜トランジスタ4010、401
1のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
て電気的に接続されている。
、第1の基板4001に実装している例を示しているが、本実施の形態はこの構成に限定
されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部また
は走査線駆動回路の一部のみを別途形成して実装しても良い。
一例を示している。
ール材2602により固着され、その間にTFT等を含む画素部2603、液晶層を含む
表示素子2604、着色層2605、偏光板2606が設けられ表示領域を形成している
。着色層2605はカラー表示を行う場合に必要であり、RGB方式の場合は、赤、緑、
青の各色に対応した着色層が各画素に対応して設けられている。TFT基板2600と対
向基板2601の外側には偏光板2606、偏光板2607、拡散板2613が配設され
ている。光源は冷陰極管2610と反射板2611により構成され、回路基板2612は
、フレキシブル配線基板2609によりTFT基板2600の配線回路部2608と接続
され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、
液晶層との間に位相差板を有した状態で積層してもよい。
n−Plane−Switching)モード、FFS(Fringe Field S
witching)モード、MVA(Multi−domain Vertical A
lignment)モード、PVA(Patterned Vertical Alig
nment)、ASM(Axially Symmetric aligned Mic
ro−cell)モード、OCB(Optical Compensated Bire
fringence)モード、FLC(Ferroelectric Liquid C
rystal)モード、AFLC(AntiFerroelectric Liquid
Crystal)などの液晶を用いることができる。
した液晶表示パネルを作製することができる。
宜組み合わせて実施することが可能である。
開示した発明に係る半導体装置は、さまざまな電子機器(遊技機も含む)に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョ
ン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
200は、コンピュータを内蔵しており、様々なデータ処理を行うことが可能である。こ
のような携帯情報端末機器9200としては、PDA(Personal Digita
l Assistance)が挙げられる。
れている。筐体9201と筐体9203は、連結部9207で折りたたみ可能に連結され
ている。筐体9201には表示部9202が組み込まれており、筐体9203はキーボー
ド9205を備えている。もちろん、携帯情報端末機器9200の構成は上述のものに限
定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であれば
よく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路
と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタ
を有する携帯情報端末機器を実現できる。
カメラ9500は、筐体9501に表示部9503が組み込まれ、その他に各種操作部が
設けられている。なお、デジタルビデオカメラ9500の構成は特に限定されず、少なく
ともバックゲート電極を有する薄膜トランジスタを備えた構成であればよく、その他付属
設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成す
ることにより製造コストが低減され、電気特性の高い薄膜トランジスタを有するデジタル
ビデオカメラを実現できる。
体9102および筐体9101の2つの筐体で構成されており、連結部9103により折
りたたみ可能に連結されている。筐体9102には表示部9104が組み込まれており、
筐体9101には操作キー9106が設けられている。なお、携帯電話機9100の構成
は特に限定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成
であればよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に
駆動回路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トラ
ンジスタを有する携帯電話機を実現できる。
9400は、開閉可能に連結された筐体9401と筐体9404を備えている。筐体94
01には表示部9402が組み込まれ、筐体9404はキーボード9403などを備えて
いる。なお、コンピュータ9400の構成は特に限定されず、少なくともバックゲート電
極を有する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられ
た構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造コ
ストが低減され、電気特性の高い薄膜トランジスタを有するコンピュータを実現できる。
00は、筐体9601に表示部9603が組み込まれている。表示部9603により、映
像を表示することが可能である。また、ここでは、スタンド9605により筐体9601
を支持した構成を示している。
コン操作機9610により行うことができる。リモコン操作機9610が備える操作キー
9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示され
る映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機
9610から出力する情報を表示する表示部9607を設ける構成としてもよい。
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
ルフォトフレーム9700は、筐体9701に表示部9703が組み込まれている。表示
部9703は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
Bケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部9703に表示させることができる。
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
示している。携帯電話機1000は、筐体1001に組み込まれた表示部1002の他、
操作ボタン1003、外部接続ポート1004、スピーカ1005、マイク1006など
を備えている。
情報を入力することができる。また、電話を掛ける、或いはメールを打つ操作は、表示部
1002を指などで触れることにより行うことができる。
表示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表
示モードと入力モードの2つのモードが混合した表示+入力モードである。
を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場
合、表示部1002の画面のほとんどにキーボードまたは番号ボタンを表示させることが
好ましい。
を有する検出装置を設けることで、携帯電話機1000の向き(縦か横か)を判断して、
表示部1002の画面表示を自動的に切り替えるようにすることができる。
作ボタン1003の操作により行われる。また、表示部1002に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
示部1002のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モー
ドから表示モードに切り替えるように制御してもよい。
02に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
、表示部9412、及び操作ボタン9413を含む表示装置9410と、筐体9421に
操作ボタン9422、外部入力端子9423、マイク9424、スピーカ9405、及び
着信時に発光する発光部9406を含む通信装置9420とを有しており、表示機能を有
する表示装置9410は電話機能を有する通信装置9420と矢印の2方向に脱着可能で
ある。よって、表示装置9410と通信装置9420の短軸同士を取り付けることも、表
示装置9410と通信装置9420の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置9420より表示装置9410を取り外し、表示装置
9410を単独で用いることもできる。通信装置9420と表示装置9410とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
ここでは、配線と酸化物半導体層とが接する構成の薄膜トランジスタを有する表示装置の
例を図26に示す。なお、図26において、図2(A)と同一の箇所には同じ符号を用い
て説明する。
であり、第1の酸化物半導体層405に接して第1配線409、第2配線410が設けら
れている例である。第1の薄膜トランジスタ480は、酸化物半導体層405の下方に第
1のゲート電極401と、第1の酸化物半導体層405上に接するチャネル保護層418
と、第1の酸化物半導体層405の上方に第2のゲート電極として機能する電極470と
を有する。
スタであり、第2の酸化物半導体層407に接して第2のチャネル保護層419、第2配
線410、第3配線411が設けられている例である。
半導体層405と、第1配線409、第2配線410との接触領域、及び第2の酸化物半
導体層407と、第2配線410、第3配線411との接触領域はプラズマ処理によって
改質されていることが好ましい。本実施の形態では、配線となる導電膜を形成する前に、
酸化物半導体層(本実施の形態ではIn−Ga−Zn−O系非単結晶膜)にアルゴン雰囲
気下でプラズマ処理を行う。
ルゴン雰囲気に酸素、水素、N2Oなどを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気にCl2、CF4などを加えた雰囲気で行ってもよい。
7に接して導電膜を形成し、第1配線409、第2配線410、第3配線411を形成す
ることによって、第1の酸化物半導体層405、第2の酸化物半導体層407と第1配線
409、第2配線410、第3配線411とのコンタクト抵抗を低減することができる。
形態1と比べて工程数を低減することができる。
である。
101 ゲート電極層
102 ゲート絶縁層
103 酸化物半導体層
107 保護絶縁層
108 容量配線
109 酸化物半導体膜
110 画素電極
111 第2の酸化物半導体膜
120 接続電極
121 第1の端子
122 第2の端子
125 コンタクトホール
126 コンタクトホール
127 コンタクトホール
128 透明導電膜
129 透明導電膜
131 レジストマスク
132 導電膜
133 チャネル保護層
150 第2の端子
151 第1の端子
152 ゲート絶縁層
153 接続電極
154 保護絶縁膜
155 透明導電膜
156 電極
170 薄膜トランジスタ
400 基板
401 ゲート電極
402 ゲート電極
403 第1のゲート絶縁層
404 コンタクトホール
405 酸化物半導体層
406a、406b ソース領域又はドレイン領域
407 酸化物半導体層
408a、408b n+層
409 配線
410 配線
411 配線
412 絶縁層
418 チャネル保護層
419 第2のチャネル保護層
430 薄膜トランジスタ
431 薄膜トランジスタ
440 基板
441 ゲート電極
442 ゲート電極
443 ゲート絶縁層
444 コンタクトホール
445 酸化物半導体層
447 酸化物半導体層
449 配線
450 配線
451 配線
452 保護層
453 接続配線
455 n+層
457 n+層
458 チャネル保護層
459 チャネル保護層
460 薄膜トランジスタ
461 薄膜トランジスタ
480 薄膜トランジスタ
481 薄膜トランジスタ
Claims (3)
- 基板上に、第1のトランジスタと、第2のトランジスタと、画素電極と、を有し、
前記第1のトランジスタは、
第1の導電層と、
第2の導電層と、
前記第1の導電層と前記第2の導電層との間の第1の酸化物半導体層と、
前記第1の導電層の上方及び前記第1の酸化物半導体層の上方に設けられ、前記第1の酸化物半導体層と電気的に接続された、第3の導電層及び第4の導電層と、を有し、
前記第2のトランジスタは、
第5の導電層と、
前記第5の導電層と重なる領域を有する第2の酸化物半導体層と、
前記第5の導電層の上方及び前記第2の酸化物半導体層の上方に設けられ、前記第2の酸化物半導体層と電気的に接続された、第6の導電層及び第7の導電層と、を有し、
前記第2のトランジスタは、前記第2の酸化物半導体層のチャネル形成領域を介して前記第5の導電層と重なる導電層を有さず、
前記第2の導電層は、前記第1の酸化物半導体層の上方に設けられ、
前記第1のトランジスタのチャネル長方向において、前記第2の導電層の幅は、前記第1の導電層の幅及び前記第1の酸化物半導体層の幅よりも小さく、
前記チャネル長方向において、前記第3の導電層は、前記第1の酸化物半導体層の端部及び前記第1の導電層の端部を越えて延在する領域を有し、
前記画素電極は、前記第6の導電層又は前記第7の導電層と電気的に接続されている、表示装置。 - 基板上に、第1のトランジスタと、第2のトランジスタと、画素電極と、を有し、
前記第1のトランジスタは、
第1の導電層と、
第2の導電層と、
前記第1の導電層と前記第2の導電層との間の第1の酸化物半導体層と、
前記第1の導電層の上方及び前記第1の酸化物半導体層の上方に設けられ、前記第1の酸化物半導体層と電気的に接続された第3の導電層と、を有し、
前記第2のトランジスタは、
第4の導電層と、
前記第4の導電層と重なる領域を有する第2の酸化物半導体層と、
前記第4の導電層の上方及び前記第2の酸化物半導体層の上方に設けられ、前記第2の酸化物半導体層と電気的に接続された第5の導電層と、を有し、
前記第2のトランジスタは、前記第2の酸化物半導体層のチャネル形成領域を介して前記第4の導電層と重なる導電層を有さず、
前記第2の導電層は、前記第1の酸化物半導体層の上方に設けられ、
前記第1のトランジスタのチャネル長方向において、前記第2の導電層の幅は、前記第1の導電層の幅及び前記第1の酸化物半導体層の幅よりも小さく、
前記チャネル長方向において、前記第3の導電層は、前記第1の酸化物半導体層の端部及び前記第1の導電層の端部を越えて延在する領域を有し、
前記画素電極は、前記第5の導電層と電気的に接続されている、表示装置。 - 請求項1又は2において、
前記第1の酸化物半導体層及び前記第2の酸化物半導体層の各々は、In、Ga、及びZnを有する、表示装置。
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