JP2007073614A - 酸化物半導体を用いた薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】酸素の負イオンがゲート絶縁膜やその下地にダメージを与えることを効果的に抑制する製造方法を提供する。
【解決手段】基板１０１上に、酸化物半導体層１０４を形成する工程と、ソース電極１０２を形成する工程と、ドレイン電極１０３を形成する工程と、ゲート絶縁膜１０５を形成する工程と、ゲート電極１０６を形成する工程とを備えた薄膜トランジスタの製造方法であって、ゲート絶縁膜１０５を形成する工程は、基板側電極の電位をアース電位に対して負の電位となるようにバイアスしながらスパッタリングを行い、イットリウムを含有する酸化物膜を形成する工程を含む。
【選択図】図１

Description

本発明は、酸化物半導体を用いた薄膜トランジスタの製造方法、特に、スパッタリングにより、イットリウムを含有する酸化物からなるゲート絶縁膜を有する薄膜トランジスタの製造方法に関する。

例えば、薄膜トランジスタの活性層に酸化物半導体ＺｎＯを用い、ゲート絶縁膜にＳｉＯ_２を用いた薄膜トランジスタが特許文献１に開示されている。

また薄膜磁気ヘッドの絶縁膜や保護膜に使用されるＡｌ_２Ｏ_３膜やＳｉＯ_２膜をスパッタ法により形成する際に基板側に負のバイアス電圧を印加し、スパッタリング時間と共に２００Ｖから０Ｖに連続的に減少させる技術が特許文献２に開示されている。

近年、単結晶シリコンを用いたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタでは高集積化に対応するために、微細化、高性能化を実現してきた。その対策の１つとしてゲート絶縁膜の薄膜化がある。しかし従来ゲート絶縁膜として使われてきたＳｉＯ_２では、薄膜化が進むにつれ、ＳｉＯ_２の絶縁性能が低下し、直接トンネルリーク電流の増大により、良好なトランジスタ特性が得られないという不具合が生じる。

そこで、近年ＳｉＯ_２に代えて、Ｙ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３等の高誘電率材料をゲート絶縁膜として使用する研究が行われている。

高誘電率材料の成膜方法としては、スパッタ法、真空蒸着法および化学気相成長法などがある。

非特許文献１には、非晶質ＩｎＧａＺｎＯからなる酸化物半導体のゲート絶縁膜にＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成したＹ_２Ｏ_３を用いた薄膜トランジスタが記載されている。

イットリウムを含有する酸化物高誘電率材料からなる絶縁膜を形成する手法としては、スパッタ法の他にＣＶＤ、ＰＬＤ（パルスレーザー堆積法）、真空蒸着法などがある。

しかしＣＶＤ法によりＹ_２Ｏ_３を成膜する場合、基板温度を４００℃以上にする必要がある。

また、ＰＬＤ法は、レーザーを集光してターゲット材料を蒸発させて薄膜を成長させるため、大面積で均一に成膜を行うことが難しい。

真空蒸着法には、抵抗加熱法と電子ビーム法がある。抵抗加熱法ではタングステンなどの高融点材料をるつぼに用いその中に蒸着材料を置きるつぼを加熱するため、るつぼ材と蒸着材料が反応して不純物が混じる恐れがある。電子ビーム法では蒸着材に電子ビームを直接あてるため、るつぼ材の混入は問題とならない。しかし、大面積の均一な膜を成長させることが困難である。
特開２００２−２８９８５９号公報 特開昭６２−２８４０６７号公報 ネイチャー第４３２巻２００４年１１月２５日号第４８８乃至４９２頁（Ｎａｔｕｒｅ，Ｖｏｌ．４３２，２５ Ｎｏｖｅｍｂｅｒ ２００４，ｐｐ．４８８−４９２）

本発明者は、イットリウムを含有する酸化物高誘電率材料を大面積に均一かつ低コストで形成するにはスパッタ法が好ましいことに気付いた。

しかし、本発明者の知見によればイットリウムを含有する酸化物高誘電率材料を単純にスパッタ法で成膜すると以下の問題が発生することが明らかとなった。即ち、Ｙ_２Ｏ_３ターゲットから飛び出るＯの負イオンや、プラズマ中に存在するＯの負イオンの一部が堆積膜と反応し膜にダメージを与えるという問題が発生する。このダメージは主に構造欠陥の増加によるものと考えられる。また、スパッタ法ではプラズマによるダメージによってもゲート絶縁膜の信頼性が低下するという懸念があった。

イットリウムを含有する酸化物高誘電率材料絶縁膜を周知のスパッタ法で形成すると膜の欠陥が増大してしまう場合がある。

これは、イットリウムを含有する酸化物高誘電率材料絶縁膜が、スパッタ時に雰囲気中に存在する酸素の負イオンと反応を起こして構造欠陥を形成することが主要因であると考えられる。

スパッタリングの際に、基板をアース電位とする、或いはフローティング電位とすることによって、基板のセルフバイアスをアース電位に対して負にして、Ｏの負イオンの入射を抑制することも考えられる。

しかし、本発明者の知見によれば、これらの方法では、良好な特性をもつイットリウムを含有する酸化物高誘電率材料絶縁膜を得ることは困難である。

即ち基板をアース電位とする場合、特性が良好な堆積膜を形成する適正なスパッタ条件の範囲内では、セルフバイアスはスパッタ条件にも依存するため、必ずしもＯの負イオンによる悪影響を防止できる適正な範囲内に制御することができない。

また基板をフローティングとする場合、長時間スパッタするとセルフバイアスの値が変化してしまい、安定制御が困難である。

そのため単純にスパッタ時に基板をアース電位にしたり、或いは基板をフローティングとしてセルフバイアスのみで制御することでは、特性の良い薄膜トランジスタを作製することは困難である。

本発明は、上記課題に鑑みなされたものであり、特性の良いゲート絶縁膜を有する薄膜トランジスタを提供することを目的とする。

本発明の別の目的は、Ｏの負イオンがゲート絶縁膜やその下地となる酸化物半導体にダメージを与えることを効果的に抑制することができる薄膜トランジスタの製造方法を提供することにある。

上記課題を解決するため、本発明は、基板上に、酸化物半導体層を形成する工程と、ソース電極を形成する工程と、ドレイン電極を形成する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを備えた薄膜トランジスタの製造方法であって、
前記ゲート絶縁膜を形成する工程は、基板側電極の電位をアース電位に対して負の電位となるようにバイアスしながらスパッタリングを行い、イットリウムを含有する酸化物膜を形成する工程を含むことを特徴とする。

本発明の製造方法においては、前記活性層の上にゲート絶縁膜としてのイットリウムを含有する絶縁膜をスパッタ法により形成する際に、ターゲット−基板間距離（Ｔ−Ｓ距離）をＯイオンの平均自由行程の１／２以上に設定することが好ましいものである。

また、本発明の製造方法においては、前記活性層の上にゲート絶縁膜としてのイットリウムを含有する絶縁膜をスパッタ法により形成する際に、スパッタ時のプラズマの発光強度が最大値の１／１０以下になる位置に基板を設置することが好ましいものである。

更に本発明の製造方法においては、前記活性層の上にゲート絶縁膜としてのイットリウムを含有する絶縁膜をスパッタ法により形成する際に、成膜温度を室温以上１５０℃以下に設定することが好ましいものである。

本発明の製造方法は、前記活性層の上にゲート絶縁膜としてのイットリウムを含有する絶縁膜をスパッタ法により形成する際に、磁束密度をターゲット表面で１００ガウス以上に設定することが好ましいものである。

本発明によれば、良好なトランジスタ特性が得られる薄膜トランジスタを提供できる。

以下に本発明を実施するための最良の形態を説明するが、本発明はこれら実施の形態に何ら限定されるものではない。

図１は本発明に用いられるスパッタリング装置の模式図である。

図１において、ターゲット７０１は、ターゲット保持部材としてのバッキングプレート７０２に固定されている。またターゲット７０１に放電用電源としてのＲＦ電源７０３が接続されている。バッキングプレート７０２の下には磁界発生手段としての磁石７０４が配置されている。

基板７０５は基板フォルダ７０６に固定されており、基板フォルダ７０６は上下移動と回転とが可能になっている。基板７０５にバイアス電源としてのＤＣ電源７０７が接続されている。

チャンバ７０８にガスを流すために、マスフロー７０９が接続されており、スパッタリングガスとしてのＡｒガス７１０、反応ガスとしてのＯ_２ガス７１１を別々に流せる仕組みになっている。

チャンバ７０８の中は真空排気装置７１２により真空状態にできる。

本発明の実施形態では、特にＯの負イオンが問題となるため基板をアース電位に対して負の電位となるようにバイアスし成膜を行う。

例えば、ＲＦ放電において基板とターゲットの間にできるＤＣ電位は一定ではなく基板とターゲットのそれぞれ表面にイオンシースによるセルフバイアスがかかる。本発明のプラズマ電位とは、セルフバイアスのかかっていない領域の電位とする。

基板のバイアス電位はアース電位に対して−１０Ｖ〜−５０Ｖの範囲に制御することが好ましい。より好ましくは−２０〜―４０Ｖであり、最適には−２５〜−３５Ｖである。

一般に基板を負にバイアスすることにより、正イオン（例えばＡｒイオン）によるダメージが懸念される。本発明で設定するバイアス電位の範囲内であれば、Ａｒイオンによるダメージ増加の効果よりＯの負イオンによるダメージ抑制の効果の方が圧倒的に大きいためＡｒイオンによるダメージの問題は無視できる。

これはイットリウムを含有する酸化物膜は、酸素の負イオンに対して反応性が高く、所定のエネルギー以上のエネルギーを有する酸素の負イオンと衝突すると、他の酸化物膜よりも容易に欠陥が形成されるという理由によるものと考えられる。

本発明者らの知見によれば、―５Ｖのように、基板のバイアス電位が−１０Ｖよりも高い場合には、酸素の負イオンによる基板上の堆積膜のエッチングやダメージが生じ、薄膜トランジスタの特性が低下する。また、―６０Ｖのように、基板のバイアスが‐５０Ｖよりも低くなると、プラズマ中のスパッタ用不活性ガス正イオンの基板への衝突が多くなり、基板上の堆積膜欠陥が増加し、薄膜トランジスタの特性が低下する。従って基板のバイアスをアース電位に対して−１０Ｖから−５０Ｖの範囲内で制御することで効果が顕著になる。

Ｙ２Ｏ３をターゲットとして、イットリウムを含有する酸化物高誘電率材をスパッタする場合、プラズマを生起する高周波の電磁波としては、ＲＦやＶＨＦの周波数帯が適している。特にＲＦの周波数帯では、１３．５６ＭＨｚが好適な周波数として挙げられる。また、基板にバイアスを印加する場合、異常放電を防止するために、まず、高周波の電磁波でプラズマを生起し、プラズマが安定したのち、徐々に基板のバイアス電圧を所定の電圧に近づくように印加する。その後、基板近傍のシャッターを開けて、基板上に酸化物高誘電率材を成膜する方法が好適な成膜方法である。

また、本発明では活性層に酸化物半導体を用いており、基板に負のバイアスをかけることにより、ゲート絶縁膜の下地となる酸化物半導体へのダメージも同時に軽減されると考えられる。

さらに、前記の基板へ印加する負バイアスに加えて、Ｙ_２Ｏ_３ターゲットから飛び出るＯの負イオンの影響を避けるために、ターゲット−基板間距離（Ｔ−Ｓ距離）をＯイオンの平均自由行程の１／２以上の距離にすることが望ましいものである。例えば０．６６７Ｐａの圧力のもとでＯイオンの平均自由行程はおよそ１８０ｍｍである。ターゲットと基板管距離を酸素の平均自由行程の１／２以上にすることによって、気相中で酸素イオンが衝突して、酸素イオンの活性度が低下することが考えられる。その結果、基板上の堆積膜に対するダメージが減少するものと考えられる。

上記ターゲット−基板間距離（Ｔ−Ｓ距離）の上限は特にないが、当該距離を大きくしすぎると酸素イオンに起因するダメージは減少するが堆積膜形成速度が大きく低下する。そこでこれらのバランスを考慮して適宜最適な距離を設定することが好ましい。

さらに、プラズマによるダメージを避けるために、プラズマの発光強度を測定し、発光強度の最大値に対して１／１０以下になる位置に基板を置くことが望ましいものである。プラズマの発光強度は具体的にはＡｒガスの１２６ｎｍの発光波長を二次元光子計数型分光測光装置を用いて測定することができる。

上記基板を置く位置のプラズマの発光強度について特に下限は存在しないが、当該発光強度があまり小さい位置に基板を設置すると酸素イオンに起因するダメージは減少するが堆積膜形成速度が大きく低下する。そこでこれらのバランスを考慮して適宜最適なプラズマ発光強度の位置に基板を設置することが好ましい。

また本発明においては、ターゲット表面に１００ガウス以上の磁束密度を設定することによって、Ｏの負イオンの影響を避けることができ、薄膜トランジスタの特性が向上する。

本発明において、磁束密度は１００ガウス以上を満たしているかぎり、プラズマが所定の領域内で安定に維持可能であれば磁束密度の上限は特に存在しない。装置コストと、酸素の負イオンの影響抑制効果とのバランスを考慮して適宜最適な磁束密度を設定すれば良い。

これらの手段により、酸化物半導体とゲート絶縁膜へのプラズマによる物理的・化学的なダメージは大きく減らすことができる。

次に、酸化物半導体上に、ゲート絶縁膜としてイットリウムを含有する酸化物高誘電率材を積層する場合には、イットリウムを含有する酸化物高誘電率材のスパッタ時のプラズマによって基板温度が上昇する。その結果、酸化物半導体中の酸素が脱離し、半導体特性が低下する。そのため、酸化物半導体の上にゲート絶縁膜として、イットリウムを含有する酸化物高誘電率膜を成膜する場合の基板の温度を室温以上１５０℃以下にすることが好ましい。室温で成膜する場合は、基板を水冷することにより常に一定の温度に保つ。室温より高い温度で成膜する場合は、基板をヒーターで暖めることにより一定の温度に保つ。なお、基板の温度は、基板を置くフォルダにシース熱電対を貼り付けて測定する。

本発明においては、基板温度を１５０℃以下にすること、ターゲットと基板間距離を酸素の１／２以上に離すこと、及びプラズマの最高発光強度の１／１０以下のところ以上に離すことが重要である。これらの調整を、単独又は適宜組み合わせて行うことによって、酸素の基板近傍での活性度をより下げることが可能となる。そして酸化物半導体とゲート絶縁膜の界面をより欠陥の少ない状態で成膜することができるものと考えられる。その結果、薄膜トランジスタの特性を向上させることができる。

本発明のイットリウムを含有する酸化物高誘電率材をスパッタ法で成膜する場合の成膜圧力は、堆積膜の特性に影響を与えるパラメータである。本発明の製造方法に適した成膜圧力は、１０Ｐａから０．００１Ｐａである。より好ましくは、１Ｐａから０．０１Ｐａである。

本発明のイットリウムを含有する酸化物高誘電率材をスパッタ法で成膜する場合、スパッタリング用の不活性ガスとしては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等が適している。これらの不活性ガスは、単独で使用しても良いし、適宜混合して使用しても良い。中でも、スパッタ効率、コスト等を考慮して、Ａｒが好適な不活性ガスとして挙げられる。

本発明においては、上記不活性ガスに加えて、反応ガスとして酸素含有ガスを添加することが好ましいい成膜方法である。酸素含有ガスとしては、Ｏ_２、Ｏ_３、ＮＯ、ＮＯ_２、ＣＯ、ＣＯ_２、等の酸素含有ガスから選択される少なくとも１種が挙げられる。これらの酸素含有ガスは、不活性ガスで希釈してスパッタ装置に導入されても良い。特にＯ_２ガスが好適な酸素含有ガスとして挙げられる。

本発明のゲート絶縁膜として使用されるイットリウムを含有する酸化物高誘電率材は、必ずしも化学量論比を満足する必要はなくＹ_ＸＯ_Ｚ（Ｘ，Ｚは任意の正の数）で示されるイットリウム酸化物であればよい。この材料は１５〜１８の大きな比誘電率を有している。そのため、同じ膜厚でもより多くの電荷を誘起できるため駆動電圧を低くすることができる。また必要に応じて、ゲート絶縁膜の層厚を厚くすることができ、ゲートリークを減少させることができる。

酸化物半導体は、誘電率がイットリウムを含有する酸化物高誘電率材よりも小さいため、該高誘電率材は、比較的厚い層厚で積層することができる。イットリウムを含有する酸化物高誘電率材の層厚としては、５０ｎｍから３μｍの範囲が好適な範囲である。

本発明に適した酸化物半導体としては、少なくともＩｎ、Ｚｎ、Ｓｎの内の一種を含有する酸化物半導体、例えばＺｎＯ、Ｉｎ_２Ｏ_３、ＩＴＯ（Ｉｎ_２Ｏ_３：ＳｎＯ_２）、ＩｎＺｎＯ、ＩｎＧａＺｎＯ等が挙げられる。また、これらの酸化物半導体は、必要に応じて、ドーピングを行って伝導性を制御してもよい。

これらの酸化物半導体を、薄膜トランジスタのチャンネル層として用いる場合には、層厚としては、１０ｎｍから２μｍが好適な範囲である。チャンネル層の層厚が薄い方がソースとドレインでの直列抵抗が減少し、トランジスタ特性が良好なものとなる。

本発明の製造方法により製造できる薄膜トランジスタとしては、図２に示したような上ゲートコプラナー型に限られず、上ゲートスタガー型、下ゲートコプラナー型、下ゲートスタガー型などであってもよい。

以下、本発明を実施例を挙げてさらに詳細に説明する。

＜実施例１＞
以下の実施例では図７に示したスパッタリング装置を用いて図２に示すような薄膜トランジスタの各層を形成する。

基板１０１（７０１）は絶縁性の基板である。例えば、基板１はガラス基板とすればよい。また、基板１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることによりフレキシブルな基板上で薄膜トランジスタを製造することができる。

基板１０１上へフォトリソグラフィ法によりソース電極１０２とドレイン電極１０３のパターンを形成し、その上にＡｕを４０ｎｍ成膜する。そして、リフトオフを行うことによりソース電極１０２とドレイン電極１０３を形成する。

半導体活性層１０４はソース電極１０２とドレイン電極１０３の上に形成する。本例では、半導体活性層１０４は酸化物半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏを含む膜からなる。なお、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。また半導体活性層１０４は、例えばＺｎＯやＩｎ−Ｓｎ−Ｏ（一般的にＩＴＯと呼ばれる）を含む膜を用いてもよい。

半導体活性層１０４のパターンをフォトリソグラフィ法により形成する。その上にスパッタ法によって、半導体活性層１０４としてのＩｎ−Ｇａ−Ｚｎ−Ｏを含む膜を成膜する。成膜中は、基板温度を室温、基板のバイアスを‐１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ_２ガス１．６ｓｃｃｍ雰囲気中０．５３３Ｐａでスパッタを行う。スパッタ中は基板の真中を中心として基板を回転させる。また、本スパッタを行う前にプレスパッタとして５分間ターゲットの上にシャッターを置いた状態でスパッタを行う。基板のバイアスは成膜中−１０Ｖを保つ。図３に成膜中の基板とターゲットの配置関係を示している。ターゲット２０１から飛び出るＯの負イオンによるダメージを避けるために基板２０２をターゲット２０１の直上から１０５ｍｍずらす。また基板の中心とターゲット２０１の中心との距離はＯイオンの平均自由行程約１８０ｍｍの１／２以上である１２９ｍｍに設定している。Ｉｎ−Ｇａ−Ｚｎ−Ｏを含む膜の厚さは約５０ｎｍとする。

ゲート絶縁層１０５は半導体活性層１０４の上に続けて成膜を行う。ゲート絶縁層１０５は高誘電率材料Ｙ_２Ｏ_３からなる。ゲート絶縁層１０５としての高誘電率材料Ｙ_２Ｏ_３は、スパッタ法により基板温度を室温、基板のバイアスを‐３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ_２ガス２０ｓｃｃｍ雰囲気中０．６６７Ｐａでスパッタを行う。スパッタ中は基板の真中を中心として基板を回転させる。また、本スパッタを行う前にプレスパッタとして５分間ターゲットの上にシャッターを置いた状態でスパッタを行う。基板のバイアスは成膜中−１０Ｖを保つ。図３に成膜中の基板とターゲットの配置関係を示している。ターゲットから出るＯの負イオンによるダメージを避けるために基板をターゲットの直上から１０５ｍｍずらし、また基板の中心とターゲットの中心との距離はＯイオンの平均自由行程約１８０ｍｍの１／２以上である１２９ｍｍに設定している。Ｙ_２Ｏ_３膜の厚さは１４０ｎｍとする。

リフトオフを行い半導体活性層１０４とゲート絶縁層１０５を形成する。

ゲート絶縁層１０５上へフォトリソグラフィ法によりゲート電極１０６のパターンを形成し、その上にＡｕを４０ｎｍ成膜する。そして、リフトオフを行うことによりＡｕからなるゲート電極１０６を形成する。

実施例１では、Ｙ２Ｏ３の成膜中に基板にかかるバイアスを−３０Ｖに設定した。また基板の温度を室温に設定し、さらに基板の位置をターゲットの直上からずらし、基板とターゲットの間を効果的な距離に設定した。このようにしてＯの負イオンおよびプラズマからのダメージを可能な限り抑制した状態で薄膜トランジスタを作製した。そこで得られた薄膜トランジスタの代表的な特性を図３に示す。この図より、Ｖｇ＝２ＶでトランジスタがＯｎの状態になっていることがわかる。また、この薄膜トランジスタのＯｎ／Ｏｆｆ比は＞１０^７、電界効果移動度は８ｃｍ^２／Ｖ・ｓであった。

＜比較例１＞
比較例１ではＹ_２Ｏ_３を負のバイアスをかけずに成膜を行い、図２に示したような薄膜トランジスタを作製する。

ガラス基板１０１上へフォトリソグラフィ法によりソース電極１０２とドレイン電極１０３のパターンを形成し、その上にＡｕを４０ｎｍ成膜する。そして、リフトオフを行うことによりソース電極１０２とドレイン電極１０３を形成する。

半導体活性層１０４はソース電極１０２とドレイン電極１０３の上に形成する。本例では、半導体活性層１０４は酸化物半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏを含む膜からなる。なお、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。

半導体活性層１０４のパターンをフォトリソグラフィ法により形成する。その上に、スパッタ法によって、半導体活性層１０４としてのＩｎ−Ｇａ−Ｚｎ−Ｏを含む膜を成膜する。成膜中は、基板温度を室温、基板のバイアスを‐１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ_２ガス１．６ｓｃｃｍ雰囲気中０．５３３Ｐａでスパッタを行う。図３に成膜中の基板２０２とターゲット２０１の配置関係を示している。基板の中心とターゲットの中心との距離は１２９ｍｍに設定している。Ｉｎ−Ｇａ−Ｚｎ−Ｏを含む膜の厚さは約５０ｎｍとする。

ゲート絶縁層１０５は半導体活性層１０４の上に続けて成膜を行う。ゲート絶縁層１０５は高誘電率材料Ｙ_２Ｏ_３からなる。ゲート絶縁層１０５としての高誘電率材料Ｙ_２Ｏ_３は、スパッタ法により基板温度を室温、基板のバイアスを０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ_２ガス２０ｓｃｃｍ雰囲気中０．６６７Ｐａでスパッタを行う。図３に成膜中の基板とターゲットの配置関係を示している。基板の中心とターゲットの中心との距離は１２９ｍｍに設定している。Ｙ_２Ｏ_３膜の厚さは１４０ｎｍとする。

リフトオフを行い半導体活性層１０４とゲート絶縁層１０５を形成する。

ゲート絶縁層１０５上へフォトリソグラフィ法によりゲート電極１０６のパターンを形成し、その上にＡｕを４０ｎｍ成膜する。そして、リフトオフを行うことによりＡｕからなるゲート電極１０６を形成する。

比較例１では、従来の技術を用いＹ２Ｏ３の成膜中に基板のバイアスを０Ｖに設定して、薄膜トランジスタを作製した。その結果、得られた薄膜トランジスタの特性は、Ｏｎ／Ｏｆｆ比が＞１０^５、電界効果移動度は２ｃｍ^２／Ｖ・ｓとなった。

実施例１及び比較例１の結果より、本発明のＯｎ／Ｏｆｆ比および電界効果移動度は従来の技術を用いて作製した薄膜トランジスタより特性が向上していることがわかる。よって、本発明は低電圧で動作する薄膜トランジスタの性能を向上させる効果があることがわかる。

＜実施例２＞
実施例１では、基板をターゲットの直上からずらして置いたが、実施例２では、基板をターゲットの直上に置くことで基板とターゲットとの位置関係が堆積膜に与える効果を確認したものである。

実施例２においては図２の薄膜トランジスタと同じ構造の薄膜トランジスタを形成する。

基板１０１はガラス基板を用いる。

基板１０１上へフォトリソグラフィ法によりソース電極１０２とドレイン電極１０３のパターンを形成し、その上にＡｕを４０ｎｍ成膜する。そして、リフトオフを行うことによりソース電極１０２とドレイン電極１０３を形成する。

半導体活性層１０４はソース電極１０２とドレイン電極１０３の上に形成する。本例では、半導体活性層１０４は酸化物半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏを含む膜からなる。なお、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。

半導体活性層１０４のパターンをフォトリソグラフィ法により形成する。その上に、スパッタ法によって、半導体活性層１０４としてのＩｎ−Ｇａ−Ｚｎ−Ｏを含む膜を成膜する。成膜中は、基板温度を室温、基板のバイアスを‐１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ_２ガス１．６ｓｃｃｍ雰囲気中０．５３３Ｐａでスパッタを行う。スパッタ中は基板１０１の真中を中心として基板１０１を回転させる。また、本スパッタを行う前にプレスパッタとして５分間ターゲットの上にシャッターを置いた状態でスパッタを行う。基板１０１のバイアスは成膜中−１０Ｖを保つ。図５に成膜中の基板４０２とターゲット４０１の配置関係を示している。基板４０２はターゲット４０１の直上に位置している。基板４０２の中心とターゲット４０１の中心との距離はＯイオンの平均自由行程約１８０ｍｍの１／２以上である１２０ｍｍに設定している。Ｉｎ−Ｇａ−Ｚｎ−Ｏを含む膜の厚さは約５０ｎｍとする。

ゲート絶縁層１０５は半導体活性層１０４の上に続けて成膜を行う。ゲート絶縁層１０５は高誘電率材料Ｙ_２Ｏ_３からなる。ゲート絶縁層１０５としての高誘電率材料Ｙ_２Ｏ_３は、スパッタ法により基板温度を室温、基板のバイアスを‐３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ_２ガス２０ｓｃｃｍ雰囲気中０．６６７Ｐａでスパッタを行う。スパッタ中は基板１０１の真中を中心として基板１０１を回転させる。また、本スパッタを行う前にプレスパッタとして５分間ターゲットの上にシャッターを置いた状態でスパッタを行う。図５に成膜中の基板とターゲットの配置関係を示している。基板４０２はターゲット４０１の直上に位置している。基板の中心とターゲットの中心との距離はＯイオンの平均自由行程約１８０ｍｍの１／２以上である１２０ｍｍに設定している。基板の中心とターゲットの中心との距離はＯイオンの平均自由行程１８０ｍｍの１／２以上である１２０ｍｍに設定している。Ｙ_２Ｏ_３膜の厚さは１４０ｎｍとする。

リフトオフを行い半導体活性層１０４とゲート絶縁層１０５を形成する。

ゲート絶縁層１０５上へフォトリソグラフィ法によりゲート電極１０６のパターンを形成し、その上にＡｕを４０ｎｍ成膜する。そして、リフトオフを行うことによりＡｕからなるゲート電極１０６を形成する。

実施例２では、基板をターゲットの直上に置き、基板とターゲットの間を効果的な距離にし、その他の条件を実施例１と同じにし薄膜トランジスタを作製することによってターゲットの直上に置くことの影響を調べた。作製した薄膜トランジスタのＯｎ／Ｏｆｆ比は＞１０^７、電界効果移動度は７ｃｍ^２／Ｖ・ｓであり、実施例１とほぼ同様の結果を得られた。よって、基板に負のバイアスをかけ、ターゲットと基板の間を効果的な距離にすることによって特性の良い薄膜トランジスタを作製することがわかる。

次に、基板をターゲットの直上におきＴ−Ｓ距離を変えてＹ_２Ｏ_３の単膜を成膜する。

基板１０１は直径７５ｍｍのガラス基板を用いる。基板温度を室温、基板１０１のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ_２ガス２０ｓｃｃｍ雰囲気中０．６６７ＰａでＹ_２Ｏ_３のスパッタを行う。このとき図６のＸの値（Ｔ−Ｓ距離）を５５ｍｍ、１００ｍｍ、１５０ｍｍ、２００ｍｍにする。

図７は基板の面内方向の堆積膜形成速度の分布を示す。この図からＸを５５ｍｍにした場合、ｍｉｄｄｌｅの位置で堆積膜形成速度が大きく落ちることがわかる。これはＯの負イオンにより膜の一部がダメージを受けたためと考えられる。Ｘを１００ｍｍにした場合は、Ｅｄｇｅの部分のｒａｔｅが少し大きくなっているが、１５０ｍｍと２００ｍｍではｒａｔｅがほぼ一定であり、基板とターゲットの距離を長くすることで、膜のダメージが小さくなることがわかる。

基板に負のバイアスをかけた状態で基板とターゲットの距離を短くし薄膜トランジスタを作製し、ダメージによる影響を調べた。この際、Ｘを５５ｍｍにし、その他の条件は実施例２と同様の方法で薄膜トランジスタを作製した。

作製した薄膜トランジスタのＯｎ／Ｏｆｆ比は＞１０^３、電界効果移動度は０．５ｃｍ^２／Ｖ・ｓであり、Ｙ２Ｏ３を成膜中にターゲットと基板の距離を短くすると薄膜トランジスタに大きな影響を与えることがわかる。

＜実施例３＞
実施例３では、成膜条件および基板とターゲットの位置関係は実施例１と同じとし、ターゲット表面の磁束密度を変えて図２に示したような薄膜トランジスタの作製を行う。

基板１０１は絶縁性の基板である。例えば、ガラス基板とすればよい。また、基板１０１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることによりフレキシブルな基板上で薄膜トランジスタを製造することができる。

基板１０１上へフォトリソグラフィ法によりソース電極１０２とドレイン電極１０３のパターンを形成し、その上にＡｕを４０ｎｍ成膜する。そして、リフトオフを行うことによりソース電極１０２とドレイン電極１０３を形成する。

半導体活性層１０４はソース電極１０２とドレイン電極１０３の上に形成する。本例では、半導体活性層１０４は酸化物半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏを含む膜からなる。なお、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。また、半導体活性層１０４は、例えばＺｎＯやＩｎ−Ｓｎ−Ｏ（一般的にＩＴＯと呼ばれる）を含む膜を用いてもよい。

半導体活性層１０４のパターンをフォトリソグラフィ法により形成する。その上に、スパッタ法によって、半導体活性層１０４としてのＩｎ−Ｇａ−Ｚｎ−Ｏを含む膜を成膜する。成膜中は、基板温度を室温、基板のバイアスを‐１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ_２ガス１．６ｓｃｃｍ雰囲気中０．５３３Ｐａでスパッタを行う。

図３に成膜中の基板とターゲットの配置関係を示している。基板２０２の中心とターゲット２０１の中心との距離は１２９ｍｍに設定している。Ｉｎ−Ｇａ−Ｚｎ−Ｏを含む膜の厚さは約５０ｎｍとする。

ゲート絶縁層１０５は半導体活性層１０４の上に続けて成膜を行う。ゲート絶縁層１０５は高誘電率材料Ｙ_２Ｏ_３からなる。ゲート絶縁層１０５としての高誘電率材料Ｙ_２Ｏ_３は、スパッタ法により基板温度を室温、基板のバイアスを‐３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ_２ガス２０ｓｃｃｍ雰囲気中０．６６７Ｐａでスパッタを行う。図３に成膜中の基板とターゲットの配置関係を示している。基板２０２の中心とターゲット２０１の中心との距離は１２９ｍｍに設定している。Ｙ_２Ｏ_３膜の厚さは１４０ｎｍとする。

実施例３ではターゲット表面の磁束密度を１００ガウス、５００、１０００ガウスに設定しスパッタを行った。またターゲット表面の磁束密度を０ガウスに設定しスパッタを行った。

リフトオフを行い半導体活性層１０４とゲート絶縁層１０５を形成する。

ゲート絶縁層１０５上へフォトリソグラフィ法によりゲート電極６のパターンを形成し、その上にＡｕを４０ｎｍ成膜する。そして、リフトオフを行うことによりＡｕからなるゲート電極１０６を形成する。

実施例３により作製した薄膜トランジスタはターゲット表面の磁束密度を１００ガウス、５００ガウス、１０００ガウスに設定した場合はＯｎ／Ｏｆｆ比は＞１０^７であった。一方、ターゲット表面の磁束密度を０ガウスにした場合のＯｎ／Ｏｆｆ比は＞１０^２であった。よって、ターゲット表面に１００ガウス以上の磁束密度を設定することによって、Ｏの負イオンの影響をより一層避けることができ、薄膜トランジスタの特性が向上することがわかる。

＜比較例２＞
比較例２ではＹ２Ｏ３を成膜中の基板電位をフローティング電位とし、その時のセルフバイアスの安定性を調べた。ここではアース電位とフローティング電位の差（基板電位）を測定することによって、セルフバイアスの変化を調べた。

成膜条件は基板電位をフローティング電位、基板温度を室温、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ_２ガス２０ｓｃｃｍ雰囲気中で圧力を０．６６７Ｐａとした。成膜中の基板とターゲットの配置関係を図３に示す。基板はターゲットの直上から１０５ｍｍずらし、基板の中心とターゲットの中心との距離は１２９ｍｍに設定した。

成膜始めの基板電位は−２８Ｖであったが、成膜時間が長くなるにつれ電位は変化し、４５分後の基板電位は−３３Ｖになっていた。

このようにＹ２Ｏ３を成膜中の基板電位をフローティング電位とすることにより、基板のセルフバイアスをアース電位に対して負に制御することができる。しかし長時間スパッタするとセルフバイアスの値が変化してしまうため、安定した状態で成膜することが難しくなる。

以上説明したように本発明の実施例によれば、酸化物半導体を半導体活性層に用い、Ｙ_２Ｏ_３をゲート絶縁層に用いた薄膜トランジスタの製造方法であり、良好なトランジスタ特性が得られる薄膜トランジスタを提供できる。

またスパッタリングガスと共に酸素ガスを導入する場合、導入した酸素ガスがプラズマ中で分解して発生したＯの負イオンがゲート絶縁膜や酸化物半導体にダメージを与えることを効果的に抑制することができる。

さらに、プラズマの発光強度に基づいて基板の位置を特定した場合には、プラズマ中に存在する酸素以外のイオン（例えばアルゴンイオン等）がゲート絶縁膜や酸化物半導体に必要以上にダメージを与えることをより一層抑制することができる。

更に、酸化物半導体上に成膜時のダメージの少ないイットリウムを含有する酸化物高誘電率材料を積層した場合に、特性の優れた薄膜トランジスタを提供することができる効果が顕著に現れる。

本発明の一実施形態によるトップゲート型薄膜トランジスタの模式的断面図。 ターゲットと基板の配置を説明するための模式図。 本発明の一実施例による薄膜トランジスタのＩｄ−Ｖｄ特性を示す図。 ターゲットと基板の配置を説明するための模式図。 ターゲットと基板の配置を説明するための模式図。 基板内での成膜レート分布を示す図。 本発明に用いられるスパッタ装置を示す模式図。

符号の説明

１０１、７０５ 基板
１０２ ソース電極
１０３ ドレイン電極
１０４ 半導体活性層
１０５ ゲート絶縁層
１０６ ゲート電極
１０７、２０１、４０１、５０１、７０１ ターゲット
２０２、４０２、５０２ 基板
７０２ バッキングプレート
７０３ ＲＦ電源
７０４ 磁石
７０６ 基板フォルダ
７０７ ＤＣ電源
７０８ チャンバ
７０９ マスフロー
７１０ Ａｒガス
７１１ Ｏ_２ガス
７１２ 真空排気装置

Claims (6)

1. 基板上に、酸化物半導体層を形成する工程と、ソース電極を形成する工程と、ドレイン電極を形成する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを備えた薄膜トランジスタの製造方法であって、
   前記ゲート絶縁膜を形成する工程は、基板側電極の電位をアース電位に対して負の電位となるようにバイアスしながらスパッタリングを行い、イットリウムを含有する酸化物膜を形成する工程を含むことを特徴とする薄膜トランジスタの製造方法。
2. スパッタリングの際に、ターゲットと基板間の距離をＯイオンの平均自由行程の１／２以上に設定することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
3. スパッタリングの際に、プラズマの発光強度が最大値の１／１０以下になる位置に基板を設置することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
4. スパッタリング法の際に、成膜温度を室温以上１５０℃以下に設定することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
5. スパッタリングの際に、磁束密度をターゲット表面で１００ガウス以上に設定することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
6. 酸化物半導体層を形成した後に、イットリウムを含有する酸化物膜を形成することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
   

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