WO2013174108A1 - 薄膜晶体管及其制作方法及阵列基板 - Google Patents

薄膜晶体管及其制作方法及阵列基板 Download PDF

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WO2013174108A1
WO2013174108A1 PCT/CN2012/084540 CN2012084540W WO2013174108A1 WO 2013174108 A1 WO2013174108 A1 WO 2013174108A1 CN 2012084540 W CN2012084540 W CN 2012084540W WO 2013174108 A1 WO2013174108 A1 WO 2013174108A1
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gate
forming
thin film
film transistor
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PCT/CN2012/084540
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Inventor
闫梁臣
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京东方科技集团股份有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Definitions

  • the present disclosure relates to a thin film transistor, a method of fabricating the same, and an array substrate. Background technique
  • In-Ga-Zn-Oxide (IGZO) thin film transistor has become a popular one because its active layer (IGZO) has high carrier mobility and high thermal and chemical stability. Research hotspots. However, when the Gate Insulator (GI), the Etch Stop Layer (ESL), and the Passivation (PVX) of the IGZO thin film transistor are fabricated, the compactness of the film is very strict. Generally, GI, ESL, and PVX layers are used as an insulating protective layer to prevent harmful substances such as hydrogen (H), 3 ⁇ 40 from diffusing into the active layer IGZO or the source and drain S/D layers, resulting in severe deterioration of IGZO-TFT characteristics. There are problems such as unstable driving voltage and a significant decrease in life.
  • Prior art ICP, ESL, and PVX layers were fabricated by plasma chemical vapor deposition (PECVD).
  • PECVD plasma chemical vapor deposition
  • GI, ESL, and PVX thin layer of silicon oxide SiOx in the production process, GI or ESL or preclude the formation reaction using P VX Si3 ⁇ 4 gas and N 2 0 PECVD apparatus.
  • P VX Si3 ⁇ 4 gas and N 2 0 PECVD apparatus A certain amount of H or 3 ⁇ 40 remains in the resulting film layer, and these substances diffuse into the IGZO layer of the TFT, causing severe deterioration of the characteristics of the IGZO-TFT, resulting in unstable driving voltage and a significant decrease in lifetime. .
  • PECVDF prior art device by controlling the flow rate Si3 ⁇ 4 gas and N 2 0 to produce low levels of H SiOx film, but preclude film made with PECVD techniques not dense enough, can not prevent 3 ⁇ 40 PVX layer or / and outside permeate 02 To the 1020 layer (this degrades the characteristics of the TFT;), It is also impossible to completely remove the influence of H on the TFT, resulting in unstable driving voltage of the thin film transistor, and a short life of the thin film transistor.
  • the H content of the GI, ESL, and PVX layers is controlled, and GI, ESL, and PVX layers having a low H content or no H are produced, and the IGZO-TFT having a stable production performance is closed.
  • the GI layer, the ESL layer, and the PVX layer are not dense enough, the H content is high, the driving voltage of the IGZO-TFT is unstable, and the lifetime is short.
  • Embodiments of the present invention provide a thin film transistor, a method of fabricating the same, and an array substrate for improving the stability of a driving voltage of a thin film transistor and the lifetime of a thin film transistor.
  • a method of fabricating a thin film transistor includes: a process of forming a gate, an active layer, a source and a drain, and a process of forming a gate protection layer and an etch barrier layer;
  • the gate protection layer is located between the gate and the active layer, and the etch barrier layer is located above the active layer for protecting the active layer; wherein the gate protection layer and At least one of the etch barrier layers is fabricated by a radio frequency reactive magnetron sputtering method.
  • a thin film transistor is provided which is fabricated by the above method.
  • an array substrate including the thin film transistor is provided.
  • FIG. 1 is a schematic structural diagram of a bottom gate thin film transistor according to an embodiment of the present invention.
  • FIG. 2 is a schematic structural diagram of a thin film transistor formed with a gate according to an embodiment of the present invention
  • FIG. 3 is a schematic structural view of a thin film transistor formed with a gate protection layer according to an embodiment of the present invention
  • FIG. 4 is a schematic structural diagram of a thin film transistor formed with an active layer according to an embodiment of the present invention
  • FIG. 5 is a schematic structural diagram of a thin film transistor formed with an etch barrier layer according to an embodiment of the present invention
  • FIG. 6 is a schematic structural diagram of a thin film transistor formed with an S/D layer according to an embodiment of the present invention
  • FIG. 7 is a schematic structural diagram of a thin film transistor formed with a passivation protective layer according to an embodiment of the present invention
  • Radio frequency reactive magnetron sputtering is one of magnetron sputtering.
  • RF magnetron sputtering uses high-energy particles in a gas discharge to bombard a solid surface, causing atoms on the solid surface to escape and sputtering onto the corresponding substrate.
  • RF magnetron sputtering is usually used.
  • RF reactive magnetron sputtering is to control the composition of a thin film deposited on a substrate. A reactive gas is introduced into the sputtering gas to cause atoms sputtered on the solid surface (target) to react with the reaction gas, and finally the resulting compound is deposited. A film of the desired composition is formed on the corresponding substrate.
  • argon (Ar) is used as a sputtering gas
  • oxygen (0 2 ) or nitrogen (N 2 ) As a reaction gas, high-energy Ar ions in a gas discharge sputter a silicon (Si) target, and Si atoms generated by sputtering react with a reaction gas 0 2 or N 2 to form SiOx or SiNx, which is finally deposited on the TFT.
  • a thin film of SiOx or SiNx insulating layer is formed, which can be used as a GI, ESL or PVX film layer of IGZO-TFT through a photolithography etching process.
  • the obtained GI, ESL and PVX film layers have good compactness, strong adhesion between adjacent film layers or between the film layer and the substrate, and low external gas transmittance. It can block the external gas such as 3 ⁇ 40, improve the performance of the device (improve the stability and life of the device driving voltage).
  • a method for fabricating a thin film transistor includes: a process of forming a gate electrode, an active layer, a source and a drain, and a process of forming a gate protection layer and an etch barrier layer; a protective layer is disposed between the gate and the active layer, the etch barrier layer is disposed above the active layer for protecting the active layer; wherein the gate protection layer and the etch barrier layer At least one of them is fabricated by a radio frequency reactive magnetron sputtering method.
  • a radio frequency reactive magnetron sputtering method is used in the fabrication of the gate protection layer and/or the etch barrier layer.
  • the process of forming the gate, active layer, source and drain is the same or similar to the prior art.
  • the transistor provided by the embodiment of the present invention may be any transistor including the gate, the active layer, the source, the drain, the gate protection layer and the etch barrier layer, and the gate protection layer of the transistor Located between the gate and the active layer, the etch barrier layer is located above the active layer for protecting the active layer.
  • the method may further comprise: forming a passivation protective layer on the outermost layer of the thin film transistor by a radio frequency reactive magnetron sputtering method.
  • At least one of the gate protection layer, the etch barrier layer, and the passivation protection layer may be a silicon oxide layer or a silicon nitride layer.
  • the gate protection layer, the etch barrier layer, and the passivation protection layer are silicon oxide layers:
  • forming the gate protection layer may include: forming an argon gas under the action of a radio frequency high voltage power source in an environment of argon gas and oxygen, which bombards the silicon target, oxygen and bombarded silicon.
  • the gate protection layer and/or
  • the IGZO thin film transistor may include, for example, a gate layer 1 (gate), a gate insulating layer 2 (GI), an active layer 3 (Active) IGZO, and an etch barrier layer 4 (ESL) which are sequentially formed on a substrate. , S / D layer 5, passivation protective layer 6 (PVX).
  • the gate insulating layer 2, the etch stop layer 4, and the passivation protective layer 6 are all SiOx or SiNx materials.
  • a gate insulating layer 2 (GI) for protecting the gate layer 1 is formed by a radio frequency reactive magnetron sputtering technique, and the insulating layer may be silicon oxide. (SiOx) layer or silicon nitride (SiNx) layer.
  • the insulating layer is formed as a SiNx layer, it is only necessary to change the gas introduced into the magnetron sputtering apparatus to Ar and N 2 in the above process of forming SiOx, and Ar as a working gas to generate an Ar plasma to bombard the Si target. , N 2 reacts as a reaction gas with Si atoms generated by sputtering to form SiNx. In the rest of the reaction chamber, the temperature, pressure, RF power and the parameters for forming SiOx are the same, and the parameters can be finely adjusted by the device to achieve the best film forming effect.
  • the substrate in order to make the gate insulating layer 2 more uniform and denser in the film formation of the substrate, the substrate can be preheated before film formation.
  • the substrate should be preheated to around 200 °C, which results in a more uniform and dense film at lower RF power.
  • the substrate of the present invention can be annealed after the gate insulating layer 2 is formed, before the next process is performed.
  • an active layer 3 of a TFT can be deposited by a radio frequency reactive magnetron sputtering technique, and the active layer 3 is an IGZO layer as shown in FIG. At this time, the active layer 3 is not graphically processed.
  • the S/D layer and the active layer 3 are patterned in the same patterning process (ie, a patterned active is produced by photolithography and etching processes). Layer and S/D layer).
  • an insulating layer having a certain thickness is formed on the substrate on which the active layer 3 is formed by a radio frequency reactive magnetron sputtering technique, and the insulating layer may be SiOx or SiNx, which is dried by an ESL mask.
  • the formed insulating layer SiOx or SiNx is etched to obtain an etch stop layer 4 (ESL) of the thin film transistor, and the method of forming the ESL layer is the same as the method of forming the gate insulating layer 2.
  • the substrate to be film-formed is preheated before film formation.
  • the substrate should be preheated to around 200 °C, which results in a more uniform and dense film at lower RF power.
  • the stress of the etch barrier layer 4 is made smaller, after the etch barrier layer 4 is formed, the substrate on which the etch barrier layer 4 is formed is annealed before the next process is performed.
  • a metal layer is formed on the substrate having the etch stop layer 4 shown in FIG. 5, and the metal layer is patterned to obtain the source and drain layers 5 of the TFT as shown in FIG. 6 (S/D layer) ).
  • the metal layer is photolithographically and etched using an S/D mask to obtain a pattern as shown in FIG.
  • wet etching is used, and the etching solution can etch the metal layer or the metal oxide layer, but it cannot SiOx or SiNx is etched away, so that the etching liquid can etch away part of the active layer 3 in contact with the S/D layer 5 when etching the S/D layer 5, but cannot be combined with the S/D layer 5.
  • the contacted etch stop layer 4 is etched away to protect the active layer 3 (IGZO layer) under the etch stop layer 4.
  • the S/D layer 5 and the active layer 3 are obtained in the same patterning process, eliminating the process of separately patterning the active layer, simplifying the production process, saving an active layer mask, and improving The yield and yield rate save costs.
  • the IGZO thin film formed under the Ar atmosphere may be formed for forming the S/D layer; the resistance value after IGZO film formation in the case of oxygen deficiency is significantly changed compared with the resistance value after IGZO film formation in an oxygen atmosphere; Small, conducive to the transmission of S / D layer current.
  • a passivation protective layer 6 is formed on a substrate on which the S/D layer 5 is formed.
  • the method of forming the passivation protective layer is the same as the method of forming the gate insulating layer 1 or the etch stop layer 4.
  • an insulating layer may be formed on the S/D layer 5 by RF reactive magnetron sputtering, which may be a SiOx or SiNx layer.
  • the passivation protective layer 6 is etched by using a PVX mask, and a via hole 8 is formed on the passivation protective layer 6 and above the S/D layer 5 to expose a certain area of the S/D layer.
  • the drain in the S/D layer can be connected to the pixel electrode.
  • the substrate to be film-formed is preheated before film formation.
  • the substrate should be preheated to around 200 °C, which results in a more uniform and dense film at lower RF power.
  • the stress of the passivation protective layer 6 it may be annealed.
  • a densely dense, H-free gate insulating layer, an etch barrier layer, and a passivation protective layer are formed by radio frequency reactive magnetron sputtering to produce an IGZO-TFT having stable performance.
  • the present invention does not perform pattern processing after the active layer is formed until the active layer is patterned and simplified in the process of patterning the S/D layer after forming the S/D layer. Process flow.
  • the TFT is fabricated using six masks in comparison with the prior art. In the invention, a mask is used in the production of the active layer and the S/D layer, and only five masks are used in the fabrication of the TFT, which greatly saves the manufacturing cost of the device.
  • the embodiment of the present invention improves the uniformity and compactness of the film formation by preheating the substrate before fabricating various insulating layers.
  • the substrate should be preheated to around 200 ° C, which results in a more uniform and dense film at lower RF power. Annealing the substrate after various insulating layers are formed reduces the stress of the film layer and makes the device perform better.
  • the embodiment of the invention further provides a thin film transistor which is fabricated by the method for fabricating the above thin film transistor.
  • the embodiments of the present invention provide a method for fabricating a thin film transistor, which uses a radio frequency reactive magnetron sputtering technique to obtain a gate with high density, low hydrogen content, uniform film formation, and low stress.
  • the pole insulating layer, the etch stop layer, and the passivation protective layer improve the stability of the IGZO-TFT driving voltage and the life of the thin film transistor.
  • the S/D layer and the active layer pattern are simultaneously etched using a mask, which greatly saves the manufacturing cost of the device.
  • the fabrication method includes: a process of forming a gate electrode, an active layer, a source and a drain, and a process of forming a gate protection layer and an etch barrier layer; wherein the gate protection layer is located at the gate and active Between the layers, the etch stop layer is located above the active layer for protecting the active layer; at least one of the gate protection layer and the etch stop layer is used for RF reactive magnetron sputtering Made.

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Abstract

本发明的实施例公开了一种薄膜晶体管及其制作方法及一种阵列基板，涉及薄膜晶体管及其制作领域，用以提高薄膜晶体管驱动电压的稳定性以及寿命。本发明提供的薄膜晶体管的制作方法包括：形成栅极、有源层、源极和漏极的过程，以及形成栅极保护层和刻蚀阻挡层的过程；所述栅极保护层位于所述栅极和有源层之间，所述刻蚀阻挡层位于所述有源层上方、用于保护所述有源层；其中，所述栅极保护层和刻蚀阻挡层至少之一釆用射频反应磁控溅射方法制作而成。

Description

薄膜晶体管及其制作方法及阵列基板 技术领域
本公开涉及一种薄膜晶体管及其制作方法及一种阵列基板。 背景技术
在各种显示装置的显示元件中， 通过施加驱动电压来驱动显示装置的薄 膜晶体管（ Thin Film Transistor, TFT )被大量使用。 在 TFT的有源层一直使 用稳定性和加工性较好的非晶硅（a-Si )材料， 但是 a-Si材料的载流子迁移 率较低， 不能满足大尺寸、 高分辨率显示器件的要求， 特别是不能满足下一 代有源矩阵式有机发光显示器件 （Active Matrix Organic Light Emitting Device, AMOLED ) 的要求。
铟镓辞氧化物（In- Ga- Zn -Oxide, IGZO )薄膜晶体管， 由于其有源层 ( IGZO )具有较高的载流子迁移率， 以及较高的热学、 化学稳定性， 成为人 们的研究热点。 但是在制作 IGZO薄膜晶体管的栅极绝缘层 ( Gate Insulator, GI )、刻蚀阻挡层（ Etch Stop Layer, ESL )和钝化保护层（ Passivation, PVX ) 时， 对薄膜的致密性要求非常严格， 一般 GI、 ESL 、 PVX层作为绝缘保护 层， 以避免有害物质如氢（H ) 、 ¾0扩散到有源层 IGZO或者源极和漏极 S/D层中， 导致 IGZO -TFT特性的严重劣化， 产生驱动电压不稳定， 寿命大 幅度下降等问题。
现有技术釆用等离子体化学气相沉积（PECVD )制作 GI、 ESL、 以及 PVX层。 通常情况下， GI、 ESL, 以及 PVX层为氧化硅 SiOx薄膜， 在制作 工艺上， GI或 ESL或 P VX釆用 Si¾和 N20气体在 PECVD设备中反应生成。 在生成的膜层中不可避免地残留有一定数量的 H或 ¾0,这些物质会扩散到 TFT的 IGZO层， 从而造成 IGZO -TFT特性的严重劣化， 产生驱动电压不稳 定， 寿命大幅度下降等问题。
现有技术可以通过控制 PECVDF设备中 Si¾和 N20气体的流量， 制作 低 H含量的 SiOx薄膜， 但是釆用 PECVD技术制作的薄膜不够致密， PVX 层无法阻止外界的 ¾0或 /和 02渗透到 1020层（这对 TFT特性造成的劣化；)， 也无法完全去除 H对 TFT的影响， 导致薄膜晶体管的驱动电压不稳定， 并 且薄膜晶体管的寿命较短。
因此， 在制作 IGZO -TFT的过程中， 控制 GI、 ESL和 PVX膜层的 H含 量， 制作低 H含量或者没有 H的 GI、 ESL和 PVX膜层， 对制作性能稳定良 好的 IGZO-TFT 至关重要。 然而现有技术通过 PECVDF技术制作得到的 IGZO-TFT中， GI层、 ESL层和 PVX层不够致密， H含量较高， IGZO-TFT 的驱动电压不稳定， 并且寿命较短。 发明内容
本发明实施例提供了一种薄膜晶体管及其制作方法及一种阵列基板， 用 以提高薄膜晶体管驱动电压的稳定性及薄膜晶体管的寿命。
根据本发明实施例的一方面， 提供一种薄膜晶体管的制作方法， 包括： 形成栅极、 有源层、 源极和漏极的过程， 以及形成栅极保护层和刻蚀阻挡层 的过程； 所述栅极保护层位于所述栅极和有源层之间， 所述刻蚀阻挡层位于 所述有源层上方、用于保护所述有源层； 其中， 所述栅极保护层和刻蚀阻挡 层至少之一釆用射频反应磁控溅射方法制作而成。
根据本发明实施例的另一方面， 提供一种薄膜晶体管， 利用上述方法制 作而成。
根据本发明实施例的再一方面， 提供一种阵列基板， 包括所述薄膜晶体 管。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为本发明实施例提供的底栅型薄膜晶体管的结构示意图；
图 2为本发明实施例提供的形成有栅极的薄膜晶体管的结构示意图； 图 3为本发明实施例提供的形成有栅极保护层的薄膜晶体管的结构示意 图；
图 4为本发明实施例提供的形成有有源层的薄膜晶体管的结构示意图； 图 5为本发明实施例提供的形成有刻蚀阻挡层的薄膜晶体管的结构示意 图；
图 6本发明实施例提供的形成有 S/D层的薄膜晶体管的结构示意图； 图 7 本发明实施例提供的形成有钝化保护层的薄膜晶体管的结构示意
具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领 域内具有一般技能的人士所理解的通常意义。
本发明实施例提供了一种薄膜晶体管及其制作方法及一种阵列基板， 用 以降低 GI、 ESL和 PVX膜层的 H含量、 提高 GI、 ESL和 PVX膜层的致密 性， 提高薄膜晶体管驱动电压的稳定性及薄膜晶体管的寿命。
本发明实施例， 通过釆用射频反应磁控溅射（ Radio Franquency Reactive Sputter )技术，制作不含氢 H的 GI、 ESL和 PVX膜层，实现高稳定性的 IGZO 薄膜晶体管。 并且， 在制作 S/D层和有源层时， 使用一个掩模板、 通过同一 次刻蚀工艺同时对 S/D层和有源层进行刻蚀， 简化制作工艺流程、 节约器件 的制作成本。
下面简单介绍一下射频反应磁控溅射技术。
射频反应磁控溅射属于磁控溅射中的一种。 射频磁控溅射是利用气体放 电中的高能粒子轰击固体表面， 使得固体表面的原子逸出， 并溅射到相应的 基板上。 在溅射绝缘材料时， 通常釆用射频磁控溅射。 射频反应磁控溅射是 为了控制沉积到基板上的薄膜的成份， 在溅射气体中引入反应气体， 使得固 体表面 （靶材）上溅射出来的原子和反应气体反应， 最后得到的化合物沉积 到相应的基板上形成所需要的成分的薄膜。
本发明实施例中， 氩气（Ar )作为溅射气体， 氧气（02 )或氮气（N2 ) 作为反应气体， 气体放电中的高能 Ar离子对硅（Si )靶进行溅射， 溅射产生 的 Si原子和反应气体 02或 N2发生反应生成 SiOx或 SiNx, 该 SiOx或 SiNx 最后沉积到 TFT基板上，形成 SiOx或 SiNx绝缘层薄膜， 该薄膜经过光刻刻 蚀工艺， 可以作为 IGZO-TFT的 GI、 ESL或 PVX膜层。 釆用所述射频反应 磁控溅射技术， 得到的 GI、 ESL和 PVX膜层致密性好、 相邻膜层之间或膜 层与基板之间的附着力强、 外界气体透过率小， 能够很好地阻挡外界的 ¾0 等气体， 提高器件的性能（提高器件驱动电压的稳定性及寿命） 。
本发明实施例提供的一种薄膜晶体管的制作方法， 包括： 形成栅极、 有 源层、 源极和漏极的过程， 以及形成栅极保护层和刻蚀阻挡层的过程； 所述 栅极保护层位于所述栅极和有源层之间， 所述刻蚀阻挡层位于所述有源层上 方、 用于保护所述有源层； 其中， 所述栅极保护层和刻蚀阻挡层至少之一釆 用射频反应磁控溅射方法制作而成。
需要说明的是， 根据本发明实施例提供的薄膜晶体管的制作方法， 在制 作栅极保护层和 /或刻蚀阻挡层时釆用射频反应磁控溅射方法。 形成栅极、有 源层、 源极和漏极的过程与现有技术相同或类似。 另外， 本发明实施例提供 的晶体管可以是任何包括所述栅极、 有源层、 源极、 漏极、 栅极保护层和刻 蚀阻挡层的晶体管， 并且该晶体管的所述栅极保护层位于所述栅极和有源层 之间， 所述刻蚀阻挡层位于所述有源层上方、 用于保护所述有源层。
例如， 所述方法还可包括： 釆用射频反应磁控溅射方法形成位于薄膜晶 体管最外层上的钝化保护层。
例如， 所述栅极保护层、 刻蚀阻挡层和钝化保护层至少之一可为氧化硅 层或氮化硅层。
所述栅极保护层、 刻蚀阻挡层和钝化保护层为氧化硅层时：
例如， 形成所述栅极保护层可包括： 在通有氩气和氧气的环境下， 使氩 气在射频高压电源的作用下形成等离子体， 其轰击硅靶材， 氧气和轰击出来 的硅形成所述栅极保护层； 和 /或
形成所述刻蚀阻挡层可包括： 在通有氩气和氧气的环境下， 使氩气在射 频高压电源的作用下形成等离子体， 其轰击硅靶材， 氧气和轰击出来的硅形 成所述刻蚀阻挡层； 和 /或
形成所述钝化保护层可包括： 在通有氩气和氧气的环境下， 使氩气在射 频高压电源的作用下形成等离子体， 其轰击硅靶材， 氧气和轰击出来的硅形 成钝化保护层。
所述栅极保护层、 刻蚀阻挡层和钝化保护层为氮化硅层时：
形成所述栅极保护层可包括： 在通有氩气和氮气的环境下， 使氩气在射 频高压电源的作用下形成等离子体， 其轰击硅靶材， 氮气和轰击出来的硅形 成所述栅极保护层； 和 /或
形成所述刻蚀阻挡层可包括： 在通有氩气和氮气的环境下， 使氩气在射 频高压电源的作用下形成等离子体， 其轰击硅靶材， 氮气和轰击出来的硅形 成所述刻蚀阻挡层； 和 /或
形成所述钝化保护层可包括： 在通有氩气和氮气的环境下， 使氩气在射 频高压电源的作用下形成等离子体， 其轰击硅靶材， 氮气和轰击出来的硅形 成所述钝化保护层。
例如， 在形成所述栅极保护层之前， 该方法还可包括： 对待形成所述栅 极保护层的基板进行预热处理； 和 /或
在形成所述刻蚀阻挡层之前， 该方法还可包括： 对待形成所述刻蚀阻挡 层的基板进行预热处理； 和 /或
在形成所述钝化保护层之前， 该方法还可包括： 对待形成所述钝化保护 层的基板进行预热处理。
例如， 在形成所述栅极保护层之后， 该方法还可包括： 对形成有所述栅 极保护层的基板进行退火处理； 和 /或
在形成所述刻蚀阻挡层之后， 该方法还可包括： 对形成有所述刻蚀阻挡 层的基板进行退火处理； 和 /或
在形成所述钝化保护层之后， 该方法还可包括： 对形成有所述钝化保护 层的基板进行退火处理。
例如， 所述 S/D层和所述有源层可经同一次图形化工艺制作而成。 上述薄膜晶体管的制作方法可适用于任何结构的薄膜晶体管， 其中， 该 薄膜晶体管的有源层为金属氧化物， 如 iGZO。 薄膜晶体管的结构可以是底 栅型或者顶栅型。 根据上述本发明实施例提供的薄膜晶体管的制作方法， 釆 用射频反应磁控溅射方法形成栅极保护层、 刻蚀阻挡层、 钝化保护层中的至 少一种。 降低了栅极保护层、 刻蚀阻挡层， 或钝化保护层的 H含量、 提高了 栅极保护层、 刻蚀阻挡层， 或钝化保护层的致密性， 提高薄膜晶体管驱动电 压的稳定性及薄膜晶体管的寿命。
这是因为， 射频反应磁控溅射技术应用于绝缘靶材的溅射沉积， 成膜非 常稳定且均匀， 制备的薄膜的质量要远远优于 PECVD技术制备的薄膜的质 量， 而且制备过程也不会对环境造成废气的污染， 要清洁安全很多。 由于 IGZO薄膜对 H的敏感， PECVD制备的薄膜已经难以应用于金属氧化物 TFT 制备。 因为， PECVD技术制备的薄膜所含的 H含量是射频反应磁控溅射技 术制备的薄膜所含的 H含量的几百倍还多，射频反应磁控溅射制备的薄膜几 乎无法检测到 H的存在。 所制备的金属氧化物 TFT在工作工程中， 阔值的 漂移小于 0.5V。 而 PECVD所制备 TFT的阔值漂移则超过了 2V。 而且随着 时间的推移，还有更大的漂移，很快会导致 TFT-LCD的失效。显然， PECVD 更更难以应用于要求苛刻的 OLED制备。
利用根据本发明实施例提供的射频反应磁控溅射技术制备可各绝缘层 (栅极保护层、 刻蚀阻挡层， 和钝化保护层）。 制备的 TFT中的 IGZO薄膜 可以达到不含 H, 提高了器件性能。
下面以底栅型薄膜晶体管为例说明本发明实施例提供的技术方案。 本实 施例薄膜晶体管的有源层以 IGZO为例。
针对底栅型 TFT, 本发明实施例提供的薄膜晶体管制作方法可以包括以 下步骤：
S101、 在基板上形成栅极层；
5102、 在形成有栅极层的基板上形成栅极保护层， 即栅极绝缘层 ( Gate Insulator ) ； 该栅极保护层可以釆用射频反应溅射方法制作而成；
5103、 在形成有栅极保护层的基板上形成位于所述栅极上方的有源层； 该有源层釆用金属氧化物 IGZO材料， 可以得到更高的载流子迁移率；
S104、 在形成有有源层的基板上形成位于所述有源层上的刻蚀阻挡层； 该刻蚀阻挡层可以釆用射频反应溅射方法制作而成；
S 105、 在形成有刻蚀阻挡层的基板上形成位于所述有源层和刻蚀阻挡层 上方的源极和漏极； 所述源极和漏极之间形成 TFT沟道。
为了能够艮好地保护上述形成的 TFT结构，本实施例中的薄膜晶体管制 作方法还可以包括： S106、 在所述源极、 漏极和刻蚀阻挡层上方形成钝化保护层； 该钝化保 护层可以釆用射频反应溅射方法制作而成。
参见图 1 , IGZO 薄膜晶体管可例如包括依次形成在基板上的栅极层 1 ( Gate )、栅极绝缘层 2 ( GI )、有源层 3 ( Active ) IGZO、刻蚀阻挡层 4 ( ESL )、 S/D层 5、 钝化保护层 6 ( PVX ) 。 栅极绝缘层 2、 刻蚀阻挡层 4, 以及钝化 保护层 6均为 SiOx或 SiNx材料。
其中，形成栅极层、 IGZO有源层、 S/D层的过程和现有技术相同或类似。 形成栅极绝缘层、 刻蚀阻挡层和钝化保护层的过程釆用射频反应磁控溅射技 术在较低的射频功率下获得致密的薄膜。
下面详细说明根据本发明实施例的 IGZO薄膜晶体管的制作方法。
通过热蒸镀法或者溅射法， 在基板上形成具有一定厚度的金属层， 使用 栅极掩模板对该金属层进行掩模曝光及刻蚀等工艺， 得到如图 2所示的 TFT 的栅极层 1的图案。
参见图 3 , 在形成有栅极层 1的基板上， 通过射频反应磁控溅射技术形 成用于保护所述栅极层 1的栅极绝缘层 2( GI ),该绝缘层可以为氧化硅（ SiOx ) 层或者氮化硅（SiNx )层。
以形成 SiOx绝缘层为例，通过射频反应磁控溅射技术形成栅极绝缘层 2 如下： 在磁控溅射设备中的 Ar和 02气氛下以一定射频功率轰击 Si靶材， Si 原子和 02反应可以获得致密且不含 H的 SiOx薄膜。
例如， Ar作为工作气体产生 Ar等离子体对 Si靶材进行轰击， 02作为反 应气体和溅射产生的 Si原子发生反应生成 SiOx,同时修饰 SiOx表面的形貌， 以获得致密平坦的 SiOx薄膜。 其中， 所需射频功率的大小与靶材的面积大 小有关， 靶材的面积越大， 需要的射频功率越大； 反之， 靶材的面积越小， 需要的射频功率越小。 如果靶材较小， 射频功率较大， 会导致成膜不均匀， 致密性较差。 如果靶材较大， 射频功率较小， 会导致成膜速度较低， 或者无 法将靶材的 Si溅射出。 一般地， 射频功率为 10千瓦左右时， 可对应面积为 3*3cm2的靶材。 通入所述氩气和氧气的比例可以在 100: 1和 10: 1之间较佳。 如果氩气和氧气的比例太大或太小， 均不利于形成均勾致密的膜层。 反应室 内的环境压强约在 0.1至 2.5Pa之间较佳。压强太小，射频反应溅射设备将无 法工作。 压强太大形成在基板上的膜层不均匀或不平整。 反应室内的环境压 强值与 Ar与 02或 N2的比例有关。还可以通过设备对各参数进行微调达到最 佳的成膜效果。 如果形成的绝缘层为 SiNx层， 只需在上述形成 SiOx的过程 中， 将磁控溅射设备中通入的气体改为 Ar和 N2, Ar作为工作气体产生 Ar 等离子体对 Si靶进行轰击， N2作为反应气体和溅射产生的 Si原子发生反应 生成 SiNx。 其余的反应室内的温度、 压强、 射频功率和形成 SiOx的参数相 同， 可以通过设备对各参数进行微调达到最佳的成膜效果。
例如， 为了使得栅极绝缘层 2在基板的成膜更均勾且更致密， 在成膜之 前， 可以对基板进行预热。 例如， 基板要预热到 200°C左右， 这样可以在较 低的射频功率下获得更加均匀和致密的薄膜。 为了使得形成的栅极绝缘层 2 的应力较小， 本发明在形成栅极绝缘层 2之后， 进行下一步工艺之前， 可对 形成有栅极绝缘层 2的基板进行退火处理。
在形成有栅极绝缘层 2的基板上， 例如可通过射频反应磁控溅射技术， 沉积 TFT的有源层 3 , 该有源层 3为 IGZO层， 如图 4所示。 此时暂不对有 源层 3进行图形化处理。 在制作成 S/D层之后， 参见图 6, 在同一次图形化 工艺中对 S/D层和有源层 3进行图形化（即通过光刻及刻蚀工艺制作出具有 一定图形的有源层和 S/D层） 。
参见图 5, 通过射频反应磁控溅射技术， 在形成有有源层 3的基板上， 形成具有一定厚度绝缘层， 该绝缘层可以为 SiOx或者 SiNx, 利用 ESL掩模 板、 通过干法刻蚀对形成的绝缘层 SiOx或 SiNx进行刻蚀， 得到薄膜晶体管 的刻蚀阻挡层 4 ( ESL ) , 形成该 ESL层的方法和形成栅极绝缘层 2的方法 相同。
同理， 为了使得所述刻蚀阻挡层 4的膜层更均勾且更致密， 在进行成膜 之前对待成膜的基板进行预热。 例如， 基板要预热到 200°C左右， 这样可以 在较低的射频功率下获得更加均勾和致密的薄膜。 为了使得所述刻蚀阻挡层 4的应力更小， 在形成刻蚀阻挡层 4之后， 进行下一步工艺之前， 对形成有 刻蚀阻挡层 4的基板进行退火处理。
在图 5所示的具有蚀阻挡层 4的基板上形成一层金属层， 对该金属层进 行图形化工艺， 得到如图 6所示的 TFT的源极和漏极层 5 ( S/D层） 。 利用 S/D掩模板对该金属层进行光刻及刻蚀， 得到如图 6所述的图形。 该工艺中 釆用湿法刻蚀， 刻蚀液可以将金属层或者金属氧化物层刻蚀掉， 但不能将 SiOx或 SiNx刻蚀掉， 所以刻蚀液在刻蚀 S/D层 5时， 可以将与 S/D层 5相 接触的部分有源层 3刻蚀掉， 但是无法将与 S/D层 5相接触的蚀阻挡层 4刻 蚀掉， 保护了刻蚀阻挡层 4下面的有源层 3 ( IGZO层） 。
所以， S/D层 5和有源层 3在同一次图形化工艺中获得， 省掉了单独对 有源层进行图形化工艺的过程， 简化了生产工艺，节约了一张有源层掩模板， 提高了产率和良品率， 节约了成本。
进一步地， 用于形成 S/D层的可以是， 在 Ar气氛下形成的 IGZO薄膜； 在缺氧的情况下 IGZO成膜后的电阻值比在氧环境下 IGZO成膜后的电阻值 明显变小， 有利于 S/D层电流的传输。
通过上述工艺， 即可得到了一个完整的薄膜晶体管。 进一步地， 为了能 还可以执行以下工艺：
参见图 7, 在形成有 S/D层 5的基板上形成钝化保护层 6, 形成该钝化 保护层的方法和形成栅极绝缘层 1或刻蚀阻挡层 4的方法相同。例如，在 S/D 层 5上通过射频反应磁控溅射技术， 形成一层绝缘层， 可以为 SiOx或 SiNx 层。 利用 PVX掩模板对该钝化保护层 6进行刻蚀， 在该钝化保护层 6上及 S/D层 5上方开出一定过孔 8 ( via hole ) , 露出一定面积的 S/D层， 该 S/D 层中的漏极可以与像素电极相连。
同理， 例如， 为了使得所述钝化保护层 6的膜层更均匀且更致密， 在进 行成膜之前对待成膜的基板进行预热。 例如， 基板要预热到 200°C左右， 这 样可以在较低的射频功率下获得更加均匀和致密的薄膜。 为了使得所述钝化 保护层 6的应力更小， 在形成钝化保护层 6之后， 可以对其进行退火处理。
在形成有钝化保护层 6的基板上，通过热蒸度法或者溅射法，形成与 S/D 层 5相连的 ITO层。 通过像素电极掩模板对该 ITO层进行刻蚀， 得到与 S/D 层相连的像素电极 7, 如图 1所示。
根据本发明实施例， 通过射频反应磁控溅射形成致密性较高、 不含 H的 栅极绝缘层、 刻蚀阻挡层， 以及钝化保护层， 制作出性能稳定良好的 IGZO-TFT。 而且， 本发明在制作完有源层之后， 不对其进行图形化处理， 直到在在形成 S/D层之后， 在图形化 S/D层的过程中， 一起对有源层进行图 形化， 简化工艺流程。 此外， 相对于现有技术使用 6张掩模板制作 TFT, 本 发明在制作有源层和 S/D层时使用了一张掩模板， 在制作 TFT时仅使用了 5 张掩模板， 大大节约了器件的制作成本。 另外， 本发明实施例通过在制作各 种绝缘层之前对基板进行预热， 提高成膜的均匀性和致密性。 例如， 基板要 预热到 200°C左右， 这样可以在较低的射频功率下获得更加均匀和致密的薄 膜。 在制作完各种绝缘层之后对基板进行退火， 降低了膜层的应力， 使得器 件的性能更高。
本发明实施例还提供了一种薄膜晶体管， 釆用上述薄膜晶体管的制作方 法制作而成。
本发明实施例还提供了一种阵列基板， 包括上述薄膜晶体管。
综上所述， 本发明实施例提供了一种薄膜晶体管的制作方法， 釆用射频 反应磁控溅射技术获得致密性较高、 含氢量较低、 成膜均匀， 以及应力较小 的栅极绝缘层、 刻蚀阻挡层， 以及钝化保护层， 提高了 IGZO-TFT驱动电压 的稳定性及薄膜晶体管的寿命。 使用一张掩模板同时刻蚀出 S/D层和有源层 图案， 大大节约器件的制作成本。
需要说明的是， 本发明仅是以底栅型结构的薄膜晶体管为例说明本发明 提供的技术方案， 但是不限于所述底栅型结构的薄膜晶体管， 而可以是其他 任何结构的薄膜晶体管， 制作方法包括： 形成栅极、 有源层、 源极和漏极的 过程， 以及形成栅极保护层和刻蚀阻挡层的过程； 其中， 所述栅极保护层位 于所述栅极和有源层之间， 所述刻蚀阻挡层位于所述有源层上方、 用于保护 所述有源层； 所述栅极保护层和刻蚀阻挡层至少之一釆用射频反应磁控溅射 方法制作而成。
根据本发明实施例的薄膜晶体管及其制作方法， 至少具有以下优点： ( 1 ) 降低了栅极保护层和 /或刻蚀阻挡层的 H含量；
( 2 ) 提高了栅极保护层和 /或刻蚀阻挡层的致密性；
( 3 ) 提高了薄膜晶体管驱动电压的稳定性和 /或薄膜晶体管的寿命 另外， 包含上述薄膜晶体管的阵列基板也具有同样效果。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种薄膜晶体管的制作方法， 包括： 形成栅极、 有源层、 源极和漏极 的过程， 以及形成栅极保护层和刻蚀阻挡层的过程； 其中， 所述栅极保护层 位于所述栅极和有源层之间， 所述刻蚀阻挡层位于所述有源层上方、 用于保 护所述有源层； 其中， 所述栅极保护层和刻蚀阻挡层至少之一釆用射频反应 磁控溅射方法制作而成。
2、根据权利要求 1所述的方法，还包括： 釆用射频反应磁控溅射方法形 成位于薄膜晶体管最外层上的钝化保护层。
3、根据权利要求 1-2任一项所述的方法， 其中， 使用 Ar作为溅射气体， 以及使用 02或 N2作为反应气体。
4、 根据权利要求 1-3任一项所述的方法， 其中， 所述栅极保护层和刻蚀 阻挡层至少之一为氧化硅层或氮化硅层。
5、 根据权利要求 1-4任一项所述的方法， 其中， 形成所述栅极保护层包 括： 在通有氩气和氧气的环境下， 使氩气在射频高压电源的作用下形成等离 子体轰击硅靶材， 氧气和轰击出来的硅形成所述栅极保护层； 和 /或
形成所述刻蚀阻挡层包括： 在通有氩气和氧气的环境下， 使氩气在射频 高压电源的作用下形成等离子体轰击硅靶材， 氧气和轰击出来的硅形成所述 刻蚀阻挡层。
6、 根据权利要求 1-4任一项所述的方法， 其中， 形成所述栅极保护层包 括： 在通有氩气和氮气的环境下， 使氩气在射频高压电源的作用下形成等离 子体轰击硅靶材， 氮气和轰击出来的硅形成所述栅极保护层； 和 /或
形成所述刻蚀阻挡层包括： 在通有氩气和氮气的环境下， 使氩气在射频 高压电源的作用下形成等离子体轰击硅靶材， 氮气和轰击出来的硅形成所述 刻蚀阻挡层。
7、 根据权利要求 1-6任一项所述的方法， 其中， 在形成所述栅极保护层 之前， 该方法还包括： 对待形成所述栅极保护层的基板进行预热处理； 和 / 或
在形成所述刻蚀阻挡层之前， 该方法还包括： 对待形成所述刻蚀阻挡层 的基板进行预热处理。
8、 根据权利要求 1-7任一项所述的方法， 其中， 在形成所述栅极保护层 之后， 该方法还包括： 对形成有所述栅极保护层的基板进行退火处理； 和 / 或
在形成所述刻蚀阻挡层之后， 该方法还包括： 对形成有所述刻蚀阻挡层 的基板进行退火处理。
9、根据权利要求 2所述的方法， 其中， 所述钝化保护层为氧化硅层或氮 化硅层。
10、 根据权利要求 9所述的方法， 其中，
形成所述钝化保护层包括： 在通有氩气和氧气的环境下， 使氩气在射频 高压电源的作用下形成等离子体轰击硅靶材， 氧气和轰击出来的硅形成钝化 保护层； 或
形成所述钝化保护层包括： 在通有氩气和氮气的环境下， 使氩气在射频 高压电源的作用下形成等离子体轰击硅靶材， 氮气和轰击出来的硅形成所述 钝化保护层。
11、 根据权利要求 10所述的方法， 其中，
在形成所述钝化保护层之前， 该方法还包括： 对待形成所述钝化保护层 的基板进行预热处理； 和 /或
在形成所述钝化保护层之后， 该方法还包括： 对形成有所述钝化保护层 的基板进行退火处理。
12、 根据权利要求 1所述的方法， 其中， 所述源极和漏极层与所述有源 层经同一次图形化工艺制作而成。
13、根据权利要求 1所述的方法，其中，所述有源层为铟镓辞氧化物 IGZO 层。
14、 一种薄膜晶体管， 其中， 使用权利要求 1-13任一权项所述的方法制 作而成。
15、 一种阵列基板， 其中， 包括权利要求 14所述的薄膜晶体管。
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