JP6594482B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6594482B2
JP6594482B2 JP2018098800A JP2018098800A JP6594482B2 JP 6594482 B2 JP6594482 B2 JP 6594482B2 JP 2018098800 A JP2018098800 A JP 2018098800A JP 2018098800 A JP2018098800 A JP 2018098800A JP 6594482 B2 JP6594482 B2 JP 6594482B2
Authority
JP
Japan
Prior art keywords
light
wiring
electrode
pixel
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018098800A
Other languages
English (en)
Other versions
JP2018142730A (ja
Inventor
肇 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2018142730A publication Critical patent/JP2018142730A/ja
Application granted granted Critical
Publication of JP6594482B2 publication Critical patent/JP6594482B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds

Description

本発明は、半導体装置、表示装置、発光装置、又はそれらの製造方法に関する。特に、チ
ャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴという）で構
成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネル
に代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電
子機器に関する。
液晶表示装置に代表される表示装置のスイッチング素子として、アモルファスシリコン等
のシリコン層をチャネル層として用いた薄膜トランジスタ（ＴＦＴ）が広く用いられてい
る。アモルファスシリコンを用いた薄膜トランジスタは、電界効果移動度が低いもののガ
ラス基板の大面積化に対応することができるという利点を有している。
また、近年、半導体特性を示す金属酸化物を用いて薄膜トランジスタを作製し、電子デバ
イスや光デバイスに応用する技術が注目されている。例えば、金属酸化物の中で、酸化タ
ングステン、酸化錫、酸化インジウム、酸化亜鉛などは半導体特性を示すことが知られて
いる。このような金属酸化物で構成される透明半導体層をチャネル形成領域とする薄膜ト
ランジスタが開示されている（特許文献１）。
また、トランジスタのチャネル層を、透光性を有する酸化物半導体層で形成すると共に、
ゲート電極、ソース電極、ドレイン電極も透光性を有する透明導電膜で形成することによ
って、開口率を向上させる技術が検討されている（特許文献２）。
開口率を向上することにより、光利用効率が向上し、表示装置の省電力化及び小型化を達
成することが可能となる。その一方で、表示装置の大型化や、携帯機器への応用の観点か
らは、開口率の向上と共にさらなる消費電力の低減が求められている。
なお、電気光学素子の透明電極に対する金属補助配線の配線方法として、透明電極の上下
どちらかで、透明電極と導通がとれるように金属補助配線と透明電極が重なるように配線
されるものが知られている（例えば、特許文献３参照）。
なお、アクティブマトリクス基板に設けられる付加容量用電極をＩＴＯ、ＳｎＯ２等の透
明導電膜からなるものとし、付加容量用電極の電気抵抗を小さくするため、金属膜から成
る補助配線を付加容量用電極に接して設ける構成が知られている（例えば、特許文献４参
照）。
なお、非晶質酸化物半導体膜を用いた電界効果型トランジスタにおいて、ゲート電極、ソ
−ス電極及びドレイン電極の各電極を形成する材料は、インジウム錫酸化物（ＩＴＯ），
インジウム亜鉛酸化物，ＺｎＯ，ＳｎＯ２などの透明電極や、Ａｌ，Ａｇ，Ｃｒ，Ｎｉ，
Ｍｏ，Ａｕ，Ｔｉ，Ｔａなどの金属電極、又はこれらを含む合金の金属電極などを用いる
ことができ、それらを２層以上積層して接触抵抗を低減し、又は界面強度を向上させても
よいことは知られている（例えば、特許文献５参照）。
なお、アモルファス酸化物半導体を用いるトランジスタのソース電極、ドレイン電極およ
びゲート電極、補助容量電極の材料として、インジウム（Ｉｎ）、アルミ（Ａｌ）、金（
Ａｕ）、銀（Ａｇ）等の金属や、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）
、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩ
ｎ２Ｏ４）、酸化カドミウムスズ（Ｃｄ２ＳｎＯ４）、酸化亜鉛スズ（Ｚｎ２ＳｎＯ４）
等の酸化物材料を用いることができ、ゲート電極、ソース電極及びドレイン電極の材料は
、全て同じでもよく、異なっても良いことが知られている（例えば、特許文献６、７参照
）。
特開２００４−１０３９５７号公報 特開２００７−８１３６２号公報 特開平２−８２２２１号公報 特開平２−３１０５３６号公報 特開２００８−２４３９２８号公報 特開２００７−１０９９１８号公報 特開２００７−１１５８０７号公報
本発明の一態様は、消費電力の低い半導体装置を提供することを課題とする。または、本
発明の一態様は、配線抵抗の低い半導体装置を提供することを課題とする。または、本発
明の一態様は、コストを低減する半導体装置を提供することを課題とする。または、本発
明の一態様は、透過率の高い半導体装置を提供することを課題とする。または、本発明の
一態様は、高精細な半導体装置を提供することを課題とする。または、本発明の一態様は
、開口率の高い半導体装置を提供することを課題とする。または、本発明の一態様は、大
きな保持容量を有する半導体装置を提供することを課題とする。または、本発明の一態様
は、光漏れが低減した半導体装置を提供することを課題とする。または、本発明の一態様
は、フィードスルー電圧の低減した半導体装置を提供することを課題とする。または、本
発明の一態様は、空乏層を形成しやすい半導体装置を提供することを課題とする。
本発明の一態様は、絶縁面を有する基板上に設けられた半導体層と、半導体層と電気的に
接続された第１の電極を含む第１の配線と、半導体層と第１の電極を覆うように形成され
た絶縁膜と、半導体層上に絶縁膜を介して設けられた第２の電極を含む第２の配線とを有
し、第１の電極は、第１の導電層を有し、第１の配線は、第１の導電層と第２の導電層を
有し、第２の電極は、第３の導電層を有し、第２の配線は、第３の導電層と第４の導電層
とを有することを特徴とする半導体装置である。
また、本発明の一態様は、絶縁面を有する基板上に設けられた半導体層と、半導体層と接
続された第１の電極を含む第１の配線と、半導体層と第１の電極を覆うように形成された
絶縁膜と、半導体層上に絶縁膜を介して設けられた第２の電極を含む第２の配線と、第３
の配線とを有し、第１の電極は、第１の導電層を有し、第１の配線は、第１の導電層と第
２の導電層を有し、第２の電極は、第３の導電層を有し、第２の配線は、第３の導電層と
第４の導電層を有し、第３の配線は、第５の導電層と第６の導電層とを有することを特徴
とする半導体装置である。
上記において、第１の導電層及び第３の導電層は、透光性を有することが好ましい。また
、第２の導電層及び第４の導電層は、第１の導電層又は第３の導電層又は透光性を有する
導電層の導電率より高いことが好ましい。また、第２の導電層及び第４の導電層は、遮光
性を有することが好ましい。
また、上記において、半導体層は、インジウム、ガリウムまたは亜鉛を含む酸化物半導体
層であることが好ましい。
本明細書中で用いることができる酸化物半導体の一例としては、ＩｎＭＯ３（ＺｎＯ）ｍ
（ｍ＞０）で表記されるものがある。ここで、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニ
ッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は
複数の金属元素を示す。例えば、ＭとしてＧａが選択される場合には、Ｇａのみの場合の
他に、ＧａとＮｉや、ＧａとＦｅなど、Ｇａ以外の上記金属元素が選択される場合を含む
。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素とし
てＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある
。本明細書においては、上記酸化物半導体のうち、Ｍとして少なくともガリウムを含むも
のをＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体と呼び、当該材料を用いた薄膜をＩｎ−Ｇａ−
Ｚｎ−Ｏ系非単結晶膜と呼ぶことがある。
酸化物半導体として、上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系
、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−
Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ
系の酸化物半導体を適用することができる。これらの酸化物半導体に、結晶化を抑制し非
晶質状態を保持させる不純物を加えることによって、薄膜トランジスタの特性を安定化さ
せることができる。
なお、本発明の一態様で用いる半導体層は、透光性を有していればよい。透光性を有する
半導体層として、例えば、酸化物半導体を用いることができる。また、酸化物半導体以外
に、結晶性半導体（単結晶半導体若しくは多結晶半導体）、非晶質半導体、微結晶半導体
、マイクロクリスタル半導体、有機半導体等のいずれを用いてもよい。
さらに、上記において、第１の導電層及び第２の導電層などの加工に、多階調マスクを用
いることにより、１枚のマスク（レチクル）で、透光性を有する領域（光透過率の高い領
域）と、遮光性を有する領域（光透過率の低い領域）と、を形成することができる。これ
により、マスク数を増加させることなく、透光性を有する領域（光透過率の高い領域）と
、遮光性を有する領域（光透過率の低い領域）とを形成することができる。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、半導体回路、表示装置、電気光学装置、発光表示装置及び電子機器は全て半
導体装置に含まれる。
なお、本明細書中において表示装置とは、画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、及び表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路
）が直接実装されたモジュールも全て表示装置に含むものとする。
なお、スイッチは、様々な形態のものを用いることができる。例としては、電気的スイッ
チや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、
特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポー
ラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、Ｐ
ＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）などを用いることができ
る。または、これらを組み合わせた論理回路をスイッチとして用いることができる。
機械的なスイッチの例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、
ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある
。そのスイッチは、機械的に動かすことができる電極を有し、その電極が動くことによっ
て、導通と非導通とを制御して動作する。
スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして
動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流を
抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ
電流が少ないトランジスタとしては、ＬＤＤ領域を有するトランジスタやマルチゲート構
造を有するトランジスタ等がある。または、スイッチとして動作させるトランジスタのソ
ース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）の電位に近い値で動作す
る場合はＮチャネル型トランジスタを用いることが望ましい。反対に、ソース端子の電位
が、高電位側電源（Ｖｄｄなど）の電位に近い値で動作する場合はＰチャネル型トランジ
スタを用いることが望ましい。なぜなら、Ｎチャネル型トランジスタではソース端子が低
電位側電源の電位に近い値で動作するとき、Ｐチャネル型トランジスタではソース端子が
高電位側電源の電位に近い値で動作するとき、ゲートとソースの間の電圧の絶対値を大き
くできるため、スイッチとして、より正確な動作を行うことができるからである。さらに
、トランジスタがソースフォロワ動作をしてしまうことが少ないため、出力電圧の大きさ
が小さくなってしまうことが少ないからである。
なお、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を用いて、ＣＭＯＳ
型のスイッチをスイッチとして用いてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネ
ル型トランジスタまたはＮチャネル型トランジスタのどちらか一方のトランジスタが導通
すれば電流が流れるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力
信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。さら
に、スイッチをオンまたはオフさせるための信号の電圧振幅値を小さくすることができる
ので、消費電力を小さくすることもできる。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソース端子ま
たはドレイン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導
通を制御する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用
いる場合、スイッチは、導通を制御する端子を有していない場合がある。そのため、トラ
ンジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少
なくすることができる。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続
されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続され
ている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路
、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オードなど）が、ＡとＢとの間に１個以上接続されていてもよい。あるいは、ＡとＢとが
機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例えば
、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回
路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、
降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、
切り替え回路、増幅回路（信号振幅または電流量などを大きくできる回路、オペアンプ、
差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制
御回路など）が、ＡとＢとの間に１個以上接続されていてもよい。例えば、ＡとＢとの間
に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＡとＢとは
機能的に接続されているものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電気
的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続され
ている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別の
回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（つ
まり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むもの
とする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続され
ている、とのみ明示的に記載されている場合と同じであるとする。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装
置である発光装置は、様々な形態を用いたり、様々な素子を有することができる。例えば
、表示素子、表示装置、発光素子または発光装置としては、ＥＬ（エレクトロルミネッセ
ンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ
（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じ
て発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレ
ーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、デジタル
マイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチュー
ブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する
表示媒体を有することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプ
レイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（Ｆ
ＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏ
ｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装
置としては液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反
射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）、電子イン
クや電気泳動素子を用いた表示装置としては電子ペーパーがある。
なお、ＥＬ素子とは、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層とを有する素
子である。なお、ＥＬ層としては、１重項励起子からの発光（蛍光）を利用するもの、３
重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光）を利用
するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機物によっ
て形成されたもの、無機物によって形成されたもの、有機物によって形成されたものと無
機物によって形成されたものとを含むもの、高分子の材料、低分子の材料、高分子の材料
と低分子の材料とを含むものなどを有することができる。ただし、これに限定されず、Ｅ
Ｌ素子として様々なものを有することができる。
なお、電子放出素子とは、陰極に高電界を集中して電子を引き出す素子である。例えば、
電子放出素子として、スピント型、カーボンナノチューブ（ＣＮＴ）型、金属−絶縁体−
金属を積層したＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型、金属−絶縁
体−半導体を積層したＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）型、ＭＯＳ型、シリコン型、薄膜ダイオード型、ダイヤモンド型、金属−絶縁体
−半導体−金属型等の薄膜型、ＨＥＥＤ型、ＥＬ型、ポーラスシリコン型、表面伝導（Ｓ
ＣＥ）型などを有することができる。ただし、これに限定されず、電子放出素子として様
々なものを有することができる。
なお、液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素
子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液
晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御
される。なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチック
液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、
高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、
側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げること
ができる。また、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モ
ード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−
Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉ
ｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉ
ｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍ
ｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（
Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード
、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ
）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉ
ｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モー
ドなどを用いることができる。ただし、これに限定されず、液晶素子及びその駆動方式と
して様々なものを用いることができる。
なお、電子ペーパーとしては、分子により表示されるもの（光学異方性、染料分子配向な
ど）、粒子により表示されるもの（電気泳動、粒子移動、粒子回転、相変化など）、フィ
ルムの一端が移動することにより表示されるもの、分子の発色／相変化により表示される
もの、分子の光吸収により表示されるもの、電子とホールが結合して自発光により表示さ
れるものなどのことをいう。例えば、電子ペーパーの表示方法として、マイクロカプセル
型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、磁気ツイ
ストボール、円柱ツイストボール方式、帯電トナー、電子粉流体（株式会社ブリヂストン
の登録商標）、磁気泳動型、磁気感熱式、エレクトロウェッテイング、光散乱（透明／白
濁変化）、コレステリック液晶／光導電層、コレステリック液晶、双安定性ネマチック液
晶、強誘電性液晶、２色性色素・液晶分散型、可動フィルム、ロイコ染料による発消色、
フォトクロミック、エレクトロクロミック、エレクトロデポジション、フレキシブル有機
ＥＬなどを用いることができる。ただし、これに限定されず、電子ペーパー及びその表示
方法として様々なものを用いることができる。ここで、マイクロカプセル型電気泳動を用
いることによって、電気泳動方式の欠点である泳動粒子の凝集、沈殿を解決することがで
きる。電子粉流体は、高速応答性、高反射率、広視野角、低消費電力、メモリ性などのメ
リットを有する。
なお、プラズマディスプレイパネルは、電極を表面に形成した基板と、電極及び微小な溝
を表面に形成し且つ溝内に蛍光体層を形成した基板とを狭い間隔で対向させて、希ガスを
封入した構造を有する。あるいは、プラズマディスプレイパネルは、プラズマチューブを
上下からフィルム状の電極で挟み込んだ構造とすることも可能である。プラズマチューブ
とは、ガラスチューブ内に、放電ガス、ＲＧＢそれぞれの蛍光体などを封止したものであ
る。なお、電極間に電圧をかけることによって紫外線を発生させ、蛍光体を光らせること
で、表示を行うことができる。なお、プラズマディスプレイパネルとしては、ＤＣ型ＰＤ
Ｐ、ＡＣ型ＰＤＰでもよい。ここで、プラズマディスプレイパネルの駆動方式としては、
ＡＷＳ（Ａｄｄｒｅｓｓ Ｗｈｉｌｅ Ｓｕｓｔａｉｎ）駆動、サブフレームをリセット
期間、アドレス期間、維持期間に分割するＡＤＳ（Ａｄｄｒｅｓｓ Ｄｉｓｐｌａｙ Ｓ
ｅｐａｒａｔｅｄ）駆動、ＣＬＥＡＲ（ＨＩ‐ＣＯＮＴＲＡＳＴ＆ＬＯＷ ＥＮＥＲＧＹ
ＡＤＤＲＥＳＳ＆ＲＥＤＵＣＴＩＯＮ ＯＦ ＦＡＬＳＥ ＣＯＮＴＯＵＲ ＳＥＱＵ
ＥＮＣＥ）駆動、ＡＬＩＳ（Ａｌｔｅｒｎａｔｅ Ｌｉｇｈｔｉｎｇ ｏｆ Ｓｕｒｆａ
ｃｅｓ）方式、ＴＥＲＥＳ（Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｒｅｃｉｐｒｏｃａｌ Ｓｕ
ｓｔａｉｎｅｒ）駆動などを用いることができる。ただし、これに限定されず、プラズマ
ディスプレイパネルの駆動方式として様々なものを用いることができる。
なお、光源を必要とする表示装置、例えば、液晶ディスプレイ（透過型液晶ディスプレイ
、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射
型液晶ディスプレイ）、グレーティングライトバルブ（ＧＬＶ）を用いた表示装置、デジ
タルマイクロミラーデバイス（ＤＭＤ）を用いた表示装置などの光源としては、エレクト
ロルミネッセンス、冷陰極管、熱陰極管、ＬＥＤ、レーザー光源、水銀ランプなどを用い
ることができる。ただし、これに限定されず、光源として様々なものを用いることができ
る。
なお、トランジスタとして、様々な形態のトランジスタを用いることができる。よって、
用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結晶シリコン、微
結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなど
に代表される非単結晶半導体膜及び単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）
などを用いることができる。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結
晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の
大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そ
のため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。さらに
、製造温度が低いため、耐熱性の低い基板を用いることができる。そのため、透光性を有
する基板上にトランジスタを製造できる。そして、透光性を有する基板上のトランジスタ
を用いて表示素子での光の透過を制御することができる。あるいは、トランジスタの膜厚
が薄いため、トランジスタを構成する膜の一部は、光を透過させることができる。そのた
め、開口率を向上させることができる。
なお、多結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結
晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。その
結果、ゲートドライバ回路（走査線駆動回路）やソースドライバ回路（信号線駆動回路）
、信号処理回路（信号生成回路、ガンマ補正回路、ＤＡ変換回路など）を基板上に一体形
成することができる。
なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結
晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。この
とき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることも
可能である。その結果、ソースドライバ回路の一部（アナログスイッチなど）およびゲー
トドライバ回路（走査線駆動回路）を基板上に一体形成することができる。さらに、結晶
化のためにレーザー照射を行わない場合は、シリコンの結晶性のムラを抑えることができ
る。そのため、画質の向上した画像を表示することができる。
ただし、触媒（ニッケルなど）を用いずに、多結晶シリコンや微結晶シリコンを製造する
ことは可能である。
なお、シリコンの結晶性を、多結晶または微結晶などへと向上させることは、パネル全体
で行うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シリ
コンの結晶性を向上させてもよい。選択的に結晶性を向上させることは、レーザー光を選
択的に照射することなどにより可能である。例えば、画素以外の領域である周辺回路領域
にのみ、レーザー光を照射してもよい。または、ゲートドライバ回路、ソースドライバ回
路等の領域にのみ、レーザー光を照射してもよい。あるいは、ソースドライバ回路の一部
（例えば、アナログスイッチ）の領域にのみ、レーザー光を照射してもよい。その結果、
回路を高速に動作させる必要がある領域にのみ、シリコンの結晶化を向上させることがで
きる。画素領域は、高速に動作させる必要性が低いため、結晶性が向上されなくても、問
題なく画素回路を動作させることができる。結晶性を向上させる領域が少なくて済むため
、製造工程も短くすることができ、スループットが向上し、製造コストを低減させること
ができる。必要とされる製造装置の数も少ない数で製造できるため、製造コストを低減さ
せることができる。
または、半導体基板やＳＯＩ基板などを用いてトランジスタを形成することができる。こ
れらにより、特性やサイズや形状などのバラツキが少なく、電流供給能力が高く、サイズ
の小さいトランジスタを製造することができる。これらのトランジスタを用いると、回路
の低消費電力化、又は回路の高集積化を図ることができる。
または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ、
ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ）などの化合物半導体または酸化物半導体を有するト
ランジスタや、さらに、これらの化合物半導体または酸化物半導体を薄膜化した薄膜トラ
ンジスタなどを用いることができる。これらにより、製造温度を低くでき、例えば、室温
でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラ
スチック基板やフィルム基板に直接トランジスタを形成することができる。なお、これら
の化合物半導体または酸化物半導体を、トランジスタのチャネル形成領域に用いるだけで
なく、それ以外の用途で用いることもできる。例えば、これらの化合物半導体または酸化
物半導体を抵抗素子、画素電極、透光性を有する電極として用いることができる。さらに
、それらをトランジスタと同時に成膜又は形成できるため、コストを低減できる。
または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることができ
る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができ
る。マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタの
レイアウトを容易に変更することができる。さらに、レジストを用いる必要がないので、
材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を付けるため、全
面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストに
できる。
または、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができ
る。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。
このような基板を用いた半導体装置は、衝撃に強くすることができる。
さらに、様々な構造のトランジスタを用いることができる。例えば、ＭＯＳ型トランジス
タ、接合型トランジスタ、バイポーラトランジスタなどをトランジスタとして用いること
ができる。ＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくす
ることができる。よって、複数のトランジスタを搭載することができる。バイポーラトラ
ンジスタを用いることにより、大きな電流を流すことができる。よって、高速に回路を動
作させることができる。
なお、ＭＯＳ型トランジスタ、バイポーラトランジスタなどを１つの基板に混在させて形
成してもよい。これにより、低消費電力、小型化、高速動作などを実現することができる
。
その他、様々なトランジスタを用いることができる。
なお、トランジスタは、様々な基板を用いて形成することができる。基板の種類は、特定
のものに限定されることはない。その基板としては、例えば、単結晶基板（例えばシリコ
ン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレ
ス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タング
ステン・ホイルを有する基板、可撓性基板などを用いることができる。ガラス基板の一例
としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどがある。可撓性基
板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート
（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリ
ル等の可撓性を有する合成樹脂などがある。他にも、貼り合わせフィルム（ポリプロピレ
ン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなど）、繊維状な材料を含む
紙、基材フィルム（ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、紙類等
）などがある。または、ある基板を用いてトランジスタを形成し、その後、別の基板にト
ランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置
される基板としては、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基
板、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、
合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キ
ュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、ゴム基板、ステンレス
・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることができる。あ
るいは、人などの動物の皮膚（表皮、真皮）又は皮下組織を基板として用いてもよい。ま
たは、ある基板を用いてトランジスタを形成し、その基板を研磨して薄くしてもよい。研
磨される基板としては、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック
基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いる
ことができる。これらの基板を用いることにより、特性のよいトランジスタの形成、消費
電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は
薄型化を図ることができる。
なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない
。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。マルチゲ
ート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に
接続された構成となる。マルチゲート構造により、オフ電流の低減、トランジスタの耐圧
向上（信頼性の向上）を図ることができる。あるいは、マルチゲート構造により、飽和領
域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があ
まり変化せず、電圧・電流特性の傾きをフラットにすることができる。電圧・電流特性の
傾きがフラットである特性を利用すると、理想的な電流源回路や、非常に高い抵抗値をも
つ能動負荷を実現することができる。その結果、特性のよい差動回路やカレントミラー回
路を実現することができる。
別の例として、チャネルの上下にゲート電極が配置されている構造を適用することができ
る。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域
が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極
が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図
ることができる。なお、チャネルの上下にゲート電極が配置される構成にすることにより
、複数のトランジスタが並列に接続されたような構成となる。
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が
配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた
構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成も
適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極が
重なっている構造も適用できる。チャネル領域（もしくはその一部）にソース電極やドレ
イン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることによ
り動作が不安定になることを防ぐことができる。あるいは、ＬＤＤ領域を設けた構造を適
用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向
上（信頼性の向上）を図ることができる。あるいは、ＬＤＤ領域を設けることにより、飽
和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流
があまり変化せず、電圧・電流特性の傾きをフラットにすることができる。
なお、トランジスタは、様々なタイプを用いることができ、様々な基板を用いて形成させ
ることができる。したがって、所定の機能を実現させるために必要な回路の全てを、同一
の基板に形成することも可能である。例えば、所定の機能を実現させるために必要な回路
の全てを、ガラス基板、プラスチック基板、単結晶基板、またはＳＯＩ基板などの様々な
基板を用いて形成することも可能である。所定の機能を実現させるために必要な回路の全
てが同じ基板を用いて形成されていることにより、部品点数の削減によるコストの低減、
又は回路部品との接続点数の低減による信頼性の向上を図ることができる。あるいは、所
定の機能を実現させるために必要な回路の一部が、ある基板に形成され、所定の機能を実
現させるために必要な回路の別の一部が、別の基板に形成されていることも可能である。
つまり、所定の機能を実現させるために必要な回路の全てが同じ基板を用いて形成されて
いなくてもよい。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基
板上にトランジスタにより形成され、所定の機能を実現させるために必要な回路の別の一
部は、単結晶基板に形成され、単結晶基板を用いて形成されたトランジスタで構成された
ＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）でガラス基板に接続して、ガラス基
板上にそのＩＣチップを配置することも可能である。あるいは、そのＩＣチップをＴＡＢ
（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板
と接続することも可能である。このように、回路の一部が同じ基板に形成されていること
により、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信
頼性の向上を図ることができる。あるいは、駆動電圧が高い部分及び駆動周波数が高い部
分の回路は、消費電力が大きくなってしまうので、そのような部分の回路は同じ基板に形
成せず、そのかわりに、例えば、単結晶基板にその部分の回路を形成して、その回路で構
成されたＩＣチップを用いるようにすれば、消費電力の増加を防ぐことができる。
なお、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例とし
ては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。
従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合
には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるもの
とする。なお、色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の
色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）とすることも可能である
。あるいは、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱
色などを一色以上追加することも可能である。あるいは、例えば、ＲＧＢの中の少なくと
も一色に類似した色を、ＲＧＢに追加することも可能である。例えば、Ｒ、Ｇ、Ｂ１、Ｂ
２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し波長が異なっている。同
様に、Ｒ１、Ｒ２、Ｇ、Ｂとすることも可能である。このような色要素を用いることによ
り、より実物に近い表示を行うことができる。このような色要素を用いることにより、消
費電力を低減することができる。別の例としては、一つの色要素について、複数の領域を
用いて明るさを制御する場合は、その領域一つ分を一画素とすることも可能である。よっ
て、一例として、面積階調を行う場合または副画素（サブ画素）を有している場合、一つ
の色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するが、明る
さを制御する領域の一つ分を一画素とすることも可能である。よって、その場合は、一つ
の色要素は、複数の画素で構成されることとなる。あるいは、明るさを制御する領域が一
つの色要素の中に複数あっても、それらをまとめて、一つの色要素を１画素としてもよい
。よって、その場合は、一つの色要素は、一つの画素で構成されることとなる。あるいは
、一つの色要素について、複数の領域を用いて明るさを制御する場合、画素によって、表
示に寄与する領域の大きさが異なっている場合がある。あるいは、一つの色要素につき複
数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせるように
して、視野角を広げるようにしてもよい。つまり、一つの色要素について、複数個ある領
域が各々有する画素電極の電位が、各々異なっていることも可能である。その結果、液晶
分子に加わる電圧が各画素電極によって各々異なる。よって、視野角を広くすることがで
きる。
なお、一画素（三色分）と明示的に記載する場合は、ＲとＧとＢの三画素分を一画素と考
える場合であるとする。一画素（一色分）と明示的に記載する場合は、一つの色要素につ
き、複数の領域がある場合、それらをまとめて一画素と考える場合であるとする。
なお、画素は、マトリクス状に配置（配列）されている場合がある。ここで、画素がマト
リクスに配置（配列）されているとは、縦方向もしくは横方向において、画素が直線上に
並んで配置されている場合、又はギザギザな線上に配置されている場合を含む。よって、
例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置さ
れている場合、又は三つの色要素のドットがデルタ配置されている場合も含む。さらに、
ベイヤー配置されている場合も含む。なお、色要素のドット毎にその表示領域の大きさが
異なっていてもよい。これにより、低消費電力化、又は表示素子の長寿命化を図ることが
できる。
なお、画素に能動素子を有するアクティブマトリクス方式、または、画素に能動素子を有
しないパッシブマトリクス方式を用いることができる。
アクティブマトリクス方式では、能動素子（アクティブ素子、非線形素子）として、トラ
ンジスタだけでなく、さまざまな能動素子（アクティブ素子、非線形素子）を用いること
ができる。例えば、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）やＴＦＤ（
Ｔｈｉｎ Ｆｉｌｍ Ｄｉｏｄｅ）などを用いることも可能である。これらの素子は、製
造工程が少ないため、製造コストの低減、又は歩留まりの向上を図ることができる。さら
に、素子のサイズが小さいため、開口率を向上させることができ、低消費電力化や高輝度
化をはかることができる。
なお、アクティブマトリクス方式以外のものとして、能動素子（アクティブ素子、非線形
素子）を用いないパッシブマトリクス型を用いることも可能である。能動素子（アクティ
ブ素子、非線形素子）を用いないため、製造工程が少なく、製造コストの低減、又は歩留
まりの向上を図ることができる。能動素子（アクティブ素子、非線形素子）を用いないた
め、開口率を向上させることができ、低消費電力化や高輝度化をはかることができる。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子
を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレ
イン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソー
スとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソー
スまたはドレインであるかを限定することが困難である。そこで、ソース及びドレインと
して機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例と
しては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第
１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する場合
がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有
する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第２
端子などと表記する場合がある。
なお、ゲートとは、ゲート電極とゲート配線（ゲート線、ゲート信号線、走査線、走査信
号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極と
は、チャネル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部
分の導電膜のことを言う。なお、ゲート電極の一部は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）領域またはソース領域（またはドレイン領域）と、ゲート絶縁膜を介
してオーバーラップしている場合もある。ゲート配線とは、各トランジスタのゲート電極
の間を接続するための配線、各画素の有するゲート電極の間を接続するための配線、又は
ゲート電極と別の配線とを接続するための配線のことを言う。
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分（領域、導
電層、配線など）も存在する。そのような部分（領域、導電層、配線など）は、ゲート電
極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが
、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配
線の一部とチャネル領域がオーバーラップしている場合、その部分（領域、導電層、配線
など）はゲート配線として機能しているが、ゲート電極としても機能していることになる
。よって、そのような部分（領域、導電層、配線など）は、ゲート電極と呼んでも良いし
、ゲート配線と呼んでも良い。
なお、ゲート電極と同じ材料で形成され、ゲート電極と同じ島（アイランド）を形成して
つながっている部分（領域、導電層、配線など）も、ゲート電極と呼んでも良い。同様に
、ゲート配線と同じ材料で形成され、ゲート配線と同じ島（アイランド）を形成してつな
がっている部分（領域、導電層、配線など）も、ゲート配線と呼んでも良い。このような
部分（領域、導電層、配線など）は、厳密な意味では、チャネル領域とオーバーラップし
ていない場合、又は別のゲート電極と接続させる機能を有していない場合がある。しかし
、製造時の仕様などの関係で、ゲート電極またはゲート配線と同じ材料で形成され、ゲー
ト電極またはゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、
導電層、配線など）がある。よって、そのような部分（領域、導電層、配線など）もゲー
ト電極またはゲート配線と呼んでも良い。
なお、例えば、マルチゲートのトランジスタにおいて、１つのゲート電極と、別のゲート
電極とは、ゲート電極と同じ材料で形成された導電層で接続される場合が多い。そのよう
な部分（領域、導電層、配線など）は、ゲート電極とゲート電極とを接続させるための部
分（領域、導電層、配線など）であるため、ゲート配線と呼んでも良いが、マルチゲート
のトランジスタを１つのトランジスタと見なすこともできるため、ゲート電極と呼んでも
良い。つまり、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲ
ート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電層、配線な
ど）は、ゲート電極やゲート配線と呼んでも良い。さらに、例えば、ゲート電極とゲート
配線とを接続させている部分の導電層であって、ゲート電極またはゲート配線とは異なる
材料で形成された導電層も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
なお、ゲート端子とは、ゲート電極の部分（領域、導電層、配線など）または、ゲート電
極と電気的に接続されている部分（領域、導電層、配線など）について、その一部分のこ
とを言う。
なお、ある配線を、ゲート配線、ゲート線、ゲート信号線、走査線、走査信号線などと呼
ぶ場合、その配線にトランジスタのゲートが接続されていない場合もある。この場合、ゲ
ート配線、ゲート線、ゲート信号線、走査線、走査信号線は、トランジスタのゲートと同
じ層で形成された配線、トランジスタのゲートと同じ材料で形成された配線またはトラン
ジスタのゲートと同時に成膜された配線を意味している場合がある。例としては、保持容
量用配線、電源線、基準電位供給配線などがある。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線、ソース信号線、デ
ータ線、データ信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言
う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素な
ど）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物
が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は
、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソ
ース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソー
ス電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各トラン
ジスタのソース電極の間を接続するための配線、各画素の有するソース電極の間を接続す
るための配線、又はソース電極と別の配線とを接続するための配線のことを言う。
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分（領
域、導電層、配線など）も存在する。そのような部分（領域、導電層、配線など）は、ソ
ース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配
線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソ
ース配線の一部とソース領域とがオーバーラップしている場合、その部分（領域、導電層
、配線など）はソース配線として機能しているが、ソース電極としても機能していること
になる。よって、そのような部分（領域、導電層、配線など）は、ソース電極と呼んでも
良いし、ソース配線と呼んでも良い。
なお、ソース電極と同じ材料で形成され、ソース電極と同じ島（アイランド）を形成して
つながっている部分（領域、導電層、配線など）や、ソース電極とソース電極とを接続す
る部分（領域、導電層、配線など）も、ソース電極と呼んでも良い。さらに、ソース領域
とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同
じ材料で形成され、ソース配線と同じ島（アイランド）を形成してつながっている領域も
、ソース配線と呼んでも良い。このような部分（領域、導電層、配線など）は、厳密な意
味では、別のソース電極と接続させる機能を有していない場合がある。しかし、製造時の
仕様などの関係で、ソース電極またはソース配線と同じ材料で形成され、ソース電極また
はソース配線とつながっている部分（領域、導電層、配線など）がある。よって、そのよ
うな部分（領域、導電層、配線など）もソース電極またはソース配線と呼んでも良い。
なお、例えば、ソース電極とソース配線とを接続させている部分の導電層であって、ソー
ス電極またはソース配線とは異なる材料で形成された導電層も、ソース電極と呼んでも良
いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されて
いる部分（領域、導電層、配線など）について、その一部分のことを言う。
なお、ある配線を、ソース配線、ソース線、ソース信号線、データ線、データ信号線など
と呼ぶ場合、その配線にトランジスタのソース（ドレイン）が接続されていない場合もあ
る。この場合、ソース配線、ソース線、ソース信号線、データ線、データ信号線は、トラ
ンジスタのソース（ドレイン）と同じ層で形成された配線、トランジスタのソース（ドレ
イン）と同じ材料で形成された配線またはトランジスタのソース（ドレイン）と同時に成
膜された配線を意味している場合がある。例としては、保持容量用配線、電源線、基準電
位供給配線などがある。
なお、ドレインについては、ソースと同様である。
なお、半導体装置とは半導体素子（トランジスタ、ダイオード、サイリスタなど）を含む
回路を有する装置のことをいう。さらに、半導体特性を利用することで機能しうる装置全
般を半導体装置と呼んでもよい。または、半導体材料を有する装置のことを半導体装置と
言う。
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素子
を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周辺
駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の画
素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプな
どによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）で
接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良い
。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなど
が取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、表
示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチッ
プ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配線
基板（ＰＷＢ）を含んでいても良い。なお、表示装置は、偏光板または位相差板などの光
学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光
センサなどを含んでいても良い。
なお、照明装置は、バックライトユニット、導光板、プリズムシート、拡散シート、反射
シート、光源（ＬＥＤ、冷陰極管など）、冷却装置（水冷式、空冷式）などを有していて
も良い。
なお、発光装置とは、発光素子などを有している装置のことをいう。表示素子として発光
素子を有している場合は、発光装置は、表示装置の具体例の一つである。
なお、反射装置とは、光反射素子、光回折素子、光反射電極などを有している装置のこと
をいう。
なお、液晶表示装置とは、液晶素子を有している表示装置をいう。液晶表示装置には、直
視型、投写型、透過型、反射型、半透過型などがある。
なお、駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことを言う。例え
ば、ソース信号線から画素内への信号の入力を制御するトランジスタ（選択用トランジス
タ、スイッチング用トランジスタなどと呼ぶことがある）、画素電極に電圧または電流を
供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタなどは、駆動
装置の一例である。さらに、ゲート信号線に信号を供給する回路（ゲートドライバ、ゲー
ト線駆動回路などと呼ぶことがある）、ソース信号線に信号を供給する回路（ソースドラ
イバ、ソース線駆動回路などと呼ぶことがある）などは、駆動装置の一例である。
なお、表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、駆動装置など
は、互いに重複して有している場合がある。例えば、表示装置が、半導体装置および発光
装置を有している場合がある。あるいは、半導体装置が、表示装置および駆動装置を有し
ている場合がある。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的に
記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接し
てはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。こ
こで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、
など）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に記
載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直
接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが
形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単
層でもよいし、複層でもよい。
さらに、Ａの上方にＢが形成されている、と明示的に記載されている場合についても同様
であり、Ａの上にＢが直接接していることに限定されず、ＡとＢとの間に別の対象物が介
在する場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、と
いう場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して
別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成され
ている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよ
いし、複層でもよい。
なお、Ａの上にＢが形成されている、Ａ上にＢが形成されている、又はＡの上方にＢが形
成されている、と明示的に記載する場合、斜め上にＢが形成される場合も含むこととする
。
なお、Ａの下にＢが、あるいは、Ａの下方にＢが、の場合についても、同様である。
なお、明示的に単数として記載されているものについては、単数であることが望ましい。
ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として
記載されているものについては、複数であることが望ましい。ただし、これに限定されず
、単数であることも可能である。
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定さ
れない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態、又は実施例などを述べる目的で用いられる場合が
多く、これに限定されない。
なお、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通
常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等
により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されること
が好ましい。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと
区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部
材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「
第２の」又は「第３の」などと置き換えることが可能である。
なお、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、
「斜めに」、「奥に」、又は、「手前に」、などの空間的配置を示す語句は、ある要素又
は特徴と、他の要素又は特徴との関連を、図によって簡単に示すために用いられる場合が
多い。ただし、これに限定されず、これらの空間的配置を示す語句は、図に描く方向に加
えて、他の方向を含むことが可能である。例えば、Ａの上にＢ、と明示的に示される場合
は、ＢがＡの上にあることに限定されない。図中のデバイスは反転、又は１８０°回転す
ることが可能なので、ＢがＡの下にあることを含むことが可能である。このように、「上
に」という語句は、「上に」の方向に加え、「下に」の方向を含むことが可能である。た
だし、これに限定されず、図中のデバイスは様々な方向に回転することが可能なので、「
上に」という語句は、「上に」、及び「下に」の方向に加え、「横に」、「右に」、「左
に」、「斜めに」、「奥に」、又は、「手前に」などの他の方向を含むことが可能である
。
本発明の一態様において、透光性を有するトランジスタ又は透光性を有する容量素子を形
成することができる。そのため、画素内にトランジスタや容量素子を配置する場合であっ
ても、トランジスタや容量素子が形成された部分においても光を透過させることができる
ため、開口率を向上させることができる。さらに、トランジスタと素子（例えば、別のト
ランジスタ）とを接続する配線、または容量素子と素子（例えば、別の容量素子）とを接
続する配線は、抵抗率が低く導電率が高い材料を用いて形成することができるため、信号
の波形なまりを低減し、配線抵抗による電圧降下を低減することができる。
本発明の一態様に係る上面図及び断面図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る上面図及び断面図である。 本発明の一態様に係る上面図及び断面図である。 本発明の一態様に係る上面図である。 本発明の一態様に係る上面図及び断面図である。 本発明の一態様に係る上面図及び断面図である。 本発明の一態様に係る上面図である。 本発明の一態様に係る上面図及び断面図である。 本発明の一態様に係る上面図及び断面図である。 本発明の一態様に係る上面図である。 本発明の一態様に係る上面図及び断面図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る断面図である。 本発明の一形態に係る断面図である。 多階調マスクを説明する図である。 本発明の一態様に係る断面図である。 本発明の一態様に係るブロック図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る半導体装置を説明する回路図。 本発明の一態様に係る表示装置を説明する断面図である。 本発明の一態様に係る表示装置を説明する上面図及び断面図である。 本発明の一態様に係る表示装置を説明する上面図及び断面図である。 本発明の一態様に係る表示装置を説明する図である。 本発明の一態様に係る電子機器を説明する図である。 本発明の一態様に係る電子機器を説明する図である。 本発明の一態様に係る電子機器を説明する図である。 本発明の一態様に係る電子機器を説明する図である。 本発明の一態様に係る断面図である。 本発明の一態様に係る平面図である。 本発明の一態様に係る回路を説明する図。 本発明の一態様に係る回路を説明する図。 本発明の一態様に係る回路を説明する図。 本発明の一態様に係る表示素子の電位を説明する図。 本発明の一態様に係る表示画面を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
本明細書において、「膜」とは、全面に形成され、パターン形成されていないものをいう
。そして、「層」とは、レジストマスク等により所望の形状にパターン形成されたものを
いう。なお、前述のような「膜」と「層」の区別は便宜的に行うものであり、膜と層を特
に区別することなく用いることがある。また、積層膜の各層についても、膜と層を特に区
別することなく用いることがある。
また、本明細書において「第１」、「第２」、または「第３」等の数詞の付く用語は、要
素を区別するために便宜的に付与しているものであり、数的に限定するものではなく、ま
た配置及び段階の順序を限定するものでもない。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。
なお、ある一つの実施の形態において述べる図または文章において、その一部分を取り出
して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図また
は文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一
態様として開示されているものであり、発明の一態様を構成することが可能であるものと
する。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子
（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、
基板、モジュール、装置、固体、液体、気体、動作方法、製造方法などが単数又は複数記
載された図面（断面図、平面図、回路図、ブロック図、フローチャート、工程図、斜視図
、立面図、配置図、タイミングチャート、構造図、模式図、グラフ、表、光路図、ベクト
ル図、状態図、波形図、写真、化学式など）または文章において、その一部分を取り出し
て、発明の一態様を構成することが可能であるものとする。
（実施の形態１）
本実施の形態では、半導体装置及びその作製工程について、図１乃至図１５を用いて説明
する。
図１に、本実施の形態の半導体装置を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図
１（Ａ）におけるＡ−Ｂで切断した断面図である。
図１（Ａ）に示す半導体装置は、１の方向に配置された複数の配線（例えば、ゲート配線
及び容量配線）と、２の方向に配置された複数の配線（例えば、ソース配線）と、それら
の配線の交差部付近の複数のトランジスタと、を有する画素部を含んでいる。なお、１の
方向に配置された配線と２の方向に配置された配線とは直交していることが望ましい。な
お、本明細書において、画素部とは、複数のゲート配線及び複数のソース配線に囲まれた
領域のことを指す。
図１に示すトランジスタ１５０は、絶縁面を有する基板１００上に、半導体層１０３ａと
、半導体層１０３ａ上に設けられたソース電極又はドレイン電極として機能する導電層１
０６ａ、１０６ｂと、ソース電極又はドレイン電極として機能する導電層１０６ａ、１０
６ｂ上に設けられたゲート絶縁膜１１０と、ゲート絶縁膜１１０上に設けられ、かつ、導
電層１０６ａ、１０６ｂの間に設けられたゲート電極として機能する導電層１１３ａとで
構成されている。よって、トランジスタ１５０は、いわゆるトップゲート型のトランジス
タである。ただし、チャネル（半導体層１０３ａ）の下側に、ゲート電極が配置されても
よい。半導体層１０３ａは、酸化物を有することが好ましい。ただし、これに限定されず
、半導体層が酸化物を有していなくてもよい。例えば、半導体層１０３ａとして、シリコ
ン、ガリウムヒ素、化合物半導体、有機半導体、カーボンナノチューブなどを用いて形成
することが可能である。
また、トランジスタ１５０を構成する半導体層１０３ａと、ゲート電極として機能する導
電層１１３ａと、ソース電極又はドレイン電極として機能する導電層１０６ａ、１０６ｂ
等のうちの一部又は全部を、透光性を有する材料を用いて形成している。このように、ト
ランジスタ１５０を構成する半導体層と導電層等のうちの一部又は全部を、透光性を有す
る材料を用いて形成することにより、トランジスタが形成された部分において光を透過さ
せることができるため、画素部の開口率を向上させることができる。
なお、上記において透光性を有するとは、少なくとも、導電層１０９ａや導電層１１６ａ
と比較して、可視域（４００ｎｍ〜８００ｎｍ程度）における光の透過率が高いことを意
味する。
通常、素子と素子、例えば、トランジスタとトランジスタとを接続する配線は、ゲート電
極、ソース電極又はドレイン電極を構成する導電層をそのまま引き延ばし、同じ島（アイ
ランド）で形成される場合が多い。したがって、トランジスタのゲートと、別のトランジ
スタのゲートと、を接続する配線（ゲート配線と呼ぶ）は、トランジスタのゲート電極と
同じ層構造や同じ材料で形成されていることが多く、トランジスタのソースと別のトラン
ジスタのソースとを接続する配線（ソース配線と呼ぶ）は、トランジスタのソース電極と
同じ層構造や同じ材料で形成されていることが多い。したがって、ゲート電極並びにソー
ス電極もしくはドレイン電極として、透光性を有する材料を用いて形成した場合、ゲート
配線およびソース配線はゲート電極並びにソース電極もしくはドレイン電極と同様、透光
性を有する材料を用いて形成されることとなる。
透光性を有する材料、例えば、インジウムスズ酸化物、インジウム亜鉛酸化物、インジウ
ムスズ亜鉛酸化物などは、遮光性及び反射性を有する材料、例えば、アルミニウム、モリ
ブデン、チタン、タングステン、ネオジム、銅、銀、クロムなどと比較して、導電率が低
い傾向がある。したがって、透光性を有する材料を用いて配線を形成すると、配線抵抗が
高くなってしまう。例えば、大型の表示装置を製造する場合、配線が長くなるため、配線
抵抗が非常に高くなる。配線抵抗が高くなると、その配線を伝搬していく信号の波形なま
りが生じ、配線抵抗による電圧降下によって、供給される電圧が小さくなる。そのため、
正確な電圧や電流を供給することが困難となってしまい、正常な表示や動作を行うことが
困難となるおそれがある。
そこで、トランジスタ１５０のゲート電極と電気的に接続されるゲート配線は、透光性を
有する導電層１１３ａと、遮光性を有する導電層１１６ａとで積層する。そして、トラン
ジスタ１５０のソース電極又はドレイン電極と電気的に接続されるソース配線は、透光性
を有する導電層１０６ａと、遮光性を有する導電層１０９ａとで積層する。つまり、トラ
ンジスタ１５０のゲート電極は、透光性を有する導電層１１３ａの一部で形成されている
。そして、トランジスタ１５０のソース電極又はドレイン電極は、透光性を有する導電層
１０６ａの一部で形成されている。
導電層１１３ａの光透過率は、十分に高いことが望ましい。また、導電層１１３ａの光透
過率は、導電層１１６ａの光透過率よりも高いことが望ましい。
また、導電層１１６ａの抵抗率は十分に低く、導電率は十分に高いことが望ましい。また
、導電層１１６ａの抵抗率は、導電層１１３ａの抵抗率よりも低いことが望ましい。ただ
し、導電層１１６ａは、導電層として機能するため、導電層１１６ａの抵抗率は、絶縁層
の抵抗率よりも低いことが望ましい。
ゲート配線又はソース配線を、透光性を有する導電層と遮光性を有する導電層とで積層す
ることにより、配線抵抗を低減させることができる。また、配線抵抗を低減させることに
よって、信号の波形なまりを低減し、配線抵抗による電圧降下を低減させることができる
。また、配線抵抗による電圧降下を低減させることにより、正確な電圧や電流を供給する
ことができる。これにより、大型の表示装置を製造することが可能となる。また、ゲート
配線又はソース配線は、遮光性を有する導電層を用いて構成されているため、画素間を遮
光することができる。つまり、行方向に配置されたゲート配線と、列方向に配置されたソ
ース配線とによって、ブラックマトリクスを用いることなく画素間の隙間を遮光すること
ができる。ただし、ブラックマトリクスを用いることは可能である。
また、表示性能の面から、画素には大きな容量素子を持たせるとともに、高開口率化が求
められている。各画素が高い開口率を持つことにより光利用効率が向上し、表示装置の省
電力化および小型化が達成できる。近年、画素サイズの微細化が進み、より高精細な画像
が求められている。しかし、画素サイズの微細化によって、１つの画素に占めるトランジ
スタ及び配線の形成面積が大きくなり、画素の開口率を低減させている。そこで、規定の
画素サイズの中で高開口率を得るためには、画素の回路構成に必要な要素を効率よくレイ
アウトすることが不可欠である。
本発明の一態様に係る容量配線は、ゲート配線と同じ１の方向に配置されており、画素領
域では、透光性を有する導電層１１３ｂで形成することが望ましい。そして、ソース配線
と重なる領域では、導電率を高くするために透光性を有する導電層１１３ｂと、遮光性を
有する導電層１１６ｂとを積層させてもよい。また、容量配線には、保持容量部１６０が
形成されている。保持容量部１６０は、トランジスタ１５０のソース電極又はドレイン電
極のいずれか一方（導電層１０６ｂ）に接続されている。保持容量部１６０は、ゲート絶
縁膜１１０を誘電体として、電極として機能する導電層１０６ｂと導電層１１３ｂとで構
成されている。なお、画素電極と導電層１１３ｂとの間にも容量が形成されるため、その
容量も保持容量とすることができる。
本実施の形態では、容量配線の幅とゲート配線の幅が同じになるように形成する例を示す
が、容量配線の幅とゲート配線の幅が異なるように形成してもよい。容量配線の幅は、ゲ
ート配線の幅よりも広くすることが好ましい。容量配線の幅を広くすることにより、保持
容量部１６０の面積を大きくすることができる。
このようにして、保持容量部１６０を、透光性を有する導電層１０６ｂ、導電層１１３ｂ
とで構成することにより、保持容量部１６０が形成された部分においても光を透過させる
ことができるため、開口率を向上させることができる。また、保持容量部１６０を、透光
性を有する導電層で構成することにより、開口率を下げることなく保持容量部１６０を大
きくすることができるため、トランジスタがオフになったときでも、画素電極の電位保持
特性が向上し、表示品質が向上する。また、フィードスルー電位を小さくすることができ
る。または、ノイズに対する耐性が向上するため、クロストークを低減することが可能と
なる。また、正確な電圧にできるので、ちらつきも低減することが可能となる。画素の回
路構成に必要な回路要素を効率よくレイアウトすることができる。
また、図１に示すトランジスタ１５０は、液晶表示装置、またはＥＬ表示装置に代表され
る発光表示装置の画素部に設けられる画素トランジスタに適用することができる。そのた
め、図１では、ゲート絶縁膜１１０、絶縁膜１１７にコンタクトホール１３０が設けられ
、絶縁膜１１７上に画素電極層（透光性を有する導電層１１９ａ、１１９ｃ）が設けられ
、ゲート絶縁膜１１０、絶縁膜１１７に設けられたコンタクトホール１３０を介して、画
素電極層（透光性を有する透明導電層１１９ａ）と、導電層１０６ｂと、が接続されてい
る。
次に、半導体装置の作製工程の一例について、図２乃至図５を用いて説明する。
はじめに、絶縁面を有する基板１００上に酸化物半導体膜１０１を形成する（図２（Ａ）
、（Ｂ）参照）。
絶縁面を有する基板１００としては、例えば、液晶表示装置などに使用される可視光透過
性を有するガラス基板を用いることができる。上記のガラス基板は無アルカリガラス基板
であることが好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス
、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられて
いる。他にも、絶縁面を有する基板１００として、セラミック基板、石英基板やサファイ
ア基板などの絶縁体でなる絶縁性基板、珪素などの半導体材料でなる半導体基板の表面を
絶縁材料で被覆したもの、金属やステンレスなどの導電体でなる導電性基板の表面を絶縁
材料で被覆したもの、などを用いることができる。なお、ＰＥＴ（ｐｏｌｙｅｔｈｙｌｅ
ｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ ポリエチレンテレフタレート）等のプラスチック基
板も用いることができる。
絶縁表面を有する基板１００上に下地膜となる絶縁膜を設けてもよい。絶縁膜は、基板１
００からのアルカリ金属（Ｌｉ、Ｃｓ、Ｎａ等）やアルカリ土類金属（Ｃａ、Ｍｇ等）や
他の金属元素などの不純物の拡散を防止する機能を有する。なお、Ｎａは、５×１０１９
／ｃｍ３以下、好ましくは１×１０１８／ｃｍ３以下とする。絶縁膜は、窒化シリコン膜
、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒
化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜から選ばれた単層
構造または複数の膜による積層構造により形成することができる。より好ましくは、窒化
シリコン膜上に酸化シリコン膜を設けることが望ましい。窒化シリコン膜を用いることに
より、不純物の拡散を十分に防止することができる。また、その上に酸化シリコン膜を設
けることにより、窒化シリコン膜が半導体層と接することを避けることが可能となる。窒
化シリコン膜と半導体層とが接すると、半導体層が水素化される可能性があるためである
。ただし、これに限定されず、窒化シリコン膜と半導体層とが接することは可能である。
酸化物半導体膜１０１を形成する酸化物半導体としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞
０）で表記される構造の酸化物半導体を用いるのが好ましく、特にＩｎ−Ｇａ−Ｚｎ−Ｏ
系酸化物半導体を用いるのが好ましい。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニ
ッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は
複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧ
ａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体
において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移
金属元素、又は該遷移金属の酸化物が含まれているものがある。本明細書においては、Ｉ
ｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体のうち、Ｍとして少な
くともＧａを含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体と呼び、該
薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の結晶構造は、ＸＲＤ（Ｘ線回折）分析により、アモ
ルファス構造が観察される。なお、分析に用いたサンプルのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単
結晶膜は、スパッタ法で成膜した後、熱処理を２００℃〜５００℃、代表的には、３００
℃〜４００℃で１０分〜１００分行っている。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を薄膜トランジスタの活性層として用いることにより
、ゲート電圧±２０Ｖにおいて、オンオフ比が１０９以上、移動度が１０ｃｍ２／Ｖ・ｓ
以上の電気的特性を有する薄膜トランジスタを作製することができる。
ただし、酸化物半導体膜１０１は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造
の酸化物半導体膜に限られるものではない。例えば、酸化インジウム（ＩｎＯｘ）、酸化
亜鉛（ＺｎＯｘ）、酸化錫（ＳｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウム
スズ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、酸化シリコンを含む酸化インジウ
ムスズ（ＩＴＳＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等を有する酸化物半導体膜
を用いてもよい。
酸化物半導体膜１０１の膜厚は、５０ｎｍ以上とし、好ましくは６０ｎｍ〜１５０ｎｍと
する。また、酸化物半導体膜１０１は、後に形成されるソース電極又はドレイン電極とし
て機能する導電層１０６ａ、１０６ｂの間に、導電層１０６ａ、１０６ｂと重なる領域よ
りも膜厚の薄い領域を有する場合がある。これは、導電層１０６ａ、１０６ｂをエッチン
グするときに、半導体層１０３ａの一部もエッチングされることにより生ずるものである
。よって、酸化物半導体膜１０１の膜厚を５０ｎｍ以上とすることにより、チャネル形成
領域がエッチングによりなくなってしまうことを防止できる。
酸化物半導体膜１０１のキャリア濃度範囲は１×１０１７／ｃｍ３未満（より好ましくは
１×１０１１／ｃｍ３以上）が好ましい。酸化物半導体膜１０１のキャリア濃度範囲が上
記の範囲を超えると、薄膜トランジスタがノーマリーオンとなる恐れがある。
酸化物半導体膜１０１には、絶縁性の不純物を含ませても良い。当該不純物として、酸化
シリコン、酸化ゲルマニウム、酸化アルミニウムなどに代表される絶縁性酸化物、窒化シ
リコン、窒化アルミニウムなどに代表される絶縁性窒化物、または酸窒化シリコン、酸窒
化アルミニウムなどの絶縁性酸窒化物が適用される。
これらの絶縁性酸化物、絶縁性窒化物または絶縁性酸窒化物は、酸化物半導体の電気伝導
性を損なわない濃度で酸化物半導体に添加される。
酸化物半導体膜１０１に絶縁性の不純物を含ませることにより、該酸化物半導体膜１０１
の結晶化を抑制することができる。酸化物半導体膜１０１の結晶化を抑制することにより
、薄膜トランジスタの特性を安定化することが可能となる。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸化シリコンなどの不純物を含ませてお
くことで、３００℃乃至６００℃の熱処理を行っても、該酸化物半導体の結晶化又は微結
晶粒の生成を防ぐことができる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体をチャネル形成領域とする薄膜トランジスタの製造
過程では、熱処理を行うことでＳ値（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ ｖａｌｕ
ｅ）や電界効果移動度を向上させることが可能であるが、そのような場合でも薄膜トラン
ジスタがノーマリーオンになってしまうのを防ぐことができる。また、当該薄膜トランジ
スタに熱ストレス、バイアスストレスが加わった場合でも、しきい値電圧の変動を防ぐこ
とができる。
酸化物半導体膜１０１に適用する酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−
Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓ
ｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ
−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を適用することができる。また、これら
の酸化物半導体に結晶化を抑制し非晶質状態を保持させる不純物を加えることによって、
薄膜トランジスタの特性を安定化させることができる。
本発明の一態様で用いる半導体層は、透光性を有していればよく、酸化物半導体以外に、
結晶性半導体（単結晶半導体若しくは多結晶半導体）、非晶質半導体、微結晶半導体、マ
イクロクリスタル半導体、有機半導体等のいずれを用いてもよい。
なお、基板１００上に絶縁膜を形成した場合、酸化物半導体膜１０１を形成する前に、絶
縁膜の表面にプラズマ処理を行ってもよい。プラズマ処理を行うことにより、絶縁膜の表
面に付着しているゴミ（パーティクルなど）を除去することができる。
プラズマ処理を行う際に、パルス直流（ＤＣ）電源を用いると、ゴミを軽減でき、膜厚分
布も均一となるため好ましい。また、上述したプラズマ処理を行った後、大気に曝すこと
なく酸化物半導体膜１０１を形成することにより、絶縁膜と酸化物半導体膜１０１の界面
にゴミや水分が付着することを抑制することができる。
また、スパッタ装置として、材料の異なるターゲットを複数設置できる多元スパッタ装置
を用いてもよい。多元スパッタ装置では、同一チャンバーで異なる膜を積層形成すること
も、同一チャンバーで複数種類の材料を同時にスパッタして一の膜を形成することもでき
る。さらに、チャンバー内部に磁界発生機構を備えたマグネトロンスパッタ装置を用いる
方法（マグネトロンスパッタ法）や、マイクロ波を用いて発生させたプラズマを用いるＥ
ＣＲスパッタ法等を用いてもよい。また、成膜中にターゲット物質とスパッタガス成分と
を化学反応させてそれらの化合物を形成するリアクティブスパッタ法や、成膜中に基板に
も電圧をかけるバイアススパッタ法等を用いてもよい。
次に、酸化物半導体膜１０１上にレジストマスク１０２を形成し、当該レジストマスク１
０２を用いて酸化物半導体膜１０１を選択的にエッチングして、島状の半導体層１０３ａ
を形成する（図２（Ｃ）、（Ｄ）参照）。レジストマスクの形成にスピンコート法を用い
る場合、レジスト膜の均一性の向上のため、大量のレジスト材料や、大量の現像液が使用
され、余分な材料の消費量が多い。特に基板が大型化すると、スピンコート法を用いる成
膜方法では、大型の基板を回転させる機構が大規模となる点、材料液のロス及び廃液量が
多い点で、大量生産上不利である。また、矩形の基板をスピンコートさせると回転軸を中
心とする円形のムラが塗布膜に生じやすい。そこで、インクジェット法などの液滴吐出法
やスクリーン印刷法などを用いて選択的にレジスト材料膜を形成し、露光を行ってレジス
トマスクを形成することが好ましい。選択的にレジスト材料膜を形成することによって、
レジスト材料の使用量の削減が図れるため大幅なコストダウンが実現でき、１０００ｍｍ
×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大
面積基板にも対応できる。ただし、これに限定されない。
この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いること
ができる。ここでは、酢酸と硝酸と燐酸との混合液を用いたウエットエッチングにより、
酸化物半導体膜１０１の不要な部分を除去して、島状の半導体層１０３ａを形成する。な
お、上記エッチングの後にはレジストマスク１０２は除去する。また、ウエットエッチン
グに用いるエッチャントは酸化物半導体膜１０１をエッチングできるものであればよく、
上述したものに限られない。ドライエッチングを行う場合は、塩素を含有するガス、又は
塩素を含有するガスに酸素が添加されたガスを用いることが好ましい。塩素と酸素を含有
するガスを用いることで、下地膜として機能する絶縁膜と、酸化物半導体膜１０１とのエ
ッチング選択比がとりやすく、絶縁膜へのダメージを十分に低減できるためである。
また、ドライエッチングに用いるエッチング装置としては、反応性イオンエッチング法（
ＲＩＥ法）を用いたエッチング装置や、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓ
ｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いることができる。ま
た、ＩＣＰエッチング装置と比べて広い面積に渡って一様な放電が得られやすいドライエ
ッチング装置としては、上部電極を接地させ、下部電極に１３．５６ＭＨｚの高周波電源
を接続し、さらに下部電極に３．２ＭＨｚの低周波電源を接地したＥＣＣＰ（Ｅｎｈａｎ
ｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）モードのエッチン
グ装置がある。このＥＣＣＰモードのエッチング装置であれば、例えば、基板として第１
０世代の３ｍを超えるサイズの基板を用いる場合にも対応することができる。
その後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うと良い。こ
こでは、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により半導体層１
０３ａを構成するＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の原子レベルの再配列が行われる
。この熱処理（光アニール等も含む）は、半導体層１０３ａ中におけるキャリアの移動を
阻害する歪みを解放できる点で重要である。なお、上記の熱処理を行うタイミングは、半
導体層１０３ａの形成後であれば特に限定されない。
次に、島状の半導体層１０３ａ上に、導電膜１０４を形成する（図２（Ｅ）、（Ｆ）参照
）。
導電膜１０４は、インジウム錫酸化物（ＩＴＯ）、酸化シリコンを含むインジウム錫酸化
物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛（ＺｎＯ）、窒化チタン等を用い
ることができる。また、酸化亜鉛を含むインジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ
Ｏｘｉｄｅ：ＩＺＯ）、ガリウム（Ｇａ）を含む酸化亜鉛、酸化スズ（ＳｎＯ２）、酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物なども用い
てもよい。導電膜１０４は、上述の材料をスパッタリング法により、単層構造又は２層以
上の積層構造で形成することができる。ただし、積層構造とする場合には、複数の膜の全
ての光透過率が十分に高いことが望ましい。
次に、導電膜１０４上にレジストマスク１０５ａ、１０５ｂを形成し、当該レジストマス
ク１０５ａ、１０５ｂを用いて導電膜１０４を選択的にエッチングして、ソース電極又は
ドレイン電極として機能する導電層１０６ａ、１０６ｂを形成する（図２（Ｇ）、（Ｈ）
参照）。なお、上記エッチングの後にはレジストマスク１０５ａ、１０５ｂは除去する。
この際、後に形成されるゲート絶縁膜１１０の被覆性を向上し、段切れを防止するために
、ソース電極又はドレイン電極として機能する導電層１０６ａ、１０６ｂの端部がテーパ
ー形状となるようエッチングすることが好ましい。なお、ソース電極又はドレイン電極に
はソース配線等、上記導電膜によって形成される電極や配線が含まれる。
次に、島状の半導体層１０３ａ、導電層１０６ａ、１０６ｂ上に導電膜１０７を形成する
（図３（Ａ）、（Ｂ）参照）。
導電膜１０７は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタ
ル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（
Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、アンチモ
ン（Ｓｂ）、ニオブ（Ｎｂ）、セリウム（Ｃｅ）などの金属材料、またはこれらの金属材
料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層
又は積層で形成することができる。アルミニウムなどの低抵抗導電性材料で形成すること
が望ましい。
導電層１０６ａ、１０６ｂ（又は導電膜１０４）の上に導電膜１０７を形成した場合、両
者の膜が反応を起こしてしまう場合がある。例えば、導電層１０６ａ、１０６ｂにＩＴＯ
を用い、導電膜１０７にアルミニウムを用いた場合、化学反応が起きてしまう場合がある
。したがって、化学反応が起きることを避けるために、導電層１０６ａ、１０６ｂと導電
膜１０７との間に、高融点材料を用いることが望ましい。例えば、高融点材料の例として
は、モリブデン、チタン、タングステン、タンタル、クロムなどが挙げられる。そして、
高融点材料を用いた膜の上に、導電率が高い材料を用いて、導電層１０６ａ、１０６ｂを
多層膜とすることは、好適である。導電率が高い材料としては、アルミニウム、銅、銀な
どがあげられる。例えば、導電層１０６ａ、１０６ｂを積層構造で形成する場合には、１
層目をモリブデン、２層目をアルミニウム、３層目をモリブデンの積層、若しくは、１層
目をモリブデン、２層目にネオジムを微量に含むアルミニウム、３層目をモリブデンの積
層で形成することができる。このような構成とすることで、ヒロック発生を防止すること
ができる。なお、遮光性を有する導電層よりも透光性を有する導電層の方が、膜厚が薄い
ことが望ましい。ただしこれに限定されない。
次に、導電膜１０７上にレジストマスク１０８を形成し、当該レジストマスク１０８を用
いて導電膜１０７をエッチングして、導電層１０９ａを形成する（図３（Ｃ）、（Ｄ）参
照）。上記エッチングの後にはレジストマスク１０８は除去する。その結果、導電膜１０
７は、レジストマスク１０８が形成されている部分を残して除去され、導電層１０６ａが
露出する。これにより、導電層１０９ａと導電層１０６ａとは、それぞれの層が有する表
面積が異なる。つまり、導電層１０６ａが有する表面積は、導電層１０９ａが有する表面
積よりも大きい。または、導電層１０９ａと導電層１０６ａとは、導電層１０９ａと導電
層１０６ａとが重なった領域と、導電層１０９ａと導電層１０６ａとが重なっていない領
域とを有する。
導電層１０６ａと導電層１０９ａとが重なる領域では、導電層１０６ａと導電層１０９ａ
はソース配線として機能し、導電層１０６ａと導電層１０９ａとが重ならない領域では、
導電層１０６ａはソース電極又はドレイン電極として機能する。ソース電極又はドレイン
電極として機能する導電層１０６ａを、透光性を有する材料で形成することにより、ソー
ス電極又はドレイン電極が形成された部分においても光を透過させることができるため、
画素の開口率を向上させることができる。また、導電層１０９ａを、導電層１０６ａより
も導電率が高い材料で形成することにより、ソース配線の配線抵抗を低減し、消費電力を
低減することができる。また、ソース配線は、遮光性を有する導電層を用いて構成されて
いるため、画素間を遮光することができる。また、コントラストを向上させることができ
る。
なお、導電層１０６ａ、１０６ｂを形成した後、導電層１０９ａを形成する工程について
説明したが、形成する順番を逆としてもよい。つまり、ソース配線の一部である導電層１
０９ａを形成した後に、ソース電極又はドレイン電極として機能する導電層１０６ａ、１
０６ｂを形成することもできる（図７参照）。
また、導電層１０６ｂは、保持容量部１６０の電極としても機能する。
次に、導電層１０６ａ、１０６ｂを覆うように、ゲート絶縁膜１１０を形成した後、導電
膜１１１を形成する（図３（Ｅ）、（Ｆ）参照）。
ゲート絶縁膜１１０は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸
化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒
化酸化アルミニウム膜、又は酸化タンタル膜の単層または積層で設けることができる。ゲ
ート絶縁膜１１０は、スパッタ法、ＣＶＤ法等を用いて膜厚を５０ｎｍ以上２５０ｎｍ以
下で形成することができる。例えば、ゲート絶縁膜１１０として、スパッタ法により酸化
シリコン膜を１００ｎｍの厚さで形成することができる。または、スパッタ法により酸化
アルミニウム膜を１００ｎｍの厚さで形成することができる。
ゲート絶縁膜１１０を緻密な膜で形成することにより、基板１００側から半導体層１０３
ａに水分や酸素が侵入することを防止することができる。また、基板１００に含まれるア
ルカリ金属（Ｌｉ、Ｃｓ、Ｎａ等）やアルカリ土類金属（Ｃａ、Ｍｇ等）や他の金属元素
などの不純物が半導体層１０３ａに侵入することを防止することができる。なお、Ｎａは
、５×１０１９／ｃｍ３以下、好ましくは１×１０１８／ｃｍ３以下とする。したがって
、酸化物半導体を用いた半導体装置の半導体特性の変動を抑制することができる。また、
半導体装置の信頼性を向上させることができる。
ゲート絶縁膜１１０は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリ
コン等の酸素又は窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素
を含む膜や、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロ
ブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる膜を単
層又は積層構造で設けることができる。
なお、ゲート絶縁膜１１０は、透光性を有していることが好ましい。
導電膜１１１は、導電膜１０４を形成した材料と概ね同じ材料で形成されることが望まし
い。ただし、これに限定されない。概ね同じ材料とは、主成分の元素が同じ材料のことで
あり、不純物レベルでは、含まれる元素の種類や濃度などが異なっている場合がある。こ
のように、概ね同じ材料を用いることにより、スパッタや蒸着などで導電膜１１１を形成
する場合、導電膜１０４と材料を共有できるというメリットがある。導電膜１１１と導電
膜１０４の材料を共有することにより、同じ製造装置を用いることができ、製造工程をス
ムーズに流すことができ、スループットを向上させることが可能となり、低コスト化を実
現することが可能となる。
次に、導電膜１１１上にレジストマスク１１２ａ、１１２ｂを形成し、当該レジストマス
ク１１２ａ、１１２ｂを用いて導電膜１１１を選択的にエッチングして、導電層１１３ａ
、１１３ｂを形成する（図４（Ａ）、（Ｂ）参照）。なお、上記エッチングの後にはレジ
ストマスク１１２ａ、１１２ｂは除去する。
次に、導電層１１３ａ、１１３ｂ、ゲート絶縁膜１１０上に導電膜１１４を形成する（図
４（Ｃ）、（Ｄ）参照）。
導電膜１１４は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタ
ル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（
Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、アンチモ
ン（Ｓｂ）、ニオブ（Ｎｂ）、セリウム（Ｃｅ）などの金属材料、またはこれらの金属材
料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層
又は積層で形成することができる。アルミニウムなどの低抵抗導電性材料で形成すること
が望ましい。
また、導電膜１１４は、導電膜１０７を形成した材料とは異なる材料で形成することが望
ましい。または、導電膜１１４は、導電膜１０７とは異なる積層構造で形成されることが
望ましい。なぜなら、半導体装置の作製工程において、加えられる温度が導電膜１１４と
導電膜１０７とでは異なる場合が多いからである。通常、導電膜１０７の方が、高温な状
態になることが多い。したがって、導電膜１０７の方が融点の高い材料または積層構造を
用いることが望ましい。または、導電膜１０７の方が、ヒロックがおきにくい材料または
積層構造を用いることが望ましい。または、導電膜１１４は、映像信号が供給される信号
線を構成する場合があるため、導電膜１０７よりも配線抵抗が小さい材料又は積層構造を
用いることが望ましい。なお、遮光性を有する導電層よりも透光性を有する導電層の方が
、膜厚が薄いことが望ましい。
導電層１０６ａ、１０６ｂ（又は導電膜１０４）の上に導電膜１０７を形成する場合と同
様に、導電層１１３ａ、１１３ｂ（又は導電膜１１１）の上に導電膜１１４を形成する場
合、両者の膜が反応を起こしてしまう場合がある。したがって、導電層１１３ａ、１１３
ｂ上に導電膜１１４を形成する場合においても、導電層１１３ａ、１１３ｂと導電膜１１
４との間に、高融点材料を用いることが望ましい。例えば、高融点材料の例としては、モ
リブデン、チタン、タングステン、タンタル、クロムなどがあげられる。そして、高融点
材料を用いた膜の上に、導電率が高い材料を用いて、導電膜１１４を多層膜で形成するこ
とは、好適である。導電率が高い材料としては、アルミニウム、銅、銀などがあげられる
。
次に、導電膜１１４上にレジストマスク１１５を形成し、当該レジストマスク１１５を用
いて導電膜１１４をエッチングして、導電層１１６ａを形成する（図４（Ｅ）、（Ｆ）参
照）。上記エッチングの後にはレジストマスク１１５は除去する。その結果、導電膜１１
４は、レジストマスク１１５が形成されている部分を残して除去され、導電層１１３ａが
露出する。これにより、導電層１１６ａと導電層１１３ａとは、それぞれの層が有する表
面積が異なる。つまり、導電層１１３ａが有する表面積は、導電層１１６ａが有する表面
積よりも大きい。または、導電層１１６ａと１１３ａとは、導電層１１３ａと導電層１１
６ａとが重なった領域と、導電層１１６ａと導電層１１３ａとが重なっていない領域とを
有する。
導電層１１３ａと導電層１１６ａとが重なる領域では、導電層１１３ａと導電層１１６ａ
はゲート配線として機能し、導電層１１３ａと導電層１１６ａとが重ならない領域では、
導電層１１３ａはゲート電極として機能する。ゲート電極として機能する導電層１１３ａ
を、透光性を有する材料で形成することにより、ゲート電極が形成された部分においても
光を透過させることができるため、画素の開口率を向上させることができる。また、ゲー
ト配線として機能する導電層１１６ａを、導電層１１３ａよりも導電率が高い材料で形成
することにより、配線抵抗を低減し、消費電力を低減することができる。また、ソース配
線は、遮光性を有する導電層１１６ａを用いて構成されているため、画素間を遮光するこ
とができる。つまり、行方向に配置されたゲート配線と、列方向に配置されたソース配線
とによって、ブラックマトリクスを用いることなく画素間の隙間を遮光することができる
。
なお、導電層１１３ａ、１１３ｂを形成した後、導電層１１６ａを形成する工程について
説明したが、形成する順番を逆としてもよい。つまり、ゲート配線として機能する導電層
１１６ａを形成した後に、ゲート電極として機能する導電層１１３ａを形成することもで
きる（図７参照）。
また、ゲート配線と同じ方向に容量配線が配置されている。容量配線は、画素領域では、
透光性を有する導電層１１３ｂで形成することが望ましいが、ソース配線と重なる領域で
は導電層１１３ｂと、導電層１１６ｂとで積層させてもよい。導電層１１３ｂと、導電層
１１３ｂよりも導電率が高い導電層１１６ｂとで積層させることにより、抵抗を下げるこ
とができる（図１（Ａ）参照）。
本実施の形態では、容量配線の幅とゲート配線の幅が同じになるように形成する例を示す
が、容量配線の幅とゲート配線の幅が異なるように形成してもよい。容量配線の幅は、ゲ
ート配線の幅よりも広くすることが好ましい。保持容量部１６０の表面積を大きくするこ
とができる。
このようにして、保持容量部１６０を、透光性を有する導電層で構成することにより、保
持容量部１６０が形成された部分においても光を透過させることができるため、開口率を
向上させることができる。また、保持容量部１６０を、透光性を有する材料で構成するこ
とにより、保持容量部１６０を大きくすることもできるため、トランジスタがオフになっ
たときでも、画素電極の電位保持特性が向上し、表示品質が向上する。また、フィードス
ルー電位を小さくすることができる。
以上により、トランジスタ１５０、保持容量部１６０を作製することができる。また、ト
ランジスタ１５０、保持容量部１６０を、透光性を有する素子とすることができる。
なお、半導体層１０３ａの形成の後、ソース電極、ソース配線の形成後、ゲート絶縁膜の
形成後、又はゲート電極、ゲート配線の形成後のいずれかにおいて、半導体層１０３ａの
一部の領域または全部の領域の導電率を高める処理を行っても良い。例えば、導電率を高
める処理として、水素化処理などが挙げられる。水素を含んだ窒化シリコンを半導体層１
０３ａの上層に配置し、熱を加えることにより、半導体層１０３ａの水素化処理を行うこ
とができる。または、水素雰囲気中で熱を加えることにより、水素化することも可能であ
る。また、図６（Ａ）に示すように、トランジスタ１５１の半導体層１０３ａのチャネル
形成領域と重なる領域に、チャネル保護層１２０ａを形成することにより、半導体層１０
３ａに、選択的に導電率が高められた領域１２１ａ、１２１ｂを形成することができる。
チャネル保護層１２０ａは、酸化シリコンで形成されることが望ましい。これにより、半
導体層１０３ａのチャネル形成領域に、水素が入ることを低減することができる。なお、
チャネル保護層１２０ａは、導電率を高める処理を行った後、除去してもよい。または、
チャネル保護層１２０ｂは、レジストで形成することも可能である（図６（Ｂ）参照）。
その場合は、水素化処理の後、レジストを除去することが好ましい。このように、酸化物
半導体層に対し、導電率を高める処理を行うことにより、トランジスタに電流を流れやす
くし、容量素子の抵抗を下げることができる。
図６（Ａ）において、トランジスタ１５１のチャネル保護層１２０ａは、半導体層１０３
ａに接して設ける例を示したが、ゲート絶縁膜１１０上に設けてもよい。また、チャネル
保護層と、ゲート電極として機能する導電層の形を調整して、導電層よりもチャネル保護
層の方を大きくすることにより、オフセット領域を形成することができる。
チャネル保護層１２０ａにより、導電層１０６ａ、１０６ｂをエッチングするときに、半
導体層１０３ａもエッチングされてしまうことを防止することができる。そのため、半導
体層１０３ａの厚さを薄くすることができる。半導体層１０３ａが薄いと空乏層ができや
すい。そのため、Ｓ値を小さくすることができる。オフ電流も小さくできる。
または、図６（Ｃ）に示したように、半導体層１０３ａ上に半導体層１０３ａよりも導電
率が高められた領域１２１ａ、１２１ｂを設けたトランジスタ１５２を形成することもで
きる。
次に、絶縁膜１１７を形成した後、絶縁膜１１７上にレジストマスク（図示せず）を形成
し、該レジストマスクを用いて、絶縁膜１１７をエッチングし、絶縁膜１１７にコンタク
トホール１３０を形成する（図５（Ａ）、（Ｂ）参照）。絶縁膜１１７は、トランジスタ
１５０、保持容量部１６０、又は配線などが形成された表面を平坦にする絶縁膜として機
能する。トランジスタ１５０、保持容量部１６０を、透光性を有する素子として形成する
ことができるため、それらが配置されている領域も、開口領域として利用することができ
る。そのため、トランジスタ１５０、保持容量部１６０、又は配線などによる凹凸を緩和
して、これらの素子が形成された上部を平坦にすることは有益である。
また、絶縁膜１１７は、不純物などからトランジスタ１５０を保護する絶縁膜として機能
する。絶縁膜１１７は、例えば、窒化シリコンを有する膜で形成することができる。窒化
シリコンを有する膜は、不純物をブロッキングする効果が高いため好適である。または、
絶縁膜１１７は、有機材料を有する膜で形成することができる。有機材料の例として、ア
クリル、ポリイミド、ポリアミドなどが好適である。これらの有機材料は、凹凸を平坦に
する機能が高いため好適である。したがって、絶縁膜１１７を、窒化シリコンを有する膜
と、有機材料を有する膜とで積層構造とする場合には、下側に窒化シリコンを有する膜を
配置し、上側に有機材料を有する膜を配置することが好適である。なお、絶縁膜１１７を
積層構造で形成する場合には、それぞれの膜の透光性が十分に高いことが望ましい。また
、感光性材料も用いることができる。その場合には、絶縁膜１１７にエッチングを行い、
コンタクトホールを形成することがなくなる。
なお、絶縁膜１１７は、カラーフィルタとしての機能を有していてもよい。基板１００側
にカラーフィルタを設けることにより、対向基板側にカラーフィルタを設ける必要がなく
なり、２つの基板の位置を調整するためのマージンが必要なくなるため、パネルの製造を
容易にすることができる。なお、絶縁膜１１７は、形成しなくてもよい。ゲート電極、ゲ
ート配線と同じ層上に画素電極があってもよい。
次に、絶縁膜１１７及びコンタクトホール１３０上に導電膜１１８を形成する（図５（Ｃ
）、（Ｄ）参照）。導電膜１１８は、導電膜１０４、導電膜１１１を形成した材料と概ね
同じ材料を有して構成されることが望ましい。このように、概ね同じ材料を用いることに
より、スパッタや蒸着などで導電膜１１８を形成する場合、導電膜１０４、導電膜１１１
と材料を共有できるというメリットがある。材料を共有できることにより、同じ製造装置
を用いることができ、製造工程をスムーズに流すことができ、スループットを向上させる
ことが可能となり、低コスト化を実現することが可能となる。但し、導電膜１１８は、導
電膜１０４、導電膜１１１と異なる材料を用いて形成してもよい。
次に、導電膜１１８上にレジストマスク（図示せず）を形成し、該レジストマスクを用い
て導電膜１１８を選択的にエッチングして、導電層１１９ａ、１１９ｂ、１１９ｃを形成
する（図５（Ｅ）、（Ｆ）参照）。なお、上記エッチングの後にはレジストマスクは除去
する。
導電層１１９ａ、１１９ｂ、１１９ｃは、画素電極として機能する。また、導電層１１９
ａ、１１９ｂ、１１９ｃは、コンタクトホール１３０を介して、ソース配線、ソース電極
、ゲート配線、ゲート電極、画素電極、容量配線、保持容量部の電極などを互いに接続さ
せることができる。したがって、導電層１１９ａ〜１１９ｃは、導体と導体とを接続する
ための配線として機能させることができる。導電層１１９ａ〜１１９ｃの膜厚は、ソース
電極を含むソース配線に用いる透光性を有する導電層、又はゲート電極を含むゲート配線
に用いる透光性を有する導電層よりも薄いことが望ましいが、本発明の一態様は、これに
限定されず、導電層１１９ａ〜１１９ｃの膜厚は、ソース電極を含むソース配線に用いる
透光性を有する導電層、又はゲート電極を含むゲート配線に用いる透光性を有する導電層
よりも厚くてもよい。
以上により、図１（Ａ）、（Ｂ）に示す半導体装置を作製することができる。本実施の形
態で示す作製方法により、透光性を有するトランジスタ１５０及び透光性を有する保持容
量部１６０を形成することができる。そのため、画素内に、トランジスタや容量素子を配
置する場合であっても、トランジスタや容量素子が形成された部分においても光を透過さ
せることができるため、開口率を向上させることができる。さらに、トランジスタと素子
（例えば、別のトランジスタ）とを接続する配線は、抵抗率が低く導電率が高い材料を用
いて形成することができるため、信号の波形なまりを低減し、配線抵抗による電圧降下を
低減することができる。
次に、半導体装置の他の一例について、図７〜図１５を用いて説明する。なお、図７〜図
１５に示す半導体装置は、多くの部分で図１と共通している。したがって、以下において
は、重複する部分は省略し、異なる点について説明する。
図７（Ａ）は、平面図であり、図７（Ｂ）は、図７（Ａ）におけるＡ−Ｂで切断した断面
図、図７（Ｃ）は、図７（Ａ）におけるＣ−Ｄで切断した断面図である。図１では、ゲー
ト配線及びソース配線を、透光性を有する導電層上に遮光性を有する導電層との順で積層
する例を示したが、遮光性を有する導電層と透光性を有する導電層との順で形成すること
もできる（図７参照）。ゲート電極として機能する透光性を有する導電層１１３ａが、ゲ
ート配線として機能する遮光性を有する導電層１１６ａと接続されていればよい。また、
ソース電極又はドレイン電極として機能する透光性を有する導電層１０６ａが、ソース配
線として機能する遮光性を有する導電層１０９ａと接続されていればよい。
図８（Ａ）は、平面図であり、図８（Ｂ）は、図８（Ａ）におけるＡ−Ｂで切断した断面
図、図８（Ｃ）は、図８（Ａ）におけるＣ−Ｄで切断した断面図である。図１では、ゲー
ト配線及びソース配線を、透光性を有する導電層と遮光性を有する導電層との順で積層す
る例を示したが、ゲート配線及びソース配線は、遮光性を有する導電層で形成することも
できる（図８参照）。ゲート電極として機能する透光性を有する導電層１１３ａと、ゲー
ト配線として機能する遮光性を有する導電層１１６ａとが接続されていればよい。また、
ソース電極又はドレイン電極として機能する透光性を有する導電層１０６ａと、ソース配
線として機能する遮光性を有する導電層１０９ａとが接続されていればよい。なお、図７
は、遮光性を有する導電層と透光性を有する導電層との順で形成する場合について、図８
は、ゲート配線及びソース配線は、遮光性を有する導電層で形成する場合について説明し
たが、透光性を有する導電層と遮光性を有する導電層との順で形成することもできる。
また、本実施の形態では、画素内にトランジスタを形成することができるため、トランジ
スタを大きく形成することができる。例えば、図９に示すように、ゲート配線幅よりもト
ランジスタのチャネル幅Ｗの方が長い、又はチャネル長Ｌの方が長いトランジスタ１５３
を作製することができる。トランジスタを大きくすることにより、その電流能力を十分上
げることができ、画素への信号書き込み時間を短縮することができる。または、オフ電流
を低減することができ、ちらつきなどを低減することができる。よって、高精細な表示装
置を提供することができる。
なお、保護回路やゲートドライバやソースドライバなどの周辺駆動回路部分では、トラン
ジスタ部分において光が透過する必要がない。よって、画素部はトランジスタや容量素子
を、透光性を有する材料で形成して、周辺駆動回路部分では、遮光性を有する材料で形成
してもよい（図２５（Ａ）参照）。
図１０（Ａ）は平面図であり、図１０（Ｂ）は図１０（Ａ）におけるＡ−Ｂで切断した断
面図である。図１０の図１と異なる点は、導電層１０６ｃと導電層１１３ｃの表面積を導
電層１０６ｂと導電層１１３ｂよりも大きくすることにある。保持容量部１６１の大きさ
は、画素ピッチの７割以上、又は８割以上とすることが好ましい。また、画素電極とのコ
ンタクトは、導電層１０６ｃ上の導電層１０９ｂ上でとることとしている。以下、図１で
示した構成と同様であるため、詳細な説明は省略する。
このような構成とすることにより、光透過率の高い保持容量部１６１を大きく形成するこ
とができる。保持容量部１６１を大きくすることによって、トランジスタがオフになった
ときでも、画素電極の電位保持特性が向上し、表示品質が向上する。また、フィードスル
ー電位を小さくすることができる。また、保持容量部１６１を大きく形成する場合であっ
ても、保持容量部１６１が形成された部分においても光を透過させることができるため、
開口率を高めることができ、消費電力を低減することができる。また、画素電極のコンタ
クトホールによる凹凸で、液晶の配向乱れがあったとしても、遮光性を有する導電層１０
９ｂにより、光漏れを防止することができる。
図１１（Ａ）は平面図であり、図１１（Ｂ）は図１１（Ａ）におけるＡ−Ｂで切断した断
面図である。
図１１に示す半導体装置は、半導体層１０３ａの一部に導電率が高い領域（ｎ＋領域とも
記す）を設けると共に、ソース電極又はドレイン電極として機能する導電層１０６ａ、１
０６ｂをゲート電極と重畳させないように設けた構成を示している。導電率が高い領域は
、半導体層１０３ａにおいて、導電層１０６ａ、１０６ｂと接続する領域に設けることが
できる。なお、導電率が高い領域は、ゲート電極（導電層１１３ａ）と重畳させるように
設けてもよいし、重畳させないように設けてもよい。
導電率が高い領域は、図６で説明したように、半導体層１０３ａに水素を選択的に添加す
ることにより形成することができる。水素は、半導体層１０３ａにおいて、導電率を高く
したい部分に添加すればよい。
また、ソース電極及びドレイン電極と、ゲート電極とが重畳しないように設けることによ
って、ソース電極及びドレイン電極と、ゲート電極の間に生じる寄生容量を抑制すること
ができる。そのため、フィードスルーを低減することができる。
図１１では、半導体層１０３ａの一部について導電率を高めている。このような構成にす
ることによって、トランジスタ１５４では、ゲート電極とソース電極又はドレイン電極と
をオーバーラップさせる必要がなくなる。
なお、ソース配線、ゲート配線は各々、遮光性を有する導電層と透光性を有する導電層と
の積層になっているが、これに限定されない。ソース配線及びゲート配線が、遮光性を有
する導電層のみ、又はソース電極及びドレイン電極が、透光性を有する導電層のみとなっ
ていてもよい。例えば、ゲート配線が遮光性を有する導電層のみでソース配線が遮光性を
有する導電層のみで、ドレイン電極が透光性を有する導電層のみの場合を図１２に示す。
ソース配線は遮光性を有する導電層のみで形成され、ゲート配線も遮光性を有する導電層
のみで形成されている。容量配線は遮光性を有する導電層で形成しても良いし、透光性を
有する導電層で形成してもよい。なお、ソース電極を形成する透光性を有する導電層とゲ
ート配線とオーバーラップしている領域は遮光性を有する導電層が形成されていてもよい
。
図１３（Ａ）、図１４（Ａ）に、画素の構成の一例として発光表示装置の例を示す。図１
３（Ａ）に示す画素は、導電層１０６ａと導電層１０９ａの順で積層されるゲート配線と
、導電層１１３ａ、１１６ａの順で積層されるソース配線と、スイッチング用のトランジ
スタ１５０、駆動用のトランジスタ１５５、保持容量部１６２、導電層１０６ｄと導電層
１０９ｃの順で積層される電源線を有している。また、図１４（Ａ）に示す画素は、導電
層１０６ａと導電層１０９ａの順で積層されるゲート配線と、導電層１１３ａ、１１６ａ
の順で積層されるソース配線と、スイッチング用のトランジスタ１５０、駆動用のトラン
ジスタ１５６、保持容量部１６４、導電層１０６ｄと導電層１０９ｃの順で積層される電
源線を有している。
図１３（Ａ）、図１４（Ａ）に示すトランジスタ１５０は、絶縁表面を有する基板１００
上に、半導体層１０３ａと、半導体層１０３ａ上に設けられたソース電極又はドレイン電
極として機能する導電層１０６ａ、１０６ｃと、導電層１０６ａ、１０６ｃ上に設けられ
たゲート絶縁膜１１０と、ゲート絶縁膜１１０上に設けられ、かつ、導電層１０６ａ、１
０６ｃの間に設けられたゲート電極として機能する導電層１１３ａとで構成されている。
また、駆動用のトランジスタ１５５及び駆動用のトランジスタ１５６は、絶縁表面を有す
る基板１００上に半導体層１０３ｂと、半導体層１０３ｂ上に設けられたソース電極又は
ドレイン電極として機能する導電層１０６ｄ、１０６ｅと、導電層１０６ｄ、１０６ｅ上
に設けられたゲート絶縁膜１１０と、ゲート絶縁膜１１０上に設けられ、かつ、導電層１
０６ｄ、１０６ｅの間に設けられたゲート電極として機能する導電層１１３ｃまたは１１
３ｄとで構成されている。また、図１３において、保持容量部１６２は、導電層１０６ｅ
と導電層１１３ｃとで構成されており、図１４において、保持容量部１６４は、導電層１
０６ｅと導電層１１３ｄとで構成されている。
なお、図１３（Ｂ）に示すように、ゲートとドレインとを接続する場合、コンタクトホー
ル１３２、１３３を介して一番上のＩＴＯを介して接続されているが、図１４（Ｂ）に示
すように、ゲートとドレインとを直接コンタクトホール１３１を介して接続させてもよい
。その場合、画素電極の面積を大きくできるので、開口率が向上する。また、抵抗値を小
さくできる。
図１３、図１４に示す半導体装置は、スイッチング用のトランジスタ１５０、駆動用のト
ランジスタ１５５または１５６の２つのトランジスタを有する場合について説明したが、
１つの画素に３つ以上のトランジスタを設けることもできる。
このように、本実施の一態様は、１画素中に、２つ以上のトランジスタを設ける場合であ
っても、トランジスタが形成された部分において光を透過させることができるため、開口
率を高めることができる。
図１５は、トランジスタの形状が、導電層１０６ａが導電層１０６ｂを囲む形状（例えば
、Ｕ字型又はＣ字型）の場合の平面図である。
図１５に示すトランジスタ１５６は、絶縁面を有する基板１００上に、半導体層１０３ｃ
と、半導体層１０３ｃ上に設けられたソース電極又はドレイン電極として機能する導電層
１０６ａ、１０６ｂと、導電層１０６ａ、１０６ｂ上に設けられたゲート絶縁膜１１０と
、ゲート絶縁膜１１０上に設けられたゲート電極として機能する導電層１１３ａとで構成
される。このように、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極
の他方を囲む形状（例えば、Ｕ字型、Ｃ字型）であることで、ソース電極とドレイン電極
との距離はほぼ一定に保たれている。
トランジスタ１５６を上記した形状とすることで、該トランジスタのチャネルの幅を大き
くすることができ、キャリアが移動する領域の面積を増加させることが可能であるため、
電流量を増やすことが可能であり、トランジスタの面積を縮小することができる。また、
電気的特性のばらつきを低減することができる。
なお、本実施の形態では、容量配線を設ける構成について説明したが、容量配線を設けず
、画素電極を隣り合うゲート配線と絶縁膜を介して重ねて保持容量を設けることもできる
（図３６参照）。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の作製工程の一例について図１６乃至図２３を用いて説明
する。なお、本実施の形態における半導体装置及びその作製工程は、多くの部分で実施の
形態１と共通している。したがって、以下においては、重複する部分は省略し、異なる点
について詳細に説明する。
図１６に、本実施の形態の半導体装置を示す。図１６（Ａ）は、平面図であり、図１６（
Ｂ）は、図１６（Ａ）におけるＡ−Ｂで切断した断面図である。
次に、図１６に示す半導体装置の作製工程の一例について、図１７乃至図２２を用いて説
明する。また、本実施の形態では、多階調マスクを用いて半導体装置を作製する場合につ
いて説明する。
はじめに、絶縁表面を有する基板２００上に半導体層２０３を形成する（図１７（Ａ）、
（Ｂ）参照）。
基板２００の材料、半導体層２０３の材料や作製方法については、実施の形態１に示す基
板１００、半導体層１０３ａを参照することができる。また、絶縁表面を有する基板２０
０上に下地膜として機能する絶縁膜を設けてもよい。
次に、半導体層２０３上に導電膜２０４、導電膜２０５を形成する（図１７（Ｃ）、（Ｄ
）参照）。導電膜２０４、導電膜２０５の材料及び作製方法については、実施の形態１に
示す導電膜１０４、導電膜１０７を参照することができる。
次に、導電膜２０５上にレジストマスク２０６ａ、２０６ｂを形成する。レジストマスク
２０６ａ、２０６ｂは、多階調マスクを用いることにより、厚さの異なる領域を有するレ
ジストマスクを形成することができる。多階調マスクを用いることで、使用するフォトマ
スクの枚数が低減され、作製工程が減少するため好ましい。本実施の形態において、導電
膜２０４、２０５のパターンを形成する工程と、導電膜２１２、２１３のパターンを形成
する工程（図１９（Ｃ）、（Ｄ）参照）において、多階調マスクを用いることができる。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、
露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用い
ることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有する
レジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォ
トマスクの枚数を削減することができる。
図２２（Ａ−１）及び図２２（Ｂ−１）は、代表的な多階調マスクの断面を示す。図２２
（Ａ−１）には、グレートーンマスク４０３を示し、図２２（Ｂ−１）にはハーフトーン
マスク４１４を示す。
図２２（Ａ−１）に示すグレートーンマスク４０３は、透光性を有する基板４００に遮光
層により形成された遮光部４０１、及び遮光層のパターンにより設けられた回折格子部４
０２で構成されている。
回折格子部４０２は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ド
ット又はメッシュ等を有することで、光の透過率を制御する。なお、回折格子部４０２に
設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的な
ものであってもよい。
透光性を有する基板４００としては、石英等を用いることができる。遮光部４０１及び回
折格子部４０２を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロム
又は酸化クロム等により設けられる。
グレートーンマスク４０３に露光するための光を照射した場合、図２２（Ａ−２）に示す
ように、遮光部４０１に重畳する領域における透光率は０％となり、遮光部４０１も回折
格子部４０２も設けられていない領域における透光率は１００％となる。また、回折格子
部４０２における透光率は、概ね１０％〜７０％の範囲であり、回折格子のスリット、ド
ット又はメッシュの間隔等により調節可能である。
図２２（Ｂ−１）に示すハーフトーンマスク４１４は、透光性を有する基板４１１上に半
透光層により形成された半透光部４１２及び遮光層により形成された遮光部４１３で構成
されている。
半透光部４１２は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層
を用いて形成することができる。遮光部４１３は、グレートーンマスクの遮光層と同様の
金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
ハーフトーンマスク４１４に露光するための光を照射した場合、図２２（Ｂ−２）に示す
ように、遮光部４１３に重畳する領域における透光率は０％となり、遮光部４１３も半透
光部４１２も設けられていない領域における透光率は１００％となる。また、半透光部４
１２における透光率は、概ね１０％〜７０％の範囲であり、形成する材料の種類又は形成
する膜厚等により調整可能である。
多階調マスクを用いることにより、露光部分、中間露光部分、及び未露光部分の３つの露
光レベルのマスクを形成することができ、一度の露光及び現像工程により、複数（代表的
には二種類）の厚さの領域を有するレジストマスクを形成することができる。このため、
多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図１７（Ｅ）、（Ｆ）に示すハーフトーンマスクは、光を透過する基板３００上に半透過
層３０１ａ、３０１ｂ及び遮光層３０１ｃで構成されている。したがって、導電膜２０５
上に後にソース配線となる箇所のレジストマスクは膜厚が厚く、後にソース電極又はドレ
イン電極となる箇所のレジストマスクは膜厚が薄く形成される（１７（Ｅ）、（Ｆ）参照
）。
レジストマスク２０６ａ、２０６ｂを用いて、導電膜２０４、２０５の不要な部分を選択
的にエッチングして除去し、導電層２０７ａ、２０８ａ、導電層２０７ｂ、２０８ｂを形
成する（図１８（Ａ）、（Ｂ）参照）。
次に、レジストマスク２０６ａ、２０６ｂに対して、酸素プラズマによるアッシングを行
う。レジストマスク２０６ａ、２０６ｂに対して酸素プラズマによるアッシングを行うこ
とにより、レジストマスク２０６ｂは除去され、導電層２０７ｂが露出する。また、レジ
ストマスク２０６ａは縮小し、レジストマスク２０９として残存する（図１８（Ｃ）、（
Ｄ）参照）。このように、多階調マスクで形成したレジストマスクを用いることにより、
追加のレジストマスクを用いることがなくなるため、工程を簡略化することができる。
次に、レジストマスク２０９を用いて、導電層２０７ａ、２０７ｂに対してエッチングし
て、導電層２１０ａを形成する（図１８（Ｅ）、（Ｆ）参照）。上記エッチングの後には
レジストマスク２０９は除去する。その結果、導電層２０７ｂは除去され、導電層２０８
ｂが露出する。また、導電層２０７ａは、レジストマスク２０９が形成されている部分を
残して除去され、導電層２０８ａが露出する。エッチングすることにより形成された導電
層２１０ａと、導電層２０８ａとは、それぞれの層が有する表面積が大きく異なる。つま
り、導電層２０８ａが有する表面積は、導電層２１０ａが有する表面積よりも大きい。ま
たは、導電層２１０ａと導電層２０８ａとは、導電層２１０ａと導電層２０８ａとが重な
った領域と、導電層２１０ａと導電層２０８ａとが重なっていない領域とを有する。
導電層２０８ａと、導電層２１０ａとが重なる領域では、導電層２０８ａと導電層２１０
ａはソース配線として機能し、導電層２０８ａと、導電層２１０ａとが重ならない領域で
は、導電層２０８ａはソース電極又はドレイン電極として機能する。ソース電極又はドレ
イン電極として機能する導電層２０８ａを、透光性を有する材料で形成することにより、
画素の開口率を向上させることができる。また、ソース配線として機能する導電層を、導
電層２０８ａと導電層２０８ａよりも導電率が高い導電層２１０ａとで積層することによ
り、配線抵抗を低減し、消費電力を低減することができる。また、ソース配線は、遮光性
を有する導電層２１０ａを用いて構成されているため、画素間を遮光することができる。
このように、多階調マスクを用いることにより、１枚のマスクで、透光性を有する領域（
光透過率の高い領域）と、遮光性を有する領域（光透過率の低い領域）とを形成すること
ができる。これにより、マスクを増加させることなく、透光性を有する領域（光透過率の
高い領域）と、遮光性を有する領域（光透過率の低い領域）とを形成することができる。
次に、導電層２０８ａ、２０８ｂ上にゲート絶縁膜２１１形成後、ゲート絶縁膜２１１上
に導電膜２１２、導電膜２１３を形成する（図１９（Ａ）、（Ｂ）参照）。導電膜２１２
、導電膜２１３の材料及び作製方法については、実施の形態１に示すゲート絶縁膜１１０
、導電膜１１１、導電膜１１４を参照することができる。
次に、ハーフトーンマスクを用いて、導電膜２１３上にレジストマスク２１４ａ、２１４
ｂを形成する。ハーフトーンマスクは、光を透過する基板３０２上に半透過層３０３ａ、
３０３ｂ及び遮光層３０３ｃ、３０３ｄで構成されている。したがって、導電膜２１３上
には、後にゲート配線となる箇所のレジストマスクは膜厚が厚く、後にゲート電極となる
箇所のレジストマスクは膜厚が薄く形成される（図１９（Ｃ）、（Ｄ）参照）。
レジストマスク２１４ａ、２１４ｂを用いて、導電膜２１２、２１３の不要な部分を選択
的にエッチングして除去し、導電層２１５ａ、２１６ａ、導電層２１５ｂ、２１６ｂを形
成する（図２０（Ａ）、（Ｂ）参照）。
次に、レジストマスク２１４ａ、２１４ｂに対して、酸素プラズマによるアッシングを行
う。レジストマスク２１４ａ、２１４ｂに対して酸素プラズマによるアッシングを行うこ
とにより、レジストマスク２１４ａ、２１４ｂは縮小し、レジストマスク２１７ａ、２１
７ｂとして残存する（図２０（Ｃ）、（Ｄ）参照）。このように、多階調マスクで形成し
たレジストマスクを用いることにより、追加のレジストマスクを用いることがなくなるた
め、工程を簡略化することができる。
次に、レジストマスク２１７ａ、２１７ｂを用いて、導電層２１５ａ、２１５ｂに対して
エッチングする（図２０（Ｅ）、（Ｆ）参照）。その結果、導電層２１５ａ、２１５ｂは
、レジストマスク２１７ａ、２１７ｂが形成されている部分を残して除去され、導電層２
１６ａ、２１６ｂが露出する。これにより形成された導電層２１８ａ、２１８ｂは、導電
層２１６ａ、２１６ｂとそれぞれの層が有する表面積が大きく異なる。つまり、導電層２
１６ａ、２１６ｂが有する表面積は、導電層２１８ａ、２１８ｂが有する表面積よりも大
きい。または、導電層２１６ａと導電層２１８ａとは、導電層２１６ａと導電層２１８ａ
とが重なった領域と、導電層２１６ａと導電層２１８ａとが重なっていない領域とを有す
る。なお、上記エッチングの後には、レジストマスク２１７ａ、２１７ｂは除去する。
少なくとも導電層２１８ａがある領域では、ゲート配線として機能し、導電層２１６ａが
ある領域では、ゲート電極として機能する。ゲート電極として機能する導電層２１６ａを
、透光性を有する導電層で形成することにより、画素の開口率を向上させることができる
。また、ゲート配線として機能する導電層２１６ａと導電層２１８ａとを、導電層２１６
ａと、導電層２１６ａよりも導電率が高い導電層２１８ａとで積層することにより、配線
抵抗を低減し、消費電力を低減することができる。また、ゲート配線は、遮光性を有する
導電層２１８ａを用いて構成されているため、画素間を遮光することができる。つまり、
行方向に配置されたゲート配線と、列方向に配置されたソース配線とによって、ブラック
マトリクスを用いることなく画素間の隙間を遮光することができる。
また、ゲート配線と同じ方向に容量配線が配置されている。容量配線は、導電層２１６ｂ
と、導電層２１６ｂよりも導電率が高い導電層２１８ｂとで形成されている。このように
して形成することにより、配線抵抗を低減し、消費電力を低減することができる。また、
導電層２１６ｂは、保持容量部２６０の電極としても機能する。容量配線には、保持容量
部２６０が、ゲート絶縁膜２１１を誘電体として、電極として機能する導電層２０８ｂと
導電層２１６ｂとで構成される。
このようにして、保持容量部２６０を、透光性を有する導電層で構成することにより、保
持容量部２６０が形成された部分においても光を透過させることができるため、開口率を
向上させることができる。また、保持容量部２６０を、透光性を有する材料で構成するこ
とにより、保持容量部２６０を大きくすることもできるため、トランジスタがオフになっ
たときでも、画素電極の電位保持特性が向上し、表示品質が向上する。また、フィードス
ルー電位を小さくすることができる。
以上により、図１６に示すトランジスタ２５０、保持容量部２６０を作製することができ
る。
次に、絶縁膜２１９を形成した後、絶縁膜２１９上にレジストマスク（図示せず）を形成
し、該レジストマスクを用いて、絶縁膜２１９をエッチングし、絶縁膜２１９にコンタク
トホールを形成する（図２１（Ａ）、（Ｂ）参照）。次に、絶縁膜２１９及びコンタクト
ホール上に導電膜２２０を形成する。絶縁膜２１９、導電膜２２０の材料及び作製方法は
、実施の形態１の絶縁膜１１７、導電膜１１８を参照することができる。なお、絶縁膜２
１９は、形成しなくてもよい。ゲート電極、ゲート配線と同じ層上に画素電極があっても
よい。
次に、導電膜２２０上にレジストマスク（図示せず）を形成し、該レジストマスクを用い
て導電膜２２０を選択的にエッチングして、導電層２２１ａ、２２１ｂ、２２１ｃを形成
する（図２１（Ｃ）、（Ｄ）参照）。導電層２２１ａ、２２１ｂ、２２１ｃは、画素電極
として機能する。なお、上記エッチングの後にはレジストマスクは除去する。
以上により、半導体装置を作製することができる。多階調マスクを用いることによって、
露光部分、中間露光部分、及び未露光部分の３つの露光レベルのマスクを形成することが
でき、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有する
レジストマスクを形成することができる。このため、多階調マスクを用いることで、フォ
トマスクの枚数を削減することができる。また、本実施の形態で示す作製方法により、透
光性を有するトランジスタ２５０及び透光性を有する保持容量部２６０を形成することが
できる。そのため、画素内に、トランジスタと素子（例えば、別のトランジスタ）とを接
続する配線は、抵抗率が低く導電率が高い材料を用いて形成することができるため、信号
の波形なまりを低減し、配線抵抗による電圧降下を低減することができる。
なお、保護回路やゲートドライバやソースドライバなどの周辺駆動回路部分では、トラン
ジスタ部分で光が透過する必要がない。よって、画素部はトランジスタや容量素子を、透
光性を有する材料で形成して、周辺駆動回路部分では、遮光性を有する材料で形成しても
よい（図２５（Ｂ）参照）。
本実施の形態では、ソース配線、ソース電極、ゲート配線又はゲート電極の形成において
多階調マスクを用いる場合について説明したが、本発明の一態様はこれに限定されない。
例えば、半導体膜、ソース配線、ソース電極の形成においても多階調マスクを用いること
ができる。本実施の形態では、ゲート配線を形成する工程と、ソース配線を形成する工程
の両方の工程で多階調マスクを用いる場合について説明したが、ゲート配線を形成する工
程と、ソース配線を形成する工程のどちらか一方で用いてもよい。また、半導体層とソー
ス配線を形成する工程においても多階調マスクを用いることができる。半導体層と、ソー
ス配線及びソース電極を、多階調マスクを用いて形成した場合を図２３（Ａ）に示す。
また、半導体層、ソース配線及びソース電極を、多階調マスクを用いて形成し、保持容量
部を形成した場合を図２３（Ｂ）に示す。また、半導体膜のチャネル形成領域上にチャネ
ル保護膜が形成された場合においても、多階調マスクを用いることができる（図２３（Ｃ
）参照）。図２３（Ｂ）、（Ｃ）において、トランジスタ２５０の半導体層と保持容量部
２６０の酸化物半導体層を一つのアイランドにしたため、酸化物半導体層を形成するため
のレイアウトが容易となる。また、コンタクトホールの数を低減することができるため、
コンタクト抵抗を低減することができる。また、コンタクト不良を低減することができる
。
次に、半導体層２０３ｂ及びソース配線として機能する導電層２１０ａを多階調マスクで
形成した場合を図３５（Ａ）に示す。また、半導体層２０３ｂ及びソース電極又はドレイ
ン電極として機能する導電層２０８ｃ、２０８ｄを、多階調マスクを用いて形成した場合
を図３５（Ｂ）に示す。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、表示装置において、同一基板上に少なくとも駆動回路の一部と、画素
部に配置する薄膜トランジスタを作製する例について以下に説明する。
表示装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図２４
（Ａ）に示す。図２４（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素
を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択され
た画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
図２４（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有す
る画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線
駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５
４０３とを有する。
図２４（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場
合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態と
なる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面
積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆
動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光す
る期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が速いので、液晶素子よりも時間階調法に適
している。時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に
分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光
または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレー
ム期間中に画素が発光する期間の合計の長さを、ビデオ信号により制御することができ、
階調を表示することができる。
なお、図２４（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴ
を配置する場合であって、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線
に入力される信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴ
のゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生
成する例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される
信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つ
の画素が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御する
ために用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の
走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走
査線駆動回路で生成しても良い。
液晶表示装置の画素部に配置する薄膜トランジスタは、実施の形態１または実施の形態２
に従って形成する。また、実施の形態１および実施の形態２に示す薄膜トランジスタはｎ
チャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することがで
きる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態１、２に示すｎチャネル型ＴＦ
Ｔのみで作製することも可能である。
なお、保護回路やゲートドライバやソースドライバなどの周辺駆動回路部分では、トラン
ジスタにおいて、光を透過させる必要がない。よって、画素部はトランジスタや容量素子
において光を透過させて、周辺駆動回路部分では、トランジスタにおいて光を透過させな
くてもよい。
図２５（Ａ）は、多階調マスクを用いずに薄膜トランジスタを形成した場合、図２５（Ｂ
）は、多階調マスクを用いて薄膜トランジスタを形成した場合である。多階調マスクを用
いずに形成された薄膜トランジスタは、絶縁表面を有する基板１００上に設けられた半導
体層１７１と、半導体層１７１上に設けられたソース電極又はドレイン電極として機能す
る導電層１７２と、導電層１７２上に設けられたゲート絶縁膜１１０と、ゲート絶縁膜１
１０上に設けられたゲート電極として機能する導電層１７４とで構成されている。ゲート
電極として機能する導電層１７４、ソース電極又はドレイン電極として機能する導電層１
７２を、遮光性を有する導電層で形成することができる（図２５（Ａ）参照）。また、ゲ
ート電極として機能する導電層１７４上に絶縁膜１７５が形成されている。
多階調マスクを用いて形成された薄膜トランジスタは、絶縁表面を有する基板２００上に
設けられた半導体層２７１と、半導体層２７１上に設けられたソース電極又はドレイン電
極として機能する導電層２７２、２７３と、導電層２７３上に設けられたゲート絶縁膜、
ゲート絶縁膜上に設けられたゲート電極として機能する導電層２７５、２７６とで構成さ
れている。ゲート電極、ソース電極又はドレイン電極は、それぞれ、透光性を有する導電
層と遮光性を有する導電層とを積層して形成することができる（図２５（Ｂ）参照）。ま
た、ゲート電極として機能する導電層２７５、２７６上に絶縁膜２７７が形成されている
。
保護回路やゲートドライバやソースドライバなどの周辺駆動回路部分では、トランジスタ
において、光を透過させる必要がない。したがって、本発明の一態様で用いる半導体層は
、酸化物半導体以外に、結晶性半導体（単結晶半導体若しくは多結晶半導体）、非晶質半
導体、微結晶半導体、マイクロクリスタル半導体、有機半導体等のいずれを用いてもよい
。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）などがあり、紙と同じ読み
やすさを実現し、他の表示装置に比べ消費電力を抑え、且つ、薄型、軽量とすることが可
能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
次に、半導体装置の一形態である表示装置の構成について説明する。本実施の形態では、
表示装置として、エレクトロルミネッセンスを利用する発光素子を有する発光表示装置に
ついて説明する。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合
物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後
者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
次に、デジタル時間階調駆動を適用可能な画素構成及び画素の動作について説明する。図
２６は、デジタル時間階調駆動を適用可能な画素構成の一例を示す図である。ここでは半
導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用い
る例を示す。
図２６（Ａ）に示す画素６４００は、スイッチング用トランジスタ６４０１、駆動用トラ
ンジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング
用トランジスタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及
びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイ
ン電極の他方）が駆動用トランジスタ６４０２のゲートに接続されている。駆動用トラン
ジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１
電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）
に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧（Ｖｔｈ）以上となる
ようにそれぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図２６（Ａ）と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図２６（Ａ）に示す画素構成は、これに限定されない。例えば、図２６（Ａ）に示
す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加し
てもよい。例えば、図２６（Ｂ）に示す構成としてもよい。図２６（Ｂ）に示す画素６４
１０は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子
６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１はゲ
ートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信
号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トラ
ンジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートが
容量素子６４０３を介して発光素子６４０４の第１の電極（画素電極）に接続され、第１
電極がパルス電圧を印加する配線６４２６に接続され、第２電極が発光素子６４０４の第
１電極に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。
もちろん、この構成に対して、新たにスイッチ、抵抗素子、容量素子、トランジスタ又は
論理回路などを追加してもよい。
次に、発光素子の構成について、図２７（Ａ）、図２７（Ｂ）、図２７（Ｃ）を用いて説
明する。ここでは、駆動用ＴＦＴが図１０に示すトランジスタ１５０の場合を例に挙げて
、画素の断面構造について説明する。図２７（Ａ）、図２７（Ｂ）、図２７（Ｃ）の半導
体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実施の
形態１、２で示すトランジスタと同様に作製でき、酸化物半導体を半導体層として含む高
い電気特性を有する薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、図２６に示す画素構成はどの
射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２７（Ａ）を用いて説明する。
図２７（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１が図１０に示すトランジスタ１５０
であり、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断
面図を示す。図２７（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴである
ＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７０
０５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導
電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬ
ｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積
層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極
７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層
する。なお、これらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を
有する導電性材料を用いて形成し、例えば、酸化タングステンを含むインジウム酸化物、
酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸
化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イ
ンジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導
電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図２７（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
なお、駆動回路において半導体層上に設けるゲート電極は、陰極７００３と同じ材料で形
成すると工程を簡略化できるため好ましい。陽極の上に、絶縁膜を形成してもよい。例え
ば、ＳｉＮｘ、ＳｉＯｘには吸湿性があるので、ＥＬ素子の劣化を防止することができる
。また、陰極を半透過膜（透過率３０〜８０％、反射率３０〜６０％）にして、マイクロ
キャビティー構造（微小共振器）とすることにより、色純度を向上させることができる。
次に、下面射出構造の発光素子について図２７（Ｂ）を用いて説明する。図２７（Ｂ）に
、駆動用ＴＦＴ７０１１が図１０に示すトランジスタ１５０であり、発光素子７０１２か
ら発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２７（Ｂ）
では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電層７０１７上に、
発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、
陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上
を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。
陰極７０１３は、図２７（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様
々な材料を用いることができる。ただし、その膜厚は、光を透過する程度（好ましくは、
５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極
７０１３として用いることができる。そして、発光層７０１４は、図２７（Ａ）と同様に
、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらで
も良い。陽極７０１５は光を透過する必要はないが、図２７（Ａ）と同様に、透光性を有
する導電性材料を用いて形成することができる。そして、遮蔽膜７０１６は、例えば、光
を反射する金属等を用いることができるが、金属膜に限定されない。例えば、黒の顔料を
添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図２７（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
なお、駆動回路において半導体層上に設けるゲート電極は、陰極７０１３と同じ材料で形
成すると工程を簡略化できるため好ましい。
次に、両面射出構造の発光素子について、図２７（Ｃ）を用いて説明する。図２７（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電層７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図２７（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図２７（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図２７（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができ
る。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図２７（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、駆動回路において半導体層上に設けるゲート電極は、導電層７０２７と同じ材料で
形成すると工程を簡略化できるため好ましい。また、駆動回路において半導体層上に設け
るゲート電極は、導電層７０２７及び陰極７０２３と同じ材料を用いて積層させると、工
程を簡略化できることに加え、積層することにより配線抵抗を低下させることができ、好
ましい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。陽極を全画素共通にして、陰極をパターニングして、
画素電極にしてもよい。
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）
と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電
流制御用ＴＦＴが接続されている構成であってもよい。
なお、本実施の形態で示す半導体装置は、図２７（Ａ）、図２７（Ｂ）、図２７（Ｃ）に
示した構成に限定されるものではなく、開示した技術的思想に基づく各種の変形が可能で
ある。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の上面及び
断面について、図２８（Ａ）、図２８（Ｂ）を用いて説明する。図２８（Ａ）は、第１の
基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によ
って封止した、パネルの上面図であり、図２８（Ｂ）は、図２８（Ａ）のＨ−Ｉにおける
断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また、第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、
４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有
しており、図２８（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、
信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。薄膜
トランジスタ４５０９、４５１０は、酸化物半導体を半導体層として含む信頼性の高い実
施の形態１、２に示す薄膜トランジスタを適用することができる。
なお、保護回路やゲートドライバやソースドライバなどの周辺駆動回路部分では、トラン
ジスタ部分において光を透過させる必要がない。よって、画素部４５０２ではトランジス
タや容量素子を、透光性を有する材料で形成し、周辺駆動回路部分では、遮光性を有する
材料で形成してもよい。
また、４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電
極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気
的に接続されている。なお、発光素子４５１１の構成は、第１の電極層４５１７、電界発
光層４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に
限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１
１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜
から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソー
ス電極層及びドレイン電極層と同じ導電膜から形成されていてもよい。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル
フィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された単結晶半導体基板、或いは絶縁基板上に単結晶半導体膜又は多結晶半導
体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、
或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、
本実施の形態は図２８（Ａ）及び図２８（Ｂ）の構成に限定されない。
以上の工程により、製造コストを低減した発光表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
次に、半導体装置の一形態である表示装置の他の構成について説明する。本実施の形態で
は、表示装置として液晶素子を有する液晶表示装置について説明する。
まず、液晶表示装置の一形態である液晶表示パネル（液晶パネルともいう）の上面及び断
面について、図２９（Ａ１）、図２９（Ａ２）、図２９（Ｂ）を用いて説明する。図２９
（Ａ１）、図２９（Ａ２）は、第１の基板４００１上に形成された実施の形態１、２で示
した酸化物半導体を半導体層として含む薄膜トランジスタ４０１０、４０１１、及び液晶
素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネ
ルの上面図であり、図２９（Ｂ）は、図２９（Ａ１）、図２９（Ａ２）のＭ−Ｎにおける
断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２９（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２９（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図２９（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１
１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２１が設け
られている。薄膜トランジスタ４０１０、４０１１は、酸化物半導体を半導体層として含
む実施の形態１、２に示す薄膜トランジスタを適用することができる。
なお、保護回路やゲートドライバやソースドライバなどの周辺駆動回路部分では、トラン
ジスタ部分において光を透過させる必要がない。よって、画素部４００２ではトランジス
タや容量素子を、透光性を有する材料で形成し、周辺駆動回路部分では、遮光性を有する
材料で形成してもよい。
また、液晶素子４０１３が有する画素電極４０３０は、薄膜トランジスタ４０１０と電気
的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００
６上に形成されている。画素電極４０３０と対向電極層４０３１と液晶層４００８とが重
なっている部分が、液晶素子４０１３に相当する。なお、画素電極４０３０、対向電極層
４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層
４０３２、４０３３を介して液晶層４００８を挟持している。
画素部４００２においては、格子状の配線部分は光を通さないが、それ以外は光を透過さ
せることができるため、開口率を向上させることができる。さらに、各画素電極間には隙
間が必要であり、隙間部分には液晶に電界が加わらない。そのため、その隙間部分は、光
を透過させないことが望ましい。そこで、格子状の配線部分をブラックマトリクスとして
利用することができる。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために
設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は
、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される
。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３
１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００
５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜
１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
なお、本実施の形態で示す液晶表示装置は透過型液晶表示装置の例であるが、反射型液晶
表示装置でも半透過型液晶表示装置でも適用できる。
また、本実施の形態で示す液晶表示装置は、基板の外側（視認側）に偏光板を設け、内側
に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に
設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及
び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクス
として機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態１、２で得られた薄膜トランジスタを保護
膜や平坦化絶縁膜として機能する絶縁層４０２１で覆う構成となっている。絶縁層４０２
１は、１層又は２層以上の積層構造で形成することができる。なお、保護膜は、大気中に
浮遊する有機物や金属、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な
膜が好ましい。保護膜は、スパッタ法を用いて、酸化シリコン膜、窒化シリコン膜、酸化
窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化
窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。
本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に限定されずプラズマＣ
ＶＤ法などの種々の方法で形成すればよい。
保護膜として積層構造の絶縁層で形成することができる。積層構造の絶縁層を形成する場
合は、保護膜の一層目として、例えばスパッタ法を用いて酸化シリコン膜を形成する。保
護膜として酸化シリコン膜を用いると、ソース電極層及びドレイン電極層として用いるア
ルミニウム膜のヒロック防止に効果がある。
また、保護膜の二層目として、例えばスパッタ法を用いて窒化シリコン膜を形成する。保
護膜として窒化シリコン膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入
して、ＴＦＴの電気特性を変化させることを抑制することができる。
また、保護膜を形成した後に、半導体層のアニール（３００℃〜４００℃）を行ってもよ
い。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を、材料液を用いて形成する場合、
ベークする工程で同時に、半導体層のアニール（３００℃〜４００℃）を行ってもよい。
絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作
製することが可能となる。
画素電極４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、
酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸
化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イ
ンジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導
電性材料を用いることができる。
また、画素電極４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーと
もいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成
した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が
７０％以上であることが好ましい。シート抵抗は、より低いことが好ましい。また、導電
性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極４０３０と同じ導電膜から
形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及
びドレイン電極層と同じ導電膜で形成されていてもよい。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また、図２９（Ａ１）、図２９（Ａ２）においては、信号線駆動回路４００３を別途形成
し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限
定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部ま
たは走査線駆動回路の一部のみを別途形成して実装しても良い。
図３０は、ＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する
一例を示している。
図３０は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５、偏光板２６０６が設けられ表示領域を形成している
。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、
青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対
向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設され
ている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は
、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続
され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、
液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌ
ｉｑｕｉｄ Ｃｒｙｓｔａｌ）などを用いることができる。
以上の工程により、製造コストを低減した液晶表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
次に、半導体装置の一形態である電子ペーパーについて説明する。電子ペーパーは、紙と
同じ読みやすさを実現し、他の表示装置に比べ消費電力を抑え、且つ、薄型、軽量とする
ことが可能である。
図３１に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。半
導体装置の画素部に用いられる薄膜トランジスタ５８１としては、上記の実施形態で示す
画素部の薄膜トランジスタと同様に作製でき、酸化物半導体を半導体層として含む薄膜ト
ランジスタである。
図３１に示す電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツ
イストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層
である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電
位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に設けられた薄膜トランジスタ５８１はトップゲート構造の薄膜トランジス
タであり、ソース電極層又はドレイン電極層は第１の電極層５８７と、絶縁層５８５に形
成する開口で接しており電気的に接続している。第１の電極層５８７と基板５８６に設け
られた第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周
りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球
形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図３１参照）。
また、ツイストボールの代わりに、電気泳動表示素子を用いることも可能である。透明な
液体と、正または負に帯電した白い微粒子と白い微粒子と逆の極性に帯電した黒い微粒子
とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層
と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層に
よって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または
黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子である。電
気泳動表示素子は、液晶素子に比べて反射率が高いため、補助ライトは不要であり、また
消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に
電源が供給されない場合であっても、一度表示した画像を保持することが可能であるため
、電源供給源（例えば、電波発信源）から電子ペーパーを遠ざけた場合であっても、表示
された画像を保存しておくことが可能となる。
以上の工程により、製造コストが低減された電子ペーパーを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられ
る。
図３２（Ａ）は、携帯情報端末機器９２００の一例を示している。携帯情報端末機器９２
００は、コンピュータを内蔵しており、様々なデータ処理を行うことが可能である。この
ような携帯情報端末機器９２００としては、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ
Ａｓｓｉｓｔａｎｃｅ）が挙げられる。
携帯情報端末機器９２００は、筐体９２０１および筐体９２０３の２つの筐体で構成され
ている。筐体９２０１と筐体９２０３は、連結部９２０７で折りたたみ可能に連結されて
いる。筐体９２０１には表示部９２０２が組み込まれており、筐体９２０３はキーボード
９２０５を備えている。もちろん、携帯情報端末機器９２００の構成は上述のものに限定
されず、少なくとも実施の形態１又は２で説明した薄膜トランジスタを備えた構成であれ
ばよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回
路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジス
タを有する携帯情報端末機器を実現できる。
図３２（Ｂ）は、デジタルビデオカメラ９５００の一例を示している。デジタルビデオカ
メラ９５００は、筐体９５０１に表示部９５０３が組み込まれ、その他に各種操作部が設
けられている。なお、デジタルビデオカメラ９５００の構成は特に限定されず、少なくと
も実施の形態１又は２で説明した薄膜トランジスタを備えた構成であればよく、その他付
属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成
することにより製造コストが低減され、電気特性の高い薄膜トランジスタを有するデジタ
ルビデオカメラを実現できる。
図３２（Ｃ）は、携帯電話機９１００の一例を示している。携帯電話機９１００は、筐体
９１０４および筐体９１０１の２つの筐体で構成されており、連結部９１０３により折り
たたみ可能に連結されている。筐体９１０４には表示部９１０２が組み込まれており、筐
体９１０１には操作キー９１０６が設けられている。なお、携帯電話機９１００の構成は
特に限定されず、少なくとも実施の形態１又は２で説明した薄膜トランジスタを備えた構
成であればよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上
に駆動回路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜ト
ランジスタを有する携帯電話機を実現できる。
図３２（Ｄ）は、携帯可能なコンピュータ９８００の一例を示している。コンピュータ９
８００は、開閉可能に連結された筐体９８０１と筐体９８０４を備えている。筐体９８０
４には表示部９８０２が組み込まれ、筐体９８０１はキーボード９８０３などを備えてい
る。なお、コンピュータ９８００の構成は特に限定されず、少なくとも実施の形態１又は
２で説明した薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けら
れた構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造
コストが低減され、電気特性の高い薄膜トランジスタを有するコンピュータを実現できる
。
図３３（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図３３（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図３４（Ａ）は、図３２（Ｃ）の携帯電話とは異なる他の携帯電話機１０００の一例を示
している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操
作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６などを
備えている。
図３４（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを打つ操作は、表示部１
００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図３４（Ｂ）も携帯電話機の一例である。図３４（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
（実施の形態８）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について
説明する。なお、本実施の形態における液晶素子の動作モードとして、ＴＮ（Ｔｗｉｓｔ
ｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モー
ド、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌ
ｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔ
ｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌ
ｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏ
ｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、Ｆ
ＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ
（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）などを用いる
ことができる。
図３７（Ａ）は、液晶表示装置に適用できる画素構成の一例を示す図である。画素５０８
０は、トランジスタ５０８１、液晶素子５０８２及び容量素子５０８３を有している。ト
ランジスタ５０８１のゲートは配線５０８５と電気的に接続される。トランジスタ５０８
１の第１端子は配線５０８４と電気的に接続される。トランジスタ５０８１の第２端子は
液晶素子５０８２の第１端子と電気的に接続される。液晶素子５０８２の第２端子は配線
５０８７と電気的に接続される。容量素子５０８３の第１端子は液晶素子５０８２の第１
端子と電気的に接続される。容量素子５０８３の第２端子は配線５０８６と電気的に接続
される。なお、トランジスタの第１端子とは、ソースまたはドレインのいずれか一方であ
り、トランジスタの第２端子とは、ソースまたはドレインの他方のことである。つまり、
トランジスタの第１端子がソースである場合は、トランジスタの第２端子はドレインとな
る。同様に、トランジスタの第１端子がドレインである場合は、トランジスタの第２端子
はソースとなる。
配線５０８４は信号線として機能させることができる。信号線は、画素の外部から入力さ
れた信号電圧を画素５０８０に伝達するための配線である。配線５０８５は走査線として
機能させることができる。走査線は、トランジスタ５０８１のオンオフを制御するための
配線である。配線５０８６は容量線として機能させることができる。容量線は、容量素子
５０８３の第２端子に所定の電圧を加えるための配線である。トランジスタ５０８１は、
スイッチとして機能させることができる。容量素子５０８３は、保持容量として機能させ
ることができる。保持容量は、スイッチがオフの状態においても、信号電圧が液晶素子５
０８２に加わり続けるようにするための容量素子である。配線５０８７は、対向電極とし
て機能させることができる。対向電極は、液晶素子５０８２の第２端子に所定の電圧を加
えるための配線である。なお、それぞれの配線が持つことのできる機能はこれに限定され
ず、様々な機能を有することができる。例えば、容量線に加える電圧を変化させることで
、液晶素子に加えられる電圧を調整することもできる。なお、トランジスタ５０８１はス
イッチとして機能すればよいため、トランジスタ５０８１の極性はＰチャネル型でもよい
し、Ｎチャネル型でもよい。
図３７（Ｂ）は、液晶表示装置に適用できる画素構成の一例を示す図である。図３７（Ｂ
）に示す画素構成例は、図３７（Ａ）に示す画素構成例と比較して、配線５０８７が省略
され、かつ、液晶素子５０８２の第２端子と容量素子５０８３の第２端子とが電気的に接
続されている点が異なっている以外は、図３７（Ａ）に示す画素構成例と同様な構成であ
るとしている。図３７（Ｂ）に示す画素構成例は、特に、液晶素子が横電界モード（ＩＰ
Ｓモード、ＦＦＳモードを含む）である場合に適用できる。なぜならば、液晶素子が横電
界モードである場合、液晶素子５０８２の第２端子および容量素子５０８３の第２端子を
同一基板上に形成させることができるため、液晶素子５０８２の第２端子と容量素子５０
８３の第２端子とを電気的に接続させることが容易であるからである。図３７（Ｂ）に示
すような画素構成とすることで、配線５０８７を省略できるので、製造工程を簡略なもの
とすることができ、製造コストを低減できる。
図３７（Ａ）または図３７（Ｂ）に示す画素構成は、マトリクス状に複数配置されること
ができる。こうすることで、液晶表示装置の表示部が形成され、様々な画像を表示するこ
とができる。図３７（Ｃ）は、図３７（Ａ）に示す画素構成がマトリクス状に複数配置さ
れている場合の回路構成を示す図である。図３７（Ｃ）に示す回路構成は、表示部が有す
る複数の画素のうち、４つの画素を抜き出して示した図である。そして、ｉ列ｊ行（ｉ，
ｊは自然数）に位置する画素を、画素５０８０＿ｉ，ｊと表記し、画素５０８０＿ｉ，ｊ
には、配線５０８４＿ｉ、配線５０８５＿ｊ、配線５０８６＿ｊが、それぞれ電気的に接
続される。同様に、画素５０８０＿ｉ＋１，ｊについては、配線５０８４＿ｉ＋１、配線
５０８５＿ｊ、配線５０８６＿ｊと電気的に接続される。同様に、画素５０８０＿ｉ，ｊ
＋１については、配線５０８４＿ｉ、配線５０８５＿ｊ＋１、配線５０８６＿ｊ＋１と電
気的に接続される。同様に、画素５０８０＿ｉ＋１，ｊ＋１については、配線５０８４＿
ｉ＋１、配線５０８５＿ｊ＋１、配線５０８６＿ｊ＋１と電気的に接続される。なお、各
配線は、同じ列または行に属する複数の画素によって共有されることができる。なお、図
３７（Ｃ）に示す画素構成において配線５０８７は対向電極であり、対向電極は全ての画
素において共通であることから、配線５０８７については自然数ｉまたはｊによる表記は
行なわないこととする。なお、図３７（Ｂ）に示す画素構成を用いることも可能であるた
め、配線５０８７が記載されている構成であっても配線５０８７は必須ではなく、他の配
線と共有されること等によって省略されることができる。
図３７（Ｃ）に示す画素構成は、様々な方法によって駆動されることができる。特に、交
流駆動と呼ばれる方法によって駆動されることによって、液晶素子の劣化（焼き付き）を
抑制することができる。図３７（Ｄ）は、交流駆動の１つである、ドット反転駆動が行な
われる場合の、図３７（Ｃ）に示す画素構成における各配線に加えられる電圧のタイミン
グチャートを表す図である。ドット反転駆動が行なわれることによって、交流駆動が行な
われる場合に視認されるフリッカ（ちらつき）を抑制することができる。
図３７（Ｃ）に示す画素構成において、配線５０８５＿ｊと電気的に接続されている画素
におけるスイッチは、１フレーム期間中の第ｊゲート選択期間において選択状態（オン状
態）となり、それ以外の期間では非選択状態（オフ状態）となる。そして、第ｊゲート選
択期間の後に、第ｊ＋１ゲート選択期間が設けられる。このように順次走査が行なわれる
ことで、１フレーム期間内に全ての画素が順番に選択状態となる。図３７（Ｄ）に示すタ
イミングチャートでは、電圧が高い状態（ハイレベル）となることで、当該画素における
スイッチが選択状態となり、電圧が低い状態（ローレベル）となることで非選択状態とな
る。なお、これは各画素におけるトランジスタがＮチャネル型の場合であり、Ｐチャネル
型のトランジスタが用いられる場合、電圧と選択状態の関係は、Ｎチャネル型の場合とは
逆となる。
図３７（Ｄ）に示すタイミングチャートでは、第ｋフレーム（ｋは自然数）における第ｊ
ゲート選択期間において、信号線として用いる配線５０８４＿ｉに正の信号電圧が加えら
れ、配線５０８４＿ｉ＋１に負の信号電圧が加えられる。そして、第ｋフレームにおける
第ｊ＋１ゲート選択期間において、配線５０８４＿ｉに負の信号電圧が加えられ、配線５
０８４＿ｉ＋１に正の信号電圧が加えられる。その後も、それぞれの信号線は、ゲート選
択期間ごとに極性が反転した信号が交互に加えられる。その結果、第ｋフレームにおいて
は、画素５０８０＿ｉ，ｊには正の信号電圧、画素５０８０＿ｉ＋１，ｊには負の信号電
圧、画素５０８０＿ｉ，ｊ＋１には負の信号電圧、画素５０８０＿ｉ＋１，ｊ＋１には正
の信号電圧が、それぞれ加えられることとなる。そして、第ｋ＋１フレームにおいては、
それぞれの画素において、第ｋフレームにおいて書き込まれた信号電圧とは逆の極性の信
号電圧が書き込まれる。その結果、第ｋ＋１フレームにおいては、画素５０８０＿ｉ，ｊ
には負の信号電圧、画素５０８０＿ｉ＋１，ｊには正の信号電圧、画素５０８０＿ｉ，ｊ
＋１には正の信号電圧、画素５０８０＿ｉ＋１，ｊ＋１には負の信号電圧が、それぞれ加
えられることとなる。このように、同じフレームにおいては隣接する画素同士で異なる極
性の信号電圧が加えられ、さらに、それぞれの画素においては１フレームごとに信号電圧
の極性が反転される駆動方法が、ドット反転駆動である。ドット反転駆動によって、液晶
素子の劣化を抑制しつつ、表示される画像全体または一部が均一である場合に視認される
フリッカを低減することができる。なお、配線５０８６＿ｊ、配線５０８６＿ｊ＋１を含
む全ての配線５０８６に加えられる電圧は、一定の電圧とすることができる。なお、配線
５０８４のタイミングチャートにおける信号電圧の表記は極性のみとなっているが、実際
は、表示された極性において様々な信号電圧の値をとり得る。なお、ここでは１ドット（
１画素）毎に極性を反転させる場合について述べたが、これに限定されず、複数の画素毎
に極性を反転させることもできる。例えば、２ゲート選択期間毎に書き込む信号電圧の極
性を反転させることで、信号電圧の書き込みにかかる消費電力を低減させることができる
。他にも、１列毎に極性を反転させること（ソースライン反転）もできるし、１行ごとに
極性を反転させること（ゲートライン反転）もできる。
なお、画素５０８０における容量素子５０８３の第２端子には、１フレーム期間において
一定の電圧が加えられていれば良い。ここで、走査線として用いる配線５０８５に加えら
れる電圧は１フレーム期間の大半においてローレベルであり、ほぼ一定の電圧が加えられ
ていることから、画素５０８０における容量素子５０８３の第２端子の接続先は、配線５
０８５でも良い。図３７（Ｅ）は、液晶表示装置に適用できる画素構成の一例を示す図で
ある。図３７（Ｅ）に示す画素構成は、図３７（Ｃ）に示す画素構成と比較すると、配線
５０８６が省略され、かつ、画素５０８０内の容量素子５０８３の第２端子と、一つ前の
行における配線５０８５とが電気的に接続されていることを特徴としている。具体的には
、図３７（Ｅ）に表記されている範囲においては、画素５０８０＿ｉ，ｊ＋１および画素
５０８０＿ｉ＋１，ｊ＋１における容量素子５０８３の第２端子は、配線５０８５＿ｊと
電気的に接続される。このように、画素５０８０内の容量素子５０８３の第２端子と、一
つ前の行における配線５０８５とを電気的に接続させることで、配線５０８６を省略する
ことができるので、画素の開口率を向上できる。なお、容量素子５０８３の第２端子の接
続先は、一つ前の行における配線５０８５ではなく、他の行における配線５０８５でも良
い。なお、図３７（Ｅ）に示す画素構成の駆動方法は、図３７（Ｃ）に示す画素構成の駆
動方法と同様のものを用いることができる。
なお、容量素子５０８３および容量素子５０８３の第２端子に電気的に接続される配線を
用いて、信号線として用いる配線５０８４に加える電圧を小さくすることができる。この
ときの画素構成および駆動方法について、図３７（Ｆ）および図３７（Ｇ）を用いて説明
する。図３７（Ｆ）に示す画素構成は、図３７（Ａ）に示す画素構成と比較して、配線５
０８６を１画素列あたり２本とし、かつ、画素５０８０における容量素子５０８３の第２
端子との電気的な接続を、隣接する画素で交互に行なうことを特徴としている。なお、２
本とした配線５０８６は、それぞれ配線５０８６−１および配線５０８６−２と呼ぶこと
とする。具体的には、図３７（Ｆ）に表記されている範囲においては、画素５０８０＿ｉ
，ｊにおける容量素子５０８３の第２端子は、配線５０８６−１＿ｊと電気的に接続され
、画素５０８０＿ｉ＋１，ｊにおける容量素子５０８３の第２端子は、配線５０８６−２
＿ｊと電気的に接続され、画素５０８０＿ｉ，ｊ＋１における容量素子５０８３の第２端
子は、配線５０８６−２＿ｊ＋１と電気的に接続され、画素５０８０＿ｉ＋１，ｊ＋１に
おける容量素子５０８３の第２端子は、配線５０８６−１＿ｊ＋１と電気的に接続される
。
そして、例えば、図３７（Ｇ）に示すように、第ｋフレームにおいて画素５０８０＿ｉ，
ｊに正の極性の信号電圧が書き込まれる場合、配線５０８６−１＿ｊは、第ｊゲート選択
期間においてはローレベルとさせ、第ｊゲート選択期間の終了後、ハイレベルに変化させ
る。そして、１フレーム期間中はそのままハイレベルを維持し、第ｋ＋１フレームにおけ
る第ｊゲート選択期間に負の極性の信号電圧が書き込まれた後、ローレベルに変化させる
。このように、正の極性の信号電圧が画素に書き込まれた後に、容量素子５０８３の第２
端子に電気的に接続される配線の電圧を正の方向に変化させることで、液晶素子に加えら
れる電圧を正の方向に所定の量だけ変化させることができる。すなわち、その分画素に書
き込む信号電圧を小さくすることができるため、信号書き込みにかかる消費電力を低減さ
せることができる。なお、第ｊゲート選択期間に負の極性の信号電圧が書き込まれる場合
は、負の極性の信号電圧が画素に書き込まれた後に、容量素子５０８３の第２端子に電気
的に接続される配線の電圧を負の方向に変化させることで、液晶素子に加えられる電圧を
負の方向に所定の量だけ変化させることができるので、正の極性の場合と同様に、画素に
書き込む信号電圧を小さくすることができる。つまり、容量素子５０８３の第２端子に電
気的に接続される配線は、同じフレームの同じ行において、正の極性の信号電圧が加えら
れる画素と、負の極性の信号電圧が加えられる画素とで、それぞれ異なる配線であること
が好ましい。図３７（Ｆ）は、第ｋフレームにおいて正の極性の信号電圧が書き込まれる
画素には配線５０８６−１が電気的に接続され、第ｋフレームにおいて負の極性の信号電
圧が書き込まれる画素には配線５０８６−２が電気的に接続される例である。ただし、こ
れは一例であり、例えば、正の極性の信号電圧が書き込まれる画素と負の極性の信号電圧
が書き込まれる画素が２画素毎に現れるような駆動方法の場合は、配線５０８６−１およ
び配線５０８６−２の電気的接続もそれに合わせて、２画素毎に交互に行なわれることが
好ましい。さらに言えば、１行全ての画素で同じ極性の信号電圧が書き込まれる場合（ゲ
ートライン反転）も考えられるが、その場合は、配線５０８６は１行あたり１本でよい。
つまり、図３７（Ｃ）に示す画素構成においても、図３７（Ｆ）および図３７（Ｇ）を用
いて説明したような、画素に書き込む信号電圧を小さくする駆動方法を用いることができ
る。
次に、液晶素子が、ＭＶＡモードまたはＰＶＡモード等に代表される、垂直配向（ＶＡ）
モードである場合に特に好ましい画素構成およびその駆動方法について述べる。ＶＡモー
ドは、製造時にラビング工程が不要、黒表示時の光漏れが少ない、駆動電圧が低い等の優
れた特徴を有するが、画面を斜めから見たときに画質が劣化してしまう（視野角が狭い）
という問題点も有する。ＶＡモードの視野角を広くするには、図３８（Ａ）および図３８
（Ｂ）に示すように、１画素に複数の副画素（サブピクセル）を有する画素構成とするこ
とが有効である。図３８（Ａ）および図３８（Ｂ）に示す画素構成は、画素５０８０が２
つの副画素（副画素５０８０−１，副画素５０８０−２）を含む場合の一例を表すもので
ある。なお、１つの画素における副画素の数は２つに限定されず、様々な数の副画素を用
いることができる。副画素の数が大きいほど、より視野角を広くすることができる。複数
の副画素は互いに同一の回路構成とすることができ、ここでは、全ての副画素が図３７（
Ａ）に示す回路構成と同様であるとして説明する。なお、第１の副画素５０８０−１は、
トランジスタ５０８１−１、液晶素子５０８２−１、容量素子５０８３−１を有するもの
とし、それぞれの接続関係は図３７（Ａ）に示す回路構成に準じることとする。同様に、
第２の副画素５０８０−２は、トランジスタ５０８１−２、液晶素子５０８２−２、容量
素子５０８３−２を有するものとし、それぞれの接続関係は図３７（Ａ）に示す回路構成
に準じることとする。
図３８（Ａ）に示す画素構成は、１画素を構成する２つの副画素に対し、走査線として用
いる配線５０８５を２本（配線５０８５−１，配線５０８５−２）有し、信号線として用
いる配線５０８４を１本有し、容量線として用いる配線５０８６を１本有する構成を表す
ものである。このように、信号線および容量線を２つの副画素で共用することにより、開
口率を向上させることができ、さらに、信号線駆動回路を簡単なものとすることができる
ので製造コストが低減でき、かつ、液晶パネルと駆動回路ＩＣの接続点数を低減できるの
で、歩留まりを向上できる。図３８（Ｂ）に示す画素構成は、１画素を構成する２つの副
画素に対し、走査線として用いる配線５０８５を１本有し、信号線として用いる配線５０
８４を２本（配線５０８４−１，配線５０８４−２）有し、容量線として用いる配線５０
８６を１本有する構成を表すものである。このように、走査線および容量線を２つの副画
素で共用することにより、開口率を向上させることができ、さらに、全体の走査線本数を
低減できるので、高精細な液晶パネルにおいても１つあたりのゲート線選択期間を十分に
長くすることができ、それぞれの画素に適切な信号電圧を書き込むことができる。
図３８（Ｃ）および図３８（Ｄ）は、図３８（Ｂ）に示す画素構成において、液晶素子を
画素電極の形状に置き換えた上で、各素子の電気的接続状態を模式的に表した例である。
図３８（Ｃ）および図３８（Ｄ）において、５０８８−１は第１の画素電極を表し、５０
８８−２は第２の画素電極を表すものとする。図３８（Ｃ）において、第１画素電極５０
８８−１は、図３８（Ｂ）における液晶素子５０８２−１の第１端子に相当し、第２画素
電極５０８８−２は、図３８（Ｂ）における液晶素子５０８２−２の第１端子に相当する
。すなわち、第１画素電極５０８８−１は、トランジスタ５０８１−１のソースまたはド
レインの一方と電気的に接続され、第２画素電極５０８８−２は、トランジスタ５０８１
−２のソースまたはドレインの一方と電気的に接続される。一方、図３８（Ｄ）において
は、画素電極とトランジスタの接続関係を逆にする。すなわち、第１画素電極５０８８−
１は、トランジスタ５０８１−２のソースまたはドレインの一方と電気的に接続され、第
２画素電極５０８８−２は、トランジスタ５０８１−１のソースまたはドレインの一方と
電気的に接続されるものとする。
図３８（Ｃ）および図３８（Ｄ）で示したような画素構成を、マトリクス状に交互に配置
することで、特別な効果を得ることができる。このような画素構成およびその駆動方法の
一例を、図３９（Ａ）および図３９（Ｂ）に示す。図３９（Ａ）に示す画素構成は、画素
５０８０＿ｉ，ｊおよび画素５０８０＿ｉ＋１，ｊ＋１に相当する部分を図３８（Ｃ）に
示す構成とし、画素５０８０＿ｉ＋１，ｊおよび画素５０８０＿ｉ，ｊ＋１に相当する部
分を図３８（Ｄ）に示す構成としたものである。この構成において、図３９（Ｂ）に示す
タイミングチャートのように駆動すると、第ｋフレームの第ｊゲート選択期間において、
画素５０８０＿ｉ，ｊの第１画素電極および画素５０８０＿ｉ＋１，ｊの第２画素電極に
正の極性の信号電圧が書き込まれ、画素５０８０＿ｉ，ｊの第２画素電極および画素５０
８０＿ｉ＋１，ｊの第１画素電極に負の極性の信号電圧が書き込まれる。さらに、第ｋフ
レームの第ｊ＋１ゲート選択期間において、画素５０８０＿ｉ，ｊ＋１の第２画素電極お
よび画素５０８０＿ｉ＋１，ｊ＋１の第１画素電極に正の極性の信号電圧が書き込まれ、
画素５０８０＿ｉ，ｊ＋１の第１画素電極および画素５０８０＿ｉ＋１，ｊ＋１の第２画
素電極に負の極性の信号電圧が書き込まれる。第ｋ＋１フレームにおいては、各画素にお
いて信号電圧の極性が反転される。こうすることによって、副画素を含む画素構成におい
てドット反転駆動に相当する駆動を実現しつつ、信号線に加えられる電圧の極性を１フレ
ーム期間内で同一なものとすることができるので、画素の信号電圧書込みにかかる消費電
力を大幅に低減することができる。なお、配線５０８６＿ｊ、配線５０８６＿ｊ＋１を含
む全ての配線５０８６に加えられる電圧は、一定の電圧とすることができる。
さらに、図３９（Ｃ）および図３９（Ｄ）に示す画素構成およびその駆動方法によって、
画素に書き込まれる信号電圧の大きさを小さくすることができる。これは、それぞれの画
素が有する複数の副画素に電気的に接続される容量線を、副画素毎に異ならせるものであ
る。すなわち、図３９（Ｃ）および図３９（Ｄ）に示す画素構成およびその駆動方法によ
って、同一のフレーム内で同一の極性が書き込まれる副画素については、同一行内で容量
線を共通とし、同一のフレーム内で異なる極性が書き込まれる副画素については、同一行
内で容量線を異ならせる。そして、各行の書き込みが終了した時点で、それぞれの容量線
の電圧を、正の極性の信号電圧が書き込まれた副画素では正の方向、負の極性の信号電圧
が書き込まれた副画素では負の方向に変化させることで、画素に書き込まれる信号電圧の
大きさを小さくすることができる。具体的には、容量線として用いる配線５０８６を各行
で２本（配線５０８６−１，配線５０８６−２）とし、画素５０８０＿ｉ，ｊの第１画素
電極と、配線５０８６−１＿ｊとが、容量素子を介して電気的に接続され、画素５０８０
＿ｉ，ｊの第２画素電極と、配線５０８６−２＿ｊとが、容量素子を介して電気的に接続
され、画素５０８０＿ｉ＋１，ｊの第１画素電極と、配線５０８６−２＿ｊとが、容量素
子を介して電気的に接続され、画素５０８０＿ｉ＋１，ｊの第２画素電極と、配線５０８
６−１＿ｊとが、容量素子を介して電気的に接続され、画素５０８０＿ｉ，ｊ＋１の第１
画素電極と、配線５０８６−２＿ｊ＋１とが、容量素子を介して電気的に接続され、画素
５０８０＿ｉ，ｊ＋１の第２画素電極と、配線５０８６−１＿ｊ＋１とが、容量素子を介
して電気的に接続され、画素５０８０＿ｉ＋１，ｊ＋１の第１画素電極と、配線５０８６
−１＿ｊ＋１とが、容量素子を介して電気的に接続され、画素５０８０＿ｉ＋１，ｊ＋１
の第２画素電極と、配線５０８６−２＿ｊ＋１とが、容量素子を介して電気的に接続され
る。ただし、これは一例であり、例えば、正の極性の信号電圧が書き込まれる画素と負の
極性の信号電圧が書き込まれる画素が２画素毎に現れるような駆動方法の場合は、配線５
０８６−１および配線５０８６−２の電気的接続もそれに合わせて、２画素毎に交互に行
なわれることが好ましい。さらに言えば、１行全ての画素で同じ極性の信号電圧が書き込
まれる場合（ゲートライン反転）も考えられるが、その場合は、配線５０８６は１行あた
り１本でよい。つまり、図３９（Ａ）に示す画素構成においても、図３９（Ｃ）および図
３９（Ｄ）を用いて説明したような、画素に書き込む信号電圧を小さくする駆動方法を用
いることができる。
（実施の形態９）
次に、表示装置の別の構成例およびその駆動方法について説明する。本実施の形態におい
ては、信号書込みに対する輝度の応答が遅い（応答時間が長い）表示素子を用いた表示装
置の場合について述べる。本実施の形態においては、応答時間が長い表示素子として液晶
素子を例として説明するが、本実施の形態における表示素子はこれに限定されず、信号書
込みに対する輝度の応答が遅い様々な表示素子を用いることができる。
一般的な液晶表示装置の場合、信号書込みに対する輝度の応答が遅く、液晶素子に信号電
圧を加え続けた場合でも、応答が完了するまで１フレーム期間以上の時間がかかることが
ある。このような表示素子で動画を表示しても、動画を忠実に再現することはできない。
さらに、アクティブマトリクス駆動の場合、一つの液晶素子に対する信号書込みの時間は
、通常、信号書込み周期（１フレーム期間または１サブフレーム期間）を走査線数で割っ
た時間（１走査線選択期間）に過ぎず、液晶素子はこのわずかな時間内に応答しきれない
ことが多い。したがって、液晶素子の応答の大半は、信号書込みが行われない期間で行わ
れることになる。ここで、液晶素子の誘電率は、当該液晶素子の透過率に従って変化する
が、信号書込みが行われない期間において液晶素子が応答するということは、液晶素子の
外部と電荷のやり取りが行われない状態（定電荷状態）で液晶素子の誘電率が変化するこ
とを意味する。つまり、（電荷）＝（容量）・（電圧）の式において、電荷が一定の状態
で容量が変化することになるため、液晶素子に加わる電圧は、液晶素子の応答にしたがっ
て、信号書込み時の電圧から変化してしまうことになる。したがって、信号書込みに対す
る輝度の応答が遅い液晶素子をアクティブマトリクスで駆動する場合、液晶素子に加わる
電圧は、信号書込み時の電圧に原理的に到達し得ない。
本実施の形態における表示装置は、表示素子を信号書込み周期内に所望の輝度まで応答さ
せるために、信号書込み時の信号レベルを予め補正されたもの（補正信号）とすることで
、上記の問題点を解決することができる。さらに、液晶素子の応答時間は信号レベルが大
きいほど短くなるので、補正信号を書き込むことによって、液晶素子の応答時間を短くす
ることもできる。このような補正信号を加える駆動方法は、オーバードライブとも呼ばれ
る。本実施の形態におけるオーバードライブは、信号書込み周期が、表示装置に入力され
る画像信号の周期（入力画像信号周期Ｔｉｎ）よりも短い場合であっても、信号書込み周
期に合わせて信号レベルが補正されることで、信号書込み周期内に表示素子を所望の輝度
まで応答させることができる。信号書込み周期が、入力画像信号周期Ｔｉｎよりも短い場
合とは、例えば、１つの元画像を複数のサブ画像に分割し、当該複数のサブ画像を１フレ
ーム期間内に順次表示させる場合が挙げられる。
次に、アクティブマトリクス駆動の表示装置において信号書込み時の信号レベルを補正す
る方法の例について、図４０（Ａ）および（Ｂ）を参照して説明する。図４０（Ａ）は、
横軸を時間、縦軸を信号書込み時の信号レベルとし、ある１つの表示素子における信号書
込み時の信号レベルの輝度の時間変化を模式的に表したグラフである。図４０（Ｂ）は、
横軸を時間、縦軸を表示レベルとし、ある１つの表示素子における表示レベルの時間変化
を模式的に表したグラフである。なお、表示素子が液晶素子の場合は、信号書込み時の信
号レベルは電圧、表示レベルは液晶素子の透過率とすることができる。これ以降は、図４
０（Ａ）の縦軸は電圧、図４０（Ｂ）の縦軸は透過率であるとして説明する。なお、本実
施の形態におけるオーバードライブは、信号レベルが電圧以外（デューティー比、電流等
）である場合も含む。なお、本実施の形態におけるオーバードライブは、表示レベルが透
過率以外（輝度、電流等）である場合も含む。なお、液晶素子には、電圧が０である時に
黒表示となるノーマリーブラック型（例：ＶＡモード、ＩＰＳモード等）と、電圧が０で
ある時に白表示となるノーマリーホワイト型（例：ＴＮモード、ＯＣＢモード等）がある
が、図４０（Ｂ）に示すグラフはどちらにも対応しており、ノーマリーブラック型の場合
はグラフの上方へ行くほど透過率が大きいものとし、ノーマリーホワイト型の場合はグラ
フの下方へ行くほど透過率が大きいものとすればよい。すなわち、本実施の形態における
液晶モードは、ノーマリーブラック型でも良いし、ノーマリーホワイト型でも良い。なお
、時間軸には信号書込みタイミングが点線で示されており、信号書込みが行われてから次
の信号書込みが行われるまでの期間を、保持期間Ｆｉと呼ぶこととする。本実施形態にお
いては、ｉは整数であり、それぞれの保持期間を表すインデックスであるとする。図４０
（Ａ）および（Ｂ）においては、ｉは０から２までとして示しているが、ｉはこれ以外の
整数も取り得る（０から２以外については図示しない）。なお、保持期間Ｆｉにおいて、
画像信号に対応する輝度を実現する透過率をＴｉとし、定常状態において透過率Ｔｉを与
える電圧をＶｉとする。なお、図４０（Ａ）中の破線５１０１は、オーバードライブを行
わない場合の液晶素子にかかる電圧の時間変化を表し、実線５１０２は、本実施の形態に
おけるオーバードライブを行う場合の液晶素子にかかる電圧の時間変化を表している。同
様に、図４０（Ｂ）中の破線５１０３は、オーバードライブを行わない場合の液晶素子の
透過率の時間変化を表し、実線５１０４は、本実施の形態におけるオーバードライブを行
う場合の液晶素子の透過率の時間変化を表している。なお、保持期間Ｆｉの末尾における
、所望の透過率Ｔｉと実際の透過率との差を、誤差αｉと表記することとする。
図４０（Ａ）に示すグラフにおいて、保持期間Ｆ０においては破線５１０１と実線５１０
２ともに所望の電圧Ｖ０が加えられており、図４０（Ｂ）に示すグラフにおいても、破線
５１０３と実線５１０４ともに所望の透過率Ｔ０が得られているものとする。そして、オ
ーバードライブが行われない場合、破線５１０１に示すように、保持期間Ｆ１の初頭にお
いて所望の電圧Ｖ１が液晶素子に加えられるが、既に述べたように信号が書込まれる期間
は保持期間に比べて極めて短く、保持期間のうちの大半の期間は定電荷状態となるため、
保持期間において液晶素子にかかる電圧は透過率の変化とともに変化していき、保持期間
Ｆ１の末尾においては所望の電圧Ｖ１と大きく異なった電圧となってしまう。このとき、
図４０（Ｂ）に示すグラフにおける破線５１０３も、所望の透過率Ｔ１と大きく異なった
ものとなってしまう。そのため、画像信号に忠実な表示を行うことができず、画質が低下
してしまう。一方、本実施の形態におけるオーバードライブが行われる場合、実線５１０
２に示すように、保持期間Ｆ１の初頭において、所望の電圧Ｖ１よりも大きな電圧Ｖ１´
が液晶素子に加えられるようにする。つまり、保持期間Ｆ１において徐々に液晶素子にか
かる電圧が変化することを見越して、保持期間Ｆ１の末尾において液晶素子にかかる電圧
が所望の電圧Ｖ１近傍の電圧となるように、保持期間Ｆ１の初頭において所望の電圧Ｖ１
から補正された電圧Ｖ１´を液晶素子に加えることで、正確に所望の電圧Ｖ１を液晶素子
にかけることが可能となる。このとき、図４０（Ｂ）に示すグラフにおける実線５１０４
に示すように、保持期間Ｆ１の末尾において所望の透過率Ｔ１が得られる。すなわち、保
持期間うちの大半の期間において定電荷状態となるにも関わらず、信号書込み周期内での
液晶素子の応答を実現できる。次に、保持期間Ｆ２においては、所望の電圧Ｖ２がＶ１よ
りも小さい場合を示しているが、この場合も保持期間Ｆ１と同様に、保持期間Ｆ２におい
て徐々に液晶素子にかかる電圧が変化することを見越して、保持期間Ｆ２の末尾において
液晶素子にかかる電圧が所望の電圧Ｖ２近傍の電圧となるように、保持期間Ｆ２の初頭に
おいて所望の電圧Ｖ２から補正された電圧Ｖ２´を液晶素子に加えればよい。こうするこ
とで、図４０（Ｂ）に示すグラフにおける実線５１０４に示すように、保持期間Ｆ２の末
尾において所望の透過率Ｔ２が得られる。なお、保持期間Ｆ１のように、ＶｉがＶｉ−１
と比べて大きくなる場合は、補正された電圧Ｖｉ´は所望の電圧Ｖｉよりも大きくなるよ
うに補正されることが好ましい。さらに、保持期間Ｆ２のように、ＶｉがＶｉ−１と比べ
て小さくなる場合は、補正された電圧Ｖｉ´は所望の電圧Ｖｉよりも小さくなるように補
正されることが好ましい。なお、具体的な補正値については、予め液晶素子の応答特性を
測定することで導出することができる。装置に実装する方法としては、補正式を定式化し
て論理回路に組み込む方法、補正値をルックアップテーブルとしてメモリに保存しておき
、必要に応じて補正値を読み出す方法、等を用いることができる。
なお、本実施の形態におけるオーバードライブを、実際に装置として実現する場合には、
様々な制約が存在する。例えば、電圧の補正は、ソースドライバの定格電圧の範囲内で行
われなければならない。すなわち、所望の電圧が元々大きな値であって、理想的な補正電
圧がソースドライバの定格電圧を超えてしまう場合は、補正しきれないこととなる。この
ような場合の問題点について、図４０（Ｃ）および（Ｄ）を参照して説明する。図４０（
Ｃ）は、図４０（Ａ）と同じく、横軸を時間、縦軸を電圧とし、ある１つの液晶素子にお
ける電圧の時間変化を実線５１０５として模式的に表したグラフである。図４０（Ｄ）は
、図４０（Ｂ）と同じく、横軸を時間、縦軸を透過率とし、ある１つの液晶素子における
透過率の時間変化を実線５１０６として模式的に表したグラフである。なお、その他の表
記方法については図４０（Ａ）および（Ｂ）と同様であるため、説明を省略する。図４０
（Ｃ）および（Ｄ）は、保持期間Ｆ１における所望の透過率Ｔ１を実現するための補正電
圧Ｖ１´がソースドライバの定格電圧を超えてしまうため、Ｖ１´＝Ｖ１とせざるを得な
くなり、十分な補正ができない状態を表している。このとき、保持期間Ｆ１の末尾におけ
る透過率は、所望の透過率Ｔ１と誤差α１だけ、ずれた値となってしまう。ただし、誤差
α１が大きくなるのは、所望の電圧が元々大きな値であるときに限られるため、誤差α１
の発生による画質低下自体は許容範囲内である場合も多い。しかしながら、誤差α１が大
きくなることによって、電圧補正のアルゴリズム内の誤差も大きくなってしまう。つまり
、電圧補正のアルゴリズムにおいて、保持期間の末尾に所望の透過率が得られていると仮
定している場合、実際は誤差α１が大きくなっているのにも関わらず、誤差α１が小さい
として電圧の補正を行うため、次の保持期間Ｆ２における補正に誤差が含まれることとな
り、その結果、誤差α２までも大きくなってしまう。さらに、誤差α２が大きくなれば、
その次の誤差α３がさらに大きくなってしまうというように、誤差が連鎖的に大きくなっ
ていき、結果的に画質低下が著しいものとなってしまう。本実施の形態におけるオーバー
ドライブにおいては、このように誤差が連鎖的に大きくなってしまうことを抑制するため
、保持期間Ｆｉにおいて補正電圧Ｖｉ´がソースドライバの定格電圧を超えるとき、保持
期間Ｆｉの末尾における誤差αｉを推定し、当該誤差αｉの大きさを考慮して、保持期間
Ｆｉ＋１における補正電圧を調整できる。こうすることで、誤差αｉが大きくなってしま
っても、それが誤差αｉ＋１に与える影響を最小限にすることができるため、誤差が連鎖
的に大きくなってしまうことを抑制できる。本実施の形態におけるオーバードライブにお
いて、誤差α２を最小限にする例について、図４０（Ｅ）および（Ｆ）を参照して説明す
る。図４０（Ｅ）に示すグラフは、図４０（Ｃ）に示すグラフの補正電圧Ｖ２´をさらに
調整し、補正電圧Ｖ２´´とした場合の電圧の時間変化を、実線５１０７として表してい
る。図４０（Ｆ）に示すグラフは、図４０（Ｅ）に示すグラフによって電圧の補正がなさ
れた場合の透過率の時間変化を表している。図４０（Ｄ）に示すグラフにおける実線５１
０６では、補正電圧Ｖ２´によって過剰補正が発生しているが、図４０（Ｆ）に示すグラ
フにおける実線５１０８では、誤差α１を考慮して調整された補正電圧Ｖ２´´によって
過剰補正を抑制し、誤差α２を最小限にしている。なお、具体的な補正値については、予
め液晶素子の応答特性を測定することで導出することができる。装置に実装する方法とし
ては、補正式を定式化して論理回路に組み込む方法、補正値をルックアップテーブルとし
てメモリに保存しておき、必要に応じて補正値を読み出す方法、等を用いることができる
。そして、これらの方法を、補正電圧Ｖｉ´を計算する部分とは別に追加する、または補
正電圧Ｖｉ´を計算する部分に組み込むことができる。なお、誤差αｉ―１を考慮して調
整された補正電圧Ｖｉ´´の補正量（所望の電圧Ｖｉとの差）は、Ｖｉ´の補正量よりも
小さいものとすることが好ましい。つまり、｜Ｖｉ´´−Ｖｉ｜＜｜Ｖｉ´−Ｖｉ｜とす
ることが好ましい。
なお、理想的な補正電圧がソースドライバの定格電圧を超えてしまうことによる誤差αｉ
は、信号書込み周期が短いほど大きくなる。なぜならば、信号書込み周期が短いほど液晶
素子の応答時間も短くする必要があり、その結果、より大きな補正電圧が必要となるため
である。さらに、必要とされる補正電圧が大きくなった結果、補正電圧がソースドライバ
の定格電圧を超えてしまう頻度も大きくなるため、大きな誤差αｉが発生する頻度も大き
くなる。したがって、本実施の形態におけるオーバードライブは、信号書込み周期が短い
場合ほど有効であるといえる。具体的には、１つの元画像を複数のサブ画像に分割し、当
該複数のサブ画像を１フレーム期間内に順次表示させる場合、複数の画像から画像に含ま
れる動きを検出して、当該複数の画像の中間状態の画像を生成し、当該複数の画像の間に
挿入して駆動する（いわゆる動き補償倍速駆動）場合、またはこれらを組み合わせる場合
、等の駆動方法が行われる場合に、本実施の形態におけるオーバードライブが用いられる
ことは、格段の効果を奏することになる。
なお、ソースドライバの定格電圧は、上述した上限の他に、下限も存在する。例えば、電
圧０よりも小さい電圧が加えられない場合が挙げられる。このとき、上述した上限の場合
と同様に、理想的な補正電圧が加えられないこととなるため、誤差αｉが大きくなってし
まう。しかしながら、この場合でも、上述した方法と同様に、保持期間Ｆｉの末尾におけ
る誤差αｉを推定し、当該誤差αｉの大きさを考慮して、保持期間Ｆｉ＋１における補正
電圧を調整することができる。なお、ソースドライバの定格電圧として電圧０よりも小さ
い電圧（負の電圧）を加えることができる場合は、補正電圧として液晶素子に負の電圧を
加えても良い。こうすることで、定電荷状態による電位の変動を見越して、保持期間Ｆｉ
の末尾において液晶素子にかかる電圧が所望の電圧Ｖｉ近傍の電圧となるように調整でき
る。
なお、液晶素子の劣化を抑制するため、液晶素子に加える電圧の極性を定期的に反転させ
る、いわゆる反転駆動を、オーバードライブと組み合わせて実施することができる。すな
わち、本実施の形態におけるオーバードライブは、反転駆動と同時に行われる場合も含む
。例えば、信号書込み周期が入力画像信号周期Ｔｉｎの１／２である場合に、極性を反転
させる周期と入力画像信号周期Ｔｉｎとが同程度であると、正極性の信号の書込みと負極
性の信号の書込みが、２回毎に交互に行われることになる。このように、極性を反転させ
る周期を信号書込み周期よりも長くすることで、画素の充放電の頻度を低減できるので、
消費電力を低減できる。ただし、極性を反転させる周期をあまり長くすると、極性の違い
による輝度差がフリッカとして認識される不具合が生じることがあるため、極性を反転さ
せる周期は入力画像信号周期Ｔｉｎと同程度か短いことが好ましい。
（実施の形態１０）
次に、表示装置の別の構成例およびその駆動方法について説明する。本実施の形態におい
ては、表示装置の外部から入力される画像（入力画像）の動きを補間する画像を、複数の
入力画像を基にして表示装置の内部で生成し、当該生成された画像（生成画像）と、入力
画像とを順次表示させる方法について説明する。なお、生成画像を、入力画像の動きを補
間するような画像とすることで、動画の動きを滑らかにすることができ、さらに、ホール
ド駆動による残像等によって動画の品質が低下する問題を改善できる。ここで、動画の補
間について、以下に説明する。動画の表示は、理想的には、個々の画素の輝度をリアルタ
イムに制御することで実現されるものであるが、画素のリアルタイム個別制御は、制御回
路の数が膨大なものとなる問題、配線スペースの問題、および入力画像のデータ量が膨大
なものとなる問題等が存在し、実現が困難である。したがって、表示装置による動画の表
示は、複数の静止画を一定の周期で順次表示することで、表示が動画に見えるようにして
行なわれている。この周期（本実施の形態においては入力画像信号周期と呼び、Ｔｉｎと
表す）は規格化されており、例として、ＮＴＳＣ規格では１／６０秒、ＰＡＬ規格では１
／５０秒である。この程度の周期でも、インパルス型表示装置であるＣＲＴにおいては動
画表示に問題は起こらなかった。しかし、ホールド型表示装置においては、これらの規格
に準じた動画をそのまま表示すると、ホールド型であることに起因する残像等により表示
が不鮮明となる不具合（ホールドぼけ：ｈｏｌｄ ｂｌｕｒ）が発生してしまう。ホール
ドぼけは、人間の目の追従による無意識的な動きの補間と、ホールド型の表示との不一致
（ｄｉｓｃｒｅｐａｎｃｙ）で認識されるものであるので、従来の規格よりも入力画像信
号周期を短くする（画素のリアルタイム個別制御に近づける）ことで低減させることがで
きるが、入力画像信号周期を短くすることは規格の変更を伴い、さらに、データ量も増大
することになるので、困難である。しかしながら、規格化された入力画像信号を基にして
、入力画像の動きを補間するような画像を表示装置内部で生成し、当該生成画像によって
入力画像を補間して表示することで、規格の変更またはデータ量の増大なしに、ホールド
ぼけを低減できる。このように、入力画像信号を基にして表示装置内部で画像信号を生成
し、入力画像の動きを補間することを、動画の補間と呼ぶこととする。
本実施の形態における動画の補間方法によって、動画ぼけを低減させることができる。本
実施の形態における動画の補間方法は、画像生成方法と画像表示方法に分けることができ
る。そして、特定のパターンの動きについては別の画像生成方法および／または画像表示
方法を用いることで、効果的に動画ぼけを低減させることができる。図４１（Ａ）および
（Ｂ）は、本実施の形態における動画の補間方法の一例を説明するための模式図である。
図４１（Ａ）および（Ｂ）において、横軸は時間であり、横方向の位置によって、それぞ
れの画像が扱われるタイミングを表している。「入力」と記された部分は、入力画像信号
が入力されるタイミングを表している。ここでは、時間的に隣接する２つの画像として、
画像５１２１および画像５１２２に着目している。入力画像は、周期Ｔｉｎの間隔で入力
される。なお、周期Ｔｉｎ１つ分の長さを、１フレームもしくは１フレーム期間と記すこ
とがある。「生成」と記された部分は、入力画像信号から新しく画像が生成されるタイミ
ングを表している。ここでは、画像５１２１および画像５１２２を基にして生成される生
成画像である、画像５１２３に着目している。「表示」と記された部分は、表示装置に画
像が表示されるタイミングを表している。なお、着目している画像以外の画像については
破線で記しているのみであるが、着目している画像と同様に扱うことによって、本実施の
形態における動画の補間方法の一例を実現できる。
本実施の形態における動画の補間方法の一例は、図４１（Ａ）に示されるように、時間的
に隣接した２つの入力画像を基にして生成された生成画像を、当該２つの入力画像が表示
されるタイミングの間隙に表示させることで、動画の補間を行うことができる。このとき
、表示画像の表示周期は、入力画像の入力周期の１／２とすることが好ましい。ただし、
これに限定されず、様々な表示周期とすることができる。例えば、表示周期を入力周期の
１／２より短くすることで、動画をより滑らかに表示できる。または、表示周期を入力周
期の１／２より長くすることで、消費電力を低減できる。なお、ここでは、時間的に隣接
した２つの入力画像を基にして画像を生成しているが、基にする入力画像は２つに限定さ
れず、様々な数を用いることができる。例えば、時間的に隣接した３つ（３つ以上でも良
い）の入力画像を基にして画像を生成すれば、２つの入力画像を基にする場合よりも、精
度の良い生成画像を得ることができる。なお、画像５１２１の表示タイミングを、画像５
１２２の入力タイミングと同時刻、すなわち入力タイミングに対する表示タイミングを１
フレーム遅れとしているが、本実施の形態における動画の補間方法における表示タイミン
グはこれに限定されず、様々な表示タイミングを用いることができる。例えば、入力タイ
ミングに対する表示タイミングを１フレーム以上遅らせることができる。こうすることで
、生成画像である画像５１２３の表示タイミングを遅くすることができるので、画像５１
２３の生成にかかる時間に余裕を持たせることができ、消費電力および製造コストの低減
につながる。なお、入力タイミングに対する表示タイミングをあまりに遅くすると、入力
画像を保持しておく期間が長くなり、保持にかかるメモリ容量が増大してしまうので、入
力タイミングに対する表示タイミングは、１フレーム遅れから２フレーム遅れ程度が好ま
しい。
ここで、画像５１２１および画像５１２２を基にして生成される画像５１２３の、具体的
な生成方法の一例について説明する。動画を補間するためには入力画像の動きを検出する
必要があるが、本実施の形態においては、入力画像の動きの検出のために、ブロックマッ
チング法と呼ばれる方法を用いることができる。ただし、これに限定されず、様々な方法
（画像データの差分をとる方法、フーリエ変換を利用する方法等）を用いることができる
。ブロックマッチング法においては、まず、入力画像１枚分の画像データ（ここでは画像
５１２１の画像データ）を、データ記憶手段（半導体メモリ、ＲＡＭ等の記憶回路等）に
記憶させる。そして、次のフレームにおける画像（ここでは画像５１２２）を、複数の領
域に分割する。なお、分割された領域は、図４１（Ａ）のように、同じ形状の矩形とする
ことができるが、これに限定されず、様々なもの（画像によって形状または大きさを変え
る等）とすることができる。その後、分割された領域毎に、データ記憶手段に記憶させた
前のフレームの画像データ（ここでは画像５１２１の画像データ）とデータの比較を行い
、画像データが似ている領域を探索する。図４１（Ａ）の例においては、画像５１２２に
おける領域５１２４とデータが似ている領域を画像５１２１の中から探索し、領域５１２
６が探索されたものとしている。なお、画像５１２１の中を探索するとき、探索範囲は限
定されることが好ましい。図４１（Ａ）の例においては、探索範囲として、領域５１２４
の面積の４倍程度の大きさである、領域５１２５を設定している。なお、探索範囲をこれ
より大きくすることで、動きの速い動画においても検出精度を高くすることができる。た
だし、あまりに広く探索を行なうと探索時間が膨大なものとなってしまい、動きの検出の
実現が困難となるため、領域５１２５は、領域５１２４の面積の２倍から６倍程度の大き
さであることが好ましい。その後、探索された領域５１２６と、画像５１２２における領
域５１２４との位置の違いを、動きベクトル５１２７として求める。動きベクトル５１２
７は領域５１２４における画像データの１フレーム期間の動きを表すものである。そして
、動きの中間状態を表す画像を生成するため、動きベクトルの向きはそのままで大きさを
変えた画像生成用ベクトル５１２８を作り、画像５１２１における領域５１２６に含まれ
る画像データを、画像生成用ベクトル５１２８に従って移動させることで、画像５１２３
における領域５１２９内の画像データを形成させる。これらの一連の処理を、画像５１２
２における全ての領域について行なうことで、画像５１２３を生成することができる。そ
して、入力画像５１２１、生成画像５１２３、入力画像５１２２を順次表示することで、
動画を補間することができる。なお、画像中の物体５１３０は、画像５１２１および画像
５１２２において位置が異なっている（つまり動いている）が、生成された画像５１２３
は、画像５１２１および画像５１２２における物体の中間点となっている。このような画
像を表示することで、動画の動きを滑らかにすることができ、残像等による動画の不鮮明
さを改善できる。
なお、画像生成用ベクトル５１２８の大きさは、画像５１２３の表示タイミングに従って
決めることができる。図４１（Ａ）の例においては、画像５１２３の表示タイミングは画
像５１２１および画像５１２２の表示タイミングの中間点（１／２）としているため、画
像生成用ベクトル５１２８の大きさは動きベクトル５１２７の１／２としているが、他に
も、例えば、表示タイミングが１／３の時点であれば、大きさを１／３とし、表示タイミ
ングが２／３の時点であれば、大きさを２／３とすることができる。
なお、このように、様々な動きベクトルを持った複数の領域をそれぞれ動かして新しい画
像を作る場合は、移動先の領域内に他の領域が既に移動している部分（重複）や、どこの
領域からも移動されてこない部分（空白）が生じることもある。これらの部分については
、データを補正することができる。重複部分の補正方法としては、例えば、重複データの
平均をとる方法、動きベクトルの方向等で優先度をつけておき、優先度の高いデータを生
成画像内のデータとする方法、色（または明るさ）はどちらかを優先させるが明るさ（ま
たは色）は平均をとる方法、等を用いることができる。空白部分の補正方法としては、画
像５１２１または画像５１２２の当該位置における画像データをそのまま生成画像内のデ
ータとする方法、画像５１２１または画像５１２２の当該位置における画像データの平均
をとる方法、等を用いることができる。そして、生成された画像５１２３を、画像生成用
ベクトル５１２８の大きさに従ったタイミングで表示させることで、動画の動きを滑らか
にすることができ、さらに、ホールド駆動による残像等によって動画の品質が低下する問
題を改善できる。
本実施の形態における動画の補間方法の他の例は、図４１（Ｂ）に示されるように、時間
的に隣接した２つの入力画像を基にして生成された生成画像を、当該２つの入力画像が表
示されるタイミングの間隙に表示させる際に、それぞれの表示画像をさらに複数のサブ画
像に分割して表示することで、動画の補間を行うことができる。この場合、画像表示周期
が短くなることによる利点だけでなく、暗い画像が定期的に表示される（表示方法がイン
パルス型に近づく）ことによる利点も得ることができる。つまり、画像表示周期が画像入
力周期に比べて１／２の長さにするだけの場合よりも、残像等による動画の不鮮明さをさ
らに改善できる。図４１（Ｂ）の例においては、「入力」および「生成」については図４
１（Ａ）の例と同様な処理を行なうことができるので、説明を省略する。図４１（Ｂ）の
例における「表示」は、１つの入力画像または／および生成画像を複数のサブ画像に分割
して表示を行うことができる。具体的には、図４１（Ｂ）に示すように、画像５１２１を
サブ画像５１２１ａおよび５１２１ｂに分割して順次表示することで、人間の目には画像
５１２１が表示されたように知覚させ、画像５１２３をサブ画像５１２３ａおよび５１２
３ｂに分割して順次表示することで、人間の目には画像５１２３が表示されたように知覚
させ、画像５１２２をサブ画像５１２２ａおよび５１２２ｂに分割して順次表示すること
で、人間の目には画像５１２２が表示されたように知覚させる。すなわち、人間の目に知
覚される画像としては図４１（Ａ）の例と同様なものとしつつ、表示方法をインパルス型
に近づけることができるので、残像等による動画の不鮮明さをさらに改善できる。なお、
サブ画像の分割数は、図４１（Ｂ）においては２つとしているが、これに限定されず様々
な分割数を用いることができる。なお、サブ画像が表示されるタイミングは、図４１（Ｂ
）においては等間隔（１／２）としているが、これに限定されず様々な表示タイミングを
用いることができる。例えば、暗いサブ画像（５１２１ｂ、５１２２ｂ、５１２３ｂ）の
表示タイミングを早くする（具体的には、１／４から１／２のタイミング）ことで、表示
方法をよりインパルス型に近づけることができるため、残像等による動画の不鮮明さをさ
らに改善できる。または、暗いサブ画像の表示タイミングを遅くする（具体的には、１／
２から３／４のタイミング）ことで、明るい画像の表示期間を長くすることができるので
、表示効率を高めることができ、消費電力を低減できる。
本実施の形態における動画の補間方法の他の例は、画像内で動いている物体の形状を検出
し、動いている物体の形状によって異なる処理を行なう例である。図４１（Ｃ）に示す例
は、図４１（Ｂ）の例と同様に表示のタイミングを表しているが、表示されている内容が
、動く文字（スクロールテキスト、字幕、テロップ等とも呼ばれる）である場合を示して
いる。なお、「入力」および「生成」については、図４１（Ｂ）と同様としても良いため
、図示していない。ホールド駆動における動画の不鮮明さは、動いているものの性質によ
って程度が異なることがある。特に、文字が動いている場合に顕著に認識されることが多
い。なぜならば、動く文字を読む際にはどうしても視線を文字に追従させてしまうので、
ホールドぼけが発生しやすくなるためである。さらに、文字は輪郭がはっきりしているこ
とが多いため、ホールドぼけによる不鮮明さがさらに強調されてしまうこともある。すな
わち、画像内を動く物体が文字かどうかを判別し、文字である場合はさらに特別な処理を
行なうことは、ホールドぼけの低減のためには有効である。具体的には、画像内を動いて
いる物体に対し、輪郭検出または／およびパターン検出等を行なって、当該物体が文字で
あると判断された場合は、同じ画像から分割されたサブ画像同士であっても動き補間を行
い、動きの中間状態を表示するようにして、動きを滑らかにすることができる。当該物体
が文字ではないと判断された場合は、図４１（Ｂ）に示すように、同じ画像から分割され
たサブ画像であれば動いている物体の位置は変えずに表示することができる。図４１（Ｃ
）の例では、文字であると判断された領域５１３１が、上方向に動いている場合を示して
いるが、サブ画像５１２１ａとサブ画像５１２１ｂとで、領域５１３１の位置を異ならせ
ている。サブ画像５１２３ａとサブ画像５１２３ｂ、サブ画像５１２２ａとサブ画像５１
２２ｂについても同様である。こうすることで、ホールドぼけが特に認識されやすい動く
文字については、通常の動き補償倍速駆動よりもさらに動きを滑らかにすることができる
ので、残像等による動画の不鮮明さをさらに改善できる。
１００ 基板
１０１ 半導体膜
１０２ レジストマスク
１０３ａ 半導体層
１０３ｂ 半導体層
１０３ｃ 半導体層
１０４ 導電膜
１０５ａ レジストマスク
１０６ａ 導電層
１０６ｂ 導電層
１０６ｃ 導電層
１０６ｄ 導電層
１０６ｅ 導電層
１０７ 導電膜
１０８ レジストマスク
１０９ａ 導電層
１０９ｂ 導電層
１０９ｃ 導電層
１１０ ゲート絶縁膜
１１１ 導電膜
１１２ａ レジストマスク
１１３ａ 導電層
１１３ｂ 導電層
１１３ｃ 導電層
１１３ｄ 導電層
１１４ 導電膜
１１５ レジストマスク
１１６ａ 導電層
１１６ｂ 導電層
１１７ 絶縁膜
１１８ 導電膜
１１９ａ 導電層
１２０ａ チャネル保護層
１２０ｂ チャネル保護層
１２１ａ 領域
１３０ コンタクトホール
１３１ コンタクトホール
１３２ コンタクトホール
１５０ トランジスタ
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１５４ トランジスタ
１５５ トランジスタ
１５６ トランジスタ
１６０ 保持容量部
１６１ 保持容量部
１６２ 保持容量部
１６４ 保持容量部
１７０ 基板
１７１ 半導体層
１７２ 導電層
１７３ ゲート絶縁膜
１７４ 導電層
１７５ 絶縁膜
２００ 基板
２０３ 半導体層
２０３ａ 半導体層
２０３ｂ 半導体層
２０４ 導電膜
２０５ 導電膜
２０６ａ レジストマスク
２０６ｂ レジストマスク
２０７ａ 導電層
２０７ｂ 導電層
２０８ａ 導電層
２０８ｂ 導電層
２０８ｃ 導電層
２０９ レジストマスク
２１０ａ 導電層
２１１ ゲート絶縁膜
２１２ 導電膜
２１３ 導電膜
２１４ａ レジストマスク
２１５ａ 導電層
２１５ｂ 導電層
２１６ａ 導電層
２１６ｂ 導電層
２１７ａ レジストマスク
２１８ａ 導電層
２１８ｂ 導電層
２１９ 絶縁膜
２２０ 導電膜
２２１ａ 導電層
２５０ トランジスタ
２６０ 保持容量部
２７０ 基板
２７１ 半導体層
２７２ 導電層
２７３ 導電層
２７４ ゲート絶縁膜
２７５ 導電層
２７６ 導電層
２７７ 絶縁膜
３００ 基板
３０１ａ 半透過層
３０１ｃ 遮光層
３０２ 基板
３０３ａ 半透過層
３０３ｃ 遮光層
４００ 基板
４０１ 遮光部
４０２ 回折格子部
４０３ グレートーンマスク
４１１ 基板
４１２ 半透光部
４１３ 遮光部
４１４ ハーフトーンマスク
５８０ 基板
５８１ 薄膜トランジスタ
５８５ 絶縁層
５８６ 基板
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極
４０３１ 対向電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５０８０ 画素
５０８１ トランジスタ
５０８２ 液晶素子
５０８３ 容量素子
５０８８ 画素電極
５１２４ 領域
５１２５ 領域
５１２６ 領域
５１２９ 領域
５１３１ 領域
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
６４１０ 画素
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電層
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電層
９１００ 携帯電話機
９１０１ 筐体
９１０２ 表示部
９１０３ 連結部
９１０４ 筐体
９１０６ 操作キー
９２００ 携帯情報端末機器
９２０１ 筐体
９２０２ 表示部
９２０３ 筐体
９２０５ キーボード
９２０７ 連結部
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９５００ デジタルビデオカメラ
９５０１ 筐体
９５０３ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８００ コンピュータ
９８０１ 筐体
９８０２ 表示部
９８０３ キーボード
９８０４ 筐体

Claims (1)

  1. チャネル形成領域を有する半導体層と、
    前記半導体層と電気的に接続された第１の電極と、
    前記半導体層と電気的に接続された第２の電極と、
    前記半導体層上、前記第１の電極上、及び前記第２の電極上の第１の絶縁膜と、
    前記第１の絶縁膜を介して、前記チャネル形成領域と重なる領域を有する第３の電極と、
    前記第３の電極上の第２の絶縁膜と、
    前記第２の絶縁膜上に接し、前記第３の電極を介して前記チャネル形成領域と重なる領域を有する第４の電極と、
    前記第２の絶縁膜上に接し、且つ前記第４の電極と同じ材料を有する第５の電極と、
    前記第２の絶縁膜上に接し、且つ前記第４の電極と同じ材料を有する第６の電極と、を有し、
    前記第２の電極は、前記第５の電極と重なる領域を有し、
    前記第２の電極は、前記第６の電極と重ならず、
    前記第３の電極は、前記第６の電極と重なる領域を有し、
    前記第３の電極は、前記第５の電極と重ならず、
    前記第４の電極は、前記第１の絶縁膜及び前記第２の絶縁膜に設けられた開口部を介して、前記第１の電極と接する領域を有し、
    前記第４の電極の周縁は、前記半導体層の周縁より突出しており、
    前記開口部は、前記半導体層と重ならず、
    前記第３の電極は、透光性を有し、
    前記第４の電極は、透光性を有することを特徴とする半導体装置。
JP2018098800A 2009-03-05 2018-05-23 半導体装置 Active JP6594482B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009051899 2009-03-05
JP2009051899 2009-03-05

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018050644A Division JP6345896B1 (ja) 2009-03-05 2018-03-19 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019172805A Division JP6865256B2 (ja) 2009-03-05 2019-09-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2018142730A JP2018142730A (ja) 2018-09-13
JP6594482B2 true JP6594482B2 (ja) 2019-10-23

Family

ID=42677436

Family Applications (10)

Application Number Title Priority Date Filing Date
JP2010048612A Withdrawn JP2010232651A (ja) 2009-03-05 2010-03-05 半導体装置
JP2014180892A Withdrawn JP2015043088A (ja) 2009-03-05 2014-09-05 透過型の液晶表示装置
JP2016167015A Active JP6262305B2 (ja) 2009-03-05 2016-08-29 半導体装置
JP2017238321A Active JP6311064B1 (ja) 2009-03-05 2017-12-13 半導体装置
JP2018050644A Active JP6345896B1 (ja) 2009-03-05 2018-03-19 半導体装置
JP2018098800A Active JP6594482B2 (ja) 2009-03-05 2018-05-23 半導体装置
JP2019172805A Active JP6865256B2 (ja) 2009-03-05 2019-09-24 半導体装置
JP2021064043A Active JP7144567B2 (ja) 2009-03-05 2021-04-05 半導体装置
JP2022147156A Active JP7432675B2 (ja) 2009-03-05 2022-09-15 半導体装置
JP2024015436A Pending JP2024054199A (ja) 2009-03-05 2024-02-05 半導体装置

Family Applications Before (5)

Application Number Title Priority Date Filing Date
JP2010048612A Withdrawn JP2010232651A (ja) 2009-03-05 2010-03-05 半導体装置
JP2014180892A Withdrawn JP2015043088A (ja) 2009-03-05 2014-09-05 透過型の液晶表示装置
JP2016167015A Active JP6262305B2 (ja) 2009-03-05 2016-08-29 半導体装置
JP2017238321A Active JP6311064B1 (ja) 2009-03-05 2017-12-13 半導体装置
JP2018050644A Active JP6345896B1 (ja) 2009-03-05 2018-03-19 半導体装置

Family Applications After (4)

Application Number Title Priority Date Filing Date
JP2019172805A Active JP6865256B2 (ja) 2009-03-05 2019-09-24 半導体装置
JP2021064043A Active JP7144567B2 (ja) 2009-03-05 2021-04-05 半導体装置
JP2022147156A Active JP7432675B2 (ja) 2009-03-05 2022-09-15 半導体装置
JP2024015436A Pending JP2024054199A (ja) 2009-03-05 2024-02-05 半導体装置

Country Status (5)

Country Link
US (3) US20100224878A1 (ja)
JP (10) JP2010232651A (ja)
KR (9) KR101708467B1 (ja)
CN (2) CN105957813B (ja)
TW (1) TWI613825B (ja)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6183684A (ja) * 1984-09-28 1986-04-28 株式会社日立製作所 セラミツクスの接合方法
KR20040023381A (ko) * 2002-09-11 2004-03-18 이문기 견과류를 첨가한 소시지의 제조방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011045956A1 (ja) * 2009-10-16 2011-04-21 シャープ株式会社 半導体装置、それを備えた表示装置、および半導体装置の製造方法
KR101594855B1 (ko) * 2009-11-25 2016-02-18 삼성전자주식회사 Ｂｌｕ 및 디스플레이 장치
KR101720072B1 (ko) * 2009-12-11 2017-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
WO2011142371A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102446913A (zh) * 2010-09-30 2012-05-09 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
TWI555205B (zh) * 2010-11-05 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8569754B2 (en) * 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI535014B (zh) 2010-11-11 2016-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5770068B2 (ja) * 2010-11-12 2015-08-26 株式会社半導体エネルギー研究所 半導体装置
WO2012066755A1 (ja) * 2010-11-17 2012-05-24 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた表示装置並びに薄膜トランジスタ基板の製造方法
US8936965B2 (en) * 2010-11-26 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5973165B2 (ja) * 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
TWI408479B (zh) * 2010-12-31 2013-09-11 Wintek Corp 顯示面板
TWI535032B (zh) * 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5897910B2 (ja) 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8987728B2 (en) * 2011-03-25 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
KR101345047B1 (ko) * 2011-03-30 2013-12-26 샤프 가부시키가이샤 액티브 매트릭스 기판, 표시 장치 및 액티브 매트릭스 기판의 제조 방법
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9960278B2 (en) 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US9466618B2 (en) * 2011-05-13 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including two thin film transistors and method of manufacturing the same
US9093539B2 (en) * 2011-05-13 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9397222B2 (en) * 2011-05-13 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
WO2012160800A1 (ja) * 2011-05-24 2012-11-29 シャープ株式会社 半導体装置の製造方法
JP5717546B2 (ja) * 2011-06-01 2015-05-13 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
JP5814712B2 (ja) * 2011-09-15 2015-11-17 日本放送協会 薄膜デバイスの製造方法
KR102089505B1 (ko) * 2011-09-23 2020-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9287405B2 (en) 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
TWI575577B (zh) 2011-11-15 2017-03-21 友達光電股份有限公司 畫素結構及畫素結構的製造方法
JP6050662B2 (ja) 2011-12-02 2016-12-21 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5960430B2 (ja) * 2011-12-23 2016-08-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6157100B2 (ja) 2012-12-13 2017-07-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
CN105474397B (zh) * 2013-08-19 2019-06-18 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管
US9691910B2 (en) * 2013-08-19 2017-06-27 Idemitsu Kosan Co., Ltd. Oxide semiconductor substrate and schottky barrier diode
EP3050108A1 (en) * 2013-09-27 2016-08-03 Covestro Deutschland AG Fabrication of igzo oxide tft on high cte, low retardation polymer films for lcd-tft applications
CN104733471A (zh) * 2013-12-23 2015-06-24 昆山国显光电有限公司 一种有机发光显示器件的阵列基板及其制备方法
KR102306200B1 (ko) 2014-01-24 2021-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104241394A (zh) * 2014-08-29 2014-12-24 京东方科技集团股份有限公司 一种薄膜晶体管及相应的制备方法、显示基板和显示装置
US10186618B2 (en) * 2015-03-18 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI534682B (zh) * 2015-03-24 2016-05-21 群創光電股份有限公司 顯示面板
US10002970B2 (en) * 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
CN104882450B (zh) * 2015-04-30 2018-05-25 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
KR102367245B1 (ko) * 2015-07-21 2022-02-25 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
CN105226016B (zh) * 2015-10-14 2018-11-23 京东方科技集团股份有限公司 阵列基板及其制作方法
JP2017108132A (ja) * 2015-12-09 2017-06-15 株式会社リコー 半導体装置、表示素子、表示装置、システム
US10083991B2 (en) 2015-12-28 2018-09-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
US9972271B2 (en) 2016-05-12 2018-05-15 Novatek Microelectronics Corp. Display panel
EP3252800A1 (en) * 2016-05-31 2017-12-06 Laser Systems & Solutions of Europe Deep junction electronic device and process for manufacturing thereof
KR20180003302A (ko) 2016-06-30 2018-01-09 엘지디스플레이 주식회사 백플레인 기판과 이의 제조 방법 및 이를 적용한 유기 발광 표시 장치
TW202129783A (zh) * 2016-08-24 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US20180145096A1 (en) * 2016-11-23 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
CN106775063B (zh) * 2016-11-25 2020-04-21 京东方科技集团股份有限公司 触控面板及其制作方法、显示装置
DE112018001295T5 (de) * 2017-03-13 2020-01-02 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
JP6844845B2 (ja) * 2017-05-31 2021-03-17 三国電子有限会社 表示装置
JP7258754B2 (ja) 2017-07-31 2023-04-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US10818544B2 (en) 2017-09-27 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method to enhance electrode adhesion stability
JP2019066517A (ja) * 2017-09-28 2019-04-25 株式会社ジャパンディスプレイ 表示装置
CN107977602A (zh) * 2017-10-10 2018-05-01 成都安瑞芯科技有限公司 超声波指纹识别模块、模组、器件及电子设备
GB2567897A (en) * 2017-10-31 2019-05-01 Flexenable Ltd Source-drain conductors for organic TFTS
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
KR20200034889A (ko) * 2018-09-21 2020-04-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
CN110233154B (zh) * 2018-11-26 2021-07-30 友达光电股份有限公司 元件基板
CN109686253B (zh) * 2019-01-08 2021-04-23 云谷（固安）科技有限公司 布线结构以及可拉伸显示装置
JP7444436B2 (ja) * 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
KR20220063448A (ko) * 2020-11-10 2022-05-17 엘지디스플레이 주식회사 표시장치
CN113451333A (zh) * 2021-06-25 2021-09-28 Oppo广东移动通信有限公司 驱动基板、其制备方法、显示面板组件及电子设备

Family Cites Families (209)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0282221A (ja) 1988-09-20 1990-03-22 Seiko Epson Corp 電気光学素子の配線方法
JPH07113728B2 (ja) 1989-05-26 1995-12-06 シャープ株式会社 アクティブマトリクス基板
US5162901A (en) * 1989-05-26 1992-11-10 Sharp Kabushiki Kaisha Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
EP0445535B1 (en) 1990-02-06 1995-02-01 Sel Semiconductor Energy Laboratory Co., Ltd. Method of forming an oxide film
JP3189310B2 (ja) * 1991-08-28 2001-07-16 セイコーエプソン株式会社 液晶装置の製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0695142A (ja) 1992-09-10 1994-04-08 Rohm Co Ltd 液晶表示装置
JP3786631B2 (ja) 1992-11-04 2006-06-14 セイコーエプソン株式会社 アクティブマトリックス基板、及び液晶表示装置
JP3615556B2 (ja) * 1992-11-04 2005-02-02 セイコーエプソン株式会社 アクティブマトリックス基板とその製造方法
JPH0792491A (ja) 1993-09-21 1995-04-07 Matsushita Electric Ind Co Ltd アクティブマトリクス表示装置用薄膜トランジスタ基板
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3999824B2 (ja) * 1995-08-21 2007-10-31 東芝電子エンジニアリング株式会社 液晶表示素子
US5847410A (en) * 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09236812A (ja) * 1996-02-28 1997-09-09 Sharp Corp アクティブマトリクス基板及び液晶表示装置
JP3222762B2 (ja) * 1996-04-26 2001-10-29 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JPH09318975A (ja) 1996-05-30 1997-12-12 Nec Corp 薄膜電界効果型トランジスタ素子アレイおよびその製造 方法
JPH1020298A (ja) * 1996-07-03 1998-01-23 Sharp Corp 液晶表示装置
JP3641342B2 (ja) 1997-03-07 2005-04-20 Ｔｄｋ株式会社 半導体装置及び有機ｅｌディスプレイ装置
JP3754179B2 (ja) * 1997-05-30 2006-03-08 三洋電機株式会社 液晶表示装置
JPH1195256A (ja) * 1997-09-25 1999-04-09 Sharp Corp アクティブマトリクス基板
JP3980156B2 (ja) 1998-02-26 2007-09-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
JP3980159B2 (ja) * 1998-03-05 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
CN1139837C (zh) * 1998-10-01 2004-02-25 三星电子株式会社 液晶显示器用薄膜晶体管阵列基板及其制造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6469317B1 (en) * 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP3916823B2 (ja) * 1999-04-07 2007-05-23 シャープ株式会社 アクティブマトリクス基板およびその製造方法、並びにフラットパネル型イメージセンサ
US6524876B1 (en) * 1999-04-08 2003-02-25 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
TW444257B (en) * 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
JP3796070B2 (ja) * 1999-07-21 2006-07-12 シャープ株式会社 液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001175198A (ja) * 1999-12-14 2001-06-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7023021B2 (en) * 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2001312222A (ja) * 2000-02-25 2001-11-09 Sharp Corp アクティブマトリクス基板およびその製造方法並びに該基板を用いた表示装置および撮像装置
TW521303B (en) 2000-02-28 2003-02-21 Semiconductor Energy Lab Electronic device
JP4776792B2 (ja) * 2000-02-28 2011-09-21 株式会社半導体エネルギー研究所 発光装置および電気器具
JP2001257350A (ja) * 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4700160B2 (ja) * 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
US6838696B2 (en) * 2000-03-15 2005-01-04 Advanced Display Inc. Liquid crystal display
JP4954380B2 (ja) * 2000-03-27 2012-06-13 株式会社半導体エネルギー研究所 発光装置、半導体装置
TW521226B (en) 2000-03-27 2003-02-21 Semiconductor Energy Lab Electro-optical device
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
TW501282B (en) * 2000-06-07 2002-09-01 Semiconductor Energy Lab Method of manufacturing semiconductor device
JP4801242B2 (ja) * 2000-07-31 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4986351B2 (ja) * 2000-09-06 2012-07-25 株式会社半導体エネルギー研究所 半導体装置
US6720577B2 (en) 2000-09-06 2004-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100720095B1 (ko) * 2000-11-07 2007-05-18 삼성전자주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4954366B2 (ja) * 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100766493B1 (ko) 2001-02-12 2007-10-15 삼성전자주식회사 박막트랜지스터 액정표시장치
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6525342B2 (en) * 2001-05-23 2003-02-25 International Business Machines Corporation Low resistance wiring in the periphery region of displays
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US6816355B2 (en) * 2001-09-13 2004-11-09 Seiko Epson Corporation Capacitor, semiconductor device, electro-optic device, method of manufacturing capacitor, method of manufacturing semiconductor device, and electronic apparatus
JP2003163223A (ja) * 2001-09-13 2003-06-06 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法
JP4798907B2 (ja) 2001-09-26 2011-10-19 株式会社半導体エネルギー研究所 半導体装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6862052B2 (en) * 2001-12-14 2005-03-01 Samsung Electronics Co., Ltd. Liquid crystal display, thin film transistor array panel for liquid crystal display and manufacturing method thereof
KR100980008B1 (ko) * 2002-01-02 2010-09-03 삼성전자주식회사 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003317971A (ja) * 2002-04-26 2003-11-07 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4360519B2 (ja) * 2002-07-18 2009-11-11 シャープ株式会社 薄膜トランジスタの製造方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4278034B2 (ja) * 2003-03-10 2009-06-10 シャープ株式会社 表示装置用基板及びその製造方法及びそれを備えた表示装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR20050014060A (ko) * 2003-07-29 2005-02-07 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7521368B2 (en) * 2004-05-07 2009-04-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101086478B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
TWI382264B (zh) * 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
EP1624333B1 (en) * 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
JP4906029B2 (ja) * 2004-08-20 2012-03-28 株式会社半導体エネルギー研究所 表示装置の作製方法
KR20060018121A (ko) * 2004-08-23 2006-02-28 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
JP5030406B2 (ja) * 2004-08-30 2012-09-19 株式会社半導体エネルギー研究所 表示装置の作製方法
US7247529B2 (en) 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
CN101006588B (zh) 2004-08-31 2010-07-28 株式会社半导体能源研究所 半导体装置的生产方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4016977B2 (ja) * 2004-09-03 2007-12-05 セイコーエプソン株式会社 液晶表示装置、電子機器
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
KR101054344B1 (ko) * 2004-11-17 2011-08-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP5117667B2 (ja) * 2005-02-28 2013-01-16 カシオ計算機株式会社 薄膜トランジスタパネル
JP2006245031A (ja) 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR101112534B1 (ko) * 2005-03-04 2012-03-13 삼성전자주식회사 유기 발광 표시 소자 및 그 제조 방법
KR20060097381A (ko) * 2005-03-09 2006-09-14 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
KR20070019458A (ko) * 2005-08-12 2007-02-15 삼성전자주식회사 배선 및 그 형성 방법과 박막 트랜지스터 기판 및 그 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5105811B2 (ja) 2005-10-14 2012-12-26 株式会社半導体エネルギー研究所 表示装置
JP2007109918A (ja) 2005-10-14 2007-04-26 Toppan Printing Co Ltd トランジスタおよびその製造方法
US7601566B2 (en) * 2005-10-18 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2007115807A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007123700A (ja) 2005-10-31 2007-05-17 Toppan Printing Co Ltd 酸化物半導体のパターニング方法と薄膜トランジスタの製造方法
KR101358954B1 (ko) * 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
US7615495B2 (en) * 2005-11-17 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
KR101219046B1 (ko) 2005-11-17 2013-01-08 삼성디스플레이 주식회사 표시장치와 이의 제조방법
JP5395994B2 (ja) * 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
KR100732849B1 (ko) 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
US7821613B2 (en) * 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
JP5177954B2 (ja) * 2006-01-30 2013-04-10 キヤノン株式会社 電界効果型トランジスタ
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
US20070215945A1 (en) * 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
JP4215068B2 (ja) 2006-04-26 2009-01-28 エプソンイメージングデバイス株式会社 電気光学装置および電子機器
JP5135709B2 (ja) 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008010440A (ja) * 2006-06-27 2008-01-17 Mitsubishi Electric Corp アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法
JP5128091B2 (ja) * 2006-08-04 2013-01-23 三菱電機株式会社 表示装置及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5090708B2 (ja) * 2006-10-20 2012-12-05 株式会社ジャパンディスプレイイースト 画像表示装置とその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US20080191207A1 (en) 2007-02-08 2008-08-14 Mitsubishi Electric Corporation Thin film transistor device, method of manufacturing the same, and display apparatus
JP2008218960A (ja) * 2007-02-08 2008-09-18 Mitsubishi Electric Corp 薄膜トランジスタ装置、その製造方法、及び表示装置
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
GB0718607D0 (en) * 2007-05-16 2007-10-31 Seereal Technologies Sa Holograms
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101415561B1 (ko) * 2007-06-14 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR101392276B1 (ko) * 2007-10-31 2014-05-07 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20090049659A (ko) * 2007-11-14 2009-05-19 삼성전자주식회사 표시 기판 및 이를 구비한 표시 패널
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US9041202B2 (en) * 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
JP5589359B2 (ja) * 2009-01-05 2014-09-17 セイコーエプソン株式会社 電気光学装置及び電子機器
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
JP2018082187A (ja) 2018-05-24
KR102279453B1 (ko) 2021-07-19
JP6262305B2 (ja) 2018-01-17
KR20190092360A (ko) 2019-08-07
KR20210090151A (ko) 2021-07-19
JP2024054199A (ja) 2024-04-16
JP6311064B1 (ja) 2018-04-11
KR102401842B1 (ko) 2022-05-24
US20200219988A1 (en) 2020-07-09
JP2015043088A (ja) 2015-03-05
KR102235067B1 (ko) 2021-03-31
US20100224878A1 (en) 2010-09-09
JP7432675B2 (ja) 2024-02-16
KR20220070403A (ko) 2022-05-31
KR20170019401A (ko) 2017-02-21
KR20190016528A (ko) 2019-02-18
JP2021121017A (ja) 2021-08-19
TW201044595A (en) 2010-12-16
KR102487564B1 (ko) 2023-01-10
CN101826521B (zh) 2016-08-03
CN105957813B (zh) 2019-07-16
KR20180025316A (ko) 2018-03-08
US11233132B2 (en) 2022-01-25
KR101835417B1 (ko) 2018-03-08
KR20210036335A (ko) 2021-04-02
JP2010232651A (ja) 2010-10-14
KR20100100659A (ko) 2010-09-15
JP2022188078A (ja) 2022-12-20
JP2018142730A (ja) 2018-09-13
JP2016219840A (ja) 2016-12-22
KR101948708B1 (ko) 2019-02-15
CN105957813A (zh) 2016-09-21
KR102008382B1 (ko) 2019-08-07
KR101708467B1 (ko) 2017-02-20
JP2018151634A (ja) 2018-09-27
KR20200006613A (ko) 2020-01-20
JP2020010060A (ja) 2020-01-16
JP6345896B1 (ja) 2018-06-20
JP7144567B2 (ja) 2022-09-29
JP6865256B2 (ja) 2021-04-28
US11961894B2 (en) 2024-04-16
KR102068152B1 (ko) 2020-01-20
CN101826521A (zh) 2010-09-08
TWI613825B (zh) 2018-02-01
US20220115515A1 (en) 2022-04-14

Similar Documents

Publication Publication Date Title
JP6594482B2 (ja) 半導体装置
JP6580806B1 (ja) 表示装置
JP6147785B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190924

R150 Certificate of patent or registration of utility model

Ref document number: 6594482

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250