TWI479639B - 用於具有正交窗之多晶粒導線結合總成之短線最小化 - Google Patents

用於具有正交窗之多晶粒導線結合總成之短線最小化 Download PDF

Info

Publication number
TWI479639B
TWI479639B TW101136586A TW101136586A TWI479639B TW I479639 B TWI479639 B TW I479639B TW 101136586 A TW101136586 A TW 101136586A TW 101136586 A TW101136586 A TW 101136586A TW I479639 B TWI479639 B TW I479639B
Authority
TW
Taiwan
Prior art keywords
microelectronic
package
terminals
microelectronic package
axis
Prior art date
Application number
TW101136586A
Other languages
English (en)
Other versions
TW201322414A (zh
Inventor
Richard Dewitt Crisp
Wael Zohni
Belgacem Haba
Frank Lambrecht
Original Assignee
Invensas Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/354,747 external-priority patent/US8254155B1/en
Priority claimed from US13/439,317 external-priority patent/US8659140B2/en
Priority claimed from US13/440,515 external-priority patent/US8441111B2/en
Application filed by Invensas Corp filed Critical Invensas Corp
Publication of TW201322414A publication Critical patent/TW201322414A/zh
Application granted granted Critical
Publication of TWI479639B publication Critical patent/TWI479639B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/18—Packaging or power distribution
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06156—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

用於具有正交窗之多晶粒導線結合總成之短線最小化
本申請案之標的物係關於微電子封裝及併有微電子封裝之總成。
本申請案為2012年1月20日申請之美國專利申請案第13/354,747號、2012年4月4日申請之美國專利申請案第13/439,317號及2012年4月5日申請之美國專利申請案第13/440,515號之部分接續申請案，該等專利申請案中之每一者主張2011年10月3日申請之美國臨時專利申請案第61/542,553號之申請日期的權利，該等專利申請案之揭示內容在此以引用的方式併入本文中。
通常將半導體晶片提供為個別已預封裝單元。標準晶片具有扁平矩形本體，其中大的正面具有連接至晶片之內部電路的接點。每一個別晶片通常含於具有連接至晶片之接點之外部端子的封裝中。該等端子(亦即，封裝之外部連接點)又經組態以電連接至電路面板(諸如，印刷電路板)。在許多習知設計中，晶片封裝佔用顯著大於晶片自身之面積的電路面板之面積。如在本發明中參考具有正面之扁平晶片所使用，「晶片之面積」應理解為指代正面之面積。
在「覆晶」設計中，晶片之正面面對封裝介電元件(亦即，封裝之基板)之面，且晶片上之接點藉由焊料凸塊或其他連接元件直接結合至基板之面上之接點。基板又可經由覆疊基板之外部端子結合至電路面板。「覆晶」設計提 供相對緊密配置。一些覆晶封裝通常被稱為「晶片尺度封裝」，其中每一封裝佔用電路面板之等於或稍大於晶片正面之面積的面積，諸如揭示於(例如)共同讓渡之美國專利第5,148,265、5,148,266及5,679,977號之某些實施例中，該等專利之揭示內容以引用的方式併入本文中。某些發明性安裝技術提供接近或等於習知覆晶結合之緊密性的緊密性。
在晶片之任何實體配置中，大小為重要考慮因素。隨著攜帶型電子裝置之快速發展，對晶片之更緊密實體配置的需求變得更加強烈。僅藉由實例，通常稱為「智慧型電話」之裝置整合蜂巢式電話與功能強大的資料處理器、記憶體及輔助裝置(諸如，全球定位系統接收器、電子相機及區域網路連接連同高解析度顯示器及相關聯之影像處理晶片)之功能。此等裝置可提供諸如完全網際網路連接性、娛樂(包括全解析度視訊)、導航、電子銀行及其他能力之能力，該等能力全部整合於口袋型裝置中。複雜的攜帶型裝置需要將眾多晶片包裝至小空間中。此外，晶片中之一些具有通常稱為「I/O」的許多輸入及輸出連接件。此等I/O必須與其他晶片之I/O互連。形成互連之組件不應極大地增加總成之大小。類似需要出現於如(例如)資料伺服器(諸如，用於需要效能增加及大小減小之網際網路搜尋引擎中的彼等資料伺服器)中之其他應用中。
含有記憶體儲存陣列之半導體晶片(特定而言，動態隨機存取記憶體晶片(DRAM)及快閃記憶體晶片)通常封裝於 單晶片或多晶片封裝及總成中。每一封裝具有用於在封裝中之端子與晶片之間攜載信號、電力及接地之許多電連接件。電連接件可包括不同種類之導體，諸如水平導體(例如，跡線、樑式引線等)，其相對於晶片之接點承載表面在水平方向上延伸；諸如導通孔之垂直導體，其相對於晶片之表面在垂直方向上延伸；及導線結合件，其相對於晶片之表面在水平方向及垂直方向兩者上延伸。
封裝內之信號至多晶片封裝之晶片的傳輸造成特定挑戰，尤其對於封裝中之兩個或兩個以上晶片所共同之信號(諸如，時脈信號)及用於記憶體晶片之位址及選通信號係如此。在此等多晶片封裝內，封裝之端子與晶片之間的連接路徑之長度可變化。不同路徑長度可使信號花更長或更短時間來在端子與每一晶片之間行進。信號自一點至另一點之行進時間稱作「傳播延遲」，且隨導體長度、導體之結構及與之緊密接近之其他介電或導體結構而變。
兩個不同信號到達特定位置之時間差亦可稱作「時間誤差」。在兩個或兩個以上位置處之特定信號的到達時間之誤差為傳播延遲及特定信號開始朝向該等位置行進之時間之結果。誤差可能或可能不影響電路效能。當在一群同步信號中之所有信號一起存在誤差時(在該狀況下，需要用於操作之所有信號在需要時一起到達)，誤差常常對效能具有極少的影響。然而，當需要用於操作之一群同步信號中的不同信號在不同時間到達時，情況並非如此。在此狀況下，誤差影響效能，此係因為除非所有需要之信號已到 達，否則不能執行操作。本文中描述之實施例可包括揭示於同在申請中之美國專利申請案第13/306,068號中的使誤差最小化之特徵，該專利申請案之揭示內容以引用的方式併入本文中。
習知微電子封裝可併有經組態以主要提供記憶體儲存陣列功能之微電子元件，亦即，體現數個主動裝置以提供記憶體儲存陣列功能之微電子元件，該數目大於用以提供任何其他功能之主動裝置的數目。微電子元件可為或包括DRAM晶片，或此等半導體晶片之堆疊電互連總成。通常，此封裝之所有端子置放成鄰近於封裝基板之一或多個周邊邊緣的行之集合，微電子元件安裝至該封裝基板。
舉例而言，在圖1中所見之一習知微電子封裝112中，端子之三個行114可鄰近於封裝基板120之第一周邊邊緣116而安置，且端子之其他三個行118可鄰近於封裝基板120之第二周邊邊緣122而安置。習知封裝中之封裝基板120的中心區124不具有端子之任何行。圖1進一步展示封裝內之半導體晶片111，該半導體晶片111在其面128上具有元件接點126，該等元件接點126經由延伸穿過封裝基板120之中心區124中之孔隙(例如，結合窗)的導線結合件130與封裝112之端子之行114、118電互連。在一些狀況下，黏接層132可安置於微電子元件111之面128與基板120之間，以加強微電子元件與基板之間的機械連接，其中導線結合件130延伸穿過黏接層中之開口。
依據前述內容，可對端子在微電子封裝上之定位進行某 些改良以便改良電效能，尤其在包括此類封裝及此類封裝可安裝至且彼此電互連之電路面板的總成中係如此。
根據本發明之一態樣，一種微電子總成可包括：第一微電子封裝及第二微電子封裝；及一電路面板，其具有對置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點。該第一微電子封裝及該第二微電子封裝中之每一者可包括：一基板，其具有對置之第一表面及第二表面以及在該第一表面與該第二表面之間延伸的第一孔隙、第二孔隙及第三孔隙；第一微電子元件、第二微電子元件及第三微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點；複數個端子，其在該第二表面處在該第二表面之一中心區中曝露；及引線，其電連接於每一微電子元件之該等接點與該等端子之間。
該等孔隙可具有在該等各別孔隙之長度之方向上延伸的第一軸線、第二軸線及第三軸線。該第一軸線與該第二軸線可彼此平行。該第三軸線可橫向於該第一軸線及該第二軸線。每一基板之該第二表面之該中心區可安置於該各別基板之該第一軸線與該第二軸線之間。每一微電子元件可具有記憶體儲存陣列功能。該等端子可經組態以用於將該微電子封裝連接至該微電子封裝外部之至少一組件。每一引線可具有與該等孔隙中之至少一者對準的一部分。該等 端子可經組態以攜載可由該微電子封裝內之電路使用以自該第一微電子元件、該第二微電子元件或該第三微電子元件中之至少一者之一記憶體儲存陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊。該第一微電子封裝及該第二微電子封裝之該等端子中之至少一些可安裝至在各別該第一表面及該第二表面處曝露的該等面板接點，且可經由該等面板接點電連接。
在一例示性實施例中，每一微電子封裝之該等微電子元件中之每一者可體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。在一實例中，每一微電子封裝之該等端子可經組態以攜載可由該各別微電子封裝內之該電路使用以判定該可定址記憶體位置的所有該位址資訊。在一實施例中，每一微電子封裝之該等端子可經組態以攜載控制該各別微電子封裝之該等微電子元件之一操作模式的資訊。在一特定實施例中，每一微電子封裝之該等端子可經組態以攜載傳送至該各別微電子封裝之所有命令信號，該等命令信號為寫入啟用信號、列位址選通信號及行位址選通信號。在一實施例中，每一微電子封裝之該等端子可經組態以攜載傳送至該各別微電子封裝之時脈信號，該等時脈信號為用於對攜載該位址資訊之信號進行取樣的時脈。在一例示性實施例中，每一微電子封裝之該等端子可經組態以攜載傳送至該各別微電子封裝之所有記憶體庫位址信號。在一特定實例中，該電路面板可包括具有複數個導體之一匯流排，該匯 流排經組態以攜載傳送至該等微電子封裝中之每一者的所有該位址資訊。該等導體可在平行於該第一表面及該第二表面之一第一方向上延伸。
在一實例中，每一微電子封裝之該等端子可為第一端子，且每一微電子封裝之該第二表面可具有在該中心區與對置之第一邊緣及第二邊緣之間的周邊區，該第一邊緣及該第二邊緣在該各別基板之該第一表面與該第二表面之間延伸。每一微電子封裝亦可包括複數個第二端子，該等第二端子中之至少一些在該各別基板之該第二表面處在該等周邊區中之至少一者中曝露。該等第二端子可經組態以用於將該各別微電子封裝連接至至少一外部組件。在一實例中，該等第二端子中之至少一些可經組態以攜載不同於該位址資訊之資訊。在一特定實例中，該等引線中之至少一些可包括延伸穿過該等孔隙中之至少一者的導線結合件。在一實施例中，所有該等引線可為延伸穿過該等孔隙中之至少一者的導線結合件。在一例示性實施例中，該等引線中之至少一些可包括引線結合件。
在一特定實施例中，每一微電子封裝之該第一微電子元件及該第二微電子元件之該等表面可配置於平行於該各別基板之該第一表面的一單一平面中，且每一微電子封裝之該第三微電子元件之該表面至少部分覆疊該各別微電子封裝之該第一微電子元件及該第二微電子元件中的至少一者之一後表面。在一實例中，每一微電子封裝之所有該等微電子元件之該等表面可配置於平行於該各別基板之該第一 表面的一單一平面中。在一例示性實施例中，該等微電子封裝中之至少一者可包括與該各別微電子封裝之該等微電子元件中之至少一者熱連通的一熱散播器。在一實例中，該等微電子元件之記憶體儲存陣列功能中之每一者可用NAND快閃記憶體、電阻性RAM、相變記憶體、磁性RAM、靜態RAM、動態RAM、自旋轉矩RAM或內容可定址記憶體技術來實施。在一例示性實施例中，該等微電子元件中之每一者可包括一動態隨機存取記憶體(「DRAM」)積體電路晶片。在一特定實例中，該等微電子元件中之每一者可在功能上及機械上等效於該等微電子元件中之其他者。
在一例示性實施例中，每一微電子封裝之該基板可具有一第四孔隙，該第四孔隙具有橫向於該各別微電子封裝之該第一軸線及該第二軸線且在該第四孔隙之長度之一方向上延伸的一第四軸線。每一微電子封裝亦可包括一第四微電子元件，該第四微電子元件具有面向該各別基板之該第一表面的一表面。該第四微電子元件可具有記憶體儲存陣列功能。該第四微電子元件可具有在其該表面處曝露且與該各別基板之該等孔隙中之至少一者對準的複數個接點。每一微電子封裝亦可包括電連接於該各別第四微電子元件之該等接點與該等各別端子之間的第二引線。該等第二引線中之每一者可具有與該等孔隙中之至少一者對準的一部分。
在一實施例中，該第一微電子封裝及該第二微電子封裝 之該等端子可配置於第一格柵及第二格柵之位置處。該第一格柵及該第二格柵可在平行於該第一電路面板表面及該第二電路面板表面之x及y正交方向上彼此對準。該對準可在等於該等格柵之鄰近端子之間的一最小間距之一距離內。在一特定實例中，該等格柵可在正交之該x方向及該y方向上彼此對準，使得該等格柵之該等端子在該x方向及該y方向上彼此重合。在一實例中，每一格柵之該等端子可配置成不超過四行。在一實施例中，每一格柵之該等端子可配置成不超過兩行。在一例示性實施例中，該第一封裝及該第二封裝之該等格柵可在功能上及機械上匹配。在一實例中，每一格柵之所有該等位置可由該等端子中之一對應者佔據。在一特定實施例中，每一格柵之該等位置中之至少一者可未由一端子佔據。在一特定實例中，該第一封裝及該第二封裝之該等格柵可彼此覆疊至少90%。
在一特定實例中，該第一微電子封裝及該第二微電子封裝中之每一者之該等端子可配置於第一格柵及第二格柵之位置處。該第一封裝之該第一格柵與該第二封裝之該第二格柵可彼此對準。該第一封裝之該第二格柵與該第二封裝之該第一格柵可彼此對準。該等對準可在平行於該第一電路面板表面及該第二電路面板表面之x及y正交方向上。該等對準可在等於該等格柵之鄰近端子之間的一最小間距之一距離內。
在一實例中，該第一微電子封裝及該第二微電子封裝中之每一者之該等端子可包括安置於該各別基板之一理論中 間軸線之一第一側上的端子之一第一集合，及安置於該中間軸線之與該第一側對置之一第二側上的端子之一第二集合。每一微電子封裝之該第一集合及該第二集合中之每一者可經組態以攜載該位址資訊。每一微電子封裝之該第一集合中的該等第一端子之信號指派可為該同一微電子封裝之該第二集合中的該等第一端子之信號指派的一鏡像。在一例示性實施例中，每一微電子封裝之該第一集合及該第二集合之該等端子可安置於各別第一格柵及第二格柵內之位置處。每一微電子封裝之該第一格柵及該第二格柵中之端子的行可在平行於該各別基板之對置之第一邊緣及第二邊緣的一方向上延伸。
在一實施例中，該第一微電子封裝之該等端子中之一者與連接至該第一微電子封裝的該第二微電子封裝之該等端子中之一對應者之間的穿過該電路面板之電連接件之短線長度可小於該第一微電子封裝之該等端子的一最小間距之7倍。在一例示性實施例中，該第一微電子封裝及該第二微電子封裝之該等端子之間的穿過該電路面板之該等電連接件中之至少一些可具有大致為該電路面板之一厚度的一電長度。
在一特定實例中，該等面板接點可包括配置於在該電路面板之一第一表面處曝露的第一線性延伸之行及第二線性延伸之行中的第一面板接點。該等第一面板接點可接合至該第一微電子封裝之該等端子。該等面板接點亦可包括配置於在該電路面板之一第二表面處曝露的第一線性延伸之 行及第二線性延伸之行中的第二面板接點。該等第二面板接點可接合至該第二微電子封裝之該等端子。該等第一面板接點之該第一行可與該等第二面板接點之該第二行在平行於該第一電路面板表面及該第二電路面板表面之x及y正交方向上對準。該等第一面板接點之該第二行可與該等第二面板接點之該第一行在正交之該x方向及該y方向上對準。該等第一面板接點之該第一行中的每一接點可耦接至該等第二面板接點之該第一行之一對應接點。該等第一面板接點之該第二行中的每一接點可耦接至該等第二面板接點之該第二行中之一對應接點。
在一實施例中，每一微電子封裝之該等端子可配置成一單一行，且該電路面板可包括用於在該等微電子封裝中之一或多者之該等端子電連接所在的該電路面板上之各別連接位點之間投送該位址資訊的不超過一個投送層。在一特定實例中，每一微電子封裝之該等端子可配置成兩個平行的行，且該電路面板可包括用於在該等微電子封裝中之一或多者之該等端子電連接所在的該電路面板上之各別連接位點之間投送該位址資訊的不超過兩個投送層。在一實例中，該電路面板可包括在該電路面板之一平面中具有小於30 ppm/℃之一CTE的一元件。在一例示性實施例中，每一微電子封裝可包括一半導體元件，該半導體元件電連接至該各別微電子封裝中之該等各別端子中之至少一些及該等微電子元件中之一或多者。每一半導體元件可經組態以進行以下操作中之至少一者：再生或至少部分解碼在該各別 微電子封裝之該等端子中之一或多者處接收到的至少一信號。在一實例中，一種模組可包括如上文所描述之複數個微電子總成。每一微電子總成可安裝至一第二電路面板且與該第二電路面板電連接，以用於將信號輸送至該等微電子總成中之每一者及自該等微電子總成中之每一者輸送信號。
本發明之其他態樣提供併有根據本發明之前述態樣之微電子總成、根據本發明之前述態樣之複合晶片或兩者連同電連接至其之其他電子組件的系統。舉例而言，該系統可安置於一單一外殼中及/或安裝至該單一外殼，該單一外殼可為一攜帶型外殼。根據本發明之此態樣中的較佳實施例之系統可比相當的習知系統緊密。
根據本發明之另一態樣，一種微電子總成可包括：第一微電子封裝及第二微電子封裝；及一電路面板，其具有對置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點。該第一微電子封裝及該第二微電子封裝中之每一者可包括：一基板，其具有對置之第一表面及第二表面以及在該第一表面與該第二表面之間延伸的第一孔隙、第二孔隙及第三孔隙；第一微電子元件、第二微電子元件及第三微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點；複數個端子，其在該第二表面處在該第二表面之一中心區中曝露；及引線，其電連接於每一微電子元件之該 等接點與該等端子之間。
該等孔隙可具有在該等各別孔隙之長度之方向上延伸的第一軸線、第二軸線及第三軸線。該第一軸線與該第二軸線可彼此平行。該第三軸線可橫向於該第一軸線及該第二軸線。每一基板之該第二表面之該中心區可安置於該各別基板之該第一軸線與該第二軸線之間。每一微電子元件可體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。該等端子可經組態以用於將該微電子封裝連接至該微電子封裝外部之至少一組件。每一引線可具有與該等孔隙中之至少一者對準的一部分。該等端子可經組態以攜載可由該微電子封裝內之電路使用以自該第一微電子元件、該第二微電子元件或該第三微電子元件中之至少一者之一記憶體儲存陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊之大部分。該第一微電子封裝及該第二微電子封裝之該等端子中之至少一些可安裝至在各別該第一表面及該第二表面處曝露之該等面板接點，且可經由該等面板接點電連接。在一實例中，每一微電子封裝之該等端子可經組態以攜載可由該各別微電子封裝內之該電路使用以判定該可定址記憶體位置的該位址資訊之至少四分之三。
根據本發明之另一態樣，一種微電子總成可包括：第一微電子封裝及第二微電子封裝；及一電路面板，其具有對置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點。該第一微電子封裝 及該第二微電子封裝中之每一者可包括：一基板，其具有對置之第一表面及第二表面以及在該第一表面與該第二表面之間延伸的第一孔隙、第二孔隙及第三孔隙；第一微電子元件、第二微電子元件及第三微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點；複數個端子，其在該第二表面處在該第二表面之一中心區中曝露；及引線，其電連接於每一微電子元件之該等接點與該等端子之間。
每一基板可界定在該各別基板之該第一孔隙及該第二孔隙之長度之一方向上延伸的一第一軸線。每一基板之該第三孔隙可具有橫向於該各別第一軸線且在該第三孔隙之長度之一方向上延伸的一第二軸線。每一基板之該第二表面之該中心區可安置於平行之第一線與第二線之間，該第一線及該第二線安置於各別該第一孔隙及該第二孔隙之鄰近末端處。每一微電子元件可具有記憶體儲存陣列功能。每一微電子封裝之該等端子可經組態以用於將該各別微電子封裝連接至該微電子封裝外部之至少一組件。
每一引線可具有與該各別基板之該等孔隙中之至少一者對準的一部分。該等端子可經組態以攜載可由該微電子封裝內之電路使用以自該第一微電子元件、該第二微電子元件或該第三微電子元件中之至少一者之一記憶體儲存陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊。該第一微電子封裝及該第二微電子封裝之 該等端子中之至少一些可安裝至在各別該第一表面及該第二表面處曝露的該等面板接點，且可經由該等面板接點電連接。在一實例中，每一微電子封裝之該等微電子元件中之每一者可體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。
根據本發明之又一態樣，一種微電子總成可包括：第一微電子封裝及第二微電子封裝；及一電路面板，其具有對置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點。該第一微電子封裝及該第二微電子封裝中之每一者可包括：一基板，其具有對置之第一表面及第二表面以及在該第一表面與該第二表面之間延伸的第一孔隙及第二孔隙；第一微電子元件及第二微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點；複數個端子，其在該第二表面處在該第二表面之一中心區中曝露；及引線，其電連接於每一微電子元件之該等接點與該等端子之間。
每一基板之該等孔隙可具有在該等各別孔隙之長度之方向上延伸的各別橫向第一軸線及第二軸線。每一基板之該第二表面之該中心區可鄰近該各別基板之該第一孔隙安置。每一微電子元件可具有記憶體儲存陣列功能。每一微電子封裝之該等端子可經組態以用於將該各別微電子封裝連接至該微電子封裝外部之至少一組件。
每一微電子封裝之該等端子可包括安置於一理論中間軸線之一第一側上的端子之一第一集合及安置於該理論中間軸線之與該第一側對置之一第二側上的端子之一第二集合。每一微電子封裝之端子的該第一集合及該第二集合中之每一者可經組態以攜載位址資訊。每一微電子封裝之該第一集合中的該等端子之信號指派可為該同一微電子封裝之該第二集合中的該等端子之信號指派的一鏡像。每一微電子封裝之該基板之該第一孔隙可至少部分安置於該各別微電子封裝之第一格柵與第二格柵之間。每一引線可具有與該各別微電子封裝之該基板的該等孔隙中之至少一者對準的一部分。
每一微電子封裝之該等端子可經組態以攜載可由該微電子封裝內之電路使用以自該微電子封裝之該第一微電子元件及該第二微電子元件中的至少一者之一記憶體儲存陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊。該第一微電子封裝及該第二微電子封裝之該等端子中之至少一些可安裝至在各別該第一表面及該第二表面處曝露之該等面板接點，且可經由該等面板接點電連接。在一例示性實施例中，每一微電子封裝之該等微電子元件中之每一者可體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。
根據本發明之再一態樣，一種微電子總成可包括：第一微電子封裝及第二微電子封裝；及一電路面板，其具有對 置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點。該第一微電子封裝及該第二微電子封裝中之每一者可包括：一基板，其具有對置之第一表面及第二表面以及在該第一表面與該第二表面之間延伸的第一孔隙及第二孔隙；第一微電子元件及第二微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點；複數個端子，其在該第二表面處在該第二表面之一中心區中曝露；及引線，其電連接於每一微電子元件之該等接點與該等端子之間。
每一微電子封裝之該基板之該第一孔隙可具有在該第一孔隙之一長度之一第一方向上延伸的一軸線。每一微電子封裝之該基板之該第二孔隙可具有在橫向於該第一方向之一第二方向上延伸的一長度，該第二孔隙具有鄰近該各別基板之該第一孔隙的一末端。每一基板之該第二表面之該中心區可安置於該各別基板之該軸線與平行於該軸線之一線之間，該線與該第二孔隙之該末端相切。每一微電子元件可具有記憶體儲存陣列功能。每一微電子封裝之該等端子可經組態以用於將該各別微電子封裝連接至該微電子封裝外部之至少一組件。每一引線可具有與該各別基板之該等孔隙中之至少一者對準的一部分。
每一微電子封裝之該等端子可經組態以攜載可由該微電子封裝內之電路使用以自該各別微電子封裝之該第一微電子元件及該第二微電子元件中的至少一者之一記憶體儲存 陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊。該第一微電子封裝及該第二微電子封裝之該等端子中之至少一些可安裝至在各別該第一表面及該第二表面處曝露的該等面板接點，且可經由該等面板接點電連接。在一實例中，每一微電子封裝之該等微電子元件中之每一者可體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。
鑒於相對於圖1描述之說明性習知微電子封裝112，發明者已認識到可進行可幫助改良併有記憶體儲存陣列晶片之微電子封裝及併有此微電子封裝之微電子總成的電效能之改良。
可進行特別用於微電子封裝(在提供於諸如圖2至圖4中所展示之總成中時)之改良，其中將封裝112A安裝至電路面板之一表面且將另一類似封裝112B與封裝112A對置地安裝至電路面板之對置表面上。封裝112A、112B通常在功能及機械上彼此等效。在功能及機械上等效之封裝的其他對112C與112D及112E與112F通常亦安裝至同一電路面板134。電路面板及組裝至電路面板之封裝可形成通常稱為雙列記憶體模組(「DIMM」)之總成的一部分。封裝之每一對置安裝對中的封裝(例如，封裝112A、112B)連接至電路面板之對置表面上的接點，使得每一對中之封裝通常彼此覆疊大於其各別面積之90%。電路面板134內之局域 佈線將每一封裝上之端子(例如，標示為「1」及「5」之端子)連接至電路面板上之全域佈線。全域佈線包括用以將一些信號傳導至電路面板134上之連接位點(諸如，位點I、II及III)的匯流排136之信號導體。舉例而言，封裝112A、112B藉由耦接至連接位點I之局域佈線電連接至匯流排136，封裝112C、112D藉由耦接至連接位點II之局域佈線電連接至匯流排，且封裝112E、112F藉由耦接至連接位點III之局域佈線電連接至匯流排。
電路面板134使用看似十字交叉或「鞋帶」圖案之局域互連佈線來電互連各別封裝112A、112B之端子，其中靠近封裝112A之一邊緣116的標示為「1」之端子經由電路面板134連接至封裝112B之靠近封裝112B之同一邊緣116的標示為「1」之端子。然而，如組裝至電路面板134之封裝112B的邊緣116遠離封裝112A之邊緣116。圖2至圖4進一步展示，靠近封裝112A之邊緣122的標示為「5」之端子經由電路面板134連接至封裝112B之靠近封裝112B之同一邊緣122的標示為「5」之端子。在總成138中，封裝112A之邊緣122遠離封裝112B之邊緣122。
每一封裝(例如，封裝112A)上之端子至與該封裝對置安裝之封裝(亦即，封裝112B)上之對應端子之間的穿過電路面板之連接件為相當長的。如在圖3中進一步可見，在類似微電子封裝112A、121B之此總成中，當來自匯流排之同一信號待傳輸至每一封裝時，電路面板134可將匯流排136之信號導體與封裝112A之標記為「1」的端子及封裝 112B之標記為「1」的對應端子電互連。類似地，電路面板134可將匯流排136之另一信號導體與封裝112A之標記為「2」的端子及封裝112B之標記為「2」的對應端子電互連。相同連接配置亦可應用於匯流排之其他信號導體及每一封裝之對應端子。
電路面板134上之匯流排136與封裝之各別對中的每一封裝(例如，封裝112A、112B(圖2))之間的在板之連接位點I處的局域佈線可呈無端短線之形式。如下文所論述，在一些狀況下，此局域佈線在相對長時可影響總成138之效能。此外，電路面板134亦需要局域佈線來將其他封裝(該對封裝112C與112D及該對封裝112E與112F)之某些端子電互連至匯流排136之全域佈線，且此佈線亦可以相同方式影響總成之效能。
圖4進一步說明具有經指派以攜載信號之端子「1」、「2」、「3」、「4」、「5」、「6」、「7」及「8」之各別對的微電子封裝112A、112B之間的互連。如圖4中可見，端子之所有行114、118分別靠近每一封裝112A、112B之邊緣116、122曝露而非在基板之表面的中心區中曝露，在方向140上橫越電路面板134所需之佈線可為相當長的，該方向140橫向於端子之行114、118延伸的方向142。認識到，DRAM晶片之長度在每一側上可在10毫米之範圍內，對於一些信號，在圖2至圖4中可見之總成138中之電路面板134中的將同一信號投送至兩個對置安裝之封裝112A、112B之對應端子所需的局域佈線之長度之範圍可 在5毫米與10毫米之間，且通常可為約7毫米。
在一些狀況下，電路面板上之連接封裝之端子的相對長之無端佈線可能不會嚴重地影響總成138之電效能。然而，當將信號自電路面板之匯流排136傳送至如圖2中所展示連接至電路面板之封裝之多個對中的每一者時，發明者認識到，自匯流排136延伸至每一封裝上之匯流排136連接至之端子的短線(亦即，局域佈線)之電長度潛在地影響總成138之效能。無端短線上之信號反射可自每一封裝之所連接端子在反向方向上傳播回至匯流排136上，且因此使正自匯流排傳送至封裝之信號降級。該等影響對於含有當前製造之微電子元件的一些封裝可為可容許的。然而，在以增加之信號切換頻率、低電壓擺動信號或其兩者操作的當前或將來總成中，發明者認識到該等影響可變為嚴重的。對於此等總成，所傳輸信號之穩定時間、振鈴效應(ringing)、抖動或符號間干擾可增加至不可接受之程度。
發明者進一步認識到，無端短線之電長度通常長於將電路面板上之匯流排136與安裝至電路面板之封裝之端子連接的局域佈線。每一封裝內之自封裝端子至封裝中之半導體晶片的無端佈線增加短線之長度。
在一特定實例中，匯流排136為具有卓越記憶體儲存陣列功能之總成(諸如，DIMM)的命令-位址匯流排。命令-位址匯流排136可經組態以攜載傳送至微電子封裝之位址資訊，該位址資訊可由封裝內之電路(例如，列位址及行位址解碼器及記憶體庫選擇電路(若存在))使用以自微電子封 裝中之微電子元件內的記憶體儲存陣列之所有可用可定址記憶體位置當中判定一可定址記憶體位置。命令-位址匯流排136可經組態以將上文所提到之位址資訊攜載至連接位點(例如，展示於圖2中之位點I、II及III)。此上文所提到之位址資訊可接著藉由局域佈線散佈至電路面板之對置表面上的面板接點之各別集合，封裝112A、112B、112C、112D、112E及112F連接至該電路面板。
在一特定實例中，當微電子元件為或包括DRAM晶片時，命令-位址匯流排136可經組態以攜載微電子元件之命令-位址匯流排之信號的群組中之全部，亦即，傳送至微電子封裝之命令信號、位址信號、記憶體庫位址信號及時脈信號，其中命令信號包括寫入啟用信號、列位址選通信號及行位址選通信號，且時脈信號為用於對位址信號進行取樣的時脈。雖然時脈信號可具有各種類型，但在一實施例中，由此等端子攜載之時脈信號可係作為差分或真及互補時脈信號接收之一或多對差分時脈信號。
因此，本文中所描述之本發明之某些實施例提供一種微電子封裝，該微電子封裝經組態以便在第一及第二此等封裝彼此對置地安裝於電路面板(例如，電路板、模組板或卡，或可撓性電路面板)之對置表面上時准許減小短線之長度。併有彼此對置地安裝於電路面板上之第一微電子封裝及第二微電子封裝的總成可具有各別封裝之間的顯著減小之短線長度。對於由第一端子攜載且傳送至第一封裝及第二封裝兩者中之微電子元件之上文所提到之信號，此等 電連接件之長度的減小可減小電路面板及總成中之短線長度，此可幫助改良電效能，諸如減少穩定時間、振鈴效應、抖動或符號間干擾連同其他者。此外，亦有可能獲得其他益處，諸如簡化電路面板之結構或降低設計或製造電路面板之複雜性及成本。
本發明之某些實施例提供一封裝或微電子總成，其中微電子元件(例如，半導體晶片或半導體晶片之堆疊配置)經組態以主要提供記憶體儲存陣列功能。在此微電子元件中，微電子元件中之經組態(亦即，經建構及與其他裝置互連)以提供記憶體儲存陣列功能的主動裝置(例如，電晶體)之數目大於經組態以提供任何其他功能的主動裝置之數目。因此，在一實例中，諸如DRAM晶片之微電子元件可具有作為其主要或僅有功能之記憶體儲存陣列功能。或者，在另一實例中，此微電子元件可具有混合用途，且可併有經組態以提供記憶體儲存陣列功能之主動裝置，且亦可併有經組態以提供另一功能(諸如，處理器功能或信號處理器或圖形處理器功能連同其他者)之其他主動裝置。在此狀況下，微電子元件可仍具有經組態以提供記憶體儲存陣列功能之數個主動裝置，該數目大於用以提供微電子元件之任何其他功能之主動裝置的數目。
在一實施例中，封裝之端子可包括安置於基板或介電層之背對微電子總成的第二表面之中心區處之第一端子，該中心區安置於鄰近基板或介電層之第一周邊邊緣及第二周邊邊緣的周邊區之間。該中心區可為使得其不寬於端子之 平行的行中之鄰近者之間的最小間距之3.5倍的區。
在本發明之某些實施例中，中心區中之第一端子經組態以攜載微電子元件之命令-位址匯流排的信號群組中之全部，亦即，傳送至微電子封裝之命令信號、位址信號、記憶體庫位址信號及時脈信號，其中命令信號包括寫入啟用信號、列位址選通信號及行位址選通信號，且時脈信號為用於對位址信號進行取樣之時脈。雖然時脈信號可具有各種類型，但在一實施例中，由此等端子攜載之時脈信號可為作為差分或真及互補時脈信號接收的一或多對差分時脈信號。
在一電路面板(例如，印刷電路板、模組卡等)上，命令-位址匯流排之此等上文所提到之信號(亦即，命令信號、位址信號、記憶體庫位址信號及時脈信號)可用匯流排並行地傳送至連接至電路面板之多個微電子封裝，特定而言，用匯流排傳送至安裝至電路面板之對置表面之第一微電子封裝及第二微電子封裝。對於本文中之某些實施例，藉由將攜載命令-位址匯流排信號之端子置放於封裝表面之中心區中而非置放於靠近微電子封裝之邊緣的周邊區中，有可能減小用以將信號自電路面板上之命令-位址匯流排136(圖2)攜載至電連接微電子封裝之電路面板之表面上的個別連接位點的短線之長度。對於由第一端子攜載且傳送至第一封裝及第二封裝兩者中之微電子元件的上文所提到之信號，此等電連接件之長度的減小可減小電路面板及總成中之短線長度，此可幫助改良電效能，諸如減小穩 定時間、振鈴效應、抖動或符號間干擾連同其他者。此外，亦有可能獲得其他益處，諸如簡化電路面板之結構或降低設計或製造電路面板之複雜性及成本。
在一些實施例中，微電子封裝可在中心區中具有經組態以攜載如上文所描述之所有命令信號、位址信號、記憶體庫位址信號及時脈信號的端子之不超過四個行。在某些實施例中，可僅存在此等端子之兩個行。在其他實施例中，可僅存在此等端子之一個行。
此外，有可能減小電路面板上之在連接微電子封裝之各別對所在的連接位點之間投送來自由第一端子攜載之上文所提到之信號的信號(例如，命令-位址匯流排信號)所需之由佈線組成的投送層之數目。具體而言，沿著電路面板投送此等信號所需之投送層之數目在一些狀況下可減小至四個或四個以下投送層。在一特定實例中，沿著電路面板投送此等信號所需之投送層之數目在一些狀況下可減小至四個、兩個或一個投送層。然而，在電路面板上，可存在比攜載上文所提到之位址或命令-位址匯流排信號的投送層之數目多的數目個攜載其他信號之投送層。
微電子封裝亦可具有不同於第一端子之第二端子，此等端子通常經組態以攜載與上文所提到之命令-位址匯流排信號端子所攜載不同的信號。在一實施例中，此等第二端子可安置於周邊區中之一或多者中，且可經組態以攜載資料信號。舉例而言，第二端子可包括用於攜載以下各者之端子：至及/或自微電子元件之單向或雙向資料信號，及 資料選通信號，以及資料遮罩及用以接通或斷開並聯終端至終端電阻器之ODT或「晶粒上終端電阻(on die termination)」信號。諸如晶片選擇、重設、電源供應電壓(例如，Vdd、Vddq)及接地(例如，Vss及Vssq)之信號或參考電位可由第二端子攜載；該等信號或參考電位中無一者需要由第一端子攜載。在一些實施例中，經組態以攜載不同於上文所提到之位址或命令-位址匯流排信號的信號之一些或所有端子有可能作為第二端子安置於封裝上其可置放之任何位置中。
本文中之本發明之實施例提供具有一個以上半導體晶片(亦即，其中之微電子元件)之封裝。多晶片封裝可減小將其中之晶片連接至電路面板(例如，封裝可經由諸如球狀格柵陣列、平台格柵陣列或接腳格柵陣列連同其他者之端子陣列以電及機械方式連接至的印刷佈線板)所需的面積或空間之量。此連接空間特定地限於小或攜帶型計算裝置(例如，通常組合個人電腦之功能與至更廣闊世界之無線連接性的手持型裝置，諸如，「智慧型手機」或平板電腦)中。多晶片封裝可特別適用於使大量相對不昂貴之記憶體可用於系統，該記憶體諸如進階高效能動態隨機存取記憶體(「DRAM」)晶片，例如，在DDR3型DRAM晶片及其改進型中。
可藉由在封裝上提供共同端子(至少一些信號經由該等共同端子在其至或自封裝內之兩個或兩個以上晶片之路徑上行進)來減小電路面板之將多晶片封裝連接至其所需的 面積之量。然而，以支援高效能操作之方式如此進行帶來挑戰。為了避免歸因於無端短線之不良效應(諸如，不良反射)，將在封裝之外部處的端子與電路面板上之全域佈線(諸如，匯流排136(圖2))電連接的跡線、導通孔及電路面板上之其他導體不得過長。熱耗散亦對進階晶片帶來挑戰，使得每一晶片之大的平表面中之至少一者需要耦接至熱散播器或曝露至已裝設系統內之流或空氣或與已裝設系統內之流或空氣熱連通。以下描述之封裝可幫助促進此等目標。
本文中之本發明之實施例可提供減小總成上之信號之短線長度的方式。因此，封裝內之多個晶片之對應接點可與封裝之經組態用於與封裝外部之組件(例如，諸如印刷電路板之電路面板、外部微電子元件或其他組件)連接的單一共同端子電連接，且複數個此等微電子封裝可安裝至電路面板之對置表面。
舉例而言，電路面板60(圖5E)上之將第一微電子封裝10a之第一行之第一端子25a與第二微電子封裝10b之第一行之對應第一端子電連接的短線之電長度可小於每一封裝上之第一端子之最小間距之7倍：例如，小於第一端子之鄰近行之間的間距之7倍。換言之，將在電路面板60之第一表面及第二表面處曝露的一對電耦接之第一面板接點65a與第二面板接點65b連接至電路面板上之命令-位址匯流排之對應信號導體的導電元件之總組合長度可小於面板接點之最小間距之7倍。在又一實例中，第一微電子封裝 10a之第一端子25a與第二微電子封裝10b上之對應第一端子之間的連接件之電長度可與第一表面61與第二表面62之間的電路面板之厚度大致相同。
圖5A及圖5B說明特定類型之微電子封裝10，其經組態以便准許在將第一及第二此等封裝彼此對置地安裝於電路面板(例如，電路板、模組板或卡或可撓性電路面板)之對置表面上時減小短線之長度。如在圖5A及圖5B中所見，微電子封裝10可包括封裝結構，例如，具有對置之第一表面21及第二表面22之基板20。第一表面21及第二表面22面向相反方向，且因此相對於彼此對置，且為「對置表面」。
在圖5A中且在本文中描述之微電子封裝之所有其他圖解仰視平面圖中，將基板20及端子格柵展示為透明的。如此進行，使得微電子元件之相對位置可自仰視圖較清楚地看到，同時仍展示在平行於基板之平面的x-y方向上基板及端子格柵相對於微電子元件之位置。
在一些狀況下，基板20可本質上由在基板之平面中(在平行於基板之第一表面21之方向上)具有低熱膨脹係數(「CTE」)(亦即，小於每攝氏度百萬分之(下文稱為「ppm/℃」)12的CTE)之材料組成，該材料諸如半導體材料(例如，矽)或介電材料(諸如，陶瓷材料或二氧化矽，例如，玻璃)。或者，基板20可包括薄片狀基板，其可本質上由諸如聚醯亞胺、環氧樹脂、熱塑性塑膠、熱固性塑膠或其他合適聚合材料的聚合材料組成，或包括複合聚合無 機材料或本質上由複合聚合無機材料組成，複合聚合無機材料諸如BT樹脂(雙順丁烯二醯亞胺三嗪)之玻璃強化結構或環氧樹脂玻璃(諸如，FR-4)連同其他者。在一實例中，此基板20可本質上由在基板之平面中(亦即，在沿著其表面之方向上)具有小於30 ppm/℃之CTE的材料組成。
在圖5A及圖5B中，平行於基板20之第一表面21的方向在本文中被稱為「水平」或「側向」方向，而垂直於第一表面之方向在本文中被稱為向上或向下方向，且亦在本文中被稱為「垂直」方向。本文中參考之方向在所參考結構之參考座標中。因此，此等方向可位於重力參考座標中之正常「上」或「下」方向的任何定向。
相比於另一特徵而將一特徵安置於「表面上方」較大高度處之陳述意謂：相比於另一特徵，一特徵在相同正交方向上相距該表面之距離較大。相反地，相比於另一特徵而將一特徵安置於「表面上方」較小高度處之陳述意謂：相比於另一特徵，一特徵在相同正交方向上相距該表面之距離較小。
至少一孔隙26可在基板20之第一表面21與第二表面22之間延伸。如在圖5A中可見，基板20可具有延伸穿過其之四個孔隙26。孔隙26中之第一孔隙26a及第二孔隙26b之最長尺寸可界定第一軸線29a及第二軸線29b(共同地為軸線29)。在圖5A中所展示之實例中，第一軸線29a與第二軸線29b可彼此平行。第一軸線29a及第二軸線29b可界定基板20之第二表面22的位於軸線29a與軸線29b之間的中心區 23。基板20之第二表面22之周邊區28可位於中心區23之外。此等周邊區28可在中心區23與基板20之第二表面22的對置之第一邊緣27a及第二邊緣27b之間延伸。
孔隙26中之第三孔隙26c及第四孔隙26d之最長尺寸可界定橫向於第一軸線29a及第二軸線29b(亦即，與第一軸線29a及第二軸線29b交叉)之第三軸線29c及第四軸線29d。第三軸線29c與第四軸線29d可彼此平行。在一實例中，第三軸線29c及第四軸線29d可與第一軸線29a及第二軸線29b正交。在一特定實施例中，第三軸線29c及第四軸線29d可提供基板20之第二表面22之中心區23的邊界，使得基板20之第二表面22之周邊區28'可位於基板之對置邊緣與第三軸線及第四軸線之間。
基板20可具有複數個端子25(例如，在基板之表面處曝露的導電襯墊、焊盤或導電柱桿)。如在圖5B中可見，此等端子25可在基板20之第二表面22處曝露。端子25可充當用於微電子封裝10與諸如電路面板(例如，印刷佈線板、可撓性電路面板、插槽、其他微電子總成或封裝、插入器或被動組件總成連同其他者(例如，圖5E及圖5F中所展示之電路面板))之外部組件之對應導電元件的連接之端點。在一實例中，此電路面板可為主機板或DIMM模組板。
微電子封裝10可包括附接至端子25以用於與外部組件連接之接合單元11。接合單元11可為(例如)成塊之諸如焊料、錫、銦、共晶組合物或其組合之結合金屬或諸如導電膏或導電黏接劑之另一接合材料。在一特定實施例中，端 子25與外部組件(例如，圖5E中所展示之電路面板60)之接點之間的接頭可包括(諸如)在共同擁有之美國專利申請案第13/155,719號及第13/158,797號中所描述的導電基質材料，該等申請案之揭示內容在此以引用的方式併入本文中。在一特定實施例中，接頭可具有類似結構或以如本文中所描述之方式形成。
如在本發明中所使用，導電元件「在」結構之表面「處曝露」的陳述指示，導電元件可用於與自結構外部朝向表面在垂直於表面之方向上移動之理論點接觸。因此，在結構之表面處曝露之端子或其他導電元件可自此表面突出；可與此表面齊平；或可相對於此表面凹進，且經由結構中之孔或凹入部曝露。
端子25可包括在基板20之第二表面22之中心區23處曝露的第一端子25a及在第二表面之周邊區28中之至少一者處曝露的第二端子25b。在本發明之某些實施例中，第一端子25a可經組態以攜載命令-位址匯流排之某些信號，亦即，具體而言，經組態以在微電子封裝10中提供動態記憶體儲存功能之微電子元件30(以下所描述)之位址信號之集合中的全部。
舉例而言，當微電子元件30包括或為DRAM半導體晶片時，第一端子25a可經組態以攜載傳送至微電子封裝10之足夠位址資訊，位址資訊可由封裝內之電路(例如，列位址及行位址解碼器以及記憶體庫選擇電路(若存在))使用以自封裝中之微電子元件內的記憶體儲存陣列之所有可用可 定址記憶體位置當中判定一可定址記憶體位置。在一特定實施例中，第一端子25a可經組態以攜載可由微電子封裝10內之此電路使用以判定此記憶體儲存陣列內之一可定址記憶體位置的所有位址資訊。
在此實施例之一變化中，第一端子25a可經組態以攜載可由微電子封裝10內之此電路使用以判定此記憶體儲存陣列內之一可定址記憶體位置的位址資訊之大部分，且接著微電子封裝上之其他端子(諸如，以上提及之第二端子25b中之至少一些)將接著經組態以攜載位址資訊之剩餘部分。在此變化中，在一特定實施例中，第一端子25a可經組態以攜載可由微電子封裝10內之此電路使用以判定此記憶體儲存陣列內之一可定址記憶體位置的位址資訊中之四分之三或四分之三以上。
在一特定實施例中，第一端子25a可未經組態以攜載晶片選擇資訊，例如，可用以選擇微電子封裝10內之特定晶片以用於存取晶片內之記憶體儲存位置的資訊。在另一實施例中，第一端子25a中之至少一者可實際上攜載晶片選擇資訊。
通常，當微電子封裝10中之微電子元件30包括DRAM晶片時，在一實施例中，位址信號可包括自封裝外部之組件(例如，電路面板，諸如以下描述之電路面板60)傳送至封裝之所有位址信號，該等位址信號用於判定微電子封裝內之隨機存取可定址記憶體位置以用於對其進行讀取存取或用於對其進行讀取或寫入存取。
第二端子25b中之至少一些可經組態以攜載不同於由第一端子25a攜載之位址信號的信號。諸如晶片選擇、重設、電源供應電壓(例如，Vdd、Vddq)及接地(例如，Vss及Vssq)之信號或參考電位可由第二端子25b攜載；在本文中提及之實施例中之任一者中，除非另外註明，否則此等信號或參考電位中無一者需要由第一端子25a攜載。
在一特定實施例中，第一端子25a中之每一者可經組態以攜載控制微電子元件30中之至少一者之操作模式的資訊。更具體而言，第一端子25a可經組態以攜載傳送至微電子封裝10之命令信號及/或時脈信號之特定集合中的全部。在此實施例中，第一端子25a可經組態以攜載自外部組件傳送至微電子封裝10之所有命令信號、位址信號、記憶體庫位址信號及時脈信號，其中命令信號包括列位址選通、行位址選通及寫入啟用。
在微電子元件中之一或多者經組態以提供動態記憶體儲存陣列功能(諸如，由動態隨機存取記憶體(「DRAM」)半導體晶片或DRAM晶片之總成提供)之實施例中，命令信號為寫入啟用信號、列位址選通信號及行位址選通信號。諸如ODT(晶粒上終端電阻)、晶片選擇、時脈啟用之其他信號並非需要由第一端子25a攜載之命令信號之部分。時脈信號可為由微電子元件中之一或多者用於對位址信號進行取樣之時脈。舉例而言，如在圖5A中所見，第一端子25a可包括時脈信號CK及CKB、列位址選通RAS、行位址選通CAS及寫入啟用信號WE，以及位址信號A0至A15(包括位 址信號A0及A15)及記憶體庫位址信號BA0、BA1及BA2。
在此實施例中，第二端子25b中之至少一些可經組態以攜載不同於由第一端子25a攜載之命令信號、位址信號及時脈信號的信號。諸如晶片選擇、重設、電源供應電壓(例如，Vdd、Vddq)及接地(例如，Vss及Vssq)之信號或參考電位可由第二端子25b攜載；在本文中提及之實施例中之任一者中，除非另外註明，否則此等信號或參考電位中無一者需要由第一端子25a攜載。
在另一實施例中，當微電子元件中之一或多者經組態以提供在不同於用於DRAM之技術(諸如，NAND快閃記憶體)中實施的記憶體儲存陣列功能時，需要由第一端子25a攜載之特定命令信號可為不同於在DRAM狀況下需要攜載之寫入啟用信號、位址選通信號及行位址選通信號之群組的不同信號集合。
在一特定實例(諸如，在圖5A及圖5B中所展示之實例)中，第二端子25b可在周邊區28中之每一者中安置成至少一行。額外第二端子25b可在周邊區28'中之每一者中安置成至少一行。在一實施例中，經組態以攜載不同於位址信號之信號的第二端子25b中之至少一些可在基板20之第二表面22之中心區23中曝露。在一實例中，經組態以攜載不同於命令信號、位址信號及時脈信號之信號的第二端子25b中之至少一些可在基板20之第二表面22之中心區23中曝露。
儘管在諸圖中展示了第二端子(諸如，在圖5A及圖5B中 所展示之第二端子25b)之特定組態，但所展示之特定組態係為了說明性目的且並不意謂為限制性的。舉例而言，第二端子25b亦可包括經組態以連接至電源或接地信號之端子。儘管展示第二端子25b配置於各自具有兩行之四個格柵中，但每一格柵中之第二端子25b可配置成(例如)三行，其中未展示之第三行含有經組態以連接至電源或接地之一些第二端子。
基板20可視情況進一步包括覆疊第一表面21及/或第二表面22上之介電層12。如在圖5B中所展示，介電層12可覆疊基板之第二表面22。此介電層12可使諸如導電元件24之導電元件及端子25與基板20電絕緣(若需要此電絕緣)。此介電層12可被稱為基板20之「鈍化層」。介電層12可包括無機或有機介電材料或無機及有機介電材料兩者。介電層12可包括電鍍保形塗層或其他介電材料，例如，可光成像聚合材料(例如，焊料遮罩材料)。在一特定實例中，介電層12可為諸如彈性體材料的柔性材料之層，其具有類似於在美國專利第5,679,977中描述之結構及功能的結構及功能，該專利之揭示內容在此以引用的方式併入本文中。
在本文中描述之實施例中，覆疊基板20之第一表面21或第二表面22的介電層12可具有實質上小於基板之厚度的厚度，使得基板可具有大致等於基板之材料之CTE的有效CTE，即使介電層之CTE實質上高於基板材料之CTE亦如此。在一實例中，基板20可具有小於12 ppm/℃之有效CTE。
微電子封裝10亦可包括複數個微電子元件30，其各自具有面向基板20之第一表面21的前表面31。在一實例中，微電子元件30中之一或多者可為各自具有記憶體儲存陣列功能之裸晶片或微電子單元。然而，在一特定實例中，微電子元件30中之一或多者可併有諸如動態隨機存取記憶體(「DRAM」)儲存陣列之記憶體儲存元件，或可經組態以主要充當DRAM儲存陣列(例如，DRAM積體電路晶片)。在後者狀況下，第一微電子元件及第二微電子元件中之一或多者可具有經組態以提供記憶體儲存陣列功能之數個主動裝置(例如，電晶體)，該數目大於用以提供任何其他功能之主動裝置的數目。如本文中所使用，「記憶體儲存元件」指代配置成陣列之大量記憶體晶胞，連同可用以儲存及自其擷取資料(諸如，用於資料在電介面上之輸送)之電路。在一特定實例中，微電子封裝10可包括於單列記憶體模組(「SIMM」)或雙列記憶體模組(「DIMM」)中。
在本文中所描述之實施例中之任一者中，微電子元件30中之一或多者可用以下技術中之一或多者來實施：DRAM、NAND快閃記憶體、RRAM(「電阻性RAM」或「電阻性隨機存取記憶體」)、相變記憶體(「PCM」)、磁阻性隨機存取記憶體(例如，可體現穿隧接面裝置)、靜態隨機存取記憶體(「SRAM」)、自旋轉矩RAM或內容可定址記憶體連同其他者。
在一特定實例中，包括記憶體儲存元件之微電子元件30可具有至少一記憶體儲存陣列功能，但微電子元件可能不 為全功能記憶體晶片。此微電子元件自身可能不具有緩衝功能，但其可電連接至微電子元件之堆疊中的其他微電子元件，其中堆疊中之至少一微電子元件具有緩衝功能(緩衝微電子元件可為緩衝器晶片、全功能記憶體晶片或控制器晶片)。
在其他實例中，本文中所描述之封裝中之任一者中的微電子元件中之一或多者可經組態以主要提供記憶體儲存陣列功能，此係因為微電子元件中之一或多者可具有經組態以提供記憶體儲存陣列功能之數個主動裝置(例如，電晶體)，該數目大於用以提供任何其他功能(例如，作為快閃記憶體、DRAM或其他類型之記憶體)之主動裝置的數目，且微電子元件中之該一或多者可與經組態以主要提供邏輯功能之另一微電子元件或「邏輯晶片」一起配置於封裝中。在一特定實施例中，邏輯晶片可為可程式化或處理器元件，諸如微處理器或其他通用計算元件。邏輯晶片可為微控制器元件、圖形處理器、浮點處理器、共處理器、數位信號處理器等。在一特定實施例中，邏輯晶片可主要執行硬體狀態機功能，或以其他方式硬編碼以適於特定功能或目的。或者，邏輯晶片可為特殊應用積體電路(「ASIC」)或場可程式化閘陣列(「FPGA」)晶片。在此變化中，封裝接著可為「系統級封裝」(「SIP」)。
在另一變化中，本文中所描述之封裝中之任一者中的微電子元件可具有嵌入於其中之邏輯功能及記憶體功能兩者，諸如可程式化處理器，其具有與其一起嵌入於同一微 電子元件中之一或多個相關聯之記憶體儲存陣列。此微電子元件有時被稱為「系統單晶片」(「SOC」)，此係因為諸如處理器之邏輯與諸如記憶體儲存陣列或用於執行可為專業化功能之某一其他功能之電路的其他電路一起嵌入。
每一微電子元件30可具有在其前表面31處曝露之複數個導電元件接點35。如在圖5C及圖5D中所示，每一微電子元件30之接點35可配置成安置於前表面31的佔據前表面之區域之中心部分的中心區37中之一(圖5C)或多個(圖5D)行36。舉例而言，中心區37可佔據前表面31的包括微電子元件30之對置周邊邊緣32a、32b之間的最短距離之中間三分之一的區域。在圖5C中所展示之特定實例中，當每一微電子元件30之接點35配置於微電子元件之中心區37中時，可沿著平分微電子元件之軸線39配置接點。如在圖5B中所展示，每一微電子元件30之接點35可與孔隙26中之至少一者對準。
在一種類型之此微電子元件30中，元件接點35中之一些接點中之每一者專用於接收供應至微電子元件之複數個位址信號中之各別位址信號。在此狀況下，此等接點35中之每一者能夠接收自外部供應至微電子元件30之複數個位址信號中之一各別位址信號。
在此類型之微電子元件30之一特定實例中，在元件接點35處呈現之複數個位址信號中之每一者可相對於由各別微電子元件使用之時脈之邊緣(亦即，在不同之第一電壓狀態與第二電壓狀態之間的時脈轉變後即)進行取樣。亦 即，每一位址信號可在時脈之較低電壓狀態與較高電壓狀態之間的上升轉變後或在時脈之較高電壓狀態與較低電壓狀態之間的下降轉變後即進行取樣。因此，複數個位址信號可皆在時脈之上升轉變後即進行取樣，或此等位址信號可皆在時脈之下降轉變後即進行取樣，或在另一實例中，在元件接點35中之一者處的位址信號可在時脈之上升轉變後即進行取樣，且在另一外部接點處之位址信號可在時脈之下降轉變後即進行取樣。
在經組態以主要提供記憶體儲存陣列功能之另一類型之微電子元件30中，可以多工方式使用其上之位址接點中的一或多者。在此實例中，各別微電子元件30之特定元件接點35可接收自外部供應至微電子元件之兩個或兩個以上不同信號。因此，第一位址信號可在不同之第一電壓狀態與第二電壓狀態之間的第一時脈轉變(例如，上升轉變)後即在特定接點35處進行取樣，且不同於第一位址信號之信號可在第一電壓狀態與第二電壓狀態之間的第二時脈轉變(例如，下降轉變)後即在特定接點處進行取樣，該第二轉變與第一轉變相反。
以此多工方式，兩個不同信號可在各別微電子元件30之同一元件接點35上在時脈之同一循環內接收。在一特定狀況下，以此方式多工可允許在各別微電子元件30之同一元件接點35上在同一時脈循環中接收第一位址信號及不同信號。在又一實例中，以此方式多工可允許在各別微電子元件30之同一元件接點35上在同一時脈循環中接收第一位址 信號及第二不同位址信號。
在一特定實例中，微電子元件30中之每一者可在功能上及機械上等效於微電子元件中之其他者，使得每一微電子元件可具有在前表面31處曝露之導電接點35之相同型樣，伴有相同功能，但每一微電子元件之長度、寬度及高度的特定尺寸可與其他微電子元件之長度、寬度及高度的尺寸不同。
在圖5A及圖5B中所展示之特定配置中，微電子封裝10可經組態以經由封裝之共同第一端子25a而非經由封裝之各自專用於微電子元件30中之特定者的兩個或兩個以上端子25(諸如，第二端子25b)來投送多個微電子元件30所共有之信號。以此方式，有可能減小電路面板(例如，圖5E中所展示之電路面板60)上微電子封裝10可連接至的接點之數目。此外，有可能減小電路面板上下伏於微電子封裝10之接點、金屬化導通孔及投送層之數目，此可簡化電路面板之設計且降低其製造複雜性及成本。
如在圖5A中所展示，微電子封裝10之第一端子25a可安置於配置於基板20之第二表面22之中心區23中的一或多個格柵15之位置處的第一端子之一或多個集合中。配置於格柵15之位置處的第一端子25a之每一集合可包括第一端子之一或多個行16。如在圖5A中所展示，格柵15之所有位置可由第一端子25a中之對應者佔據。或者(未圖示)，格柵15之位置中之至少一者可能未由第一端子25a佔據。舉例而言，未由第一端子25a佔據之此位置可由第二端子25b佔 據，或此位置可能未由任何端子佔據。如在圖5A中所展示，微電子封裝10可包括第一端子25a之兩個平行的行16。此等行16可平行於第一孔隙26a及第二孔隙26b之軸線29而定向。或者，如(例如)在圖9A中所展示，第一端子25a之行16可垂直於第一孔隙26a及第二孔隙26b之軸線29而定向。
微電子封裝10之第二端子25b可安置於配置於基板20之第二表面22之周邊區28及/或28'中的一或多個格柵17之位置處的第二端子之一或多個集合中。配置於格柵17之位置處的第二端子25b之每一集合可包括第二端子之一或多個行18。如在圖5A中所展示，格柵17之所有位置可由第二端子25b中之對應者佔據。或者(未圖示)，格柵17之位置中之至少一者可能未由第二端子25b佔據。如在圖5A中所展示，微電子封裝10之每一格柵17可包括第二端子25b之兩個平行的行18。此等行18可平行於鄰近各別孔隙26之軸線29而定向(如在圖5A中所展示)。舉例而言，在圖5A中所展示之第一格柵17a、第二格柵17b、第三格柵17c及第四格柵17d中之每一者中的行18可平行於各別第一軸線29a、第二軸線29b、第三軸線29c及第四軸線29d而定向。
在一實施例中，經組態以攜載不同於位址信號之信號的第二端子25b中之至少一些可配置於亦含有第一端子25a之格柵15內的位置處。在一實例中，經組態以攜載不同於命令信號、位址信號及時脈信號之信號的第二端子25b中之至少一些可配置於亦含有第一端子25a之格柵15內的位置 處。
儘管將第一端子25a及第二端子25b展示為在第一軸線29a及第二軸線29b之方向上處於鄰近行16或18內之同一相對位置處，但此等端子實際上可安置於在第一軸線29a及第二軸線29b之方向上稍微偏移之位置處。舉例而言，儘管未在圖5A中展示，但可將第一端子25a及第二端子25b中之至少一者安置於端子之鄰近行之間。在另一實例中，格柵15、17中之一或多者可包括端子之一行，端子之該行之行軸線延伸穿過此行之大部分端子25，亦即，相對於其而居中。然而，在此行中，端子中之一或多者可能並不相對於行軸線而居中。在此狀況下，將此等一或多個端子視為特定行之部分，即使此端子可能並不相對於行軸線而居中亦如此，此係因為相比於與任何其他行之軸線之接近程度此端子更接近彼特定行之軸線。行軸線可延伸穿過不相對於行軸線居中之此等一或多個端子，或在一些狀況下，非居中端子可較遠離行軸線，使得行軸線可能甚至不穿過該行之此等非居中端子。在一個行中或甚至在一個以上行中可存在並不關於格柵中之各別行之行軸線居中的一個、若干個或許多端子。此外，端子25之格柵15、17有可能含有以群組而非行進行之端子之配置，諸如，以形狀如環、多邊形或甚至端子之分散分佈的配置。
在其他實施例中，微電子封裝10可包括其他數量及組態之行16及行18，如將在以下參看圖6A至圖15C展示及描述。舉例而言，在本文中描述之實施例中之一些中，第一 端子可配置成不超過四行或配置成不超過兩行。儘管在諸圖中展示了具有端子之一行、兩行及三行之格柵，但在本文中描述之實施例中之任一者中的格柵可具有端子之任何數目行。
接點35與端子25之間的電連接件可包括可選引線(例如，導線結合件40)或引線之至少部分與孔隙26中之至少一者對準的其他可能結構。舉例而言，如在圖5B中所見，電連接件中之至少一些可包括導線結合件40，其延伸超出基板中之孔隙26之邊緣，且接合至接點35及基板之導電元件24。在一實施例中，該等電連接件中之至少一些可包括引線結合件。此等連接件可包括在導電元件24與端子25之間沿著基板20之第一表面21及第二表面22中之任一者或兩者延伸的引線。在一特定實例中，此等引線可電連接於每一微電子元件30之接點35與第一端子25a之間，每一引線具有與孔隙26中之至少一者對準的一部分。
通過封裝之第一端子25a的至少一些信號可為微電子元件30中之至少兩者所共有。可經由自端子25至微電子元件30之對應接點35的在平行於基板之第一表面21及第二表面22的方向上在基板20上或內延伸之連接件(諸如，導電跡線)來投送此等信號。舉例而言，安置於基板20之第二表面22之中心區23中的第一端子25a可經由導電跡線、導電元件24(例如，結合襯墊)及接合至導電元件24及接點35之導線結合件40與每一微電子元件30之導電接點35電連接。
如在圖5A及圖5B中所展示，微電子封裝10可包括四個 微電子元件30，其中之一些可相對於彼此堆疊。舉例而言，在圖5A及圖5B中所展示之實施例中，第一微電子元件30a及第二微電子元件30b中之每一者之前表面31可面對基板20之第一表面21，且第三微電子元件30c及第四微電子元件30d中之每一者之前表面31可面對第一微電子元件及第二微電子元件中之每一者之後表面33。第三微電子元件30c及第四微電子元件30d中之每一者之前表面31的至少一部分可覆疊第一微電子元件30a及第二微電子元件30b中之每一者之後表面33的至少一部分。第三微電子元件30c及第四微電子元件30d中之每一者之前表面31的中心區37之至少一部分可突出於第一微電子元件30a及第二微電子元件30b中之每一者之各別側向邊緣32a、32b之外。因此，第三微電子元件30c及第四微電子元件30d中之每一者之接點35可定位於突出於第一微電子元件30a及第二微電子元件30b中之每一者之各別側向邊緣32a、32b之外的位置中。
一或多個黏接層13可定位於第一微電子元件30a及第二微電子元件30b與基板20之間、第三微電子元件30c與第一微電子元件30a及第二微電子元件30b之間及第四微電子元件30d與第一微電子元件30a及第二微電子元件30b之間。此等黏接層13可包括用於將微電子封裝10之前述組件彼此結合之黏接劑。在一特定實施例中，該一或多個黏接層13可在基板20之第一表面21與第一微電子元件30a及第二微電子元件30b中之每一者之前表面31之間延伸。在一實施 例中，該一或多個黏接層13可將第三微電子元件30c及第四微電子元件30d中之每一者之前表面31的至少一部分附著至第一微電子元件30a及第二微電子元件30b中之每一者之後表面33的至少一部分。
在一實例中，每一黏接層13可部分或完全由晶粒附著黏接劑製成，且可由低彈性模數材料(諸如，聚矽氧彈性體)組成。在一實施例中，晶粒附著黏接劑可為柔性的。在另一實例中，若微電子元件30各自為由同一材料形成之習知半導體晶片，則每一黏接層13可完全或部分由高彈性模數黏接劑或焊料之薄層製成，此係因為該等微電子元件將傾向於回應於溫度改變而一致地膨脹及收縮。與使用之材料無關，黏接層13中之每一者在其中可包括單一層或多個層。
微電子封裝10亦可包括囊封劑50，其可視情況覆蓋、部分覆蓋或不覆蓋微電子元件30之後表面33。舉例而言，在圖5B中所展示之微電子封裝10中，可使囊封劑流動、模板印刷、網版印刷或施配至微電子元件30之後表面33上。在另一實例中，囊封劑50可為藉由包覆成型形成於後表面33上之模製化合物。
微電子封裝10可進一步包括可視情況覆蓋導線結合件40及基板20之導電元件24的囊封劑(未圖示)。此囊封劑亦可視情況延伸至孔隙26內，且其可覆蓋微電子元件30之接點35。
在一特定實施例中，微電子封裝10可經組態以與另一此 類微電子封裝及諸如以下描述之電路面板60之電路面板組裝在一起，使得微電子封裝中之每一者組裝至電路面板之對置表面。
現參看圖5E，微電子總成5可包括可安裝至共同電路面板60之兩個或兩個以上微電子封裝10(例如，第一微電子封裝10a及第二微電子封裝10b)。電路面板60可具有對置之第一表面61及第二表面62以及在各別第一表面及第二表面處曝露之複數個導電之第一面板接點65a及複數個導電之第二面板接點65b(共同地為面板接點65)。微電子封裝10可(例如)藉由可在端子25與面板接點之間延伸的接合單元11安裝至面板接點65。如在圖5E中所展示，第一微電子封裝10a之基板20之第二表面22及第二微電子封裝10b之基板之第二表面可彼此覆疊至少90%。在一特定實例中，電路面板60可包括具有小於30 ppm/℃之CTE的元件。在一實施例中，此元件可本質上由半導體、玻璃、陶瓷或液晶聚合物材料組成。
第一微電子封裝10a之第一端子25a可經由電路面板60電連接至第二微電子封裝10b之第一端子。第一微電子封裝10a之第一端子25a可配置於第一格柵15a之位置處，且第二微電子封裝10b之第一端子25b可配置於第二格柵15b之位置處。如在圖5A中所展示，第一微電子封裝10a之第一格柵15a之第一端子25a可與第二微電子封裝10b之第二格柵15b之對應第一端子25b(第一端子25a連接至其)在一球間距內對準。
如本文中所使用，在特定數目個球間距內之對準意謂關於垂直於基板之第一表面之水平方向在特定數目個球間距內對準。在一例示性實施例中，各別第一封裝10a及第二封裝10b之格柵15a、15b的每一對電連接之端子可在平行於電路面板60之第一表面61的正交x及y方向上在一球間距內彼此對準。在一特定實例中，各別第一封裝10a及第二封裝10b之格柵15a、15b的位置之大部分可在與第一電路面板表面61及第二電路面板表面62正交之垂直方向上彼此對準。
在一實施例中，各別第一微電子封裝10a及第二微電子封裝10b之格柵15a及15b可在功能上及機械上匹配，使得格柵15a及15b中之每一者可具有在具有相同功能之各別微電子封裝10a或10b之基板20之第二表面22處的第一端子25a之相同圖案，但每一微電子封裝10之長度、寬度及高度的特定尺寸可不同於其他微電子封裝之長度、寬度及高度的尺寸。在具有功能上及機械上匹配之格柵15a及15b之此實施例中，每一微電子封裝10之第一端子25a可經定向，使得第一微電子封裝10a之格柵之功能頂端19(其在圖5A中可見)可覆疊第二微電子封裝10b之格柵之功能頂端19。
在一特定實例(未圖示)中，第一端子25a沿著第一及第二微電子封裝10中之至少一者的基板20之第二表面22之空間分佈可不同於其電連接至的對應面板接點65之空間分佈，使得第一端子25a中之至少一者並不直接覆疊其電連接至 的對應面板接點65。
如在圖5E中所展示且在本文中之其他微電子總成側視截面圖中，為了清楚起見，自諸圖省略第二端子。舉例而言，在圖5E中，儘管在圖中未展示第二端子，但第二端子可存在於每一微電子封裝10之第二表面22之周邊區28及/或28'中。每一微電子封裝10之第二端子可(例如)藉由可在第二端子與面板接點之間延伸的接合單元(諸如，接合單元11)安裝至面板接點65中之對應者。
如圖5E中所展示，微電子總成5之電路面板60可包括用於投送所有位址信號之一或多個投送層66(例如，電路面板上之導電跡線層)。在一特定實例中，微電子總成5之電路面板60可包括用於投送所有命令信號、位址信號、記憶體庫位址信號及時脈信號之一或多個投送層66(例如，電路面板上之導電跡線層)。
如在圖5E中所展示，延伸穿過電路面板60之金屬化導通孔67可藉由投送層66之導電結構68(例如，跡線)耦接至面板接點65。在一特定實例中，連接在電路面板60之各別第一表面61及第二表面62處曝露的一對電耦接之第一面板接點65a及第二面板接點65b的導電元件(例如，導通孔67及導電結構68)之總組合長度可小於面板接點65之最小間距之7倍。
在一實例中，在具有具格柵15(各自具有配置成兩個平行的行16之第一端子25a)之微電子封裝的微電子總成實施例中，電路面板60可包括投送所有位址信號所需之不超過 兩個投送層66。在一例示性實施例中，在具有具格柵15(其各自具有配置成兩個平行的行16之第一端子25a)之微電子封裝的微電子總成實施例中，電路面板60可包括投送所有命令信號、位址信號、記憶體庫位址信號及時脈信號所需之不超過兩個投送層66。然而，在前述實施例中之任一者中，電路面板60可包括用於投送不同於由第一端子25a攜載之特定信號之信號的兩個以上投送層。
在圖5E中所展示之實施例中，第一面板接點65a可接合至第一微電子封裝10a之第一端子25a，且可配置成在電路面板60之第一表面61處曝露的第一及第二線性延伸的行，且第二面板接點65b可接合至第二微電子封裝10b之第一端子25a，且可配置成在電路面板60之第二表面62處曝露的第一及第二線性延伸的行。展示為結合至藉由「A」標示之接合單元11的第一面板接點65a之第一行可與第二面板接點65b之第二行在電路面板之厚度之方向上對準，且第一面板接點65a之第二行可與第二面板接點65b(亦展示為結合至藉由「A」標示之接合單元)之第一行在電路面板厚度之方向上對準。
在第一表面61處之藉由「A」標示的第一面板接點65a中之每一者可電耦接至在第二表面62處之藉由「A」標示的對應第二面板接點65b，使得在每一表面61、62處之第一行中之每一面板接點65可耦接至在對置表面處之第一行中之對應面板接點。在圖5E中，經由點線69a及69b展示面板接點65之對應者之間的示意性電連接。又，在每一表面 61、62處之第二行中之每一面板接點65可耦接至在對置表面處之第二行中之對應面板接點。
在一特定實例中，電路面板60可進一步包括經組態以用於將微電子總成5與微電子總成外部之至少一組件電連接的導電接點。
在微電子總成5中，第一微電子封裝10a之每一第一端子25a可經由電路面板60電耦接至具有相同功能之第二微電子封裝10b之對應第一端子，其中短線長度為相對短的。如本文中所使用，「短線長度」意謂在電路面板之第一表面處的微電子封裝10之端子25與電路面板之第二對置表面處的微電子封裝之對應端子之間的最短電連接件之總長度。在一實例中，第一微電子封裝10a與第二微電子封裝10b之間的電連接之短線長度可小於每一微電子封裝之第一端子25a的最小間距之7倍。
圖5F說明上文相對於圖5E所描述之實施例之變化，其中延伸穿過電路面板60'之金屬化導通孔67'與第一微電子元件10a及第二微電子元件10b中之每一者的第一端子25a一起配置於共同垂直平面中。儘管導通孔67'與第一端子25a處於共同垂直平面中，但第一微電子封裝10a及第二微電子封裝10b中之每一者中的對應第一端子25a可彼此水平偏移，使得電路面板之水平及垂直延伸之導電結構(例如，跡線及金屬化導通孔)可電連接對應第一端子。類似於圖5E，經由點線69a及69b展示圖5F中之面板接點65之對應者之間的示意性電連接。
在微電子總成5之特定實施例(如在圖5G中所展示)中，可在電路面板(諸如，電路面板60)上之複數個微電子封裝10a、10b連接所在的連接位點之間在至少一方向D1上投送命令-位址匯流排信號，使得命令-位址匯流排137之信號在稍微不同時間在各別連接位點I、II或III處到達每一對封裝10a及10b。如在圖5G中所見，至少一方向D1可橫向於或正交於至少一微電子元件30上之複數個接點35之至少一行36延伸的方向D2。以此方式，在一些狀況下，電路面板60上(亦即，電路面板60上或電路面板60內)之命令-位址匯流排137之信號導體可在平行於已連接至或待連接至電路面板60之封裝10a或10b內之微電子元件30上的接點35之至少一行36之方向D2上彼此隔開。
特定而言，當每一微電子封裝10a、10b之第一端子25a配置成在此方向D2上延伸之一或多個行時，此組態可幫助簡化電路面板60上之用以投送命令-位址匯流排信號之一或多個投送層之信號導體的繞線。舉例而言，當將相對少之第一端子在每一封裝上安置於相同的垂直佈局位置處時，有可能簡化在電路面板上之命令-位址匯流排信號之投送。因此，在圖5A中所展示之實例中，僅兩個第一端子25a在每一封裝上安置於相同的垂直佈局位置處，諸如經組態以接收位址信號A3及A1之第一端子。
在一例示性實施例中，微電子總成5可具有可包括半導體晶片之微電子元件30'，該微電子元件30'經組態以主要執行邏輯功能(諸如，固態驅動控制器)，且微電子封裝10a 及10b中之微電子元件30中的一或多者可各自包括諸如非揮發性快閃記憶體之記憶體儲存元件。微電子元件30'可包括專用處理器，該專用處理器經組態以解除諸如系統1600(圖16)之系統之中央處理單元對至及自包括於微電子元件30中之記憶體儲存元件的資料傳送之監督。包括固態驅動控制器之此微電子元件30'可提供至及自諸如系統1600之系統的主機板(例如，圖16中所展示之電路面板1602)上之資料匯流排的直接記憶體存取。在一特定實施例中，微電子元件30'可經組態以執行緩衝功能，例如，微電子元件30'可經組態以再生上文所提到之命令-位址匯流排信號以供傳送至微電子封裝10a及10b中之每一者。此微電子元件30'可經組態以幫助提供微電子元件30中之每一者關於微電子總成5外部之組件的阻抗隔離。
在具有包括控制器功能及/或緩衝功能之微電子元件30'的微電子總成5之此實施例中，可在各別連接位點I、II或III處在微電子元件30'與每一對封裝10a及10b之間投送命令-位址匯流排信號。在圖5G中所展示之特定實例中，延伸經過連接位點I、II或III之命令-位址匯流排137之一部分可在方向D2上或在橫向於方向D1之另一方向上延伸以到達微電子元件30'之接點。在一實施例中，命令-位址匯流排137可在方向D1上延伸以到達微電子元件30'之接點。
圖6A說明上文相對於圖5A所描述之實施例之變化，其中微電子封裝610之第一端子625a配置於具有單一行616之格柵615中。儘管展示格柵615延伸超出微電子元件630之 前表面631的外邊界，但情況未必如此。此實施例之潛在優勢可見於圖6B中，圖6B展示微電子總成605，其可包括可安裝至共同電路面板660之兩個或兩個以上微電子封裝610。如圖6B中所展示，第一微電子封裝610a及第二微電子封裝610b中之每一者中的對應第一端子625a可配置於共同垂直平面中。在具有此構造之微電子總成605中，亦可簡化電路面板構造，此係因為每一對電連接之第一端子625a之間的繞線可主要在垂直方向上，亦即，在穿過電路面板之厚度之方向上。亦即，電路面板660上之導通孔連接件可為電連接安裝至電路面板之對置表面661、662的微電子封裝610之每一對對應第一端子625a所需的全部。
在此實施例中，在第一微電子封裝610a及第二微電子封裝610b中之每一者中的對應第一端子625a彼此可能並不水平偏移(或可最小程度地水平偏移，例如，歸因於製造容限)，因此第一微電子封裝610a及第二微電子封裝610b之第一端子625a之間的穿過電路面板660之攜載位址信號(在一實例中)或命令信號、位址信號、記憶體庫位址信號及時脈信號(在一特定實例中)的電連接件中之至少一些可具有大致為電路面板之厚度的電長度。如本文中所使用，「固定電位之信號」包括電源及接地(參考電位)信號。
此外，可減小電路面板660上的在連接各別對微電子封裝610所處之連接位點之間沿著電路面板投送位址信號(在一實例中)或命令-位址匯流排信號(在一特定實例中)所需的佈線之投送層之數目。具體而言，沿著電路面板660投 送此等信號所需之投送層之數目在一些狀況下可減小至兩個或兩個以下投送層。在一特定實例中，可存在沿著電路面板660投送此等信號所需之不超過一個投送層。然而，在電路面板660上及內，可存在用於攜載其他信號之數目大於用於攜載上文所提到之位址信號或命令-位址匯流排信號的投送層之數目的投送層。
圖7A說明上文相對於圖5A所描述之實施例之變化，其中微電子封裝710之第一端子725a安置於配置於平行的第一格柵715a及第二格柵715b內之各別位置中的第一端子之第一集合及第二集合中，每一格柵具有第一端子之兩個鄰近行716。在此實施例中，配置於第一格柵715a內之位置處的第一集合中之第一端子725a可經組態以攜載與配置於第二格柵715b內之位置處的第二集合中之第一端子相同的所有信號指派，且展示第一集合及第二集合中之第一端子中之對應者的位置關於第一格柵與第二格柵之間的中間理論軸線729e鏡像複製，該中間理論軸線平行於孔隙726a之第一軸線729a及孔隙726b之第二軸線729b。在此實施例中，配置於第一格柵715a內之位置處的第一端子之第一集合中的經組態以攜載特定信號之每一第一端子725a可相對於配置於第二格柵715b內之位置處的第一端子之第二集合中的經組態以攜載同一信號之對應第一端子關於中間理論軸線729e對稱。換言之，第一集合中之第一端子725a之信號指派對應於第二集合中之對應第一端子之信號指派，且為第二集合中之對應第一端子之信號指派之鏡像。
中間理論軸線729e(第一端子725a之信號指派關於其對稱)可位於基板720上之各種位置處。在一特定實施例中，中間理論軸線729e可為封裝的位於與基板之對置之第一邊緣727a及第二邊緣727b等距離處的中心軸線，尤其在第一端子之行716在平行於邊緣727a、727b之方向上延伸且第一格柵715a及第二格柵715b安置於關於此中心軸線對稱之位置處時。
或者，此對稱軸線可在水平方向(垂直於中間理論軸線729e之方向)上自在邊緣727a、727b之間等距的中心軸線偏移。在一實例中，中間軸線729e可位於基板720之第二表面722之中心線的第一端子725a之一球間距內，該中心線位於與第二表面之對置之第一邊緣727a與第二邊緣727b之間等距離處。
在具有四個微電子元件730及第一端子725a之兩個格柵715(相對於彼此關於其間之中間軸線729e而鏡像複製)的此實施例中，第一格柵715a及第二格柵715b中之每一者之第一端子可電連接至微電子元件中之兩個對應者。在一特定實例中，第一格柵715a之第一端子725a可連接至第一微電子元件730a及第二微電子元件730b之接點，且第二格柵715b之第一端子可連接至第三微電子元件730c及第四微電子元件730d之接點。在此狀況下，第一格柵715a之第一端子725a亦可不與第三微電子元件730c及第四微電子元件730d電連接，且封裝710之第二格柵715b之第一端子725a亦可不與第一微電子元件730a及第二微電子元件730b電連 接。在又一實例中，第一格柵715a及第二格柵715b中之每一者的第一端子725a可與第一微電子元件730a、第二微電子元件730b、第三微電子元件730c及第四微電子元件730d中之每一者電連接。
在第二格柵715b中之信號指派為第一格柵715a中之信號指派的鏡像之情況下，第一格柵之經指派以攜載信號CK(時脈)之第一端子725a在該格柵內處於與第二格柵之經指派以攜載信號CK之對應第一端子相同的相對垂直位置(沿著中間理論軸線729e之方向)中。然而，由於第一格柵715a含有兩個行716，且第一格柵之經指派以攜載信號CK之端子處於第一格柵之兩個行當中的左側行中，因此鏡像配置需要第二格柵715b之經指派以攜載信號CK之對應端子處於第二格柵之兩個行當中的右側行中。
此配置之另一結果在於，在第一格柵715a及第二格柵715b中之每一者中，經指派以攜載信號WE(寫入啟用)之端子亦在該格柵內處於相同的相對垂直位置中。然而，在第一格柵715a中，經指派以攜載WE之端子處於第一格柵之兩個行716當中的右側行中，且鏡像配置需要第二格柵715b之經指派以攜載信號WE之對應端子處於第二格柵之兩個行當中的左側行中。如在圖7A中可見，相同的關係適用於第一格柵715a及第二格柵715b中之每一者中的每一第一端子725a，至少適用於經指派以攜載如上文所論述之命令-位址匯流排信號的每一第一端子。
在根據上述實例之另一實例中，顯而易見，第一端子之 第一格柵715a及第二格柵715b中之每一者的展示為「A3」之經指派以攜載位址資訊之端子(圖7A中所展示)指定微電子封裝710內之一或多個微電子元件的對應元件接點(圖7B中所展示)，該元件接點具有名稱「A3」。因此，將第一端子之第一集合及第二集合中之每一者中的在微電子封裝710外部之此等對應第一端子725a(資訊經由其傳送至具有相同名稱(例如，「A3」)之元件接點)視為具有鏡像信號指派，即使第一集合及第二集合中之對應第一端子之名稱不同亦如此。因此，在一實例中，指派至具有鏡像信號指派(例如，第一端子之第一集合及第二集合中之每一者中的指定為「A3」之信號指派)之每一對第一端子725a的信號有可能識別攜載待輸入至微電子元件上之具有名稱「A3」之元件接點的資訊之端子，但第一集合及第二集合中之每一者中的對應端子之名稱可不同，諸如，在第一集合中可被給予名稱A3L(A3左)，且在第二集合中可被給予名稱A3R(A3右)。
另外，在一些狀況下，在於圖7A中展示為「A3」之第一端子之對應對處提供至微電子封裝710的位址資訊可源自微電子結構外部之位置處的驅動器電路之相同輸出。結果，第一格柵715a之經指派以攜載信號「A3」之第一端子725a(亦即，如上文所描述，用於將其上之資訊傳送至微電子元件之名稱為「A3」的元件接點)在該格柵內處於與第二格柵715b之經指派以攜載信號「A3」之對應第一端子725a相同的相對垂直位置(在方向142上)中。
如在圖7A中所展示，第二端子725b可處於平行的第一格柵717a及第二格柵717b以及平行的第三格柵717c及第四格柵717d中，且此等第一及第二格柵中之第二端子725b中之對應者的位置可關於中間軸線729e鏡像複製，且此等第三及第四格柵中之第二端子中之對應者的位置可關於橫向於中間軸線729e之第二中間軸線729f鏡像複製。在一特定實例中，第二中間軸線729f可與中間軸線729e正交。在一特定實例(未圖示)中，第二端子725b中之一些或全部可配置於基板720上之配置有第一端子725a之相同格柵715a、715b中。第二端子725b中之一些或全部可安置於與第一端子725a中之一些或全部相同的行中或不同的行中。在一些狀況下，一或多個第二端子725b可與第一端子725a在其相同格柵或行中穿插。
可覆疊微電子元件730a、730b、730c及730d之部分且可與其電連接的第二端子725b之格柵717a、717b、717c及717d可具有以任何合適配置來安置之端子，不存在將此等第二端子置放於格柵中之一者中的信號指派為格柵中之另一者中的端子之信號指派之鏡像的該等格柵中之要求。在圖7A中所展示之特定實例中，兩個格柵717a及717b之信號指派相對於彼此關於中間軸線729e對稱，其中中間軸線在此等格柵717a與717b之間在一方向上延伸。
圖7C展示替代圖7A中展示之信號指派的可在微電子封裝710中使用的圖7A中所展示之信號指派之變化。圖7C為與同在申請中且共同讓渡之美國專利申請案第13/439,317 號之圖18實質上相同的圖，該專利申請案之揭示內容在此以引用的方式併入本文中。在圖7C中，第五格柵755中之第二端子之信號類別指派可關於垂直軸線780對稱，且第六格柵757中之第二端子之信號類別指派可關於垂直軸線780對稱。如本文中所使用，若信號指派係在同一指派類別中，則即使類別內之數值索引不同，兩個信號類別指派仍可相對於彼此對稱。例示性信號類別指派可包括資料信號、資料選通信號、資料選通互補信號，及資料遮罩信號。在一特定實例中，在第五格柵755中，具有信號指派DQSH#及DQSL#之第二端子關於其信號類別指派(其為資料選通互補)而關於垂直軸線780對稱，即使彼等第二端子具有不同信號指派亦如此。
如在圖7C中進一步展示，資料信號至微電子封裝上之第二端子之空間位置的指派(諸如，對於資料信號DQ0、DQ1......)可(例如)具有關於垂直軸線780之模X對稱性。模X對稱性可幫助維持在(諸如)圖5E中所見之總成5中之信號完整性，在總成5中，一或多對第一與第二封裝彼此對置地安裝至電路面板，且電路面板使每一對置安裝之封裝對中的彼等第一封裝及第二封裝之第二端子之對應對電連接。如本文中所使用，當端子之信號指派具有關於軸線之「模X對稱性」時，攜載具有相同的索引編號「模X」之信號的端子安置於關於軸線對稱之位置處。因此，在(諸如)圖5E中之此總成5中，模X對稱性可准許經由電路面板進行電連接，使得第一封裝之端子DQ0可經由電路面板電 連接至第二封裝之具有相同的索引編號模X(X在此狀況下為8)之端子DQ8，使得可在本質上筆直穿通(亦即，垂直於)電路面板之厚度的方向上進行連接。
在一實例中，「X」可為數2n (2的n次冪)，其中n大於或等於2，或X可為8×N，N為2或大於2。因此，在一實例中，X可等於半個位元組(4個位元)、1個位元組(8個位元)、多個位元組(8×N，N為2或大於2)、1個字組(32個位元)或多個字組中的位元之數目。以此方式，在一實例中，當存在如在圖7C中所展示之模8對稱性時，格柵755中之經組態以攜載資料信號DQ0之封裝端子DQ0的信號指派與經組態以攜載資料信號DQ8之另一封裝端子的信號指派關於垂直軸線780對稱。此外，相同情形適用於格柵757中之封裝端子DQ0及DQ8之信號指派。如在圖7C中進一步所見，格柵755中之封裝端子DQ2及DQ10之信號指派具有關於垂直軸線之模8對稱性，且相同情形適用於格柵757。在格柵755、757中可見關於封裝端子DQ0至DQ15之信號指派中之每一者的(諸如)本文中所描述之模8對稱性。
注意到以下情形為重要的，儘管未展示，但模數「X」可為不同於2n (2的n次冪)之數，且可為大於2之任何數。因此，對稱性所基於之模數X可取決於存在於藉以建構或組態封裝之資料大小中的位元之數目。舉例而言，當資料大小為10個位元而非8個位元時，則信號指派可具有模10對稱性。可甚至為如下狀況：當資料大小具有奇數個位元時，模數X可具有此數值。
類似於圖6A之實施例，圖7A之實施例之潛在優勢可見於圖7B中，圖7B展示微電子總成705，該微電子總成705可包括可安裝至共同電路面板760之兩個或兩個以上微電子封裝710。如在圖7B中所展示，第一微電子封裝710a及第二微電子封裝710b中之每一者中的對應第一端子725a可配置於共同垂直平面中，此可允許第一微電子封裝710a及第二微電子封裝710b之第一端子725a之間的穿過電路面板760之攜載位址信號(在一實例中)或命令信號、位址信號、記憶體庫位址信號及時脈信號(在一特定實例中)的電連接件中之至少一些具有大致為電路面板之厚度的電長度。
圖8說明上文相對於圖7A展示之實施例之變化，其展示具有配置於四個平行格柵815(其各自具有兩個行816)中之第一端子825a之微電子封裝810。如在圖8中所展示，安置於兩個外格柵815a及815b內之位置處的第一端子之集合可關於外格柵之間的中間軸線829e相對於彼此而鏡像複製，中間軸線平行於第一軸線829a及第二軸線829b，且安置於兩個內格柵815c及815d內之位置處的第一端子之集合可關於中間軸線相對於彼此而鏡像複製。在圖8之變體(未圖示)中，安置於每一外格柵815a及815b內之位置處的第一端子之集合亦可相對於安置於內格柵815c及815d中之鄰近者內之位置處的第一端子之集合而鏡像複製。
圖9A說明上文相對於圖7A所描述之實施例之變化，其中微電子封裝910包括三個微電子元件930。在此實施例中，微電子封裝910包括：第一微電子元件930a及第二微 電子元件930b，其各自具有配置於平行於基板920之第一表面921之單一平面中的前表面931；及第三微電子元件930c，其安置於基板與第一微電子元件及第二微電子元件之間。第一微電子元件930a及第二微電子元件930b各自具有至少部分覆疊第三微電子元件930c之後表面933的前表面931。在一實例中，在具有三個微電子元件930之此微電子封裝中，第三微電子元件930c可為NAND快閃記憶體元件。
基板920可具有第三孔隙926c，該第三孔隙926c具有在該第三孔隙之長度之方向上延伸的第三軸線929c，第三軸線橫向於各別第一孔隙926a之第一軸線929a及第二孔隙926b之第二軸線929b。在一特定實例中，第三軸線929c可與第一軸線929a及第二軸線929b正交。第三微電子元件930c可具有在其第一表面936處之與孔隙926中之至少一者對準的複數個接點935。
類似於圖7A中所展示之實施例，微電子封裝910之第一端子925a可配置於平行之第一格柵915a及第二格柵915b中，每一格柵具有第一端子之兩個鄰近行916，且第一格柵及第二格柵中之端子925a中之對應者的位置展示為關於第一格柵與第二格柵之間的橫向於第一軸線929a及第二軸線929b的中間軸線929e(其可與第三軸線929c重合)而鏡像複製。在一實例中，中間軸線929e可與第一軸線929a及第二軸線929b正交。在此實施例中，第二端子925b中之一些可位於鄰近第一端子925a之格柵915的格柵917中。
圖9B說明上文相對於圖9A所描述之實施例之變化，其中微電子封裝910'包括兩個微電子元件930。在此實施例中，微電子封裝910包括具有面對基板920'之第二表面922的前表面931之第一微電子元件930a'，及具有至少部分覆疊第一微電子元件之後表面932的前表面之第二微電子元件930b'。
基板920'可具有第一孔隙926a及第二孔隙926b，該第一孔隙926a及該第二孔隙926b具有在各別第一孔隙及第二孔隙之長度之方向上延伸的第一軸線929a及第二軸線929b，第二軸線橫向於第一軸線。在一特定實例中，第二軸線929b可與第一軸線929a正交。
類似於圖9A中所展示之實施例，微電子封裝910'之第一端子925a可配置於平行之第一格柵915a及第二格柵915b中，每一格柵具有第一端子之兩個鄰近行916，且第一格柵及第二格柵中之端子925a中之對應者的位置展示為關於第一格柵與第二格柵之間的平行於第一軸線929a之中間軸線929e(其可與第一軸線929a重合)而鏡像複製。
基板920'之第一表面921之中心區923位於鄰近第一孔隙926a之處，第一端子925a在該中心區中曝露。在一特定實施例中，第一孔隙926a可至少部分安置於第一格柵915a與第二格柵915b之間。
間隔件(未圖示)可定位於第二微電子元件930b'之前表面931與基板920之第二表面922的一部分之間，以增加第二微電子元件相對於基板之機械穩定性。此間隔件可(例如) 由諸如二氧化矽之介電材料、諸如矽之半導體材料或一或多個黏接層製成。若間隔件包括黏接劑，則黏接劑可將第二微電子元件930b連接至基板920。在一實施例中，間隔件可在實質上垂直於基板920之第一表面921之垂直方向上具有實質上與在第一微電子元件930a'之前表面931與後表面933之間的第一微電子元件930a'之厚度相同的厚度。在間隔件係由黏接劑製成之一特定實施例中，可省略定位於間隔件與第二微電子元件930b'及基板920之間的黏接層。
圖9A及圖9B中所展示之實施例之潛在優勢可見於圖9C中，圖9C展示微電子總成905，該微電子總成905可包括可安裝至共同電路面板960之兩個或兩個以上微電子封裝910或910'。如圖9B中所展示，第一微電子封裝910a或910a'及第二微電子封裝910b或910b'中之每一者中的對應第一端子925a可配置於共同垂直平面中。
在此實施例中，第一微電子封裝910a或910a'及第二微電子封裝910b或910b'中之每一者中的對應第一端子925a彼此可能並不水平偏移(或可最小程度地水平偏移，例如，歸因於製造容限)，因此第一微電子封裝910a或910a'及第二微電子封裝910b或910b'之第一端子925a之間的穿過電路面板960之攜載位址信號(在一實例中)或命令信號、位址信號、記憶體庫位址信號及時脈信號(在一特定實例中)的電連接件中之至少一些可具有大致為電路面板之厚度的電長度。
在圖9B中所展示之實施例之變化(未圖示)中，微電子封 裝可包括微電子元件之兩個鄰近重疊對，其將具有覆疊同一基板之彼此鄰近安置之兩對微電子元件930a'、930b'(圖9B)之外觀。
圖10A說明上文相對於圖5A所描述之實施例之變化，其中微電子封裝1010包括四個微電子元件1030，其各自具有配置於平行於基板1020之第一表面1021之單一平面中的表面1031。
圖10A說明類似於針輪之形狀的微電子元件1030之特定配置。在此實施例中，第一孔隙1026a及第二孔隙1026b之最長尺寸界定平行之第一軸線1029a及第二軸線1029b，且第三孔隙1026c及第四孔隙1026d之最長尺寸界定平行之第三軸線1029c及第四軸線1029d。第三軸線1029c及第四軸線1029d可橫向於第一軸線1029a及第二軸線1029b。在一例示性實施例中，第三軸線1029c及第四軸線1029d可與第一軸線1029a及第二軸線1029b正交。
在一實例中，微電子元件1030中之每一者可具有在各別微電子元件之長度之方向上延伸的對置之第一邊緣1038a及第二邊緣1038b，第一邊緣中之每一者具有鄰近封裝之形心1008的部分，第一邊緣中之每一者界定恰好延伸穿過微電子元件中之其他者中之一者的平面1039。在一特定實施例(如(例如)在圖10A中所展示)中，孔隙1026中之每一者之軸線1029可恰好延伸穿過該等孔隙中之其他者中之一者。
微電子元件1030中之每一者可具有在對置之第一邊緣 1038a與第二邊緣1038b之間在各別微電子元件之寬度之方向上延伸的對置之第三邊緣1038c及第四邊緣1038d，第三邊緣中之每一者面向鄰近微電子元件之第一邊緣之至少一部分。如在圖10A中所展示，微電子元件1030中之每一者之第二邊緣1038b可與恰好一鄰近微電子元件之第四邊緣1038d共平面。
類似於圖5A中所展示之實施例，微電子封裝1010之第一端子1025a可配置於具有第一端子之兩個鄰近行1016的單一格柵1015中。基板1020之第二表面1022之中心區1023可位於第一軸線1029a與第二軸線1029b之間，使得基板之第二表面之周邊區1028可位於基板之對置邊緣與第一軸線及第二軸線之間，第一端子1025a在該中心區1023中曝露。在一特定實施例中，第三軸線1029c及第四軸線1029d可提供基板1020之第二表面1022之中心區1023的邊界，使得基板1020之第二表面1022之周邊區1028'可位於基板之對置邊緣與第三軸線及第四軸線之間。
在一實例中，包括經組態以執行緩衝功能之晶片的一或多個微電子元件1030'可安裝至基板1020，該一或多個微電子元件1030'具有面向基板1020之第一表面1021(圖10A)或第二表面1022之表面1031'。在一實例中，此緩衝晶片1030'可覆晶結合至在基板1020之第一表面1021處曝露的導電接點。每一此緩衝器元件可用以提供微電子封裝1010之端子(特定而言，對於在封裝之第一端子處接收到的上文所提到之命令-位址匯流排信號)與封裝中之微電子元件 中之一或多者之間的信號隔離。在一實例中，此緩衝晶片1030'或緩衝器元件可電連接至微電子封裝1010中之端子1025中之至少一些及微電子元件1030中之一或多者，但緩衝器晶片經組態以再生在微電子封裝1010之端子中之一或多者處接收到的至少一信號。通常，該一或多個緩衝器元件再生在第一端子處接收到或在第二端子處接收到之信號，且將再生之信號傳送至封裝中之微電子元件。
在一特定實例中，此緩衝晶片可經組態以對位址資訊進行緩衝，或在一實例中，對傳送至微電子元件1030中之一或多者的命令信號、位址信號及時脈信號進行緩衝。或者或除如上文所描述再生信號之外，在一特定實例中，此額外微電子元件亦可經組態以部分或完全解碼在端子處(諸如，在第一端子處)接收到之位址資訊或命令資訊中之至少一者。解碼晶片可接著輸出此部分或完全解碼之結果以供傳送至微電子元件1030中之一或多者。
在一特定實施例中，晶片1030'中之一或多者可為去耦電容器。替代前文所提及之緩衝晶片或除前文所提及之緩衝晶片之外，亦可將一或多個去耦電容器1030'安置於微電子元件1030之間。此等去耦電容器可電連接至在微電子封裝1010內之內部電源供應器及/或接地匯流排。
此實施例之一潛在優勢可見於圖10B中，圖10B展示微電子總成1005，該微電子總成1005可包括可安裝至共同電路面板1060之兩個或兩個以上微電子封裝1010。如圖10B中所展示，第一微電子封裝1010a及第二微電子封裝1010b 中之每一者中的對應第一端子1025a可配置於共同垂直平面中。
圖10C及圖10D展示圖10A中所展示之微電子封裝之實施例的變化。圖10C展示微電子封裝1001，該微電子封裝1001具有配置於具有三個平行的行1016之單一格柵1015'中的第一端子1025a。當第三孔隙1026c與第四孔隙1026d相對接近在一起(藉此限制可適配於第三孔隙與第四孔隙之間的格柵之潛在長度)時，具有三個行1016之格柵1015'之此組態可為有利的。
圖10D展示微電子封裝1002，該微電子封裝1002具有配置於具有兩個平行的行1016之單一格柵1015中的第一端子1025a，其中微電子元件1030相對非細長，藉此限制可適配於第三孔隙與第四孔隙之間的格柵之潛在高度。為了適應格柵1015之長度，可如圖10D中所展示來調整針輪形狀，使得微電子元件1030中之每一者之第二邊緣1038b不與鄰近微電子元件之第四邊緣1038d共平面。在圖10D中所展示之實例中，含有微電子元件1030中之每一者之第二邊緣1038b的平面1039'與恰好一鄰近微電子元件之第一邊緣1038a相交。
圖11A說明上文相對於圖10A所描述之實施例之變化，其中微電子封裝1110之第一端子1125a配置於平行之第一格柵1115a及第二格柵1115b中，每一格柵具有第一端子之兩個鄰近行1116。在此實施例中，第一格柵1115a及第二格柵1115b中之每一者可經組態以攜載所有相同信號，且 在第一格柵及第二格柵中之端子1125a之對應者的位置展示為關於第一格柵與第二格柵之間的中間軸線1129e而鏡像複製，該中間軸線平行於孔隙1126a之第一軸線1129a及孔隙1126b之第二軸線1129b。
在一實例中，一或多個緩衝晶片1130'可彼此鄰近地安裝至基板1120，每一緩衝晶片具有面向基板1120之第一表面1121(圖11A)或第二表面1122之表面1131'。此等緩衝晶片1130'可覆晶結合至在基板1120之第一表面1121處曝露的導電接點。在具有四個微電子元件1130之此實施例中，該一或多個緩衝晶片1130'中之每一者可電連接至微電子元件中之兩個各別者。在一特定實施例中，晶片1130'中之一或多者可為去耦電容器。替代前文所提及之緩衝晶片或除前文所提及之緩衝晶片之外，亦可將一或多個去耦電容器1130'安置於微電子元件1130之間。此等去耦電容器可電連接至在微電子封裝1110內之內部電源及接地匯流排。
圖11E展示替代圖11A中所展示之信號指派的可在微電子封裝1110中使用的圖11A中所展示之信號指派之變化。圖11E為與同在申請中且共同讓渡之美國專利申請案第13/439,317號之圖20實質上相同的圖，該專利申請案之揭示內容在此以引用的方式併入本文中。在圖11E中，類似於圖7C，第五格柵1155中之第二端子之信號類別指派可關於垂直軸線1180對稱，且第六格柵1157中之第二端子之信號類別指派可關於垂直軸線1180對稱。如在圖11E中進一步所展示，資料信號至微電子封裝上之第二端子之空間位 置的指派(諸如，對於資料信號DQ0、DQ1......)可具有關於垂直軸線1180之模X對稱性。
圖11A之實施例之潛在優勢可見於圖11B中，圖11B展示微電子總成1105，該微電子總成1105可包括可安裝至共同電路面板1160之兩個或兩個以上微電子封裝1110。如在圖11B中所展示，第一微電子封裝1110a及第二微電子封裝1110b中之每一者中的對應第一端子1125a可配置於共同垂直平面中，此可允許第一微電子封裝1110a及第二微電子封裝1110b之第一端子1125a之間的穿過電路面板1160的電連接件中之至少一些具有大致為電路面板之厚度的電長度。
圖11C及圖11D分別展示在圖10C及圖10D中所展示之微電子封裝之實施例的變化。圖11C中所展示之微電子封裝1101與圖10C中所展示之微電子封裝1001相同，惟微電子封裝1101具有兩個平行格柵1115a'及1115b'除外，每一格柵具有三個平行的行1116。第一格柵1115a'與第二格柵1115b'可關於第一格柵與第二格柵之間的中間軸線1129e鏡像複製，中間軸線平行於第一孔隙1126a之第一軸線1129a及第二孔隙1126b之第二軸線1129b。
圖11D中所展示之微電子封裝1102與圖10D中所展示之微電子封裝1002相同，惟微電子封裝1102具有兩個平行格柵1115a及1115b除外，每一格柵具有兩個平行的行1116。第一格柵1115a與第二格柵1115b可關於第一格柵與第二格柵之間的中間軸線1129e鏡像複製，中間軸線平行於第一 孔隙1126a之第一軸線1129a及第二孔隙1126b之第二軸線1129b。
圖12展示圖11C中所展示之微電子封裝之實施例的變化。圖12中所展示之微電子封裝1210與圖11C中所展示之微電子封裝1101相同，惟微電子封裝1210具有微電子元件1230除外，微電子元件1230中之一些可相對於彼此堆疊。舉例而言，在圖12中所展示之實施例中，第一微電子元件1230a及第二微電子元件1230b中之每一者之前表面1231可面對基板1220之第一表面1221，且第三微電子元件1230c及第四微電子元件1230d中之每一者之前表面1231的至少一部分可覆疊第一微電子元件及第二微電子元件中之每一者之後表面1233。
圖13A說明上文相對於圖5A所描述之實施例之變化，其中將微電子元件及孔隙旋轉九十度。微電子封裝1310與圖5A中所展示之微電子封裝10相同，惟第一孔隙1326a及第二孔隙1326b具有在第一孔隙及第二孔隙之長度之方向上延伸的第一軸線1329a且第三孔隙1329c及第四孔隙1329d具有在第三孔隙及第四孔隙之長度之方向上延伸的第二軸線1329b除外。又，第一端子1325a安置於具有三個平行的行1316而非兩個行(如在圖5A中所展示)之單一格柵1315中。微電子元件1330中之每一者經定向，使得在每一微電子元件之表面處的複數個接點與孔隙1326中之至少一者對準。
將第一端子1325a安置於基板1320之第二表面1322之中 心區1323中，該中心區安置於與各別第一孔隙1326a及第二孔隙1326b之鄰近末端1309a、1309b相切的平行線1308a與1308b之間。在一實例中，平行線1308a、1308b可橫向於各別第一軸線1329a及第二軸線1329b。在一特定實例中，平行線1308a、1308b可與各別第一軸線1329a及第二軸線1329b正交。
在圖13A中所展示之實施例中，基板1320之第二表面1322之中心區1323亦可由與各別第三孔隙1326c及第四孔隙1326d之鄰近末端1309c、1309d相切的平行線1308c及1308d定界。在一實例中，可將中心區1323安置於不延伸超出孔隙之鄰近末端1309a、1309b、1309c及1309d中之任一者的基板1320之第二表面1322之矩形區域內。
圖13B說明上文相對於圖13B所描述之實施例之變化，其中微電子封裝1310'之第一端子1325a配置於平行之第一格柵1315a及第二格柵1315b中，每一格柵具有第一端子之兩個鄰近行1316。在此實施例中，第一格柵1315a及第二格柵1315b中之每一者可經組態以攜載所有相同信號，且第一格柵及第二格柵中之端子1325a中之對應者的位置展示為關於第二軸線1329b鏡像複製，使得格柵中之一者安置於第二軸線之每一側上。在一特定實施例(未圖示)中，第一格柵1315a及第二格柵1315b中之端子1325a中之對應者的位置可關於不與第一軸線1329a重合之中間軸線鏡像複製。
在圖13B中所展示之實施例中，將第一端子1325a安置於 基板1320之第二表面1322之中心區1323中，該中心區安置於與各別第一孔隙1326a及第二孔隙1326b之鄰近末端1309a、1309b相切的平行線1308a與1308b之間。格柵1315a及1315b(以及中心區1323)可延伸超出與各別第三孔隙1326c及第四孔隙1326d之鄰近末端1309c、1309d相切的平行線1308c及1308d。
圖14A及圖14B分別展示在圖13A及圖13B中所展示之微電子封裝之實施例的變化。圖14A中所展示之微電子封裝1410與圖14A中所展示之微電子封裝1310相同，惟微電子封裝1410之微電子元件1430各自具有配置於平行於基板1420之第一表面之單一平面中的前表面除外。圖14B中所展示之微電子封裝1410'與圖14A中所展示之微電子封裝1310'相同，惟微電子封裝1410'之微電子元件1430各自具有配置於平行於基板1420之第一表面之單一平面中的前表面除外。
圖14C展示圖14B中所展示之微電子封裝之實施例的變化。圖14C中所展示之微電子封裝1401具有配置於四個平行格柵1415中之第一端子1425a，每一格柵具有兩個平行的行1416，每一格柵1415關於第一軸線1429a及/或關於第二軸線1429b相對於至少一額外格柵1415而鏡像複製。在一實例(未圖示)中，每一格柵1415可關於在成對之格柵1415之間延伸的任何其他中間軸線相對於其他格柵1415中之一或多者而鏡像複製。第二端子1425b之格柵1417中之每一者亦可關於第一軸線1429a及/或第二軸線1429b相對 於格柵1417中之另一者而鏡像複製，或每一格柵1417可關於在成對之格柵1417之間延伸的任何其他中間軸線相對於其他格柵1417中之一或多者而鏡像複製。在一實例中，圖14C中所展示之第一端子1425a及/或第二端子1425b之四個鏡像複製格柵的特定配置可供圖13B中所展示之覆疊微電子元件之配置使用。
圖15A展示圖9A中所展示之微電子封裝之實施例的變化。圖15A中所展示之微電子封裝1510與圖9A中所展示之微電子封裝910相同，惟微電子封裝1510之微電子元件1530各自具有配置於平行於基板1520之第一表面1521之單一平面中的前表面1531除外。
圖15B展示圖9B中所展示之微電子封裝之實施例的變化。圖15B中所展示之微電子封裝1510'與圖9A中所展示之微電子封裝910'相同，惟微電子封裝1510'之微電子元件1530'各自具有配置於平行於基板1520'之第一表面1521之單一平面中的前表面1531除外。
圖15C展示圖15B中所展示之微電子封裝之實施例的變化。圖15C中所展示之微電子封裝1510"與圖15B中所展示之微電子封裝1510'相同，惟微電子封裝1510"之第一端子1525a配置於具有第一端子之兩個鄰近行1516的單一格柵1515中除外。
如在圖15C中可見，基板1520"可具有在其對置之第一表面與第二表面之間延伸的兩個孔隙1526。孔隙1526中之第一孔隙1526a之最長尺寸可界定第一軸線1529a。孔隙1526 中之第二孔隙1526b可具有在橫向於第一軸線1529a之方向上延伸的長尺寸，且第二孔隙可具有鄰近第一孔隙之末端1509。第二孔隙1526b之末端1509可界定平行於第一軸線1529a之第二軸線1529b。在一實例中，第二軸線1529b可與第二孔隙1526b之末端1509相切。第一軸線1529a及第二軸線1529b可界定位於第一軸線與第二軸線之間的基板1520之第二表面之中心區1523。在此實施例中，包括第一端子1525a之格柵1515可在基板1520之第二表面處在其中心區1523中曝露。
上文參看圖5A至圖15C描述之微電子封裝及微電子總成可用於諸如圖16中所展示之系統1600的多種電子系統之構造中。舉例而言，根據本發明之另一實施例的系統1600包括複數個模組或組件1606(諸如，如上文所描述之微電子封裝及/或微電子總成)連同其他電子組件1608及1610。
在所展示之例示性系統1600中，系統可包括電路面板、主機板或豎式面板(riser panel)1602(諸如，可撓性印刷電路板)，且電路面板可包括將模組或組件1606彼此互連之眾多導體1604，在圖16中僅描繪該等導體1604中之一者。此電路面板1602可將信號輸送至系統1600中包括之微電子封裝及/或微電子總成中之每一者且自系統1600中包括之微電子封裝及/或微電子總成中之每一者輸送信號。然而，此情形僅為例示性的；可使用在模組或組件1606之間形成電連接之任何合適結構。
在一特定實施例中，系統1600亦可包括諸如半導體晶片 1608之處理器，使得每一模組或組件1606可經組態以在一時脈循環中並行傳送數目N個資料位元，且該處理器可經組態以在一時脈循環中並行傳送數目M個資料位元，M大於或等於N。
在一實例中，系統1600可包括經組態以在一時脈循環中並行傳送32個資料位元之處理器晶片1608，且系統亦可包括四個模組1606，諸如參看圖9B描述之微電子封裝10，每一模組1606經組態以在一時脈循環中並行傳送8個資料(亦即，每一模組1606可包括第一微電子元件及第二微電子元件，該兩個微電子元件中之每一者經組態以在一時脈循環中並行傳送4個資料位元)。
在另一實例中，系統1600可包括經組態以在一時脈循環中並行傳送64個資料位元之處理器晶片1608，且系統亦可包括四個模組1606，諸如參看圖5A描述之微電子封裝，每一模組1606經組態以在一時脈循環中並行傳送16個資料位元(亦即，每一模組1606可包括四個微電子元件，該四個微電子元件中之每一者經組態以在一時脈循環中並行傳送4個資料位元)。
在圖16中所描繪之實例中，組件1608為半導體晶片，且組件1610為顯示螢幕，但任何其他組件可用於系統1600中。當然，儘管為了說明清楚起見而在圖16中僅描繪兩個額外組件1608及1610，但系統1600可包括任何數目個此類組件。
模組或組件1606以及組件1608及1610可安裝於以虛線示 意性地描繪之共同外殼1601中，且可在必要時彼此電互連以形成所要電路。將外殼1601描繪為可用於(例如)蜂巢式電話或個人數位助理之類型的攜帶型外殼，且螢幕1610可在外殼之表面處曝露。在結構1606包括諸如成像晶片之感光元件之實施例中，亦可提供透鏡1611或其他光學裝置以用於將光導引至結構。再次，圖16中所展示之簡化系統僅為例示性的；可使用上文所論述之結構來製造包括通常視為固定結構之系統的其他系統，諸如桌上型電腦、路由器及其類似者。
上文參看圖5A至圖15C所描述之微電子封裝及微電子總成亦可用於諸如圖17中所展示之系統1700的電子系統之構造中。圖17為與同在申請中且共同讓渡之美國專利申請案第13/440,515號之圖14實質上相同的圖，該專利申請案之揭示內容在此以引用的方式併入本文中。在圖17中所展示之實例中，根據本發明之另一實施例的系統1700與圖16中所展示之系統1600相同，惟組件1606已由複數個組件1706替換除外。
組件1706中之每一者可為或可包括上文參看圖5A至圖15C所描述之微電子封裝或微電子總成中的一或多者。在一特定實例中，組件1706中之一或多者可為圖5E中所展示之微電子總成5的變化，其中電路面板60包括曝露之邊緣接點，且每一微電子總成5之電路面板60可適合於插入至插槽1705內。
每一插槽1705可包括在插槽之一側或兩側處的複數個接 點1707，使得每一插槽1705可適合於與對應組件1706(諸如，微電子總成5之上述變化)之對應所曝露邊緣接點配合。在所展示之例示性系統1700中，系統可包括第二電路面板1702或主機板(諸如，可撓性印刷電路板)，且第二電路面板可包括將組件1706彼此互連之眾多導體1704，在圖17中僅描繪該等導體1704中之一者。
在一特定實例中，諸如系統1700之模組可包括複數個組件1706，每一組件1706為微電子總成5之上述變化。每一組件1706可安裝至第二電路面板1702且與第二電路面板1702電連接，從而將信號輸送至每一組件1706且自每一組件1706輸送信號。系統1700之特定實例僅為例示性；可使用用於在組件1706之間形成電連接之任何合適結構。
在描述於前文中之微電子封裝中之任一者或全部中，在完成製造後，微電子元件中之一或多者之後表面可至少部分曝露於微電子封裝之外表面處。因此，在上文關於圖5A所描述之微電子封裝10中，微電子元件中之一或多者之後表面可部分或完全曝露於完成之微電子封裝10中的囊封劑之外表面處。
在上文所描述之實施例中之任一者中，微電子封裝及微電子總成可包括部分或完全由任何合適的導熱材料製成之熱散播器。合適導熱材料之實例包括(但不限於)金屬、石墨、導熱黏接劑(例如，導熱環氧樹脂)、焊料或其類似者或此等材料之組合。在一實例中，熱散播器可為實質上連續之金屬薄片。
在圖5B中所展示之實例中，微電子封裝10可包括散熱片或熱散播器55，其可(諸如)經由導熱材料(諸如，熱黏劑、導熱脂或焊料連同其他者)而熱耦接至微電子元件30a、30b、30c及30d中之一或多者的表面(例如，第三微電子元件30c之後表面33)。在一特定實例(未圖示)中，熱散播器55可包括在其一或多個表面處之複數個鰭片。
在一實施例中，熱散播器可包括鄰近微電子元件中之一或多者安置的金屬層。金屬層可在微電子封裝之後表面處曝露。或者，熱散播器可包括至少覆蓋微電子元件中之一或多者之後表面的包覆成型件或囊封劑。在一實例中，熱散播器可與微電子元件(諸如，圖5A中所展示之微電子元件30a、30b、30c及30d)中之一或多者之前表面及後表面中之至少一者熱連通。在一些實施例中，熱散播器可在微電子元件之鄰近者之鄰近邊緣之間延伸。熱散播器可改良至周圍環境之熱耗散。
在一特定實施例中，由金屬或其他導熱材料製成的預先形成之熱散播器可藉由諸如導熱黏接劑或導熱脂之導熱材料附著至微電子元件中之一或多者之後表面或安置於微電子元件中之一或多者之後表面上。黏接劑(若存在)可為准許熱散播器與其附著至之微電子元件之間的相對移動之柔性材料，(例如)以適應柔性附著元件之間的熱膨脹。熱散播器可為單體結構。或者，熱散播器可包括彼此隔開之多個散播器部分。在一特定實施例中，熱散播器可為或可包括直接接合至微電子元件(諸如，圖5A中所展示之微電子 元件30a、30b、30c及30d)中之一或多者的後表面之至少一部分的焊料層。
儘管已參考特定實施例描述本文中之本發明，但應理解，此等實施例僅說明本發明之原理及應用。因此應理解，可對說明性實施例進行眾多修改，且在不脫離如由隨附申請專利範圍界定的本發明之精神及範疇之情況下，可想到其他配置。
應瞭解，各種附屬請求項及其中所闡述之特徵可以不同於獨立請求項中呈現之方式的方式進行組合。亦應瞭解，結合個別實施例所描述之特徵可與所描述實施例中之其他實施例共用。
工業應用性
本發明享有廣泛的工業應用性，包括(但不限於)微電子總成及用於製造微電子總成之方法。
5‧‧‧微電子總成
10‧‧‧微電子封裝
10a‧‧‧第一微電子封裝
10b‧‧‧第二微電子封裝
11‧‧‧接合單元
12‧‧‧介電層
13‧‧‧黏接層
15‧‧‧格柵
15a‧‧‧第一格柵
15b‧‧‧第二格柵
16‧‧‧端子之行
17‧‧‧格柵
18‧‧‧端子之行
19‧‧‧功能頂端
20‧‧‧基板
21‧‧‧基板之第一表面
22‧‧‧基板之第二表面
23‧‧‧中心區
24‧‧‧導電元件
25‧‧‧端子
25a‧‧‧第一端子
25b‧‧‧第二端子
26‧‧‧孔隙
26a‧‧‧第一孔隙
26b‧‧‧第二孔隙
26c‧‧‧第三孔隙
26d‧‧‧第四孔隙
27a‧‧‧第一邊緣
27b‧‧‧第二邊緣
28‧‧‧周邊區
28'‧‧‧周邊區
29a‧‧‧第一軸線
29b‧‧‧第二軸線
29c‧‧‧第三軸線
29d‧‧‧第四軸線
30‧‧‧微電子元件
30'‧‧‧微電子元件
30a‧‧‧第一微電子元件
30b‧‧‧第二微電子元件
30c‧‧‧第三微電子元件
30d‧‧‧第四微電子元件
31‧‧‧第一微電子元件之前表面
32a‧‧‧周邊邊緣/側向邊緣
32b‧‧‧周邊邊緣/側向邊緣
33‧‧‧第一微電子元件之後表面
35‧‧‧導電元件接點
36‧‧‧接點之行
37‧‧‧中心區
39‧‧‧軸線
40‧‧‧導線結合件
55‧‧‧散熱片或熱散播器
60‧‧‧電路面板
60'‧‧‧電路面板
61‧‧‧電路面板之第一表面
62‧‧‧電路面板之第二表面
65‧‧‧面板接點
65a‧‧‧第一面板接點
65b‧‧‧第二面板接點
66‧‧‧投送層
67‧‧‧金屬化導通孔
68‧‧‧導電結構
69a‧‧‧點線
69b‧‧‧點線
111‧‧‧半導體晶片/微電子元件
112‧‧‧微電子封裝
112A‧‧‧微電子封裝
112B‧‧‧微電子封裝
112C‧‧‧封裝
112D‧‧‧封裝
112E‧‧‧封裝
112F‧‧‧封裝
114‧‧‧端子之行
116‧‧‧第一周邊邊緣
118‧‧‧端子之行
120‧‧‧封裝基板
122‧‧‧第二周邊邊緣
124‧‧‧中心區
126‧‧‧元件接點
128‧‧‧微電子元件之面
130‧‧‧導線結合件
132‧‧‧黏接層
134‧‧‧電路面板
136‧‧‧命令-位址匯流排
137‧‧‧命令-位址匯流排
138‧‧‧總成
140‧‧‧方向
142‧‧‧方向
605‧‧‧微電子總成
610‧‧‧微電子封裝
610a‧‧‧第一微電子封裝
610b‧‧‧第二微電子封裝
615‧‧‧格柵
616‧‧‧端子之行
625a‧‧‧第一端子
630‧‧‧微電子元件
631‧‧‧微電子元件之前表面
660‧‧‧電路面板
661‧‧‧電路面板之表面
662‧‧‧電路面板之表面
705‧‧‧微電子總成
710‧‧‧微電子封裝
710a‧‧‧第一微電子封裝
710b‧‧‧第二微電子封裝
715a‧‧‧第一格柵
715b‧‧‧第二格柵
717a‧‧‧第一格柵
717b‧‧‧第二格柵
717c‧‧‧第三格柵
717d‧‧‧第四格柵
720‧‧‧基板
725a‧‧‧第一端子
725b‧‧‧第二端子
726a‧‧‧孔隙
726b‧‧‧孔隙
727a‧‧‧第一邊緣
727b‧‧‧第二邊緣
729a‧‧‧第一軸線
729b‧‧‧第二軸線
729c‧‧‧第三軸線
729e‧‧‧中間理論軸線
729f‧‧‧第二中間軸線
730‧‧‧微電子元件
730a‧‧‧第一微電子元件
730b‧‧‧第二微電子元件
730c‧‧‧第三微電子元件
730d‧‧‧第四微電子元件
755‧‧‧第五格柵
757‧‧‧第六格柵
760‧‧‧電路面板
780‧‧‧垂直軸線
810‧‧‧微電子封裝
815‧‧‧平行格柵
815a‧‧‧外格柵
815b‧‧‧外格柵
815c‧‧‧內格柵
815d‧‧‧內格柵
816‧‧‧端子之行
825a‧‧‧第一端子
829a‧‧‧第一軸線
829b‧‧‧第二軸線
829e‧‧‧中間軸線
910‧‧‧微電子封裝
910'‧‧‧微電子封裝
915a‧‧‧第一格柵
915b‧‧‧第二格柵
916‧‧‧端子之行
917‧‧‧格柵
920‧‧‧基板
920'‧‧‧基板
921‧‧‧基板之第一表面
923‧‧‧中心區
925a‧‧‧第一端子
925b‧‧‧第二端子
926‧‧‧孔隙
926a‧‧‧第一孔隙
926b‧‧‧第二孔隙
926c‧‧‧第三孔隙
929a‧‧‧第一軸線
929b‧‧‧第二軸線
929c‧‧‧第三軸線
929e‧‧‧中間軸線
930‧‧‧微電子元件
930a‧‧‧第一微電子元件
930a'‧‧‧第一微電子元件
930b‧‧‧第二微電子元件
930b'‧‧‧第二微電子元件
930c‧‧‧第三微電子元件
931‧‧‧微電子元件之前表面
933‧‧‧微電子元件之後表面
1001‧‧‧微電子封裝
1002‧‧‧微電子封裝
1005‧‧‧微電子總成
1008‧‧‧微電子封裝之形心
1010‧‧‧微電子封裝
1010a‧‧‧第一微電子封裝
1010b‧‧‧第二微電子封裝
1015‧‧‧格柵
1015'‧‧‧格柵
1016‧‧‧第一端子之行
1020‧‧‧基板
1023‧‧‧中心區
1025a‧‧‧第一端子
1026a‧‧‧第一孔隙
1026b‧‧‧第二孔隙
1026c‧‧‧第三孔隙
1026d‧‧‧第四孔隙
1028‧‧‧周邊區
1028'‧‧‧周邊區
1029a‧‧‧第一軸線
1029b‧‧‧第二軸線
1029c‧‧‧第三軸線
1029d‧‧‧第四軸線
1030‧‧‧微電子元件
1030'‧‧‧緩衝晶片/去耦電容器
1038a‧‧‧第一邊緣
1038b‧‧‧第二邊緣
1038c‧‧‧第三邊緣
1038d‧‧‧第四邊緣
1039‧‧‧平面
1039'‧‧‧平面
1060‧‧‧電路面板
1101‧‧‧微電子封裝
1102‧‧‧微電子封裝
1105‧‧‧微電子總成
1110‧‧‧微電子封裝
1110a‧‧‧第一微電子封裝
1110b‧‧‧第二微電子封裝
1115a‧‧‧第一格柵
1115a'‧‧‧第一格柵
1115b‧‧‧第二格柵
1115b'‧‧‧第二格柵
1116‧‧‧第一端子之行
1120‧‧‧基板
1121‧‧‧基板之第一表面
1122‧‧‧基板之第二表面
1125a‧‧‧第一端子
1125b‧‧‧第二軸線
1126a‧‧‧第一孔隙
1126b‧‧‧第二孔隙
1129a‧‧‧第一軸線
1129b‧‧‧第二軸線
1129e‧‧‧中間軸線
1130‧‧‧微電子元件
1130'‧‧‧緩衝晶片/去耦電容器
1155‧‧‧第五格柵
1157‧‧‧第六格柵
1160‧‧‧電路面板
1180‧‧‧垂直軸線
1210‧‧‧微電子封裝
1220‧‧‧基板
1230‧‧‧微電子元件
1230a‧‧‧第一微電子元件
1230b‧‧‧第二微電子元件
1230c‧‧‧第三微電子元件
1230d‧‧‧第四微電子元件
1308a‧‧‧線
1308b‧‧‧線
1308c‧‧‧線
1308d‧‧‧線
1309a‧‧‧末端
1309b‧‧‧末端
1309c‧‧‧末端
1309d‧‧‧末端
1310‧‧‧微電子封裝
1310'‧‧‧微電子封裝
1315‧‧‧格柵
1315a‧‧‧第一格柵
1315b‧‧‧第二格柵
1316‧‧‧第一端子之行
1323‧‧‧中心區
1325a‧‧‧第一端子
1326a‧‧‧第一孔隙
1326b‧‧‧第二孔隙
1326c‧‧‧第三孔隙
1326d‧‧‧第四孔隙
1329a‧‧‧第一軸線
1329b‧‧‧第二軸線
1330‧‧‧微電子元件
1401‧‧‧微電子封裝
1410‧‧‧微電子封裝
1410'‧‧‧微電子封裝
1415‧‧‧格柵
1416‧‧‧第一端子之行
1417‧‧‧格柵
1420‧‧‧基板
1425a‧‧‧第一端子
1425b‧‧‧第二端子
1429a‧‧‧第一軸線
1429b‧‧‧第二軸線
1430‧‧‧微電子元件
1509‧‧‧末端
1510‧‧‧微電子封裝
1510'‧‧‧微電子封裝
1510"‧‧‧微電子封裝
1515‧‧‧格柵
1516‧‧‧第一端子之行
1520‧‧‧基板
1520'‧‧‧基板
1520"‧‧‧基板
1523‧‧‧中心區
1525a‧‧‧第一端子
1526a‧‧‧第一孔隙
1526b‧‧‧第二孔隙
1529a‧‧‧第一軸線
1529b‧‧‧第二軸線
1530‧‧‧微電子元件
1530'‧‧‧微電子元件
1600‧‧‧系統
1601‧‧‧外殼
1602‧‧‧電路面板
1604‧‧‧導體
1606‧‧‧模組或組件/結構
1608‧‧‧組件/半導體晶片/處理器晶片
1610‧‧‧電子組件/螢幕
1611‧‧‧透鏡
1700‧‧‧系統
1702‧‧‧第二電路面板
1704‧‧‧導體
1705‧‧‧插槽
1706‧‧‧組件
1707‧‧‧接點
I‧‧‧連接位點
II‧‧‧連接位點
III‧‧‧連接位點
圖1為先前技術微電子封裝之側視截面圖。
圖2為展示微電子封裝之端子之間的電連接之微電子總成之圖解透視圖。
圖3為圖2之微電子總成之側視截面圖。
圖4為圖3之微電子封裝之端子之間的電連接之圖解仰視平面圖。
圖5A為根據本發明之一實施例的微電子封裝之圖解仰視平面圖。
圖5B為沿著圖5A之線A-A截取的圖5A之微電子總成之側 視截面圖。
圖5C為圖5A中所展示之微電子元件中之一者的圖解仰視平面圖。
圖5D為圖5A中所展示之微電子元件中之一者的一替代實施例之圖解仰視平面圖。
圖5E為沿著圖5A之線A-A截取的包括如在圖5A中所展示之兩個微電子封裝的微電子總成之一可能側視截面圖。
圖5F為沿著圖5A之線A-A截取的包括如在圖5A中所展示之兩個微電子封裝的微電子總成之另一可能側視截面圖。
圖5G為展示微電子封裝之端子之間的電連接的圖5E之微電子總成之一可能圖解透視圖。
圖6A為根據另一實施例之具有配置成單一行之第一端子的單一格柵之微電子封裝之圖解仰視平面圖。
圖6B為沿著圖6A之線6B-6B截取的包括如在圖6A中所展示之兩個微電子封裝的微電子總成之可能側視截面圖。
圖7A為根據又一實施例之具有第一端子之兩個格柵(每一格柵配置成兩行)的微電子封裝之圖解仰視平面圖。
圖7B為沿著圖7A之線7B-7B截取的包括如在圖7A中所展示之兩個微電子封裝的微電子總成之可能側視截面圖。
圖7C為具有端子信號指派之替代佈局的圖7A之微電子封裝之變化。
圖8為根據另一實施例之具有第一端子之四個格柵(每一格柵配置成兩行)的微電子封裝之圖解仰視平面圖。
圖9A為根據再一實施例之具有三個微電子元件的微電子 封裝之圖解仰視平面圖。
圖9B為根據另一實施例之具有兩個微電子元件的微電子封裝之圖解仰視平面圖。
圖9C為沿著圖9A或圖9B之線9C-9C截取的如在圖9A或圖9B中所展示的微電子總成之可能側視截面圖。
圖10A為根據另一實施例之具有呈針輪組態之四個微電子元件的微電子封裝之圖解仰視平面圖。
圖10B為沿著圖10A之線10B-10B截取的包括如在圖10A中所展示之兩個微電子封裝的微電子總成之可能側視截面圖。
圖10C為具有配置成三行之第一端子之單一格柵的圖10A之微電子封裝之變化。
圖10D為具有微電子元件之替代佈局的圖10A之微電子封裝之另一變化。
圖11A為具有第一端子之兩個格柵(每一格柵配置成兩行)的圖10A之微電子封裝之又一變化。
圖11B為沿著圖11A之線11B-11B截取的包括如在圖11A中所展示之兩個微電子封裝的微電子總成之可能側視截面圖。
圖11C為具有第一端子之兩個格柵(每一格柵配置成三行)的圖11A之微電子封裝之變化。
圖11D為具有微電子元件之替代佈局的圖11A之微電子封裝之另一變化。
圖11E為具有端子信號指派之替代佈局的圖11A之微電 子封裝之變化。
圖12為具有微電子元件之替代佈局的圖10A之微電子封裝之另一變化。
圖13A為根據另一實施例之具有呈另一組態之四個微電子元件的微電子封裝之圖解仰視平面圖。
圖13B為具有第一端子之兩個格柵(每一格柵配置成兩行)的圖13A之微電子封裝之變化。
圖14A為根據又一實施例之具有呈另一組態之四個微電子元件的微電子封裝之圖解仰視平面圖。
圖14B為具有第一端子之兩個格柵(每一格柵配置成兩行)的圖14A之微電子封裝之變化。
圖14C為具有第一端子之四個格柵(每一格柵配置成兩行)的圖14B之微電子封裝之變化。
圖15A為根據再一實施例之具有在單一平面中定向之三個微電子元件的微電子封裝之圖解仰視平面圖。
圖15B為根據另一實施例之具有在單一平面中定向之兩個微電子元件的微電子封裝之圖解仰視平面圖。
圖15C為具有配置成兩行之第一端子之單一格柵的圖15B之微電子封裝之變化。
圖16為說明根據本發明之一實施例的系統之示意性截面圖。
圖17為說明根據本發明之一實施例的系統之示意性截面圖。
5‧‧‧微電子總成
10a‧‧‧第一微電子封裝
10b‧‧‧第二微電子封裝
11‧‧‧接合單元
15a‧‧‧第一格柵
15b‧‧‧第二格柵
20‧‧‧基板
22‧‧‧基板之第二表面
25‧‧‧端子
25a‧‧‧第一端子
28‧‧‧周邊區
60‧‧‧電路面板
61‧‧‧電路面板之第一表面
62‧‧‧電路面板之第二表面
65a‧‧‧第一面板接點
65b‧‧‧第二面板接點
66‧‧‧投送層
67‧‧‧金屬化導通孔
68‧‧‧導電結構
69a‧‧‧點線
69b‧‧‧點線

Claims (49)

  1. 一種微電子總成，其包含：第一微電子封裝及第二微電子封裝，該第一微電子封裝及該第二微電子封裝中之每一者包括：一基板，其具有對置之第一表面及第二表面以及在該第一表面與該第二表面之間延伸的第一孔隙、第二孔隙及第三孔隙，該等孔隙具有在該等各別孔隙之長度之方向上延伸的第一軸線、第二軸線及第三軸線，該第一軸線與該第二軸線彼此平行，該第三軸線橫向於該第一軸線及該第二軸線，該第二表面具有安置於該第一軸線與該第二軸線之間的一中心區；第一微電子元件、第二微電子元件及第三微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點，每一微電子元件具有記憶體儲存陣列功能；複數個端子，其在該第二表面處在該第二表面之該中心區中曝露，該等端子經組態以用於將該微電子封裝連接至該微電子封裝外部之至少一組件；及引線，其電連接於每一微電子元件之該等接點與該等端子之間，每一引線具有與該等孔隙中之至少一者對準的一部分，其中該等端子經組態以攜載可由該微電子封裝內之電路使用以自該第一微電子元件、該第二微電子元件 或該第三微電子元件中之至少一者之一記憶體儲存陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊；及一電路面板，其具有對置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點，其中該第一微電子封裝及該第二微電子封裝之該等端子中之至少一些係安裝至在各別該第一表面及該第二表面處曝露之該等面板接點，且經由該等面板接點電連接。
  2. 如請求項1之微電子總成，其中每一微電子封裝之該等微電子元件中之每一者體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。
  3. 如請求項1之微電子封裝，其中每一微電子封裝之該等端子經組態以攜載可由該各別微電子封裝內之該電路使用以判定該可定址記憶體位置的所有該位址資訊。
  4. 如請求項1之微電子總成，其中每一微電子封裝之該等端子經組態以攜載控制該各別微電子封裝之該等微電子元件之一操作模式的資訊。
  5. 如請求項1之微電子總成，其中每一微電子封裝之該等端子經組態以攜載傳送至該各別微電子封裝之所有命令信號，該等命令信號為寫入啟用信號、列位址選通信號及行位址選通信號。
  6. 如請求項1之微電子總成，其中每一微電子封裝之該等端子經組態以攜載傳送至該各別微電子封裝之時脈信號，該等時脈信號為用於對攜載該位址資訊之信號進行取樣的時脈。
  7. 如請求項1之微電子總成，其中每一微電子封裝之該等端子經組態以攜載傳送至該各別微電子封裝之所有記憶體庫位址信號。
  8. 如請求項1之微電子總成，其中該電路面板包括具有複數個導體之一匯流排，該匯流排經組態以攜載傳送至該等微電子封裝中之每一者的所有該位址資訊，該等導體在平行於該第一表面及該第二表面之一第一方向上延伸。
  9. 如請求項1之微電子總成，其中每一微電子封裝之該等端子為第一端子，且每一微電子封裝之該第二表面具有在該中心區與對置之第一邊緣及第二邊緣之間的周邊區，該第一邊緣及該第二邊緣在該各別基板之該第一表面與該第二表面之間延伸，每一微電子封裝進一步包含複數個第二端子，該等第二端子中之至少一些在該各別基板之該第二表面處在該等周邊區中之至少一者中曝露，該等第二端子經組態以用於將該各別微電子封裝連接至至少一外部組件，該等第二端子中之至少一些經組態以攜載不同於該等位址信號之信號。
  10. 如請求項9之微電子總成，其中該等第二端子中之至少一些經組態以攜載不同於該位址資訊之資訊。
  11. 如請求項1之微電子總成，其中該等引線中之至少一些包括延伸穿過該等孔隙中之至少一者的導線結合件。
  12. 如請求項11之微電子總成，其中所有該等引線為延伸穿過該等孔隙中之至少一者的導線結合件。
  13. 如請求項1之微電子總成，其中該等引線中之至少一些包括引線結合件。
  14. 如請求項1之微電子總成，其中每一微電子封裝之該第一微電子元件及該第二微電子元件之該等表面係配置於平行於該各別基板之該第一表面的一單一平面中，且其中每一微電子封裝之該第三微電子元件之該表面至少部分覆疊該各別微電子封裝之該第一微電子元件及該第二微電子元件中的至少一者之一後表面。
  15. 如請求項1之微電子總成，其中每一微電子封裝之所有該等微電子元件之該等表面係配置於平行於該各別基板之該第一表面的一單一平面中。
  16. 如請求項1之微電子總成，其中該等微電子封裝中之至少一者包括與該各別微電子封裝之該等微電子元件中之至少一者熱連通的一熱散播器。
  17. 如請求項1之微電子總成，其中該等微電子元件之記憶體儲存陣列功能中之每一者係用NAND快閃記憶體、電阻性RAM、相變記憶體、磁性RAM、靜態RAM、動態RAM、自旋轉矩RAM或內容可定址記憶體技術來實施。
  18. 如請求項1之微電子總成，其中該等微電子元件中之每一者包括一動態隨機存取記憶體(「DRAM」)積體電路 晶片。
  19. 如請求項1之微電子總成，其中該等微電子元件中之每一者在功能上及機械上等效於該等微電子元件中之其他者。
  20. 如請求項1之微電子總成，其中每一微電子封裝之該基板具有一第四孔隙，該第四孔隙具有橫向於該各別微電子封裝之該第一軸線及該第二軸線且在該第四孔隙之長度之一方向上延伸的一第四軸線，每一微電子封裝進一步包含：一第四微電子元件，其具有面向該各別基板之該第一表面的一表面，該第四微電子元件具有記憶體儲存陣列功能，該第四微電子元件具有在其該表面處曝露且與該各別基板之該等孔隙中之至少一者對準的複數個接點；及第二引線，其電連接於該各別第四微電子元件之該等接點與該等各別端子之間，該等第二引線中之每一者具有與該等孔隙中之至少一者對準的一部分。
  21. 如請求項1之微電子總成，其中該第一微電子封裝及該第二微電子封裝之該等端子係配置於第一格柵及第二格柵之位置處，且其中該第一格柵及該第二格柵在平行於該第一電路面板表面及該第二電路面板表面之x及y正交方向上彼此對準，該對準係在等於該等格柵之鄰近端子之間的一最小間距之一距離內。
  22. 如請求項21之微電子總成，其中該等格柵在正交之該x 方向及該y方向上彼此對準，使得該等格柵之該等端子在該x方向及該y方向上彼此重合。
  23. 如請求項21之微電子總成，其中每一格柵之該等端子係配置成不超過四行。
  24. 如請求項21之微電子總成，其中每一格柵之該等端子係配置成不超過兩行。
  25. 如請求項21之微電子總成，其中該第一封裝及該第二封裝之該等格柵係在功能上及機械上匹配。
  26. 如請求項21之微電子總成，其中每一格柵之所有該等位置係由該等端子中之一對應者佔據。
  27. 如請求項21之微電子總成，其中每一格柵之該等位置中之至少一者未由一端子佔據。
  28. 如請求項21之微電子總成，其中該第一封裝及該第二封裝之該等格柵彼此覆疊至少90%。
  29. 如請求項1之微電子總成，其中該第一微電子封裝及該第二微電子封裝中之每一者之該等端子係配置於第一格柵及第二格柵之位置處，且其中該第一封裝之該第一格柵與該第二封裝之該第二格柵彼此對準，且其中該第一封裝之該第二格柵與該第二封裝之該第一格柵彼此對準，該等對準係在平行於該第一電路面板表面及該第二電路面板表面之x及y正交方向上，該等對準係在等於該等格柵之鄰近端子之間的一最小間距之一距離內。
  30. 如請求項1之微電子總成，其中該第一微電子封裝及該第二微電子封裝中之每一者之該等端子包括安置於該各 別基板之一理論中間軸線之一第一側上的端子之一第一集合，及安置於該中間軸線之與該第一側對置之一第二側上的端子之一第二集合，每一微電子封裝之該第一集合及該第二集合中之每一者經組態以攜載該位址資訊，且其中每一微電子封裝之該第一集合中的該等第一端子之信號指派為該同一微電子封裝之該第二集合中的該等第一端子之信號指派的一鏡像。
  31. 如請求項30之微電子總成，其中每一微電子封裝之該第一集合及該第二集合之該等端子係安置於各別第一格柵及第二格柵內之位置處，且每一微電子封裝之該第一格柵及該第二格柵中之端子的行在平行於該各別基板之對置之第一邊緣及第二邊緣的一方向上延伸。
  32. 如請求項1之微電子總成，其中該第一微電子封裝之該等端子中之一者與連接至該第一微電子封裝的該第二微電子封裝之該等端子中之一對應者之間的穿過該電路面板之電連接件之短線長度小於該第一微電子封裝之該等端子的一最小間距之7倍。
  33. 如請求項1之微電子總成，其中該第一微電子封裝及該第二微電子封裝之該等端子之間的穿過該電路面板之該等電連接件中之至少一些具有大致為該電路面板之一厚度的一電長度。
  34. 如請求項1之微電子總成，其中該等面板接點包括配置於在該電路面板之一第一表面處曝露的第一線性延伸之行及第二線性延伸之行中的第一面板接點及配置於在該 電路面板之一第二表面處曝露的第一線性延伸之行及第二線性延伸之行中的第二面板接點，該等第一面板接點接合至該第一微電子封裝之該等端子，該等第二面板接點接合至該第二微電子封裝之該等端子，該等第一面板接點之該第一行與該等第二面板接點之該第二行在平行於該第一電路面板表面及該第二電路面板表面之x及y正交方向上對準，且該等第一面板接點之該第二行與該等第二面板接點之該第一行在正交之該x方向及該y方向上對準，且其中該等第一面板接點之該第一行中的每一接點耦接至該等第二面板接點之該第一行之一對應接點，且該等第一面板接點之該第二行中的每一接點耦接至該等第二面板接點之該第二行中之一對應接點。
  35. 如請求項1之微電子總成，其中每一微電子封裝之該等端子係配置成一單一行，且其中該電路面板包括用於在該等微電子封裝中之一或多者之該等端子電連接所在的該電路面板上之各別連接位點之間投送該位址資訊的不超過一個投送層。
  36. 如請求項1之微電子總成，其中每一微電子封裝之該等端子係配置成兩個平行的行，且其中該電路面板包括用於在該等微電子封裝中之一或多者之該等端子電連接所在的該電路面板上之各別連接位點之間投送該位址資訊的不超過兩個投送層。
  37. 如請求項1之微電子總成，其中該電路面板包括在該電 路面板之一平面中具有小於30 ppm/℃之一CTE的一元件。
  38. 如請求項1之微電子總成，其中每一微電子封裝包括一半導體元件，該半導體元件電連接至該各別微電子封裝中之該等各別端子中之至少一些及該等微電子元件中之一或多者，每一半導體元件經組態以進行以下操作中之至少一者：再生或至少部分解碼在該各別微電子封裝之該等端子中之一或多者處接收到的至少一信號。
  39. 一種模組，其包括複數個如請求項1之微電子總成，每一微電子總成安裝至一第二電路面板且與該第二電路面板電連接，以用於將信號輸送至該等微電子總成中之每一者及自該等微電子總成中之每一者輸送信號。
  40. 一種系統，其包含如請求項1之微電子總成及電連接至該微電子總成之一或多個其他電子組件。
  41. 如請求項40之系統，其進一步包含一外殼，該微電子總成及該一或多個其他電子組件係與該外殼組裝在一起。
  42. 一種微電子總成，其包含：第一微電子封裝及第二微電子封裝，該第一微電子封裝及該第二微電子封裝中之每一者包括：一基板，其具有對置之第一表面及第二表面以及在該第一表面與該第二表面之間延伸的第一孔隙、第二孔隙及第三孔隙，該等孔隙具有在該等各別孔隙之長度之方向上延伸的第一軸線、第二軸線及第三軸線，該第一軸線與該第二軸線彼此平行，該第三軸線橫向 於該第一軸線及該第二軸線，該第二表面具有安置於該第一軸線與該第二軸線之間的一中心區；第一微電子元件、第二微電子元件及第三微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點，每一微電子元件體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目；複數個端子，其在該第二表面處在該第二表面之該中心區中曝露，該等端子經組態以用於將該微電子封裝連接至該微電子封裝外部之至少一組件；及引線，其電連接於每一微電子元件之該等接點與該等端子之間，每一引線具有與該等孔隙中之至少一者對準的一部分，其中該等端子經組態以攜載可由該微電子封裝內之電路使用以自該第一微電子元件、該第二微電子元件或該第三微電子元件中之至少一者之一記憶體儲存陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊之大部分；及一電路面板，其具有對置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點，其中該第一微電子封裝及該第二微電子封裝之該等端子中之至少一些係安裝至在各別該第一表面及該第二表 面處曝露之該等面板接點，且經由該等面板接點電連接。
  43. 如請求項42之微電子封裝，其中每一微電子封裝之該等端子經組態以攜載可由該各別微電子封裝內之該電路使用以判定該可定址記憶體位置的該位址資訊之至少四分之三。
  44. 一種微電子總成，其包含：第一微電子封裝及第二微電子封裝，該第一微電子封裝及該第二微電子封裝中之每一者包括：一基板，其具有對置之第一表面及第二表面以及在該第一表面與該第二表面之間延伸的第一孔隙、第二孔隙及第三孔隙，一第一軸線在該第一孔隙及該第二孔隙之長度之一方向上延伸，該第三孔隙具有橫向於該第一軸線且在該第三孔隙之長度之一方向上延伸的一第二軸線，該第二表面具有安置於平行之第一線與第二線之間的一中心區，該第一線及該第二線安置於各別該第一孔隙及該第二孔隙之鄰近末端處；第一微電子元件、第二微電子元件及第三微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點，每一微電子元件具有記憶體儲存陣列功能；複數個端子，其在該第二表面處在該第二表面之該中心區中曝露，該等端子經組態以用於將該微電子封 裝連接至該微電子封裝外部之至少一組件；及引線，其電連接於每一微電子元件之該等接點與該等端子之間，每一引線具有與該等孔隙中之至少一者對準的一部分，其中該等端子經組態以攜載可由該微電子封裝內之電路使用以自該第一微電子元件、該第二微電子元件或該第三微電子元件中之至少一者之一記憶體儲存陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊；及一電路面板，其具有對置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點，其中該第一微電子封裝及該第二微電子封裝之該等端子中之至少一些係安裝至在各別該第一表面及該第二表面處曝露之該等面板接點，且經由該等面板接點電連接。
  45. 如請求項44之微電子總成，其中每一微電子封裝之該等微電子元件中之每一者體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。
  46. 一種微電子總成，其包含：第一微電子封裝及第二微電子封裝，該第一微電子封裝及該第二微電子封裝中之每一者包括：一基板，其具有對置之第一表面及第二表面以及在 該第一表面與該第二表面之間延伸的第一孔隙及第二孔隙，該等孔隙具有在該等各別孔隙之長度之方向上延伸的各別橫向第一軸線及第二軸線，該第二表面具有鄰近該各別基板之該第一孔隙安置之一中心區；第一微電子元件及第二微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點，每一微電子元件具有記憶體儲存陣列功能；複數個端子，其在該第二表面處在該第二表面之該中心區中曝露，該等端子經組態以用於將該微電子封裝連接至該微電子封裝外部之至少一組件，該等端子包括安置於一理論中間軸線之一第一側上的端子之一第一集合及安置於該理論中間軸線之與該第一側對置之一第二側上的端子之一第二集合，該第一孔隙至少部分安置於端子之該第一集合與該第二集合之間；及引線，其電連接於每一微電子元件之該等接點與該等端子之間，每一引線具有與該等孔隙中之至少一者對準的一部分，其中端子之該第一集合及該第二集合中之每一者經組態以攜載可由該各別微電子封裝內之電路使用以自該第一微電子元件及該第二微電子元件中之至少一者之一記憶體儲存陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊，且其中該第 一集合中之該等端子之信號指派為該第二集合中之該等端子之信號指派的一鏡像；及一電路面板，其具有對置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點，其中該第一微電子封裝及該第二微電子封裝之該等端子中之至少一些係安裝至在各別該第一表面及該第二表面處曝露之該等面板接點，且經由該等面板接點電連接。
  47. 如請求項46之微電子總成，其中每一微電子封裝之該等微電子元件中之每一者體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。
  48. 一種微電子總成，其包含：第一微電子封裝及第二微電子封裝，該第一微電子封裝及該第二微電子封裝中之每一者包括：一基板，其具有對置之第一表面及第二表面以及在該第一表面與該第二表面之間延伸的第一孔隙及第二孔隙，該第一孔隙具有在該第一孔隙之一長度之一第一方向上延伸的一軸線，該第二孔隙具有在橫向於該第一方向之一第二方向延伸的一長度，該第二孔隙具有鄰近該各別基板之該第一孔隙之一末端，該第二表面具有安置於該軸線與平行於該軸線之一線之間的一中心區，該線與該第二孔隙之該末端相切； 第一微電子元件及第二微電子元件，其各自具有面向該基板之該第一表面的一表面及在該各別微電子元件之該表面處曝露且與該等孔隙中之至少一者對準的複數個接點，每一微電子元件具有記憶體儲存陣列功能；複數個端子，其在該第二表面處在該第二表面之該中心區中曝露，該等端子經組態以用於將該微電子封裝連接至該微電子封裝外部之至少一組件；及引線，其電連接於每一微電子元件之該等接點與該等端子之間，每一引線具有與該等孔隙中之至少一者對準的一部分，其中該等端子經組態以攜載可由該微電子封裝內之電路使用以自該第一微電子元件及該第二微電子元件中之至少一者之一記憶體儲存陣列的所有可用可定址記憶體位置當中判定一可定址記憶體位置的位址資訊；及一電路面板，其具有對置之第一表面及第二表面以及在對置之該第一表面及該第二表面中之每一者處曝露的面板接點，其中該第一微電子封裝及該第二微電子封裝之該等端子中之至少一些係安裝至在各別該第一表面及該第二表面處曝露之該等面板接點，且經由該等面板接點電連接。
  49. 如請求項48之微電子總成，其中每一微電子封裝之該等 微電子元件中之每一者體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。
TW101136586A 2011-10-03 2012-10-03 用於具有正交窗之多晶粒導線結合總成之短線最小化 TWI479639B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201161542553P 2011-10-03 2011-10-03
US13/354,747 US8254155B1 (en) 2011-10-03 2012-01-20 Stub minimization for multi-die wirebond assemblies with orthogonal windows
US13/439,317 US8659140B2 (en) 2011-10-03 2012-04-04 Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US13/440,515 US8441111B2 (en) 2011-10-03 2012-04-05 Stub minimization for multi-die wirebond assemblies with parallel windows

Publications (2)

Publication Number Publication Date
TW201322414A TW201322414A (zh) 2013-06-01
TWI479639B true TWI479639B (zh) 2015-04-01

Family

ID=48044089

Family Applications (6)

Application Number Title Priority Date Filing Date
TW101136595A TWI490989B (zh) 2011-10-03 2012-10-03 用於具有正交窗之多晶粒導線結合總成之短線最小化
TW101136580A TWI512935B (zh) 2011-10-03 2012-10-03 用於具有平行窗之多晶粒導線結合總成之短線最小化
TW101136577A TWI520301B (zh) 2011-10-03 2012-10-03 用於具有平行窗之多晶粒導線結合總成之短線最小化
TW101136578A TWI520302B (zh) 2011-10-03 2012-10-03 用於具有平行窗之多晶粒導線結合總成之短線最小化
TW104140296A TWI567927B (zh) 2011-10-03 2012-10-03 用於具有平行窗之多晶粒導線結合總成之短線最小化
TW101136586A TWI479639B (zh) 2011-10-03 2012-10-03 用於具有正交窗之多晶粒導線結合總成之短線最小化

Family Applications Before (5)

Application Number Title Priority Date Filing Date
TW101136595A TWI490989B (zh) 2011-10-03 2012-10-03 用於具有正交窗之多晶粒導線結合總成之短線最小化
TW101136580A TWI512935B (zh) 2011-10-03 2012-10-03 用於具有平行窗之多晶粒導線結合總成之短線最小化
TW101136577A TWI520301B (zh) 2011-10-03 2012-10-03 用於具有平行窗之多晶粒導線結合總成之短線最小化
TW101136578A TWI520302B (zh) 2011-10-03 2012-10-03 用於具有平行窗之多晶粒導線結合總成之短線最小化
TW104140296A TWI567927B (zh) 2011-10-03 2012-10-03 用於具有平行窗之多晶粒導線結合總成之短線最小化

Country Status (6)

Country Link
US (2) US8981547B2 (zh)
EP (4) EP2764544A1 (zh)
JP (4) JP5887415B2 (zh)
KR (4) KR101894825B1 (zh)
TW (6) TWI490989B (zh)
WO (4) WO2013052373A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682696B (zh) * 2016-12-06 2020-01-11 瑞典商安訊士有限公司 記憶體裝置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
EP2769409A1 (en) 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
JP5887415B2 (ja) * 2011-10-03 2016-03-16 インヴェンサス・コーポレイション 平行な窓を有するマルチダイのワイヤボンドアセンブリのスタブ最小化
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
JP2014165210A (ja) * 2013-02-21 2014-09-08 Fujitsu Component Ltd モジュール基板
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9343385B2 (en) * 2014-07-30 2016-05-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device comprising a chip substrate, a mold, and a buffer layer
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
KR102354986B1 (ko) * 2015-07-08 2022-01-24 삼성전자주식회사 솔리드 스테이트 드라이브
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
KR102413441B1 (ko) 2015-11-12 2022-06-28 삼성전자주식회사 반도체 패키지
US10297575B2 (en) * 2016-05-06 2019-05-21 Amkor Technology, Inc. Semiconductor device utilizing an adhesive to attach an upper package to a lower die
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
KR102545473B1 (ko) * 2018-10-11 2023-06-19 삼성전자주식회사 반도체 패키지
US11495519B2 (en) * 2019-06-07 2022-11-08 Dana Canada Corporation Apparatus for thermal management of electronic components
JP7400537B2 (ja) * 2020-02-27 2023-12-19 セイコーエプソン株式会社 半導体装置
JP7400536B2 (ja) * 2020-02-27 2023-12-19 セイコーエプソン株式会社 半導体装置
US11742295B2 (en) 2020-12-28 2023-08-29 Global Unichip Corporation Interface of integrated circuit die and method for arranging interface thereof
TWI845252B (zh) * 2023-04-12 2024-06-11 頎邦科技股份有限公司 半導體封裝構造及其晶片

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5480840A (en) * 1992-07-14 1996-01-02 At&T Global Information Solutions Company Multi-chip module with multiple compartments
US6086386A (en) * 1996-05-24 2000-07-11 Tessera, Inc. Flexible connectors for microelectronic elements
US6130116A (en) * 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
TW440982B (en) * 1996-05-29 2001-06-16 Mcnc Microelectronic package and method of forming the same
US6261867B1 (en) * 1998-03-13 2001-07-17 Stratedge Corporation Method of making a package for microelectronic devices using iron oxide as a bonding agent
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
US6384473B1 (en) * 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US20040212211A1 (en) * 2000-03-17 2004-10-28 Beckley Daniel V Cross car duct with integrated mode doors and hvac module
US20040262729A1 (en) * 2003-06-30 2004-12-30 Takashi Kumamoto Microelectronic package array
US20050116358A1 (en) * 2003-11-12 2005-06-02 Tessera,Inc. Stacked microelectronic assemblies with central contacts
TWI238509B (en) * 2004-07-22 2005-08-21 Phoenix Prec Technology Corp Micro-electronic package structure
US6943057B1 (en) * 2004-08-31 2005-09-13 Stats Chippac Ltd. Multichip module package and fabrication method
TWI260079B (en) * 2004-09-01 2006-08-11 Phoenix Prec Technology Corp Micro-electronic package structure and method for fabricating the same
US20060267172A1 (en) * 2005-05-24 2006-11-30 Kingston Technology Corp. Memory-Module Board Layout for Use With Memory Chips of Different Data Widths
US20070025131A1 (en) * 2005-07-29 2007-02-01 Hermann Ruckerbauer Semiconductor memory module and system
TWI291238B (en) * 2003-12-30 2007-12-11 Tessera Inc Microelectronic packages and methods therefor
TWI297203B (en) * 2003-06-30 2008-05-21 United Microelectronics Corp Microelectronic package
TWI309469B (en) * 2005-08-26 2009-05-01 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
TWI327768B (en) * 2005-08-31 2010-07-21 Micron Technology Inc Interconnecting substrates for microelectronic dies, methods for forming vias in such substrates, and methods for packaging microelectronic devices

Family Cites Families (229)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3670208A (en) 1970-07-13 1972-06-13 Logic Dynamics Inc Microelectronic package, buss strip and printed circuit base assembly
US5163024A (en) 1983-12-30 1992-11-10 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
US4747081A (en) 1983-12-30 1988-05-24 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
US5210639A (en) 1983-12-30 1993-05-11 Texas Instruments, Inc. Dual-port memory with inhibited random access during transfer cycles with serial access
JPS6193694A (ja) * 1984-10-15 1986-05-12 松下電器産業株式会社 集積回路装置
JPH0115997Y2 (zh) 1984-11-27 1989-05-11
JPS63232389A (ja) 1987-03-20 1988-09-28 株式会社日立製作所 面実装パツケ−ジの配線方式
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5731633A (en) 1992-09-16 1998-03-24 Gary W. Hamilton Thin multichip module
JPH07147386A (ja) 1993-09-29 1995-06-06 Toshiba Micro Electron Kk 半導体装置とその製造方法およびそれに用いる器具
JPH0823149A (ja) 1994-05-06 1996-01-23 Seiko Epson Corp 半導体装置及びその製造方法
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
SE509201C2 (sv) 1994-07-20 1998-12-14 Sandvik Ab Aluminiumoxidbelagt verktyg
JP3487524B2 (ja) 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
JPH11505957A (ja) 1995-05-26 1999-05-25 ランバス・インコーポレーテッド 半導体チップ用のチップ・ソケット・アセンブリおよびチップ・ファイル・アセンブリ
JP3869045B2 (ja) 1995-11-09 2007-01-17 株式会社日立製作所 半導体記憶装置
US5696031A (en) 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
TW312044B (en) 1996-02-23 1997-08-01 Mitsubishi Electric Corp The semiconductor package
JPH09237800A (ja) 1996-02-29 1997-09-09 Toshiba Corp 半導体装置
US6460245B1 (en) 1996-03-07 2002-10-08 Tessera, Inc. Method of fabricating semiconductor chip assemblies
US20040061220A1 (en) 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
JP2891665B2 (ja) 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP2845218B2 (ja) * 1996-10-02 1999-01-13 日本電気株式会社 電子部品の実装構造およびその製造方法
US6323436B1 (en) 1997-04-08 2001-11-27 International Business Machines Corporation High density printed wiring board possessing controlled coefficient of thermal expansion with thin film redistribution layer
JP3335575B2 (ja) 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JPH1143503A (ja) 1997-07-25 1999-02-16 Nippon Mektron Ltd 変性アクリル系ゴムの製造法
JPH1187640A (ja) 1997-09-09 1999-03-30 Hitachi Ltd 半導体装置および電子装置
US6525414B2 (en) 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
US5899705A (en) 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
US6343019B1 (en) 1997-12-22 2002-01-29 Micron Technology, Inc. Apparatus and method of stacking die on a substrate
US6742098B1 (en) 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US6197665B1 (en) 1998-04-15 2001-03-06 Tessera, Inc. Lamination machine and method to laminate a coverlay to a microelectronic package
US5949700A (en) 1998-05-26 1999-09-07 International Business Machines Corporation Five square vertical dynamic random access memory cell
US6297960B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
JP3420703B2 (ja) 1998-07-16 2003-06-30 株式会社東芝 半導体装置の製造方法
JP3179420B2 (ja) 1998-11-10 2001-06-25 日本電気株式会社 半導体装置
US6461895B1 (en) 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6815251B1 (en) 1999-02-01 2004-11-09 Micron Technology, Inc. High density modularity for IC's
US6856013B1 (en) 1999-02-19 2005-02-15 Micron Technology, Inc. Integrated circuit packages, ball-grid array integrated circuit packages and methods of packaging an integrated circuit
JP3914651B2 (ja) 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
JP2000315776A (ja) 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
JP2000340737A (ja) 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体パッケージとその実装体
KR100393095B1 (ko) 1999-06-12 2003-07-31 앰코 테크놀로지 코리아 주식회사 반도체패키지와 그 제조방법
US6252264B1 (en) 1999-07-30 2001-06-26 International Business Machines Corporation Integrated circuit chip with features that facilitate a multi-chip module having a number of the chips
JP2001053243A (ja) 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
SG83742A1 (en) 1999-08-17 2001-10-16 Micron Technology Inc Multi-chip module with extension
US6255899B1 (en) 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
US6307769B1 (en) 1999-09-02 2001-10-23 Micron Technology, Inc. Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices
JP2001203318A (ja) 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
US6710446B2 (en) 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
JP3768761B2 (ja) 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
WO2001071806A1 (fr) 2000-03-21 2001-09-27 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur, procede de realisation d'un dispositif electronique, dispositif electronique, et terminal d'informations portable
US6518794B2 (en) 2000-04-24 2003-02-11 International Business Machines Corporation AC drive cross point adjust method and apparatus
TW445608B (en) 2000-05-19 2001-07-11 Siliconware Precision Industries Co Ltd Semiconductor package and manufacturing method thereof of lead frame without flashing
JP2001339043A (ja) 2000-05-30 2001-12-07 Mitsubishi Electric Corp 半導体装置及びそれを用いた半導体モジュール
JP2002076252A (ja) 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
US6577004B1 (en) 2000-08-31 2003-06-10 Micron Technology, Inc. Solder ball landpad design to improve laminate performance
US6462423B1 (en) 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
JP3874062B2 (ja) 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US6980184B1 (en) 2000-09-27 2005-12-27 Alien Technology Corporation Display devices and integrated circuits
JP2002118199A (ja) 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置
US6658530B1 (en) 2000-10-12 2003-12-02 Sun Microsystems, Inc. High-performance memory module
DE10055001A1 (de) 2000-11-07 2002-05-16 Infineon Technologies Ag Speicheranordnung mit einem zentralen Anschlussfeld
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
US6628528B2 (en) 2000-11-30 2003-09-30 Theodore Zale Schoenborn Current sharing in memory packages
US20020122902A1 (en) 2000-11-30 2002-09-05 Tetsuji Ueda Blank for an optical member as well as vessel and method of producing the same
US6798044B2 (en) 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6528408B2 (en) 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
DE10126310B4 (de) 2001-05-30 2006-05-18 Infineon Technologies Ag Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung
KR100415281B1 (ko) 2001-06-29 2004-01-16 삼성전자주식회사 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지
JP5004385B2 (ja) 2001-08-03 2012-08-22 ルネサスエレクトロニクス株式会社 半導体メモリチップとそれを用いた半導体メモリ装置
DE10139085A1 (de) * 2001-08-16 2003-05-22 Infineon Technologies Ag Leiterplattensystem, Verfahren zum Betreiben eines Leiterplattensystems, Leiterplatteneinrichtung und deren Verwendung, und Halbleitervorrichtung und deren Verwendung
US6977440B2 (en) 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
DE10297316T5 (de) 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
US6831301B2 (en) 2001-10-15 2004-12-14 Micron Technology, Inc. Method and system for electrically coupling a chip to chip package
KR100454123B1 (ko) 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
SG118103A1 (en) 2001-12-12 2006-01-27 Micron Technology Inc BOC BGA package for die with I-shaped bond pad layout
US6692987B2 (en) 2001-12-12 2004-02-17 Micron Technology, Inc. BOC BGA package for die with I-shaped bond pad layout
US6686819B2 (en) 2002-02-01 2004-02-03 Intel Corporation Dual referenced microstrip
US6982485B1 (en) 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US6740821B1 (en) 2002-03-01 2004-05-25 Micron Technology, Inc. Selectively configurable circuit board
TW567593B (en) 2002-03-21 2003-12-21 Nanya Technology Corp Packaging method of memory and apparatus of the same
US7109588B2 (en) 2002-04-04 2006-09-19 Micron Technology, Inc. Method and apparatus for attaching microelectronic substrates and support members
KR100460063B1 (ko) 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
JP2004063767A (ja) 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
DE10234951B4 (de) 2002-07-31 2009-01-02 Qimonda Ag Verfahren zur Herstellung von Halbleiterschaltungsmodulen
US6765288B2 (en) 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
JP4221238B2 (ja) 2002-09-26 2009-02-12 エルピーダメモリ株式会社 メモリモジュール
JP2004128155A (ja) 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
JP3742051B2 (ja) 2002-10-31 2006-02-01 エルピーダメモリ株式会社 メモリモジュール、メモリチップ、及びメモリシステム
TWI221664B (en) 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
US7550842B2 (en) 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
DE10259221B4 (de) 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP2004221215A (ja) 2003-01-14 2004-08-05 Renesas Technology Corp 半導体装置
US6876088B2 (en) 2003-01-16 2005-04-05 International Business Machines Corporation Flex-based IC package construction employing a balanced lamination
US6961259B2 (en) 2003-01-23 2005-11-01 Micron Technology, Inc. Apparatus and methods for optically-coupled memory systems
US6879028B2 (en) 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
JP4072505B2 (ja) 2003-02-28 2008-04-09 エルピーダメモリ株式会社 積層型半導体パッケージ
TW200419752A (en) 2003-03-18 2004-10-01 United Test Ct Inc Semiconductor package with heat sink
US7102217B2 (en) 2003-04-09 2006-09-05 Micron Technology, Inc. Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
JP3940694B2 (ja) 2003-04-18 2007-07-04 株式会社東芝 半導体装置及びその製造方法
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4046026B2 (ja) 2003-06-27 2008-02-13 株式会社日立製作所 半導体装置
US7183643B2 (en) 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
US7034391B2 (en) 2003-11-08 2006-04-25 Chippac, Inc. Flip chip interconnection pad layout
US7989940B2 (en) 2003-12-19 2011-08-02 Tessera, Inc. System and method for increasing the number of IO-s on a ball grid package by wire bond stacking of same size packages through apertures
US7262507B2 (en) 2003-12-26 2007-08-28 Nec Electronics Corporation Semiconductor-mounted device and method for producing same
US7181584B2 (en) 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
JP4119866B2 (ja) 2004-05-12 2008-07-16 富士通株式会社 半導体装置
JP4647243B2 (ja) 2004-05-24 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
KR20050119414A (ko) 2004-06-16 2005-12-21 삼성전자주식회사 에지 패드형 반도체 칩의 스택 패키지 및 그 제조방법
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7260691B2 (en) 2004-06-30 2007-08-21 Intel Corporation Apparatus and method for initialization of a double-sided DIMM having at least one pair of mirrored pins
JP4058642B2 (ja) 2004-08-23 2008-03-12 セイコーエプソン株式会社 半導体装置
US7324352B2 (en) 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
DE102004049356B4 (de) 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US20060081983A1 (en) 2004-10-14 2006-04-20 Giles Humpston Wafer level microelectronic packaging with double isolation
US20060087013A1 (en) 2004-10-21 2006-04-27 Etron Technology, Inc. Stacked multiple integrated circuit die package assembly
TWI256092B (en) 2004-12-02 2006-06-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
JP2006172122A (ja) 2004-12-15 2006-06-29 Toshiba Corp カード状記憶装置
KR100615606B1 (ko) * 2005-03-15 2006-08-25 삼성전자주식회사 메모리 모듈 및 이 모듈의 신호 라인 배치 방법
KR101070913B1 (ko) 2005-05-19 2011-10-06 삼성테크윈 주식회사 반도체 칩 적층 패키지
US7402911B2 (en) 2005-06-28 2008-07-22 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
US8063495B2 (en) 2005-10-03 2011-11-22 Rohm Co., Ltd. Semiconductor device
US7372169B2 (en) 2005-10-11 2008-05-13 Via Technologies, Inc. Arrangement of conductive pads on grid array package and on circuit board
JP4906047B2 (ja) 2005-11-28 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
TWI279897B (en) 2005-12-23 2007-04-21 Phoenix Prec Technology Corp Embedded semiconductor chip structure and method for fabricating the same
US20080185705A1 (en) 2005-12-23 2008-08-07 Tessera, Inc. Microelectronic packages and methods therefor
US20070187836A1 (en) 2006-02-15 2007-08-16 Texas Instruments Incorporated Package on package design a combination of laminate and tape substrate, with back-to-back die combination
KR20070088177A (ko) 2006-02-24 2007-08-29 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
US7368319B2 (en) * 2006-03-17 2008-05-06 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US20070241441A1 (en) 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
JP5026736B2 (ja) 2006-05-15 2012-09-19 パナソニックヘルスケア株式会社 冷凍装置
US7535110B2 (en) 2006-06-15 2009-05-19 Marvell World Trade Ltd. Stack die packages
JP2007013146A (ja) 2006-06-26 2007-01-18 Renesas Technology Corp 半導体集積回路装置
JP4362784B2 (ja) 2006-07-06 2009-11-11 エルピーダメモリ株式会社 半導体装置
SG139573A1 (en) 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US7793043B2 (en) 2006-08-24 2010-09-07 Hewlett-Packard Development Company, L.P. Buffered memory architecture
DE102006042775B3 (de) 2006-09-12 2008-03-27 Qimonda Ag Schaltungsmodul und Verfahren zur Herstellung eines Schaltungsmoduls
JP4791924B2 (ja) 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
US7472477B2 (en) 2006-10-12 2009-01-06 International Business Machines Corporation Method for manufacturing a socket that compensates for differing coefficients of thermal expansion
US7719121B2 (en) 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7692278B2 (en) 2006-12-20 2010-04-06 Intel Corporation Stacked-die packages with silicon vias and surface activated bonding
US7518226B2 (en) 2007-02-06 2009-04-14 Stats Chippac Ltd. Integrated circuit packaging system with interposer
KR101257912B1 (ko) 2007-02-14 2013-04-24 삼성전자주식회사 반도체 메모리 장치와 이 장치의 단자 배치 방법, 및 이장치를 구비한 메모리 모듈과 이 모듈의 기판의 단자 및라인 배치 방법
JP2008198841A (ja) 2007-02-14 2008-08-28 Elpida Memory Inc 半導体装置
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
JP4751351B2 (ja) 2007-02-20 2011-08-17 株式会社東芝 半導体装置とそれを用いた半導体モジュール
JP4913640B2 (ja) 2007-03-19 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US7644216B2 (en) 2007-04-16 2010-01-05 International Business Machines Corporation System and method for providing an adapter for re-use of legacy DIMMS in a fully buffered memory environment
TW200842998A (en) 2007-04-18 2008-11-01 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
US7696629B2 (en) 2007-04-30 2010-04-13 Chipmos Technology Inc. Chip-stacked package structure
TWI335055B (en) 2007-06-29 2010-12-21 Chipmos Technologies Inc Chip-stacked package structure
US7906853B2 (en) 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
KR20090043898A (ko) 2007-10-30 2009-05-07 삼성전자주식회사 스택 패키지 및 그 제조 방법, 및 스택 패키지를 포함하는카드 및 시스템
US10074553B2 (en) 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US9460951B2 (en) 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
JP5207868B2 (ja) 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
TWM338433U (en) 2008-02-14 2008-08-11 Orient Semiconductor Elect Ltd Multi-chip package structure
JP2009200101A (ja) 2008-02-19 2009-09-03 Liquid Design Systems:Kk 半導体チップ及び半導体装置
US8228679B2 (en) 2008-04-02 2012-07-24 Spansion Llc Connections for electronic devices on double-sided circuit board
TWI362732B (en) 2008-04-07 2012-04-21 Nanya Technology Corp Multi-chip stack package
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US7855445B2 (en) 2008-04-29 2010-12-21 Silicon Laboratories, Inc. Circuit device including rotated stacked die
US8264085B2 (en) * 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
US7838975B2 (en) 2008-05-27 2010-11-23 Mediatek Inc. Flip-chip package with fan-out WLCSP
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US8276269B2 (en) 2008-06-20 2012-10-02 Intel Corporation Dual epoxy dielectric and photosensitive solder mask coatings, and processes of making same
JP2010056139A (ja) 2008-08-26 2010-03-11 Toshiba Corp 積層型半導体装置
JP5056718B2 (ja) 2008-10-16 2012-10-24 株式会社デンソー 電子装置の製造方法
KR20100046760A (ko) * 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
US7839163B2 (en) 2009-01-22 2010-11-23 International Business Machines Corporation Programmable through silicon via
TWM363079U (en) 2009-03-24 2009-08-11 Xintec Inc Semiconductor device and layout structure for array package
TWM398313U (en) 2009-03-27 2011-02-11 Molex Inc Microelectronic component support with reinforced structure
TWI401785B (zh) 2009-03-27 2013-07-11 Chipmos Technologies Inc 多晶片堆疊封裝
US8866023B2 (en) 2009-04-17 2014-10-21 Hewlett-Packard Development Company, L.P. Method and system for reducing trace length and capacitance in a large memory footprint
KR101601847B1 (ko) 2009-05-21 2016-03-09 삼성전자주식회사 반도체 패키지
JP2010278318A (ja) 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
JP5635247B2 (ja) 2009-08-20 2014-12-03 富士通株式会社 マルチチップモジュール
JP5593053B2 (ja) 2009-10-09 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
TWI390645B (zh) 2009-10-22 2013-03-21 Powertech Technology Inc 背對背晶片組堆疊的封裝方法與構造
US8304286B2 (en) 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
US8508954B2 (en) 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
JP2011155203A (ja) 2010-01-28 2011-08-11 Elpida Memory Inc 半導体装置
US8907457B2 (en) 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
DE112011102705A5 (de) 2010-08-13 2013-05-29 Tesa Se Verfahren zur Kapselung einer elektronischen Anordnung
TWI533412B (zh) 2010-08-13 2016-05-11 金龍國際公司 半導體元件封裝結構及其形成方法
US8378478B2 (en) 2010-11-24 2013-02-19 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and vias connected to the central contacts
KR101061531B1 (ko) 2010-12-17 2011-09-01 테세라 리써치 엘엘씨 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
KR101118711B1 (ko) 2010-12-17 2012-03-12 테세라, 인코포레이티드 중앙 콘택을 구비한 적층형 마이크로전자 조립체
US9143140B2 (en) 2011-02-15 2015-09-22 Cavium, Inc. Multi-function delay locked loop
US8466544B2 (en) 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8890304B2 (en) 2011-06-08 2014-11-18 Tessera, Inc. Fan-out microelectronic unit WLP having interconnects comprising a matrix of a high melting point, a low melting point and a polymer material
US9117811B2 (en) 2011-06-13 2015-08-25 Tessera, Inc. Flip chip assembly and process with sintering material on metal bumps
KR20130005465A (ko) 2011-07-06 2013-01-16 삼성전자주식회사 반도체 스택 패키지 장치
US8421237B2 (en) 2011-07-07 2013-04-16 Cisco Technology, Inc. Stacked memory layers having multiple orientations and through-layer interconnects
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
JP5887415B2 (ja) * 2011-10-03 2016-03-16 インヴェンサス・コーポレイション 平行な窓を有するマルチダイのワイヤボンドアセンブリのスタブ最小化
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
KR20140069343A (ko) 2011-10-03 2014-06-09 인벤사스 코포레이션 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화
EP2769409A1 (en) 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
TWM426922U (en) 2011-11-08 2012-04-11 Wistron Neweb Corp Memory card connector
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8902680B2 (en) 2013-01-23 2014-12-02 Micron Technology, Inc. Identifying stacked dice

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5480840A (en) * 1992-07-14 1996-01-02 At&T Global Information Solutions Company Multi-chip module with multiple compartments
US6086386A (en) * 1996-05-24 2000-07-11 Tessera, Inc. Flexible connectors for microelectronic elements
TW440982B (en) * 1996-05-29 2001-06-16 Mcnc Microelectronic package and method of forming the same
US6130116A (en) * 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
US6261867B1 (en) * 1998-03-13 2001-07-17 Stratedge Corporation Method of making a package for microelectronic devices using iron oxide as a bonding agent
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
US20040212211A1 (en) * 2000-03-17 2004-10-28 Beckley Daniel V Cross car duct with integrated mode doors and hvac module
US6384473B1 (en) * 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US20040262729A1 (en) * 2003-06-30 2004-12-30 Takashi Kumamoto Microelectronic package array
TWI325606B (en) * 2003-06-30 2010-06-01 Intel Corp Microelectronic package method and apparatus
TWI297203B (en) * 2003-06-30 2008-05-21 United Microelectronics Corp Microelectronic package
US20050116358A1 (en) * 2003-11-12 2005-06-02 Tessera,Inc. Stacked microelectronic assemblies with central contacts
TWI291238B (en) * 2003-12-30 2007-12-11 Tessera Inc Microelectronic packages and methods therefor
TWI238509B (en) * 2004-07-22 2005-08-21 Phoenix Prec Technology Corp Micro-electronic package structure
US6943057B1 (en) * 2004-08-31 2005-09-13 Stats Chippac Ltd. Multichip module package and fabrication method
TWI260079B (en) * 2004-09-01 2006-08-11 Phoenix Prec Technology Corp Micro-electronic package structure and method for fabricating the same
US20060267172A1 (en) * 2005-05-24 2006-11-30 Kingston Technology Corp. Memory-Module Board Layout for Use With Memory Chips of Different Data Widths
US20070025131A1 (en) * 2005-07-29 2007-02-01 Hermann Ruckerbauer Semiconductor memory module and system
TWI309469B (en) * 2005-08-26 2009-05-01 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
TWI327768B (en) * 2005-08-31 2010-07-21 Micron Technology Inc Interconnecting substrates for microelectronic dies, methods for forming vias in such substrates, and methods for packaging microelectronic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682696B (zh) * 2016-12-06 2020-01-11 瑞典商安訊士有限公司 記憶體裝置

Also Published As

Publication number Publication date
EP2764543A2 (en) 2014-08-13
US20140328016A1 (en) 2014-11-06
WO2013052372A8 (en) 2014-05-15
WO2013052458A1 (en) 2013-04-11
KR101894825B1 (ko) 2018-10-04
JP2014528650A (ja) 2014-10-27
KR20140085488A (ko) 2014-07-07
EP2764546A2 (en) 2014-08-13
JP5887415B2 (ja) 2016-03-16
US8981547B2 (en) 2015-03-17
JP5887417B2 (ja) 2016-03-16
TW201320296A (zh) 2013-05-16
WO2013052373A1 (en) 2013-04-11
TW201322413A (zh) 2013-06-01
KR20140085495A (ko) 2014-07-07
JP2014530508A (ja) 2014-11-17
WO2013052372A3 (en) 2013-10-31
TW201330188A (zh) 2013-07-16
KR20140085487A (ko) 2014-07-07
EP2764548A1 (en) 2014-08-13
US20150198971A1 (en) 2015-07-16
WO2013052466A2 (en) 2013-04-11
JP2014534624A (ja) 2014-12-18
US9423824B2 (en) 2016-08-23
TWI520301B (zh) 2016-02-01
JP5887416B2 (ja) 2016-03-16
WO2013052466A3 (en) 2013-08-15
TWI512935B (zh) 2015-12-11
TWI490989B (zh) 2015-07-01
TW201322414A (zh) 2013-06-01
JP2014528651A (ja) 2014-10-27
TWI567927B (zh) 2017-01-21
KR20140088133A (ko) 2014-07-09
TW201324732A (zh) 2013-06-16
TW201611231A (zh) 2016-03-16
WO2013052372A2 (en) 2013-04-11
TWI520302B (zh) 2016-02-01
JP5887414B2 (ja) 2016-03-16
KR101894823B1 (ko) 2018-09-04
EP2764544A1 (en) 2014-08-13

Similar Documents

Publication Publication Date Title
TWI479639B (zh) 用於具有正交窗之多晶粒導線結合總成之短線最小化
TWI527188B (zh) 在無引線接合至封裝基板之總成中使用複製信號端子組以最小化短線
TWI501254B (zh) 用於具有正交窗之多晶粒導線結合總成之短線最小化
WO2013052370A2 (en) Stub minimization for multi-die wirebond assemblies with parallel windows
JP5964440B2 (ja) ウインドウを用いないワイヤボンドアセンブリに対して端子の２重の組を使用するスタブ最小化
JP2017502494A (ja) Ｘｆｄパッケージングに対する同時サポート

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees