JP2014528650A - 直交する窓を有するマルチダイワイヤボンドアセンブリのためのスタブ最小化 - Google Patents

直交する窓を有するマルチダイワイヤボンドアセンブリのためのスタブ最小化 Download PDF

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Abstract

超小型電子アセンブリ５は、回路パネル６０の互いに反対側の表面６１、６３に実装された第１の超小型電子パッケージ１０ａ及び第２の超小型電子パッケージ１０ｂを備えることができる。各パッケージ１０ａ、１０ｂは、第１の開口部２６ａ、第２の開口部２７ｂ及び第３の開口部２７ｃが内部を通って延在している基板２０を備えることができ、第１の超小型電子素子３０ａ、第２の超小型電子素子３１ｂ及び第３の超小型電子素子３１ｃはそれぞれ、基板の第１の表面２１に面する表面３１と、開口部のうちの少なくとも１つに位置合わせされた複数のコンタクト３５とを有し、複数の端子２５ａが基板の第２の表面２２において、その中央領域２３内に露出している。各基板２０の開口部２６ａ、２７ｂ、２７ｃは、それらの長さの方向に延在する第１の軸２９ａ、第２の軸３０ｂ及び第３の軸３０ｃを有することができる。第１の軸２９ａ及び第２の軸３０ｂを互いに平行にすることができる。第３の軸２９ｃは第１の軸２９ａを横切ることができる。各パッケージ１０ａ、１０ｂの端子２５ａを、それぞれのパッケージに転送されるアドレス情報を運ぶように構成することができる。【選択図】図５Ｅ

Description

本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
［関連出願の相互参照］
本出願は、２０１２年１月２０日に出願された米国特許出願第１３／３５４，７４７号、２０１２年４月４日に出願された同第１３／４３９，３１７号、及び２０１２年４月５日に出願された同第１３／４４０，５１５号の一部継続出願である。これらの米国特許出願のそれぞれは、２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，５５３号の出願日の利益を主張する。これらの特許文献の開示内容は、本明細書に引用することによって本明細書の一部をなすものとする。
半導体チップは、一般に、個々のパッケージされたユニットとして提供される。標準的なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続されたコンタクトを有する大きな前面を備えている。個々の各チップは、通常、チップのコンタクトに接続された外部端子を有するパッケージ内に含まれている。また、端子、すなわちパッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構成されている。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解されるべきである。
「フリップチップ」設計では、チップの前面は、パッケージ誘電体素子、すなわち、パッケージの基板の面に向き合い、チップ上のコンタクトは、はんだバンプ又は他の接続素子によってこの基板の面上のコンタクトに直接ボンディングされる。また、この基板は、当該基板の上に重なる外部端子を通じて回路パネルにボンディングすることができる。「フリップチップ」設計は、比較的コンパクトな構成を提供する。いくつかのフリップチップパッケージは一般に「チップスケールパッケージ」と呼ばれる。「チップスケールパッケージ」では、各パッケージは、例えば、本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号、同第５，１４８，２６６号、及び同第５，６７９，９７７号の或る特定の実施形態に開示されているように、チップの前面の面積に等しいか又はそれよりも僅かに大きな回路パネルの面積を占有する。これらの米国特許の開示内容は、引用することによって本明細書の一部をなすものとする。或る特定の革新的な実装技法が、従来のフリップチップボンディングのコンパクト性に匹敵するコンパクト性又はそれに等しいコンパクト性を提供する。
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えば、インターネット検索エンジンで使用されるもの等の、性能の増大及びサイズの低減が必要とされるデータサーバにおける用途等の、他の用途でも発生する。
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及びフラッシュメモリチップを含む半導体チップは、一般に、単一チップ又は複数チップのパッケージ及びアセンブリにパッケージされる。各パッケージは、端子と、その中のチップとの間で信号を運び、電源及び接地を接続するために数多くの電気的接続を有する。それらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含むことができる。
マルチチップパッケージ内で、そのパッケージの複数のチップに信号を送信することは、特に、メモリチップに対するクロック信号、アドレス信号及びストローブ信号等の、パッケージ内の２つ以上のチップに共通の信号の場合、課題をもたらす。そのようなマルチチップパッケージ内では、パッケージの端子とチップとの間の接続経路の長さが異なる可能性がある。経路長が異なると、信号が端子と各チップとの間を進行するのにかかる時間が長くなるか又は短くなる可能性がある。２点間の信号の進行時間は「伝搬遅延」と呼ばれ、導体長、導体の構造、及びその導体に近接している他の誘電体又は導体構造の関数である。
２つの異なる信号が特定の場所に到着する時間差も「スキュー」と呼ぶことができる。２つ以上の場所において特定の信号の到着時間に生じるスキューは、伝搬遅延と、その特定の信号がそれらの場所に向かって進行し始める時刻との両方の結果である。スキューは回路性能に影響を与える場合も、与えない場合もある。同期している信号群内の全ての信号に一斉にスキューが生じているとき、その場合、動作のために必要とされる全ての信号が、必要なときに一緒に到着するので、スキューは多くの場合に性能にほとんど影響を及ぼさない。しかしながら、動作のために必要とされる同期している信号群の異なる信号が異なる時刻に到着するとき、これは当てはまらない。この場合、必要とされる全ての信号が到着しない限り、動作を実行することができないので、スキューは性能に影響を与える。本明細書において説明する実施形態は、同時係属中の米国特許出願第１３／３０６，０６８号に開示されているスキューを最小にする特徴を含むことができる。この米国特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。
従来の超小型電子パッケージは、主としてメモリ記憶アレイ機能を提供するように構成される超小型電子素子、すなわち、メモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する超小型電子素子を組み込むことができる。この超小型電子素子は、ＤＲＡＭチップ、又はそのような半導体チップを積重して電気的に相互接続したアセンブリとすることもできるし、それらを含むこともできる。通常、そのようなパッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ又は複数の周縁部に隣接して数組の列に配置される。
例えば、図１に見られる１つの従来の超小型電子パッケージ１１２において、パッケージ基板１２０の第１の周縁部１１６に隣接して端子の３つの列１１４を配置することができ、パッケージ基板１２０の第２の周縁部１２２に隣接して端子の別の３つの列１１８を配置することができる。従来のパッケージにおけるパッケージ基板１２０の中央領域１２４には、端子の列は全くない。図１は更に、パッケージ内の、その面１２８上に素子コンタクト１２６を有する半導体チップ１１１を示す。素子コンタクト１２６は、パッケージ基板１２０の中央領域１２４における開口部、例えばボンドウインドウ、を通って延在するワイヤボンド１３０を通じて、パッケージ１１２の端子の列１１４、１１８と電気的に相互接続されている。場合によっては、超小型電子素子１１１の面１２８と基板１２０との間に接着層１３２を配置して、ワイヤボンド１３０が接着層の開口部を通って延在する状態で、超小型電子素子と基板との機械的接続を補強することができる。
上記に鑑みて、特にそのようなパッケージと、そのようなパッケージを搭載し互いに電気的に相互接続することができる回路パネルとを含むアセンブリにおいて電気的性能を改善するために、超小型電子パッケージ上で端子の配置の改善をいくらか行うことができる。
本発明の一態様によれば、超小型電子パッケージが、第１の超小型電子素子及び第２の超小型電子素子を含むことができ、互いに反対側の第１の表面及び第２の表面と、該互いに反対側の第１の表面及び第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルを含むことができる。第１の超小型電子素子及び第２の超小型電子パッケージのそれぞれが、互いに反対側の第１の表面及び前記第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部、第２の開口部、及び第３の開口部とを有する基板を備えることができ、それぞれ前記基板の前記第１の表面に面する表面と、それぞれの前記超小型電子素子の前記表面において露出し、前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有する第１の超小型電子素子、第２の超小型電子素子、及び第３の超小型電子素子を備えることができ、前記第２の表面において、該第２の表面の中央領域内に露出する複数の端子を備えることができ、各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードを備えることができる。
前記開口部は、それぞれの前記開口部の長さの方向に延在する第１の軸、第２の軸、及び第３の軸を有することができる。前記第１の軸及び前記第２の軸は互いに平行とすることができる。前記第３の軸は前記第１の軸及び前記第２の軸を横切ることができる。各基板の前記第２の表面の中央領域は、前記それぞれの基板の前記第１の軸及び前記第２の軸の間に配置することができる。各超小型電子素子は、メモリ記憶アレイ機能を有することができる。前記端子は、前記超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成することができる。各リードは、前記開口部のうちの少なくとも１つと位置合わせされる部分を有することができる。前記端子は、前記第１の超小型電子素子、前記第２の超小型電子素子、及び前記第３の超小型電子素子のうちの少なくとも１つの超小型電子素子メモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成することができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装することができ、それらを通して電気的に接続することができる。
例示的な実施形態において、各超小型電子パッケージの前記超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化することができる。一例において、各超小型電子パッケージの前記端子は、前記アドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成することができる。一実施形態において、各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報を運ぶように構成することができる。特定の実施形態において、各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージに転送される前記コマンド信号の全てを運ぶように構成することができ、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である。一実施形態において、各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージに転送されるクロック信号を運ぶように構成することができ、前記クロック信号は、前記アドレス情報をサンプリングするのに用いられるクロックである。例示的な実施形態において、各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージに転送される前記バンクアドレス信号の全てを運ぶように構成することができる。特定の例において、前記回路パネルは、前記超小型電子パッケージのそれぞれに転送される前記アドレス情報の全てを運ぶように構成された複数の導体を有するバスを備えることができる。該導体は、前記第１の表面及び前記第２の表面に対して平行な第１の方向に延在することができる。
一例において、各超小型電子パッケージの前記端子は第１の端子とすることができ、各超小型電子パッケージの前記第２の表面は、前記中央領域と、前記それぞれの基板の前記第１の表面と前記第２の表面との間に延在する対向する第１の縁及び第２の縁との間に周辺領域を有することができる。各超小型電子パッケージは、複数の第２の端子も備えることができ、該第２の端子のうちの少なくともいくつかは、前記周辺領域のうちの少なくとも１つにおいて前記それぞれの基板の前記第２の表面において露出する。前記第２の端子は、前記それぞれの超小型電子パッケージを少なくとも１つの外部構成要素に接続するように構成することができる。一例において、前記第２の端子のうちの少なくともいくつかは、前記アドレス情報以外の情報を運ぶように構成することができる。特定の例において、前記リードのうちの少なくともいくつかは、前記開口部のうちの少なくとも１つを通って延在するワイヤボンドを含むことができる。一実施形態において、前記リードの全ては、前記開口部のうちの少なくとも１つを通って延在するワイヤボンドとすることができる。例示的な実施形態において、前記リードのうちの少なくともいくつかはリードボンドを含むことができる。
特定の実施形態において、各超小型電子パッケージの前記第１の超小型電子素子及び前記第２の超小型電子素子の前記表面は、前記それぞれの基板の前記第１の表面に対して平行な単一平面に配置することができ、各超小型電子パッケージの前記第３の超小型電子素子の前記表面は、前記それぞれの超小型電子パッケージの前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つの背面の上に少なくとも部分的に重なる。一例において、各超小型電子パッケージの全ての前記超小型電子素子の前記表面は、前記それぞれの基板の前記第１の表面に対して平行な単一平面に配置することができる。例示的な実施形態において、前記超小型電子パッケージのうちの少なくとも１つは、前記それぞれの超小型電子パッケージの前記超小型電子素子のうちの少なくとも１つと熱連通しているヒートスプレッダを備えることができる。一例において、前記超小型電子素子の前記メモリ記憶アレイ機能のそれぞれは、ＮＡＮＤフラッシュ、抵抗変化型ＲＡＭ、相変化メモリ、磁気ＲＡＭ、スタティックＲＡＭ、ダイナミックＲＡＭ、スピントルクＲＡＭ、又は連想メモリの技術において実施することができる。例示的な実施形態において、前記超小型電子素子のそれぞれは、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップを含むことができる。特定の実施形態において、前記超小型電子素子のそれぞれは、前記超小型電子素子のうちの他のものと機能的及び機械的に対等にすることができる。
例示的な実施形態において、各超小型電子パッケージの前記基板は、第４の軸を有する第４の開口部を有することができ、該第４の軸は、前記それぞれの超小型電子パッケージの前記第１の軸及び前記第２の軸を横切り、かつ前記第４の開口部の長さの方向に延在する。各超小型電子パッケージは、前記それぞれの基板の前記第１の表面に面する表面を有する第４の超小型電子素子も備えることができる。前記第４の超小型電子素子はメモリ記憶アレイ機能を有することができる。前記第４の超小型電子素子は、該第４の超小型電子素子の表面において露出しかつ前記それぞれの基板の前記開口部のうちの少なくとも１つと位置合わせされた複数のコンタクトを有することができる。各超小型電子パッケージは、前記それぞれの第４の超小型電子素子の前記コンタクトと前記それぞれの端子との間に電気的に接続された第２のリードも備えることができる。該第２のリードのそれぞれは、前記開口部のうちの少なくとも１つと位置合わせされた部分を有することができる。
一実施形態において、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子は、第１のグリッド及び第２のグリッドの場所に配置することができる。該第１のグリッド及び該第２のグリッドは、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において互いに位置合わせすることができる。該位置合わせは、前記グリッドの隣接する端子の間の最小ピッチに等しい距離の範囲内にあることができる。特定の実施形態において、前記グリッドは、該グリッドの前記端子が前記直交するｘ方向及びｙ方向において互いに一致するように、該ｘ方向及び該ｙ方向において互いに位置合わせすることができる。一例において、各グリッドの前記端子は、４つ以下の列に配置することができる。一実施形態において、各グリッドの前記端子は、２つ以下の列に配置することができる。例示的な実施形態において、前記第１のパッケージ及び前記第２のパッケージの前記グリッドは、機能的にかつ機械的に一致することができる。一例において、各グリッドの全ての前記場所は、前記端子のうちの対応する１つによって占有することができる。特定の実施形態において、各グリッドの前記場所のうちの少なくとも１つは、前記端子のうちの対応する１つによって占有されていない。特定の例において、前記第１のパッケージ及び前記第２のパッケージの前記グリッドは、互いにその少なくとも９０％重ることができる。
特定の例において、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記端子は、前記第１のグリッド及び前記第２のグリッドの場所に配置することができる。前記第１のパッケージの前記第１のグリッド及び前記第２のパッケージの前記第２のグリッドは互いに位置合わせすることができる。前記第１のパッケージの前記第２のグリッド及び前記第２のパッケージの前記第１のグリッドは互いに位置合わせすることができる。該位置合わせは、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向とすることができる。該位置合わせは、前記グリッドの隣接する端子の間の最小ピッチに等しい距離の範囲内にあることができる。
一例において、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記端子は、前記それぞれの基板の理論的中間軸の第１の側に配置された端子の第１の組と、前記第１の側と反対側の前記中間軸の第２の側に配置された端子の第２の組とを含無ことができる。各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれはアドレス情報を運ぶように構成することができる。各超小型電子パッケージの前記第１の組内の前記第１の端子の前記信号割当ては、同じ超小型電子パッケージの前記第２の組内の前記第１の端子の前記信号割当ての鏡像とすることができる。例示的な実施形態において、各超小型電子パッケージの前記第１の組及び前記第２の組の前記端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置することができる。各超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドにおける端子の列は、前記それぞれの基板の対向する第１の縁及び第２の縁に対して平行な方向に延在することができる。
一実施形態において、前記第１の超小型電子パッケージの前記端子のうちの１つと、それに接続された前記第２の超小型電子パッケージの前記端子のうちの対応する１つとの間の前記回路パネルを通しての電気的接続のスタブ長は、前記第１の超小型電子パッケージの前記端子の最小ピッチの７倍未満とすることができる。例示的な実施形態において、前記第１の超小型電子パッケージの前記端子と前記第２の超小型電子パッケージの前記端子との間の前記回路パネルを通る電気的接続のうちの少なくともいくつかは、前記回路パネルの厚さ程度の電気長を有することができる。
特定の例において、前記パネルコンタクトは、前記回路パネルの第１の表面において露出する直線状に延在する第１の列及び第２の列に配置される第１のパネルコンタクトを含むことができる。前記第１のパネルコンタクトは、前記第１の超小型電子パッケージの前記端子に接合することができる。前記パネルコンタクトは、前記回路パネルの第２の表面において露出する直線状に延在する第１の列及び第２の列に配置される第２のパネルコンタクトも含むことができる。前記第２のパネルコンタクトは、前記第２の超小型電子パッケージの前記端子に接合することができる。前記第１のパネルコンタクトの前記第１の列は、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において前記第２のパネルコンタクトの前記第２の列と位置合わせすることができる。前記第１のパネルコンタクトの前記第２の列は、前記直交するｘ方向及びｙ方向において前記第２のパネルコンタクトの前記第１の列と位置合わせすることができる。前記第１のパネルコンタクトの前記第１の列内の各コンタクトは、前記第２のパネルコンタクトの前記第１の列の対応するコンタクトに結合することができる。前記第１のパネルコンタクトの前記第２の列内の各コンタクトは、前記第２のパネルコンタクトの前記第２の列の対応するコンタクトに結合することができる。
一実施形態において、各超小型電子パッケージの前記端子は、単一列に配置することができ、前記回路パネルは、前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネルのそれぞれの接続サイト間で前記アドレス情報をルーティングする１つのみのルーティング層を含むことができる。特定の実施形態において、各超小型電子パッケージの前記端子は、２つの平行な列に配置することができ、前記回路パネルは、前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネルのそれぞれの接続サイト間で前記アドレス情報をルーティングする２つのみのルーティング層を含むことができる。一例において、前記回路パネルは、該回路パネルの平面においてＣＴＥが３０ｐｐｍ／℃未満である素子を含むことができる。例示的な実施形態において、各超小型電子パッケージは、前記それぞれの超小型電子パッケージにおける前記それぞれの端子のうちの少なくともいくつか及び前記超小型電子素子のうちの１つ又は複数に電気的に接続された半導体素子を備えることができる。各半導体素子は、前記それぞれの超小型電子パッケージの前記端子のうちの１つ又は複数において受け取られた少なくとも１つの信号を再生するか又は少なくとも部分的に復号することのうちの少なくとも一方を行うように構成することができる。一例において、モジュールが上述したような複数の超小型電子アセンブリを備えることができる。各超小型電子アセンブリは、該超小型電子アセンブリのそれぞれとの間で信号を搬送するように第２の回路パネルに実装することができ、該第２の回路パネルに電気的に接続することができる。
本発明の更なる態様は、本発明の上述した態様による超小型電子アセンブリ、本発明の上述した態様による複合チップ、又は両方を、それらに電気的に接続された他の電子構成要素とともに組み込んだシステムを提供することができる。例えば、本システムを、携帯型ハウジングとすることができる単一ハウジング内に配置し及び／又はそうしたハウジングに取りつけることができる。本発明のこの態様での好ましい実施の形態によるシステムは、同等の従来のシステムより小型とすることができる。
本発明の別の態様によれば、超小型電子アセンブリが、第１の超小型電子パッケージ及び第２の超小型電子パッケージを備えることができ、互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルを備えることができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれは、互いに反対側の第１の表面及び前記第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部、第２の開口部、及び第３の開口部とを有する基板を備えることができ、それぞれ前記基板の前記第１の表面に面する表面と、前記それぞれの超小型電子素子の前記表面において露出し、前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有する第１の超小型電子素子、第２の超小型電子素子、及び第３の超小型電子素子を備えることができ、前記第２の表面において、該第２の表面の中央領域内に露出する複数の端子を備えることができ、各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードを備えることができる。
前記開口部は、該それぞれの開口部の長さの方向に延在する第１の軸、第２の軸及び第３の軸を有することができる。前記第１の軸及び前記第２の軸を、互いに平行とすることができる。前記第３の軸は、前記第１の軸及び前記第２の軸を横切ることができる。各基板の前記第２の表面の前記中央領域を、前記それぞれの基板の第１の軸と第２の軸との間に配置することができる。各超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化することができる。前記端子は、前記超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成することができる。各リードは、前記開口部のうちの少なくとも１つと位置合わせされる部分を有することができる。前記端子は、前記第１の超小型電子素子、前記第２の超小型電子素子又は前記第３の超小型電子素子のうちの少なくとも１つのメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成することができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装することができ、それらを通して電気的に接続することができる。一例において、各超小型電子パッケージの前記端子は、前記アドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の少なくとも４分の３を運ぶように構成することができる。
本発明の別の態様によれば、超小型電子アセンブリが、第１の超小型電子パッケージ及び第２の超小型電子パッケージを備えることができ、互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルを備えることができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれが、互いに反対側の第１の表面及び前記第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部、第２の開口部、及び第３の開口部とを有する基板を備えることができ、それぞれ前記基板の前記第１の表面に面する表面と、該それぞれの超小型電子素子の前記表面において露出しかつ前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有する第１の超小型電子素子、第２の超小型電子素子、及び第３の超小型電子素子を備えることができ、前記第２の表面において、該第２の表面の中央領域内に露出する複数の端子を備えることができ、各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードを備えることができる。
各基板は、該それぞれの基板の前記第１の開口部及び前記第２の開口部の長さの方向に延在する第１の軸を画定することができる。各基板の前記第３の開口部は、前記それぞれの第１の軸を横切りかつ前記第３の開口部の長さの方向に延在する、第２の軸を有することができる。各基板の前記第２の表面の前記中央領域を、前記それぞれの第１の開口部及び第２の開口部の隣接する端部に配置された平行な第１のラインと第２のラインとの間に配置することができる。各超小型電子素子は、メモリ記憶アレイ機能を有することができる。各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成することができる。
各リードは、前記それぞれの基板の前記開口部のうちの少なくとも１つと位置合わせされる部分を有することができる。前記端子は、前記第１の超小型電子素子、前記第２の超小型電子素子又は前記第３の超小型電子素子のうちの少なくとも１つのメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成することができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装することができ、該パネルコンタクトを通して電気的に接続することができる。一例では、各超小型電子パッケージの前記超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能より多く具体化することができる。
本発明の更に別の態様によれば、超小型電子アセンブリが、第１の超小型電子パッケージ及び第２の超小型電子パッケージを備えることができ、互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルを備えることができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれは、互いに反対側の第１の表面及び前記第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部及び第２の開口部とを有する基板を備えることができ、それぞれ前記基板の前記第１の表面に面する表面と、該それぞれの超小型電子素子の前記表面において露出しかつ前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有する第１の超小型電子素子及び第２の超小型電子素子を備えることができ、前記第２の表面において、該第２の表面の中央領域内に露出する複数の端子を備えることができ、各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードを備えることができる。
各基板の前記開口部は、該それぞれの開口部の長さの方向に延在するそれぞれの第１の横軸及び第２の横軸を有することができる。各基板の前記第２の表面の前記中央領域を、前記それぞれの基板の前記第１の開口部に隣接して配置することができる。各超小型電子素子は、メモリ記憶アレイ機能を有することができる。各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成することができる。
各超小型電子パッケージの前記端子は、理論的中間軸の第１の側に配置された端子の第１の組と、前記第１の側と反対側の前記理論的中間軸の第２の側に配置された端子の第２の組とを含むことができる。各超小型電子パッケージの端子の前記第１の組及び前記第２の組のそれぞれは、アドレス情報を運ぶように構成することができる。各超小型電子パッケージの第１の組内の前記端子の前記信号割当ては、同じ超小型電子パッケージの前記第２の組内の端子の前記信号割当ての鏡像とすることができる。各超小型電子パッケージの前記基板の前記第１の開口部を、少なくとも部分的に前記それぞれの超小型電子パッケージの前記第１のグリッドと前記第２のグリッドとの間に配置することができる。各リードは、前記それぞれの超小型電子パッケージの前記基板の前記開口部のうちの少なくとも１つに位置合わせされた部分を有することができる。
各超小型電子パッケージの前記端子は、前記超小型電子パッケージの前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つのメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成することができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装することができ、それらを通して電気的に接続することができる。例示的な実施形態では、各超小型電子パッケージの前記超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化することができる。
本発明の更に別の態様によれば、超小型電子アセンブリが、第１の超小型電子パッケージ及び第２の超小型電子パッケージを備えることができ、互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルを備えることができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれは、互いに反対側の第１の表面及び前記第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部及び第２の開口部を有する基板を備えることができ、それぞれ前記基板の前記第１の表面に面する表面と、該それぞれの超小型電子素子の前記表面において露出しかつ前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有する第１の超小型電子素子及び第２の超小型電子素子を備えることができ、前記第２の表面において、該第２の表面の中央領域内に露出する複数の端子を備えることができ、各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードを備えることができる。
各超小型電子パッケージの前記基板の前記第１の開口部は、該第１の開口部の長さの第１の方向に延在する軸を有することができる。各超小型電子パッケージの前記基板の前記第２の開口部は、前記第１の方向を横切る前記第２の方向に延在する長さを有することができ、前記第２の開口部は、前記それぞれの基板の前記第１の開口部に隣接する端部を有している。各基板の前記第２の表面の前記中央領域を、前記それぞれの基板の軸と前記第２の開口部の前記端部に対して接線である軸に対して平行なラインとの間に配置することができる。各超小型電子素子は、メモリ記憶アレイ機能を有することができる。各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成することができる。各リードは、前記それぞれの基板の前記開口部のうちの少なくとも１つと位置合わせされる部分を有することができる。
各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージの前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つのメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成することができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装することができ、それらを通して電気的に接続することができる。一例では、各超小型電子パッケージの前記超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化することができる。
従来技術の超小型電子パッケージの側断面図である。 超小型電子パッケージの端子間の電気的接続を示す、超小型電子アセンブリの概略斜視図である。 図２の超小型電子アセンブリの側断面図である。 図３の超小型電子パッケージの端子間の電気的接続の概略底面図である。 本発明の一実施形態による超小型電子パッケージの概略底面図である。 図５ＡのＡ−Ａの線に沿って取られた図５Ａの超小型電子アセンブリの側断面図である。 図５Ａに示す超小型電子素子のうちの１つの概略底面図である。 図５Ａに示す超小型電子素子のうちの１つの代替の実施形態の概略底面図である。 図５Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図５ＡのＡ−Ａ線側断面図である。 図５Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの別のあり得る図５ＡのＡ−Ａ線側断面図である。 超小型電子パッケージの端子間の電気的接続を示す、図５Ｅの超小型電子アセンブリのあり得る概略斜視図である。 単一の列に配列された第１の端子の単一のグリッドを有する別の実施形態による超小型電子パッケージの概略底面図である。 図６Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図６Ａの６Ｂ−６Ｂ線側断面図である。 更に別の実施形態による、第１の端子の、それぞれが２列に配列された２つのグリッドを有する超小型電子パッケージの概略底面図である。 図７Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図７Ａの７Ｂ−７Ｂ線側断面図である。 端子信号割当ての代替のレイアウトを有する図７Ａの超小型電子パッケージの変形形態の図である。 第１の端子の４つのグリッドを有し、各グリッドが２列に配置される、別の実施形態による超小型電子パッケージの概略的な底面図である。 更に別の実施形態による、３つの超小型電子素子を有する超小型電子パッケージの概略底面図である。 別の実施形態による、２つの超小型電子素子を有する超小型電子パッケージの概略底面図である。 図９Ａ又は図９Ｂの線９Ｃ−９Ｃに沿って見た、図９Ａ又は図９Ｂに示されるような超小型電子アセンブリの考えられる側断面図である。 風車構成の４つの超小型電子素子を有する別の実施形態による超小型電子パッケージの概略的な底面図である。 図１０Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図１０Ａの１０Ｂ−１０Ｂ線側断面図である。 ３つの列に配列された第１の端子を有する、図１０Ａの超小型電子パッケージの変形形態の図である。 超小型電子素子の代替のレイアウトを有する図１０Ａの超小型電子パッケージの別の変形形態を示す図である。 第１の端子の、それぞれが２つの列に配列された２つのグリッドを有する、図１０Ａの超小型電子パッケージの更に別の変形形態の図である。 図１１Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図１１Ａの１１Ｂ−１１Ｂ線側断面図である。 第１の端子の、それぞれが３つの列に配列された２つのグリッドを有する、図１１Ａの超小型電子パッケージの変形形態の図である。 超小型電子素子の代替のレイアウトを有する図１１Ａの超小型電子パッケージの別の変形形態を示す図である。 端子信号割当ての代替のレイアウトを有する図１１Ａの超小型電子パッケージの変形形態の図である。 超小型電子素子の代替のレイアウトを有する図１０Ａの超小型電子パッケージの別の変形形態を示す図である。 別の構成の４つの超小型電子素子を有する別の実施形態による超小型電子パッケージの概略的な底面図である。 第１の端子の、それぞれが２つの列に配列された２つのグリッドを有する、図１３Ａの超小型電子パッケージの変形形態の図である。 別の構成の４つの超小型電子素子を有する更に別の実施形態による超小型電子パッケージの概略的な底面図である。 第１の端子の、それぞれが２つの列に配列された２つのグリッドを有する、図１４Ａの超小型電子パッケージの変形形態の図である。 第１の端子の、それぞれが２つの列に配列された４つのグリッドを有する、図１４Ｂの超小型電子パッケージの変形形態の図である。 更に別の実施形態による、単一の平面内に向いた３つの超小型電子素子を有する、超小型電子パッケージの概略底面図である。 単一の平面内に向いた２つの超小型電子素子を有する、別の実施形態による超小型電子パッケージの概略底面図である。 ２列に配置される第１の端子の単一のグリッドを有する図１５Ｂの超小型電子パッケージの変形形態を示す図である。 本発明の実施形態によるシステムを示す概略断面図である。 本発明の実施形態による、システムを示す概略断面図である。
図１に関して説明する例示的な従来の超小型電子パッケージ１１２に鑑みて、本発明者らは、メモリ記憶アレイチップを組み込む超小型電子パッケージ及びそのような超小型電子パッケージを組み込む超小型電子アセンブリの電気的性能を改善するのに役立てることができる、行うことができる改善を認識した。
特に、図２〜図４に示すもの等のアセンブリ内に設けられた場合の超小型電子パッケージの使用に関して改善を行うことができる。図２〜図４において、パッケージ１１２Ａが回路パネルの表面に搭載され、別の同様なパッケージ１１２Ｂが回路パネルの反対側の表面上に、それに向き合って搭載される。パッケージ１１２Ａ、１１２Ｂは通常、機能的及び機械的に互いに同等である。機能的及び機械的に同等なパッケージの他の対１１２Ｃと１１２Ｄ、及び１１２Ｅと１１２Ｆもまた、通常同じ回路パネル１３４に搭載される。回路パネルとそれに取り付けられたパッケージとは、一般にデュアルインラインメモリモジュール（「ＤＩＭＭ」）と呼ばれるアセンブリの一部を形成することができる。対向して搭載されたパッケージの対それぞれにおけるパッケージ、例えばパッケージ１１２Ａ、１１２Ｂは、回路パネルの互いに反対側の表面上のコンタクトに接続し、それぞれの対におけるパッケージ同士が通常それぞれの面積の９０％よりも多く互いに重なるようになっている。回路パネル１３４内のローカル配線は、端子、例えばそれぞれのパッケージ上の「１」、「５」とラベルがついた端子を回路パネル上のグローバル配線に接続する。グローバル配線は、位置Ｉ、ＩＩ、及びＩＩＩ等の回路パネル１３４上の接続位置にいくつかの信号を伝えるのに用いる、バス１３６の信号導体を含む。例えば、パッケージ１１２Ａ、１１２Ｂは、接続位置Ｉに結合したローカル配線によってバス１３６に電気的に接続され、パッケージ１１２Ｃ、１１２Ｄは、接続位置ＩＩに結合したローカル配線によってバスに電気的に接続され、パッケージ１１２Ｅ、１１２Ｆは、接続位置ＩＩＩに結合したローカル配線によってバスに電気的に接続される。
回路パネル１３４は、パッケージ１１２Ａの一方の縁部１１６近くの「１」とラベルがついた端子が回路パネル１３４を貫いてパッケージ１１２Ｂの同じ縁部１１６近くのパッケージ１１２Ｂの「１」とラベルがついた端子に接続する、十文字すなわち「シューレース(shoelace)」パターンと同様に見えるローカル相互接続配線を用いて、パッケージ１１２Ａ、１１２Ｂそれぞれの端子を電気的に相互接続する。しかし、回路パネル１３４に取り付けたパッケージ１１２Ｂの縁部１１６は、パッケージ１１２Ａの縁部１１６から遠い。図２〜図４は、パッケージ１１２Ａの縁部１２２近くの「５」とラベルがついた端子が回路パネル１３４を貫いてパッケージ１１２Ｂの同じ縁部１２２近くのパッケージ１１２Ｂの「５」とラベルがついた端子に接続するということを更に示す。アセンブリ１３８において、パッケージ１１２Ａの縁部１２２はパッケージ１１２Ｂの縁部１２２から遠い。
回路パネルを貫く、それぞれのパッケージ、例えばパッケージ１１２Ａ上の端子と、その反対側に搭載されたパッケージ、すなわちパッケージ１１２Ｂ上の対応する端子との間の接続は、かなり長いものである。図３において更にわかるように、同様の超小型電子パッケージ１１２Ａ、１２１Ｂのそのようなアセンブリにおいて、回路パネル１３４は、バス１３６の信号導体を、バスからの同じ信号がそれぞれのパッケージに送信されることになっている場合には、「１」と印がついたパッケージ１１２Ａの端子及び「１」と印がついたパッケージ１１２Ｂの対応する端子と電気的に相互接続することができる。同様に回路パネル１３４は、バス１３６の別の信号導体を、「２」と印がついたパッケージ１１２Ａの端子及び「２」と印がついたパッケージ１１２Ｂの対応する端子と電気的に相互接続することができる。同じ接続の仕組みを、バスの他の信号導体及びそれぞれのパッケージの対応する端子にも当てはめることができる。
回路パネル１３４上のバス１３６と、パッケージのそれぞれの対、例えば、基板の接続位置Ｉにおけるパッケージ１１２Ａ、１１２Ｂ（図２）、のそれぞれのパッケージとの間のローカル配線は、非終端スタブの形とすることができる。そのようなローカル配線は、比較的長い場合には、場合によっては後述するようにアセンブリ１３８の性能に影響を及ぼす場合がある。さらに、回路パネル１３４はまたローカル配線に、他のパッケージ、すなわちパッケージの対１１２Ｃ及び１１２Ｄ並びにパッケージの対１１２Ｅ及び１１２Ｆの或る特定の端子をバス１３６のグローバル配線に電気的に相互接続するよう求め、そのような配線も、同じようにアセンブリの性能に影響を及ぼす可能性がある。
図４は更に、信号「１」、「２」、「３」、「４」、「５」、「６」、「７」、及び「８」を運ぶよう割り当てられた端子のそれぞれの対の超小型電子パッケージ１１２Ａと１１２Ｂとの間の相互接続を示す。図４においてわかるように、端子の、基板の表面の中央領域１２４内ではなく、列１１４、１１８の全ては各パッケージ１１２Ａ、１１２Ｂそれぞれの縁部１１６、１２２の近くに露出するので、端子の列１１４、１１８が延在する方向１４２を横切る方向１４０に回路パネル１３４を横切るのに必要な配線は、非常に長くなる可能性がある。ＤＲＡＭチップの長さは、それぞれの辺において１０ミリメートルの範囲にすることができるということを認識すれば、或る信号が、２つの対向して搭載されるパッケージ１１２Ａ、１１２Ｂの対応する端子に同じ信号をルーティングするのに必要な、図２〜図４に見られるアセンブリ１３８における回路パネル１３４内のローカル配線の長さは、５ミリメートルから１０ミリメートルの間に及ぶ可能性があり、通常約７ミリメートルとすることができる。
場合によっては、パッケージの端子同士を接続する回路パネル上の非終端配線が比較的長くても、アセンブリ１３８の電気的性能にひどく影響を及ぼすことはない場合がある。しかし、図２に示すように、回路パネルのバス１３６から回路パネルに接続されたパッケージの多数の対のそれぞれに信号を転送する場合、バス１３６からそこに接続されたそれぞれのパッケージ上の端子まで延在するスタブ、すなわちローカル配線の電気長がアセンブリ１３８の性能に潜在的に影響を及ぼすということを本発明者らは認識している。非終端スタブ上の信号反射は、それぞれのパッケージの接続された端子から戻ってバス１３６上へと逆方向に伝わり、したがってバスからパッケージに転送される信号を劣化させてしまう可能性がある。この影響は、現在製造される超小型電子素子を含むいくつかのパッケージについては許容できる場合がある。しかし、高信号切り換え周波数、低電圧スイング信号又はその両方で動作する現在又は将来のアセンブリにおいては、この影響は甚だしくなる可能性がある、ということを本発明者は認識している。これらのアセンブリについては、送信信号のセトリング時間、リンギング、ジッタ、又は符号間干渉が受け入れがたい程度まで増大する場合がある。
本発明者らは、非終端スタブの電気長は通常、回路パネルのバス１３６を、そこに搭載されたパッケージの端子と接続するローカル配線よりも長いということを更に認識している。それぞれのパッケージ内の、パッケージ端子から内部の半導体チップまでの非終端配線によって、スタブ長が増加する。
特定の例において、バス１３６は、ＤＩＭＭ等主流のメモリ記憶アレイ機能を有するアセンブリのコマンド−アドレスバスである。コマンド−アドレスバス１３６は、パッケージ内の回路、例えば、行アドレス及び列アドレスのデコーダ、並びに、もしある場合にはバンク選択回路が使用して、超小型電子パッケージにおける超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置からアドレス指定可能メモリ位置を決定することができる、超小型電子パッケージに転送されるアドレス情報を運ぶように構成することができる。コマンド−アドレスバス１３６は、接続位置、例えば、図２に示す位置Ｉ、ＩＩ、及びＩＩＩに上述のアドレス情報を運ぶように構成することができる。この上述のアドレス情報は次に、ローカル配線によって、そこにパッケージ１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄ、１１２Ｅ及び１１２Ｆが接続される回路パネルの互いに反対側の表面上のパネルコンタクトのそれぞれの組に分配することができる。
特定の例において、超小型電子素子がＤＲＡＭチップであるかＤＲＡＭチップを含む場合、コマンド−アドレスバス１３６は、超小型電子パッケージに転送される超小型電子素子のコマンド−アドレスバスの１群の信号、すなわちコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成することができ、このコマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号を含み、このクロック信号は、アドレス信号をサンプリングするのに用いるクロックである。クロック信号はさまざまなタイプとすることができるが、一実施形態において、これらの端子が運ぶクロック信号は、差動又は真の及び補完クロック信号として受け取られる差動クロック信号の１つ又は複数の対とすることができる。
したがって、本明細書において説明する本発明の或る特定の実施形態は、そのような第１のパッケージ及び第２のパッケージが回路パネル、例えば回路基板、モジュール基板若しくはカード、又はフレキシブル回路パネル、の互いに反対側の表面上に互いに対向して搭載される場合にスタブの長さを短くできるように構成した、超小型電子パッケージを提供する。回路パネル上に互いに対向して搭載される第１の超小型電子パッケージ及び第２の超小型電子パッケージを組み込むアセンブリは、それぞれのパッケージ間のスタブ長を著しく低減することができる。これらの電気的接続の長さを低減することによって、回路パネル及びアセンブリにおけるスタブ長を低減することができ、それが、第１のパッケージ及び第２のパッケージの両方において第１の端子によって運ばれ超小型電子素子に転送される上述の信号について、なかでもセトリング時間、リンギング、ジッタ、又は符号間干渉の低減等、電気的性能の改善に役立つことができる。さらに、回路パネルの構造の単純化、又は回路パネルの設計若しくは製造の複雑性及びコストの低減等、他の利点もまた得ることを可能にすることができる。
本発明の或る特定の実施形態は、超小型電子素子、例えば半導体チップ又は半導体チップのスタックした配列が主としてメモリ記憶アレイ機能を提供するように構成された、パッケージ又は超小型電子アセンブリを提供する。そのような超小型電子素子において、メモリ記憶アレイ機能を提供するように構成され、すなわち組み立てられ他のデバイスと相互接続された、内部の能動素子、例えばトランジスタの数は、いかなる他の機能を提供するように構成された能動素子の数よりも多い。したがって、一例において、ＤＲＡＭチップ等の超小型電子素子は、その主要な又は唯一の機能としてメモリ記憶アレイ機能を有することができる。代替的に、別の例において、そのような超小型電子素子は、混合した使用法を有することができ、メモリ記憶アレイ機能を提供するように構成した能動素子を組み込むことができ、また、なかでもプロセッサ機能又は信号プロセッサ若しくはグラフィックスプロセッサの機能等、別の機能を提供するように構成された他の能動素子も組み込むことができる。この場合、超小型電子素子は依然として、メモリ記憶アレイ機能を提供するように構成された能動素子の数を超小型電子素子のいかなる他の機能よりも多く有することができる。
一実施形態において、パッケージの端子は、超小型電子アセンブリから離れる方を向く基板又は誘電層の第２の表面の中央領域に配置された第１の端子を含むことができ、中央領域は、基板又は誘電層の第１の周縁部及び第２の周縁部に隣接する周辺領域間に配置される。中央領域は、端子の平行な列のうちの隣接する列間の最小ピッチの３．５倍以下の幅になるようにすることができる。
本発明の或る特定の実施形態において、中央領域における第１の端子は、超小型電子パッケージに転送される超小型電子素子のコマンド−アドレスバスの１群の信号、すなわちコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成され、このコマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号を含み、このクロック信号は、アドレス信号をサンプリングするのに用いるクロックである。クロック信号はさまざまなタイプとすることができるが、一実施形態において、これらの端子が運ぶクロック信号は、差動又は真の及び補完クロック信号として受け取られる差動クロック信号の１つ又は複数の対とすることができる。
回路パネル、例えばプリント回路基板、モジュールカード等の上で、コマンド−アドレスバスのこれらの上述の信号、すなわちコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号を、並列でそこに接続された多数の超小型電子パッケージ、特に回路パネルの互いに反対側の表面に搭載された第１の超小型電子パッケージ及び第２の超小型電子パッケージに、バスにより伝達することができる。本明細書における或る特定の実施形態について、コマンド−アドレスバス信号を運ぶ端子を、超小型電子パッケージの縁部近くの周辺領域内にではなくパッケージ表面の中央領域内に配置することによって、回路パネル上のコマンド−アドレスバス１３６（図２）から超小型電子パッケージが電気的に接続される回路パネルの表面上の個々の接続位置に信号を運ぶのに用いられるスタブ長を低減することができる。これらの電気的接続の長さを低減することによって、回路パネル及びアセンブリにおけるスタブ長を低減することができ、それが、第１のパッケージ及び第２のパッケージの両方において第１の端子によって運ばれ超小型電子素子に転送される上述の信号について、なかでもセトリング時間、リンギング、ジッタ、又は符号間干渉の低減等、電気的性能の改善に役立つことができる。さらに、回路パネルの構造の単純化又は回路パネルの設計若しくは製造の複雑性及びコストの低減等、他の利点もまた得ることを可能にすることができる。
いくつかの実施形態において、超小型電子パッケージは、上述のコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成された、中央領域における端子の４列以下の列を有することができる。或る特定の実施形態において、そのような端子の列が２列のみ存在することができる。他の実施形態において、そのような端子は１列のみ存在することができる。
さらに、超小型電子パッケージのそれぞれの対が接続される接続位置間の、第１の端子によって運ばれる上述の信号、例えばコマンド−アドレスバス信号から信号をルーティングするのに必要な回路パネル上の配線のルーティング層の数を減らすことを可能にすることができる。具体的には、そのような信号を回路パネルに沿ってルーティングするのに必要なルーティング層の数は、場合によっては、４つ以下のルーティング層まで減らすことができる。特定の例において、そのような信号を回路パネルに沿ってルーティングするのに必要なルーティング層の数は、場合によっては、４つ、２つ、又は１つのルーティング層まで減らすことができる。しかし、回路パネル上に、上述のアドレス又はコマンド−アドレスバス信号を運ぶルーティング層の数よりも多い数の、他の信号を運ぶルーティング層が存在することができる。
超小型電子パッケージはまた、第１の端子以外の第２の端子も有することができ、そのような端子は通常、上述のコマンド−アドレスバス信号端子以外の信号を運ぶように構成されている。一実施形態において、そのような第２の端子は、周辺領域のうちの１つ又は複数において配置することができ、データ信号を運ぶように構成することができる。例えば、第２の端子は、データマスク及び並列終端をオン又はオフするのに用いる終端レジスタへのＯＤＴすなわち「オンダイターミネーション」信号だけではなく、超小型電子素子への及び／又はそこからの一方向又は双方向のデータ信号、並びにデータストローブ信号を運ぶのに用いる端子を含むことができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、及び接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子によって運ぶことができる。これらの信号又は基準電位のいずれも、第１の端子によって運ぶ必要はない。いくつかの実施形態において、上述のアドレス又はコマンド−アドレスバス信号以外の信号を運ぶように構成したいくつかの又は全ての端子を第２の端子として配置することが可能であり、パッケージ上のどちらの位置であっても配置することができる。
本明細書における本発明の実施形態は、その中に２つ以上の半導体チップ、すなわち、超小型電子素子を有するパッケージを提供する。多チップパッケージは、その中にあるチップを、なかでも、ボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイ等の端子のアレイを通してそのパッケージが電気的に、かつ機械的に接続される場合がある回路パネル、例えば、プリント配線板に接続するのに必要とされる面積又は空間の量を削減することができる。そのような接続空間は、小型又はポータブル計算デバイス、例えば、通常パーソナルコンピュータの機能と広範な世界への無線接続性とを併せ持つ「スマートフォン」又はタブレット等のハンドヘルドデバイスでは特に制限される。マルチチップパッケージは、高度な高性能ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ、例えば、ＤＤＲ３タイプＤＲＡＭチップ及びその後続製品等の、大量の相対的に安価なメモリをシステムが利用できるようにするのに特に役に立つ可能性がある。
マルチチップパッケージを接続するのに必要とされる回路パネルの面積の量は、パッケージ内の２つ以上のチップに至る途中に、少なくともいくつかの信号がその中を通って進行する共通端子をパッケージ上に設けることによって削減することができる。しかしながら、高性能動作をサポートしながら、それを果たすには課題がある。無終端スタブに起因した信号の望ましくない反射等の望ましくない影響を回避するには、バス１３６（図２）等の、パッケージの外面にある端子を回路パネル上のグローバル配線と電気的に接続する回路パネル上のトレース、ビア、及び他の導体は長すぎてはならない。放熱も、高度なチップにとって課題を提示し、そのため、各チップの大きな平坦面のうちの少なくとも１つは、ヒートスプレッダに結合されるか、又は設置されたシステム内の流れ若しくは空気に暴露されるか若しくは熱連通していることが望ましい。以下に説明するパッケージは、これらの更なる目標に役立つことができる。
本明細書における本発明の実施形態は、アセンブリ上の信号のスタブ長を低減する方法を提供することができる。したがって、パッケージ内の多数のチップの対応するコンタクトを、パッケージの外部の構成要素、例えばプリント回路基板等の回路パネル、外部の超小型電子素子、又はその他の構成要素と接続するように構成したパッケージの単一の共通端子と電気的に接続することができ、複数のそのような超小型電子パッケージを、回路パネルの互いに反対側の表面に搭載することができる。
例えば、第１の超小型電子パッケージ１０ａの第１の列の第１の端子２５ａを第２の超小型電子パッケージ１０ｂの第１の列の対応する第１の端子に電気的に接続する回路パネル６０（図５Ｅ）上のスタブの電気長は、それぞれのパッケージ上の第１の端子の最小ピッチの７倍よりも小さく、例えば第１の端子の隣接する列のピッチの７倍よりも小さくすることができる。言い換えれば、回路パネル６０の第１の表面及び第２の表面において露出した１対の電気的に結合した第１のパネルコンタクト６５ａ及び第２のパネルコンタクト６５ｂを回路パネル上のコマンド−アドレスバスの対応する信号導体に接続する導電性素子の全部合わせた合計の長さは、パネルコンタクトの最小ピッチの７倍よりも小さくすることができる。更に別の例において、第１の超小型電子パッケージ１０ａの第１の端子２５ａと第２の超小型電子パッケージ１０ｂの対応する第１の端子との間の接続の電気長は、第１の表面６１と第２の表面６２との間の回路パネル６０の厚さとほぼ同じにすることができる。
図５Ａ及び図５Ｂは、そのような第１のパッケージ及び第２のパッケージが回路パネル、例えば回路基板、モジュール基板若しくはカード、又はフレキシブル回路パネルの互いに反対側の表面上に互いに向かい合って搭載された場合にスタブ長を低減することができるように構成された、特定のタイプの超小型電子パッケージ１０を示す。図５Ａ及び図５Ｂにおいてわかるように、超小型電子パッケージ１０は、パッケージング構造、例えば互いに反対側の第１の表面２１及び第２の表面２２を有する基板２０を含むことができる。第１の表面２１及び第２の表面２２は互いに反対側の方向を向いており、したがって、互いに対して反対側にあり、「互いに反対側の表面」である。
図５Ａにおいて、及び本明細書において説明する他の超小型電子パッケージの概略底面図の全てにおいて、基板２０及び端子グリッドを透明で示す。これは、基板の平面に平行なｘ−ｙ方向において超小型電子素子に対して基板及び端子グリッドの位置を依然として示しながら、超小型電子素子の相対的な場所が底面図からよりはっきりと見ることができるようにするように行われている。
場合によっては、基板２０は、（基板の第１の表面２１に対して平行な方向の）基板の平面において低い熱膨張係数（「ＣＴＥ（coefficient of thermal expansion）」）、すなわち、１２パーツパーミリオン／摂氏温度（以下、「ｐｐｍ／℃」）未満のＣＴＥを有する材料から本質的になることができ、半導体材料、例えばシリコン、又はセラミック材料若しくは二酸化シリコン、例えばガラス等の誘電体材料等から本質的になることができる。代替的に、基板２０は、シート状基板を含むことができ、このシート状基板は、ポリイミド、エポキシ樹脂、熱可塑性物質、熱硬化プラスチック等の高分子材料、又は他の適した高分子材料から本質的になることもできるか、又はなかでもＢＴ樹脂（ビスマレイミドトリアジン）のガラス強化構造又はＦＲ４等のエポキシ樹脂ガラス等の合成高分子無機材料を含むか又はそれらの材料から本質的になる。一例では、そのような基板２０は、基板の平面、すなわちその表面に沿った方向において３０ｐｐｍ／℃未満のＣＴＥを有する材料から本質的になることができる。
図５Ａ及び図５Ｂにおいて、基板２０の第１の表面２１に対して平行な方向は、本明細書では「水平」方向又は「横」方向と呼ばれるのに対して、第１の表面に対して垂直な方向は、本明細書では、上向き方向又は下向き方向と呼ばれ、本明細書では、「垂直」方向とも呼ばれる。本明細書で言及するこれらの方向は、言及する構造の基準系におけるものである。したがって、これらの方向は、重力基準系における通常の「上」方向又は「下」方向に対して任意の向きにあることができる。
１つの特徴部が別の特徴部よりも「表面の上方において」高い高さに配置されているという記述は、その１つの特徴部が表面から同じ直交方向においてその別の特徴部よりも大きく離れた距離にあることを意味する。逆に、１つの特徴部が別の特徴部よりも「表面の上方において」低い高さに配置されているという記述は、その１つの特徴部が表面から同じ直交方向においてその別の特徴部よりも小さく離れた距離にあることを意味する。
少なくとも１つの開口部２６が、基板２０の第１の表面２１と第２の表面２２との間に延在することができる。図５Ａに見て取ることができるように、基板２０は、当該基板を貫通して延在する４つの開口部２６を有することができる。開口部２６のうちの開口部２６ａ、２６ｂの最長寸法は、第１の軸２９ａ及び第２の軸２９ｂ（総称して軸２９）を規定することができる。図５Ａに示す例では、第１の軸２９ａ及び第２の軸２９ｂは互いに平行とすることができる。第１の軸２９ａ及び第２の軸２９ｂは、軸２９ａと２９ｂとの間に置かれた、基板２０の第２の表面２２の中央領域２３を規定することができる。基板２０の第２の表面２２の周辺領域２８は、中央領域２３の外側に位置することができる。そのような周辺領域２８は、基板２０の第２の表面２２の中央領域２３と、対向する第１の縁部２７ａ及び第２の縁部２７ｂとの間に延在することができる。
開口部２６のうちの第３の開口部２６ｃ及び第４の開口部２６ｄの最も長い寸法は、第１の軸２９ａ及び第２の軸２９ｂを横切る（すなわち、それらの軸と交差するような）第３の軸２９ｃ及び第４の軸２９ｄを規定することができる。第３の軸２９ｃ及び第４の軸２９ｄは互いに平行にすることができる。一例では、第３の軸２９ｃ及び第４の軸２９ｄは、第１の軸２９ａ及び第２の軸２９ｂと直交することができる。特定の実施形態では、第３の軸２９ｃ及び第４の軸２９ｄは、基板２０の第２の表面２２の中央領域２３の境界を与えることができ、それにより、基板２０の第２の表面２２の周辺領域２８’が、基板の対向する縁部と第３の軸及び第４の軸との間に存在することができる。
基板２０は、当該基板の表面において露出した複数の端子２５、例えば、導電性パッド、ランド、又は導電性ポストを有することができる。図５Ｂに見ることができるように、そのような端子２５は、基板２０の第２の表面２２において露出することができる。端子２５は、超小型電子パッケージ１０と外部の構成要素の対応する導電性素子との接続用の端点として機能することができる。この外部の構成要素は、なかでも、回路パネル、例えば、プリント配線板、フレキシブル回路パネル、ソケット、他の超小型電子アセンブリ若しくはパッケージ、インタポーザ、又は受動構成要素アセンブリ（例えば、図５Ｅ及び図５Ｆに示す回路パネル）等である。一例では、そのような回路パネルは、マザーボード又はＤＩＭＭモジュールボードとすることができる。
超小型電子パッケージ１０は、外部の構成要素との接続用の端子２５に取り付けられた接合ユニット１１を備えることができる。この接合素子ユニット１１は、例えば、はんだ、スズ、インジウム、共晶組成、若しくはそれらの組み合わせ等のボンドメタル又は導電性ペースト若しくは導電性接着剤等の別の接合材料の塊とすることができる。特定の実施形態では、端子２５と外部の構成要素（例えば、図５Ｅに示す回路パネル６０）のコンタクトとの間の接合部は、所有者が共通する米国特許出願第１３／１５５，７１９号及び第１３／１５８，７９７号に記載されているような導電性マトリックス材を含むことができる。これらの米国特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。特定の実施形態では、これらの接合部は、これらの米国特許出願に記載されているものと同様の構造を有することもできるし、これらの米国特許出願に記載されているような方法で形成することもできる。
導電性素子が構造体の表面「において露出する」という記述は、この開示において用いられるとき、その導電性素子が、表面に対して垂直な方向に、構造体の外側からその表面に向かって移動する理論的な点との接触に利用可能であることを示す。したがって、構造体の表面において露出する端子又は他の導電性素子は、そのような表面から突出することもできるし、そのような表面と同一平面をなすこともできるし、そのような表面に対して陥凹して、構造体内の孔又は窪みを通じて露出することもできる。
端子２５は、基板２０の第２の表面２２の中央領域２３において露出した第１の端子２５ａと、第２の表面の周辺領域２８のうちの少なくとも１つにおいて露出した第２の端子２５ｂとを含むことができる。本発明の或る特定の実施形態において、第１の端子２５ａは、コマンド−アドレスバスの或る特定の信号、すなわち、具体的には、超小型電子パッケージ１０においてダイナミックメモリ記憶機能を提供するように構成された超小型電子素子３０（後述）のアドレス信号の１組の全てを運ぶように構成することができる。
例えば、超小型電子素子３０がＤＲＡＭ半導体チップを含むかＤＲＡＭ半導体チップである場合、第１の端子２５ａは、パッケージ内の回路が、例えば、行アドレス及び列アドレスのデコーダ、並びにもしある場合にはバンク選択回路が使用して、パッケージにおける超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置からアドレス指定可能メモリ位置を決定することができる、超小型電子パッケージ１０に転送される十分なアドレス情報を運ぶように構成することができる。特定の実施形態において、第１の端子２５ａは、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１０内のそのような回路が用いるアドレス情報の全てを運ぶように構成することができる。
そのような実施形態の変形形態において、第１の端子２５ａは、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１０内のそのような回路が用いるアドレス情報の大部分を運ぶように構成することができ、その場合には、超小型電子パッケージ上の上述の第２の端子２５ｂのうちの少なくともいくつか等、他の端子が、アドレス情報の残りの部分を運ぶように構成される。そのような変形形態において、特定の実施形態において、第１の端子２５ａは、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１０内のそのような回路が用いるアドレス情報の３／４以上を運ぶように構成することができる。
特定の実施形態において、第１の端子２５ａはチップセレクト情報、例えば、チップ内のメモリ記憶位置にアクセスするために超小型電子パッケージ１０内の特定のチップを選択するのに利用できる情報を運ぶように構成されない場合がある。別の実施形態において、第１の端子２５ａのうちの少なくとも１つは、実際にチップセレクト情報を運ぶことができる。
通常、超小型電子パッケージ１０内の超小型電子素子３０がＤＲＡＭチップを含む場合には、一実施形態におけるアドレス信号は、パッケージの外部の構成要素、例えば、後述の回路パネル６０等の回路パネルからパッケージに転送される全てのアドレス信号を含むことができ、それを用いて超小型電子パッケージ内のランダムアクセスアドレス指定可能メモリ位置を決定してそこに読み取りアクセス、又は読み取りアクセス又は書き込みアクセスのどちらかを行う。
第２の端子２５ｂのうちの少なくともいくつかは、第１の端子２５ａによって運ばれるアドレス信号以外の信号を運ぶように構成することができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、並びに接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子２５ｂによって運ぶことができる。本明細書において参照される実施形態のいずれにおいても、別段の記載がないがない限り、これらの信号又は基準電位のいずれも、第１の端子２５ａによって運ぶ必要はない。
特定の実施形態において、第１の端子２５ａのそれぞれは、超小型電子素子３０のうちの少なくとも１つの超小型電子素子の動作モードを制御する情報を運ぶように構成することができる。より具体的には、第１の端子２５ａは、超小型電子パッケージ１０に転送されるコマンド信号及び／又はクロック信号の特定の１組の全てを運ぶように構成することができる。そのような実施形態において、第１の端子２５ａは、外部の構成要素から超小型電子パッケージ１０に転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成することができ、このコマンド信号は、行アドレスストローブ、列アドレスストローブ、及びライトイネーブルを含む。
超小型電子素子のうちの１つ又は複数がダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）半導体チップ又はＤＲＡＭチップのアセンブリによって提供されるもの等のダイナミックメモリ記憶アレイ機能を提供するように構成される一実施形態においては、コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号である。ＯＤＴ（オンダイターミネーション）、チップセレクト、クロックイネーブル等の他の信号は、第１の端子２５ａが運ぶ必要のあるコマンド信号の一部ではない。クロック信号は、アドレス信号をサンプリングするのに超小型電子素子のうちの１つ又は複数が用いるクロックとすることができる。例えば、図５Ａにおいて見られるように、 第１の端子２５ａは、アドレス信号Ａ０〜Ａ１５（Ａ０及びＡ１５を含む）、及びバンクアドレス信号ＢＡ０、ＢＡ１及びＢＡ２だけでなく、クロック信号ＣＫ及びＣＫＢ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ、及びライトイネーブル信号ＷＥも含むことができる。
この実施形態において、第２の端子２５ｂのうちの少なくともいくつかは、第１の端子２５ａによって運ばれるコマンド信号、アドレス信号、及びクロック信号以外の信号を運ぶように構成することができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、並びに接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子２５ｂによって運ぶことができる。本明細書において参照される実施形態のいずれにおいても、別段の記載がないがない限り、これらの信号又は基準電位のいずれも、第１の端子２５ａによって運ぶ必要はない。
別の実施形態において、超小型電子素子のうちの１つ又は複数が、例えばＮＡＮＤフラッシュメモリ等、ＤＲＡＭ以外についての技術において実施されるメモリ記憶アレイ機能を提供するように構成される場合には、第１の端子２５ａが運ぶ必要のある特定のコマンド信号は、ＤＲＡＭの場合に運ぶ必要のあるライトイネーブル、アドレスストローブ、及び列アドレスストローブ信号の群以外の、信号の異なる１組とすることができる。
図５Ａ及び図５Ｂに示す例等の特定の例において、第２の端子２５ｂは、周辺領域２８のそれぞれにおける少なくとも１つの列内に配置することができる。更なる第２の端子２５ｂを、周辺領域２８’のそれぞれにおける少なくとも１つの列内に配置することができる。一実施形態において、アドレス信号以外の信号を運ぶように構成された第２の端子２５ｂのうちの少なくともいくつかは、基板２０の第２の表面２２の中央領域２３内に露出することができる。一例において、コマンド信号、アドレス信号、及びクロック信号以外の信号を運ぶように構成された第２の端子２５ｂのうちの少なくともいくつかは、基板２０の第２の表面２２の中央領域２３内に露出することができる。
図面において、図５Ａ及び図５Ｂに示す第２の端子２５ｂ等、第２の端子の特定の構成を示すが、図示の特定の構成は例示の目的のためであり、限定するよう意図するものではない。例えば、第２の端子２５ｂは、電源又は接地信号に接続するように構成される端子も含むことができる。第２の端子２５ｂをそれぞれ２列の４つのグリッドに配列して示すが、それぞれのグリッドにおける第２の端子２５ｂは３列に配列することができ、例えば、図示しない第３の列は、電源又は接地に接続するように構成されるいくつかの第２の端子を含む。
基板２０は更にオプションで、第１の表面２１及び／又は第２の表面２２の上に重なる誘電層１２を含むことができる。図５Ｂに示すように、誘電層１２は、基板の第２の表面２２の上に重なることができる。そのような誘電層１２は、導電性素子２４等の導電性素子及び端子２５を基板２０から絶縁することが必要であれば、そのような絶縁を行うことができる。この誘電層１２は、基板２０の「パッシベーション層」と呼ぶことができる。誘電層１２は、無機又は有機の誘電材料又はその両方を含むことができる。誘電層１２は、電着したコンフォーマルコーティング又はその他の誘電材料、例えばフォトイメージング可能なポリマー材料、例えばはんだマスク材料を含むことができる。特定の例において、誘電層１２は、引用することによってその開示内容が本明細書の一部をなす米国特許第５，６７９，９７７号において記載されているものと同様の構造及び機能を有するエラストマー材料等のコンプライアントな材料から作製される層とすることができる。
本明細書において説明する実施形態において、基板２０の第１の表面２１又は第２の表面２２の上に重なる誘電層１２は、基板の厚さよりも実質的に薄い厚さを有することができ、それにより、誘電層のＣＴＥが基板材料のＣＴＥよりも実質的に大きい場合であっても、基板材料のＣＴＥとほぼ等しい有効ＣＴＥを基板が有することができる。一例において、基板２０は１２ｐｐｍ／℃よりも小さい有効ＣＴＥを有することができる。
超小型電子パッケージ１０はまた、それぞれ基板２０の第１の表面２１に面する前面３１を有する複数の超小型電子素子３０を含むことができる。一例において、超小型電子素子３０のうちの１つ又は複数は、それぞれメモリ記憶アレイ機能を有するベアチップ又は超小型電子ユニットとすることができる。しかし特定の例において、超小型電子素子３０のうちの１つ又は複数は、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイ等のメモリ記憶素子を組み込むこともできるし、又は、ＤＲＡＭ記憶アレイ（例えば、ＤＲＡＭ集積回路チップ）として主として機能するように構成することもできる。後者の場合、第１の超小型電子素子及び第２の超小型電子素子のうちの１つ又は複数は、メモリ記憶アレイ機能を提供するように構成された能動素子、例えばトランジスタの数をいかなる他の機能よりも多く有することができる。「メモリ記憶素子」とは、本明細書において用いられるとき、電気インタフェースを介してデータをトランスポート等するように、データを記憶及び検索するのに使用可能な回路部とともにアレイに配置された多数のメモリセルを指す。特定の例では、超小型電子パッケージ１０は、シングルインラインメモリモジュール（「ＳＩＭＭ」）又はデュアルインラインメモリモジュール（「ＤＩＭＭ」）に含めることができる。
本明細書において説明する実施形態のいずれにおいても、超小型電子素子３０のうちの１つ又は複数は、以下の技術、すなわち、なかでもＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ（登録商標）（「抵抗変化型ＲＡＭ」又は「抵抗変化型ランダムアクセスメモリ」）、相変化メモリ（「ＰＣＭ」）、例えばトンネル接合デバイスを具体化するもの等の磁気抵抗変化型ランダムアクセスメモリ、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）、スピントルクＲＡＭ、又は連想メモリのうちの１つ又は複数において実施することができる。
特定の例では、メモリ記憶素子を備える超小型電子素子３０は、少なくともメモリ記憶アレイ機能を有することができるが、この超小型電子素子は、フル機能メモリチップでない場合がある。そのような超小型電子素子は、それ自体バッファリング機能を有しない場合があるが、超小型電子素子のスタック内の他の超小型電子素子に電気的に接続される場合があり、そのスタック内の少なくとも１つの超小型電子素子が、バッファリング機能を有する（バッファリング超小型電子素子は、バッファチップ、フル機能メモリチップ、又はコントローラチップとすることができる）。
他の例では、本明細書において説明するパッケージの任意のものにおける超小型電子素子のうちの１つ又は複数が、例えば、フラッシュメモリ、ＤＲＡＭ又は他のタイプのメモリ等のメモリ記憶アレイ機能を提供するように構成された能動デバイス、例えばトランジスタの数を、他のいずれの機能よりも多く有することができるという点で、超小型電子素子のうちの１つ又は複数は主としてメモリ記憶アレイ機能を提供するように構成することができ、別の超小型電子素子又は主として論理機能を提供するように構成された「論理チップ」とともにパッケージ内に配置することができる。特定の実施形態では、論理チップは、マイクロプロセッサ又は他の汎用計算素子等の、プログラマブル又はプロセッサ素子とすることができる。その論理チップは、マイクロコントローラ素子、グラフィックスプロセッサ、浮動小数点プロセッサ、コプロセッサ、デジタルシグナルプロセッサ等とすることができる。特定の実施形態では、論理チップは、ハードウェア状態機械機能を主に実行することができるか、又はそうでない場合、特定の機能若しくは目的を果たすように別の方法でハードコード化することができる。代替的には、論理チップは、特定用途向け集積回路（「ＡＳＩＣ」）又はフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）チップとすることができる。そのような変形形態では、その際、パッケージは「システムインパッケージ」（「ＳＩＰ」）とすることができる。
別の変形形態では、本明細書において説明されるパッケージのうちの任意のものにおける超小型電子素子は、同じ超小型電子素子内に共に埋め込まれた１つ又は複数の関連するメモリ記憶アレイを有するプログラマブルプロセッサ等の、その中に埋め込まれた論理機能及びメモリ機能を併せ持つことができる。そのような超小型電子素子は、プロセッサ等の論理機能が、メモリ記憶アレイ、又は特殊化した機能の場合があるいくつかの他の機能を実行する回路等の他の回路とともに埋め込まれるという点で、「システムオンチップ」（「ＳＯＣ」）と呼ばれる場合もある。
各超小型電子素子３０は、その前面３１において露出する複数の導電性コンタクト３５を有することができる。図５Ｃ及び図５Ｄに示すように、各超小型電子素子３０のコンタクト３５は、前面のエリアの中央部分を占有する前面３１の中央領域３７に配置される１つ（図５Ｃ）又は複数（図５Ｄ）の列３６に配置することができる。中央領域３７は、例えば、超小型電子素子３０の対向する周縁部３２ａ、３２ｂ間の最短距離の中央３分の１を含む前面３１のエリアを占有することができる。図５Ｃに示す特定の例において、各超小型電子素子３０のコンタクト３５が、超小型電子素子の中央領域３７において配列される場合には、超小型電子素子を二等分する軸３９に沿ってコンタクトを配列することができる。図５Ｂに示すように、各超小型電子素子３０のコンタクト３５は、開口部２６のうちの少なくとも１つと位置合わせすることができる。
そのような超小型電子素子３０の１タイプにおいて、素子コンタクト３５のうちのいくつかのコンタクトのそれぞれ１つは、超小型電子素子に供給される複数のアドレス信号のそれぞれのアドレス信号を専門に受け取る。この場合、そのようなコンタクト３５のそれぞれは、外部から超小型電子素子３０に供給される複数のアドレス信号のうちのそれぞれのアドレス信号１つを受け取ることができる。
このタイプの超小型電子素子３０の特定の一例において、それぞれの超小型電子素子が用いるクロックの縁部に対して、すなわち、異なる第１の電圧状態と第２の電圧状態との間でのクロックの遷移で、素子コンタクト３５において存在する複数のアドレス信号のそれぞれをサンプリングすることができる。すなわち、それぞれのアドレス信号は、クロックのより低電圧の状態とより高電圧の状態との間の立ち上がり遷移において、又は、クロックのより高電圧の状態とより低電圧の状態との間の立ち下がり遷移においてサンプリングすることができる。したがって、複数のアドレス信号はクロックの立ち上がり遷移において全てサンプリングすることもできるし、そのようなアドレス信号はクロックの立ち下がり遷移において全てサンプリングすることもできるし、又は、別の例において、素子コンタクト３５のうちの１つにおけるアドレス信号は、クロックの立ち上がり遷移においてサンプリングすることができ、別の１つの外部のコンタクトにおけるアドレス信号は、クロックの立ち下がり遷移においてサンプリングすることができる。
主としてメモリ記憶アレイ機能を提供するように構成した、別のタイプの超小型電子素子３０において、その上のアドレスコンタクトのうちの１つ又は複数を多重方式で用いることができる。この例において、それぞれの超小型電子素子３０の特定の素子コンタクト３５は、外部から超小型電子素子に供給される２つ以上の互いに異なる信号を受け取ることができる。したがって、第１のアドレス信号は異なる第１の電圧状態と第２の電圧状態との間のクロックの第１の遷移（例えば、立ち上がり遷移）において、特定のコンタクト３５においてサンプリングすることができ、第１のアドレス信号以外の信号は、第１の電圧状態と第２の電圧状態との間のクロックの、第１の遷移と反対の第２の遷移（例えば、立ち下がり遷移）において、特定のコンタクトにおいてサンプリングすることができる。
そのような多重方式において、それぞれの超小型電子素子３０の同じ素子コンタクト３５上で、クロックの同じサイクル内で２つの異なる信号を受け取ることができる。特定の場合において、この方法でのマルチプレクシングによって、それぞれの超小型電子素子３０の同じ素子コンタクト３５上で、同じクロックサイクル内で第１のアドレス信号とそれとは異なる信号とを受け取ることができる。更に別の例において、この方法でのマルチプレクシングによって、第１のアドレス信号と、異なる第２のアドレス信号とを、それぞれの超小型電子素子３０の同じ素子コンタクト３５上で同じクロックサイクル内で受け取ることができる。
特定の例において、それぞれの超小型電子素子３０は超小型電子素子のうちの他のものと機能的及び機械的に同等にすることができ、それにより、それぞれの超小型電子素子が、同じ機能を有する前面３１において露出した導電性コンタクト３５の同じパターンを有することができるが、それぞれの超小型電子素子の長さ、幅、及び高さの特定の寸法は他の超小型電子素子と異なることができる。
図５Ａ及び図５Ｂに示す具体的な配列において、超小型電子パッケージ１０は、第２の端子２５ｂ等、それぞれが超小型電子素子３０のうちの特定の１つに専用の、パッケージの２つ以上の端子２５を介してではなく、パッケージの共通の第１の端子２５ａを介して、多数の超小型電子素子３０に共通の信号をルーティングするように構成することができる。このようにして、そこに超小型電子パッケージ１０を接続することができる回路パネル（例えば図５Ｅに示す回路パネル６０）上のコンタクトの数を低減することを可能にすることができる。さらに、コンタクト、金属化ビア、及び回路パネル上の超小型電子パッケージ１０の下にあるルーティング層の数を低減することを可能にすることができ、それによって回路パネルの設計を単純化することができ、その製造の複雑性及びコストを低減することができる。
図５Ａに示すように、超小型電子パッケージ１０の第１の端子２５ａは、基板２０の第２の表面２２の中央領域２３における１つ又は複数のグリッド１５の場所に配列した第１の端子の１つ又は複数の組内に配置することができる。１つのグリッド１５の各場所に配列した第１の端子２５ａのそれぞれの組は、第１の端子の１つ又は複数の列１６を含むことができる。図５Ａに示すように、グリッド１５の場所の全ては、第１の端子２５ａのうちの対応するものによって占有することができる。代替的に（図示せず）、グリッド１５の場所のうちの少なくとも１つは、第１の端子２５ａによって占有されない場合がある。例えば、第１の端子２５ａによって占有されていないそのような場所は、第２の端子２５ｂによって占有することもできるし、そのような場所は、いかなる端子によっても占有しないこともできる。図５Ａに示すように、超小型電子パッケージ１０は、第１の端子２５ａの２つの平行な列１６を含むことができる。そのような列１６は、第１の開口部２６ａ及び第２の開口部２６ｂの軸２９に平行に向けることができる。代替的には、例えば、図９Ａに示されるように、第１の端子２５ａの列１６は、第１の開口部２６ａ及び第２の開口部２６ｂの軸２９に対して垂直に向けることができる。
超小型電子パッケージ１０の第２の端子２５ｂは、基板２０の第２の表面２２の周辺領域２８及び／又は２８’における１つ又は複数のグリッド１７の場所に配列した第２の端子の１つ又は複数の組内に配置することができる。１つのグリッド１７の場所に配列した第２の端子２５ｂのそれぞれの組は、第２の端子の１つ又は複数の列１８を含むことができる。図５Ａに示すように、グリッド１７の場所の全ては、第２の端子２５ｂのうちの対応するものによって占有することができる。代替的に（図示せず）、グリッド１７の場所のうちの少なくとも１つは、第２の端子２５ｂによって占有されない場合がある。図５Ａに示すように、超小型電子パッケージ１０のそれぞれのグリッド１７は、第２の端子２５ｂの２つの平行な列１８を含むことができる。そのような列１８は、図５Ａに示すようにそれぞれの隣接する開口部２６の軸２９に平行に向けることができる。例えば、図５Ａに示される第１のグリッド１７ａ、第２のグリッド１７ｂ、第３のグリッド１７ｃ及び第４のグリッド１７ｄのそれぞれにおける列１８は、それぞれの第１の軸２９ａ、第２の軸２９ｂ、第３の軸２９ｃ及び第４の軸２９ｄに対して平行に向けることができる。
一実施形態において、アドレス信号以外の信号を運ぶように構成された第２の端子２５ｂのうちの少なくともいくつかは、第１の端子２５ａも含むグリッド１５内の場所に配列することができる。一例において、コマンド信号、アドレス信号、及びクロック信号以外の信号を運ぶように構成された第２の端子２５ｂのうちの少なくともいくつかは、第１の端子２５ａも含むグリッド１５内の場所に配列することができる。
第１の端子２５ａ及び第２の端子２５ｂを、隣接した列１６又は１８内で第１の軸２９ａ及び第２の軸２９ｂの方向において同じ相対的な場所に示すが、そのような端子は、実際には第１の軸２９ａ及び第２の軸２９ｂの方向においていくらかオフセットされた場所に配置することができる。例えば、図５Ａには示していないが、第１の端子２５ａ及び第２の端子２５ｂのうちの少なくとも１つを、端子の隣接する列同士の間に配置することができる。別の例において、グリッド１５、１７のうちの１つ又は複数は、そのような列の端子２５の大部分を貫いて列の軸が延在する、すなわちそれに対して中央に置いた、端子の列を含むことができる。しかしそのような列において、端子のうちの１つ又は複数は、列の軸に対して中央に置かれていない場合がある。この場合、このような１つ又は複数の端子は、たとえそのような端子が列の軸に対して中央に置かれていなくとも、特定の列の一部とみなされる。なぜなら、これらの端子は、任意の他の列の軸よりもその特定の列の軸に近いからである。列の軸は、列の軸に対して中央に置かれていないこれらの１つ又は複数の端子を貫いて延在することができ、又は、場合によっては、中央に置かれていない端子は列の軸から更に遠く、列の軸が列のこれらの中央に置かれていない端子を貫いて通りさえしない場合があるようになっていることもできる。グリッドにおけるそれぞれの列の列の軸に関して中央におかれていない端子が１つの列の中に、又は２つ以上の列の中にさえ、１つ、数個、又は多数存在することができる。さらに、端子２５のグリッド１５、１７が、輪状、多角形、又は更には端子が散乱して分布した構成等、列以外のグループ分けをした端子の構成を含むことも可能である。
他の実施形態において、以下に図６Ａ〜図１５Ｃを参照して示し説明するように、超小型電子パッケージ１０が含む列１６及び列１８は、他の量及び構成とすることができる。例えば、本明細書において説明する実施形態のうちのいくつかにおいて、第１の端子は４つ以下の列又は２つ以下の列に配列することができる。各図には端子を１列、２列及び３列有するグリッドを示すが、本明細書において説明する実施形態のうちのいかなるものにおけるグリッドも、端子の列を任意の数有することができる。
コンタクト３５と端子２５との間の電気的接続は、リードのうちの少なくとも一部が開口部２６のうちの少なくとも１つと位置合わせされるオプションのリード、例えばワイヤボンド４０、又はその他の可能な構造を含むことができる。例えば、図５Ｂにおいてわかるように、電気的接続のうちの少なくともいくつかは、基板の開口部２６の縁部を越えて延在しコンタクト３５と基板の導電性素子２４とに接合されるワイヤボンド４０を含むことができる。一実施形態において、電気的接続のうちの少なくともいくつかは、リードのボンドを含むことができる。そのような接続は、基板２０の第１の表面２１及び第２の表面２２のうちのどちらか又は両方に沿って延在する、導電性素子２４と端子２５との間のリードを含むことができる。特定の例において、そのようなリードはそれぞれの超小型電子素子３０のコンタクト３５と第１の端子２５ａとの間で電気的に接続することができ、それぞれのリードは開口部２６のうちの少なくとも１つと位置合わせされる部分を有する。
パッケージの第１の端子２５ａを通過する少なくともいくつかの信号は、超小型電子素子３０のうちの少なくとも２つに共通とすることができる。これらの信号は、基板２０上又は基板２０内を基板の第１の表面２１及び第２の表面２２に平行な方向に延在する導電性トレース等の接続を介して、端子２５から超小型電子素子３０の対応するコンタクト３５までルーティングすることができる。例えば、基板２０の第２の表面２２の中央領域２３に配置された第１の端子２５ａは、導電性トレース、導電性素子２４、例えばボンドパッド、及び導電性素子２４とコンタクト３５とに接合されるワイヤボンド４０を介して、それぞれの超小型電子素子３０の導電性コンタクト３５と電気的に接続することができる。
図５Ａ及び図５Ｂに示されるように、超小型電子パッケージ１０は、４つの超小型電子素子３０を含むことができ、そのうちのいくつかは互いに積重することができる。例えば、図５Ａ及び図５Ｂに示される実施形態では、第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂのそれぞれの超小型電子素子の前面３１は、基板２０の第１の表面２１に対面することができ、第３の超小型電子３０ｃ及び第４の超小型電子素子３０ｄのそれぞれの超小型電子素子の前面３１は、第１の超小型電子素子及び第２の超小型電子素子のそれぞれの超小型電子素子の背面３３に対面することができる。第３の超小型電子素子３０ｃ及び第４の超小型電子素子３０ｄのそれぞれの超小型電子素子の前面３１の少なくとも一部が、第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂのそれぞれの超小型電子素子の背面３３の少なくとも一部の上に重なることができる。第３の超小型電子素子３０ｃ及び第４の超小型電子素子３０ｄのそれぞれの超小型電子素子の前面３１の中央領域３７の少なくとも一部が、第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂのそれぞれの超小型電子素子のそれぞれの横方向縁部３２ａ、３２ｂを越えて突出することができる。したがって、第３の超小型電子素子３０ｃ及び第４の超小型電子素子３０ｄのそれぞれの超小型電子素子のコンタクト３５は、第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂのそれぞれの超小型電子素子のそれぞれの横方向縁部３２ａ、３２ｂを越えて突出する場所に位置決めすることができる。
１つ又は複数の接着層１３を、第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂと基板２０との間、第３の超小型電子素子３０ｃと第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂとの間、及び第４の超小型電子素子３０ｄと第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂとの間に位置決めすることができる。そのような接着層１３は、超小型電子パッケージ１０の上記の構成要素を互いに結合するための接着剤を含むことができる。特定の実施形態では、１つ又は複数の接着層１３は、基板２０の第１の表面２１と、第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂのそれぞれ超小型電子素子の前面３１との間に延在することができる。一実施形態では、１つ又は複数の接着層１３は、第３の超小型電子素子３０ｃ及び第４の超小型電子素子３０ｄのそれぞれの超小型電子素子の前面３１の少なくとも一部を第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂのそれぞれの超小型電子素子の背面３３の少なくとも一部に接着することができる。
一例において、それぞれの接着層１３は、部分的に又は完全にダイ取付け接着剤から作製することができ、シリコーンエラストマー等の低弾性係数材料からなることができる。一実施形態において、ダイ取付け接着剤はコンプライアントとすることができる。別の例において、この超小型電子素子３０がそれぞれ同じ材料で形成された従来の半導体チップである場合には、温度変化に応答して超小型電子素子が同じように膨張収縮する傾向があるので、それぞれの接着層１３は、高弾性係数の接着剤又ははんだの薄い層から完全に又は部分的に作製することができる。用いる材料に関係なく、接着層１３のそれぞれは内部に単一の層又は複数の層を含むことができる。
超小型電子パッケージ１０はまた、各超小型電子素子３０の背面３３をオプションで覆うことも、部分的に覆うことも、むき出しのままにすることもできる、封止材料５０を含むことができる。例えば図５Ｂに示す超小型電子パッケージ１０において、封止材料は各超小型電子素子３０の背面３３上に流し込むこと、ステンシル印刷すること、スクリーン印刷すること、又はディスペンサーで供給することができる。別の例において、封止材料５０は、オーバモールドによって超小型電子素子３０上に形成されるモールド成形材料（compound）とすることができる。
超小型電子パッケージ１０は、ワイヤボンド４０と基板２０の導電性素子２４とをオプションで覆うことができる封止材料（図示せず）を更に含むことができる。そのような封止材料はまた、オプションで開口部２６内へと延在することができ、超小型電子素子３０のコンタクト３５を覆うことができる。
特定の実施形態において、超小型電子パッケージ１０は、別のそのような超小型電子パッケージ及び後述する回路パネル６０等の回路パネルとともに組み立てられるように構成されて、超小型電子パッケージのそれぞれが回路パネルの互いに反対側の表面に取り付けられるようにすることができる。
次に図５Ｅを参照して、超小型電子アセンブリ５は、共通の回路パネル６０に搭載することができる２つ以上の超小型電子パッケージ１０、例えば第１の超小型電子パッケージ１０ａ及び第２の超小型電子パッケージ１０ｂを含むことができる。回路パネル６０は、互いに反対側の第１の表面６１及び第２の表面６２と、第１の表面及び第２の表面のそれぞれにおいて露出した複数の導電性の第１のパネルコンタクト６５ａ及び第２のパネルコンタクト６５ｂ（総称してパネルコンタクト６５）とを有することができる。超小型電子パッケージ１０はパネルコンタクト６５に、例えば端子２５とパネルコンタクトとの間で延在することができる接合ユニット１１によって搭載することができる。図５Ｅに示すように、第１の超小型電子パッケージ１０ａの基板２０の第２の表面２２と第２の超小型電子パッケージ１０ｂの基板の第２の表面とは、互いの少なくとも９０％の上に重なることができる。特定の例において、回路パネル６０は、ＣＴＥが３０ｐｐｍ／℃よりも小さい素子を含むことができる。一実施形態において、そのような素子は本質的に半導体、ガラス、セラミックス、又は液晶ポリマー材料からなることができる。
第１の超小型電子パッケージ１０ａの第１の端子２５ａは、回路パネル６０を介して第２の超小型電子パッケージ１０ｂの第１の端子に電気的に接続することができる。第１の超小型電子パッケージ１０ａの第１の端子２５ａは、第１のグリッド１５ａの各場所に配列することができ、第２の超小型電子パッケージ１０ｂの第１の端子２５ｂは、第２のグリッド１５ｂの各場所に配列することができる。図５Ａに示すように、第１の超小型電子パッケージ１０ａの第１のグリッド１５ａの第１の端子２５ａは、自らが接続された第２の超小型電子パッケージ１０ｂの第２のグリッド１５ｂの対応する第１の端子２５ｂの１ボールピッチ内で位置合わせすることができる。
本明細書において用いられるとき、特定の数のボールピッチ内での位置合わせとは、基板の第１の表面に垂直な水平方向に関してその特定の数のボールピッチ内で位置合わせされているということを意味する。例示的な実施形態において、第１のパッケージ１０ａ及び第２のパッケージ１０ｂそれぞれのグリッド１５ａ、１５ｂの電気的に接続された端子のそれぞれの対は、回路パネル６０の第１の表面６１に平行な直交するｘ、ｙ方向に互いの１ボールピッチ内で位置合わせすることができる。特定の例では、それぞれの第１のパッケージ１０ａ及び第２のパッケージ１０ｂのグリッド１５ａ、１５ｂの大部分の位置は、第１の回路パネル表面６１及び第２の回路パネル表面６２に対して直交する垂直方向において互いに位置合わせすることができる。
一実施形態において、第１の超小型電子パッケージ１０ａ及び第２の超小型電子パッケージ１０ｂそれぞれのグリッド１５ａ及び１５ｂは、機能的及び機械的に一致し、グリッド１５ａ及び１５ｂのそれぞれが、同じ機能を有する超小型電子パッケージ１０ａ又は１０ｂそれぞれの基板２０の第２の表面２２で第１の端子２５ａの同じパターンを有することができるようにすることができる。ただし、それぞれの超小型電子パッケージ１０の長さ、幅、及び高さの特定の寸法は他方の超小型電子パッケージと異なることができる。機能的及び機械的に一致したグリッド１５ａ、１５ｂを有するそのような実施形態において、それぞれの超小型電子パッケージ１０の第１の端子２５ａは、第１の超小型電子パッケージ１０ａのグリッドの機能上の上端１９（図５Ａにおいて見える）が第２の超小型電子パッケージ１０ｂのグリッドの機能上の上端１９の上に重なることができるような向きにすることができる。
特定の例（図示せず）において、第１の超小型電子パッケージ及び第２の超小型電子パッケージ１０のうちの少なくとも１つの基板２０の第２の表面２２に沿った第１の端子２５ａの空間的分布は、電気的に接続される対応するパネルコンタクト６５の空間的分布とは異なって、第１の端子２５ａのうちの少なくとも１つが、電気的に接続される対応するパネルコンタクト６５の上に直接重ならないようにすることができる。
図５Ｅ及び本明細書における他の超小型電子アセンブリの横断面図に示すように、わかりやすくするために、各図からは第２の端子を省いている。例えば図５Ｅにおいて、第２の端子は図示していないが、第２の端子はそれぞれの超小型電子パッケージ１０の第２の表面２２の周辺領域２８及び／又は２８’内に存在することができる。それぞれの超小型電子パッケージ１０の第２の端子は、例えば第２の端子とパネルコンタクトとの間に延在することができる接合ユニット１１等の接合ユニットによって、パネルコンタクト６５のうちの対応するものに搭載することができる。
図５Ｅに示すように、超小型電子アセンブリ５の回路パネル６０は、アドレス信号の全てをルーティングする、１つ又は複数のルーティング層６６、例えばその上の導電性トレースを含むことができる。特定の例において、超小型電子アセンブリ５の回路パネル６０は、コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てをルーティングする、１つ又は複数のルーティング層６６、例えばその上の導電性トレースを含むことができる。
図５Ｅに示すように、回路パネル６０を貫いて延在する金属化ビア６７がルーティング層６６の導電性構造６８（例えば、トレース）によってパネルコンタクト６５に結合することができる。特定の例において、回路パネル６０の第１の表面６１及び第２の表面６２でそれぞれ露出した、電気的に結合した第１のパネルコンタクト６５ａ及び第２のパネルコンタクト６５ｂの対を接続する導電性素子の全部合わせた合計の長さ（例えば、ビア６７及び導電性構造６８）は、パネルコンタクト６５の最小ピッチの７倍未満とすることができる。
一例において、それぞれ２つの平行な列１６に配列した第１の端子２５ａを有するグリッド１５を有する超小型電子パッケージを有する超小型電子アセンブリの実施形態において、回路パネル６０は、アドレス信号の全てをルーティングするのに必要な２つ以下のルーティング層６６を含むことができる。例示的な実施形態において、それぞれ２つの平行な列１６に配列した第１の端子２５ａを有するグリッド１５を有する超小型電子パッケージを有する超小型電子アセンブリの実施形態において、回路パネル６０は、コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てをルーティングするのに必要な２つ以下のルーティング層６６を含むことができる。しかし回路パネル６０は、第１の端子２５ａによって運ばれる特定の信号以外の信号のルーティング用に３つ以上のルーティング層を含むことができる。
図５Ｅに示す実施形態において、第１のパネルコンタクト６５ａは、第１の超小型電子パッケージ１０ａの第１の端子２５ａに接合することができ、回路パネル６０の第１の表面６１において露出した、直線状に延在する第１の列及び第２の列に配列することができ、第２のパネルコンタクト６５ｂは、第２の超小型電子パッケージ１０ｂの第１の端子２５ａに接合することができ、回路パネル６０の第２の表面６２において露出した、直線状に延在する第１の列及び第２の列に配列することができる。「Ａ」とラベルがついた接合ユニット１１に接合して示す第１のパネルコンタクト６５ａの第１の列は、回路パネルの厚さ方向に第２のパネルコンタクト６５ｂの第２の列と位置合わせすることができ、第１のパネルコンタクト６５ａの第２の列は、回路パネルの厚さ方向にこれもまた「Ａ」とラベルがついた接合ユニットに接合して示す第２のパネルコンタクト６５ｂの第１の列と位置合わせすることができる。
「Ａ」とラベルがついた第１の表面６１での第１のパネルコンタクト６５ａのそれぞれは、「Ａ」とラベルがついた第２の表面６２での対応する第２のパネルコンタクト６５ｂに電気的に結合することができ、それにより、それぞれの表面６１、６２の第１の列のそれぞれのパネルコンタクト６５が、反対側の表面の第１の列の対応するパネルコンタクトに結合することができる。図５Ｅにおいて、パネルコンタクト６５のうちの対応するパネルコンタクト間の電気的接続の概略図を、点線６９ａ及び６９ｂによって示す。また、それぞれの表面６１、６２での第２の列のそれぞれのパネルコンタクト６５は、反対側の表面の第２の列の対応するパネルコンタクトに結合することができる。
特定の例では、回路パネル６０は、超小型電子アセンブリ５を超小型電子アセンブリ外部にある少なくとも１つの構成要素に電気的に接続するように構成される導電性コンタクトを更に含むことができる。
超小型電子アセンブリ５において、第１の超小型電子パッケージ１０ａのそれぞれの第１の端子２５ａは、回路パネル６０を貫いて、同じ機能を有する第２の超小型電子パッケージ１０ｂの対応する第１の端子に、比較的短いスタブ長で電気的に結合することができる。本明細書において用いられるとき、「スタブ長」とは、回路パネルの第１の表面での超小型電子パッケージ１０の端子２５と、回路パネルの第２の対向する表面での超小型電子パッケージの対応する端子の間の、最短の電気的接続の合計の長さを意味する。一例において、第１の超小型電子パッケージ１０ａと第２の超小型電子パッケージ１０ｂとの間の電気的接続のスタブ長は、それぞれの超小型電子パッケージの第１の端子２５ａの最小ピッチの７倍以下にすることができる。
図５Ｆは、回路パネル６０’を貫いて延在する金属化ビア６７’が第１の超小型電子素子１０ａ及び第２の超小型電子素子１０ｂそれぞれの第１の端子２５ａと共通の垂直な平面内に配列する、図５Ｅに対して上述した実施形態の変形形態を示す。ビア６７’と第１の端子２５ａとは共通の垂直な平面内にあるが、第１の超小型電子パッケージ１０ａ及び第２の超小型電子パッケージ１０ｂのそれぞれにおける対応する第１の端子２５ａを、互いから水平方向にオフセットさせて、回路パネルの水平及び垂直に延在する導電性構造（例えば、トレース及び金属化ビア）が対応する第１の端子に電気的に接続することができるようにすることができる。図５Ｅと同様に、図５Ｆにおけるパネルコンタクト６５のうちの対応するパネルコンタクト間の電気的接続の概略図を、点線６９ａ及び６９ｂによって示す。
超小型電子アセンブリ５の特定の実施形態において、図５Ｇに示すように、コマンド−アドレスバス信号は、複数の超小型電子パッケージ１０ａ、１０ｂが接続された回路パネル６０等の回路パネル上の接続位置間で少なくとも１つの方向Ｄ１にルーティングして、コマンド−アドレスバス１３７の信号がそれぞれの接続位置Ｉ、ＩＩ、又はＩＩＩにおいて互いにわずかに異なる時間にパッケージ１０ａ、１０ｂのそれぞれの対に達するようにすることができる。図５Ｇにおいてわかるように、この少なくとも１つの方向Ｄ１は、少なくとも１つの超小型電子素子３０上の複数のコンタクト３５の少なくとも１つの列３６が延在する方向Ｄ２を横切るか又はその方向に直交することができる。そのようにして、回路パネル６０上の（すなわち上の又は内の）コマンド−アドレスバス１３７の信号導体は、場合によっては、回路パネル６０に接続された又は接続されるパッケージ１０ａ又は１０ｂ内の超小型電子素子３０上のコンタクト３５のうちの少なくとも１つの列３６に平行な方向Ｄ２に、互いから間隔を置いて配置することができる。
そのような構成は、特にそれぞれの超小型電子パッケージ１０ａ、１０ｂの第１の端子２５ａがそのような方向Ｄ２に延在する１つ又は複数の列に配列される場合には、コマンド−アドレスバス信号をルーティングするのに用いる回路パネル６０上の１つ又は複数のルーティング層の信号導体のルーティングを簡単にするのに役立つことができる。例えば、比較的少数の第１の端子がそれぞれのパッケージ上の同じ垂直レイアウト場所に配置される場合には、回路パネル上のコマンド−アドレスバス信号のルーティングを簡単にすることを可能にすることができる。したがって、図５Ａに示す例において、アドレス信号Ａ３及びＡ１を受け取るように構成された第１の端子等、それぞれのパッケージ上の同じ垂直レイアウト場所には、第１の端子２５ａが２つのみ配置される。
例示的な実施形態において、超小型電子アセンブリ５は、ソリッドステートドライブコントローラ等のロジック機能を主として行うように構成された半導体チップを含むことができる超小型電子素子３０’を有することができ、超小型電子パッケージ１０ａ及び１０ｂにおける超小型電子素子３０のうちの１つ又は複数は、それぞれ不揮発性フラッシュメモリ等のメモリ記憶素子を含むことができる。超小型電子素子３０’は、システム１６００（図１６）等のシステムの中央処理ユニットを超小型電子素子３０に含まれるメモリ記憶素子への及びそこからのデータ転送の監視から解放するように構成された、専用プロセッサを含むことができる。ソリッドステートドライブコントローラを含むそのような超小型電子素子３０’は、システム１６００等のシステムのマザーボード（例えば、図１６に示す回路パネル１６０２）上のデータバスへの及びそこからの直接メモリアクセスを行うことができる。特定の実施形態において、超小型電子素子３０’は、バッファリング機能を果たすように構成することができる。例えば超小型電子素子３０’は、超小型電子パッケージ１０ａ及び１０ｂのそれぞれに転送するよう上述のコマンド−アドレスバス信号を再生するように構成することができる。そのような超小型電子素子３０’は、超小型電子アセンブリ５の外部の構成要素に関して超小型電子素子３０のそれぞれについてインピーダンス分離を行うのに役立つように構成することができる。
コントローラ機能及び／又はバッファリング機能を含む超小型電子素子３０’を有する超小型電子アセンブリ５のそのような実施形態において、コマンド−アドレスバス信号はそれぞれの接続位置Ｉ、ＩＩ、又はＩＩＩにおいて超小型電子素子３０’とパッケージ１０ａ、１０ｂのそれぞれの対との間でルーティングすることができる。図５Ｇに示す特定の例において、接続位置Ｉ、ＩＩ、又はＩＩＩを通り越して延在するコマンド−アドレスバス１３７の一部は、方向Ｄ２、又は方向Ｄ１を横切る別の方向に延在して超小型電子素子３０’の各コンタクトに達することができる。一実施形態において、コマンド−アドレスバス１３７は、方向Ｄ１に延在して超小型電子素子３０’の各コンタクトに達することができる。
図６Ａは、超小型電子パッケージ６１０の第１の端子６２５ａが単一の列６１６を有するグリッド６１５内に配列された、図５Ａに対して上述した実施形態の変形形態を示す。グリッド６１５を、超小型電子素子６３０の前面６３１の外側の境界を越えて延在して示すが、必ずしもそのようにする必要はない。そのような実施形態のあり得る利点は図６Ｂにおいてわかるが、図６Ｂは、共通の回路パネル６６０に搭載することができる２つ以上の超小型電子パッケージ６１０を含むことができる超小型電子アセンブリ６０５を示す。図６Ｂに示すように、第１の超小型電子パッケージ６１０ａ及び第２の超小型電子パッケージ６１０ｂのそれぞれにおける対応する第１の端子６２５ａは、共通の垂直な平面内に配列することができる。回路パネルの構造はまた、この構造を有する超小型電子アセンブリ６０５において簡単にすることができる。なぜなら、電気的に接続された第１の端子６２５ａのそれぞれの対間のルーティングは概ね垂直方向、すなわち回路パネルの厚さを貫く方向にすることができるからである。すなわち、回路パネルの互いに反対側の表面６６１、６６２に搭載された超小型電子パッケージ６１０の対応する第１の端子６２５ａのそれぞれの対を電気的に接続するのに必要なのが回路パネル６６０上のビア接続のみとすることができる。
そのような実施形態において、第１の超小型電子パッケージ６１０ａ及び第２の超小型電子パッケージ６１０ｂのそれぞれにおける対応する第１の端子６２５ａは、互いから水平方向にオフセットさせないことができる（又は、例えば製造公差に起因する水平方向のオフセットを最小にすることができる）ので、回路パネル６６０を貫く第１の超小型電子パッケージ６１０ａ及び第２の超小型電子パッケージ６１０ｂの第１の端子６２５ａ間での、（一例における）アドレス信号、又は（特定の例における）コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号を運ぶ電気的接続のうちの少なくともいくつかは、ほぼ回路パネルの厚さの電気長を有することができる。本明細書において用いられるとき、「固定電位の信号」は、電源信号及び接地（基準電位）信号を含む。
さらに、超小型電子パッケージ６１０のそれぞれの対が接続される接続位置間の、回路パネルに沿って、（一例における）アドレス信号、又は（特定の例における）コマンド−アドレスバス信号をルーティングするのに必要な回路パネル６６０上の配線のルーティング層の数を減らすことができる。具体的には、そのような信号を回路パネル６６０に沿ってルーティングするのに必要なルーティング層の数は、場合によっては、２つ以下のルーティング層まで減らすことができる。特定の例において、そのような信号を回路パネル６６０に沿ってルーティングするのに必要なルーティング層は、１つのみとすることができる。しかし、回路パネル６６０上及び内に、上述のアドレス信号又はコマンド−アドレスバス信号を運ぶのに用いるルーティング層の数よりも多い数の、他の信号を運ぶのに用いるルーティング層が存在することができる。
図７Ａは、超小型電子パッケージ７１０の第１の端子７２５ａが平行な第１のグリッド７１５ａ及び第２のグリッド７１５ｂ内のそれぞれの場所に配列された第１の端子の第１の組及び第２の組内に配置され、それぞれのグリッドが第１の端子の２つの隣接する列７１６を有する、図５Ａに対して上述した実施形態の変形形態を示す。この実施形態において、第１のグリッド７１５ａ内の場所に配列された第１の組における第１の端子７２５ａは、第２のグリッド７１５ｂ内の場所に配列された第２の組における第１の端子と同じ信号割当てを全て運ぶように構成することができ、第１の組及び第２の組における第１の端子のうちの対応する端子の場所は、第１のグリッドと第２のグリッドとの間の理論的な中間軸７２９ｅに関して鏡像をなすように示され、この第３の理論的な中間軸は開口部７２６ａ、７２６ｂの平行な第１の軸７２９ａ及び第２の軸７２９ｂと平行である。この実施形態において、第１のグリッド７１５ａ内の場所に配列された第１の端子の第１の組における特定の信号を運ぶように構成された、それぞれの第１の端子７２５ａは、第２のグリッド７１５ｂ内の場所に配列された第１の端子の第２の組における同じ信号を運ぶように構成された対応する第１の端子に対して、理論的な中間軸７２９ｅの回りで対称とすることができる。言い換えれば、第１の組における第１の端子７２５ａの信号割当ては、第２の組における対応する第１の端子の信号割当てに対応するとともにその鏡像である。
第１の端子７２５ａの信号割当てがその回りで対称である第３の理論的な中間軸７２９ｅは、基板７２０上のさまざまな場所に置くことができる。特定の実施形態において、特に、縁部７２７ａ、７２７ｂに平行な方向に第１の端子の列７１６が延在し第１のグリッド７１５ａ及び第２のグリッド７１５ｂが基板の対向する第１の縁部７２７ａ及び第２の縁部７２７ｂから等距離に置かれた、パッケージの中心軸の回りで対称な位置に配置されている場合には、理論的な中間軸７２９ｅは、この中心軸とすることができる。
代替的に、この対称軸は、縁部７２７ａ、７２７ｂから等距離の中心軸から水平方向（理論的な中間軸７２９ｅに垂直な方向）にオフセットさせることができる。一例において、中間軸７２９ｅは、第２の表面の対向する第１の縁部７２７ａ及び第２の対向する縁部７２７ｂから等距離に置かれた基板７２０の第２の表面７２２の中心線から、第１の端子７２５ａの１ボールピッチ内に置くことができる。
４つの超小型電子素子７３０と、その中間軸７２９ｅの回りで互いに鏡像をなす第１の端子７２５ａの２つのグリッド７１５とを有するそのような実施形態では、第１のグリッド７１５ａ及び第２のグリッド７１５ｂのそれぞれのグリッドの第１の端子は、超小型電子素子のうちの２つの対応する超小型電子素子に電気的に接続することができる。特定の例では、第１のグリッド７１５ａの第１の端子７２５ａは、第１の超小型電子素子７３０ａ及び第２の超小型電子素子７３０ｂのコンタクトに接続することができ、第２のグリッド７１５ｂの第１の端子は、第３の超小型電子素子７３０ｃ及び第４の超小型電子素子７３０ｄのコンタクトに接続することができる。そのような場合に、第１のグリッド７１５ａの第１の端子７２５ａは第３の超小型電子素子７３０ｃ及び第４の超小型電子素子７３０ｄと電気的に接続されない場合もあり、パッケージ７１０の第２のグリッド７１５ｂの第１の端子７２５ａは、第１の超小型電子素子７３０ａ及び第２の超小型電子素子７３０ｂと電気的に接続されない場合もある。更に別の実施形態では、第１のグリッド７１５ａ及び第２のグリッド７１５ｂのそれぞれのグリッドの第１の端子７２５ａは、第１の超小型電子素子７３０ａ、第２の超小型電子素子７３０ｂ、第３の超小型電子素子７３０ｃ及び第４の超小型電子素子７３０ｄのそれぞれと電気的に接続することができる。
第２のグリッド７１５ｂにおける信号割当てが第１のグリッド７１５ａにおけるそれらの鏡像である状態で信号ＣＫ（クロック）を運ぶように割り当てられた第１のグリッドの第１の端子７２５ａは、信号ＣＫを運ぶように割り当てられた第２のグリッドの対応する第１の端子と同じ、グリッド内での相対的垂直場所（理論的な中間軸７２９ｅに沿った方向）にある。しかし、第１のグリッド７１５ａは２つの列７１６を含み、信号ＣＫを運ぶように割り当てられた第１のグリッドの端子は、第１のグリッドの２つの列のうちの左側の列にあるので、配列が鏡像であるためには、信号ＣＫを運ぶように割り当てられた第２のグリッド７１５ｂの対応する端子は、第２のグリッドの２つの列のうちの右側の列になければならない。
この配列の別の結果は、信号ＷＥ（ライトイネーブル）を運ぶように割り当てられた端子もまた、第１のグリッド７１５ａ及び第２のグリッド７１５ｂのそれぞれにおいて同じ、グリッド内での相対的垂直場所にあるということである。しかし、第１のグリッド７１５ａにおいて、ＷＥを運ぶように割り当てられた端子は、第１のグリッドの２つの列７１６のうちの右側の列にあり、配列が鏡像であるためには、信号ＷＥを運ぶように割り当てられた第２のグリッド７１５ｂの対応する端子は、第２のグリッドの２つの列のうちの左側の列になければならない。図７Ａにおいてわかるように、第１のグリッド７１５ａ及び第２のグリッド７１５ｂのそれぞれにおけるそれぞれの第１の端子７２５ａについて、少なくとも、上述のコマンド−アドレスバス信号を運ぶように割り当てられたそれぞれの第１の端子について、同じ関係が当てはまる。
それに従った別の例において、第１の端子の第１のグリッド７１５ａ及び第２のグリッド７１５ｂのそれぞれの「Ａ３」として示す、アドレス情報を運ぶように割り当てられた端子（図７Ａに示す）は、超小型電子パッケージ７１０内の１つ又は複数の超小型電子素子の対応する「Ａ３」と名前のついた素子コンタクト（図７Ｂに示す）を指定するということが明白である。したがって、そこを通って情報が同じ名前、例えば「Ａ３」を有する素子コンタクトに転送される、第１の端子の第１の組及び第２の組のそれぞれにおける超小型電子パッケージ７１０の外部のそのような対応する第１の端子７２５ａは、たとえ第１の組及び第２の組における対応する第１の端子の名前が異なっていようとも、鏡像の信号割当てを有すると考えられる。したがって、一例において、第１の端子の第１の組及び第２の組のそれぞれにおいて、鏡像の信号割当て、例えば、「Ａ３」と指定された信号割当てを有する第１の端子７２５ａのそれぞれの組に割り当てられた信号が、超小型電子素子上の「Ａ３」という名前を有する素子コンタクトに入力される情報を運ぶ端子を特定することが可能である。ただし、第１の組及び第２の組のそれぞれにおける対応する端子の名前は、例えば第１の組においてＡ３Ｌ（Ａ３左）という名前を与え、第２の組においてＡ３Ｒ（Ａ３右）と言う名前を与えることができる等、互いに異なることができる。
さらに、図７Ａにおいて「Ａ３」で示す第１の端子の対応する対において超小型電子パッケージ７１０に提供されるアドレス情報は、場合によっては、超小型電子構造の外部の場所でのドライバ回路部の同一の出力から生じることができる。その結果、信号「Ａ３」を運ぶように割り当てられた（すなわち、上述のように、その上の情報を超小型電子素子の「Ａ３」と名前のついた素子コンタクトに転送するための）第１のグリッド７１５ａの第１の端子７２５ａは、信号「Ａ３」を運ぶように割り当てられた第２のグリッド７１５ｂの対応する第１の端子７２５ａと同じ、グリッド内での相対的垂直場所（方向１４２）にある。
図７Ａに示されるように、第２の端子７２５ｂは、平行な第１のグリッド７１７ａ及び第２のグリッド７１７ｂ内と、平行な第３のグリッド７１７ｃ及び第４のグリッド７１７ｄ内とに存在することができ、そのような第１のグリッド及び第２のグリッド内の第２の端子７２５ｂの対応する端子の位置は、中間軸７２９ｅの回りで鏡像をなすことができ、そのような第３のグリッド及び第４のグリッド内の第２の端子の対応する端子の位置は中間軸７２９ｅを横切る第２の中間軸７２９ｆの回りで鏡像をなすことができる。特定の例では、第２の中間軸７２９ｆは、中間軸７２９ｅに対して直交することができる。特定の例（図示せず）において、第２の端子７２５ｂのうちのいくつか又は全ては、第１の端子７２５ａが配列される基板７２０上の同じグリッド７１５ａ、７１５ｂ内に配列することができる。第２の端子７２５ｂのうちのいくつか又は全ては、第１の端子７２５ａのうちのいくつか又は全てと同じ列に配置することも異なる列に配置することもできる。場合によっては、１つ又は複数の第２の端子７２５ｂには、同じグリッド又は列内に第１の端子７２５ａを点在させることができる。
超小型電子素子７３０ａ、７３０ｂ、７３０ｃ及び７３０ｄの一部の上に重なることができ、そこに電気的に接続することができる第２の端子７２５ｂのグリッド７１７ａ、７１７ｂ、７１７ｃ、及び７１７ｄは、任意の適切な配列に配置された端子を有することができ、グリッドのうちの１つにおける信号割当てがグリッドのうちの別の１つの端末における信号割当ての鏡像であるグリッド内にこれらの第２の端子を配置するという要件はない。図７Ａに示す特定の例において、２つのグリッド７１７ａ及び７１７ｂの信号割当ては中間軸７２９ｅの回りで互いに対称であり、中間軸はこれらのグリッド７１７ａ及び７１７ｂ間の方向に延在する。
図７Ｃは、図７Ａに示される信号割当ての代わりに、超小型電子パッケージ７１０内で用いることができる、図７Ａに示される信号割当ての変形形態を示す。図７Ｃは、同じ譲受人に譲渡された同時係属中の米国特許出願第１３／４３９，３１７号の図１８と実質的に同じ図であり、その開示は本明細書において引用することにより本明細書の一部をなすものとする。図７Ｃにおいて、第５のグリッド７５５内の第２の端子の信号クラス割当ては、垂直軸７８０の回りで対称にすることができ、第６のグリッド７５７内の第２の端子の信号クラス割当ては垂直軸７８０の回りで対称にすることができる。本明細書において用いられるとき、クラス内の数値インデックスが異なる場合であっても、信号割当てが同じ割当てクラス内にある場合には、２つの信号クラス割当ては互いに対称とすることができる。例示的な信号クラス割当ては、データ信号、データストローブ信号、データストローブ相補信号及びデータマスク信号を含むことができる。特定の例では、第５のグリッド７５５において、信号割当てＤＱＳＨ＃及びＤＱＳＬ＃を有する第２の端子は、それらの端子が異なる信号割当てを有する場合であっても、データストローブ相補であるその信号クラス割当てに関して、垂直軸７８０の回りで対称である。
図７Ｃに更に示すように、例えばデータ信号ＤＱ０、ＤＱ１、...等についてのデータ信号の超小型電子パッケージ上の第２の端子の空間的場所への割り当ては、垂直軸７８０の回りでモジュロＸ対称性を有することができる。このモジュロＸ対称性は、１つ又は複数の対の第１のパッケージ及び第２のパッケージが互いに対向して回路パネルに搭載され、回路パネルはそれぞれの対向して搭載されるパッケージの対における第１のパッケージ及び第２のパッケージの対応する第２の端子の対に電気的に接続する、図５Ｅにおいて見られるアセンブリ５における信号完全性を保つのに役立つことができる。本明細書において用いられるとき、端子の信号割当てが或る軸の回りで「モジュロＸ対称性」を有する場合には、同じインデックス番号の「モジュロＸ」を有する信号を運ぶ端子が、その軸の回りで対称である場所に配置される。したがって、図５Ｅ等におけるそのようなアセンブリ５において、モジュロＸ対称性によって回路パネルを介した電気的接続を行うことができ、第１のパッケージの端子ＤＱ０が回路パネルを介して同じインデックス番号のモジュロＸ（この場合Ｘは８）を有する第２のパッケージの端子ＤＱ８に電気的に接続することができ、それにより、回路パネルの厚さを本質的に真っ直ぐ貫く、すなわちそれに垂直な方向に接続を行うことができる。
一例において、「Ｘ」は２ｎ（２のｎ乗）という数字とすることができる。ただしｎは２以上である。又は、Ｘは８×Ｎとすることができる。ただしＮは２以上である。したがって一例において、Ｘは１／２バイトにおけるビット数（４ビット）、１バイトにおけるビット数（８ビット）、複数バイトにおけるビット数（８×Ｎ、ただしＮは２以上）、ワードにおけるビット数（３２ビット）、又は複数ワードにおけるビット数と等しくすることができる。そのようにして、一例において、図７Ｃに示すようにモジュロ８対称性がある場合には、データ信号ＤＱ０を運ぶように構成されたグリッド７５５におけるパッケージ端子ＤＱ０の信号割当ては、垂直軸７８０の回りで、データ信号ＤＱ８を運ぶように構成された別のパッケージ端子の信号割当てと対称である。さらに、グリッド７５７におけるパッケージ端子ＤＱ０及びＤＱ８の信号割当てについても同じことが当てはまる。図７Ｃにおいて更にわかるように、グリッド７５５におけるパッケージ端子ＤＱ２及びＤＱ１０の信号割当ては、垂直軸の回りでモジュロ８対称性を有し、グリッド７５７についても同じことが当てはまる。本明細書において説明するもの等のモジュロ８対称性は、パッケージ端子ＤＱ０〜ＤＱ１５の信号割当てのそれぞれに関してグリッド７５５、７５７において見られる。
図示してはいないが、モジュロ数「Ｘ」は２ｎ（２のｎ乗）以外の数字とすることができ、２よりも大きい任意の数とすることができることに注意することが重要である。したがって、対称性が基づくモジュロ数Ｘは、パッケージがそのために組み立てられる又は構成されるデータサイズにおいて存在するビット数によって決まることができる。例えば、データサイズが８ビットの代わりに１０ビットである場合には、信号割当てはモジュロ１０対称性を有することができる。データサイズが奇数ビットを有する場合には、モジュロ数Ｘはそのような数を有することができる場合さえあってよい。
図６Ａの実施形態と同様に、図７Ａの実施形態の潜在的利点が図７Ｂにおいてわかる。図７Ｂは、共通の回路パネル７６０に搭載することができる２つ以上の超小型電子パッケージ７１０を含むことができる超小型電子アセンブリ７０５を示す。図７Ｂに示すように、第１の超小型電子パッケージ７１０ａ及び第２の超小型電子パッケージ７１０ｂのそれぞれにおける対応する第１の端子７２５ａは、共通の垂直な平面内に配列することができ、それによって、回路パネル７６０を貫く第１の超小型電子パッケージ７１０ａ及び第２の超小型電子パッケージ７１０ｂの第１の端子７２５ａ間での、（一例における）アドレス信号、又は（特定の例における）コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号を運ぶ電気的接続のうちの少なくともいくつかが、ほぼ回路パネルの厚さの電気長を有することができる。
図８は、それぞれが２つの列８１６を有する４つの平行なグリッド８１５内に配置される第１の端子８２５ａを有する超小型電子パッケージ８１０を示す、図７Ａに対して上記で説明された実施形態の変形形態を示す。図８に示されるように、２つの外側グリッド８１５ａ及び８１５ｂ内の場所に配置される第１の端子の集合は、外側グリッド間の中間軸８２９ｅの回りで互いに鏡像をなすことができ、その中間軸は第１の軸８２９ａ及び第２の軸８２９ｂに対して平行であり、２つの内側グリッド８１５ｃ及び８１５ｄ内の場所に配置される第１の端子の集合は、中間軸の回りで互いに鏡像をなすことができる。図８の変形形態（図示せず）では、各外側グリッド８１５ａ及び８１５ｂ内の場所に配置される第１の端子の集合は、内側グリッド８１５ｃ及び８１５ｄのうちの隣接するグリッド内の場所に配置される第１の端子の集合に対して鏡像をなすこともできる。
図９Ａは、図７Ａに対して上記で説明された実施形態の変形形態を示しており、超小型電子パッケージ９１０は３つの超小型電子素子９３０を含む。この実施形態では、超小型電子パッケージ９１０は、基板９２０の第１の表面９２１に対して平行な単一の面内に配置される前面９３１をそれぞれ有する第１の超小型電子素子９３０ａ及び第２の超小型電子素子９３０ｂと、基板と、第１の超小型電子素子及び第２の超小型電子素子との間に配置される第３の超小型電子素子９３０ｃとを含む。第１の超小型電子素子９３０ａ及び第２の超小型電子素子９３０ｂはそれぞれ、第３の超小型電子素子９３０ｃの背面９３３の上に少なくとも部分的に重なる前面９３１を有する。一例では、３つの超小型電子素子９３０を有するそのような超小型電子パッケージでは、第３の超小型電子素子９３０ｃはＮＡＮＤフラッシュ素子とすることができる。
基板９２０は、第３の開口部の長さ方向に延在する第３の軸９２９ｃを有する第３の開口部９２６ｃを有することができ、第３の軸は、第１の開口部９２６ａ及び第２の開口部９２６ｂそれぞれの第１の軸９２９ａ及び第２の軸９２９ｂを横切る。特定の例において、第３の軸９２９ｃは、第１の軸２９２ａ及び第２の軸９２９ｂに直交することができる。第３の超小型電子素子９３０ｃは、開口部９２６のうちの少なくとも１つと位置合わせされる、その第１の表面９３６の複数のコンタクト９３５を有することができる。
図７Ａに示す実施形態と同様に、超小型電子パッケージ９１０の第１の端子９２５ａは、平行な第１のグリッド９１５ａ及び第２のグリッド９１５ｂ内に配列され、それぞれのグリッドは第１の端子の２つの隣接する列９１６を有し、第１のグリッド及び第２のグリッドにおける端子９２５ａのうちの対応する端子の場所は、第１の軸９２９ａ及び第２の軸９２９ｂを横切る、第１のグリッドと第２のグリッドとの間の中間軸９２９ｅ（第３の軸９２９ｃと一致することができる）の回りで鏡像をなすように示される。一例では、中間軸９２９ｅは第１の軸９２９ａ及び第２の軸９２９ｂに対して直交することができる。この実施形態では、第２の端子９２５ｂのうちのいくつかは、第１の端子９２５ａのグリッド９１５に隣接するグリッド９１７内に位置することができる。
図９Ｂは、図９Ａに対して上記で説明された実施形態の変形形態を示しており、超小型電子パッケージ９１０’は２つの超小型電子素子９３０を含む。この実施形態では、超小型電子パッケージ９１０は、基板９２０’の第２の表面９２２に対面する前面９３１を有する第１の超小型電子素子９３０ａ’と、第１の超小型電子素子の背面９３２の上に少なくとも部分的に重なる前面を有する第２の超小型電子素子９３０ｂ’とを含む。
基板９２０’は第１の開口部９２６ａ及び９２６ｂを有することができ、第１の開口部及び第２の開口部は、それぞれの第１の開口部及び第２の開口部の長さの方向に延在するそれぞれの第１の軸９２９ａ及び第２の軸９２９ｂを有し、第２の軸は第１の軸を横切る。特定の例では、第２の軸９２９ｂは、第１の軸９２９ａに直交することができる。
図９Ａに示す実施形態と同様に、超小型電子パッケージ９１０’の第１の端子９２５ａは、平行な第１のグリッド９１５ａ及び第２のグリッド９１５ｂ内に配列され、それぞれのグリッドは第１の端子の２つの隣接する列９１６を有することができ、第１のグリッド及び第２のグリッドにおける端子９２５ａのうちの対応する端子の場所は、第１の軸９２９ａに平行な、第１のグリッドと第２のグリッドとの間の中間の軸９２９ｅ（第１の軸９２９ａと一致することができる）の回りで鏡像をなすように示される。
第１の端子９２５ａが露出する基板９２０’の第１の表面９２１の中央領域９２３は、第１の開口部９２６ａに隣接して位置することができる。特定の実施形態では、第１の開口部９２６ａは、第１のグリッド９１５ａと第２のグリッド９１５ｂとの間に少なくとも部分的に配置することができる。
第２の超小型電子素子９３０ｂ’の前面９３１と基板９２０の第１の表面９２２の一部との間に、スペーサ（図示せず）を配置することができる。このスペーサは、基板に対する第２の超小型電子素子の機械的な安定性を増大させる。そのようなスペーサは例えば、二酸化ケイ素等の誘電材料、シリコン等の半導体材料、又は接着剤の１つ又は複数の層から作製することができる。スペーサが接着剤を含む場合には、接着剤は第２の超小型電子素子９３０ｂを基板９２０に接続することができる。一実施形態において、スペーサは、基板９２０の第１の表面９２１に略垂直な垂直方向に、第１の超小型電子素子９３０ａ’の前面９３１と背面９３３との間の厚さと略同じ厚さを有することができる。スペーサが接着剤から形成される特定の実施形態では、スペーサと第２の超小型電子素子９３０ｂ’及び基板９２０との間に位置決めされる接着層は省くことができる。
図９Ａ及び図９Ｂに示される実施形態の潜在的な利点を図９Ｃにおいて確認することができ、図９Ｃは、共通の回路パネル９６０に取り付けることができる２つ以上の超小型電子パッケージ９１０又は９１０’を含むことができる超小型電子アセンブリ９０５を示す。図９Ｂに示されるように、第１の超小型電子パッケージ９１０ａ又は９１０ａ’、及び第２の超小型電子素子９１０ｂ又は９１０ｂ’のそれぞれにおける対応する第１の端子９２５ａは、共通の垂直面内に配置することができる。
そのような実施形態において、第１の超小型電子パッケージ９１０ａ又は９１０ａ’及び第２の超小型電子パッケージ９１０ｂ又は９１０ｂ’のそれぞれにおける対応する第１の端子９２５ａは、互いから水平方向にオフセットさせないことができる（又は、例えば製造公差に起因する水平方向のオフセットを最小にすることができる）ので、回路パネル９６０を貫く第１の超小型電子パッケージ９１０ａ又は９１０ａ’及び第２の超小型電子パッケージ９１０ｂ又は９１０ｂ’の第１の端子９２５ａ間での、（一例における）アドレス信号、又は（特定の例における）コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号を運ぶ電気的接続のうちの少なくともいくつかは、ほぼ回路パネルの厚さの電気長を有することができる。
図９Ｂに示される実施形態の変形形態（図示せず）では、超小型電子パッケージは、隣接する重なり合う２対の超小型電子素子を含むことができ、それらの超小型電子素子は、同じ基板の上に重なる互いに隣接して配置される２対の超小型電子素子９３０ａ’、９３０ｂ’（図９Ｂ）のように見える。
図１０Ａは、図５Ａに対して上記で説明された実施形態の変形形態を示しており、超小型電子パッケージ１０１０は、基板１０２０の第１の表面１０２１に対して平行な単一の面内に配置される表面１０３１をそれぞれ有する４つの超小型電子素子１０３０を含む。
図１０Ａは、風車の形状に類似の超小型電子素子１０３０の特定の配置を示す。この実施形態では、第１の開口部１０２６ａ及び第２の開口部１０２６ｂの最も長い寸法は平行な第１の軸１０２９ａ及び第２の軸１０２９ｂを規定し、第３の開口部１０２６ｃ及び第４の開口部１０２６ｄの最も長い寸法は平行な第３の軸１０２９ｃ及び第４の軸１０２９ｄを規定する。第３の軸１０２９ｃ及び第４の軸１０２９ｄは第１の軸１０２９ａ及び第２の軸１０２９ｂを横切ることができる。例示的な実施形態では、第３の軸１０２９ｃ及び第４の軸１０２９ｄは第１の軸１０２９ａ及び第２の軸１０２９ｂと直交することができる。
一例では、超小型電子素子１０３０はそれぞれ、それぞれの超小型電子素子の長さの方向に延在する対向する第１の縁部１０３８ａ及び第２の縁部１０３８ｂを有することができ、第１の縁部はそれぞれ、パッケージの質量中心１００８に隣接する部分を有し、第１の縁部はそれぞれ、超小型電子素子の他の超小型電子素子のうちの厳密に１つを通って延在する面１０３９を画定する。特定の実施形態では、例えば、図１０Ａにおいて示されるように、開口部１０２６のそれぞれの開口部の軸１０２９は、開口部の他の開口部のうちの厳密に１つを通って延在することができる。
各超小型電子素子１０３０は、対向する第１の縁部１０３８ａと第２の縁部１０３８ｂとの間のそれぞれの超小型電子素子の幅の方向に延在する、向かう合う第３の縁部１０３８ｃ及び第４の縁部１０３８ｄを有することができ、第３の縁部はそれぞれ隣接する超小型電子素子の第１の縁部の少なくとも一部に面する。図１０Ａに示されるように、超小型電子素子１０３０のそれぞれの第２の縁部１０３８ｂは、厳密に１つの隣接する超小型電子素子の第４の縁部１０３８ｄと同一平面をなすことができる。
図５Ａに示される実施形態と同様に、超小型電子パッケージ１０１０の第１の端子１０２５ａは、第１の端子の２つの隣接する列１０１６を有する単一のグリッド１０１５内に配置することができる。第１の端子１０２５ａが露出する基板１０２０の第２の表面１０２２の中央領域１０２３は、第１の軸１０２９ａと第２の軸１０２９ｂとの間に位置することができ、基板の第２の表面の周辺領域１０２８は、基板の対向する縁部と、第１及び第２の軸との間に存在することができる。特定の実施形態では、第３の軸１０２９ｃ及び第４の軸１０２９ｄは、基板１０２０の第２の表面１０２２の中央領域１０２３の境界を与えることができ、それにより、基板１０２０の第２の表面１０２２の周辺領域１０２８’は、基板の向かう合う縁部と第３及び第４の軸との間に存在することができる。
一例では、バッファリング機能を実行するように構成されるチップを含む１つ又は複数の超小型電子素子１０３０’を基板１０２０に実装することができ、超小型電子素子１０３０’は、基板１０２０の第１の表面１０２１（図１０Ａ）又は第２の表面１０２２に面する表面１０３１’を有する。一例では、そのようなバッファリングチップ１０３０’は、基板１０２０の第１の表面１０２１において露出する導電性コンタクトにフリップチップボンディングすることができる。そのような各バッファ素子を用いて、特にパッケージの第１の端子において受信された上記のコマンド−アドレスバス信号用に、及びパッケージ内の超小型電子素子のうちの１つ又は複数用に、超小型電子パッケージ１０１０の端子間の信号分離を与えることができる。一例では、そのようなバッファリングチップ１０３０’又はバッファ素子は、超小型電子パッケージ１０１０内の端子１０２５のうちの少なくともいくつか及び超小型電子素子１０３０のうちの１つ又は複数に電気的に接続することができ、バッファチップは、超小型電子パッケージ１０１０の端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生するように構成される。通常、１つ又は複数のバッファ素子は、第１の端子において受信されたか、又は第２の端子において受信された信号を再生し、再生された信号をパッケージ内の超小型電子素子に転送する。
特定の例において、そのようなバッファリングチップは、アドレス情報、又は一例において、超小型電子素子１０３０のうちの１つ又は複数に転送されるコマンド信号、アドレス信号、及びクロック信号を、バッファするように構成することができる。上述のように信号を再生することに代えて、又はそれに加えて、特定の例において、そのような更なる超小型電子素子は、第１の端子等の端子で受け取られるアドレス情報又はコマンド情報のうちの少なくとも１つを部分的に又は完全に復号化するように構成することができる。次に、復号化チップはそのような部分的な又は完全な復号化の結果を出力して、超小型電子素子１０３０のうちの１つ又は複数に転送することができる。
特定の実施形態では、チップ１０３０’のうちの１つ又は複数はデカップリングキャパシタとすることができる。１つ又は複数のデカップリングキャパシタ１０３０’は、上記のバッファリングチップの代わりに、又はそれに加えて、超小型電子素子１０３０間に配置することができる。そのようなデカップリングキャパシタは超小型電子パッケージ１０１０内の内部電源及び／又は接地バスに電気的に接続することができる。
そのような実施形態の潜在的な利点は図１０Ｂにおいてわかるが、図１０Ｂは、共通の回路パネル１０６０に搭載することができる２つ以上の超小型電子パッケージ１０１０を含むことができる超小型電子アセンブリ１００５を示す。図１０Ｂに示すように、第１の超小型電子パッケージ１０１０ａ及び第２の超小型電子パッケージ１０１０ｂのそれぞれにおける対応する第１の端子１０２５ａは、共通の垂直な平面内に配列することができる。
図１０Ｃ及び図１０Ｄは、図１０Ａに示される超小型電子パッケージの実施形態の変形形態を示す。図１０Ｃは、３つの平行な列１０１６を有する単一のグリッド１０１５’内に配置される第１の端子１０２５ａを有する超小型電子パッケージ１００１を示す。３つの列１０１６を有するグリッド１０１５’のそのような構成は、第３の開口部及び第４の開口部が互いに相対的に近く、それにより、第３の開口部１０２６ｃと第４の開口部１０２６ｄとの間に入ることができるグリッドの潜在的な長さが制限されるときに有利であることができる。
図１０Ｄは、２つの平行な列１０１６を有する単一のグリッド１０１５内に配置される第１の端子１０２５ａを有する超小型電子パッケージ１００２を示しており、超小型電子素子１０３０は相対的に長くなく、それにより、第３の開口部と第４の開口部との間に入ることができるグリッドの潜在的な高さが制限される。グリッド１０１５の長さを収容するために、超小型電子素子１０３０のそれぞれの超小型電子素子の第２の縁部１０３８ｂが隣接する超小型電子素子の第４の縁部１０３８ｄと同一平面をなさないように、図１０Ｄに示されるように風車形状を調整することができる。図１０Ｄに示される例では、超小型電子素子１０３０のそれぞれの超小型電子素子の第２の縁部１０３８ｂを含む平面１０３９’は、厳密に１つの隣接する超小型電子素子の第１の縁部１０３８ａを横切る。
図１１Ａは図１０Ａに対して上記で説明された実施形態の変形形態を示しており、超小型電子パッケージ１１１０の第１の端子１１２５ａは平行な第１のグリッド１１１５ａ及び第２のグリッド１１１５ｂ内に配置され、各グリッドは第１の端子の２つの隣接する列１１１６を有する。この実施形態では、第１のグリッド１１１５ａ及び第２のグリッド１１１５ｂはそれぞれ全て同じ信号を運ぶように構成することができ、第１のグリッド及び第２のグリッド内の端子１１２５ａの対応する端子の位置は、第１のグリッドと第２のグリッドとの間の中間軸１１２９ｅの回りで鏡像をなすように示されており、中間軸は開口部１１２６ａ及び１１２６ｂの第１の軸１１２９ａ及び第２の軸１１２９ｂに対して平行である。
一例では、１つ又は複数のバッファリングチップ１１３０’を互いに隣接して基板１１２０に実装することができ、各バッファリングチップは基板１１２０の第１の表面１１２１（図１１Ａ）又は第２の表面１１２２に面する表面１１３１’を有する。そのようなバッファリングチップ１１３０’は、基板１１２０の第１の表面１１２１において露出する導電性コンタクトにフリップチップボンディングすることができる。４つの超小型電子素子１１３０を有するそのような実施形態では、１つ又は複数のバッファリングチップ１１３０’はそれぞれ、超小型電子素子のうちの２つのそれぞれの超小型電子素子に電気的に接続することができる。特定の実施形態では、チップ１１３０’のうちの１つ又は複数はデカップリングキャパシタとすることができる。１つ又は複数のデカップリングキャパシタ１１３０’は、上記のバッファリングチップの代わりに、又はそれに加えて、超小型電子素子１１３０間に配置することができる。そのようなデカップリングキャパシタは超小型電子パッケージ１１１０内の内部電源及び接地バスに電気的に接続することができる。
図１１Ｅは、図１１Ａに示される信号割当ての代わりに、超小型電子パッケージ１１１０において用いることができる、図１１Ａに示される信号割当ての変形形態を示す。図１１Ｅは、同じ譲受人に譲渡された同時係属中の米国特許出願第１３／４３９，３１７号の図２０と実質的に同じ図であり、その開示は引用することにより本明細書の一部をなすものとする。図１１Ｅでは、図７Ｃと同様に、第５のグリッド１１５５内の第２の端子の信号クラス割当ては、垂直軸１１８０の回りで対称とすることができ、第６のグリッド１１５７内の第２の端子の信号クラス割当ては、垂直軸１１８０の回りで対称とすることができる。図１１Ｅに更に示されるように、例えば、データ信号ＤＱ０、ＤＱ１、．．．の場合等の、超小型電子パッケージ上の第２の端子の空間位置に対するデータ信号の割当ては、垂直軸１１８０の回りでモジュロ−Ｘ対称を有することができる。
図１１Ａの実施形態の潜在的な利点は図１１Ｂにおいて確認することができ、図１１Ｂは、共通の回路パネル１１６０に実装することができる２つ以上の超小型電子パッケージ１１１０を含むことができる超小型電子アセンブリ１１０５を示す。図１１Ｂに示されるように、第１の超小型電子パッケージ１１１０ａ及び第２の超小型電子パッケージ１１１０ｂのそれぞれにおける対応する第１の端子１１２５ａは、共通の垂直面内に配置することができ、それにより、第１の超小型電子パッケージ１１１０ａ及び第２の超小型電子パッケージ１１１０ｂの第１の端子１１２５ａ間の回路パネル１１６０を通る電気的接続のうちの少なくともいくつかが、その回路パネルの厚み程度の電気長を有することができるようになる。
図１１Ｃ及び図１１Ｄは、図１０Ｃ及び図１０Ｄにそれぞれ示される超小型電子パッケージの実施形態の変形形態を示す。図１１Ｃに示される超小型電子パッケージ１１０１は、超小型電子パッケージ１１０１が、それぞれが平行な３つの列１１１６を有する２つの平行なグリッド１１１５ａ’及び１１１５ｂ’を有することを除いて、図１０Ｃに示される超小型電子パッケージ１００１と同じである。第１のグリッド１１１５ａ’及び第２のグリッド１１１５ｂ’は第１のグリッドと第２のグリッドとの間の中間軸１１２９ｅの回りで鏡像をなすことができ、中間軸は第１の開口部１１２６ａ及び第２の開口部１１２６ｂの第１の軸１１２９ａ及び第２の軸１１２９ｂに対して平行である。
図１１Ｄに示される超小型電子パッケージ１１０２は、超小型電子パッケージ１１０２が、それぞれが平行な２つの列１１１６を有する２つの平行なグリッド１１１５ａ及び１１１５ｂを有することを除いて、図１０Ｄに示される超小型電子パッケージ１００２と同じである。第１のグリッド１１１５ａ及び第２のグリッド１１１５ｂは第１のグリッドと第２のグリッドとの間の中間軸１１２９ｅの回りで鏡像をなすことができ、中間軸は第１の開口部１１２６ａ及び第２の開口部１１２６ｂの第１の軸１１２９ａ及び第２の軸１１２９ｂに対して平行である。
図１２は、図１１Ｃに示される超小型電子パッケージの実施形態の変形形態を示す。図１２に示される超小型電子パッケージ１２１０は、超小型電子パッケージ１２１０が超小型電子素子１２３０を有し、そのうちのいくつかを互いに積重できることを除いて、図１１Ｃに示される超小型電子パッケージ１１０１と同じである。例えば、図１２に示される実施形態では、第１の超小型電子素子１２３０ａ及び第２の超小型電子素子１２３０ｂのそれぞれの超小型電子素子の前面１２３１は、基板１２２０の第１の表面１１２１に対面することができ、第３の超小型電子素子１２３０ｃ及び第４の超小型電子素子１２３０ｄのそれぞれの超小型電子素子の前面１２３１の少なくとも一部は、第１の超小型電子素子及び第２の超小型電子素子のそれぞれの超小型電子素子の背面１２３３の上に重なることができる。
図１３Ａは、図５Ａに対して上記で説明された実施形態の変形形態を示しており、超小型電子素子及び開口部が９０度だけ回転する。超小型電子パッケージ１３１０は、第１の開口部１３２６ａ及び第２の開口部１３２６ｂが第１の開口部及び第２の開口部の長さの方向に延在する第１の軸１３２９ａを有し、第３の開口部１３２９ｃ及び第４の開口部１３２９ｄが第３の開口部及び第４の開口部の長さの方向に延在する第２の軸１３２９ｂを有することを除いて、図５Ａに示される超小型電子パッケージ１０と同じである。また、第１の端子１３２５ａは図５Ａに示されるような２列ではなく、３つの平行な列１３１６を有する単一のグリッド１３１５内に配置される。各超小型電子素子１３３０は、各超小型電子素子の表面にある複数のコンタクトが開口部１３２６の少なくとも１つと位置合わせされるように向けられる。
第１の端子１３２５ａは、基板１３２０の第２の表面１３２２の中央領域１３２３内に配置され、中央領域は、それぞれの第１の開口部１３２６ａ及び第２の開口部１３２６ｂの隣接する端部１３０９ａ及び１３０９ｂに接する平行な線１３０８ａと１３０８ｂとの間に配置される。一例では、平行な線１３０８ａ及び１３０８ｂは、それぞれの第１の軸１３２９ａ及び第２の軸１３２９ｂを横切ることができる。特定の例では、平行な線１３０８ａ及び１３０８ｂは、それぞれの第１の軸１３２９ａ及び第２の軸１３２９ｂと直交することができる。
図１３Ａに示される実施形態では、基板１３２０の第２の表面１３２２の中央領域１３２３は、それぞれの第３の開口部１３２６ｃ及び第４の開口部１３２６ｄの隣接する端部１３０９ｃ及び１３０９ｄに接する平行な線１３０８ｃ及び１３０８ｄによって画定することもできる。一例では、中央領域１３２３は、開口部１３０９ａ、１３０９ｂ、１３０９ｃ及び１３０９ｄの隣接する端部のいずれも越えて延在しない、基板１３２０の第２の表面１３２２の長方形エリア内に配置することができる。
図１３Ｂは、図１３Ｂに対して上記で説明された実施形態の変形形態を示しており、超小型電子パッケージ１３１０’の第１の端子１３２５ａは平行な第１のグリッド１３１５ａ及び第２のグリッド１３１５ｂ内に配置され、各グリッドは第１の端子の２つの隣接する列１３１６を有する。この実施形態では、第１のグリッド１３１５ａ及び第２のグリッド１３１５ｂはそれぞれ全て同じ信号を運ぶように構成することができ、第１のグリッド及び第２のグリッド内の端子１３２５ａの対応する端子の位置は、第２の軸１３２９ｂの回りで鏡像をなすように示されており、グリッドのうちの１つが第２の軸のそれぞれの側に配置される。特定の実施形態（図示せず）では、第１のグリッド１３１５ａ及び第２のグリッド１３１５ｂ内の端子１３２５ａの対応する端子の位置は、第１の軸１３２９ａと一致しない中間軸の回りで鏡像をなすことができる。
図１３Ｂに示される実施形態では、第１の端子１３２５ａは、基板１３２０の第２の表面１３２２の中央領域１３２３内に配置され、中央領域は、それぞれの第１の開口部１３２６ａ及び第２の開口部１３２６ｂの隣接する端部１３０９ａ及び１３０９ｂに接する平行な線１３０８ａと１３０８ｂとの間に配置される。グリッド１３１５ａ及び１３１５ｂは（及び中央領域１３２３も）、それぞれの第３の開口部１３２６ｃ及び第４の開口部１３２６ｄの隣接する端部１３０９ｃ及び１３０９ｄに接する平行な線１３０８ｃ及び１３０８ｄを越えて延在することができる。
図１４Ａ及び図１４Ｂは、図１３Ａ及び図１３Ｂにそれぞれ示される超小型電子パッケージの実施形態の変形形態を示す。図１４Ａに示される超小型電子パッケージ１４１０は、超小型電子パッケージ１４１０の超小型電子素子１４３０がそれぞれ基板１４２０の第１の表面に対して平行な単一の面内に配置される前面を有することを除いて、図１４Ａに示される超小型電子パッケージ１３１０と同じである。図１４Ｂに示される超小型電子パッケージ１４１０’は、超小型電子パッケージ１４１０’の超小型電子素子１４３０がそれぞれ基板１４２０の第１の表面に対して平行な単一の面内に配置される前面を有することを除いて、図１４Ａに示される超小型電子パッケージ１３１０’と同じである。
図１４Ｃは、図１４Ｂに示される超小型電子パッケージの実施形態の変形形態を示す。図１４Ｃに示される超小型電子パッケージ１４０１は、４つの平行なグリッド１４１５内に配置される第１の端子１４２５ａを有し、各グリッドは２つの平行な列１４１６を有し、各グリッド１４１５は、第１の軸１４２９ａの回りで、及び／又は第２の軸１４２９ｂの回りで少なくとも１つの更なるグリッド１４１５に対して鏡像をなす。一例（図示せず）では、各グリッド１４１５は、グリッド１４１５の対間に延在する任意の他の中間軸の回りで他のグリッド１４１５のうちの１つ又は複数に対して鏡像をなすことができる。第２の端子１４２５ｂの各グリッド１４１７も、第１の軸１４２９ａの回りで、及び／又は第２の軸１４２９ｂの回りでグリッド１４１７の別のグリッドに対して鏡像をなすことができるか、又は各グリッド１４１７は、グリッド１４１７の対間に延在する任意の他の中間軸の回りで他のグリッド１４１７のうちの１つ又は複数に対して鏡像をなすことができる。一例では、図１４Ｃに示される第１の端子１４２５ａ及び／又は第２の端子１４２５ｂの４つの鏡像をなすグリッドの特定の配置は、図１３Ｂに示される、上に重なる超小型電子素子の配置とともに用いることができる。
図１５Ａは、図９Ａに示す超小型電子パッケージの実施形態の変形形態を示す。図１５Ａに示す超小型電子パッケージ１５１０は、超小型電子パッケージ１５１０の超小型電子素子１５３０がそれぞれ基板１５２０の第１の表面１５２１に平行な単一の平面内に配列された前面１５３１を有するということを除き、図９Ａに示す超小型電子パッケージ９１０と同じである。
図１５Ｂは、図９Ｂに示す超小型電子パッケージの実施形態の変形形態を示す。図１５Ｂに示す超小型電子パッケージ１５１０’は、超小型電子パッケージ１５１０’の超小型電子素子１５３０’がそれぞれ基板１５２０’の第１の表面１５２１に平行な単一の平面内に配列された前面１５３１を有するということを除き、図９Ａに示す超小型電子パッケージ９１０’と同じである。
図１５Ｃは、図１５Ｂに示される超小型電子パッケージの実施形態の変形形態を示す。図１５Ｃに示される超小型電子パッケージ１５１０’’は、超小型電子パッケージ１５１０’’の第１の端子１５２５ａが第１の端子の２つの隣接する列１５１６を有する単一のグリッド１５１５内に配置されることを除いて、図１５Ｂに示される超小型電子パッケージ１５１０’と同じである。
図１５Ｃにおいて確認することができるように、基板１５２０’’は、互いに反対側のその第１の表面と第２の表面との間に延在する２つの開口部１５２６を有することができる。開口部１５２６の第１の開口部１５２６ａの最も長い寸法は、第１の軸１５２９ａを規定することができる。開口部１５２６の第２の開口部１５２６ｂは、第１の軸１５２９ａを横切る方向に延在する長い寸法を有することができ、第２の開口部は、第１の開口部に隣接する端部１５０９を有することができる。第２の開口部１５２６ｂの端部１５０９は、第１の軸１５２９ａに対して平行な第２の軸１５２９ｂを規定することができる。一例では、第２の軸１５２９ｂは、第２の開口部１５２６ｂの端部１５０９に接することができる。第１の軸１５２９ａ及び第２の軸１５２９ｂは、第１の軸と第２の軸との間に位置する基板１５２０の第２の表面の中央領域１５２３を画定することができる。この実施形態では、第１の端子１５２５ａを含むグリッド１５１５は、基板１５２０の第２の表面においてその中央領域１５２３内に露出することができる。
図５Ａ〜図１５Ｃを参照して上述した超小型電子パッケージ及び超小型電子アセンブリは、図１６に示すシステム１６００等、さまざまな電子システムの構造において利用することができる。例えば、本発明の更なる実施形態によるシステム１６００は、他の電子構成要素１６０８及び１６１０とともに上述した超小型電子パッケージ及び／又は超小型電子アセンブリ等、複数のモジュール又は構成要素１６０６を含む。
図示の例示的システム１６００において、システムは、フレキシブルプリント回路基板等の、回路パネル、マザーボード、又はライザーパネル１６０２を含むことができ、回路パネルは、モジュール又は構成要素１６０６を互いに相互接続する多数の導体１６０４を含むことができる。多数の導体１６０４のうち、１つのみを図１６に示す。そのような回路パネル１６０２は、システム１６００に含まれる超小型電子パッケージ及び／又は超小型電子アセンブリのそれぞれに又はそこから信号を伝達することができる。しかしこれは単に例示的なものであり、モジュール又は構成要素１６０６同士の間の電気的接続を行う任意の適切な構造も用いることができる。
特定の実施形態では、システム１６００は、半導体チップ１６０８等のプロセッサも備えることができ、各モジュール又は構成要素１６０６は、クロックサイクルにおいてＮ個のデータビットを並列に転送するように構成することができ、プロセッサは、クロックサイクルにおいてＭ個のデータビットを並列に転送するように構成することができるようになっている。ＭはＮ以上である。
一例では、システム１６００は、クロックサイクルにおいて３２個のデータビットを並列に転送するように構成されたプロセッサチップ１６０８を備えることができ、このシステムは、図９Ｂを参照して説明した超小型電子パッケージ１０等の４つのモジュール１６０６も備えることができ、各モジュール１６０６は、クロックサイクルにおいて８つのデータビットを並列に転送するように構成されている（すなわち、各モジュール１６０６は、第１の超小型電子素子及び第２の超小型電子素子を備えることができ、これらの２つの超小型電子素子のそれぞれは、クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
別の例では、システム１６００は、クロックサイクルにおいて６４個のデータビットを並列に転送するように構成されたプロセッサチップ１６０８を備えることができ、このシステムは、図５Ａを参照して説明した超小型電子パッケージ等の４つのモジュール１６０６も備えることができ、各モジュール１６０６は、クロックサイクルにおいて１６個のデータビットを並列に転送するように構成されている（すなわち、各モジュール１６０６は４つの超小型電子素子を備えることができ、これらの４つの超小型電子素子のそれぞれは、クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
図１６に示す例では、構成要素１６０８は半導体チップであり、構成要素１６１０はディスプレイスクリーンであるが、他の任意の構成要素をシステム１６００において用いることができる。もちろん、説明を明瞭にするために、図１６には２つの追加の構成要素１６０８及び１６１０しか示されていないが、システム１６００は、任意の数のそのような構成要素を備えることができる。
モジュール又は構成要素１６０６並びに構成要素１６０８及び１６１０は、破線で概略的に示す共通のハウジング１６０１内に実装することができ、必要に応じて互いに電気的に相互接続して所望の回路を形成することができる。ハウジング１６０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され、スクリーン１６１０は、このハウジングの表面において露出することができる。構造１６０６が撮像チップ等の光感知素子を備える実施形態では、光をこの構造体に送るレンズ１６１１又は他の光学デバイスも設けることができる。ここでも、図１６に示す単純化したシステムは単なる例示にすぎず、デスクトップコンピュータ、ルータ等のような固定構造と一般に考えられるシステムを含む他のシステムを、上記で議論した構造体を用いて作製することができる。
図５Ａ〜図１５Ｃを参照して上述した超小型電子パッケージ及び超小型電子アセンブリはまた、図１７に示すシステム１７００等の電子システムの構造においても利用することができる。図１７は、同時係属中及び本発明の譲受人に譲渡された米国特許出願第１３／４４０，５１５号の図１４と実質的に同じ図である。この米国特許出願の開示内容は、本明細書に引用することによって本明細書の一部をなす。図１７に示す例では、本発明の更なる実施形態によるシステム１７００は、構成要素１６０６を複数の構成要素１７０６と取り替えたということを除き、図１６に示すシステム１６００と同じである。
構成要素１７０６のそれぞれは、図５Ａ〜図１５Ｃを参照して上述した超小型電子パッケージ又は超小型電子アセンブリのうちの１つ又は複数とすることができ、又はそれを含むことができる。特定の例において、構成要素１７０６のうちの１つ又は複数は、図５Ｅに示す超小型電子アセンブリ５の変形形態とすることができ、回路パネル６０は露出した縁部のコンタクトを含み、それぞれの超小型電子アセンブリ５の回路パネル６０は、ソケット１７０５に挿入するのに適切とすることができる。
それぞれのソケット１７０５は、ソケットの片側又は両側に複数のコンタクト１７０７を含むことができ、それにより、それぞれのソケット１７０５が、超小型電子アセンブリ５の上述の変形形態等、対応する構成要素１７０６の対応する露出した縁部のコンタクトとかみ合うのに適切となることができる。図示の例示的システム１７００において、システムは、フレキシブルプリント回路基板等の第２の回路パネル１７０２又はマザーボードを含むことができ、第２の回路パネルは、構成要素１７０６を互いに相互接続する多数の導体１７０４を含むことができる。多数の導体１７０４のうち、１つのみを図１７に示す。
特定の例において、システム１７００等のモジュールは複数の構成要素１７０６を含むことができ、それぞれの構成要素１７０６は超小型電子アセンブリ５の上述の変形形態である。それぞれの構成要素１７０６は、それぞれの構成要素１７０６に及びそこから信号を伝達するように、第２の回路パネル１７０２に搭載され電気的に接続することができる。システム１７００の具体的な例は単に例示的なものであり、構成要素１７０６間の電気的接続を行う任意の適切な構造も用いることができる。
上記で説明した超小型電子パッケージのいずれか又は全てにおいて、超小型電子素子のうちの１つ又は複数の背面は、製造の完了後に超小型電子パッケージの外表面において少なくとも部分的に露出させることができる。したがって、図５Ａに関して上述した超小型電子パッケージ１０において、超小型電子素子のうちの１つ又は複数の背面は、完成した超小型電子パッケージ１０内の封入材の外表面において部分的又は全面的に露出させることができる。
上述した実施形態のいずれかにおいて、超小型電子パッケージ及び超小型電子アセンブリは、任意の適した熱伝導性材料から部分的又は全体的に作製されるヒートスプレッダを備えることができる。適した熱伝導性材料の例には、金属、グラファイト、熱伝導性接着剤、例えば、熱伝導性エポキシ樹脂、はんだ等、又はそのような材料の組み合わせが含まれるが、これらに限定されるものではない。一例では、ヒートスプレッダは、実質的に連続した金属シートとすることができる。
図５Ｂに示す例において、超小型電子パッケージ１０は、なかでも熱接着剤、熱伝導性グリース、又ははんだ等の熱伝導性材料等を介して、超小型電子素子３０ａ、３０ｂ、３０ｃ及び３０ｄのうちの１つ又は複数の表面、例えば、第３の超小型電子素子３０ｃの背面３３に熱的に結合することができるヒートシンク又はヒートスプレッダ５５を含むことができる。特定の例（図示せず）において、ヒートスプレッダ５５はその１つ又は複数の表面に複数のフィンを含むことができる。
一実施形態では、ヒートスプレッダは、超小型電子素子のうちの１つ又は複数に隣接して配置された金属層を備えることができる。この金属層は、超小型電子パッケージの背面において露出することができる。代替的に、ヒートスプレッダは、超小型電子素子のうちの１つ又は複数の、少なくとも背面をカバーするオーバモールド又は封入材を含むことができる。一例では、ヒートスプレッダは、図５Ａに示す超小型電子素子３０ａ、３０ｂ、３０ｃ及び３０ｄ等の超小型電子素子のうちの１つ又は複数の、前面及び背面のうちの少なくとも一方と熱連通することができる。いくつかの実施形態では、ヒートスプレッダは、超小型電子素子のうちの隣接するものの隣接する縁部間に延在することができる。ヒートスプレッダは、周囲環境への放熱を改善することができる。
特定の実施形態では、金属製又は他の熱伝導性材料製の事前に形成されたヒートスプレッダを、熱伝導性接着剤又は熱伝導性グリース等の熱伝導性材料を用いて、超小型電子素子のうちの１つ又は複数の背面に取り付けるか又は配置することができる。接着剤が存在する場合、この接着剤は、例えば、コンプライアントに取り付けられた素子間の熱膨張差を吸収するように、ヒートスプレッダと、このヒートスプレッダが取り付けられた超小型電子素子との間の相対的な移動を可能にするコンプライアント材料とすることができる。ヒートスプレッダは、モノリシック構造とすることができる。代替的に、ヒートスプレッダは、互いに離間した複数のスプレッダ部を備えることができる。特定の実施形態では、ヒートスプレッダは、図５Ａに示す超小型電子素子３０ａ、３０ｂ、３０ｃ及び３０ｄ等の超小型電子素子のうちの１つ又は複数の背面の少なくとも一部分に直接接合されたはんだの層とすることができるか、又はこのはんだの層を含むことができる。
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
様々な従属請求項及びそこに記載した特徴を、初期の請求項に提示したものとは異なる方法で組み合わせることができることが認識されるであろう。個々の実施形態に関して説明した特徴は、説明した実施形態の他のものと共有することができることも認識されるであろう。
本発明は、超小型電子アセンブリ及び超小型電子アセンブリを製造する方法を含むが、これらに限定されるものではない幅広い産業上の利用可能性を享有する。

Claims (49)

  1. 超小型電子アセンブリであって、
    第１の超小型電子パッケージ及び第２の超小型電子パッケージであって、該第１の超小型電子パッケージ及び該第２の超小型電子パッケージのそれぞれは、
    互いに反対側の第１の表面及び第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部、第２の開口部及び第３の開口部とを有する基板であって、前記開口部は、該それぞれの開口部の長さの方向に延在する第１の軸、第２の軸及び第３の軸を有し、前記第１の軸及び前記第２の軸は互いに平行であり、前記第３の軸は前記第１の軸及び前記第２の軸を横切り、前記第２の表面は、前記第１の軸と前記第２の軸との間に配置された中央領域を有する、基板と、
    第１の超小型電子素子、第２の超小型電子素子及び第３の超小型電子素子であって、それぞれ、前記基板の前記第１の表面に面する表面と、該それぞれの超小型電子素子の該表面において露出しかつ前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有し、各超小型電子素子はメモリ記憶アレイ機能を有する、第１の超小型電子素子、第２の超小型電子素子及び第３の超小型電子素子と、
    前記第２の表面において、該第２の表面の中央領域内に露出する複数の端子であって、該超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、複数の端子と、
    各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードであって、各リードは前記開口部のうちの少なくとも１つの位置合わせされる部分を有する、リードと、
    を備え、
    前記端子は、前記第１の超小型電子素子、前記第２の超小型電子素子又は前記第３の超小型電子素子のうちの少なくとも１つの超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
    互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
    を備え、
    前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装され、該パネルコンタクトを通して電気的に接続される、超小型電子アセンブリ。
  2. 各超小型電子パッケージの前記超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項１に記載の超小型電子アセンブリ。
  3. 各超小型電子パッケージの前記端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
  4. 各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
  5. 各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージに転送される前記コマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項１に記載の超小型電子アセンブリ。
  6. 各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージに転送されるクロック信号を運ぶように構成され、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックである、請求項１に記載の超小型電子アセンブリ。
  7. 各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージに転送される前記バンクアドレス信号の全てを運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
  8. 前記回路パネルは、前記超小型電子パッケージのそれぞれに転送される前記アドレス情報の全てを運ぶように構成された複数の導体を有するバスを備え、該導体は、前記第１の表面及び前記第２の表面に対して平行な第１の方向に延在する、請求項１に記載の超小型電子アセンブリ。
  9. 各超小型電子パッケージの前記端子は第１の端子であり、各超小型電子パッケージの前記第２の表面は、前記中央領域と、前記それぞれの基板の前記第１の表面と前記第２の表面との間に延在する対向する第１の縁及び第２の縁との間に周辺領域を有し、各超小型電子パッケージは、複数の第２の端子を更に備え、該第２の端子のうちの少なくともいくつかは、前記周辺領域のうちの少なくとも１つにおいて前記それぞれの基板の前記第２の表面において露出し、前記第２の端子は、前記それぞれの超小型電子パッケージを少なくとも１つの外部構成要素に接続するように構成され、前記第２の端子のうちの少なくともいくつかは、前記アドレス信号以外の信号を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
  10. 前記第２の端子のうちの少なくともいくつかは、前記アドレス情報以外の情報を運ぶように構成される、請求項９に記載の超小型電子アセンブリ。
  11. 前記リードのうちの少なくともいくつかは、前記開口部のうちの少なくとも１つを通って延在するワイヤボンドを含む、請求項１に記載の超小型電子アセンブリ。
  12. 前記リードの全ては、前記開口部のうちの少なくとも１つを通って延在するワイヤボンドである、請求項１１に記載の超小型電子アセンブリ。
  13. 前記リードのうちの少なくともいくつかはリードボンドを含む、請求項１に記載の超小型電子アセンブリ。
  14. 各超小型電子パッケージの前記第１の超小型電子素子及び前記第２の超小型電子素子の前記表面は、前記それぞれの基板の前記第１の表面に対して平行な単一平面に配置され、各超小型電子パッケージの前記第３の超小型電子素子の前記表面は、前記それぞれの超小型電子パッケージの前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つの背面の上に少なくとも部分的に重なる、請求項１に記載の超小型電子アセンブリ。
  15. 各超小型電子パッケージの全ての前記超小型電子素子の前記表面は、前記それぞれの基板の前記第１の表面に対して平行な単一平面に配置される、請求項１に記載の超小型電子アセンブリ。
  16. 前記超小型電子パッケージのうちの少なくとも１つは、前記それぞれの超小型電子パッケージの前記超小型電子素子のうちの少なくとも１つと熱連通しているヒートスプレッダを備える、請求項１に記載の超小型電子アセンブリ。
  17. 前記超小型電子素子のメモリ記憶アレイ機能のそれぞれは、ＮＡＮＤフラッシュ、抵抗変化型ＲＡＭ、相変化メモリ、磁気ＲＡＭ、スタティックＲＡＭ、ダイナミックＲＡＭ、スピントルクＲＡＭ、又は連想メモリの技術において実施される、請求項１に記載の超小型電子アセンブリ。
  18. 前記超小型電子素子のそれぞれは、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップを含む、請求項１に記載の超小型電子アセンブリ。
  19. 前記超小型電子素子のそれぞれは、前記超小型電子素子のうちの他のものと機能的及び機械的に対等である、請求項１に記載の超小型電子アセンブリ。
  20. 各超小型電子パッケージの前記基板は、第４の軸を有する第４の開口部を有し、該第４の軸は、前記それぞれの超小型電子パッケージの前記第１の軸及び前記第２の軸を横切り、かつ前記第４の開口部の長さの方向に延在し、各超小型電子パッケージは、
    前記それぞれの基板の前記第１の表面に面する表面を有する第４の超小型電子素子であって、メモリ記憶アレイ機能を有し、該第４の超小型電子素子の表面において露出しかつ前記それぞれの基板の前記開口部のうちの少なくとも１つと位置合わせされた複数のコンタクトを有する第４の超小型電子素子と、
    前記それぞれの第４の超小型電子素子の前記コンタクトと前記それぞれの端子との間に電気的に接続された第２のリードであって、該第２のリードのそれぞれは、前記開口部のうちの少なくとも１つと位置合わせされた部分を有する、第２のリードと、
    を更に備える、請求項１に記載の超小型電子アセンブリ。
  21. 前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子は、第１のグリッド及び第２のグリッドの場所に配置され、該第１のグリッド及び該第２のグリッドは、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において互いに位置合わせされ、該位置合わせは、前記グリッドの隣接する端子の間の最小ピッチに等しい距離の範囲内にある、請求項１に記載の超小型電子アセンブリ。
  22. 前記グリッドは、該グリッドの前記端子が前記直交するｘ方向及びｙ方向において互いに一致するように、該ｘ方向及び該ｙ方向において互いに位置合わせされる、該請求項２１に記載の超小型電子アセンブリ。
  23. 各グリッドの前記端子は、４つ以下の列に配置される、請求項２１に記載の超小型電子アセンブリ。
  24. 各グリッドの前記端子は、２つ以下の列に配置される、請求項２１に記載の超小型電子アセンブリ。
  25. 前記第１のパッケージ及び前記第２のパッケージの前記グリッドは、機能的にかつ機械的に一致している、請求項２１に記載の超小型電子アセンブリ。
  26. 各グリッドの全ての前記場所は、前記端子のうちの対応する１つによって占有される、請求項２１に記載の超小型電子アセンブリ。
  27. 各グリッドの前記場所のうちの少なくとも１つは、前記端子のうちの対応する１つによって占有されない、請求項２１に記載の超小型電子アセンブリ。
  28. 前記第１のパッケージ及び前記第２のパッケージの前記グリッドは、互いにその少なくとも９０％重なっている、請求項２１に記載の超小型電子アセンブリ。
  29. 前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記端子は、前記第１のグリッド及び前記第２のグリッドの場所に配置され、前記第１のパッケージの前記第１のグリッド及び前記第２のパッケージの前記第２のグリッドは互いに位置合わせされ、前記第１のパッケージの前記第２のグリッド及び前記第２のパッケージの前記第１のグリッドは互いに位置合わせされ、該位置合わせは、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向であり、該位置合わせは、前記グリッドの隣接する端子間の最小ピッチに等しい距離の範囲内にある、請求項１に記載の超小型電子アセンブリ。
  30. 前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記端子は、前記それぞれの基板の理論的中間軸の第１の側に配置された端子の第１の組と、前記第１の側と反対側の前記中間軸の第２の側に配置された端子の第２の組とを含み、各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれはアドレス情報を運ぶように構成され、各超小型電子パッケージの前記第１の組内の前記第１の端子の前記信号割当ては、同じ超小型電子パッケージの前記第２の組内の前記第１の端子の前記信号割当ての鏡像である、請求項１に記載の超小型電子アセンブリ。
  31. 各超小型電子パッケージの前記第１の組及び前記第２の組の前記端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、各超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドにおける端子の列は、前記それぞれの基板の対向する第１の縁及び第２の縁に対して平行な方向に延在する、請求項３０に記載の超小型電子アセンブリ。
  32. 前記第１の超小型電子パッケージの前記端子のうちの１つと、該端子に接続される、前記第２の超小型電子パッケージの前記端子のうちの対応する１つとの間の前記回路パネルを通しての電気的接続のスタブ長は、前記第１の超小型電子パッケージの前記端子の最小ピッチの７倍未満である、請求項１に記載の超小型電子アセンブリ。
  33. 前記第１の超小型電子パッケージの前記端子と前記第２の超小型電子パッケージの前記端子との間の前記回路パネルを通る電気的接続のうちの少なくともいくつかは、前記回路パネルの厚さ程度の電気長を有する、請求項１に記載の超小型電子アセンブリ。
  34. 前記パネルコンタクトは、前記回路パネルの第１の表面において露出する直線状に延在する第１の列及び第２の列に配置され、前記第１の超小型電子パッケージの前記端子に接合された第１のパネルコンタクトと、前記回路パネルの第２の表面において露出する直線状に延在する第１の列及び第２の列に配置され、前記第２の超小型電子パッケージの前記端子に接合された第２のパネルコンタクトとを含み、
    前記第１のパネルコンタクトの前記第１の列は、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において前記第２のパネルコンタクトの前記第２の列と位置合わせされ、前記第１のパネルコンタクトの前記第２の列は、前記直交するｘ方向及びｙ方向において前記第２のパネルコンタクトの前記第１の列と位置合わせされ、
    前記第１のパネルコンタクトの前記第１の列内の各コンタクトは、前記第２のパネルコンタクトの前記第１の列の対応するコンタクトに結合され、前記第１のパネルコンタクトの前記第２の列内の各コンタクトは、前記第２のパネルコンタクトの前記第２の列の対応するコンタクトに結合される、請求項１に記載の超小型電子アセンブリ。
  35. 各超小型電子パッケージの前記端子は、単一列に配置され、前記回路パネルは、前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネルのそれぞれの接続サイト間で前記アドレス情報をルーティングする１つのみのルーティング層を含む、請求項１に記載の超小型電子アセンブリ。
  36. 各超小型電子パッケージの前記端子は、２つの平行な列に配置され、前記回路パネルは、前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネルのそれぞれの接続サイト間で前記アドレス情報をルーティングする２つのみのルーティング層を含む、請求項１に記載の超小型電子アセンブリ。
  37. 前記回路パネルは、該回路パネルの平面においてＣＴＥが３０ｐｐｍ／℃未満である素子を含む、請求項１に記載の超小型電子アセンブリ。
  38. 各超小型電子パッケージは、前記それぞれの超小型電子パッケージにおける前記それぞれの端子のうちの少なくともいくつか及び前記超小型電子素子のうちの１つ又は複数に電気的に接続された半導体素子を備え、各半導体素子は、前記それぞれの超小型電子パッケージの前記端子のうちの１つ又は複数において受け取られた少なくとも１つの信号を再生するか又は少なくとも部分的に復号することのうちの少なくとも一方を行うように構成される、請求項１に記載の超小型電子アセンブリ。
  39. 請求項１に記載の超小型電子アセンブリを複数備え、各超小型電子アセンブリは、該超小型電子アセンブリのそれぞれとの間で信号を搬送するように第２の回路パネルに実装され、該第２の回路パネルに電気的に接続される、モジュール。
  40. 請求項１に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子構成要素とを備えるシステム。
  41. ハウジングを更に備え、前記超小型電子アセンブリ及び前記１つ又は複数の他の電子構成要素は該ハウジングと組み立てられている、請求項４０に記載のシステム。
  42. 超小型電子アセンブリであって、
    第１の超小型電子パッケージ及び第２の超小型電子パッケージであって、該第１の超小型電子パッケージ及び該第２の超小型電子パッケージのそれぞれは、
    互いに反対側の第１の表面及び第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部、第２の開口部及び第３の開口部とを有する基板であって、前記開口部は、該それぞれの開口部の長さの方向に延在する第１の軸、第２の軸及び第３の軸を有し、前記第１の軸及び前記第２の軸は互いに平行であり、前記第３の軸は前記第１の軸及び前記第２の軸を横切り、前記第２の表面は前記第１の軸と前記第２の軸との間に配置される中央領域を有する、基板と、
    第１の超小型電子素子、第２の超小型電子素子及び第３の超小型電子素子であって、それぞれ、前記基板の前記第１の表面に面する表面と、該それぞれの超小型電子素子の該表面において露出しかつ前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有し、各超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、第１の超小型電子素子、第２の超小型電子素子及び第３の超小型電子素子と、
    前記第２の表面において、該第２の表面の前記中央領域内に露出する複数の端子であって、該端子は該超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、複数の端子と、
    各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、各リードは前記開口部のうちの少なくとも１つと位置合わせされる部分を有する、リードと、
    を備え、
    前記端子は、前記第１の超小型電子素子、前記第２の超小型電子素子又は前記第３の超小型電子素子のうちの少なくとも１つの超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成される、第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
    互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
    を備え、
    前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装され、該パネルコンタクトを通して電気的に接続される、超小型電子アセンブリ。
  43. 各超小型電子パッケージの前記端子は、前記アドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の少なくとも４分の３を運ぶように構成される、請求項４２に記載の超小型電子パッケージ。
  44. 超小型電子アセンブリであって、
    第１の超小型電子パッケージ及び第２の超小型電子パッケージであって、該第１の超小型電子パッケージ及び該第２の超小型電子パッケージのそれぞれは、
    互いに反対側の第１の表面及び第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部、第２の開口部及び第３の開口部と、前記第１の開口部及び前記第２の開口部の長さの方向に延在する第１の軸とを有する基板であって、前記第３の開口部は、前記第１の軸を横切り、前記第３の開口部の長さの方向に延在する第２の軸を有し、前記第２の表面はそれぞれの前記第１の開口部及び前記第２の開口部の隣接する端部に配置される平行な第１の線と第２の線との間に配置される中央領域を有する、基板と、
    第１の超小型電子素子、第２の超小型電子素子及び第３の超小型電子素子であって、それぞれ、前記基板の前記第１の表面に面する表面と、該それぞれの超小型電子素子の前記表面において露出しかつ前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有し、各超小型電子素子はメモリ記憶アレイ機能を有する、第１の超小型電子素子、第２の超小型電子素子及び第３の超小型電子素子と、
    前記第２の表面において、該第２の表面の前記中央領域内に露出する複数の端子であって、該端子は該超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、複数の端子と、
    各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、各リードは前記開口部のうちの少なくとも１つと位置合わせされる部分を有する、リードと、
    を備え、
    前記端子は、前記第１の超小型電子素子、前記第２の超小型電子素子又は前記第３の超小型電子素子のうちの少なくとも１つの超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成され、
    互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
    を備え、
    前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装され、該パネルコンタクトを通して電気的に接続される、超小型電子アセンブリ。
  45. 各超小型電子パッケージの前記超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項４４に記載の超小型電子アセンブリ。
  46. 超小型電子アセンブリであって、
    第１の超小型電子パッケージ及び第２の超小型電子パッケージであって、該第１の超小型電子パッケージ及び該第２の超小型電子パッケージのそれぞれは、
    互いに反対側の第１の表面及び第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部及び第２の開口部とを有する基板であって、前記開口部は該それぞれの開口部の長さの方向に延在する第１の横断軸及び第２の横断軸を有し、前記第２の表面は前記それぞれの基板の前記第１の開口部に隣接して配置される中央領域を有する、基板と、
    第１の超小型電子素子及び第２の超小型電子素子であって、それぞれ、前記基板の前記第１の表面に面する表面と、該それぞれの超小型電子素子の該表面において露出しかつ前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有し、各超小型電子素子はメモリ記憶アレイ機能を有する、第１の超小型電子素子及び第２の超小型電子素子と、
    前記第２の表面において、該第２の表面の前記中央領域内に露出する複数の端子であって、該端子は該超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成され、前記端子は理論的な中間軸の第１の側に配置される前記端子の第１の組と、前記第１の側の反対側の、前記理論的な中間軸の第２の側に配置される前記端子の第２の組とを含み、前記第１の開口部は前記端子の第１の組と前記端子の第２の組との間に少なくとも部分的に配置される、複数の端子と、
    各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、各リードは前記開口部のうちの少なくとも１つと位置合わせされる部分を有する、リードと、
    を備え、
    端子の前記第１の組及び前記端子の第２の組はそれぞれ、前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つの超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成され、前記第１の組内の前記端子の前記信号割当ては、前記第２の組内の前記端子の前記信号割当ての鏡像である、第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
    互いに反対側の第１の表面及び第２の表面と、該互いに反対側の第１の表面及び第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
    を備え、
    前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装され、該パネルコンタクトを通して電気的に接続される、超小型電子アセンブリ。
  47. 各超小型電子パッケージの前記超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項４６に記載の超小型電子アセンブリ。
  48. 超小型電子アセンブリであって、
    第１の超小型電子パッケージ及び第２の超小型電子パッケージであって、該第１の超小型電子パッケージ及び該第２の超小型電子パッケージのそれぞれは、
    互いに反対側の第１の表面及び第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部及び第２の開口部とを有する基板であって、前記第１の開口部は該第１の開口部の長さの第１の方向に延在する軸を有し、前記第２の開口部は前記第１の方向を横切る第２の方向に延在する長さを有し、前記第２の開口部は前記それぞれの基板の前記第１の開口部に隣接する端部を有し、前記第２の表面は前記軸と、該軸に対して平行であり、前記第２の開口部の端部に接するラインとの間に配置される中央領域を有する、基板と、
    第１の超小型電子素子及び第２の超小型電子素子であって、それぞれ、前記基板の前記第１の表面に面する表面と、それぞれの前記超小型電子素子の前記表面において露出し、前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有し、各超小型電子素子はメモリ記憶アレイ機能を有する、第１の超小型電子素子及び第２の超小型電子素子と、
    前記第２の表面において、該第２の表面の前記中央領域内に露出する複数の端子であって、該端子は該超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、複数の端子と、
    各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、各リードは前記開口部のうちの少なくとも１つと位置合わせされる部分を有する、リードと、
    を備え、
    前記端子は前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つの超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
    互いに反対側の第１の表面及び第２の表面と、該互いに反対側の第１の表面及び第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
    を備え、
    前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面において露出する前記パネルコンタクトに実装され、該パネルコンタクトを通して電気的に接続される、超小型電子アセンブリ。
  49. 各超小型電子パッケージの前記超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項４８に記載の超小型電子アセンブリ。
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