KR20230026484A - 펄스식 플라즈마를 사용하여 에칭 선택도를 향상시키는 방법 - Google Patents

펄스식 플라즈마를 사용하여 에칭 선택도를 향상시키는 방법 Download PDF

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Abstract

본 개시내용의 실시예들은, 플라즈마 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 지지 어셈블리의 기판 지지 표면 상에 배치되는 기판 상에 형성된 제1 유전체 재료를 에칭하는 단계를 포함하는, 기판을 프로세싱하는 방법을 포함한다. 에칭 프로세스는 프로세스 가스를 프로세싱 구역으로 전달하는 것 ― 프로세스 가스는 제1 플루오로카본 함유 가스 및 제1 프로세스 가스를 포함함 ― , 프로세싱 구역에서 플라즈마를 형성하기 위해, 무선 주파수 생성기의 사용에 의해, 무선 주파수 신호를 제1 전극으로 전달하는 것, 및 제1 펄스식 전압 파형 생성기의 사용에 의해, 기판 지지 어셈블리 내에 배치된 바이어싱 전극에서 제1 펄스식 전압 파형을 설정하는 것을 포함할 수 있다. 제1 펄스식 전압 파형은, 제1 시간 간격 동안 발생하는 제1 부분, 제2 시간 간격 동안 발생하는 제2 부분, 및 피크 대 피크 전압을 각각 포함하는 일련의 반복하는 펄스식 파형 사이클들을 포함한다. 펄스식 전압 파형은 제2 시간 간격의 적어도 일부 동안 실질적으로 일정하다.

Description

펄스식 플라즈마를 사용하여 에칭 선택도를 향상시키는 방법
[0001] 본원에서 설명되는 실시예들은 일반적으로 반도체 디바이스 제조 하드웨어 및 프로세스들에 관한 것이며, 더 구체적으로는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 장치 및 방법들에 관한 것이다.
[0002] 높은 종횡비 피처들을 안정적으로 생성하는 것은 반도체 디바이스들의 차세대 초고밀도 집적(very large scale integration; VLSI) 및 극초고밀도 집적(ultra large scale integration; ULSI)을 위한 핵심 기술 도전 과제들 중 하나이다. 높은 종횡비 피처들을 형성하는 한 가지 방법은 반응성 이온 에칭(reactive ion etch; RIE) 플라즈마 프로세스와 같은 플라즈마 보조 에칭 프로세스(plasma assisted etching process)를 사용하여 기판의 재료 층, 예컨대 유전체 층에서 높은 종횡비 개구들을 형성한다. 통상적인 RIE 플라즈마 프로세스에서, 플라즈마는 RIE 프로세싱 챔버에서 형성되고 플라즈마로부터의 이온들은 기판의 표면을 향해 가속되어 기판의 표면 상에서 형성되는 마스크 층 아래에 배치되는 재료 층에서 개구들을 형성한다.
[0003] 통상적인 반응성 이온 에칭(RIE) 플라즈마 프로세싱 챔버는 무선 주파수(radio frequency; RF) 전압을, 더 일반적으로는 "캐소드"로 지칭되는 "파워 전극"(예를 들면, 바이어싱 전극), 예컨대, 정전 척"(electrostatic chuck; ESC) 어셈블리에 인접하게 배치되는 금속 플레이트에 공급하는 RF 바이어스 생성기를 포함한다. 파워 전극은 ESC 어셈블리의 일부인 유전체 재료(예를 들면, 세라믹 재료)의 두꺼운 층을 통해 프로세싱 시스템의 플라즈마에 용량 결합될 수 있다. 용량 결합된 가스 방전에서, 플라즈마는 반사 전력을 최소화하고 전력 전달 효율성을 극대화하기 위해 겉보기 부하를 50Ω으로 튜닝하는 RF 매칭 네트워크("RF 매칭")를 통해 RF 전극에 결합되는 무선 주파수(RF) 생성기를 사용하는 것에 의해 생성된다. 파워 전극에 대한 RF 전압의 인가는 전자 반발 플라즈마 외장(electron-repelling plasma sheath)("캐소드 외장"으로서 또한 지칭됨)으로 하여금 프로세싱 동안 ESC 어셈블리의 기판 지지 표면 상에 배치되는 기판의 프로세싱 표면 위에 형성되게 한다. 플라즈마 외장의 비선형 다이오드와 같은 본질은 인가된 RF 필드의 정류를 초래하고, 그 결과, 직류(direct-current; DC) 전압 강하, 또는 "셀프 바이어스"가 기판과 플라즈마 사이에 나타나서, 플라즈마 전위와 관련하여 기판 전위를 네거티브로 만든다. 이 전압 강하는 기판을 향해 가속되는 플라즈마 이온들의 평균 에너지를 결정하고, 따라서 에칭 이방성을 결정한다. 더 구체적으로, 이온 방향성, 피처 프로파일, 및 마스크 및 정지 층에 대한 에칭 선택도는 이온 에너지 분포 함수(Ion Energy Distribution Function; IEDF)에 의해 제어된다. RF 바이어스를 갖는 플라즈마에서, IEDF는, 통상적으로, 하나는 낮은 에너지에서 하나는 높은 에너지에서 두 개의 비불연속(non-discrete) 피크들, 및 두 개의 피크들 사이에서 확장되는 일정 범위의 에너지들을 갖는 이온 집단(ion population)을 갖는다. IEDF의 두 개의 피크들 사이 내에 있는 이온 집단의 존재는 기판과 플라즈마 사이의 전압 강하가 RF 바이어스 주파수에서 발진한다는 사실의 반영이다. 더 높은 셀프 바이어스 전압들을 달성하기 위해 더 낮은 주파수 RF 바이어스 생성기가 사용되는 경우, 이들 두 개의 피크들 사이의 에너지에서의 차이는 상당할 수 있고; 그리고 낮은 에너지 피크에서 이온들에 기인하는 에칭 프로파일이 더욱 등방성이기 때문에, 이것은, 잠재적으로, 에칭된 피처 벽들의 만곡으로 이어질 수 있다. 고에너지 이온들과 비교하여, 저에너지 이온들은 (예를 들면, 대전 효과에 기인하여) 에칭된 피처의 저부에 있는 코너에 도달하는 데 덜 효과적이지만, 그러나 마스크 재료의 더 적은 스퍼터링을 야기한다. 이것은 높은 종횡비 에칭 애플리케이션들, 예컨대 하드 마스크 개구 또는 유전체 몰드 에칭에서 중요하다. 피처 사이즈들이 계속 감소하고 종횡비가 증가함에 따라, 피처 프로파일 제어 요건들이 더욱 엄격하게 되지만, 프로세싱 동안 기판 표면에서 잘 제어된 IEDF를 갖는 것은 더욱 바람직하게 된다.
[0004] 다른 종래의 플라즈마 프로세스들 및 프로세싱 챔버 설계들은, 다양한 플라즈마 속성들, 예컨대 플라즈마 밀도, 이온 에너지, 및/또는 플라즈마 화학 물질(plasma chemistry)을 제어하기 위해 플라즈마 프로세싱 챔버 내의 전극들 중 하나 이상으로 다수의 상이한 RF 주파수들을 전달하는 것이 사용될 수 있다는 것을 또한 발견하였다. 그러나, 상이한 RF 주파수들을 제공하도록 각각 구성되는 두 개 이상의 RF 소스들로부터 다수의 종래의 사인파 파형들의 전달은 외장 속성들을 적절하게 또는 바람직하게는 제어할 수 없으며 바람직하지 않은 아크 방전 문제들로 이어질 수 있다는 것이 밝혀졌다. 또한, 프로세싱 동안 RF 소스들 사이의 직접적인 또는 용량성 결합에 기인하여, 각각의 RF 소스는 다른 연결된 RF 소스(들)의 출력으로 제공되는 RF 전류(예를 들면, 종종 "크로스토크"로 지칭됨)를 유도할 수 있고, 그 결과, 전력이 의도된 부하(플라즈마)로부터 멀어지게 방향 전환되는 것뿐만 아니라, 어쩌면 RF 소스들 각각에 대한 손상을 야기할 수 있다.
[0005] 최근에, 삼차원(three-dimensional; 3D) 적층식 메모리 구조물을 포함하는 고밀도 스토리지 디바이스들이 개발되었다. 예를 들면, 3D NAND 적층식 메모리 디바이스는 유전체 재료들 및 전기 전도성 층들(예를 들면, 텅스텐 함유 층들)의 교대하는 수직 스택들의 어레이로부터 형성될 수 있다. 메모리 개구들이 형성되고 교대하는 스택의 유전체 재료 함유 층들을 통해 수직으로 연장되어 전도성 층들의 일부들을 노출시키고, 따라서, 교대하는 스택 구조물 내에서 다양한 깊이들을 갖는다. 메모리 개구들은 궁극적으로 전도성 재료로 충전되어 교대하는 스택의 각각의 층 내의 각각의 전도성 층의 노출된 부분과의 연결을 형성한다. 교대하는 스택 내의 전기 전도성 층들은 3D NAND 적층식 메모리 디바이스의 워드 라인들로서 기능할 수 있고, 메모리 스택 구조물들의 어레이 위에 놓이는 비트 라인들은 반도체 채널들의 드레인 측 단부들에 연결될 수 있다. 그러나, 그것은, 가장 깊은 깊이들에서 형성되는 층들에 대비하여 가장 얕은 깊이들에서의 교대하는 스택의 층들의 일부들을 오버 에칭하지 않으면서 단일의 에칭 단계에서, 교대하는 스택 내에서 상이한 깊이들로 연장되는 메모리 개구들을 형성할 때 바람직하다. 따라서, 교대하는 스택의 유전체 부분들을 선택적으로 에칭할 수 있고 전도성 층들 상에서 멈출 수 있는, 그 결과, 에칭 프로세스 동안 다양한 전도성 피처들의 노출된 부분들을 오버 에칭하지 않으면서 교대하는 스택 내의 층들 모두까지 메모리 개구들 모두가 형성될 수 있는 에칭 프로세스에 대한 요구가 있다.
[0006] 따라서, 기술 분야에서는, 거의 일정한 외장 전압을 유지하는 것을 가능하게 하는, 따라서, 기판의 표면에서 바람직하고 반복 가능한 IEDF를 생성하여, IEDF의 형상 및, 일부 경우들에서, 기판 표면에서 형성되는 피처들의 에칭 프로파일에 대한 정확한 제어를 가능하게 하는 신규의, 강건한 그리고 신뢰 가능한 플라즈마 프로세싱 및 바이어싱 방법들에 대한 요구가 있다. 또한, 상기에서 설명되는 문제들을 해결하는 시스템, 디바이스(들) 및 방법들에 대한 요구가 있다.
[0007] 본 개시내용은 일반적으로 플라즈마 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 지지 어셈블리의 기판 지지 표면 상에 배치되는 기판 상에 형성된 제1 유전체 재료를 에칭하는 것을 포함하는 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법을 포함한다. 제1 유전체 재료를 에칭하는 프로세스는 프로세스 가스를 플라즈마 프로세싱 챔버의 프로세싱 구역으로 전달하는 것 ― 프로세스 가스는 제1 플루오로카본 함유 가스 및 제1 프로세스 가스를 포함함 ― , 프로세싱 구역에서 플라즈마를 형성하기 위해, 무선 주파수 생성기의 사용에 의해, 플라즈마 프로세싱 챔버 내에 배치된 제1 전극에 무선 주파수 신호를 전달하는 것, 및 제1 펄스식 전압 파형 생성기의 사용에 의해, 기판 지지 어셈블리 내에 배치된 바이어싱 전극에서 제1 펄스식 전압 파형을 설정하는 것 ― 제1 펄스식 전압 파형은 일련의 반복하는 펄스식 파형 사이클들을 포함함 ― 을 포함한다. 각각의 펄스식 파형 사이클은 제1 시간 간격 동안 발생하는 제1 부분 및 제2 시간 간격 동안 발생하는 제2 부분, 및 피크 대 피크 전압을 포함하는데, 여기서 제2 시간 간격은 제1 시간 간격보다 더 크다. 펄스식 전압 파형은 제2 시간 간격의 적어도 일부 동안 실질적으로 일정하다.
[0008] 본 개시내용의 실시예들은, 플라즈마 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 지지 어셈블리의 기판 지지 표면 상에 배치되는 기판 상에 형성된 제1 유전체 재료를 에칭하는 것을 포함하는 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법을 추가로 제공할 수 있다. 제1 유전체 재료를 에칭하는 프로세스는 프로세스 가스를 플라즈마 프로세싱 챔버의 프로세싱 구역으로 전달하는 것을 포함하는데, 여기서 프로세스 가스는 제1 플루오로카본 함유 가스 및 제1 프로세스 가스를 포함한다. 제1 플루오로카본 함유 가스는 C4F6 또는 C3F6 중 적어도 하나를 포함하고, 제1 프로세스 가스는 N2, Kr 및 O2 중 적어도 하나를 포함한다. 제1 유전체 재료를 에칭하는 프로세스는, 프로세싱 구역에서 플라즈마를 형성하기 위해, 무선 주파수 생성기의 사용에 의해, 플라즈마 프로세싱 챔버 내에 배치된 제1 전극에 무선 주파수 신호를 전달하는 것, 및 제1 펄스식 전압 파형 생성기의 사용에 의해, 기판 지지 어셈블리 내에 배치된 바이어싱 전극에서 제1 펄스식 전압 파형을 설정하는 것 ― 제1 펄스식 전압 파형은 일련의 반복하는 펄스식 파형 사이클들을 포함함 ― 을 또한 포함한다. 각각의 펄스식 파형 사이클은 제1 시간 간격 동안 발생하는 제1 부분 및 제2 시간 간격 동안 발생하는 제2 부분, 및 피크 대 피크 전압을 포함하는데, 여기서 제2 시간 간격은 제1 시간 간격보다 더 크다. 제1 시간 간격은 약 200ns 내지 약 400ns일 수 있고, 제1 시간 간격은 일련의 반복하는 사이클들 중 한 사이클의 약 20% 미만일 수 있다. 각각의 펄스식 파형 사이클 내의 펄스식 전압 파형은 약 5kV 내지 20kV인 피크 대 피크 전압을 가질 수 있다. 펄스식 전압 파형은 제2 시간 간격의 적어도 일부 동안 실질적으로 일정하다.
[0009] 본 개시내용의 상기 기재된 피처들이 상세하게 이해될 수 있는 방식으로, 상기에서 간략하게 요약된 본 개시내용의 더욱 특정한 설명이 실시예들에 대한 참조에 의해 이루어질 수 있는데, 그들 중 일부는 첨부된 도면들에서 예시된다. 그러나, 첨부의 도면들은 단지 예시적인 실시예들을 예시하고 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 되며, 다른 동등하게 유효한 실시예들을 허용할 수 있다는 것을 유의해야 한다.
[0010] 도 1은, 일 실시예에 따른, 본원에서 설명되는 방법들을 실시하도록 구성되는 프로세싱 챔버의 개략적인 단면도이다.
[0011] 도 2는, 일 실시예에 따른, 도 1에서 예시되는 프로세스 챔버와 함께 사용될 수 있는 바이어싱 방식(biasing scheme)의 단순화된 개략적인 다이어그램이다.
[0012] 도 3a는, 일 실시예에 따른, 도 1에서 예시되는 프로세스 챔버에서 수행될 수 있는 네거티브 펄스 바이어싱 방식의 기능적으로 등가인 회로 다이어그램이다.
[0013] 도 3b는, 일 실시예에 따른, 도 1에서 예시되는 프로세스 챔버에서 수행될 수 있는 포지티브 펄스 바이어싱 방식의 기능적으로 등가인 회로 다이어그램이다.
[0014] 도 4a는, 일 실시예에 따른, 바이어싱 전극에서 설정되는 네거티브 펄스식 전압(pulsed voltage; PV) 파형의 예를 예시한다.
[0015] 도 4b는, 일 실시예에 따른, 바이어싱 전극에서 설정되는 성형된 펄스식 전압(PV) 파형의 예를 예시한다.
[0016] 도 4c는, 일 실시예에 따른, 바이어싱 전극에서 설정되는 포지티브 펄스식 전압(PV) 파형의 예를 예시한다.
[0017] 도 4d는, 일 실시예에 따른, 프로세싱 동안 기판에서 설정되는 네거티브 펄스식 전압(PV) 파형과 포지티브 펄스식 전압(PV) 파형의 비교를 예시한다.
[0018] 도 5는, 일 실시예에 따른, 에칭된 트렌치들이 기판의 다양한 전도성 층들에 도달한 기판의 다이어그램을 예시한다.
[0019] 도 6a 내지 도 6c는, 일 실시예에 따른, 기판에 대한 플라즈마 에칭 프로세스의 다이어그램을 예시한다.
[0020] 도 7은, 일 실시예에 따른, 기판에 대한 플라즈마 에칭 프로세스의 다이어그램을 예시한다.
[0021] 도 8은, 일 실시예에 따른, 플라즈마 에칭 프로세스 동안 예시적인 외장 두께를 예시한다.
[0022] 도 9는, 일 실시예에 따른, 플라즈마 에칭 프로세스의 예시적인 동작들을 예시한다.
[0023] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해, 가능한 경우, 동일한 참조 번호들이 사용되었다. 하나의 실시예의 엘리먼트들 및 피처들은 추가적인 기재 없이 다른 실시예들에서 유익하게 통합될 수 있다는 것이 고려된다.
[0024] 본원에서 제공되는 본 개시내용의 실시예들은 프로세싱 챔버에서 기판의 플라즈마 프로세싱을 위한 장치 및 방법을 포함한다. 더 구체적으로, 본 개시내용의 실시예들은 펄스식 플라즈마 이온 에칭 프로세스를 사용하여 하나 이상의 무기 물질들에 대한 에칭 유전체 층들의 선택도를 향상시키기 위한 프로세스를 설명한다. 본 개시내용의 실시예들은 RF 생성기로부터의 무선 주파수(RF) 생성 RF 파형을 프로세싱 챔버 내의 하나 이상의 전극들로 그리고 하나 이상의 펄스식 전압(PV) 생성기들로부터 전달되는 펄스식 전압(PV) 파형을 프로세싱 챔버 내의 하나 이상의 전극들로 제공하도록 구성되는 장치를 수반한다.
[0025] 일반적으로, 생성된 RF 파형은 프로세싱 챔버 내에서 플라즈마를 설정 및 유지하도록 구성되고, 전달된 PV 파형(들)은 플라즈마 프로세스의 일부들 동안 기판의 표면에 걸쳐 외장 전압을 제어하도록, 따라서, 프로세싱 챔버 내에서 수행되는 하나 이상의 플라즈마 프로세싱 단계들 동안 기판의 표면에서 바람직한 이온 에너지 분포 함수(IEDF)를 생성하도록 구성된다. 본원에서 개시되는 플라즈마 프로세스(들)는 프로세싱 동안 기판의 표면과의 플라즈마의 상호 작용을 제어하기 위해 사용될 수 있다. 일부 구성들에서, 본원에서 개시되는 플라즈마 프로세스(들)는 프로세싱 동안 기판의 표면에서 형성되는 피처들의 프로파일을 제어하기 위해 사용된다. 일부 실시예들에서, 펄스식 전압 파형은 플라즈마 프로세싱 챔버 내에 배치된 기판 지지 어셈블리 내에 배치된 바이어싱 전극에 전기적으로 결합되는 PV 생성기에 의해 설정된다.
[0026] 일반적으로, 반도체 디바이스 제조 프로세스들은 로직 및 메모리 제조 프로세스들, 예컨대 플래시 메모리의 제조를 포함할 수 있다. 디바이스들이 축소됨에 따라, 메모리 디바이스에서 메모리 셀들의 밀도를 최대화하기 위해, 효율적인 다수의 메모리 셀들을 제조하기 위한 구조물들이 사용된다. 이차원(2D) NAND 기술 및 메모리 셀들을 층들에서 수직으로 적층하는 것에 수반되는 도전 과제들을 삼차원(3D) NAND 기술이 해결한다.
[0027] 3D NAND 디바이스들의 제조에서 수반되는 플라즈마 에칭 프로세스들은 점점 더 까다로워지고 있다. 구체적으로, 3D NAND 기술의 계단(staircase) 콘택 에칭은 NAND 스택의 저부에 있는 셀들에 대한 액세스를 제공하고, 그에 의해, 전도성 재료(예를 들면, 텅스텐)의 증착이, 외부 주변장치 회로부로부터 셀 제어 게이트들에 대한 액세스를 허용하는 워드 라인들을 형성하는 것을 허용한다. 계단 콘택 에칭은 에칭에 대한, 특히 양태(aspect)에서 20:1로부터 40:1까지의 범위에 이르는 높은 종횡비 피처들에 대한 도전 과제들을 생성한다. 높은 종횡비 전도성 층들을 통한 에칭은, 줄무늬가 없는, 왜곡이 없는, 그리고 라인 벤딩, 패시팅(faceting), 및 피처 클로깅(feature clogging)이 없는 개구들을 층들에서 형성할 수 있어야만 한다는, 에칭 프로세스에 대한 요구들을 보강한다. 이들 요구들 외에, 기저의 전도성 콘택 재료들의 무시 가능한 손실이 있다는 것을 보장하기 위해, 계단 콘택 에칭 애플리케이션의 우선 순위는 20:1로부터 40:1 이상까지의 범위에 이르는 종횡비들에서 동시적 다중 레벨 에칭을 높은 선택도를 가지고 결합한다.
[0028] 따라서, 펄스 전압 기술은 플라즈마 프로세싱 동안 플라즈마 이온 밀도 및 이온 에너지를 정밀하게 제어하는 방법들을 가능하게 할 수 있다. 플라즈마 이온 밀도 및 이온 에너지의 정확한 제어는, 바람직한 건식 에칭 화학 물질들의 사용과 조합하여, 에칭 선택도에서 증가를 야기하고 에칭 프로세스 결과를 향상시키기 위해 사용될 수 있다고 여겨진다. 또한, 본원에서 설명되는 방법들 중 하나 이상의 사용에 의해, 에칭 프로세스 동안 노출된 전도성 재료 표면들 상에 플루오로카본 기반의 폴리머 층의 제어된 형성에 의해 에칭 선택도 및 개선된 에칭 프로세스 결과들이 추가로 달성될 수 있다.
[0029] 도 1은 본원에서 설명되는 방법들을 실시하도록 구성되는 프로세싱 챔버의 개략적인 단면도이다. 일부 반도체 플라즈마 프로세스들 동안, 기판 지지 어셈블리(136)(도 1)의 상단 상에 배치되는 기판 위에서 형성되는 전자 반발 외장의 전압 강하에 의해 이온들은 기판을 향해 의도적으로 가속된다. 본원에서 제공되는 개시내용의 범위에 관해 제한하도록 의도되지는 않지만, 기판 지지 어셈블리(136)는 종종 본원에서 "캐소드 어셈블리" 또는 "캐소드"로서 지칭된다. 일부 실시예들에서, 기판 지지 어셈블리(136)는 기판 지지체(substrate support; 105) 및 지지 베이스(support base; 107)를 포함한다. 기판 지지체(105)는 기판 수용 표면(105A) 상에 기판을 척킹(예를 들면, 유지)하도록 구성되는 정전 척(ESC) 어셈블리를 포함할 수 있다.
[0030] 본원에서 제공되는 본 개시내용의 일부 실시예들에서, 프로세싱 챔버는 용량 결합된 가스 방전을 제공하도록 구성되고, 그 결과, RF 매칭 네트워크("RF 매칭")를 통해 RF 전극에 결합되는 RF 생성기를 포함하는 RF 생성기 어셈블리의 사용에 의해 플라즈마가 생성된다. RF 매칭 네트워크는 반사 전력을 최소화하고 전력 전달 효율성을 최대화하기 위해 겉보기 부하를 50Ω으로 튜닝하도록 구성된다. 일부 실시예들에서, RF 전극은 기판의 플라즈마 대향 표면에 평행하게 배치되는 금속 플레이트를 포함한다.
[0031] 추가적으로, 본원에서 개시되는 플라즈마 프로세싱 방법들 동안, 기판 지지 어셈블리(136) 내에서 배치되는 하나 이상의 바이어싱 전극들(104)(도 1)에서 펄스식 전압 파형을 설정하도록 구성되는 펄스식 전압(PV) 생성기의 사용에 의해 플라즈마 프로세싱 동안 이온 가속 캐소드 외장이 일반적으로 형성된다. 일부 실시예들에서, 하나 이상의 바이어싱 전극들(104)은 기판 지지 어셈블리(136)(예를 들면, 정전 척(ESC) 어셈블리) 내에서 형성되는 유전체 재료의 얇은 층에 의해 기판으로부터 분리된 척킹 전극(chucking electrode)을 포함하고 선택적으로(optionally) 기판(103)이 기판 지지 어셈블리(136)의 기판 지지 표면(105A) 상에 배치될 때 기판(103)을 둘러싸는 에지 링(114) 내에 또는 그 아래에 배치되는 에지 제어 전극을 포함한다. 하기에서 추가로 논의될 바와 같이, 이 PV 파형은 거의 일정한 외장 전압(예를 들면, 플라즈마 전위와 기판 전위 사이의 차이)으로 하여금 PV 파형의 펄스 주기의 상당한 부분 동안 형성되게 하도록 구성될 수 있는데, 이것은 본원에서 "이온 전류 위상(ion-current phase)"으로서 또한 지칭되는 펄스 주기의 이 부분 동안 기판에 도달하는 이온들의 단일의 (좁은) 피크 함유 이온 에너지 분포 함수(IEDF)에 대응한다.
플라즈마 프로세싱 챔버 하드웨어 예들
[0032] 도 1은 플라즈마 프로세싱 동안 복합 부하(complex load; 130)(도 3a 및 도 3b)가 형성되는 프로세싱 챔버(100)의 개략적인 단면도이다. 도 3a 및 도 3b는 프로세싱 챔버(100)에서 발견되는 컴포넌트들을 사용하여 수행될 수 있는 펄스식 전압 및 RF 바이어싱 방식의 단순화된 전기 회로(140)의 각각의 예들이다. 프로세싱 챔버(100)는, 하나 이상의 실시예들에 따라, 본원에서 제안되는 바이어싱 방식들 중 하나 이상을 실시하도록 구성된다. 하나의 실시예에서, 프로세싱 챔버는 플라즈마 프로세싱 챔버, 예컨대 반응성 이온 에칭(RIE) 플라즈마 챔버이다. 일부 다른 실시예들에서, 프로세싱 챔버는 플라즈마 강화 증착 챔버, 예를 들면, 플라즈마 강화 화학 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 챔버, 플라즈마 강화 물리 기상 증착(plasma enhanced physical vapor deposition; PEPVD) 챔버, 또는 플라즈마 강화 원자 층 증착(plasma-enhanced atomic layer deposition; PEALD) 챔버이다. 일부 다른 실시예들에서, 프로세싱 챔버는 플라즈마 처리 챔버, 또는 플라즈마 기반의 이온 주입 챔버, 예를 들면, 플라즈마 도핑(plasma doping; PLAD) 챔버이다. 일부 실시예들에서, 플라즈마 소스는, 기판 지지 어셈블리(136)에 대향하는 프로세싱 볼륨에서 배치되는 전극(예를 들면, 챔버 덮개(chamber lid; 123))을 포함하는 용량 결합된 플라즈마(capacitively coupled plasma; CCP) 소스이다. 도 1에서 예시되는 바와 같이, 기판 지지 어셈블리(136) 반대쪽에 배치되는 대향 전극, 예컨대 챔버 덮개(123)는 접지에 전기적으로 결합된다. 그러나, 다른 대안적인 실시예들에서, 대향 전극은 RF 생성기에 전기적으로 결합된다. 여전히 다른 실시예들에서, 프로세싱 챔버는 대안적으로 또는 추가적으로 무선 주파수(RF) 전력 공급부에 전기적으로 결합되는 유도적으로 결합된 플라즈마(inductively coupled plasma; ICP) 소스를 포함할 수 있다.
[0033] 프로세싱 챔버(100)는 프로세싱 볼륨(129)을 한정하는, 챔버 덮개(123), 하나 이상의 측벽들(122), 및 챔버 베이스(124)를 포함하는 챔버 본체(113)를 또한 포함한다. 하나 이상의 측벽들(122) 및 챔버 베이스(124)는 프로세싱 챔버(100)의 엘리먼트들에 대한 구조적 지지체를 형성하도록 사이즈가 정해지고 형상이 정해지는 재료들을 일반적으로 포함하며, 이들 재료들은 프로세싱 동안 프로세싱 챔버(100)의 프로세싱 볼륨(129) 내에서 유지되는 진공 환경 내에서 플라즈마(101)가 생성되는 동안 그들에게 인가되는 압력 및 추가된 에너지를 견디도록 구성된다. 하나의 예에서, 하나 이상의 측벽들(122) 및 챔버 베이스(124)는 금속, 예컨대 알루미늄, 알루미늄 합금, 또는 스테인리스 스틸로 형성된다. 챔버 덮개(123)를 통해 배치되는 가스 유입구(128)는 하나 이상의 프로세싱 가스들을 프로세싱 가스 소스(119)로부터 프로세싱 볼륨(129)에 제공하기 위해 사용되며, 프로세싱 가스 소스(119)는 프로세싱 볼륨(129)과 유체 연통한다. 기판(103)은, 기판(103)의 플라즈마 프로세싱 동안 슬릿 밸브(도시되지 않음)로 밀봉되는, 하나 이상의 측벽들(122) 중 하나에 있는 개구(도시되지 않음)를 통해 프로세싱 볼륨(129) 안으로 로딩되고 그로부터 제거된다. 본원에서, 기판(103)은 리프트 핀 시스템(lift pin system)(도시되지 않음)을 사용하여 ESC 기판 지지체(105)의 기판 수용 표면(105A)으로 그리고 그로부터 이송된다.
[0034] 일부 실시예들에서, RF 생성기 어셈블리(160)는, ESC 기판 지지체(105)에 근접하게, 그리고 기판 지지 어셈블리(136) 내에 배치되는 지지 베이스(107)에 RF 전력을 전달하도록 구성된다. 지지 베이스(107)로 전달되는 RF 전력은 프로세싱 볼륨(129) 내에 배치되는 프로세싱 가스들의 사용에 의해 형성되는 프로세싱 플라즈마(101)를 점화 및 유지하도록 구성된다. 일부 실시예들에서, 지지 베이스(107)는 RF 매칭 회로(161) 및 제1 필터 어셈블리(162)를 통해 RF 생성기(118)에 전기적으로 결합되는 RF 전극인데, RF 매칭 회로(161) 및 제1 필터 어셈블리(162) 둘 모두는 RF 생성기 어셈블리(160) 내에서 배치된다. 일부 실시예들에서, 플라즈마 생성기 어셈블리(160) 및 RF 생성기(118)는 프로세싱 볼륨(129) 내에 배치되는 프로세싱 가스들 및 RF 생성기(118)에 의해 지지 베이스(107)에 제공되는 RF 전력에 의해 생성되는 필드들을 사용하여 프로세싱 플라즈마(101)를 점화 및 유지하기 위해 사용된다. 프로세싱 볼륨(129)은, 진공 유출구(vacuum outlet; 120)를 통해, 대기압 이하의 조건들에서 프로세싱 볼륨(129)을 유지하고 그로부터 프로세싱 및/또는 다른 가스들을 배출하는 하나 이상의 전용 진공 펌프들에 유체 흐름 가능하게 결합된다. 프로세싱 볼륨(129) 내에 배치된 기판 지지 어셈블리(136)는, 접지되며 챔버 베이스(124)를 통해 연장되는 지지 샤프트(138) 상에 배치된다. 그러나, 일부 실시예들에서, RF 생성기 어셈블리(160)는 지지 베이스(107)와 대비하여 기판 지지체(105)에 배치된 바이어싱 전극(104)에 RF 전력을 전달하도록 구성된다.
[0035] 기판 지지 어셈블리(136)는, 상기에서 간략히 논의되는 바와 같이, 기판 지지체(105)(예를 들면, ESC 기판 지지체) 및 지지 베이스(107)를 일반적으로 포함한다. 일부 실시예들에서, 기판 지지 어셈블리(136)는, 하기에서 추가로 논의되는 바와 같이, 절연체 플레이트(111) 및 접지 플레이트(112)를 추가적으로 포함할 수 있다. 기판 지지체(105)는 지지 베이스(107)에 열적으로 결합되고 그 상에서 배치된다. 일부 실시예들에서, 지지 베이스(107)는, 기판 프로세싱 동안, 기판 지지체(105) 및 기판 지지체(105) 상에 배치되는 기판(103)의 온도를 조절하도록 구성된다. 일부 실시예들에서, 지지 베이스(107)는, 쿨란트 소스(coolant source)(도시되지 않음), 예컨대 냉각제 소스(refrigerant source) 또는 상대적으로 높은 전기 저항을 갖는 물 소스에 유체 흐름 가능하게 결합되고, 이들과 유체 연통하는, 내부에 배치되는 하나 이상의 냉각 채널들(도시되지 않음)을 포함한다. 일부 실시예들에서, 기판 지지체(105)는 히터(도시되지 않음), 예컨대 자신의 유전체 재료에 임베딩되는 저항 가열 엘리먼트를 포함한다. 본원에서, 지지 베이스(107)는 내부식성의 열적으로 전도성인 재료, 예컨대 내부식성 금속, 예를 들면, 알루미늄, 알루미늄 합금, 또는 스테인리스 스틸로 형성되며 접착제를 사용하여 또는 기계적 수단들에 의해 기판 지지체에 결합된다.
[0036] 지지 베이스(107)는 절연체 플레이트(111)에 의해 챔버 베이스(124)로부터 전기적으로 절연되고, 접지 플레이트(112)는 절연체 플레이트(111)와 챔버 베이스(124) 사이에서 개재된다. 일부 실시예들에서, 프로세싱 챔버(100)는, ESC 기판 지지체(105)의 부식 및/또는 지지 베이스(107)가 부식성 프로세싱 가스들 또는 플라즈마, 세정 가스들 또는 플라즈마, 또는 이들의 부산물들과 접촉하는 것을 방지하기 위해 기판 지지 어셈블리(136)의 일부들을 적어도 부분적으로 둘러싸는 석영 파이프(quartz pipe; 110), 또는 칼라(collar)를 더 포함한다. 통상적으로, 석영 파이프(110), 절연체 플레이트(111), 및 접지 플레이트(112)는 라이너(108)에 의해 둘러싸인다. 본원에서, ESC 기판 지지체(105)의 기판 수용 표면과 대략 동일 평면 상에 있는 플라즈마 스크린(109)은 라이너(108)와 하나 이상의 측벽들(122) 사이의 볼륨에서 플라즈마가 형성되는 것을 방지한다.
[0037] 기판 지지체(105)는 유전체 재료, 예컨대 벌크 소결 세라믹 재료(bulk sintered ceramic material), 예컨대 내부식성 금속 산화물 또는 금속 질화물 재료, 예를 들면, 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 티타늄 산화물(TiO), 티타늄 질화물(TiN), 이트륨 산화물(Y2O3), 이들의 혼합물들, 또는 이들의 조합들로 통상적으로 형성된다. 본원의 실시예들에서, 기판 지지체(105)는 자신의 유전체 재료에 임베딩되는 바이어싱 전극(104)을 더 포함한다. 하나의 구성에서, 바이어싱 전극(104)은, 본원에서 ESC 기판 지지체로서 또한 지칭되는 기판 지지체(105)의 기판 수용 표면(105A)에 기판(103)을 고정(척킹)하기 위해, 그리고 본원에서 설명되는 펄스식 전압 바이어싱 방식들 중 하나 이상을 사용하여 프로세싱 플라즈마(101)와 관련하여 기판(103)을 바이어싱하기 위해 사용되는 척킹 폴이다. 통상적으로, 바이어싱 전극(104)은 하나 이상의 전기적으로 전도성인 부품들, 예컨대 하나 이상의 금속 메시들, 포일들, 플레이트들, 또는 이들의 조합들로 형성된다. 일부 실시예들에서, 바이어싱 전극(104)은, 전기 도체, 예컨대 동축 송신 라인(106)(예를 들면, 동축 케이블)을 사용하여, 약 -5000V와 약 5000V 사이의 정적 DC 전압과 같은 척킹 전압을 자신에게 제공하는 바이어스 보상 모듈(116)에 전기적으로 결합된다. 하기에서 추가로 논의될 바와 같이, 고전압 모듈(116)은 바이어스 보상 회로 엘리먼트들(116A)(도 3a 및 도 3b), DC 전력 공급부(155), 및 차단 커패시터(blocking capacitor)(153)를 포함한다. 본원에서 차단 커패시터(153)로서 또한 지칭되는 바이어스 보상 모듈 차단 커패시터는 펄스식 전압 파형 생성기(pulsed-voltage waveform generator; PVWG)(150)의 출력과 바이어싱 전극(104) 사이에서 배치된다.
[0038] 바이어싱 전극(104)은, 기판 지지체(105)의 유전체 재료의 층에 의해, 기판 지지체(105)의 기판 수용 표면(105A)으로부터, 따라서 기판(103)으로부터 떨어져 이격된다. 쿨롱(coulombic) ESC 또는 Johnsen-Rahbek(존슨 라벡) ESC와 같은, 프로세싱 동안 기판(103)을 유지하기 위해 기판 지지체(105) 내에서 활용되는 정전 척킹 방법의 타입에 따라, 플라즈마(101)에 대한 바이어싱 전극(104)의 전기적 결합을 모델링하기 위해 사용되는 유효 회로 엘리먼트들은 변할 것이다. 일반적으로, 약 5nF 내지 약 50nF의 유효 커패시턴스(CE)를 통상적으로 가질 수 있는 유전체 재료의 층 및 바이어싱 전극(104)에 의해 평행 플레이트형 구조물이 형성된다. 통상적으로, 유전체 재료(예를 들면, 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 등)의 층은 약 0.1mm 내지 약 1mm의, 예컨대 약 0.1mm 내지 약 0.5mm의, 예를 들면, 약 0.3mm의 두께를 갖는다. 본원에서, 바이어싱 전극(104)은, 지지 샤프트(138) 내에 배치되는 외부 도체, 예컨대 송신 라인(106)을 사용하여, PVWG(150)의 출력에 전기적으로 결합된다. 일부 실시예들에서, 유전체 재료 및 층 두께는, 예를 들면, 유전체 재료의 층의 척 커패시턴스(CESC)가 약 5nF 내지 약 50nF가 되도록, 예컨대, 약 7nF 내지 약 10nF가 되도록 선택될 수 있다.
[0039] 존슨 라벡 ESC의 더욱 복잡한 모델에서, 회로 모델은, 도시되는 바와 같이, ESC 유전체 재료 척 커패시턴스(CESC), ESC 유전체 재료 저항(RCER), 갭 커패시턴스(Cabt), 기판 커패시턴스(Csub), 및 기판 저항(Rsub)의 조합을 포함한다. 갭 커패시턴스들(Cabt)은 기판 지지체(105) 상에 배치되는 기판 위 및 아래의 가스 함유 공간들을 일반적으로 고려할 것이다. 갭 커패시턴스(Cabt)는 척 커패시턴스(CESC)와 동일한 범위 내의 커패시턴스를 갖는다는 것이 예상된다.
[0040] 일부 애플리케이션들에서, 기판(103)이 통상적으로 반도체 재료 및/또는 유전체 재료의 얇은 층으로 제조되기 때문에, 기판(103)은, 전기적으로, 바이어싱 전극(104)과 기판 수용 표면(105A) 사이에서 배치되는 ESC 유전체 층의 일부인 것으로 간주될 수 있다. 따라서, 일부 애플리케이션들에서, 척 커패시턴스(CESC)는 ESC와 기판(즉, 기판 커패시턴스(Csub))의 조합된 직렬 커패시턴스에 의해 근사화된다. 그러나, 쿨롱 척 경우에서, 기판 커패시턴스(Csub)가 통상적으로 매우 크거나(> 10nF), 또는 기판이 전도성일 수 있기 때문에(무한 커패시턴스), 직렬 커패시턴스는 주로 커패시턴스(CESC)에 의해 결정된다. 이 경우, 유효 커패시턴스(CE)는 척 커패시턴스(CESC)와 실질적으로 동일하다. "존슨 라벡 ESC"의 경우, ESC 유전체 층은, 그것이 완전한 절연체가 아니며 약간의 전도성을 갖는다는 점에서, "누설적"인데, 그 이유는, 예를 들면, 유전체 재료가 약 9의 유전율(ε)을 갖는 도핑된 알루미늄 질화물(AlN)일 수 있기 때문이다. 그러나, 존슨 라벡 ESC의 유효 커패시턴스는 쿨롱 척과 유사해야 한다. 하나의 예에서, 존슨 라벡 ESC 내의 유전체 층의 체적 저항률은 약 1012ohms-cm(Ω-cm) 미만이거나, 또는 약 1010Ω-cm 미만이거나, 또는 심지어 108Ω-cm 내지 1012Ω-cm의 범위 내에 있다.
[0041] 기판 지지 어셈블리(136)는, 바이어싱되는 경우, 기판(103)에 대한 자신의 포지션에 기인하여, 기판(103)의 에지에 있는 또는 그 에지 외부에 있는 생성된 플라즈마(101)의 일부에 영향을 줄 수 있거나 또는 변경할 수 있도록, 에지 링(114) 아래에 배치되고 바이어싱 전극(104)을 둘러싸는 에지 제어 전극(115)을 더 포함한다. 에지 제어 전극(115)은 바이어싱 전극(104)을 바이어싱하기 위해 사용되는 PVWG(150)와는 상이한 PVWG(150)의 사용에 의해 바이어싱될 수 있다. 하나의 구성에서, 제1 PV 소스 어셈블리(196)의 제1 PV 파형 생성기(150)는 바이어싱 전극(104)을 바이어싱하도록 구성되고, 제2 PV 소스 어셈블리(197)의 제2 PV 파형 생성기(150)는 에지 제어 전극(115)을 바이어싱하도록 구성된다. 하나의 실시예에서, 에지 제어 전극(115)은, 도 1에서 도시되는 바와 같이, 기판 지지체(105)의 영역 내에서 배치된다. 일반적으로, 원형 기판들을 프로세싱하도록 구성되는 프로세싱 챔버들(100)의 경우, 에지 제어 전극(115)은 형상이 환형이고, 전도성 재료로 만들어지며, 도 1에서 도시되는 바와 같이, 바이어싱 전극(104)의 적어도 일부를 둘러싸도록 구성된다. 일부 실시예들에서, 도 1에서 예시되는 바와 같이, 에지 제어 전극(115)은 기판 지지체(105)의 표면(105A)으로부터, 바이어싱 전극(104)과 유사한 거리(즉, Z 방향)에 배치되는 전도성 메시, 포일, 또는 플레이트를 포함한다. 대안적으로, 일부 다른 실시예들에서, 에지 제어 전극(115)은, 바이어싱 전극(104) 및/또는 기판 지지체(105)의 적어도 일부를 둘러싸는 석영 파이프(110)(도시되지 않음)의 영역 상에 또는 그 내에 배치되는 전도성 메시, 포일 또는 플레이트를 포함한다. 일부 다른 실시예들에서, 에지 제어 전극(115)은, 기판 지지체(105)에 인접하게 배치되는 에지 링(114) 내에 배치되거나 또는 그것에 결합된다. 이 구성에서, 에지 링(114)은 반도체 또는 유전체 재료(예를 들면, AlN, Al2O3, 등)로 형성된다.
[0042] 도 1을 참조하면, 지지 베이스(107)는 유전체 재료의 일부에 의해 바이어싱 전극(104)으로부터 떨어져 이격된다. 일부 구성들에서 유전체 재료의 일부는 기판 지지체(105)를 형성하기 위해 사용되는 유전체 재료이고, 기판 지지체(105)의 후면으로부터 바이어싱 전극(104)까지 연장된다. 기판 지지체(105)의 유전체 재료의 일부는, 도 3a 및 도 3b에서 개략적으로 예시되는 바와 같이, ESC 커패시턴스(CE)와 직렬인 지지 베이스 커패시턴스(CCL)를 갖는다. 일부 실시예들에서, 지지 베이스(107)와 바이어싱 전극(104) 사이에서 배치되는 유전체 재료의 부분의 두께는 바이어싱 전극(104)과 기판(103) 사이에서 배치되는 유전체 재료의 두께보다 더 두꺼운데, 여기서 유전체 재료들은 동일한 재료이고 및/또는 기판 지지체(105)의 일부를 형성한다. 하나의 예에서, 지지 베이스(107)와 바이어싱 전극(104) 사이에서 배치되는 기판 지지체(105)의 유전체 재료(예를 들면, Al2O3 또는 AlN)의 부분은 1mm보다 더 큰 두께인데, 예컨대 약 1.5mm와 약 20mm 사이의 두께이다.
[0043] 일반적으로, 프로세싱 챔버(100)의 프로세싱 볼륨(129)에서 형성되는 저압은 그 내에서 배치되는 하드웨어 컴포넌트들의 표면들 사이에서, 예컨대 기판 지지체(105)의 유전체 재료와 그것의 기판 수용 표면 상에 배치되는 기판(103) 사이에서 불량한 열 전도를 초래하는데, 이것은 기판(103)을 가열 또는 냉각함에 있어서 기판 지지체의 효율성을 감소시킨다. 따라서, 일부 프로세스들에서, 열적으로 전도성인 불활성 열 전달 가스, 통상적으로 헬륨이 기판(103)의 비 디바이스 측 표면(non-device side surface)과 기판 지지체(105)의 기판 수용 표면(105A) 사이에서 배치되는 볼륨(도시되지 않음) 안으로 도입되어, 그들 사이의 열 전달을 향상시킨다. 열 전달 가스 소스(도시되지 않음)에 의해 제공되는 열 전달 가스는 지지 베이스(107)를 통해 배치되며 기판 지지체(105)를 통해 추가로 배치되는 가스 전달 경로(도시되지 않음)를 통해 후면 볼륨으로 흐른다.
[0044] 프로세싱 챔버(100)는 본원에서 프로세싱 챔버 컨트롤러로 또한 지칭되는 컨트롤러(126)를 더 포함한다. 본원에서 컨트롤러(126)는 중앙 프로세싱 유닛(central processing unit; CPU)(133), 메모리(134), 및 지원 회로들(135)을 포함한다. 컨트롤러(126)는 본원에서 설명되는 기판 바이어싱 방법들을 비롯하여 기판(103)을 프로세싱하기 위해 사용되는 프로세스 시퀀스를 제어하기 위해 사용된다. CPU(133)는 프로세싱 챔버를 제어하기 위해 산업 환경에서 사용하도록 구성되는 범용 컴퓨터 프로세서 및 그것에 관련되는 하위 프로세서들이다. 일반적으로 불휘발성 메모리인 본원에서 설명되는 메모리(134)는 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 로컬 또는 원격인, 다른 적절한 형태들의 디지털 스토리지를 포함할 수 있다. 지원 회로들(135)은 종래에는 CPU(133)에 결합되고 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급부들, 등, 및 이들의 조합들을 포함한다. 소프트웨어 명령어들(프로그램) 및 데이터는 CPU(133) 내의 프로세서에 지시하기 위해 메모리(134) 내에서 코딩 및 저장될 수 있다. 컨트롤러(126) 내의 CPU(133)에 의해 판독 가능한 소프트웨어 프로그램(또는 컴퓨터 명령어들)은 프로세싱 챔버(100) 내의 컴포넌트들에 의해 어떤 태스크들이 수행 가능한지를 결정한다. 바람직하게는, 컨트롤러(126) 내의 CPU(133)에 의해 판독 가능한 프로그램은, 프로세서(CPU(133))에 의해 실행될 때, 본원에서 설명되는 전극 바이어싱 방식의 모니터링 및 실행에 관련되는 태스크들을 수행하는 코드를 포함한다. 프로그램은 본원에서 설명되는 전극 바이어싱 방식을 구현하기 위해 사용되는 다양한 프로세스 태스크들 및 다양한 프로세스 시퀀스들을 수행하기 위해 프로세싱 챔버(100) 내의 다양한 하드웨어 및 전기 컴포넌트들을 제어하기 위해 사용되는 명령어들을 포함할 것이다.
[0045] 프로세싱 동안, 제1 PV 소스 어셈블리(196) 및 제2 PV 소스 어셈블리(197)의 PV 파형 생성기들(150) 내의 PV 생성기들(314)은 프로세싱 챔버(100)와 함께 배치되는 부하(예를 들면, 복합 부하(130))에 대한 펄스식 전압 파형을 설정한다. 본원에서 제공되는 본 개시내용에 관해 제한하도록 의도되지는 않지만, 그리고 논의를 단순화하기 위해, 에지 제어 전극(115)을 바이어싱하기 위해 사용되는 제2 PV 소스 어셈블리(197) 내의 컴포넌트들은 도 3a 및 도 3b에서 도식적으로 도시되지 않는다. PV 파형 생성기들(150) 각각으로부터의 PV 파형의 전달의 전반적인 제어는 컨트롤러(126)로부터 제공되는 신호들의 사용에 의해 제어된다. 하나의 실시예에서, 도 3a에서 예시되는 바와 같이, PV 파형 생성기(150A)는, 사전 결정된 레이트에서 자신의 내부 스위치(S1)를 반복적으로 폐쇄하고 개방하는 것에 의해, 사전 결정된 길이의 규칙적으로 반복되는 시간 간격들 동안 자신의 출력(즉, 접지로의) 양단에서 사전 결정된 실질적으로 일정한 포지티브 전압을 유지하도록 구성된다. 대안적으로, 하나의 실시예에서, 도 3b에서 예시되는 바와 같이, PV 파형 생성기(150B)는, 사전 결정된 레이트에서 자신의 내부 스위치(S1)를 반복적으로 폐쇄하고 개방하는 것에 의해, 사전 결정된 길이의 규칙적으로 반복되는 시간 간격들 동안 자신의 출력(즉, 접지로의) 양단에서 사전 결정된 실질적으로 일정한 네거티브 전압을 유지한다. 도 3a 및 도 3b에서, PV 파형 생성기(150A, 150B)는 바이어싱 전극(104)에서 요구되는 펄스식 전압 파형을 설정함에 있어서 자신의 역할을 이해하는 데 중요한 컴포넌트들의 최소 조합으로 감소된다. 각각의 PV 파형 생성기(150)는, 도 3a 및 도 3b에서 개략적으로 예시되는 바와 같이, PV 생성기(314)(예를 들면, DC 전력 공급부) 및 PV 파형을 출력(350)에 제공하도록 구성되는 하나 이상의 전기 컴포넌트들, 예컨대 높은 반복 레이트 스위치들, 커패시터들(도시되지 않음), 인덕터들(도시되지 않음), 플라이백(fly back) 다이오드들(도시되지 않음), 전력 트랜지스터들(도시되지 않음) 및/또는 저항기들(도시되지 않음)을 포함할 것이다. 나노초 펄스 생성기로서 구성될 수 있는 실제 PV 파형 생성기(150)는 임의의 개수의 내부 컴포넌트들을 포함할 수 있고 도 3a 및 도 3b에서 예시되는 것보다 더 복잡한 전기 회로에 기초할 수 있다. 도 3a 및 도 3b의 개략적인 다이어그램들 각각은 PV 파형 생성기(150) 및 그것의 전기 회로부의 컴포넌트들의 기능적으로 등가의 표현만을, 그것의 동작의 기본 원리, 프로세싱 볼륨 내에서 플라즈마와의 그것의 상호 작용, 및 펄스식 전압 파형을, 예컨대 바이어싱 전극(104)에서 입력 펄스식 전압 파형을 설정함에 있어서의 그것의 역할을 설명하는 데 필요로 되는 만큼만, 제공한다. 도 3a 및 도 3b에서 도시되는 개략적인 다이어그램으로부터 추론될 수 있는 바와 같이, 스위치(S1)가 개방(오프)으로부터 폐쇄(온) 포지션으로 이동하는 경우, 그것은 PV 파형 생성기(150)의 출력을, 실질적으로 일정한 출력 전압을 생성하는 그것의 PV 생성기(314)에 연결한다. PV 파형 생성기(150)는, 일정한 전압 소스로서가 아니라, 전하 인젝터(전류 소스)로서 주로 사용될 수 있다; 따라서, 심지어 스위치가 폐쇄(온) 포지션에 유지되는 경우에도 출력 전압이 시간적으로 변할 수 있다는 점에서, 출력 전압의 안정성에 대해 엄격한 요건들을 부과할 필요는 없다. 게다가, 일부 구성들에서, PV 생성기(314)는 근본적으로 소싱(sourcing)이지만, 그러나, 전류를 하나의 방향에서만 통과시킨다는 점에서, 싱킹 공급부(sinking supply)는 아니다(예를 들면, 출력은 커패시터를 충전할 수 있지만, 그러나 방전시킬 수는 없다). 추가적으로, 스위치(S1)가 개방(오프) 포지션에서 유지되는 경우, PV 파형 생성기(150)의 출력 양단의 전압(V0)은 PV 생성기(314)에 의해 제어되지 않으며 대신 다른 회로 엘리먼트들과의 그것의 내부 컴포넌트들의 상호 작용에 의해 결정된다.
[0046] 전류 복귀 출력 스테이지(current-return output stage; 314A)는 접지에 연결되는 하나의 단부, 및 PV 파형 생성기(150)의 출력에서 연결 포인트(즉, 생성기 결합 어셈블리(도시되지 않음)의 일측)에 연결되는 다른 단부를 구비한다. 전류 복귀 출력 스테이지(314A)는 다음의 엘리먼트들을 포함할 수 있다: 저항기, 직렬로 연결되는 저항기 및 인덕터, 스위치(S2), 및/또는 접지를 향한 포지티브 전류 흐름을 허용하는, 병렬 커패시터들을 비롯한, 전기 엘리먼트들의 더욱 복잡한 조합.
[0047] PV 송신 라인(157)(도 1)의 일부를 형성하는 송신 라인(131)은 PV 파형 생성기(150)의 출력(350)을 제2 필터 어셈블리(151)에 전기적으로 연결한다. 하기의 논의가 PV 파형 생성기(150)를 바이어싱 전극(104)에 결합하기 위해 사용되는 제1 PV 소스 어셈블리(196)의 PV 송신 라인(157)을 주로 논의하지만, PV 파형 생성기(150)를 에지 제어 전극(115)에 결합하는 제2 PV 소스 어셈블리(197)의 PV 송신 라인(158)은 동일한 또는 유사한 컴포넌트들을 포함할 것이다. 따라서, 일반적으로, PV 파형 생성기(150)의 출력(350)은, PV 펄스 생성기(314)의 출력이 내부 전기 도체를 통해 출력(350)에 그리고 전류 복귀 출력 스테이지(314A)에 연결되는 단부이다. 송신 라인(131)은 PV 파형 생성기(150)의 출력(350)에서 배치되는 생성기 결합 어셈블리(181)를 제2 필터 어셈블리(151)에 연결한다. PV 송신 라인(157, 158)의 다양한 부분들 내의 전기 도체(들)는 다음의 것을 포함할 수 있다: (a) 단단한 동축 송신 라인과 직렬로 연결되는 플렉시블 동축 케이블을 포함할 수 있는 동축 송신 라인(예를 들면, 동축 라인(106)), (b) 절연된 고전압 내코로나성 훅업 와이어(insulated high-voltage corona-resistant hookup wire), (c) 베어 와이어(bare wire), (d) 금속 막대, (e) 전기 커넥터, 또는 (f) (a) 내지 (e)의 전기 엘리먼트들의 임의의 조합. PV 송신 라인(157)의 외부 도체 부분(예를 들면, 제1 전기 도체), 예컨대 지지 샤프트(138) 및 바이어싱 전극(104) 내의 PV 송신 라인(157)의 부분은 접지에 대해 어떤 조합된 표류 커패시턴스(Cstray)를 가질 것이다(도 3a 및 도 3b). 도면들에서 도시되지는 않지만, PV 송신 라인(158) 및 에지 제어 전극(115)의 외부 도체 부분(예를 들면, 제2 전기 도체)은 접지에 대해 어떤 결합된 표류 커패시턴스(Cstray)를 또한 가질 것이다. PV 파형 생성기(150)의 내부 전기 도체는 외부 전기 도체와 동일한 기본 엘리먼트들을 포함할 수 있다. 대부분의 실제 애플리케이션들에서, 송신 라인(131)은 PV 파형 생성기(150)(즉, 생성기 출력 결합 어셈블리(181)(도 3a 및 도 3b)의 좌측)의 내부 컴포넌트들에 의해 생성되는 부분 및/또는 PV 파형 생성기(150)를 제2 필터 어셈블리(151)에 연결하는 외부 라인/케이블들(즉, 생성기 출력 결합 어셈블리(181)의 우측)에 의해 생성되는 부분을 포함할 수 있는 라인 인덕턴스(159)를 포함할 것이다.
[0048] 도 1을 다시 참조하면, 프로세싱 챔버(100)는 접지되는 챔버 덮개(123)를 포함한다. 일반적으로 종래의 플라즈마 프로세싱 챔버 설계들과는 상이한 이 구성에서, RF 전력은 기판 지지체를 통해 대신 전달된다. 따라서, RF 생성기(118)를 지지 베이스(107)에 결합하는 것에 의해, 기능적으로 캐소드 어셈블리의 일부인 ESC의 전체 본체는 상단 전극이 접지되는 것을 가능하게 하고 전류 복귀 면적이 최대화되는 것을 허용한다. RF 전력 전달 및 PV 파형 전달을 활용하는 플라즈마 프로세스들의 경우, 플라즈마 프로세싱 챔버 내의 접지된 표면적을 최대화하는 것, 그러므로, 전류 복귀 면적을 최대화하는 것은, PV 파형 생성기(150)의 출력에 의해 생성되는 PV 파형 사이클의 ESC 재충전/외장 붕괴 위상(ESC-recharging/sheath-collapse phase) 동안 플라즈마 전위 점프를 최소화하는데, 이것은 하기에서 추가로 논의된다. 따라서, 본원에서 제공되는 장치 및 방법들은 챔버 벽들에 대한 전력 손실들을 최소화할 것이고 플라즈마 프로세싱 효율성을 향상시킨다. 본원에서 설명되는 RF 전력 및 PV 펄스식 파형 전달 방법들은, 그들이 플라즈마 속성들 및 라디칼 생성의 개선된 제어에 영향을 끼치고 그것을 허용하기 때문에, 특정한 프로세스 이점들을 또한 제공한다. 그러나, 상기에서 언급되는 바와 같이, ESC 세라믹 층을 통한 바이어싱 전극(104)과 지지 베이스(107) 사이에, 뿐만 아니라 RF 송신 라인(167)과 PV 송신 라인(157) 사이에 강한 용량성 결합이 있으며, 따라서, 기판 지지 어셈블리(136)(즉, 캐소드 어셈블리)를 통해 두 타입들 모두의 전력이 전달될 때, 각각의 생성기는 다른 것을 통해 전류를 유도할 것이고, 그 결과, 전력이 의도된(플라즈마) 부하로부터 멀어지게 방향 전환될 뿐만 아니라, 생성기들 둘 모두에 대한 가능한 손상을 초래할 것이다.
[0049] 본원에서 개시되는 다른 실시예들 중 하나 이상과 함께 사용될 수 있는 다른 대안적인 챔버 덮개(123) 구성에서, 챔버 덮개(123)(즉, 대향 전극)는 하나 이상의 측벽들(122)로부터 전기적으로 절연되고 플라즈마 생성기 어셈블리(160)를 통해 RF 생성기(118)에 전기적으로 결합된다. 이 구성에서, 챔버 덮개(123)는 RF 생성기(118)에 의해 구동되어 프로세싱 볼륨(129) 내에서 프로세싱 플라즈마(101)를 점화하고 유지시킬 수 있다. 하나의 예에서, RF 생성기(118)는 약 300kHz보다 더 큰 RF 주파수의, 예컨대 약 300kHz 내지 60MHz의, 또는 심지어 약 2MHz 내지 약 40MHz의 범위 내의 주파수의 RF 신호를 챔버 덮개(123)에 제공하도록 구성된다.
플라즈마 프로세싱 바이어싱 방식들 및 프로세스들
[0050] 도 2는 도 1에서 예시되는 프로세스 챔버와 함께 사용될 수 있는 바이어싱 방식의 단순화된 개략적인 다이어그램이다. 도 2에서 도시되는 바와 같이, RF 생성기(118) 및 PV 파형 생성기들(150)은 RF 파형 및 펄스식 전압 파형들을, 프로세싱 챔버(100)의 챔버 본체(113) 내에 배치되는 하나 이상의 전극들에 각각 전달하도록 구성된다. 하나의 실시예에서, RF 생성기(118) 및 PV 파형 생성기들(150)은 RF 파형 및 펄스식 전압 파형(들)을 기판 지지 어셈블리(136) 내에 배치되는 하나 이상의 전극들에 동시에 전달하도록 구성된다. 하나의 비제한적 예에서, 상기에서 논의되는 바와 같이, RF 생성기(118) 및 PV 파형 생성기(150)는 RF 파형 및 펄스식 전압 파형을 지지 베이스(107) 및 바이어싱 전극(104)에 각각 전달하도록 구성되는데, 이들 둘 모두는 기판 지지 어셈블리(136) 내에 배치된다. 다른 예에서, RF 생성기(118), 제1 PV 파형 생성기(150) 및 제2 PV 파형 생성기(150)는 RF 파형, 제1 펄스식 전압 파형 및 제2 펄스식 전압 파형을, 지지 베이스(107), 바이어싱 전극(104) 및 에지 제어 전극(115)에 각각 전달하도록 구성되는데, 이들 모두는 기판 지지 어셈블리(136)에서 배치된다.
[0051] 도 2에서 예시되는 바와 같이, RF 생성기(118)는, RF 매칭 회로(161) 및 제1 필터 어셈블리(162)를 포함하는 플라즈마 생성기 어셈블리(160)를 통해, 사인파 RF 파형(601)(도 6a 내지 도 6g)을 포함하는 RF 신호를 전달하는 것에 의해 챔버 본체(113)에 배치되는 하나 이상의 전극들에 사인파 RF 파형을 제공하도록 구성된다. 추가적으로, PV 파형 생성기들(150) 각각은, 제2 필터 어셈블리(151)를 통해 바이어싱 전극(104)에서 PV 파형(401(도 4a, 도 5a), 441(도 5b), 또는 431(도 5c))을 설정하는 것에 의해, 일련의 전압 펄스들(예를 들면, 나노초 전압 펄스들)을 통상적으로 포함하는 PV 파형을, 챔버 본체(113)에 배치되는 하나 이상의 전극들에 제공하도록 구성된다. 바이어스 보상 모듈(116) 내의 컴포넌트들은 각각의 PV 파형 생성기(150)와 제2 필터 어셈블리(151) 사이에서 선택적으로 배치될 수 있다.
[0052] 상기에서 간략히 논의되는 바와 같이, 도 3a 및 도 3b 각각은, 프로세스 볼륨 내의 플라즈마의 표현을 또한 포함하는, 본원에서 제안되는 펄스식 전압 및 RF 바이어싱 방식의 기능적으로 등가인 단순화된 전기 회로(140)의 예들이다. 도 3a는, 바이어싱 전극(104)에서 PV 파형, 예컨대 PV 파형(431)(도 4c)을 설정하는 프로세스의 일부 동안 포지티브 전압을 제공하도록 구성되는 PV 파형 생성기(150)를 제1 PV 소스 어셈블리(196) 내에서 활용하는 펄스식 전압 및 RF 바이어싱 방식의 단순화된 전기 회로(140)를 묘사한다. 도 3b는, 바이어싱 전극(104)에서 PV 파형, 예컨대 PV 파형(401)(도 4a)을 설정하는 프로세스의 일부 동안 네거티브 전압을 제공하도록 구성되는 PV 파형 생성기(150)를 제1 PV 소스 어셈블리(196) 내에서 활용하는 펄스식 전압 및 RF 바이어싱 방식의 단순화된 전기 회로(140)를 묘사한다. 이들 회로들은 프로세싱 챔버(100) 내의 제1 PV 소스 어셈블리(196)의 펄스식 전압 파형 생성기(150) 및 RF 생성기(118)의 상호 작용의 단순화된 모델을 예시하고, 프로세스 챔버(100)의 동작 동안 사용되는 기본 엘리먼트들을 일반적으로 예시한다. 명확화 목적들을 위해, 다음의 정의들이 본 개시내용의 전반에 걸쳐 사용된다: (1) 기준이 명시되지 않는 한, 모든 전위들은 접지를 기준으로 한다; (2) (기판 또는 바이어싱 전극과 같은) 임의의 물리적 포인트에서의 전압은 접지(제로 전위 포인트)에 대한 이 포인트의 전위로서 마찬가지로 정의된다; (3) 캐소드 외장은 플라즈마에 대한 네거티브 기판 전위에 대응하는 전자 반발 이온 가속 외장인 것으로 암시된다; (4) 외장 전압(때때로 "외장 전압 강하"로서 또한 지칭됨)(Vsh)은 플라즈마와 (예를 들면, 기판 또는 챔버 벽의) 인접 표면 사이의 전위 차이의 절대 값으로서 정의된다; 그리고 (5) 기판 전위는 플라즈마에 대향하는 기판 표면에서의 전위이다.
[0053] 도 3a 및 도 3b에서 예시되는 복합 부하(130)는 프로세싱 플라즈마(101)를 세 개의 직렬 엘리먼트들로서 표현하는 표준 전기 플라즈마 모델로서 도시되어 있다. 제1 엘리먼트는 기판(103)에 인접한 전자 반발 캐소드 외장(이것은 때때로 "플라즈마 외장" 또는 단순히 "외장"으로서 또한 지칭됨)이다. 캐소드 외장은 도 3a 및 도 3b에서 다음의 것을 포함하는 종래의 세 부분 회로 엘리먼트에 의해 표현된다: (a) 개방되는 경우 외장 붕괴를 나타내는 다이오드(DSH), (b) 외장의 존재 상태에서 기판으로 흐르는 이온 전류를 나타내는 전류 소스(Ii), 및 (c) 이온 가속 및 에칭이 발생하는 바이어싱 사이클의 메인 부분(즉, PV 파형의 이온 전류 위상)에 대한 외장을 나타내는 커패시터(CSH)(예를 들면, ~100-300pF). 제2 엘리먼트는 단일의 저항기(Rplasma)(예를 들면, 저항기(146) = ~ 5-10 옴(Ohm)들)에 의해 표현되는 벌크 플라즈마이다. 제3 엘리먼트는 챔버 벽들에서 형성되는 전자 반발 벽 외장이다. 벽 외장은 도 3에서 다음의 것을 포함하는 종래의 세 부분 회로 엘리먼트에 의해 마찬가지로 표현된다: (a) 다이오드(Dwall), (b) 벽에 대한 이온 전류를 나타내는 전류 소스(Iiwall), 및 (c) 주로 PV 파형의 ESC 재충전 위상 동안의 벽 외장을 나타내는 커패시터(Cwall)(예를 들면, ~ 5-10nF)(본 명세서 후반부에 설명됨). 접지된 금속 벽들의 내부 표면은, 도 3에서 대형 커패시터(Ccoat)(예를 들면, ~ 300-1000nF)에 의해 표현되는 유전체 재료의 얇은 층으로 코팅되는 것으로 또한 간주될 수 있다.
[0054] 도 3a 및 도 3b에서 예시되는 바와 같이, RF 생성기(118)는, 제1 필터 어셈블리(162), RF 매칭 회로(161), 라인 인덕턴스(LLine), 지지 베이스 커패시턴스(CCL), 및 유효 커패시턴스(CE)를 통해 생성된 RF 전력을 전달하는 것에 의해, RF 신호를 지지 베이스(107)로, 그리고 궁극적으로는 복합 부하(130)로 제공하도록 구성된다. 하나의 실시예에서, RF 매칭 회로(161)는 직렬 인덕턴스 엘리먼트(LSER), 및 조정 가능한 직렬 커패시턴스 엘리먼트(CSER) 및 컨트롤러(126)로부터의 입력에 의해 제어될 수 있는 조정 가능한 션트 커패시턴스 엘리먼트(CShunt)를 포함한다. 일부 실시예들에서, RF 매칭 회로(161)는, 예를 들면, 다른 회로 엘리먼트 구성들, 예컨대 L 네트워크, 파이(pi) 네트워크, 또는 트랜스매칭 회로(transmatch circuit)들의 사용에 의해 대안적으로 형성될 수 있다. 상기에서 언급되는 바와 같이, RF 매칭 회로(161)는 RF 생성기(118)로부터의 RF 신호의 전달에 의해 생성되는 반사 전력을 최소화하고 그것의 전력 전달 효율성을 최대화하기 위해 겉보기 부하를 50Ω으로 튜닝하도록 일반적으로 구성된다. 일부 실시예들에서, RF 매칭 회로(161)는 옵션 사항이며, 이들 경우들에서, 복합 부하(130)에 대한 RF 전력의 비효율적인 전달을 방지하기 위해 기판의 플라즈마 프로세싱 동안 다른 RF 신호 매칭 기술들(예를 들면, 가변 주파수 튜닝)이 사용될 수 있다.
[0055] 제1 필터 어셈블리(162)는 PV 파형 생성기(150)의 출력에 의해 생성되는 전류가 RF 송신 라인(167)을 통해 흐르는 것 및 RF 생성기(118)를 손상시키는 것을 실질적으로 방지하도록 구성되는 하나 이상의 전기 엘리먼트들을 포함한다. 제1 필터 어셈블리(162)는 PV 파형 생성기(150) 내에서 PV 펄스 생성기(314)로부터 생성되는 PV 신호에 대한 하이 임피던스(예를 들면, 하이 Z)로서 작용하고, 따라서, RF 생성기(118)로의 전류의 흐름을 억제한다. 하나의 실시예에서, 제1 필터 어셈블리(162)는 RF 매칭 회로(161)와 RF 생성기(118) 사이에서 배치되는 차단 커패시터(CBC)를 포함한다. 이 구성에서, RF 매칭 엘리먼트(161)는, RF 생성기(118)에게 보이는 부하를 튜닝함에 따라 차단 커패시터(CBC)의 커패시턴스를 보상하도록 구성된다. 하나의 예에서, PV 파형 생성기(150)로부터 제공되는 나노초 PV 파형(예를 들면, 펄스 주기(10-100ns))이 RF 생성기(118)를 손상시키는 것을 방지하기 위해, 제1 필터 어셈블리(162)는 38-40pF 커패시터를 포함한다. 다른 예에서, 제1 필터 어셈블리(162)는 38pF 미만인 커패시턴스를 갖는 차단 커패시터(CBC)를 포함한다.
[0056] 일부 실시예들에서, 도 1 내지 도 3b에서 도시되는 바와 같이, PV 파형 생성기들(150) 각각은, 생성된 펄스식 전압 파형들을 고전압 모듈(116)의 차단 커패시터(153) 및 제2 필터 어셈블리(151), 고전압 라인 인덕턴스(LHV), 및 유효 커패시턴스(CE)를 통해 전달하는 것에 의해, 펄스식 전압 파형 신호를 바이어싱 전극(104)으로, 그리고 궁극적으로는, 복합 부하(130)로 제공하도록 구성된다. 이 경우에, 시스템은 ESC 기판 지지체의 기판 수용 표면에 기판을 "전기적으로 클램핑"하는 것과 같은 척킹을 위해 사용되는 바이어스 보상 모듈(116)을 선택적으로 포함한다. 기판을 척킹하는 것은, 기판 수용 표면과 기판의 비 디바이스 측 표면 사이의 갭을 헬륨 가스(He)로 충전하는 것을 허용하는데, 이것은 둘 사이의 양호한 열 접촉을 제공하기 위해 그리고 ESC 기판 지지체의 온도를 조절하는 것에 의해 기판 온도 제어를 허용하기 위해 행해진다. 바이어스 보상 모듈(116)에 의해 생성되는 DC 척킹 전압을 바이어싱 전극(104)에서 PV 파형 생성기(150)에 의해 생성되는 펄스식 전압과 결합하는 것은 DC 척킹 전압과 동일한 펄스식 전압 파형의 추가적인 전압 오프셋을 초래할 것이다. 추가적인 전압 오프셋은 도 4a 및 도 4b에서 예시되는 오프셋(ΔV)으로부터 감산될 수 있거나 또는 가산될 수 있다. PV 파형 생성기(150)의 PV 펄스 생성기(314)의 동작에 대한 바이어스 보상 모듈(116)의 효과는 적절하게 큰 차단 커패시터(153) 및 차단 저항기(154)를 선택하는 것에 의해 무시 가능하게 만들어질 수 있다. 차단 저항기(154)는 바이어스 보상 모듈(116)을 송신 라인(131) 내의 포인트에 연결하는 컴포넌트들 내에 배치되는 저항기를 개략적으로 예시한다. 차단 커패시터(153)의 값은, 바이어스 보상 모듈 DC 전압만을 차단하는 한편, 펄스식 바이어스 생성기의 펄스식 전압 출력에 어떠한 부하도 제시하지 않도록 선택된다. 하나의 예에서, 차단 커패시터(CBC)의 커패시턴스는 약 38pF이고, 차단 커패시터(153)의 커패시턴스는 약 40nF이다. 이 차단 저항기(154)는, 통상적으로, 자신을 통과하는 전류를 효율적으로 최소화하기에 충분히 크도록 사이즈가 정해진다. 예를 들면, PV 파형 생성기(150)로부터 바이어스 보상 모듈(116)로의 400kHz 전류를 무시 가능하게 만들기 위해 ≥ 1 MOhm의 저항이 사용된다. 하나의 예에서, 차단 저항기는 약 500kOhm 초과의 저항을 갖는다. 대략 0.5-1mA의 결과적으로 나타나는 평균 유도 전류는, 실제로는, 약 5mA DC 전류인 바이어스 보상 모듈 전력 공급부들에 대한 통상적인 제한보다 훨씬 더 작다.
[0057] 제2 필터 어셈블리(151)는 RF 생성기(118)의 출력에 의해 생성되는 전류가 PV 송신 라인(157)을 통해 흐르는 것 및 PV 파형 생성기(150)의 PV 펄스 생성기(314)를 손상시키는 것을 방지하도록 구성되는 하나 이상의 전기 엘리먼트들을 포함한다. 상기에서 논의되는 바와 같이, PV 송신 라인(157)은 동축 송신 라인(106) 및 송신 라인(131)을 포함하는 어셈블리이다. 하나의 실시예에서, 제2 필터 어셈블리(151)는 커패시턴스(CFC)를 갖는 필터 커패시터(151A), 및 인덕턴스(LFL)를 갖는 필터 인덕터(151B)를 포함하는데, 이들은 병렬로 연결되고, PV 펄스 생성기(314)와 바이어싱 전극(104) 사이의 송신 라인(157)에서 배치된다. 일부 구성들에서, 제2 필터 어셈블리(151)는 바이어스 보상 모듈(116)의 차단 커패시터(153)와 바이어싱 전극(104) 사이에서 배치된다. 제2 필터 어셈블리(151)는 RF 생성기(118)로부터 생성되는 RF 신호에 대한 하이 임피던스(예를 들면, 하이 Z)로서 작용하며, 따라서 PV 펄스 생성기(314)로의 전류의 흐름을 억제한다. 일반적으로, 제2 필터 어셈블리(151)는 RF 신호, 및 임의의 연관된 고조파들이 PV 펄스 생성기(314)로 가는 것을 차단하도록 구성된다. 일부 실시예들에서, RF 생성기에 의해 생성되는 RF 신호는 400kHz보다 더 큰 RF 주파수, 예컨대 ≥ 1MHz, 또는 ≥ 2MHz, 또는 ≥ 13.56MHz, 또는 ≥ 40MHz인 RF 주파수를 전달하도록 구성된다. 하나의 예에서, 40MHz의 주파수에서 RF 생성기(118)로부터 제공되는 RF 전력이 PV 펄스 생성기(314)를 손상시키는 것을 방지하기 위해, 제2 필터 어셈블리(151)는 약 51pF의 커패시턴스를 갖는 필터 커패시터(151A) 및 약 311 nH의 인덕턴스를 갖는 필터 인덕터(151B)를 포함한다.
펄스 파형 예들
[0058] 상기에서 언급되는 바와 같이, 본 개시내용의 실시예들은, 하나 이상의 RF 소스 어셈블리들의 사용에 의해 플라즈마 프로세싱 챔버의 프로세싱 볼륨에서 형성되는 플라즈마의 양태들을 개별적으로 제어하는 능력을 또한 제공하면서, 프로세싱 동안 거의 일정한 외장 전압의 유지를 가능하게 하는, 따라서 기판의 표면에서 요구되는 IEDF를 생성하는 것을 가능하게 하는 신규의 기판 바이어싱 방법들을 제공한다. 일부 실시예들에서, 본원에서 개시되는 신규의 기판 바이어싱 장치 및 방법들의 사용에 의해, 프로세싱 동안 기판의 표면에서 단일 피크(단일 에너지(mono-energetic)) IEDF가 형성될 수 있다. 다른 실시예들에서, 본원에서 개시되는 신규의 기판 바이어싱 장치 및 방법들 중 하나 이상의 사용에 의해 프로세싱 동안 기판의 표면에서 2 피크(이중 에너지(bi-energetic)) IEDF가 형성된다.
[0059] 도 4a 내지 도 4c와 관련하여 하기에서 추가로 논의되는 바와 같이, 플라즈마 프로세싱 동안 거의 일정한 외장 전압의 유지를 가능하게 하는 신규의 기판 바이어싱 방법들은, 플라즈마 프로세싱 챔버에서 수행되는 플라즈마 프로세스 동안 기판에 대해 수행되는 플라즈마 프로세싱 시퀀스 동안, 일련의 펄스들 및/또는 펄스들의 버스트들의 전달을 포함한다. 본원에서 제공되는 본 개시내용의 실시예들은, 각각이 다수의 상이한 위상들을 포함하는, 요구되는 PV 파형을 갖는 펄스들의 전달을 포함한다. 하기에서 추가로 논의되는 바와 같이, 각각의 PV 파형은, PV 파형 생성기(150)로부터 제공되는 전압 신호, 또는 일부 경우들에서, 일정한 전류 신호의 전달에 의해 제어되는 다수의 위상들 중 적어도 하나의 위상을 포함한다. 일반적으로, 논의 목적들을 위해, PV 파형의 각각의 펄스는, 도 4a 내지 도 4c에서 예시되는 바와 같이, 제1 영역(405) 및 제2 영역(406)을 포함하는 두 개의 메인 영역들로 분할될 수 있다. 일반적으로, 각각의 PV 파형은 진폭(Vout), 오프셋(예를 들면, ΔV), 펄스 주기(TP), 및 펄스 반복 주파수(fP = 1/TP)를 포함할 것이다.
[0060] 일부 실시예들에서, PV 파형은, 제1 PV 소스 어셈블리(196)의 PV 파형 생성기(150) 및 제2 PV 소스 어셈블리(197)의 PV 파형 생성기(150)의 사용에 의해 바이어싱 전극(104) 및 에지 제어 전극(115)에서 각각 개별적으로 설정된다. 도 4a는, 바이어싱 전극(104) 또는 에지 제어 전극(115)에서 PV 파형을 설정하기 위해 PV 파형 생성기들(150)이 일련(550)의 다중 위상(multiphase) 네거티브 펄스 파형들(401)의 생성을 제어하도록 구성되는 펄스식 전압 파형의 네거티브 펄스 바이어싱 방식 타입을 예시한다. 일부 실시예들에서, 다중 위상 네거티브 펄스 파형들(401)은 일련의 반복하는 사이클들을 포함하고, 그 결과, 각각의 사이클 내의 파형은 제1 시간 간격 동안 발생하는 제1 부분 및 제2 시간 간격 동안 발생하는 제2 부분을 갖는다. 다중 위상 네거티브 펄스 파형들(401)은 제1 시간 간격의 적어도 일부 동안에만 존재하는 포지티브 전압을 또한 포함할 것이고, 펄스식 전압 파형은 제2 시간 간격의 적어도 일부 동안 실질적으로 일정하다. PV 파형 생성기(150)의 출력은 제2 시간 간격의 적어도 일부 동안 네거티브 전압 공급부에 연결된다.
[0061] 도 4a 및 도 4d를 참조하면, 하나의 예에서, 기판 PV 파형(425)은, PV 파형 생성기(150)에 의해 바이어싱 전극(104) 또는 에지 제어 전극(115)에서 형성되는 설정된 PV 파형에 기인하여 기판에서 설정되는 일련의 PV 파형들이다. 기판 PV 파형(425)은 프로세싱 동안 기판의 표면에서 설정되고, 예시적인 기판 PV 파형(425)의 포인트(420)와 포인트(421) 사이에서 연장되는 외장 붕괴 및 ESC 재충전 위상(450)(또는 논의의 단순화를 위해, 외장 붕괴 위상(450)), 포인트(421)와 포인트(422) 사이에서 연장되는 외장 형성 위상(451), 및 포인트(422)와 다음번 순차적으로 설정된 펄스 전압 파형의 포인트(420)에 있는 시작으로의 복귀 사이에서 연장되는 이온 전류 위상(452)을 포함한다. 플라즈마 전위 곡선은 하나 이상의 PV 파형 생성기들(150)의 사용에 의해 바이어싱 전극(104) 및/또는 에지 제어 전극(115)에서 설정되는 네거티브 펄스 파형들(401)의 전달 동안의 국소적 플라즈마 전위를 예시한다.
[0062] 이 예에서, 프로세싱 챔버(100)에서의 프로세싱 동안, PV 파형 생성기(150)가 설정된 다중 위상 네거티브 펄스 파형(401)의 위상들 중 두 개 동안, 예컨대 네거티브 방향을 향하며 및/또는 네거티브 전압 레벨(예를 들면, 이온 전류 위상)에서 유지되는 PV 파형의 부분들 동안 네거티브 전압의 전달을 공급 및 제어할 때, 다중 위상 네거티브 펄스 파형(401)(도 4a)이 형성된다. 예를 들면, 네거티브 펄스 파형(401)의 이들 네거티브 전압 포함 부분들은, 유사하게, 기판 PV 파형(425)에 대한 외장 형성 위상(451) 및 이온 전류 위상(452)에 관련될 것이다. 이 경우, 다중 위상 네거티브 펄스 파형(401)의 경우, PV 파형 생성기(150)로부터 네거티브 전압의 전달은, 포인트(411)(즉, 다중 위상 네거티브 펄스 파형(401)의 피크)로부터 또는 포인트(411)와 포인트(413)와 일치하는 기판 PV 파형의 외장 붕괴 위상(450)의 시작 사이에서 연장되는 제2 위상(406) 동안 발생한다. 일부 실시예들에서, 포인트(412)와 포인트(413) 사이에 있는 설정된 다중 위상 네거티브 펄스 파형(401)의 일부와 일치하는 이온 전류 위상(452) 동안, PV 파형 생성기(150)는 일정한 네거티브 전압(예를 들면, VOUT)을 제공하도록 구성된다. 예를 들면, 이온 전류 위상(452) 동안 기판 표면 상에 포지티브 전하를 증착하는 이온 전류(Ii)에 기인하여, 기판 표면에서의 전압은, 포인트(422)와 포인트(420) 사이의 라인의 포지티브 기울기에 의해 보이는 바와 같이, 시간이 지남에 따라 증가할 것이다. 기판 표면에서의 시간 경과에 따른 전압 증가는 외장 전압을 감소시킬 것이고 이온 에너지의 확산을 초래할 것이다. 따라서, 외장 전압에서의 감소 및 이온 에너지의 확산의 효과들을 최소화하기 위해, 적어도 PV 파형 주파수(1/TPD, 여기서 TPD는 PV 파형 주기(도 5a)임)를 제어하고 설정하는 것이 바람직하다.
[0063] 플라즈마 프로세싱 동안 바이어싱 전극(104)에 제공되는 PV 파형들을 전달 및 제어하는 것에 의해, 바람직한 이온 에너지 분포 함수(IEDF), 예컨대 거의 단일 에너지 IEDF가 형성될 수 있다. PV 파형들의 특성들(예를 들면, 피크 대 피크 전압, 듀티 사이클, 주파수, 등)의 생성 및 제어는 플라즈마 이온 밀도 및 생성된 이온 에너지들의 정밀한 제어를 허용하며, 또한 에칭된 피처의 저부에서 발견되는 전도성 재료(예를 들면, W) 표면 상의 더욱 제어 가능한 플루오르화 탄소(CxFy) 기반의 폴리머 증착을 또한 초래한다. 전도성 재료 표면 상에서의 폴리머 증착의 형성은 전도성 재료 대 개재하는 에칭된 유전체 재료에 대한 건식 에칭 화학 물질의 에칭 선택도를 향상시킬 것이다.
[0064] 도 4b는, PV 파형 생성기(150)가 바이어싱 전극(104) 및/또는 에지 제어 전극(115)에서 설정되는 일련(551)의 다중 위상 성형 펄스 파형들(441)의 생성을 제어하도록 구성되는 PV 파형의 성형 펄스 바이어싱 방식 타입(shaped-pulse biasing scheme type)을 예시한다. 일부 실시예들에서, 다중 위상 성형 펄스 파형(441)은, 하나 이상의 내부 스위치들 및 DC 전력 공급부들의 사용에 의해, 전압 펄스의 하나 이상의 위상들(예를 들면, 제1 영역(405)) 동안 포지티브 전압을 그리고 전압 펄스의 하나 이상의 위상들(예를 들면, 제2 영역(406)) 동안 네거티브 전압을 공급하도록 구성되는 PV 파형 생성기(150)에 의해 형성된다.
[0065] 일부 실시예들에서, 도 4c에서 예시되는 바와 같이, PV 파형 생성기(150)는 바이어싱 전극(104) 및 에지 제어 전극(115)에 일련(552)의 다중 위상 포지티브 펄스 파형들(431)을 제공하도록 구성된다. 포지티브 펄스 파형(431)에서의 각각의 포지티브 펄스는 다수의 위상들, 예컨대 외장 붕괴 위상, ESC 재충전 위상, 외장 형성 위상 및 이온 전류 위상을 포함할 수 있다. 이 예에서, 제1 영역(405)은 외장 붕괴 위상 및 ESC 재충전 위상을 일반적으로 포함한다. 제2 영역(406)은 외장 형성 위상 및 이온 전류 위상을 일반적으로 포함한다. 일부 실시예들에서, 다중 위상 포지티브 펄스 파형들(431)은 일련의 반복하는 사이클들을 포함하고, 그 결과, 각각의 사이클 내의 파형은 제1 시간 간격 동안 발생하는 제1 부분 및 제2 시간 간격 동안 발생하는 제2 부분을 갖는다. 다중 위상 포지티브 펄스 파형들(431)은 제1 시간 간격의 적어도 일부 동안에만 존재하는 포지티브 전압을 또한 포함할 것이고, 다중 위상 포지티브 펄스 파형들(431)은 제2 시간 간격의 적어도 일부 동안 실질적으로 일정하다. PV 파형 생성기(150)의 출력은 제1 시간 간격의 적어도 일부 동안 포지티브 전압 공급부에 연결된다.
[0066] 도 4a, 도 4b 및 도 4c에서 각각 예시되는 다양한 펄스 전압 파형들(401, 441, 및 431)은 바이어스 보상 모듈(116)의 입력에 제공되는 펄스 전압 파형들을 표현하며, 따라서 바이어싱 전극(104) 및 에지 제어 전극(115)에서 설정되는 펄스 전압 파형들과는 상이할 수 있다. 각각의 PV 파형에서 발견되는 DC 오프셋(ΔV)은 PV 파형을 설정하기 위해 사용되는 PV 파형 생성기(150) 구성의 다양한 속성들에 의존한다.
[0067] 일부 실시예들에서, 적어도 하나 이상의 타입들의 펄스 전압 파형들(401, 441 및/또는 431)의 일련의 버스트들이 바이어싱 전극(104) 및/또는 에지 제어 전극(115)에서 설정되고 기판 표면에서 설정된다. 하나의 예에서, 각각의 버스트 내의 복수의 펄스들은 바이어싱 전극(104) 및/또는 에지 제어 전극(115)에서 설정되는 일련의 네거티브 펄스 파형들(401)을 포함한다. 하나의 예에서, 펄스 전압 파형들의 버스트들 각각은 일관된 펄스식 전압 형상(예를 들면, 각각의 PV 파형(401)의 일부 동안 일정한 전압 크기가 제공됨)을 갖는 파형을 갖는 펄스들, 시간이 지남에 따라 하나의 버스트로부터 다른 버스트로 변할 수 있는 버스트 전달 길이(TON), 및 시간이 지남에 따라 또한 변할 수 있는 버스트 휴지 길이(burst rest length)(TOFF)를 포함한다. 버스트 휴지 길이(TOFF)는 시간의 한 기간 동안 버스트 전달 길이(TON) 시간 동안 제공되는 PV 파형들의 전달을 중단하는 것에 의해 형성된다. 버스트 동안 복수의 펄스들이 전달되는 시간의 길이(즉, 버스트 전달 길이(TON))를 버스트 주기의 지속 기간(즉, TBD = TON + TOFF)으로 나눈 비율인 버스트들의 듀티 사이클은 일정할 수 있거나 또는 시간이 지남에 따라 변할 수 있다. 다른 프로세싱 방법들에서, 복수의 펄스들이 네거티브 펄스 파형들(401), 성형된 펄스 파형들(441) 또는 포지티브 펄스 파형들(431), 또는 이들의 조합들을 포함할 수 있다는 것이 인식될 것이다.
실리콘 이산화물의 에칭의 예시적인 선택도
[0068] 앞서 언급된 바와 같이, 3D NAND 디바이스들의 제조에서 수반되는 플라즈마 에칭 프로세스들은 점점 더 까다로워지고 있다. 구체적으로, 3D NAND 기술에서의 계단 콘택 에칭은 NAND 스택의 저부에 있는 셀들에 대한 액세스를 제공하고, 그에 의해, NAND 스택에 임베딩되는 형성된 전도성 재료 층들(예를 들면, 텅스텐 함유 층들)이, 외부 주변장치 회로부로부터 셀 제어 게이트들에 대한 액세스를 허용하는 워드 라인들의 부분들을 형성하는 것을 허용한다.
[0069] 도 5는, 본원에서 설명되는 특정한 실시예들에 따른, 기판에 대해 수행되는 계단 콘택 에칭 프로세스의 결과들을 예시한다. 하나의 실시예에 따르면, 기판(500)은 마스크 층(505) 및 다층 스택(501)을 포함하는데, 다층 스택(501)은 복수의 전도성 층들(520) 및 그들 사이에서 배치되는 복수의 개재하는 유전체 재료 층들을 포함한다. 전도성 층들(520)의 일부들에 인접하게 배치되는 유전체 재료 및 복수의 개재하는 유전체 재료 층들은 본원에서 유전체 재료(510)로 일괄적으로 설명되고 지칭된다. 마스크 층(505)은 리소그래피 및 마스크 에칭 프로세스의 사용에 의해 고객 명세들에 기초하여 형성되는 사전 에칭 패턴을 포함한다. 패턴화된 마스크 층(505)은 (도 6a에서 예시되는 바와 같이) 플라즈마 에칭 프로세스 동안 형성되는 피처들, 예컨대 트렌치들(515)의 형성을 안내한다. 다층 스택(501)은 다수의 전도성 층들(520)을 포함하고, 전도성 층들(520)은, 본원에서 설명되는 플라즈마 에칭 프로세스 동안 형성되는 트렌치들(515) 각각이 다층 스택(501) 내에서 상이한 깊이들(Z 방향)에서 배치되는 전도성 층들(520) 각각에 도달하도록 엇갈려 배치된 배열을 형성한다. 도 5에서 예시되는 바와 같이, 플라즈마 에칭 프로세스 동안 형성되는 트렌치들(515) 각각은, 마스크 층(505)에서 형성되는 패턴에 기인하여, 상이한 깊이를 가지며 상이한 전도성 층(520)과 접촉한다. 플라즈마 에칭 프로세스 동안 형성되는 트렌치들(515) 각각은 또한, 대응하는 전도성 층(520)을 통해 연장하지 않는다.
[0070] 일부 실시예들에서, 다층 스택(501)의 유전체 재료(510)에 배치되는 전도성 층들(520)은 텅스텐, 백금, 티타늄, 루테늄, 실리콘, 몰리브덴, 코발트 및 하프늄으로 구성될 수 있다.
[0071] 도 6a 내지 도 6c 각각은, 본원에서 설명되는 특정한 실시예들에 따른, 기판의 일부 내의 계단식 콘택 구조물에 트렌치들(515)을 형성하기 위해 사용되는 플라즈마 에칭 프로세스의 상이한 위상들 동안 다층 스택(501)의 일부를 예시한다. 도 6a는, 논의 목적들을 위해 본원에서 시간(T0)으로 지칭되는, 트렌치들(515)을 형성하기 위해 사용되는 플라즈마 에칭 프로세스 이전에 형성되는 패턴화된 마스크 층(505)을 갖는 기판을 예시한다. 마스크 층(505)의 사전 에칭은, 후속하는 플라즈마 에칭 프로세스 동안 유전체 층(510) 내에서 에칭이 발생하도록 의도되는 곳의 경계를 정한다.
[0072] 도 6b는 플라즈마 프로세스가 기판(500)의 전도성 층(520)과 접촉한 경우의 플라즈마 에칭 프로세스 동안의 기판(500)을 예시한다. 이 예에서, 도 6b에서 도시되는 바와 같이, 플라즈마 에칭 프로세스는 마스크 층(505)에서 형성되는 패턴에 기인하여 유전체 층(510)에서 두 개의 트렌치들을 형성하였다. 플라즈마 에칭 프로세스 동안, 플라즈마 프로세싱 챔버에서 형성되는 플라즈마(예를 들면, 도 7의 플라즈마(530))는 패턴화된 마스크 층(505)을 통해 유전체 재료(510)와 상호 작용하고, 시간의 한 기간 이후 유전체 재료(510) 내에서 트렌치들(515)을 형성한다. 에칭 프로세스 동안 사용되는 마스크 층(505)의 조성 및 플라즈마 화학 물질의 조성이 프로세싱 동안 최소 에칭이 발생하도록 선택되기 때문에, 플라즈마는 마스크 층(505)을 에칭하지 않고 패턴화된 마스크 층(505)을 통해 노출되는 유전체 재료(510)만을 에칭한다. 트렌치들(515) 각각은, 논의 목적들을 위해 플라즈마 에칭 프로세스 동안 본원에서 시간(T1)으로 지칭되는 이 시점에서 동일한 깊이를 갖는다. 일부 실시예들에서, 플라즈마 에칭 프로세스는 상기에서 설명되는 방식으로 동작한다.
[0073] 도 6c는, 논의의 목적들을 위해 본원에서 시간(T2)으로 지칭되는, 플라즈마 에칭 프로세스의 완료시의 기판(500)을 예시한다. 플라즈마 에칭 프로세스는, 패턴화된 마스크 층(505)에 의해 경계가 정해진 트렌치들(515) 내의 유전체 재료(510) 안으로 계속해서 에칭한다. 전도성 층(520)의 조성 및 에칭 프로세스를 수행하기 위한 플라즈마 화학 물질의 특정한 조성에 대한 필요성 때문에, 전도성 층(520)은 (도 6c에서 예시되는 바와 같이) 시간(T1)에서 전도성 층(520)이 먼저 노출된 이후 플라즈마 에칭 프로세스가 계속되는 동안 어떤 바람직하지 않은 에칭을 경험할 것이다. 전도성 층(520) 안으로의 에칭의 레이트는 유전체 재료(510) 안으로의 에칭의 레이트보다 훨씬 더 작다. 따라서, 플라즈마 에칭 프로세스는, 플라즈마(530)가 기판(500)의 베이스 층(525) 또는 다층 스택(501) 내의 하나 이상의 전도성 층들(520)에 도달할 때까지 유전체 재료(510)에서 트렌치들을 형성하도록 유전체 재료(510) 안으로 에칭한다. 플라즈마(530)가 기판(500)의 베이스 층(525) 또는 하나 이상의 전도성 층들(520)에 도달하는 경우, 에칭의 레이트는 감소하고, 한편, 유전체 재료(510)를 통한 에칭의 레이트는 기판(500)의 베이스 층(525) 또는 다른 전도성 층이 도달될 때까지 동일하게 유지된다.
[0074] 상기에서 언급되는 바와 같이, 플라즈마 에칭 프로세스는, 플라즈마(530)가 하나 이상의 전도성 층들(520)에 도달할 때까지 유전체 재료(510)에서 트렌치들을 형성하도록 유전체 재료(510) 안으로 에칭한다. 플라즈마 에칭 프로세스 동안 바람직한 건식 에칭 화학 물질의 사용에 기인하여, 플라즈마(530)가 유전체 재료(510)를 통해 에칭하고 전도성 층(520)에 도달하는 경우, 에칭의 레이트는 전도성 층(520) 내의 재료들 대 유전체 재료(510)에 대한 에칭 화학 물질 조성의 선택도에 기인하여 감소되거나 또는 억제된다. 하기에서 추가로 논의되는 바와 같이, 건식 에칭 화학 물질, 또는 프로세스 가스는 플루오로카본 함유 가스(예를 들면, CxFy) 및 추가적인 비 플루오로카본 함유 프로세스 가스(non-fluorocarbon-containing process gas)를 포함할 수 있다. 전도성 층(520)의 표면에서 형성되는 계면은 에칭된 피처의 저부에서 발견되는 전도성 층 재료에 대한 건식 에칭 화학 물질의 노출에 의해 형성되는 폴리머 재료로 구성될 수 있다. 예를 들면, 하나 이상의 전도성 층들(520)이 텅스텐(W)으로부터 제조되는 경우, 플라즈마 에칭 프로세스는 텅스텐 재료의 표면 상에 폴리머 재료를 형성하고, 따라서, 그 밖의 노출된 표면을 보호한다. 몇몇 예들에서, 형성되는 계면은 플라즈마 라디칼 에칭에 대한 더 나은 보호를 위해 하나 이상의 전도성 층들(520)의 표면 상에 증착되는 플루오로카본 기반의 폴리머이다. 계면은 건식 에칭 플라즈마 프로세스가 진행됨에 따라 기판 내에서 상이한 깊이들로 배치되는 하나 이상의 전도성 층들(520) 각각 상에서 형성될 수 있다. 하나 이상의 전도성 층들 상에서의 하나 이상의 계면들의 형성은 에칭 선택도에 도움이 된다. 즉, 플라즈마 에칭 프로세스는 유전체 재료(510)를 선택적으로 에칭하는 것을 수반하고 하나 이상의 전도성 층들(520)의 에칭된 표면 상에 계면을 형성하는 것에 의해 하나 이상의 전도성 층들(520) 안으로의 에칭을 방지한다. 몇몇 예들에서, 하나 이상의 전도성 층들(520) 상에서의 계면(들)의 형성은 기판의 에칭 선택도를 용이하게 하고, 그 결과, 플라즈마(530)는 (도 7에서 예시되는 바와 같이) 기판(500)의 유전체 재료(510) 안으로 선택적으로 에칭하고, 그리고 하나 이상의 전도성 층들(520) 또는 다른 기저의 재료들 층들 안으로는 선택적으로 에칭하지 않는다.
[0075] 도 7은, 하나의 예에 따른, 플라즈마 에칭 프로세스의 향상된 에칭 선택도를 예시한다. PV 파형의 ESC 재충전 위상(예를 들면, PV 펄스(도 4d) 내의 포지티브 점프의 일부) 동안, 플라즈마(530)의 외장 두께는 감소되고 기판(500)은 플라즈마 라디칼들 에칭, 또는 더욱 등방성인 경향이 있는 라디칼들 대 이온들에 의해 주로 야기되는 에칭을 겪을 것이다. 플라즈마 라디칼 에칭 동안, 플루오로카본 라디칼들은 기판(500)의 트렌치들(515) 안으로 증착되고, 따라서 플라즈마 라디칼들은 유리하게 하나 이상의 전도성 층들(520)의 표면 상에서 폴리머 증착을 형성하기 위해 사용된다. 일단 ESC 재충전 위상이 종료되면, 플라즈마(530)의 외장이 형성되고 이온 전류 위상(도 4d) 동안, 기판(500)은 플라즈마 이온 에칭, 또는 더욱 이방성인 경향이 있는 이온들 대 라디칼들에 의해 주로 야기되는 에칭을 겪는다.
[0076] 도 8은, 하나의 실시예에 따른, 플라즈마 에칭 프로세스 동안 외장 두께의 그래프를 예시하는 곡선(801)을 포함한다. 외장 두께는, 도 4d에서 예시되는 PV 파형(401)이 시간의 함수로서 변하기 때문에 변한다. 구체적으로, ESC 재충전 위상(450) 동안, 외장 두께는 감소되고 기판은 플라즈마 라디칼 에칭, 또는 더욱 등방성인 경향이 있는 라디칼들 대 이온들에 의해 주로 야기되는 에칭을 겪을 수 있다. 일단 ESC 재충전 위상(450)이 종료되면, 외장은 외장 형성 위상(451) 동안 형성되고, 이온 전류 위상(452) 동안 기판은 플라즈마 이온 에칭, 또는 더욱 이방성인 경향이 있는 이온들 대 라디칼들에 의해 주로 야기되는 에칭을 겪는다. 이온 전류 위상(452) 동안, 외장의 두께는 이온 전류 위상(452) 동안 웨이퍼 전압의 증가와 일치하여 감소될 수 있다.
[0077] 도 9는, 본 개시내용의 특정한 실시예들에 따른, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하기 위한 예시적인 동작들(900)을 예시하는 흐름도이다. 동작들(900)은, 예를 들면, 플라즈마 프로세싱 챔버(예를 들면, 예컨대 도 1의 플라즈마 프로세싱 챔버(100))에서 수행될 수 있다.
[0078] 동작들(900)은, 동작(905)에서, 패턴화된 마스크 층 및 그 상에서 형성된 제1 유전체 재료를 포함하는 기판을, 플라즈마 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 지지 어셈블리의 기판 지지 표면 상에 배치하는 것에 의해 시작될 수 있다. 동작(905)은, 임의의 순서로 수행될 수 있는, 그러나, 동작(905)이 수행되는 대부분의 시간 동안 일반적으로 동시에 수행될 동작들(910-920)에서 수행되는 동작들을 일반적으로 포함한다.
[0079] 동작(910)에서, 플라즈마 에칭 프로세스는 플라즈마 프로세싱 챔버의 프로세싱 구역 안으로 건식 에칭 화학 물질을 전달하는 것을 수반한다. 건식 에칭 화학 물질은 제1 플루오로카본 함유 가스(예를 들면, C4F6, C3F6, 등과 같은 CxFy) 및 제1 프로세스 가스를 포함할 수 있다. 건식 에칭 화학 물질을 플라즈마 프로세싱 챔버의 프로세싱 구역 안으로 전달하는 것은, 제1 유량(flow rate)의 N2 가스, 제2 유량의 크립톤(Kr) 가스, 제3 유량의 C4F6 가스, 제4 유량의 C3F6 가스, 및 제5 유량의 O2 가스를 포함하는, 그러나 이들로 제한되지는 않는 것들로부터 선택되는 두 개 이상의 가스들을 전달하는 것을 수반한다. 플라즈마 에칭 프로세스는 챔버 압력, 기판 지지 온도, 지붕 온도들, 및 지지 헬륨(He) 압력을 제어하는 것을 또한 포함할 것이다. N2의 제1 유량은 5sccm 내지 1000sccm 사이의 범위에 이를 수 있다. Kr의 제2 유량은 5sccm 내지 1000sccm 사이의 범위에 이를 수 있다. C4F6의 제3 유량은 5sccm 내지 1000sccm 사이의 범위에 이를 수 있다. C3F6의 제4 유량은 5sccm 내지 1000sccm 사이의 범위에 이를 수 있다. O2의 제5 유량은 5sccm 내지 1000sccm 사이의 범위에 이를 수 있다. 플라즈마 에칭 프로세스는 1mTorr 내지 500mTorr 사이의 범위 내에서 챔버 압력을 제어하는 것을 또한 포함할 것이다. 플라즈마 에칭 프로세스는 -80 내지 500℃ 사이의 범위 내에서 기판 지지체 온도를 제어하는 것을 또한 포함할 것이다. 플라즈마 에칭 프로세스는 10℃ 내지 500℃ 사이의 범위 내에서 지붕 온도를 제어하는 것을 또한 포함할 것이다. 플라즈마 에칭 프로세스는 0-100 Torr 사이의 범위 내에서 He 압력을 제어하는 것을 또한 포함할 수 있다. 하나의 예에서, 플라즈마 에칭 프로세스는, 약 1mTorr와 40mTorr 사이의 챔버 압력에서 약 4의 C4F6 가스 유량 대 C3F6 가스 유량 비율, 약 2의 C4F6 가스 유량 대 O2 가스 유량 비율, 약 1.1의 C4F6 가스 유량 대 N2 가스 유량 비율, 및 약 0.7의 C4F6 가스 유량 대 Kr 가스 유량 비율을 생성하는 것에 의해 형성되는 조성을 갖는 프로세스 가스를 전달하는 것을 포함한다.
[0080] 동작(915)에서, 플라즈마 에칭 프로세스는 프로세싱 구역에서 플라즈마를 형성하기 위해, 무선 주파수 생성기의 사용에 의해, 플라즈마 프로세싱 챔버 내에 배치된 제1 전극에 무선 주파수 신호를 전달하는 것을 수반한다. 플라즈마를 형성하기 위해 플라즈마 프로세싱 챔버 내에 배치된 제1 전극에 무선 주파수 신호를 전달하는 것은 다음의 것을 포함하는, 그러나 이들로 제한되지는 않는 파라미터들을 수반한다: 소스 전력 및 주파수. RF 소스 전력은 > 400kHz, 예컨대 2MHz 또는 13.56MHz, 또는 40MHz, 또는 60MHz의 주파수에서 500W 내지 5000W 사이의 범위에 이를 수 있다.
[0081] 동작(920)에서, 플라즈마 에칭 프로세스는, 제1 펄스식 전압 파형 생성기의 사용에 의해, 기판 지지 어셈블리 내의 바이어싱 전극에서 제1 펄스식 전압 파형을 설정하는 것을 수반한다. 제1 펄스식 전압 파형은 일련의 반복하는 펄스식 파형 사이클들을 수반할 수 있다. 각각의 펄스식 파형 사이클은 제1 시간 간격(도 8의 810) 동안 발생하는 제1 부분 및 제2 시간 간격(도 8의 811) 동안 발생하는 제2 부분을 포함하고, 제2 시간 간격은 제1 시간 간격보다 더 크다. 각각의 펄스식 파형 사이클은 피크 대 피크 전압을 또한 포함한다. 제1 펄스식 전압 파형 생성기로부터 출력되는 펄스식 전압 파형은 제2 시간 간격의 적어도 일부 동안 실질적으로 일정하다. 각각의 펄스식 파형 사이클의 제1 시간 간격은 외장 붕괴 위상, ESC 재충전 위상, 및 외장 형성 위상을 포함할 수 있다. 각각의 펄스식 파형 사이클의 제2 시간 간격은 이온 전류 위상을 포함할 수 있다. 몇몇 예들에서, 플라즈마 에칭 프로세스는 제1 시간 간격 동안 플라즈마 라디칼 에칭을 그리고 제2 시간 간격 동안 플라즈마 이온 에칭을 수반한다. 플라즈마는 각각의 펄스식 파형의 제2 시간 간격 동안 플라즈마 이온 에칭을 통해 유전체 재료를 관통하여 에칭하고, 플라즈마는 각각의 펄스식 파형의 제1 시간 간격 동안 플라즈마 라디칼 에칭을 통해 하나 이상의 전도성 층들 안으로 에칭한다.
[0082] 플라즈마 프로세싱 챔버 내에 배치된 바이어싱 전극(104)으로 펄스식 전압 파형을 전달하는 것은, 다음의 것을 포함하는, 그러나 이들로 제한되지는 않는 파라미터들을 갖는 펄스식 전압 파형을 전달하는 것을 수반한다: PVT 바이어스 전력, 듀티 사이클, 펄스 주파수, 피크 대 피크 전압 및 흐름 비율 제어(flow ratio control; FRC). 바이어스 전력은 500W 내지 500,000W 사이의 범위에 이를 수 있다. 듀티 사이클은 포지티브 펄스 파형들(431)의 생성 동안 포지티브 출력 전압을 제공하도록 구성되는 PV 파형 생성기(150)의 경우 0 내지 100% 사이, 예컨대 약 1% 내지 99%, 또는 심지어 5% 내지 20%의 범위에 이를 수 있거나, 또는 듀티 사이클은 네거티브 펄스 파형들(401)의 생성 동안 네거티브 출력 전압을 제공하도록 구성되는 PV 파형 생성기(150)의 경우 50%와 98% 사이의 범위에 이를 수 있다. 펄스 주파수는 1 내지 1000kHz 사이, 예컨대 약 10kHz와 약 500kHz 사이, 또는 약 50kHz와 약 400kHz 사이, 또는 심지어 약 50kHz와 약 200kHz 사이의 범위에 이를 수 있다. FRC는 모든 FRC 채널에 대해 0 내지 100% 사이의 범위에 이를 수 있다. 일련의 PV 파형들 내에서, PV 파형 생성기(150)에 의해 생성되는 PV 파형들 각각의 피크 대 피크 전압은 0.5kV와 20kV 사이, 예컨대 약 2kV와 20kV 사이, 또는 약 5kV와 9kV 사이, 또는 약 5kV와 8kV 사이에 있다. 더 높은 피크 대 피크 전압들은 피처 에칭 레이트를 증가시키고, 그리고 또한, 놀랍게도, 동작(910)에서 설명되는 건식 에칭 화학 물질들 및 본원에서, 예컨대 동작들(915 및 920)에서 개시되는 다른 프로세싱 파라미터들을 사용하여 텅스텐을 에칭하는 것에 대한 선택도를 향상시킨다는 것이 밝혀졌다.
[0083] 동작들(900)은 요구되는 시간의 기간 동안, 또는 요구되는 엔드포인트가 플라즈마 프로세싱 챔버 내에서 감지될 때까지 완료될 수 있고, 그 결과, 에칭 프로세스, 예컨대 도 5 내지 도 6c와 관련하여 상기에서 논의되는 프로세스(들)가 다층 스택의 하나 이상의 층들을 통해 수행될 수 있다. 일부 실시예들에서, 컨트롤러(126) 내의 소프트웨어 알고리즘들 중 하나 이상은 동작(900) 내에서 수행되는 프로세스들을 모니터링, 제어 및/또는 구현하기 위해 사용된다.
[0084] 전술한 내용이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들은 본 개시내용의 기본 범위로부터 벗어나지 않으면서 고안될 수 있고, 그 범위는 후속하는 청구항들에 의해 결정된다.

Claims (20)

  1. 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법으로서,
    상기 플라즈마 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 지지 어셈블리의 기판 지지 표면 상에 배치되는 기판 상에 형성된 제1 유전체 재료를 에칭하는 단계를 포함하고,
    상기 제1 유전체 재료를 에칭하는 단계는:
    프로세스 가스를 상기 플라즈마 프로세싱 챔버의 프로세싱 구역으로 전달하는 단계 ― 상기 프로세스 가스는 제1 플루오로카본 함유 가스 및 제1 프로세스 가스를 포함함 ―;
    상기 프로세싱 구역에서 플라즈마를 형성하기 위해, 무선 주파수 생성기의 사용에 의해, 상기 플라즈마 프로세싱 챔버 내에 배치된 제1 전극에 무선 주파수 신호를 전달하는 단계; 및
    제1 펄스식 전압 파형 생성기의 사용에 의해, 상기 기판 지지 어셈블리 내에 배치된 바이어싱 전극에서 제1 펄스식 전압 파형을 설정하는 단계를 포함하고,
    상기 제1 펄스식 전압 파형은 일련의 반복하는 펄스식 파형 사이클들을 포함하며,
    각각의 펄스식 파형 사이클은:
    제1 시간 간격 동안 발생하는 제1 부분 및 제2 시간 간격 동안 발생하는 제2 부분 ― 상기 제2 시간 간격은 상기 제1 시간 간격보다 더 큼 ―; 및
    피크 대 피크 전압을 포함하고; 그리고
    상기 펄스식 전압 파형은 상기 제2 시간 간격의 적어도 일부 동안 실질적으로 일정한, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  2. 제1 항에 있어서,
    상기 제1 시간 간격은 약 200ns 내지 약 400ns인, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  3. 제1 항에 있어서,
    상기 제1 시간 간격은 상기 일련의 반복하는 사이클들 중 한 사이클의 약 20% 미만인, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  4. 제3 항에 있어서,
    각각의 펄스식 파형 사이클 내의 펄스식 전압 파형은 약 5kV 내지 20kV인 피크 대 피크 전압을 갖는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  5. 제1 항에 있어서,
    상기 프로세스 가스는 제2 플루오로카본 함유 가스 및 제2 프로세스 가스를 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  6. 제1 항에 있어서,
    상기 제1 플루오로카본 함유 가스는 C4F6 또는 C3F6 중 적어도 하나를 포함하고, 상기 제1 프로세스 가스는 N2, Kr 및 O2 중 적어도 하나를 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  7. 제1 항에 있어서,
    하나 이상의 전도성 층들을 포함하는 상기 기판 상에 마스크를 배치하는 단계;
    상기 마스크 및 상기 하나 이상의 전도성 층들을 갖는 상기 기판을 상기 플라즈마 프로세싱 챔버 내에 제공하는 단계; 및
    복수의 파라미터들에 기초하여 상기 제1 유전체 재료를 에칭하는 단계를 더 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  8. 제7 항에 있어서,
    상기 하나 이상의 전도성 층들은 텅스텐, 백금, 티타늄, 루테늄 및 실리콘 중 적어도 하나를 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  9. 제7 항에 있어서,
    상기 하나 이상의 전도성 층들은 몰리브덴, 코발트 및 하프늄 중 적어도 하나를 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  10. 제7 항에 있어서,
    상기 제1 유전체 재료를 에칭하는 단계는:
    상기 제1 유전체 재료를 관통하여 제1 트렌치를 에칭하는 단계 ― 상기 제1 트렌치는 상기 하나 이상의 전도성 층들 중 제1 전도성 층까지 연장됨 ―; 및
    상기 제1 트렌치의 깊이를 지나 상기 제1 유전체 재료를 관통하여 제2 트렌치를 에칭하는 단계를 포함하며,
    상기 제2 트렌치는 상기 하나 이상의 전도성 층들 중 제2 전도성 층까지 연장되는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  11. 제10 항에 있어서,
    상기 제1 유전체 재료를 에칭하는 단계는:
    제3 트렌치가 상기 기판의 베이스 층에 도달할 때까지 상기 제2 트렌치의 깊이를 지나 상기 제1 유전체 재료를 관통하여 상기 제3 트렌치를 에칭하는 단계를 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  12. 제10 항에 있어서,
    상기 제1 트렌치는 상기 제1 전도성 층을 관통하지 않고, 상기 제2 트렌치는 상기 제2 전도성 층을 관통하지 않는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  13. 제10 항에 있어서,
    상기 유전체를 관통하여 상기 제1 트렌치를 에칭하는 단계는 상기 제1 트렌치의 깊이와 매칭하는 깊이까지 상기 제2 트렌치를 에칭하는 단계를 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  14. 제1 항에 있어서,
    상기 제1 유전체 재료를 에칭하는 단계는 상기 제1 유전체 재료를 관통하여 하나 이상의 트렌치들을 에칭하는 단계를 포함하고,
    상기 하나 이상의 트렌치들 각각의 깊이는 상이하고 상기 하나 이상의 트렌치들 각각은 상기 하나 이상의 전도성 층들 중 상이한 전도성 층과 접촉하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  15. 제14 항에 있어서,
    상기 하나 이상의 트렌치들 각각은 상기 하나 이상의 전도성 층들 중 어떤 것도 관통하지 않는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  16. 제14 항에 있어서,
    상기 제1 유전체 재료를 에칭하는 단계는 하나 이상의 트렌치들과 상기 하나 이상의 전도성 층들 중 한 전도성 층 사이에 계면을 형성하는 단계를 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  17. 제16 항에 있어서,
    상기 하나 이상의 전도성 층들 각각의 단부들은 계단(staircase)을 형성하도록 서로로부터 변위되는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  18. 제1 항에 있어서,
    상기 프로세스 가스를 상기 플라즈마 프로세싱 챔버의 프로세싱 구역으로 전달하는 단계는 1mTorr 내지 500mTorr의 챔버 압력을 형성하고,
    상기 프로세스 가스를 전달하는 단계는 상기 제1 플루오로카본 함유 가스를 제1 유량으로 그리고 상기 제1 프로세스 가스를 제2 유량으로 흐르게 하는 단계를 포함하고; 그리고
    상기 배치된 바이어싱 전극에서 설정되는 펄스식 전압 파형은 1% 내지 99%의 듀티 사이클을 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  19. 제18 항에 있어서,
    상기 제1 플루오로카본 함유 가스는 C4F6 또는 C3F6 중 적어도 하나를 포함하고, 상기 제1 프로세스 가스는 N2, Kr 및 O2 중 적어도 하나를 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
  20. 제19 항에 있어서,
    상기 일련의 반복하는 펄스식 파형 사이클들은 약 300kHz 내지 500kHz의 펄스 주파수에서 제공되고, 그리고
    상기 제1 유전체를 에칭하는 단계는 상기 기판 지지 표면의 온도를 -80℃ 내지 500℃의 범위 내에 유지하는 단계를 더 포함하는, 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법.
KR1020237002379A 2021-04-16 2022-03-18 펄스식 플라즈마를 사용하여 에칭 선택도를 향상시키는 방법 KR20230026484A (ko)

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