KR20130088850A - 비아 퍼스트 또는 비아 미들 구조물과 접속된 후면 컨택을 갖는 마이크로전자 요소 - Google Patents

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벨가셈 하바
일야스 모하메드
크레이그 미셀
피유시 사발리아
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테세라, 인코포레이티드
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Abstract

마이크로전자 유닛은 예컨대 집적회로칩과 같은 마이크로전자 요소를 포함하며, 이 마이크로전자 요소는 단결정 형태의 반도체 영역을 갖는다. 반도체 영역은, 제1 방향으로 연장하는 전면, 전면에 인접한 능동 회로 요소, 전면으로부터 원격으로 위치되는 후면, 및 후면 쪽으로 연장하는 도전성 비아를 갖는다. 도전성 비아는 무기 유전체층에 의해 반도체 영역과 절연될 수 있다. 개구부는 부분적으로 반도체 영역의 두께를 통해 후면으로부터 연장할 수 있으며, 개구부와 도전성 비아가 제1 방향에서의 각각의 폭을 갖는다. 개구부의 폭은 개구부가 도전성 비아를 만나는 곳에서의 도전성 비아의 폭보다 크게 될 수 있다. 후면 컨택은 도전성 비아에 전기 접속될 수 있고, 외부 회로 요소와의 전기 접속을 위해 후면에서 노출될 수 있다.

Description

비아 퍼스트 또는 비아 미들 구조물과 접속된 후면 컨택을 갖는 마이크로전자 요소{MICROELECTRONIC ELEMENTS WITH REAR CONTACTS CONNECTED WITH VIA FIRST OR VIA MIDDLE STRUCTURES}
관련 출원의 상호 참조
본 출원은 2010년 7월 23일자로 출원된 미국 특허 출원 번호 12/842,651호의 이점을 주장하며, 이 특허 출원의 개시 내용은 원용에 의해 본 명세서에 통합되어 있다.
발명의 분야
본 발명의 요지는 마이크로전자 장치의 패키징에 관한 것으로, 보다 구체적으로는 반도체 장치의 패키징에 관한 것이다.
마이크로전자 장치는 일반적으로 흔히 다이 또는 반도체칩으로 지칭되는 규소 또는 갈륨 아세나이드와 같은 반도체 재료의 얇은 슬랩(slab)을 포함한다. 반도체칩은 흔히 개별적인 패키징 유닛으로서 제공된다. 일부 유닛 설계에서, 반도체칩은 기판 또는 칩 캐리어에 실장되며, 이 기판 또는 캐리어칩이 인쇄 회로 기판과 같은 회로 패널 상에 실장된다.
반도체칩의 제1 면(예컨대, 전면)에는 능동 회로가 제조된다. 능동 회로에 대한 전기 접속을 용이하게 하기 위해, 반도체칩에는 동일한 면 상에 본드 패드가 제공된다. 본드 패드는 통상적으로 다이의 가장자리 주위에 규칙적인 어레이로 배치되거나, 또는 다수의 메모리 장치에 대해서는 다이 중앙에 규칙적인 어레이로 배치된다. 본드 패드는 일반적으로 대략 0.5 미크론(㎛) 두께의 구리 또는 알루미늄과 같은 도전성 금속으로 구성된다. 본드 패드는 하나의 금속층 또는 복수의 금속층을 포함할 수 있다. 본드 패드의 크기는 장치 유형에 따라 변화될 수 있지만 통상적으로 한쪽 측면이 수십 내지 수백 미크론의 치수가 될 것이다.
본드 패드가 위에 배치되어 있는 반도체칩의 전면과 전면 반대쪽의 반도체칩의 후면 간의 전기 접속을 제공하기 위해 관통-규소 비아(TSV : through-silicon via)가 제공될 수 있다. 종래의 TSV 구멍은 능동 회로를 포함하기 위해 이용될 수 있는 제1 면의 부분을 감소시킬 수 있다. 능동 회로를 위해 이용될 수 있는 제1 면 상의 이용 가능한 공간의 이러한 감소는 각각의 반도체칩을 생산하기 위해 요구되는 규소의 양을 증가시킬 수도 있으며, 이에 의해 각각의 반도체칩의 비용을 증가시킬 가능성이 있다.
크기는 반도체칩의 어떠한 물리적 배열에서는 중요한 고려 요소가 된다. 반도체칩의 더욱 소형의 물리적 배열에 대한 요구는 휴대용 전자 장치의 급속한 발전으로 더욱 커지고 있다. 단지 일례로서, "스마트폰"으로 흔히 지칭되는 장치는, 셀룰러 방식의 전화기의 기능에, 강력한 데이터 프로세서와, 메모리와, GPS 수신기, 전자 카메라, 및 근거리 통신망 접속 등의 보조 디바이스와, 고해상도 디스플레이 및 관련 이미지 처리 칩을 통합하고 있다. 이러한 장치는 완전한 인터넷 접속성, 풀해상도(full-resolution) 비디오를 포함한 엔터테인먼트, 내비게이션, 전자 뱅킹 등과 그 이상의 성능을 모두 포켓 크기 장치에 제공할 수 있다. 복잡한 휴대용 장치는 다수의 칩을 작은 공간에 패킹하는 것을 요구한다. 더욱이, 일부의 칩들은 흔히 "I/O"로 지칭되는 다수의 입력 및 출력 접속부를 갖는다. 이들 I/O는 다른 칩의 I/O와 상호접속되어야 한다. 상호접속은 신호 전파 지연을 최소화하기 위해 짧은 길이로 이루어져야 하고 낮은 임피던스를 가져야 한다. 상호접속을 형성하는 부품은 어셈블리의 크기를 크게 증가시키지 않아야 한다. 예컨대 인터넷 검색 엔진에서 이용되는 것과 같은 데이터 서버에서와 같은 다른 어플리케이션에서도 유사한 요구가 발생한다. 예컨대, 복잡한 칩들 간에 다수의 짧고 낮은 임피던스 상호접속을 제공하는 구조는 검색 엔진의 대역폭을 증가시키고, 그 전력 소비를 감소시킬 수 있다.
반도체 비아 형성 및 상호접속에서 이루어진 진전에도 불구하고, 전방 칩 표면과 후방 칩 표면 간에 접속을 구성하기 위한 공정을 향상시키는 것과 이러한 공정으로 발생할 수 있는 구조물에 대하여 추가의 개량이 요구되고 있다.
마이크로전자 유닛은, 단결정 형태의 반도체 영역을 갖는, 예컨대 집적회로칩과 같은 마이크로전자 요소(microelectronic element)를 포함한다. 반도체 영역은, 제1 방향으로 연장하는 전면, 상기 전면에 인접하는 능동 회로 요소, 상기 전면으로부터 원격으로 위치되는 후면, 및 상기 후면 쪽으로 연장하는 도전성 비아(via)를 갖는다. 도전성 비아는 무기 유전체층에 의해 상기 반도체 영역과 절연될 수 있다. 개구부가 부분적으로 상기 반도체 영역의 두께를 통해 상기 후면으로부터 연장할 수 있으며, 상기 개구부와 상기 도전성 비아가 상기 제1 방향에서의 각각의 폭을 갖는다. 상기 개구부의 폭은 상기 개구부와 상기 도전성 비아가 만나는 곳에서의 상기 도전성 비아의 폭보다 크게 될 수 있다. 후면 컨택이 상기 도전성 비아에 전기 접속되고, 또 다른 유사한 마이크로전자 유닛, 마이크론전자 패키지, 또는 회로 패널과 같은 외부 회로 요소와의 전기 접속을 위해 상기 후면에서 노출될 수 있다.
일실시예에서, 상기 개구부 내에 중합성 유전체가 제공될 수 있으며, 도전성 상호접속부(conductive interconnect)가 상기 후면 컨택 및 상기 도전성 비아와 전기 접속되고, 적어도 상기 개구부 내에서 연장하며, 상기 중합성 유전체가 상기 도전성 상호접속부를 상기 반도체 영역과 분리시킨다. 특정한 실시예에서, 상기 도전성 상호접속부는 상기 개구부의 윤곽과 일치한다(conform).
일실시예에서, 상기 도전성 상호접속부가 상기 도전성 비아와 상기 후면 컨택 사이에서 제1 방향으로 연장하며, 상기 제1 방향이 적어도 실질적으로는 수직이며, 여기서 수직은 상기 전면과 상기 후면 사이의 상기 마이크로전자 요소의 두께의 방향이다. 일실시예에서, 상기 중합성 유전체는 상기 제1 방향으로 연장하는 애퍼처를 포함할 수 있다. 상기 애퍼처에 인접한 상기 개구부의 표면은 상기 전면을 향하여 제2 방향으로 연장할 수 있으며, 상기 제2 방향이 상기 제1 방향에 대하여 예각으로 연장할 수 있다.
특정한 실시예에서, 상기 도전성 비아는 금속을 포함할 수 있으며, 상기 금속은 텅스텐, 구리, 니켈, 티타늄 또는 알루미늄 중의 하나 이상일 수 있다. 일실시예에서, 상기 도전성 비아의 적어도 일부분은 다결정성 반도체를 포함한다. 특정한 실시예에서, 상기 도전성 비아의 폭은 10 미크론보다 크지 않다.
전면 컨택은 상기 마이크로전자 요소의 상기 전면에서 노출되어 상기 마이크로전자 요소를 외부 회로 요소와 전기적으로 상호접속시킬 수 있다. 상기 전면은 상기 제1 방향을 가로지르는 제2 방향으로 연장할 수 있으며, 상기 도전성 비아는 상기 전면 컨택과 전기 접속될 수 있다. 일실시예에서, 상기 도전성 비아의 적어도 하나의 가장자리(edge)가 상기 제1 방향 또는 상기 제2 방향 중의 하나 이상의 방향에서 상기 전면 컨택의 가장자리를 지나 위치될 수 있다.
상기 마이크로전자 요소의 상기 개구부는, 상기 후면으로부터 연장하고 상기 제1 방향에서의 제1 폭을 갖는 제1 개구부와, 상기 제1 개구부로부터 상기 전면 쪽으로 연장하는 제2 개구부를 포함할 수 있다. 상기 제2 개구부는 상기 제1 개구부와 상기 제2 개구부가 만나는 곳에서 상기 제1 폭보다 작은 제2 폭을 가질 수 있다. 상기 도전성 비아는 상기 제2 개구부 내에서 노출될 수 있으며, 상기 후면 컨택은 상기 제1 개구부 및 상기 제2 개구부를 통해 상기 도전성 비아와 전기 접속될 수 있다.
일실시예에서, 상기 제2 폭은 상기 도전성 비아의 폭보다 크게 될 수 있다. 상기 제2 개구부는 상기 전면을 향하는 방향으로 더 작아지게 되도록 테이퍼(taper)될 수 있다. 상기 제1 개구부는 상기 제2 개구부를 향하는 방향으로 더 작아지게 되도록 테이퍼될 수 있다.
일실시예에서, 복수의 도전성 비아가 상기 개구부 내에서 노출될 수 있으며, 복수의 후면 컨택이 상기 개구부를 통해 상기 도전성 비아와 전기 접속된다.
상기 마이크로전자 요소는, 상기 도전성 비아와 전기 접속되고, 상기 개구부의 하나 이상의 표면을 따라 상기 후면 컨택 쪽으로 연장하는 복수의 도전성 트레이스를 더 포함할 수 있다.
일실시예에서, 상기 복수의 후면 컨택은 상기 반도체 영역에서 상기 개구부 위에 위치하며, 상기 마이크로전자 요소는 상기 도전성 비아에서부터 상기 후면 컨택까지 연장하는 복수의 도전성 상호접속부를 더 포함할 수 있다.
특정한 실시예에서, 수직 방향은 상기 전면과 상기 후면 사이의 상기 마이크로전자 요소의 두께 방향이며, 상기 도전성 상호접속부는 상기 도전성 비아와 상기 후면 컨택 사이에서 수직 방향으로 연장할 수 있다.
특정한 실시예에서, 하나 이상의 기타 전자 부품이 전술한 실시예 중의 하나 이상에서 설명된 바와 같은 마이크로전자 유닛에 전기 접속될 수 있다.
시스템은 구조물 및 상기 기타 전자 부품이 탑재되는 하우징을 더 포함할 수 있다.
본 발명의 실시예에 따라 마이크로전자 유닛을 제조하는 방법이 제공된다. 이러한 실시예에서, 마이크로전자 요소는 전면 및 상기 전면으로부터 원격으로 위치된 후면을 갖는 단결정 형태의 반도체 영역을 포함할 수 있다. 능동 회로 요소가 상기 전면에 인접하게 배치되리 수 있으며, 희생 재료를 포함하는 영역이 상기 후면 쪽으로 연장할 수 있다. 이 방법은, 상기 후면으로부터 연장하고 상기 영역을 노출시키는 개구부를 통해 가해지는 처리에 의해 상기 희생 재료의 적어도 일부분을 제거하는 단계를 포함할 수 있다. 상기 희생 재료는 예컨대 다결정성 반도체 또는 텅스텐을 포함할 수 있다.
상기 방법은, 제거된 상기 희생 재료를 적어도 부분적으로 대체하는 도전성 영역을 형성하는 단계를 포함할 수 있다. 일실시예에서, 상기 방법은, 상기 도전성 영역에 전기 접속되고, 회로 요소와의 전기 접속을 위해 상기 후면에서 노출되는 후면 컨택을 형성하는 단계를 포함할 수 있다.
일실시예에서, 상기 개구부를 형성하는 단계는, 상기 후면으로부터 상기 전면 쪽으로 연장하는 제1 개구부를 형성하는 단계를 포함할 수 있다. 제1 층이 상기 제1 개구부 내에 형성될 수 있다. 그 후, 및 상기 제1 개구부로부터 상기 전면 쪽으로 연장하는 제2 개구부를 형성하기 위해 상기 제1 층에 있는 개구부를 통해 상기 반도체 영역의 재료가 제거될 수 있다.
일실시예에서, 상기 제1 층을 형성하는 단계는, 적어도 상기 제1 개구부의 내부 표면 상에 중합체를 전기화학적으로 침적시킴으로써 상기 제1 개구부를 라이닝(lining)하는 유전체층을 형성하는 단계를 포함할 수 있다.
일례에서, 상기 제1 층에서의 개구부의 규모 및 위치를 규정하기 위해 포토리소그래피가 이용될 수 있다. 특정한 경우에, 상기 제1 층에서의 개구부의 규모 및 위치를 규정하기 위해 레이저가 이용될 수 있다.
상기 방법은, 상기 제1 층을 제거하는 단계, 상기 제1 개구부 및 상기 제2 개구부의 내부 표면 상에 유전체층을 형성하는 단계를 더 포함할 수 있다. 그 후, 상기 후면 컨택을 포함하는 도전성 구조물이 형성될 수 있으며, 상기 도전성 구조물이 상기 유전체층에 의해 상기 반도체 영역과 절연된다.
특정한 실시예에서, 상기 제거하는 단계는, 상기 제1 개구부 및 상기 제2 개구부를 통해 가해지는 처리에 의해 상기 희생 재료의 적어도 일부분을 제거한다. 상기 마이크로전자 요소는 상기 희생 재료의 영역을 상기 반도체 영역과 분리시키는 유전체 영역을 더 포함할 수 있다. 상기 희생 재료는 다결정성 반도체를 포함할 수 있다. 상기 제거하는 단계는 상기 다결정성 반도체의 적어도 일부분을 제거할 수 있으며, 상기 도전성 컨택을 형성하는 단계는, 적어도 상기 개구부 내에 도전성 비아로부터 멀어지도록 연장하는 도전성 상호접속부를 형성하는 단계를 포함할 수 있다. 상기 후면 컨택이 상기 도전성 상호접속부와 전기 접속될 수 있다.
특정한 실시예에서, 상기 유전체 영역은 무기 유전체 재료를 포함할 수 있으며, 상기 유전체층을 형성하는 단계는, 상기 개구부의 적어도 내부 표면 상에 중합체 재료를 침적하는 단계를 포함할 수 있다. 상기 제거하는 단계는, 다결정성 반도체 재료를 유전체 영역에 대하여 선택적으로 제거할 수 있다.
특정한 실시예에서, 상기 중합체 재료는 전기화학적으로 침적될 수 있다.
특정한 실시예에서, 상기 후면 컨택을 형성하는 단계는, 상기 제2 개구부의 적어도 내부 표면 상에 유전체층을 형성하는 단계와, 적어도 상기 제2 개구부를 도전성 재료로 채우는 단계를 포함할 수 있다.
일례에서, 상기 후면 컨택을 형성하는 단계는, 상기 제2 개구부 내에 제2 유전체층을 형성하는 단계와, 상기 제2 유전체층의 표면 상에 금속층을 침적시키는 단계를 포함하며, 상기 금속층이 적어도 상기 제2 개구부의 윤곽과 일치하게 된다.
본 발명의 일실시예에 따라, 마이크로전자 유닛을 제조하는 방법이 제공된다. 마이크로전자 요소는 단결정 형태의 반도체 영역을 포함할 수 있으며, 상기 반도체 영역이, 제1 방향으로 연장하는 전면, 상기 전면에 인접한 능동 회로 요소, 상기 전면에서 노출되는 있는 전면 도전성 컨택, 및 상기 전면으로부터 원격으로 위치된 후면을 갖는다. 금속을 포함하는 도전성 비아가 상기 후면 쪽으로 연장할 수 있다. 일례에서, 상기 도전성 비아는, 상기 전면 도전성 컨택의 가장자리를 지나 상기 전면의 방향으로 벗어나는 가장자리를 가질 수 있다.
상기 방법은, 상기 후면으로부터 연장하고 상기 도전성 비아를 노출시키는 개구부를 반도체 영역에 형성하는 단계를 포함할 수 있다. 상기 도전성 비아에 전기 접속되고, 회로 요소와의 전기 접속을 위해 상기 후면에서 노출되는 후면 컨택이 형성될 수 있다.
일실시예에서, 상기 개구부를 형성하는 단계는, 상기 후면으로부터 상기 전면 쪽으로 연장하는 제1 개구부를 형성하는 단계를 포함할 수 있다. 상기 개구부는 제1 층으로 라이닝될 수 있으며, 상기 반도체 영역의 재료가 상기 제1 층에 있는 개구부를 통해 제거될 수 있다. 이로써, 상기 제1 개구부로부터 상기 전면 쪽으로 연장하는 제2 개구부가 형성될 수 있다.
일례에서, 상기 후면 컨택을 형성하기 전에 유전체층을 형성하기 위해 상기 개구부의 적어도 내부 표면 상에 중합체 재료가 침적될 수 있다. 특정한 예에서, 상기 중합체 재료는 전기화학적으로 침적될 수 있다.
일실시예에서, 상기 제1 층을 형성하는 단계는, 적어도 상기 제1 개구부의 내부 표면 상에 중합체를 전기화학적으로 침적시킴으로써 상기 제1 개구부를 라이닝하는 유전체층을 형성하는 단계를 포함할 수 있다.
일례에서, 상기 제1 층에서의 개구부의 규모 및 위치를 규정하기 위해 포토리소그래피가 이용될 수 있다. 이와 달리, 상기 제1 층에서의 개구부의 규모 및 위치를 규정하기 위해 레이저가 이용될 수 있다.
일실시예에서는, 상기 제1 층을 제거하는 단계를 제공한다. 그 후, 상기 제1 개구부 및 상기 제2 개구부의 내부 표면 상에 유전체층이 형성될 수 있다. 상기 후면 컨택을 포함하는 도전성 구조물이 형성될 수 있으며, 상기 도전성 구조물이 상기 유전체층에 의해 상기 반도체 영역과 절연된다.
특정한 실시예에서, 상기 후면 컨택을 형성하는 단계는, 상기 제2 개구부의 적어도 내부 표면 상에 유전체층을 형성하는 단계를 포함할 수 있다. 제2 개구부 및 가능하게는 제1 개구부는 도전성 재료로 채워질 수 있다.
일실시예에서, 상기 후면 컨택을 형성하는 단계는, 상기 제2 개구부 내에 제2 유전체층을 형성하는 단계를 포함할 수 있다. 상기 제2 유전체층의 표면 상에 금속층이 침적될 수 있다. 특정한 실시예에서, 상기 금속층은 적어도 상기 제2 개구부의 윤곽과 일치하게 될 수 있거나, 또는 이와 달리 상기 금속층이 제2 개구부를 채우거나, 또는 개구부의 윤곽과 일치하지 않는 포스트 또는 기타 구조물로서 제공될 수 있다.
본 발명의 또 다른 특징은 본 발명의 전술한 특징에 따른 마이크로전자 구조물, 본 발명의 전술한 특징에 따른 복합 칩, 또는 이 둘 모두를 기타 전자 소자와 함께 통합하는 시스템을 제공한다. 예컨대, 시스템은 휴대용 하우징일 수도 있는 단일 하우징에 배치될 수 있다. 본 발명의 이 특징에서의 바람직한 실시예에 따른 시스템은 필적하는 종래의 시스템보다 더욱 소형으로 될 수 있다.
도 1은 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 2는 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 도 1의 스테이지에 후속하는 스테이지를 도시하는 단면도이다.
도 3은 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 추가의 스테이지를 도시하는 단면도이다.
도 4는 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 5는 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 6은 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 7은 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 8은 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 9는 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 10은 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 11은 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 12는 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 13은 본 발명의 실시예에 따른 적층된 마이크로전자 어셈블리를 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 14는 본 발명의 실시예에 따른 적층된 마이크로전자 어셈블리의 구조 및 상호접속부를 도시하는 단면도이다.
도 15는 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 16은 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 17은 본 발명의 실시예에 따른 적층된 마이크로전자 어셈블리를 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 18은 본 발명의 실시예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 도시하는 단면도이다.
도 19는 도 18에 도시된 본 발명의 실시예의 변형예에 따른 마이크로전자 유닛의 구조를 도시하는 단면도이다.
도 20은 본 발명의 실시예에 따른 마이크로전자 유닛의 도 19의 단면도에 대응하는 탑-다운(top-down) 평면도이다.
도 21은 본 발명의 실시예에 따른 도 20에 도시된 마이크로전자 유닛의 변형예의, 도 19의 단면도에 대응하는 탑-다운 평면도이다.
도 22는 도 18에 도시된 본 발명의 실시예의 변형예에 따른 마이크로전자 유닛의 구조를 도시하는 단면도이다.
도 23은 도 18에 도시된 본 발명의 실시예의 변형예에 따른 마이크로전자 유닛의 구조를 도시하는 단면도이다.
도 24는 도 18에 도시된 본 발명의 실시예의 변형예에 따른 마이크로전자 유닛의 구조를 도시하는 단면도이다.
도 25는 도 18에 도시된 본 발명의 실시예의 변형예에 따른 마이크로전자 유닛의 구조를 도시하는 단면도이다.
도 26은 도 1 내지 도 18에 도시된 실시예의 변형예에 따른 마이크로전자 유닛을 제조하는 방법에서의 스테이지를 예시하는 단면도이다.
도 27은 도 1 내지 도 18에 도시된 실시예의 변형예에 따른 마이크로전자 유닛을 제조하는 방법에서의 또 다른 스테이지를 예시하는 단면도이다.
도 28은 본 발명의 일실시예에 따른 시스템의 모식도이다.
단결정성 반도체 기판, 예컨대 온전한 웨이퍼(100) 또는 웨이퍼의 일부분이 도 1에 도시되어 있다. 웨이퍼 또는 웨이퍼의 일부분(100)은 주변 가장자리(104)가 서로 붙어 있는 복수의 개별 영역(102)을 갖는 것으로 도시되어 있다. 추가로 설명되는 바와 같은 처리를 통해, 영역(102)은 예컨대 집적회로 칩과 같은 개별 마이크로전자 요소가 될 수 있다. 그렇지 않다는 언급이 없다면, 아래에 추가로 설명되는 바와 같은 처리는 이러한 방식으로 서로 붙어 있는 복수의 영역을 포함하는 웨이퍼 또는 웨이퍼 일부분에 대해서 수행되며, 이하에서는 웨이퍼 또는 웨이퍼 일부분 둘 다가 "웨이퍼"로서 지칭된다. 초기에, 웨이퍼(100)는 수백 미크론의 두께(106)를 갖는다. 웨이퍼는 규소 또는 화합물 반도체 재료, 예컨대 갈륨 아세나이드(GaAs) 등과 같은 Ⅲ-Ⅴ족 반도체 화합물 또는 Ⅱ-Ⅵ족 반도체 화합물을 필수적으로 포함할 수 있다.
도 2 및 그 이하의 도면을 참조하여 "비아 퍼스트(via first)" 흐름을 설명한다. 도 2에 도시된 바와 같이, 주표면이 되는 웨이퍼의 전면(112)으로부터 트렌치(trench)(108, 110)가 형성되며, 이들 트렌치는 전면으로부터 원격으로 위치된 웨이퍼의 후면(114) 쪽으로 연장하고 있다. 후면은 통상적으로 웨이퍼의 두께(106)의 방향에서 전면과 분리되는 웨이퍼의 주표면이다. 트렌치 중의 일부 트렌치(108)는 비교적 얕으며, 예컨대 통상적으로 전면(112)으로부터 70 내지 500 나노미터의 깊이로 연장한다. 다른 트렌치(110)는 통상적으로 약 300 나노미터에서부터 수 미크론 또는 수십 미크론까지의 범위의 깊이로 연장한다. 일반적으로, 트렌치 110은 트렌치 108보다 큰 깊이로 연장하며, 이로써 트렌치 108이 400 나노미터의 깊이로 연장할 때에, 예컨대 트렌치 110은 400 나노미터보다 큰 깊이로 연장하게 된다.
도 2에 추가로 도시된 바와 같이, 웨이퍼는 트렌치 108에 격리 영역(isolation area)(118)을 형성하고 트렌치 110에 유전체층(122)을 형성하도록 처리될 수 있다. 격리 영역(118)은 통상적으로 트렌치 108을 예컨대 이산화규소와 같은 산화물 등의 무기 유전체 재료로 채움으로써 형성될 수 있다. 유전체층(122)은 트렌치 110에 산화물과 같은 무기 유전체층을 침적시킴으로써 제공될 수 있다. 특정한 예에서, 무기 유전체층은 산화규소, 질화규소, 산화질화규소(silicon oxynitride), 또는 하나 이상의 이들 물질의 조합물을 포함할 수 있다.
도 3은 다결정성 반도체 재료의 영역(120)을 트렌치(110) 내부에 형성하는 추가의 공정을 도시하고 있다. 일례에서, 다결정성 반도체 재료는 이후 "폴리실리콘" 또는 "폴리"로 지칭되는 다결정성 규소이다. 폴리가 단지 희생층으로서 기능하는 특정한 예에서, 폴리는 진성(intrinsic) 반도체 재료 또는 약하게 도핑된 반도체 재료로서 제공될 수 있다. 또 다른 예에서, 구체적으로 폴리가 최종 도전성 구조물의 일부를 형성하는 경우에, 폴리는 다른 것들 중에서도 인 또는 비소와 같은 n-형 도펀트 또는 붕소와 같은 p-형 도펀트로 강하게 도핑된다(예컨대, 5×1018㎝-3 내지 1021㎝-3의 도펀트 농도로). 폴리실리콘은 유전체층(122) 위에 침적될 수 있다. 유전체 재료 및 폴리실리콘을 침적한 후, 트렌치 외부의 전면(112) 위에 위치되는 과잉의 폴리실리콘 및 유전체 재료가 제거될 수 있다. 예컨대, 적어도, 그 안이 채워진 트렌치(118)의 표면과 전면(112)을 평탄화하면서 전면(112) 위의 이러한 층을 제거하기 위해 화학적 기계적 폴리싱("CMP")이 이용될 수 있다. 이와 달리, 폴리실리콘의 영역(120)을 형성하는 대신, 이 영역은 웨이퍼의 능동 회로 요소를 형성하기 위해 이용되는 후속 처리를 견뎌낼 수 있는 텅스텐 또는 티타늄과 같은 금속을 포함할 수 있다.
도 4에 도시된 바와 같이, 웨이퍼(100)의 단결정성 반도체 영역에 예컨대 트랜지스터, 다이오드, 기타 소자 또는 이들의 조합 등의 반도체 장치와 같은 능동 회로 요소(124)를 형성하기 위해 추가의 처리가 수행된다. 능동 회로 요소는 격리 영역(118)에 의해 또한 능동 회로 요소(124)의 반도체 영역과 이에 인접한 웨이퍼(100)의 부분과의 도펀트 타입의 상이에 의해 서로 전기적으로 격리될 수 있다. 능동 회로 요소는 통상적으로 트렌치(110)를 라이닝하는 유전체층(120)에 의해 웨이퍼의 강하게 도핑된 폴리실리콘 영역(120)과 분리된다. 이러한 공정에서는 능동 회로 요소가 통상적으로 격리 영역(118) 및 폴리실리콘 영역(120)을 형성한 후에 형성되거나 또는 격리 영역(118) 및 폴리실리콘 영역(120)을 형성하는 것과 동시에 형성된다. 이러한 점에서, 폴리실리콘 영역(120)은 통상적으로 600℃를 넘고 가능하게는 능동 회로 요소의 다양한 반도체 영역 내에 도펀트를 넣기 위해 이용되는 것과 같은 능동 회로 요소를 형성하는데 이용되는 1400℃ 만큼 높아지게 되는 높은 가공 온도를 견뎌내도록 요구된다.
능동 회로 요소를 형성한 후, 단결정성 웨이퍼(100)의 전면(112)의 맨 위에 유전체층(132)이 형성된다. 이 유전체층을 통해 연장하고 각각 폴리실리콘 영역(120)과 능동 회로 요소(124)에 전기 접촉하는 접촉 비아(126, 128)가 형성된다. 접촉 비아는 다결정성 반도체 재료, 금속, 예컨대 실리사이드(silicide)와 같은 금속의 합금, 금속의 도전성 화합물, 또는 이들의 조합물을 포함할 수 있다. 특정 실시예에서, 접촉 비아(126, 128)는 예컨대 텅스텐, 티타늄 또는 이들의 조합물과 같은 내화 금속(refractory metal)을 포함할 수 있다. 이들 금속은 물리적 기상 증착법(PVD), 스퍼터링법 또는 화학적 기상 증착법(CVD)에 의해 증착될 수 있다. 폴리실리콘과 마찬가지로, 텅스텐 및 티타늄 또한 후속의 고온 처리를 견뎌낸다.
도 4는 능동 회로 요소를 폴리실리콘 영역(120)과 전기 접속시키는 금속 라인(130)을 추가로 도시하고 있다. 예시의 목적으로, 접촉 비아 126를 접촉 비아 128에 연결하는 금속 라인(130)이 도시되어 있다. 그러나, 금속 라인은 접촉 비아(126, 128)를 직접 연결하지 않아도 된다. 예컨대, 폴리실리콘 영역(120)을 능동 회로 요소(124)에 연결하는 금속 라인은, 접촉 비아(126, 128)가 관통하여 형성되어 있는 유전체층(132)보다도 주표면(112)으로부터 더 멀리 떨어져 있는 더 높은 유전체층(도시하지 않음)에 배치된 더 높은 레벨의 금속층에 제공될 수도 있다.
금속 배선(136) 및 비아(137)의 추가의 층이 제공될 수 있는 추가의 유전체층 134가 유전체층 132 위에 위치되며, 유전체층 132와 134의 사이에 하나 이상의 유전체층(도시하지 않음)이 배치된다. 이들 금속 배선(136) 및 비아(137)는 금속 라인(130) 및 비아(126)를 통해 폴리실리콘 영역(120) 중의 하나 이상을 대응하는 전면 컨택(138)에 전기 접속할 수 있다. 예컨대 금속 패드, 포스트, 또는 포스트와 패드의 조합과 같은 도전성 컨택(138)이 전술한 처리 후에 웨이퍼(140)의 노출된 전면(141)에서 노출될 수 있다. 컨택(138)은 예컨대 더 높은 레벨의 유전체층(도시하지 않음)과 유전체층 134 내의 금속 라인(130)으로부터 컨택(138)까지 연장할 수 있는 비아와 금속 라인(도시하지 않음)의 조합에 의해 폴리실리콘 영역의 일부 또는 전부에 전기적으로 접속될 수 있다. 도전성 컨택(138)은 웨이퍼의 측면 방향(142)으로 연장하는 측방 치수(144)를 가지며, 이 측방 치수(144)는 동일한 방향(142)에서의 폴리실리콘 영역의 대응하는 측방 치수(146)보다 크다. 도 4에 도시된 바와 같이, 도전성 컨택(138)은 폴리실리콘 영역(120)과 정렬되지 않아도 된다. 더욱이, 폴리실리콘 영역(120)의 주변 가장자리(148)가 컨택의 가장 인접한 주변 가장자리(139)를 지나 배치될 수 있다. 웨이퍼의 특정 컨택(138)이 웨이퍼의 임의의 폴리실리콘 영역(120)의 주표면(149) 위에 위치되지 않고 심지어는 그 위에 부분적으로도 위치되지 않게 될 수도 있다.
도 5는 아래에 추가로 설명되는 바와 같이 후방 도전성 컨택을 형성하기 위한 추가의 처리 전에 웨이퍼(140)의 두께를 감소시킬 수 있는 공정의 후속 스테이지를 도시하고 있다. 일례에서, 웨이퍼(140)의 두께는 후면(114)으로부터 그라인딩 또는 래핑(lapping)에 의해 감소될 수 있다. 일실시예에서, 그라인딩 또는 래핑 후의 웨이퍼(140)의 최종 두께는 수십 미크론 내지 100∼200 미크론으로 감소된다. 특정한 실시예에서, 최종 두께는 10 미크론 미만으로 될 수도 있다. 필요한 경우, 그라인딩 또는 래핑 공정 동안, 웨이퍼(140)의 노출된 전면(150)(즉, 컨택 138이 노출되어 있는 표면)이 척(chuck)(도시하지 않음)에 클램핑되거나 또는 웨이퍼(140)를 지지하기 위해 접착제를 통해서와 같이 캐리어 기판(152)에 부착될 수 있다.
그리고나서, 도 6에 도시된 바와 같이, 후면(114)으로부터 웨이퍼(140)의 전면(150) 쪽으로 연장하는 개구부(154)가 형성될 수 있다. 개구부(154)는 여러 가지 방법 중의 하나의 방법 또는 조합된 방법에 의해 형성될 수 있다. 개구부는, 후면과 폴리실리콘 영역(120) 사이의 단결정성 반도체 재료의 적어도 일부분과, 폴리실리콘 영역을 라이닝하는 유전체층(122)의 일부분을 제거함으로써 형성될 수 있다. 특정한 예에서, 개구부(154)는 레이저 어블레이션(laser ablation), 기계식 밀링, 에칭에 의해 형성되거나 또는 연마 입자(abrasive particle)의 스트림을 웨이퍼의 후면(114)을 향해 지향시킴으로써 형성될 수 있다. 일실시예에서, 개구부(154)는 공동 소유의 공동 계류 중인 미국 특허 출원 번호 12/842,612에 개시된 기술 중의 하나 이상에 의해 형성될 수 있으며, 이 특허 출원의 개시 내용은 원용에 의해 본 명세서에 통합되어 있다.
통상적으로, 웨이퍼(140)의 측면 방향(142)에서의 개구부의 폭(156)은 동일한 측면 방향에서의 폴리실리콘 영역(122)의 폭(158)보다 크다. 개구부의 폭(156)은 통상적으로 전면(150)과 후면(114)이 연장하는 평면에 평행한 제1 방향과 제2 방향에서의 개구부의 작은 쪽 치수이다.
도 7은 도 6에 도시된 어셈블리의 다른 도면이며, 이 도면에서는 많은 수의 폴리실리콘 영역(120), 능동 회로 요소(124), 및 적어도 일부의 폴리실리콘 영역(120)을 노출시키는 후면으로부터의 개구부(154)를 도면에 포함시키기 위해 특징부가 도 6에 도시된 것보다 작은 규모로 과장되어 있다. 또한 도 7에 도시된 바와 같이, 유전체층(122)의 일부분은, 폴리실리콘 영역과, 능동 회로 요소(124)가 형성되는 인접 영역을 분리시킨다.
그 후, 도 8에 도시된 바와 같이, 유전체층(160)이 후면(114) 상에 또한 개구부(154) 내에 형성될 수 있다. 유전체층(160)은 조성물질이 무기물일 수도 있거나 또는 중합체일 수도 있는 다양한 타입의 유전체 재료의 어떠한 것도 포함할 수 있다. 특정한 실시예에서, 유전체층(160)은 중합성 재료를 포함할 수 있다. 유전체층(160)을 형성하기 위해 다양한 방법이 이용될 수 있다. 일례에서, 웨이퍼(100)의 후면(114)에는 유동 가능한 유전체 재료가 가해지며, 이 유동 가능한 재료는 가열을 포함할 수도 있는 건조 사이클이 후속되는 "스핀-코팅" 작업 동안 웨이퍼의 후면에 걸쳐 더욱 고르게 분포된다. 또 다른 예에서, 유전체 재료의 열가소성막이 웨이퍼(100)의 후면(114)에 가해질 수 있으며, 그 후 웨이퍼 및 뚜껑 요소(lid element)를 포함하는 어셈블리가 가열되어, 열가소성막이 개구부(154) 내로 아래쪽으로 흐르게 된다. 또 다른 예에서는, 유전체층을 형성하기 위해 기상 증착이 이용될 수 있다.
또 다른 예에서, 웨이퍼(100)는 컨포멀 유전체 코팅(conformal dielectric coating) 또는 컨포멀 유전체층(160)을 형성하기 위해 유전체 침적 수조(dielectric deposition bath)에 액침될(immersed) 수 있다. 컨포멀 유전체 코팅이 어셈블리의 노출된 도전성 및 반도전성 표면 상에만 침적되도록, 컨포멀 유전체 코팅을 형성하기 위해 전기영동 침적 또는 전해질 침적(electrophoretic or electrolytic deposition)과 같은 전기화학적 침적이 이용될 수 있다. 침적 동안, 반도체 장치 웨이퍼는 요구된 전기 전위로 유지되며, 수조를 상이한 요구된 전위로 유지하기 위해 수조에 전극이 액침된다. 그리고나서, 도전성 또는 반도전성인 디바이스 웨이퍼의 노출된 표면 상에 그리고 반드시 이러한 것으로 한정되지는 않지만 후면(114), 개구부(154)의 벽부(155), 및 예컨대 폴리실리콘 또는 텅스텐 등과 같은 희생 재료의 영역의 표면을 따라서, 전기화학적으로 침적된 컨포멀 유전체 코팅(160)을 형성하기 위해 충분한 시간 동안 적합한 조건 하에서 어셈블리가 수조에 유지된다. 전기영동 침적은 코팅될 표면과 수조 간에 충분히 강한 전계가 유지되어야 발생한다. 전해질 침적은 강한 전계가 더 이상 제공되지 않은 후에도 지속될 수 있다. 전기영동 방식으로 침적되는 코팅은 예컨대 전압, 농도 등과 같은 전기영동 침적의 파라미터에 의해 좌우되는 특정한 두께에 도달한 후에 침적이 중지된다는 점에서 자기 제어식(self-limiting)의 것이다. 전기영동 침적은 어셈블리의 도전성 및/또는 반도전성 외부 표면 상에 연속적이고 균일한 두께의 컨포멀 코팅을 형성한다. 또한, 전기영동 방식으로 침적된 코팅은 통상적으로, 그 유전성(비도전성) 성질로 인해, 제공될 수 있는 기존의 유전체층을 계속해서 형성하지는 않는다. 달리 말하면, 전기영동 침적의 성질은, 그 유전성 성질로 인해, 도전체 위에 위치하는 유전체 재료의 층이 충분한 두께를 갖는다면 그 유전체 재료의 층을 계속해서 형성하지는 않는다. 통상적으로, 전기영동 침적은 약 10 미크론 내지 수십 미크론보다 큰 두께를 갖는 유전체층 상에서는 발생하지 않을 것이다.
일실시예에서, 컨포멀 유전체층(160)은 음극 에폭시 침적 전구체(cathodic epoxy deposition precursor)로 형성될 수 있다. 이와 달리, 폴리우레탄 또는 아크릴 침적 전구체(acrylic deposition precursor)가 이용될 수도 있다. 다양한 전기영동 코팅 전구체 조성물 및 공급원(sources of supply)이 아래의 표 1에 나열되어 있다.
(표 1)
Figure pct00001
Figure pct00002
그 후, 도 9에 도시된 바와 같이, 각각의 개구부(164) 내로부터 폴리실리콘 영역이 노출되도록 개구부(164)가 중합체층(160)에 형성된다. 일실시예에서, 중합체층(160)에서의 개구부(164)의 규모 및 위치를 규정하기 위해 포토리소그래피가 이용될 수 있다. 또 다른 실시예에서, 개구부(164)의 규모 및 위치를 규정하기 위해 레이저가 이용될 수 있다. 각각이 폴리실리콘 영역(120)(도 8) 내의 폴리실리콘은 웨이퍼(140)의 다른 재료, 즉 예컨대 각각의 폴리실리콘 영역을 둘러싸는 산화물층(122)과 같은 무기 유전체 등의 유전체층에 대하여 선택적으로 폴리실리콘을 에칭함으로써 등에 의해 제거될 수 있다. 폴리실리콘 에칭은 또한 예컨대 단결정성 반도체 영역(100)의 전방 주표면(112)과 웨이퍼의 노출된 전면(150) 사이에 배치된 산화물 또는 기타 재료와 같은 층(162) 등의 다른 유전체 재료에 대하여 선택적으로 수행될 수 있다. 영역(120) 내의 재료가 예컨대 텅스텐과 같이 다결정성 반도체가 아닌 재료인 때에는, 텅스텐은 유전체층의 개구부(164)를 통해 가해지는 에칭 또는 기타 처리에 의해 제거될 수 있다.
그 후, 도 10에 도시된 바와 같이, 일실시예에서, 개구부 내에서 그 전에는 폴리실리콘 영역에 의해 점유되었던 장소에 금속층(160)이 형성될 수 있다. 일례에서, 이 금속은 도금 공정(plating process)에 의해서와 같이 개구부 내로 그리고 웨이퍼(140)의 후면(114) 상으로 침적될 수 있으며, 그 후 후면(114) 위에 위치되는 과잉의 금속이 제거될 수 있다. 설명을 위해 예시하면, 금속층에는 구리, 니켈, 알루미늄과 같은 금속 또는 이들의 조합이 포함될 수 있다. 금속, 금속 합금 또는 도전성 금속 화합물로 이루어지는 하나 이상의 다른 층이, 유전체층과의 접착을 위한 촉매 재료의 시드층(seed layer)으로서 제공되거나 또는 금속층과 인접 유전체층 간의 이온(ion)의 이동을 방지하는데 사용하기 위한 것과 같은 장벽 금속층으로서 제공될 수 있다. 일부 경우에, 텅스텐, 티타늄 또는 이들 양자는 이들 추가의 금속층의 일부 금속층의 역할을 충족할 수 있다. 폴리실리콘을 제거한 후에 여전히 제위치에 있는 유전체층(122)에 의해, 폴리실리콘 영역으로부터 제거된 재료를 대체하는 금속은 "도전성 비아"(220)로서 지칭될 수 있다. 웨이퍼의 후면(114)의 평면의 방향(142)에서의 각각의 도전성 비아의 폭(167)은 설명을 위해 예시하자면 10 미크론 미만이다.
그 후, 후속의 도금 공정을 이용하여 도 11에 도시된 바와 같이 웨이퍼의 후면(114)에서 노출되어 있는 예컨대 도전성 패드와 같은 후면 컨택(168)을 형성할 수 있다. 이와 달리, 개구부 내에 금속층(166)을 형성하는 공정 동안 후면 위에 금속층이 형성되는 때에는, 그 금속층은 후면 컨택(168)을 형성하도록 패터닝되거나 또는 늘려지게 될 수 있다. 적어도 개구부(154) 내에서 도전성 비아(220)로부터 멀어지도록 연장하고 컨택(168)에 연결되는 금속층(166)의 일부분은 "도전성 상호접속부"로서 간주될 수 있다. 도 11에 구체적으로 도시된 바와 같이, 각각의 개구부(154)는 후면(114)에서 노출되어 있는 후면 컨택(168)과 전기적으로 접속되는 하나의 금속층(166)을 포함할 수 있다. 그러나, 아래에서 도 19 내지 도 21에 대하여 설명되는 바와 같은 다른 구성도 가능하다.
도 12에 도시된 바와 같이, 필요한 경우 예컨대 웨이퍼의 도전성 금속 패드와 같은 전면 컨택(138) 위에 금속을 도금합으로써와 같이 이 전면 컨택과 접촉하는 상태로 재분배층(redistribution layer, RDL)(170)이 형성될 수 있다. RDL은 필요한 경우 후면 컨택(168)과 실질적으로 수직 정렬 관계에 있는(즉, 수직 방향 172에서) 본드 패드 연장부, 트레이스 또는 추가의 도전성 패드를 형성하기 위해 형성될 수 있다. 이러한 경우, 하나의 웨이퍼(140A)의 전면 도전성 컨택(138)을 또 다른 웨이퍼(140B)의 후면 컨택(168)과 전기적으로 접속시킴으로써 복수-웨이퍼 어셈블리(180)가 형성될 수 있다. 일례에서, 컨택(138, 168)은 RDL(170)을 통해 적어도 RDL과 후면 컨택(168) 사이의 접합층(174)으로 연결될 수 있으며, 이 접합층(174)은 예컨대 주석, 솔더(solder), 도전성 페이스트(conductive paste), 이방성 도전성 접착제, 또는 기타 도전성 연결 재료와 같은 접합 금속을 포함한다. 이와 달리, 다른 예에서, 컨택(138, 168)은 열압착 접합(thermocompression bonding), 확산 접합 또는 기타 기술과 같은 또 다른 연결 기술을 통해 함께 전기적으로 접속될 수 있다.
도 14는 복수-웨이퍼 어셈블리(180)(도 13)가 예컨대 집적회로 칩과 같은 마이크로전자 요소의 다이싱 레인(dicing lane)을 따라 절단되어 각각의 웨이퍼(140A, 140B)(도 13)의 절단된 부분인 유닛(184A, 184B)을 포함하고 있는 적층된 마이크로전자 유닛(182)을 형성할 수 있는 추가의 스테이지를 도시하고 있다. 마이크로전자 유닛(182)은 노출된 전면 컨택(138) 또는 RDL층(170)과 접합 금속(188)을 통해 회로 패널(186) 또는 기타 회로 요소에 전기적으로 연결될 수 있다. 이와 달리, 마이크로전자 유닛(182)은 유닛 184A의 후면 컨택(168) 및 그 사이의 접합 금속을 통해 유사한 방식으로 회로 패널에 연결될 수 있다.
도 15에 도시된 바와 같이, 도 8 및 도 9에 관련하여 위에서 설명한 공정의 변형예에서, 포토레지스트층 또는 기타 재료와 같은 재료의 희생층(190)이 개구부(154) 내에 및 후면(114) 상에 가해진다. 그 후, 폴리실리콘 영역을 노출시키는 개구부가 희생층(190)에 형성된다. 폴리실리콘 영역의 일부분 또는 폴리실리콘 재료는, 예컨대 에천트(etchant)에 노출되는 희생층(190) 및 유전체층(122)과 같은 다른 재료에 대하여 선택적인 방식으로 폴리실리콘을 에칭함으로써와 같이 희생층(190)의 개구부를 통해 완전히 제거될 수 있다.
그 후, 도 16에 도시된 바와 같이, 개구부(154) 및 반도체 영역(140)의 후면(114)으로부터 희생층(190)이 제거될 수 있으며, 그 후 유전체층(192)(도 17)이 반도체 영역(100)의 노출된 표면 위에 위치하도록 형성될 수 있다. 그 후, 도 10에 대하여 위에서 설명한 바와 같은 금속층(166)의 형성이 다시 이루어진다.
도 18은 전술한 실시예(도 6 내지 도 11)의 변형예를 도시하며, 이 변형예에서는 후면으로부터 연장하는 개구부가 계단형 개구부이어서, 제1 개구부(204)가 후면(114)으로부터 전면 쪽으로 연장하고, 제2 개구부(206)가 제1 개구부 내에서부터 전면 쪽으로 연장하여 희생 영역(220)을 노출시키고 있다. 일실시예에서, 개구부의 특정한 특징 및 개구부를 동반하는 유전성 또는 도전성 구조물의 특정한 특징은 2008년 2월 26일자로 출원된 미국 특허 출원 번호 12/072,508, 및 2010년 5월 21일자로 출원된 미국 특허 출원 번호 12/784,841에 개시된 바와 같이 될 수 있으며, 이들 특허 출원의 개시 내용이 원용에 의해 본 명세서에 통합되어 있다. 일실시예에서, 후면(114)과 같은 제1 개구부의 최대 폭(258)은 제2 개구부의 최대 폭(260)보다 크다. 또한, 제2 개구부의 최대 폭(260)은 영역 220에서 제거된 희생 재료를 도 10에 도시되고 이 도면을 참조하여 설명된 금속으로 대체한 후에 발생하는 도전성 비아(262)의 최대 폭(262)보다 클 수 있다. 도 18에 도시된 바와 같이, 제1 개구부(204)는 제2 개구부(206)를 향하는 방향이기도 하는 전면을 향하는 방향으로 더 작아지게 되도록 테이퍼될 수 있다. 제2 개구부(206) 또한 전면을 향하는 방향으로 더 작게 되도록 테이퍼될 수 있다. 도 18에 추가로 도시된 바와 같이, 제1 개구부를 라이닝하는 유전체층(264)은 제2 개구부를 라이닝하는 유전체층(266)과 동일한 층일 수도 있고 또는 상이한 층일 수도 있다. 후면 컨택(168)이 솔더 마스크(270)의 개구부(272) 내에서 노출되는 상태로, 솔더 마스크(270)가 후면(114)의 일부분 위에 위치될 수 있는 것으로 예시되어 있다.
도 19는 전술한 실시예(도 6 내지 도 11)의 또 다른 변형예를 도시하며, 이 변형예에서는 도전성 상호접속부(274)가 유전체층(264)을 따라 후면(114) 상으로 연장하고 있고, 이 후면에서 후면 컨택(268)과 전기적으로 접속하고 있다. 일실시예에서, 후면 컨택(268)은 도전성 상호접속부(274)와 일체로 형성될 수 있으며, 예컨대 동일 금속층의 일부분으로서 형성되거나, 또는 개구부(254) 내의 유전체층(264)의 노출된 표면(276, 278) 상에 그리고 후면(114) 위에 동시에 형성되는 금속층의 세트로서 형성될 수 있다. 도 19에 도시된 바와 같이, 도전성 상호접속부는 개구부의 제1 벽부(254A)를 따라 연장하지만 개구부의 제2 벽부(254B)를 따라서는 연장하지 않는다. 일실시예에서, 도전성 상호접속부는 이 상호접속부가 위에 놓여지는 개구부(254)의 벽부(254A)의 윤곽과 일치하게(conform) 될 수 있다. 일실시예에서, 도전성 상호접속부(274)는 제1 개구부 내에서 연장하는 유일한 도전성 요소일 수 있으며, 예컨대 제2 개구부(256)를 통해 노출된 하나의 도전성 비아로부터 연장할 수 있다. 특정한 실시예에서, 도전성 상호접속부는 참조 문헌에 설명된 바와 같이 형성될 수 있다.
이와 달리, 도 20에 도시된 바와 같이, 도전성 상호접속부(274) 및 기타 도전성 상호접속부는, 다수의 도전성 비아(220)를 직접 노출시키거나 또는 비아와 제1 개구부 사이의 대응하는 제2 개구부를 통해 노출시키는 비교적 큰 개구부(254)의 내부 표면 위에 위치하는 복수의 도전성 트레이스로서 제공될 수 있다. 또한, 웨이퍼의 마이크로전자 요소(102)는 그 안에 하나보다 많은 제1 개구부를 가질 수 있다. 예컨대, 복수의 도전성 상호접속부(374)(도 20)가, 후면으로부터 전면 쪽으로 연장하는 또 다른 제1 개구부(354)의 하나 이상의 내부 표면을 따라 연장하고, 이 도전성 상호접속부(374)가 후면 위에 위치되는 후면 컨택(368)과 전기 접속될 수 있다. 도 20에 도시된 바와 같이, 도전성 상호접속부(274)는 도전성 비아와 후면 컨택 사이의 개구부의 경사 벽부 위쪽에 있는 방향으로 연장할 수 있다. 이와 달리, 상호접속부(274A, 274B)와 같은 하나 이상의 도전성 상호접속부가, 부분적으로는 경사 벽부의 위쪽에 있는 방향으로 연장하고 또한 부분적으로는 경사 벽부를 따르는 방향으로 연장할 수 있다. 하나의 특정한 실시예에서, 도전성 상호접속부는 예컨대 공동 소유의 미국 특허 출원 번호 12/842,669에 개시된 바와 같이 형성된 트레이스와 같은 도전성 요소 등의 방식으로 형성될 수 있으며, 이 특허 출원의 개시 내용은 원용에 의해 본 명세서에 포함되어 있다. 또 다른 변형예에서, 하나의 개구부(454)(도 22)가 제공되고, 이 개구부로부터 도전성 상호접속부(474)가 복수의 방향으로 연장할 수 있다. 일례에서, 집적회로 칩은 도전성 상호접속부(474)가 직접 또는 예컨대 제2 개구부를 통해 간접으로 접속될 수 있는 복수의 도전성 비아(420)를 갖는 다이나믹 랜덤 액세스 메모리(DRAM) 칩일 수 있다. 도 21에 도시된 바와 같이, 도전성 상호접속부(474)의 일부 상호접속부는 도전성 비아(420)로부터 제1 방향(430)으로 연장할 수 있는 한편, 다른 도전성 상호접속부(474)는 도전성 비아(420)로부터 제2 방향(432)으로 연장한다.
도 22는 개구부(554)를 채우는 유전체 재료의 영역(590) 위에 위치하는 도전성 패드로서 후면 컨택(568)이 제공되는 특정한 변형예를 도시한다. 이 경우, 후면 컨택(568)은 유전체 영역(590)을 통과하여 연장하고 있는 애퍼처(592)를 통해 연장하는 금속 포스트를 통해 도전성 비아와 접속될 수 있다. 일례의 실시예에서, 제2 개구부 내에 유전체층(558), 도전성 비아(520) 및 금속층(556)을 형성한 후, 유전체 영역(590)은 제1 개구부를 채움으로써 중합체 재료로 형성된다. 그리고나서, 유전체 영역에 레이저 어블레이션, 기계식 밀링 또는 기타 기술에 의해서와 같이 애퍼처가 형성될 수 있다. 그 후, 포스트(566)를 형성하기 위해 애퍼처에 금속층이 형성될 수 있다.
특정의 실시예에서, 애퍼처는 단결정성 반도체 영역(100)의 전면(112)에 대하여 수직 방향(510), 즉 법선 방향으로 연장하는 벽부(570)를 가질 수 있다. 이러한 경우, 그 안에 형성된 포스트(566)는 도전성 컨택(568)이 위에 제공되는 표면(592)과 도전성 비아(520) 사이에서 수직 방향(510)으로 연장한다. 이러한 벽부(570)는 개구부(554)의 벽부(552)와는 상이한 방향으로 연장하고, 개구부(554)의 벽부(552)에 대하여 예각(512)으로 연장한다. 또 다른 실시예에서, 애퍼처의 벽부(570)는 수직 방향으로 연장하지 않을 수도 있지만, 그럼에도 불구하고 개구부(554)의 벽부(552)가 연장하는 방향에 대하여 예각으로 연장한다.
일실시예에서는 포스트(566)가 중앙 개구부를 갖는 공동의(hollow) 튜브형 구조물이 될 수 있으며, 또 다른 실시예에서는 포스트가 속이 찬 것으로 되어, 그 안에 개구부를 갖지 않을 수도 있다. 포스트를 형성한 후, 도전성 패드가 후면 컨택으로서 포스트의 가장 위에 형성될 수 있다. 또 다른 실시예에서, 도전성 패드가 생략될 수 있다. 이러한 경우, 포스트의 노출된 단부는 유전체 영역의 표면(592) 위를 연장하여 이 표면(592)과 공통 평면이 되거나 또는 이 표면(592) 아래에 약간 리세스될 수 있다.
도 23은 도 19에 도시된 실시예의 변형예를 도시하며, 이 변형예에서는 금속층을 형성하기 전에 폴리실리콘 영역(620)이 제거되지 않는다. 그보다는, 폴리실리콘 영역(620)은 금속층(668)이 이 폴리실리콘 영역과 접촉하는 상태로 형성될 때에 제위치에 유지되도록 되며, 금속층(668)이, 유전체층(664)의 벽부를 따라 연장하고 후면 컨택(670)과 전기적으로 접속되는 도전성 상호접속부의 적어도 일부분을 형성한다. 상기한 실시예(도 19)에서와 같이, 후면 위에서 또는 제1 개구부 내에서 유전체층 위에 위치하는 도전성 상호접속부의 일부분(672)은 후면 컨택(670)과 일체로 형성될 수 있다. 위에 도시되고 설명된(도 20 및 도 21) 것과 유사한 특정 실시예에서, 복수의 도전성 상호접속부는 각각의 폴리실리콘 영역(620)에 연결된 복수의 금속층(668)으로부터 개구부의 하나 이상의 내부 표면을 따라 연장할 수 있다.
특정 실시예에서, 도전성 상호접속부를 형성한 후, 개구부(654)는 유전체 재료(680)로 채워질 수 있다. 이러한 방식으로, 유전체 재료(680)는 구조물의 기계적 강도를 향상시키는데 도움을 줄 수 있고, 또한 개구부(654) 내의 각각의 도전성 상호접속부들 간의 절연을 제공할 수 있다.
도 24에 도시된 바와 같이, 상기 실시예(도 22)의 변형예에서, 영역(720)으로부터 폴리실리콘을 제거한 후, 폴리실리콘의 일부분이 여전히 그 안에 남아있을 수도 있다. 한 가지 경우에, 남아있는 폴리실리콘은 단결정성 반도체 영역(100)의 전면(112)에 인접한 영역(720)의 일부분을 채울 수도 있다. 그러므로, 그 위에 형성된 금속층(768)이 원래 형성된 유전체층(770)의 벽부 내에 포함된 체적 내의 폴리실리콘과 접촉하게 된다. 이로써, 전면(112)에서부터 원래의 비아의 폴리실리콘 잔류 부분(720)을 통해 또한 원래의 폴리실리콘 부분을 둘러싸는 벽부 내에 포함된 금속 부분(724)을 통해 연장하는 도전성 구조물이 제공된다.
도 25는 도 19에 도시되고 이 도면에 관련하여 위에서 설명한 실시예의 추가의 변형예를 도시하며, 이 변형예에서는 제2 개구부(856) 내의 금속층(868)이 반도체 영역(100)의 제2 개구부의 표면(870)의 윤곽과 일치하고 있다. 구체적으로 도시된 바와 같이, 금속층(868)은 제2 개구부(856) 내의 유전체층(872)의 내부 표면을 적어도 실질적으로 덮을 수 있고, 이 내부 표면을 전체적으로 덮을 수 있다.
도 26 및 도 27을 참조하여, "비아 미들(via middle)" 제조 공정을 실시할 필요가 있는 추가의 변형예를 설명할 것이다. 비아 미들 제조 공정은, 도전성 비아(920)를 형성(도 27)하기 전에 능동 회로 요소(924)를 형성(도 26)하는데 이용되는 고온 처리가 수행된다는 점에서 전술한 비아 퍼스트(via first) 제조 공정과는 상이하다. 위에서 설명한 실시예에서와 같이, 비아(920)는 능동 회로 요소(924)가 연장하는 깊이 D2 아래의 깊이 D1까지 연장한다. 본 실시예의 도전성 비아(920)는 통상적으로 적어도 능동 회로 요소(924)를 형성하는데 이용된 고온 처리가 완료된 후에 형성된다. 그러나, 도전성 비아(920)는, 예컨대 유전체 영역(934) 내의 웨이퍼의 하나 이상의 금속화 레벨에서 배선을 연결하는 비아(937) 및 금속 배선(936)과 같은 웨이퍼의 배선 요소를 형성하기 전에, 그리고 예컨대 웨이퍼(940)의 외부 표면(942)에서 노출되어 있는 도전성 패드와 같은 도전성 컨택(938)을 형성하기 전에, 형성될 수 있다. 비아(920)가 고온 처리를 견뎌낼 필요가 없기 때문에, 이들 비아는 최종의 금속으로 형성될 수 있다. 일례에서, 비아(920)는 니켈, 구리 또는 알루미늄과 같은 금속을 포함할 수 있다. 특정한 예에서, 비아는 텅스텐 또는 티타늄을 포함할 수 있으며, 예컨대 PVD 또는 CVD 공정 또는 이들의 조합에 의해 형성될 수 있다.
도 27에 도시된 바와 같이, 도전성 비아는 단결정성 반도체 영역(100)의 전면 주표면(912) 위의 유전체층(932)의 주표면(931)의 높이 H1으로부터 연장하며, 통상적으로 능동 회로요소(924)가 연장하는 깊이 D2 아래의 깊이 D1까지 연장한다.
기존의 비아 미들 구조(도 27)를 갖는 웨이퍼(940)를 이용하면, 처리는 도 5 내지 도 8에 관련하여 위에서 설명한 바와 같이 수행될 수 있다. 도 9에 대해서는, 구멍(164)이 유전체층(160)에 형성될 수 있다. 그러나, 비아 미들 공정에서의 도전성 비아(920)가 커다란 전기 저항을 갖는 폴리실리콘과 같은 희생 재료 대신에 금속으로 형성되므로, 비아(920) 내의 금속이 제거될 필요가 없다. 따라서, 폴리실리콘 영역으로부터 폴리실리콘을 제거하는 단계가 생략되며, 그 대신 이 구조물은 도 10 및 도 11에 도시되고 이 도면에 대해 위에서 설명한 바와 같이 도전성 비아에 접속되는 도전성 상호접속부 및 후면 컨택을 형성하기 위해 금속화된다. 도 12에 관련하여 위에서 설명한 바와 같이 전면 RDL을 형성하기 위해 추가의 처리가 수행될 수도 있다. 이 처리는 또한 도 13∼14, 도 15∼17, 도 18, 도 19∼20, 도 19, 도 21, 도 22 또는 도 23에 대하여 위에서 설명한 특정 변형예에 따라 수행될 수 있다. 특정한 경우에, 비아 미들 개시 구조물의 도전성 비아(920) 내의 금속은 구리, 니켈, 알루미늄 또는 이들의 조합물이 될 수 있다.
특정한 실시예에서, 본 명세서에 원용에 의해 통합되고 본 출원과 동일자로 미국 특허청에 출원된 이하의 미국 특허 출원은, 본 명세서의 개시 내용에 속하고 또한 아래에 설명되는 구조 및 공정에 적용할 수 있는 추가의 세부 사항, 공정 및 구조물을 개시하고 있다.
비아 및 비아 도전체는 공동 계류 중이고 공동 소유된 미국 특허 출원 번호 12/842,587, 12/842,612, 12/842,669, 12/842,692, 및 12/842,717과, 미국 특허 공개 번호 2008-0246136에 매우 상세하게 개시된 것과 같은 공정에 의해 형성될 수 있으며, 이들 특허 출원 및 공개 특허는 본 명세서에 원용에 의해 통합된다.
위에서 논의한 구조물은 우수한 3차원 상호접속 성능을 제공한다. 이들 성능은 어떠한 타입의 칩과도 함께 이용될 수 있다. 단지 예로서, 이하의 조합의 칩이 전술한 바와 같은 구조물에 포함될 수 있다: (ⅰ) 프로세서 및 프로세서와 함께 이용되는 메모리; (ⅱ) 동일한 타입의 복수의 메모리칩; (ⅲ) DRAM 및 SRAM과 같은 다양한 타입의 복수의 메모리칩; (ⅳ) 이미지 센서 및 이미지 센서로부터의 이미지를 처리하기 위해 이용된 이미지 프로세서; (ⅴ) 주문형 반도체(ASIC) 및 메모리. 전술한 구조물은 다양한 전자 시스템의 구성에 활용될 수 있다. 예컨대, 본 발명의 추가의 실시예에 따른 시스템(900)은 다른 전자 부품(908, 910)과 함께 전술한 바와 같은 구조물(906)을 포함한다. 도시된 예에서, 부품 908은 반도체칩인 한편, 부품 910은 디스플레이 스크린이지만, 다른 부품도 이용될 수 있다. 물론, 도 28에는 예시를 명료하게 하기 위해 단지 2개의 추가 부품이 도시되어 있지만, 시스템은 이러한 부품의 어떠한 개수도 포함할 수 있다. 전술한 바와 같은 구조물(906)은 예컨대 도 14 또는 도 18 내지 도 27의 어느 하나와 관련하여 위에서 설명한 바와 같은 마이크로전자 유닛(184A) 또는 적층된 마이크로전자 어셈블리(182)일 수도 있고, 또는 도 14를 참조하여 설명한 것과 같은 복수의 칩을 통합하는 구조물(184A)일 수도 있다. 추가의 변형예에서, 둘 모두가 제공될 수도 있으며, 이러한 구조물의 어떠한 개수로도 이용될 수 있다. 구조물(906) 및 부품(908, 910)은 점선으로 모식적으로 도시된 공통 하우징(901)에 탑재되며, 요구된 회로를 형성하기 위해 필요한 바대로 서로 전기적으로 상호접속된다. 도시된 일례의 시스템에서, 시스템은 연성 인쇄회로 기판과 같은 회로 패널(902)을 포함하며, 이 회로 패널은 부품을 서로 상호접속시키는 다수의 도전체(904)를 포함하고, 도 28에는 그 중 하나만이 도시되어 있다. 그러나, 이것은 예시에 불과하며, 전기 접속을 구성하기 위한 어떠한 적합한 구조물도 이용 가능하다. 하우징(901)은 예컨대 셀룰러 방식 전화 또는 개인 디지털 보조장치(PDA)에서 이용 가능한 타입의 휴대용 하우징으로서 도시되어 있으며, 스크린(910)이 하우징의 표면에서 노출되어 있다. 구조물(906)이 이미징 칩과 같은 감광성 요소를 포함하는 곳에서는, 광을 구조물 쪽으로 보내기 위해 렌즈(911) 또는 기타 광학 장치가 제공될 수도 있다. 또한, 도 28에 도시된 간략화된 시스템은 단지 일례이며, 데스크탑 컴퓨터, 라우터(router) 등과 같은 고정 구조물로서 흔히 간주되는 시스템을 포함한 다른 시스템이 전술한 구조물을 이용하여 구성될 수 있다.
본 발명에서 벗어나지 않고서도 전술한 특징의 이러한 변형예와 다른 변형예 및 조합이 이용될 수 있으므로, 바람직한 실시예에 대한 전술한 설명은 본 발명을 한정하려는 것이 아니라 단지 예시를 위한 것으로 받아들여져야 하며, 본 발명의 사상은 첨부된 청구범위에 의해 정해진다.

Claims (44)

  1. 마이크로전자 유닛에 있어서,
    단결정 형태의 반도체 영역으로서, 제1 방향으로 연장하는 전면, 상기 전면에 인접하는 능동 회로 요소, 상기 전면으로부터 원격으로 위치되는 후면, 및 상기 후면 쪽으로 연장하고, 무기 유전체층에 의해 상기 반도체 영역과 절연되는 도전성 비아(via)를 갖는 상기 반도체 영역과, 부분적으로 상기 반도체 영역의 두께를 통해 상기 후면으로부터 연장하는 개구부를 포함하며, 상기 개구부와 상기 도전성 비아가 상기 제1 방향에서의 각각의 폭을 갖고, 상기 개구부의 폭은 상기 개구부와 상기 도전성 비아가 만나는 곳에서의 상기 도전성 비아의 폭보다 크게 되는, 마이크로전자 요소(microelectronic element); 및
    상기 도전성 비아에 전기 접속되고, 외부 회로 요소와의 전기 접속을 위해 상기 후면에서 노출되어 있는 후면 컨택
    을 포함하는 것을 특징으로 하는 마이크로전자 유닛.
  2. 제1항에 있어서,
    상기 개구부 내의 중합성 유전체와,
    상기 후면 컨택 및 상기 도전성 비아와 전기 접속되고, 적어도 상기 개구부 내에서 연장하는 도전성 상호접속부(conductive interconnect)를 더 포함하며,
    상기 중합성 유전체가 상기 도전성 상호접속부를 상기 반도체 영역과 분리시키는,
    마이크로전자 유닛.
  3. 제2항에 있어서,
    상기 도전성 상호접속부는 상기 개구부의 윤곽과 일치하는(conform), 마이크로전자 유닛.
  4. 제2항에 있어서,
    상기 전면과 상기 후면 사이의 상기 마이크로전자 요소의 두께의 방향이 수직 방향이며, 상기 도전성 상호접속부가 상기 도전성 비아와 상기 후면 컨택 사이에서 제1 방향으로 연장하며, 상기 제1 방향이 적어도 실질적으로는 수직으로 되는, 마이크로전자 유닛.
  5. 제4항에 있어서,
    상기 중합성 유전체는 상기 제1 방향으로 연장하는 애퍼처를 포함하며, 상기 애퍼처에 인접한 상기 개구부의 표면은 상기 전면을 향하여 제2 방향으로 연장하며, 상기 제2 방향이 상기 제1 방향에 대하여 예각으로 연장하는, 마이크로전자 유닛.
  6. 제1항에 있어서,
    상기 도전성 비아는 금속을 포함하는, 마이크로전자 유닛.
  7. 제1항에 있어서,
    상기 금속은 텅스텐, 구리, 니켈, 티타늄 또는 알루미늄 중의 하나 이상을 포함하는, 마이크로전자 유닛.
  8. 제1항에 있어서,
    상기 도전성 비아의 적어도 일부분은 다결정성 반도체를 포함하는, 마이크로전자 유닛.
  9. 제1항에 있어서,
    상기 마이크로전자 유닛은, 상기 마이크로전자 요소의 상기 전면에서 노출되어 상기 마이크로전자 요소를 외부 회로 요소와 전기적으로 상호접속시키는 전면 컨택을 더 포함하며, 상기 전면은 상기 제1 방향을 가로지르는 제2 방향으로 연장하며, 상기 도전성 비아는 상기 전면 컨택과 전기 접속되며, 상기 도전성 비아의 적어도 하나의 가장자리(edge)가 상기 제1 방향 또는 상기 제2 방향 중의 하나 이상의 방향으로 상기 전면 컨택의 가장자리를 지나 위치되는, 마이크로전자 유닛.
  10. 제1항에 있어서,
    상기 도전성 비아의 폭은 10 미크론보다 크지 않은, 마이크로전자 유닛.
  11. 제1항에 있어서,
    상기 개구부는, 상기 후면으로부터 연장하고 상기 제1 방향에서의 제1 폭을 갖는 제1 개구부와, 상기 제1 개구부로부터 상기 전면 쪽으로 연장하는 제2 개구부를 가지며, 상기 제2 개구부는 상기 제1 개구부와 상기 제2 개구부가 만나는 곳에서 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 도전성 비아는 상기 제2 개구부 내에서 노출되어 있으며, 상기 후면 컨택은 상기 제1 개구부 및 상기 제2 개구부를 통해 상기 도전성 비아와 전기 접속되는, 마이크로전자 유닛.
  12. 제11항에 있어서,
    상기 제2 폭은 상기 도전성 비아의 폭보다 큰, 마이크로전자 유닛.
  13. 제11항에 있어서,
    상기 제2 개구부는 상기 전면을 향하는 방향으로 더 작아지게 되도록 테이퍼되는, 마이크로전자 유닛.
  14. 제11항에 있어서,
    상기 제1 개구부는 상기 제2 개구부를 향하는 방향으로 더 작아지게 되도록 테이퍼되는, 마이크로전자 유닛.
  15. 제1항에 있어서,
    상기 마이크로전자 요소는 상기 개구부 내에 노출되어 있는 복수의 도전성 비아를 포함하며, 복수의 후면 컨택이 상기 개구부를 통해 상기 도전성 비아와 전기 접속되는, 마이크로전자 유닛.
  16. 제15항에 있어서,
    상기 도전성 비아와 전기 접속되고, 상기 개구부의 하나 이상의 표면을 따라 상기 후면 컨택 쪽으로 연장하는 복수의 도전성 트레이스를 더 포함하는, 마이크로전자 유닛.
  17. 제15항에 있어서,
    상기 복수의 후면 컨택은 상기 개구부 위에 위치하며, 상기 마이크로전자 요소는 상기 도전성 비아에서부터 상기 후면 컨택까지 연장하는 복수의 도전성 상호접속부를 더 포함하는, 마이크로전자 유닛.
  18. 제17항에 있어서,
    상기 전면과 상기 후면 사이의 상기 마이크로전자 요소의 두께 방향이 수직 방향이며, 상기 도전성 상호접속부는 상기 도전성 비아와 상기 후면 컨택 사이에서 수직 방향으로 연장하는, 마이크로전자 유닛.
  19. 청구항 1에 따른 구조물 및 상기 구조물에 전기 접속되는 하나 이상의 기타 전자 부품을 포함하는 것을 특징으로 하는 시스템.
  20. 제19항에 있어서,
    상기 구조물 및 상기 기타 전자 부품이 탑재되는 하우징을 더 포함하는, 시스템.
  21. 마이크로전자 유닛을 제조하는 방법에 있어서,
    단결정 형태의 반도체 영역을 포함하고, 상기 반도체 영역이, 전면, 상기 전면에 인접한 능동 회로 요소, 상기 전면으로부터 원격으로 위치된 후면, 및 상기 후면 쪽으로 연장하는 희생 재료를 포함하는 영역을 갖는, 마이크로전자 요소를 제공하는 단계;
    상기 후면으로부터 연장하고 상기 영역을 노출시키는 개구부를 통해 가해지는 처리에 의해 상기 희생 재료의 적어도 일부분을 제거하는 단계;
    제거된 상기 희생 재료를 적어도 부분적으로 대체하는 도전성 영역을 형성하는 단계; 및
    상기 도전성 영역에 전기 접속되고, 회로 요소와의 전기 접속을 위해 상기 후면에서 노출되는 후면 컨택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 마이크로전자 유닛의 제조 방법.
  22. 제21항에 있어서,
    상기 희생 재료는 다결정성 반도체 또는 텅스텐 중의 하나 이상을 포함하는, 마이크로전자 유닛의 제조 방법.
  23. 제21항에 있어서,
    상기 개구부를 형성하는 단계는, 상기 후면으로부터 상기 전면 쪽으로 연장하는 제1 개구부를 형성하는 단계, 상기 제1 개구부 내에 제1 층을 형성하는 단계, 및 상기 제1 개구부로부터 상기 전면 쪽으로 연장하는 제2 개구부를 형성하기 위해 상기 제1 층에 있는 개구부를 통해 상기 반도체 영역의 재료를 제거하는 단계를 포함하는, 마이크로전자 유닛의 제조 방법.
  24. 제23항에 있어서,
    상기 제거하는 단계는, 상기 제1 개구부 및 상기 제2 개구부를 통해 가해지는 처리에 의해 상기 희생 재료의 적어도 일부분을 제거하는, 마이크로전자 유닛의 제조 방법.
  25. 제21항에 있어서,
    상기 마이크로전자 요소는 상기 희생 재료의 영역을 상기 반도체 영역과 분리시키는 유전체 영역을 더 포함하며, 상기 희생 재료는 다결정성 반도체를 포함하며, 상기 제거하는 단계는 상기 다결정성 반도체의 적어도 일부분을 제거하며, 상기 도전성 컨택을 형성하는 단계는 적어도 상기 개구부 내에 도전성 비아로부터 멀어지도록 연장하는 도전성 상호접속부를 형성하는 단계를 포함하며, 상기 후면 컨택이 상기 도전성 상호접속부와 전기 접속되는, 마이크로전자 유닛의 제조 방법.
  26. 제25항에 있어서,
    상기 유전체 영역은 무기 유전체 재료를 포함하며, 상기 유전체층을 형성하는 단계는, 상기 개구부의 적어도 내부 표면 상에 중합체 재료를 침적하는 단계를 포함하는, 마이크로전자 유닛의 제조 방법.
  27. 제23항에 있어서,
    상기 제거하는 단계는, 다결정성 반도체 재료를 유전체 영역에 대하여 선택적으로 제거하는 단계를 포함하는, 마이크로전자 유닛의 제조 방법.
  28. 제26항에 있어서,
    상기 중합체 재료는 전기화학적으로 침적되는, 마이크로전자 유닛의 제조 방법.
  29. 제23항에 있어서,
    상기 제1 층을 형성하는 단계는, 적어도 상기 제1 개구부의 내부 표면 상에 중합체를 전기화학적으로 침적시킴으로써 상기 제1 개구부를 라이닝하는 유전체층을 형성하는 단계를 포함하는, 마이크로전자 유닛의 제조 방법.
  30. 제23항에 있어서,
    상기 제1 층에서의 개구부의 규모 및 위치를 규정하기 위해 포토리소그래피를 이용하는 단계를 더 포함하는, 마이크로전자 유닛의 제조 방법.
  31. 제23항에 있어서,
    상기 제1 층에서의 개구부의 규모 및 위치를 규정하기 위해 레이저를 이용하는 단계를 더 포함하는, 마이크로전자 유닛의 제조 방법.
  32. 제23항에 있어서,
    상기 제1 층을 제거하는 단계, 상기 제1 개구부 및 상기 제2 개구부의 내부 표면 상에 유전체층을 형성하는 단계, 및 상기 후면 컨택을 포함하는 도전성 구조물을 형성하는 단계를 더 포함하며, 상기 도전성 구조물이 상기 유전체층에 의해 상기 반도체 영역과 절연되는, 마이크로전자 유닛의 제조 방법.
  33. 제23항에 있어서,
    상기 후면 컨택을 형성하는 단계는, 상기 제2 개구부의 적어도 내부 표면 상에 유전체층을 형성하는 단계와, 적어도 상기 제2 개구부를 도전성 재료로 채우는 단계를 포함하는, 마이크로전자 유닛의 제조 방법.
  34. 제23항에 있어서,
    상기 후면 컨택을 형성하는 단계는, 상기 제2 개구부 내에 제2 유전체층을 형성하는 단계와, 상기 제2 유전체층의 표면 상에 금속층을 침적시키는 단계를 포함하며, 상기 금속층이 적어도 상기 제2 개구부의 윤곽과 일치하게 되는, 마이크로전자 유닛의 제조 방법.
  35. 마이크로전자 유닛을 제조하는 방법에 있어서,
    단결정 형태의 반도체 영역을 포함하고, 상기 반도체 영역이, 제1 방향으로 연장하는 전면, 상기 전면에 인접한 능동 회로 요소, 상기 전면에서 노출되는 있는 전면 도전성 컨택, 상기 전면으로부터 원격으로 위치된 후면, 및 상기 후면 쪽으로 연장하는 금속을 포함하는 도전성 비아를 가지며, 상기 도전성 비아가, 상기 전면 도전성 컨택의 가장자리를 지나 상기 전면의 방향으로 벗어나는 가장자리를 갖는, 마이크로전자 요소를 제공하는 단계;
    상기 후면으로부터 연장하고 상기 도전성 비아를 노출시키는 개구부를 형성하는 단계; 및
    상기 도전성 비아에 전기 접속되고, 회로 요소와의 전기 접속을 위해 상기 후면에서 노출되는 후면 컨택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 마이크로전자 유닛의 제조 방법.
  36. 제35항에 있어서,
    상기 개구부를 형성하는 단계는, 상기 후면으로부터 상기 전면 쪽으로 연장하는 제1 개구부를 형성하는 단계, 상기 제1 개구부 내에 제1 층을 형성하는 단계, 및 상기 제1 개구부로부터 상기 전면 쪽으로 연장하는 제2 개구부를 형성하기 위해 상기 제1 층에 있는 개구부를 통해 상기 반도체 영역의 재료를 제거하는 단계를 포함하는, 마이크로전자 유닛의 제조 방법.
  37. 제35항에 있어서,
    상기 후면 컨택을 형성하기 전에 유전체층을 형성하기 위해 상기 개구부의 적어도 내부 표면 상에 중합체 재료를 침적시키는 단계를 더 포함하는, 마이크로전자 유닛의 제조 방법.
  38. 제37항에 있어서,
    상기 중합체 재료는 전기화학적으로 침적되는, 마이크로전자 유닛의 제조 방법.
  39. 제36항에 있어서,
    상기 제1 층을 형성하는 단계는, 적어도 상기 제1 개구부의 내부 표면 상에 중합체를 전기화학적으로 침적시킴으로써 상기 제1 개구부를 라이닝하는 유전체층을 형성하는 단계를 포함하는, 마이크로전자 유닛의 제조 방법.
  40. 제36항에 있어서,
    상기 제1 층에서의 개구부의 규모 및 위치를 규정하기 위해 포토리소그래피를 이용하는 단계를 더 포함하는, 마이크로전자 유닛의 제조 방법.
  41. 제36항에 있어서,
    상기 제1 층에서의 개구부의 규모 및 위치를 규정하기 위해 레이저를 이용하는 단계를 더 포함하는, 마이크로전자 유닛의 제조 방법.
  42. 제36항에 있어서,
    상기 제1 층을 제거하는 단계, 상기 제1 개구부 및 상기 제2 개구부의 내부 표면 상에 유전체층을 형성하는 단계, 및 상기 후면 컨택을 포함하는 도전성 구조물을 형성하는 단계를 더 포함하며, 상기 도전성 구조물이 상기 유전체층에 의해 상기 반도체 영역과 절연되는, 마이크로전자 유닛의 제조 방법.
  43. 제36항에 있어서,
    상기 후면 컨택을 형성하는 단계는, 상기 제2 개구부의 적어도 내부 표면 상에 유전체층을 형성하는 단계와, 적어도 상기 제2 개구부를 도전성 재료로 채우는 단계를 포함하는, 마이크로전자 유닛의 제조 방법.
  44. 제36항에 있어서,
    상기 후면 컨택을 형성하는 단계는, 상기 제2 개구부 내에 제2 유전체층을 형성하는 단계와, 상기 제2 유전체층의 표면 상에 금속층을 침적시키는 단계를 포함하며, 상기 금속층이 적어도 상기 제2 개구부의 윤곽과 일치하게 되는, 마이크로전자 유닛의 제조 방법.
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