JP6938552B2 - 窒化タンタルで終端されるウェハ貫通ビアを含むパワーアンプモジュールおよび関連するシステム、デバイスおよび方法 - Google Patents

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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/48177—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
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    • H01L2224/4912—Layout
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    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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Description

関連出願への相互参照
この出願は、２０１２年６月１４日に出願された米国仮特許出願番号第６１／６５９，８４８号の優先権の利益を主張する。
背景
１．発明の分野
この発明は、一般にパワーアンプに関し、特にパワーアンプモジュールに関する。より具体的には、この発明は、実施の最良の形態に従って以下に記載される特定の実施形態に限定されることなく、無線通信において使用されるパワーアンプモジュールに関し、関連するシステム、デバイスおよび方法を含む。
２．関連技術の説明
パワーアンプは、アンテナを介する送信のためにＲＦ信号を増幅するようモバイルデバイスに含まれ得る。たとえば、グローバルシステム・フォー・モバイルコミュニケーションズ（Global System for Mobile Communications（ＧＳＭ（登録商標）））、符号分割
多重アクセス（code division multiple access（ＣＤＭＡ））、および広帯域符号分割
多重アクセス（wideband code division multiple access（Ｗ−ＣＤＭＡ））システムにおいて見られるような時分割多重アクセス（time division multiple access（ＴＤＭＡ
））アーキテクチャを有するモバイルデバイスにおいて、パワーアンプは相対的に電力が低いＲＦ信号を増幅するために使用され得る。所望の送信電力レベルはユーザが基地局および／またはモバイル環境からどれくらい離れているかに依存し得るので、ＲＦ信号の増幅を管理することは重要であり得る。パワーアンプはさらに、割り当てられる受信時間スロットの間に送信からの信号干渉を防ぐために、時間にわたってＲＦ信号の電力レベルを調整することを支援するよう使用され得る。
パワーアンプの電力消費と、それに関連付けられる電力付加効率（power added efficiency（ＰＡＥ））とは、重要な考慮対象になり得る。音声、データおよびシステム制御のための無線通信の提供に関連付けられる絶えず増加する要求を鑑みると、パワーアンプ、パワーアンプモジュール、およびデバイス、ならびにそれに関するシステムおよび方法の改善について必要性が存在する。更に、電力効率が改善したパワーアンプについて必要性が存在する。
本発明のある特定の局面は、集積回路パッケージングの分野に関し、より特定的には、無線周波数（ＲＦ）集積回路（ＩＣ）をパッケージングするためのワイヤーボンドパッドを形成するシステムおよび方法に関する。
ＩＣ作製の当業者には公知のように、シリコンまたは他の半導体ウェハは集積回路へと作製される。ＩＣは、誘電体および金属トレースの層を有する担体または基板にボンディングおよび電気的に接続され、使用のためにパッケージにされる。表面めっき材料が、銅トレースの上部層上にめっきされ、これにより、ＩＣと基板との間に電気接続点が提供され、ＩＣが外部の世界とインターフェイス接続することが可能になる。従来、ニッケル／金（Ｎｉ／Ａｕ）がＲＦＩＣ製品のための標準的な表面めっき材料であり、ある状況では、ＲＦＩＣは、基板の表面上にめっきされたＮｉ／Ａｕワイヤーボンドパッドにワイヤー
ボンディングされて、そのパッケージとのＲＦＩＣの電気的接続を形成する。しかしながら、金の価格の上昇により、Ｎｉ／Ａｕ表面めっきに関連付けられるパッケージングコストが増加している。
本発明の他の特定の局面は、集積回路レイアウトおよびパッケージングの分野に関し、より特定的には、無線周波数（ＲＦ）集積回路（ＩＣ）のレイアウトおよびパッケージングのシステムおよび方法に関する。
この発明のさらに他の局面は、より特定的には、バイポーラトランジスタと、バイポーラトランジスタを含む製品とに関する。ヘテロ接合バイポーラトランジスタ（ＨＢＴ）のようなバイポーラトランジスタは、幅広いさまざまな用途において実現される。このようなバイポーラトランジスタは、砒化ガリウム（ＧａＡｓ）基板のような半導体基板上に形成され得る。バイポーラトランジスタについての１つの例示的な用途はパワーアンプシステムにおけるものである。技術が発展するにつれて、パワーアンプシステムの仕様について満たすべき要求がより大きくなっている。
上で示されたように、パワーアンプの性能の１つの局面はリニアリティである。リニアリティ性能の測定値には、隣接チャンネル電力比（ＡＣＰＲ１）および代替チャンネル電力比（ＡＣＰＲ２）のようなチャンネル電力比、ならびに／または、隣接チャンネル漏洩電力比（ＡＣＬＲ１）および代替チャンネル漏洩電力比率（ＡＣＬＲ２）のようなチャンネル漏洩電力比が含まれ得る。ＡＣＰＲ２およびＡＣＬＲ２は、第２のチャンネルリニアリティ測定値と称され得る。ＡＣＰＲ２およびＡＣＬＲ２の値は、対象の周波数からの約１．９８ＭＨｚのオフセットでの測定値に対応し得る。
従来、文献におけるほとんどの刊行物は、ＡＣＰＲ１およびＡＣＬＲ１リニアリティの測定値に注目しており、ＡＣＲＰ２またはＡＣＬＲ２に関してほとんど何も発表されていない。特にＲＦゲインに関係する他のシステム仕様を満足させつつ、産業からの最近のＡＣＰＲ２およびＡＣＬＲ２のシステム仕様を満足させるのは特に難しい。したがって、パワーアンプシステムのような、バイポーラトランジスタを含むシステムにおけるリニアリティの改善について必要性が存在する。
本開示のさらに別の局面は、パワーアンプのためのデュアルモードデジタル制御インターフェイスに関する。
ワイヤレスデバイスを含む多くの電子デバイスは、フロントエンドコンポーネントによって制御またはセットされる１つ以上のコンポーネントを有し得る。たとえばパワーアンプは、パワーアンプコントローラによってセットまたは構成され得る。いくつかの場合には、パワーアンプコントローラ自体が、デバイスの状態に基づいて、別のインターフェイスコンポーネントによって制御または構成され得る。
異なる団体によってデバイス内のさまざまなコンポーネントが作り出されることがしばしばある。異なる団体によって設計される場合があるコンポーネント間の相互運用性を促進するために、異なるタイプのデバイスおよびコンポーネントについてしばしば規格が採用される。技術が進歩するにつれて、規格は変化し得るか、または新しい規格が採用され得る。いくつかの場合では、新しい規格は古い規格と互換性をもたない。
本発明のさらに他の局面は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）パワーアンプバイアス回路に関する。パワーアンプは典型的に、入力信号を強めて入力信号より有意に大きい出力信号を作り出す能動素子である。多くのタイプのパワーアンプが存在し、パワーアンプを作り出す多くの方法が存在する。たとえば、いくつかのパワーアンプはヘテ
ロ接合バイポーラトランジスタ（ＨＢＴ）を使用して作り出され得る。多くのＨＢＴパワーアンプは、ダイオードスタックバイアス構成を使用する。このようないくつかの構成では、ダイオードスタックバイアス構成は、アンプの実質的な零入力電流の変化につながり得るデバイスベータ（device beta）に対する感度を示す。さらに、零入力電流の変化は
、性能パラメータに影響を与え得、製品歩留りを低下させ得る。
本発明のさらなる局面は、いくつかの半導体材料システムでは、単一の半導体ダイ上で異なるデバイス技術を組み合わせてハイブリッド構造を形成することが可能であるという理解に関する。たとえば、ある材料システムでは、単一の基板上でヘテロ接合バイポーラトランジスタ（ＨＢＴ）を電界効果トランジスタ（ＦＥＴ）と集積することが可能であり、これにより、ＢｉＦＥＴと呼ばれるものが作製される。ＲＦパワーアンプのようなデバイスは、設計の柔軟性を向上するようＢｉＦＥＴ技術を使用して作製され得る。結果として、ＨＢＴおよびＦＥＴを含むＢｉＦＥＴパワーアンプには、バイポーラトランジスタパワーアンプより低い基準電圧で動作するよう設計されるという利点がある。デバイス製造業者にとって特に関心のあることに、砒化ガリウム（ＧａＡｓ）ＨＢＴプロセスにＦＥＴを集積することにより形成され得るハイパワーＢｉＦＥＴアンプがある。しかしながら、ＧａＡｓＨＢＴプロセスにＦＥＴを集積する以前の試みで得られたのは、ｎ型ＦＥＴデバイスのみであった。
したがって、ｐ型ＦＥＴデバイスを含み、相補的なｎ型およびｐ型ＦＥＴデバイスを含んでもよいＢｉＦＥＴデバイス構造を得ることが望ましい。
また、本願明細書において開示される改善された技術のさらに他の局面は、信号の高調波成分の終端に関する。無線周波数（ＲＦ）用途のような相対的に高周波数用途では、望まれない信号反射および／またはノイズが発生し得る。このような望まれない信号反射および／またはノイズは、信号の基本周波数および／または信号の基本周波数の高調波のような他の周波数で発生し得る。信号反射および／またはノイズの影響を低減するために、インピーダンス整合が実施され得る。望まれない信号反射および／またはノイズを最小限にすることが有利である１つの例示的な用途は、パワーアンプシステムである。
電力付加効率（ＰＡＥ）は、パワーアンプを評価するための１つの測定基準である。さらにリニアリティは、パワーアンプを評価するための別の測定基準である。ＰＡＥおよび／またはリニアリティは、相手先商標製造会社（original equipment manufacturer（Ｏ
ＥＭ））のような顧客がどのパワーアンプを購入するべきかを決める測定基準になり得る。たとえば、あるレベルより下のＰＡＥを有するパワーアンプは、当該顧客の製品へのＰＡＥの影響により、顧客によって購入されない場合がある。ＰＡＥが低ければ、たとえば携帯電話のような電子デバイスの電池寿命を低減することになり得る。しかしながら、ＰＡＥの向上は、リニアリティに悪影響を与えることの代償として得られ得る。同様に、リニアリティを改善すると、ＰＡＥの減少が引き起され得る。同時に、顧客は高いリニアリティとおよび高いＰＡＥとを有するパワーアンプを望む。
パワーアンプの出力での負荷線は、ＰＡＥおよびリニアリティの両方に影響を与え得る。いくつかの従来のパワーアンプシステムは、パワーアンプ出力信号の基本周波数でのパワーアンプ出力のインピーダンスを整合し、さらに高調波終端を行なうよう負荷線を含んでいる。しかしながら、ＰＡＥおよびリニアリティの両方を最適化する態様で高調波の終端を含みつつ、パワーアンプ出力の基本周波数のインピーダンスを整合することは困難であると判明している。したがって、パワーアンプのリニアリティおよびＰＡＥの両方を改善する必要性が存在する。
ここで、本発明のさらに別の局面は、高性能無線周波数用途のための送信線に関する。
送信線は、たとえばパッケージング基板またはプリント回路基板（ＰＣＢ）上といった、さまざまな文脈において実現され得る。多層ラミネートＰＣＢまたはパッケージ基板は、無線周波数（ＲＦ）用途において広範囲に使用される。
パワーアンプ、低ノイズアンプ（ＬＮＡ）、ミキサー、電圧制御発振器（ＶＣＯ）、フィルタ、スイッチおよび全体のトランシーバといったＲＦ回路は、半導体技術を使用して実現されている。しかしながら、ＲＦモジュール（たとえばパワーアンプ、スイッチおよび／またはフィルタを含むＲＦフロントエンドモジュール）では、異なる半導体技術で異なるブロックが実現されるため、単一チップ集積化は実際的ではない場合がある。たとえばパワーアンプは、ＧａＡｓプロセスによって形成され得る一方、関連する制御および／またはバイアス回路網はＣＭＯＳプロセスによって形成され得る。
長い送信線および／または他のオンチップ受動素子が大きなチップエリアを使用し得る。その結果、マルチチップモジュール（ＭＣＭ）および／またはシステムインパッケージ（ＳｉＰ）アセンブリ技術が用いられ得、ＲＦモジュールにおいて低コスト、小さいサイズおよび／または高性能を達成する。ラミネート技術は、送信線がラミネート基板上で実現されるＭＣＭアセンブリのために使用され得る。このような送信線における導体損失は、ＭＣＭにおける要素のいずれの性能にも有意な影響を及ぼし得る。したがって、ラミネートめっき技術は、ＲＦ性能に著しく影響を与え得る。
ラミネート技術のコストは、性能および／またはアセンブリの必要性について選択材料によって決定され得る。送信線にＲＦ回路素子を接続するために金（Ａｕ）ワイヤーボンディングを使用するＲＦ ＳｉＰは、（たとえばＡｕがより厚いので）より損失が低くよ
り高価なＮｉＡｕまたはより損失が高くあまり高価でないＮｉＰｄＡｕといった、さまざまな異なる仕上げめっきを使用し得る。したがって、ＲＦ送信線のためのコスト効率の良い高性能技術について必要性が存在する。
さらに別の局面は、窒化タンタルで終端されるウェハ貫通ビアのための装置および方法に関する。ある実現例では、窒化タンタル（ＴａＮ）終端層が砒化ガリウム（ＧａＡｓ）ウェハの第１の側または表側上に形成され、金の導電層がＴａＮ終端層の上に形成される。その後、ウェハ貫通ビアが、ＧａＡｓウェハの第２の側または裏側へとエッチングされ、ＧａＡｓウェハおよびＴａＮ終端層の第１または内側部分を貫通するよう延在して金の導電層に達する。ある実現例では、ウェハ貫通ビアは、ニッケルバナジウム（ＮｉＶ）バリア層、金のシード層および銅層でめっきされる。ウェハ貫通ビアの形成の間、ＴａＮ終端層の第２の部分または外側部分は、金の導電層と銅層との間の界面を取り囲みＧａＡｓウェハへの銅の拡散を抑制するように維持および構成される。
ＴａＮで終端されるウェハ貫通ビアは、窒化珪素の終端とスパッタリングされたバリア層とを使用するスキームと比較して、金属接着の改善および銅マイグレーションの低減を提供することができる。更に、ウェハ貫通ビアを終端するのにＴａＮ終端層を使用するある実現例では、作製を変更することなく、または、ＧａＡｓウェハの表側上に形成されるトランジスタ構造に関連付けられるリソグラフィマスクを変更することなく、ウェハ貫通ビアの場所または位置が移動されることが可能になり得る。トランジスタに関連付けられるリソグラフィマスクを変更することなくウェハ貫通ビアを移動可能に構成することにより、設計の柔軟性が高められ得、ならびに／または、ウェハ貫通ビアを含む集積回路の設計の増加する修正もしくはテープアウトに関連付けられる時間およびコストが低減され得る。
上記に加えて、本開示のさらに別の局面は、パッケージ半導体構造に関し、より特定的には、無線周波数（ＲＦ）アイソレーションおよび／または電磁放射を提供する構造に関
する。
パッケージ半導体コンポーネントは、パッケージ内に集積シールド技術を含み得る。「ファラデー遮蔽」と称され得るシールドを形成するために、上部導電層がビアによって底部導電層に電気的に接続され得る。たとえば、底部導電層は、接地平面であり得、ビアは上部導電層を接地に接続し得る。ビアは、上部導電層と底部導電層との間の電気的接続を提供し得るとともに、それ自体、シールドの一部として機能し得る。しかしながら、ビアは当該パッケージにおいて有意な量の面積を使用し得る。同時に、ビアはシールドの接地接続の強さに影響を与え得る。
上記に加えてさらに、この発明の付加的な局面は、半導体デバイスパッケージに関し、より特定的には、半導体デバイスのための電磁および／または無線干渉シールドに関する。
適切なデバイス性能を維持するために、無線周波数（ＲＦ）通信システムにおいて、他のＲＦデバイスによって生成される電磁（無線周波数）干渉（ＥＭＩ）からＲＦデバイスを隔離する一般的な必要性が存在する。同様に、ＲＦデバイスは一般に、環境から受けるまたは環境に送られる電磁干渉から隔離される必要がある。
このような電磁干渉からＲＦデバイスを隔離する従来の方法は、典型的に「缶」と称される接地された金属筐体でＲＦデバイスを覆うことである。しかしながら、このソリューションは高価であり、設計の柔軟性を欠く。さらに、金属缶はプリント回路基板上のデバイス実装面積に有意なサイズを加え得、さらにプリント回路基板に重量を加え得る。
本願明細書のさまざまな以下のセクションにおいてさらに詳細に記載される機能、属性または特性の１つ以上を実現することによって、パワーアンプシステムにおいて望ましいリニアリティおよびＰＡＥが達成され得る。さらに、以下の開示に記載される１つ以上の機能をパワーアンプシステムにおいて実現することにより、パワーアンプが評価される望ましいＦＯＭおよび／または他の測定基準が達成され得る。本願明細書のいくつかの機能は、例示的な目的のためにパワーアンプモジュールに関して記載されるが、当業者であれば、本願明細書において記載される原理および利点は、パワーアンプダイ、パワーアンプダイとともに使用される基板、パワーアンプを含む無線通信デバイス、および如何なる類似技術における当業者にも明白である任意および全ての他の用途といった、パワーアンプシステムの他の部分に適用することができるということを理解するであろう。
概要
Ｉ．イントロダクション
パワーアンプは、相対的に低い電力を有する無線周波数（ＲＦ）信号の電力を増強し得る。その後、増強されたＲＦ信号は、送信機のアンテナを駆動するようなさまざまな目的に使用され得る。
パワーアンプはさまざまなＲＦワイヤレス通信デバイスにおいて使用され得る。一例として、パワーアンプは送信のためにＲＦ信号を増幅するために携帯電話に含まれ得る。たとえば、グローバルシステム・フォー・モバイルコミュニケーションズ（Global System for Mobile Communications（ＧＳＭ（登録商標））、符号分割多重アクセス（code division multiple access（ＣＤＭＡ））、および広帯域符号分割多重アクセス（wideband code division multiple access（Ｗ−ＣＤＭＡ））システムにおいて見られるような時分割多重アクセス（time division multiple access（ＴＤＭＡ））アーキテクチャを有す
る携帯電話において、パワーアンプは、ＲＦ信号を増幅するために使用され得る。
電力付加効率（ＰＡＥ）は、パワーアンプを評価するための１つの測定基準である。リニアリティは、パワーアンプを評価するための別の測定基準である。ＰＡＥおよび／またはリニアリティは、顧客がどのパワーアンプを購入するか決める測定基準であり得る。たとえば、あるレベルより下のＰＡＥを有するパワーアンプは、顧客の製品へのＰＡＥの影響により、顧客によって購入されない場合がある。ＰＡＥが低ければ、たとえば携帯電話のようなモバイルデバイスの電池寿命を低減することになり得る。リニアリティはたとえば、隣接チャンネル電力比（ＡＣＰＲ）および／または代替チャンネル電力比（ＡＣＰＲ２）によって測定され得る。高いＰＡＥおよび高いリニアリティを同時に達成するのは困難であり得る。しかしながら、顧客は典型的に高いＰＡＥと高リニアリティとを望む。性能指数（ＦＯＭ）は、ＰＡＥおよびリニアリティの両方を反映し得る１つの測定基準である。
ＩＩ．ワイヤーボンドパッドシステムおよび関連する方法
ニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）表面めっき材料をＲＦＩＣ製品に使用することによってＲＦＩＣパッケージングのコストを低減するようシステムおよび方法が開示される。コストを低減するために、Ｎｉ／Ｐｄ／Ａｕ表面めっきにおける金層は、Ｎｉ／Ａｕ表面めっきにおける金層より薄い。しかしながら、Ｎｉ／Ｐｄ／Ａｕは、パラジウムおよび金層が薄いこととニッケルの強磁性とにより、Ｎｉ／Ａｕよりはるかに高い無線周波数シート抵抗を有する。これは、実効電流シート厚さの低減と、ＲＦ信号について密集する電流の増加とに寄与し、いくつかの実施形態では、Ｎｉ／Ｐｄ／Ａｕめっき表面を通って伝わるＲＦ信号についてＲＦ損失が、Ｎｉ／Ａｕめっき表面を通って伝わるＲＦ信号について発見されるよりも大きくなる。これらの損失は、製品性能および歩留りに影響を与え得る。
ＲＦＩＣのためのより低コストのＮｉ／Ｐｄ／Ａｕ表面めっきに関連付けられるＲＦ損失を低減するために、さらに別のシステムおよび方法が開示される。設計レイアウトのいくつかの実施形態において、ワイヤーボンディングエリアにおけるＲＦ線／トレース表面、縁部および側壁は、めっき処理に対して開放されており、したがって、Ｎｉ／Ｐｄ／Ａｕ表面仕上げによりめっきされる。めっきされたワイヤーボンディングエリアを通って伝わるＲＦ電流に対する表皮効果および渦電流効果により、ＲＦ電流の大部分は、めっきされたワイヤーボンディングエリアのトレース縁部および側壁上を流れている。ＲＦ電流の大部分がトレース縁部および側壁上を流れているので、トレース縁部および側壁にめっきすることはＲＦ損失にさらに寄与することになる。ＲＦ損失を低減するために、いくつかの実施形態は、はんだマスクを再構成して、トレース縁部および側壁がＮｉ／Ｐｄ／Ａｕ表面仕上げによってめっきされないようにワイヤーボンディングエリアにおいてトレース縁部および側壁を覆う。ワイヤーボンディングエリアの周りのＮｉ／Ｐｄ／Ａｕめっきがない銅トレース縁部および側壁は、Ｎｉ／Ｐｄ／Ａｕワイヤーボンドパッドの周りにＲＦ電流のための低い抵抗性のパスを提供し、したがって、ＲＦＩＣ基板のＮｉ／Ｐｄ／Ａｕ表面めっきに関連付けられるＲＦ信号損失を低減する。
ある実施形態は、無線周波数集積回路（ＲＦＩＣ）モジュールを作製する方法に関し、当該方法は、少なくとも１つの銅トレースを有する基板を提供することを含み、当該銅トレースはワイヤーボンディング面を有する。上記方法はさらに、銅トレースのボンディング面の直上に、ワイヤーボンディングパッドのためのはんだマスク開口部を形成することを含み、当該ワイヤーボンディングパッドは少なくとも１つの縁部および少なくとも１つの側壁を有する。上記方法はさらに、ワイヤーボンディングパッドの少なくとも１つの縁部および少なくとも１つの側壁の直上に、はんだマスクを形成することと、ニッケル／パラジウム／金ワイヤーボンディングパッドを形成するよう、ニッケル層で銅トレースにめっきし、パラジウム層でニッケル層にめっきし、金層でパラジウム層にめっきすることとを含む。ニッケル／パラジウム／金ワイヤーボンディングパッドは、ニッケル層、パラジ
ウム層および金層がない少なくとも１つの縁部および少なくとも１つの側壁を有する。
多くの実施形態に従うと、当該開示は、無線周波数集積回路（ＲＦＩＣ）モジュールのためのワイヤーボンディングパッドに関する。ワイヤーボンディングパッドは、銅トレースのワイヤーボンディング面の上にめっきされたニッケル層を含み、銅トレースは、ＲＦＩＣモジュールの基板の上面上に形成される。ワイヤーボンディングパッドはさらに、ニッケル層の上にめっきされたパラジウム層と、パラジウム層の上にめっきされた金層とを含む。ワイヤーボンディングパッドは、ワイヤーボンドエリアと、ワイヤーボンドエリアに隣接している少なくとも１つの縁部と、少なくとも１つの縁部に隣接している少なくとも１つの側壁とを有し、少なくとも１つの縁部および少なくとも１つの側壁にはニッケル層、パラジウム層および金層が存在しない。
さまざまな実施形態に従うと、無線周波数集積回路（ＲＦＩＣ）モジュールを作製するための装置は、少なくとも１つの銅トレースを有する基板を提供するための手段を含み、銅トレースはワイヤーボンディング面を有し、上記装置はさらに、ワイヤーボンディングパッドのためのはんだマスク開口部を銅トレースのボンディング面の直上に形成するための手段を含み、ワイヤーボンディングパッドは少なくとも１つの縁部および少なくとも１つの側壁を有する。上記装置はさらに、ワイヤーボンディングパッドの少なくとも１つの縁部および少なくとも１つの側壁の直上にはんだマスクを形成するための手段と、ニッケル／パラジウム／金ワイヤーボンディングパッドを形成するよう、ニッケル層で銅トレースにめっきするための手段と、パラジウム層でニッケル層にめっきするための手段と、金層でパラジウム層にめっきするための手段とを含む。ニッケル／パラジウム／金ワイヤーボンディングパッドは、ニッケル層、パラジウム層および金層が存在しない少なくとも１つの縁部および少なくとも１つの側壁を有する。
開示を要約する目的のために、本発明のある局面、利点および新規な特徴が本願明細書において記載された。必ずしもすべてのこのような利点が本発明の任意の特定の実施形態に従って達成されなくてもよいということが理解されるべきである。したがって本発明は、本願明細書において教示または示唆され得る他の利点を必ずしも達成することなく、本願明細書において教示される１つの利点または利点の群を達成または最適化する態様で実施または実行されてもよい。
ＩＩＩ．高ＲＦ損失のめっきの影響を低減するための装置および方法
ニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）の表面めっき材料をＲＦＩＣ製品に使用することによってＲＦＩＣパッケージングのコストを低減するようシステムおよび方法が開示される。コストを低減するために、Ｎｉ／Ｐｄ／Ａｕ表面めっきにおける金層は、Ｎｉ／Ａｕ表面めっきにおける金層より薄い。しかしながら、Ｎｉ／Ｐｄ／Ａｕは、パラジウムおよび金層が薄いこととニッケルの強磁性とにより、Ｎｉ／Ａｕよりはるかに高い無線周波数シート抵抗を有する。これは、実効電流シート厚さの低減と、ＲＦ信号について密集する電流の増加とに寄与し、いくつかの実施形態では、Ｎｉ／Ｐｄ／Ａｕめっき表面を通って伝わるＲＦ信号についてＲＦ損失が、Ｎｉ／Ａｕめっき表面を通って伝わるＲＦ信号について発見されるよりも大きくなる。これらの損失は、製品性能および歩留りに影響を与え得る。
ＲＦＩＣのためのより低コストのＮｉ／Ｐｄ／Ａｕ表面めっきに関連付けられるＲＦ損失を低減するために、さらに別のシステムおよび方法が開示される。設計レイアウトのいくつかの実施形態において、ワイヤーボンディングエリアにおけるＲＦ線／トレース表面、縁部および側壁は、めっき処理に対して開放されており、したがって、Ｎｉ／Ｐｄ／Ａｕ表面仕上げによりめっきされる。めっきされたワイヤーボンディングエリアを通って伝わるＲＦ電流に対する表皮効果および渦電流効果により、ＲＦ電流の大部分は、めっきさ
れたワイヤーボンディングエリアのトレース縁部および側壁上を流れている。ＲＦ電流の大部分がトレース縁部および側壁上を流れているので、トレース縁部および側壁にめっきすることはＲＦ損失にさらに寄与することになる。ＲＦ損失を低減するために、いくつかの実施形態は、はんだマスクを再構成して、トレース縁部および側壁がＮｉ／Ｐｄ／Ａｕ表面仕上げによってめっきされないようにワイヤーボンディングエリアにおいてトレース縁部および側壁を覆う。ワイヤーボンディングエリアの周りのＮｉ／Ｐｄ／Ａｕめっきがない銅トレース縁部および側壁は、Ｎｉ／Ｐｄ／Ａｕワイヤーボンドパッドの周りにＲＦ電流のための低い抵抗性のパスを提供し、したがって、ＲＦＩＣ基板のＮｉ／Ｐｄ／Ａｕ表面めっきに関連付けられるＲＦ信号損失を低減する。
さらに、ＲＦＩＣのオンダイキャパシタ、抵抗器、インダクタまたは他の受動デバイスの高いＲＦ損失のボンディングパッドに関連付けられるＲＦ損失を低減するようシステムおよび方法が開示される。いくつかの実施形態において、ＲＦＩＣはオンダイキャパシタ、抵抗器、インダクタまたは他の受動デバイスを含む。キャパシタまたは受動デバイスは、ＲＦ電流を伝える銅トレースにボンディングされる。たとえばＮｉ／Ｐｄ／Ａｕボンディングパッドのような高いＲＦ損失のボンディングパッドがＲＦＩＣモジュールの回路トレースに受動デバイスを接続するために使用される場合、高いＲＦ損失のボンディングパッドは、ＲＦ電流が当該ボンディングパッドを通って流れる際に、ＲＦ信号損失を作り出す。ＲＦＩＣのＲＦ信号出力に対してＲＦ上部トレースにオンダイキャパシタ、抵抗器、インダクタまたは他の受動デバイスを配置することにより、オンダイ受動デバイスのボンディングパッドに関連付けられるＲＦ損失が低減される。
ある実施形態において、信号損失を低減するように構成される電子回路モジュールが開示される。当該モジュールは、出力信号と、それに関連付けられる電流とを有する電子回路デバイスを含む。電子回路デバイスは、第１のリードと、第２のリードと、オンダイ（on-die）受動コンポーネントを有する集積回路ダイとを含む。電子回路モジュールは、電流を伝導するためのトレースを含む基板をさらに含む。トレースは、第１のリードに電気的に接続される上部信号パス上の第１のボンディングパッドと、第２のリードに電気的に接続される下部信号パス上の第２のボンディングパッドとを有する。電子回路デバイスは、オンダイ受動コンポーネントが第１のリードに電気的に接続するとともに出力信号が第２のリードに電気的に接続するように構成される。これにより、電流が第１のボンディングパッドから離れるように方向付けされる。ある実施形態において、電子回路モジュールは無線周波数集積回路モジュールであり、信号損失は無線周波数信号損失である。別の実施形態において、電子回路デバイスは無線周波数電子回路デバイスであり、出力信号は無線周波数出力信号であり、電流は無線周波数電流である。
多くの実施形態に従うと、電子回路デバイスは信号損失を低減するように構成される。当該デバイスは、オンダイ受動コンポーネントを有する集積回路ダイと、関連付けられる電流を有する出力信号と、基板上のトレースの上部信号パス上に配置される第１のボンディングパッドに電気的に接続される第１のリードと、トレース上の下部信号パスに配置される第２のボンディングパッドに電気的に接続される第２のリードとを含む。電子回路デバイスは、オンダイ受動コンポーネントが第１のリードに電気的に接続するとともに出力信号が第２のリードに電気的に接続するように構成される。これにより、電流が第１のボンディングパッドから離れるように方向付けされる。
さまざまな実施形態に従って、電子回路モジュールにおいて信号損失を低減するための方法が開示される。上記方法は、オンダイ受動コンポーネントを有する集積回路ダイを含む電子回路デバイスを作製することと、電子回路デバイスからの出力信号を生成することとを含む。出力信号は、関連付けられる電流を有する。上記方法はさらに、電子回路デバイス上に第１のリードおよび第２のリードを形成することと、基板上に第１のボンディン
グパッドおよび第２のボンディングパッドを形成することと、第１のボンディングパッドと第２のボンディングパッドとの間で電流を伝導する導電パスを提供するよう基板上にトレースを形成することとを含む。トレースは、第１のボンディングパッドに関連付けられる上部信号パスと、第２のボンディングパッドに関連付けられる下部信号パスとを有する。上記方法はさらに、第１のボンディングパッドに第１のリードを電気的に接続することと、第２のボンディングパッドに第２のリードを電気的に接続することと、オンダイ受動コンポーネントが第１のリードに電気的に接続するとともに出力信号が第２のリードに電気的に接続するように電子回路デバイスを構成することとを含む。これにより、電流が第１のボンディングパッドから離れるように方向付けされる。
ある実施形態において、電子回路モジュールにおける信号損失を低減するための装置が開示される。上記装置は、オンダイ受動コンポーネントを有する集積回路ダイを含む電子回路デバイスを作製するための手段と、電子回路デバイスからの出力信号を生成するための手段とを含む。出力信号は、関連付けられる電流を有する。上記装置はさらに、電子回路デバイス上に第１のリードおよび第２のリードを形成するための手段と、基板上に第１のボンディングパッドおよび第２のボンディングパッドを形成するための手段と、第１のボンディングパッドと第２のボンディングパッドとの間で電流を伝導する導電パスを提供するよう、基板上にトレースを形成するための手段とを含む。トレースは、第１のボンディングパッドに関連付けられる上部信号パスと、第２のボンディングパッドに関連付けられる下部信号パスとを有する。上記装置はさらに、第１のボンディングパッドに第１のリードを電気的に接続するための手段と、第２のボンディングパッドに第２のリードを電気的に接続するための手段と、オンダイ受動コンポーネントが第１のリードに電気的に接続するとともに出力信号が第２のリードに電気的に接続するように電子回路デバイスを構成するための手段とを含む。これにより、電流が第１のボンディングパッドから離れるように方向付けされる。
開示を要約する目的のために、本発明のある局面、利点および新規な特徴が本願明細書において記載された。必ずしもすべてのこのような利点が本発明の任意の特定の実施形態に従って達成されなくてもよいということが理解されるべきである。したがって本発明は、本願明細書において教示または示唆され得る他の利点を必ずしも達成することなく、本願明細書において教示される１つの利点または利点の群を達成または最適化する態様で実施または実行されてもよい。
ＩＶ．勾配を有するコレクタを有するバイポーラトランジスタ
請求項に記載されるイノベーションは各々いくつかの局面を有し、当該局面のいずれもその望ましい属性について単独で原因となることはない。この発明の範囲を限定することなく、いくつかの顕著な特徴がここで簡潔に議論される。
この開示の１つの局面は、コレクタ、コレクタの上に配置されるベースおよびエミッタを含むバイポーラトランジスタである。コレクタは、ベースに当接する第１のコレクタ領域において、少なくとも約３×１０１６ｃｍ−３のドーピング濃度を有する。コレクタはさらに、第１のコレクタ領域の下に他のコレクタ領域を有する。当該他のコレクタ領域は、ドーピング濃度が第１のコレクタ領域から離れるにつれて増加する少なくとも１つの勾配を含む。
ある実施形態において、他のコレクタ領域は、第１の勾配と、第１の勾配においてとは異なった割合でドーピング濃度がベースから離れるにつれて増加する第２の勾配とを含む。これらの実施形態のうちのいくつかに従うと、バイポーラトランジスタは、約８３３ＭＨｚを中心とする周波数帯内の周波数で少なくとも約２９ｄＢｍのゲインを有し得る。多くの実施形態に従うと、バイポーラトランジスタの第２の勾配は、同じ電流密度で、第２
の勾配のない同じトランジスタと比較して、バイポーラトランジスタのＢｖＣＥＸを増加するように構成され得る。さまざまな実施形態において、第１の勾配におけるドーピング濃度は、第１のコレクタ領域のドーピング濃度より約１桁小さいドーピング濃度から第１のコレクタ領域のドーピング濃度未満までの勾配がある。これらの実施形態のうちのいくつかに従うと、第２の勾配におけるドーピング濃度は、第１の勾配におけるほぼ最大のドーピング濃度から第２の勾配の下のサブコレクタのドーピング濃度よりも少なくとも約１桁小さいドーピング濃度までの勾配がある。いくつかの実施形態において、第１の勾配は、第１のコレクタ領域に隣接するとともに第１のコレクタ領域の厚さの約２倍より大きい厚さを有する第２のコレクタ領域にわたる。ある実施形態に従うと、第２の勾配は、第１のコレクタ領域の厚さより大きく第２のコレクタ領域の厚さより小さい厚さを有する第３のコレクタ領域にわたる。さまざまな実施形態において、コレクタは本質的に、第１のコレクタ領域、第２のコレクタ領域および第３のコレクタ領域からなる。いくつかの実施形態に従うと、バイポーラトランジスタはさらに、コレクタの下にサブコレクタを含む。ある実施形態に従うと、第１の勾配は第２の勾配と境界を接しており、ドーピング濃度は、第１の勾配と第２の勾配との境界の両側上でほぼ同じである。
ある実施形態において、第１のコレクタ領域の厚さは約１０００Å〜２０００Åの範囲から選択される。これらの実施形態のうちのいくつかに従うと、第１のコレクタ領域のドーピング濃度は、約３×１０１６ｃｍ−３〜９×１０１６ｃｍ−３の範囲から選択される。
多くの実施形態に従うと、第１のコレクタ領域のドーピング濃度は、少なくとも約６×１０１６ｃｍ−３である。
いくつかの実施形態に従うと、ベースは約１４００Å未満の厚さを有する。これらの実施形態のうちのいくつかにおいて、ベースは、約３．５×１０１９ｃｍ−３〜７×１０１９ｃｍ−３の範囲から選択されるドーピング濃度を有する。
多くの実施形態において、バイポーラトランジスタはヘテロ接合バイポーラトランジスタ（ＨＢＴ）である。
いくつかの実施形態によれば、バイポーラトランジスタはＧａＡｓトランジスタである。
この開示の別の局面はバイポーラトランジスタを含むパワーアンプモジュールである。バイポーラトランジスタはコレクタ、ベースおよびエミッタを有する。ベースとの接合部でのコレクタのドーピング濃度は、パワーアンプが約６５ｄＢｃ以下の代替チャンネル電力比（ＡＣＰＲ２）を有するようなドーピング濃度である。さらに、コレクタは少なくとも、ドーピング濃度がベースから離れるにつれて増加する第１の勾配を有する。
ある実施形態に従うと、ＡＣＰＲ２は、約８３３ＭＨｚを中心にする周波数帯内でパワーアンプが動作する場合、約６５ｄＢｃ以下である。
多くの実施形態において、コレクタはさらに、第１の勾配よりベースから離れた第２の勾配を含む。いくつかの実施形態に従うと、第２の勾配は、同じ電流密度で、第２の勾配のない同じトランジスタと比較してバイポーラトランジスタのＢｖＣＥＸを増加するように構成される。
多くの実施形態に従うと、ベースとの接合部でのコレクタにおけるドーピング濃度は、少なくとも約３×１０１６ｃｍ−３である。
ある実施形態において、コレクタは、ベースに当接し、少なくとも約３×１０１６ｃｍ−３の実質的に平坦なドーピング濃度と約１０００Å〜２０００Åの範囲から選択される厚さとを有する第１の領域を含む。これらの実施形態のうちのいくつかに従うと、コレクタの第１の領域におけるドーピング濃度は、約３×１０１６ｃｍ−３〜９×１０１６ｃｍ−３の範囲において選択される。
この開示のさらなる局面は、コレクタ、コレクタに当接するベースおよびエミッタを有するバイポーラトランジスタを含むパワーアンプダイである。コレクタは、ベースとの接合部において、少なくとも約３×１０１６ｃｍ−３のドーピング濃度を有する。さらに、コレクタは少なくとも、ドーピング濃度がベースから離れるにつれて増加する第１の勾配を有する。
この開示の別の局面は、アンテナ、電池およびパワーアンプを含むモバイルデバイスである。パワーアンプは、コレクタ、ベースおよびエミッタを有するヘテロ接合バイポーラトランジスタを含む。コレクタは、ベースに当接し、少なくとも約３×１０１６ｃｍ−３の第１のドーピング濃度を有する第１のコレクタ領域を含む。コレクタはさらに、第１のコレクタ領域に隣接し、ドーピング濃度がベースから離れるにつれて増加する第１の勾配を有する第２のコレクタ領域を含む。コレクタはさらに、第２のコレクタ領域に隣接し、ドーピング濃度が第１の勾配とは異なる割合でベースから離れるにつれて増加する第２の勾配を有する第３のコレクタ領域を含む。第１のドーピング濃度、第１の勾配および第２の勾配は、パワーアンプのリニアリティを改善するように構成される。
この開示のさらに別の局面はバイポーラトランジスタを形成する方法である。当該方法は、サブコレクタを形成することと、サブコレクタから離れるにつれて減少するドーピング濃度を有する少なくとも１つの勾配を有するコレクタ領域を形成することと、バイポーラトランジスタのベースに隣接、当接し、ベースとの界面で少なくとも約３×１０１６ｃｍ−３のドーピング濃度を有する異なるコレクタ領域を形成することとを含む。
開示を要約する目的のために、本発明のある局面、利点および新規な特徴が本願明細書において記載された。必ずしもすべてのこのような利点が本発明の任意の特定の実施形態に従って達成されなくてもよいということが理解されるべきである。したがって本発明は、本願明細書において教示または示唆され得る他の利点を必ずしも達成することなく、本願明細書において教示される１つの利点または利点の群を達成または最適化する態様で実施または実行されてもよい。
Ｖ．３モードの入力／出力インターフェイスを有するデュアルモードパワーアンプ制御
この発明のいくつかの実施形態に従うと、本開示のこの局面は、単一のデジタル制御インターフェイスダイ内において、無線周波数フロントエンド（radio frequency front end（ＲＦＦＥ））シリアルインターフェイスと、汎用入力／出力（ＧＰＩＯ）インターフ
ェイスとの両方を提供するために使用され得るデュアルモード制御インターフェイスに関する。ある実施形態では、デュアルモード制御インターフェイスまたはデジタル制御インターフェイスは、パワーアンプと通信し得る。さらに、デュアルモード制御インターフェイスは、パワーアンプのモードをセットするために使用され得る。
ある実施形態に従うと、デュアルモード制御インターフェイスは、ＲＦＦＥシリアルインターフェイスを提供するように構成されるＲＦＦＥコアを含む。さらに、デュアルモード制御インターフェイスは、ＶＩＯ信号を受け取るように構成される電圧入力／出力（ＶＩＯ）ピンを含む。このＶＩＯ信号は、アクティブ状態およびインアクティブ状態のうちの１つにＲＦＦＥコアの動作モードがセットされるかどうかを決定する。ＲＦＦＥコアが
インアクティブ状態にセットされる場合、デュアルモード制御インターフェイスは汎用入力／出力（ＧＰＩＯ）インターフェイスを提供するように構成される。さらに、デュアルモード制御インターフェイスは、イネーブルレベルシフタおよびモードレベルシフタにイネーブル信号およびモード信号をそれぞれ提供するように構成される組合せ論理ブロックを含む。さらに、デュアルモード制御インターフェイスは、ＶＩＯ信号に基づいて、イネーブルレベルシフタおよびモードレベルシフタにそれぞれ提供するべきイネーブル信号およびモード信号を選択するように構成されるパワーオンリセットを含む。
いくつかの実現例の場合、デュアルモードインターフェイスは、ＲＦＦＥコアがアクティブ状態にセットされる場合にはＲＦＦＥコアにクロック信号を提供し、ＲＦＦＥコアがインアクティブ状態にセットされる場合には組合せ論理ブロックにモード信号を提供する構成されるクロック／モードピンを含む。さらに、デュアルモードインターフェイスは、ＲＦＦＥコアがアクティブ状態にセットされる場合にＲＦＦＥコアにデータ信号を提供し、ＲＦＦＥコアがインアクティブ状態にセットされる場合に組合せ論理ブロックにイネーブル信号を提供するように構成されるデータ／イネーブルピンを含む。
いくつかの変形例において、データ／イネーブルピンはさらにＲＦＦＥコアにアドレス信号を提供するように構成され、アドレス信号はＲＦＦＥコアのレジスタに関連付けられる。
本願明細書のいくつかの他の関連する実施形態に従うと、デュアルモードインターフェイスは複数のレベルシフタを含む。複数のレベルシフタの各レベルシフタはＲＦＦＥコアからレジスタ信号を受け取るように構成され得る。レジスタ信号は、ＲＦＦＥコアに関連付けられる複数のレジスタのうちの１つに格納される値に関連付けられ得る。
ＶＩ．プロセスで補償されたＨＢＴパワーアンプバイアス回路および関連する方法
本発明のこの局面に関するいくつかの実現例において、本開示は、ベータのようなダイ依存パラメータを効果的に感知するようアンプダイ上の受動デバイスを利用し、かつ、零入力電流変化のような関連付けられる効果を補償して性能を改善および／または製品の部分間の変化を低減するパワーアンプ（ＰＡ）構成に関する。そのいくつかの実施形態では、このようなＰＡ構成は、シリコンバイアスダイおよびＨＢＴアンプダイを含み得る。従来、シリコンダイは、ＰＡダイのための基準電流を生成しており、当該基準電流は、ＰＡダイの温度に関して実質的に一定であり、本質的に離散的抵抗器の公差だけのみ変化する。
本発明のいくつかの実現例では、このような離散的基準抵抗器は、ＨＢＴダイ上の集積された抵抗器と置換され得る。そのいくつかの実施形態では、この集積された抵抗器は、ＨＢＴデバイスのベース材料を用いて形成され得、プロセスベータに追随するシート抵抗特性を示し得る。そのような抵抗に基づいて、基準電流は、ベータに追随し、ベータに対する「ダイオードスタック」の感度をキャンセルまたは低減するように構成され得る。
それに関連する他の実施形態において、前述のベース抵抗器（Ｒｂ）タイプは、基準抵抗器の両端に加えられる電圧が環境温度とともに増加するようにシリコン制御ダイ内のバイアス生成回路網によって補償され得る高温係数を与えるように構成され得る。アンプに与えられる得られた基準電流は、選択された範囲の環境温度にわたって実質的に一定であり得、実質的にＨＢＴプロセスベータに追随し得る。
ＶＩＩ．ＨＢＴおよびＦＥＴを有する構造のためのデバイスおよび方法
半導体構造の実施形態は、基板の上に位置し半導体材料を含むコレクタ層を含むヘテロ接合バイポーラトランジスタ（ＨＢＴ）と、基板の上に位置する電界効果トランジスタ（
ＦＥＴ）とを含み、当該ＦＥＴは、ＨＢＴのコレクタ層を形成する半導体材料に形成されるチャンネルを含む。
本発明のこの局面のいくつかの実施形態において、ＨＢＴのコレクタ層およびＦＥＴのチャンネルを形成する半導体材料は、ｐ型の砒化ガリウムを含み得る。いくつかの実施形態において、半導体構造はさらに、ＨＢＴのコレクタ層およびＦＥＴのチャンネルの上に位置するエッチストップ層セグメントを含み得る。いくつかの実施形態において、このようなエッチストップ層は、インジウム砒化ガリウム（ＩｎＧａＡｓ）またはインジウムりん化ガリウム（ＩｎＧａＰ）を含み得、１０ナノメートル（ｎｍ）と１５ｎｍとの間の厚さ範囲を有し得る。他の厚さ範囲も実現され得る。いくつかの実施形態において、このようなエッチストップ層は、たとえばＦＥＴのチャンネル層に対してエッチング選択性を有する任意の材料を含み得る。そのような材料は、前述の例示的な材料のＩｎＧａＡｓまたはＩｎＧａＰと同様の結果を達成するよう、適切な厚さでまたは適切な厚さの範囲内で実現され得る。
本願明細書の他の実施形態に従うと、本開示は、基板の上に位置するコレクタ層と、基板の上に位置するエミッタ層とを含むヘテロ接合バイポーラトランジスタ（ＨＢＴ）を有する半導体構造に関する。コレクタ層は第１の導電型（Ｐ）の第１の半導体材料を含み、エミッタ層は、第２の導電型（Ｎ）の第２の半導体材料を含む。半導体構造は、基板の上に位置する第１の電界効果トランジスタ（ＦＥＴ）をさらに含む。第１のＦＥＴは、ＨＢＴのコレクタ層を形成する第１の半導体材料に形成されるチャンネルを含む。半導体構造は、基板の上に位置する第２の電界効果トランジスタ（ＦＥＴ）をさらに含む。第２のＦＥＴは、ＨＢＴのエミッタ層を形成する第２の半導体材料に形成されるチャンネルを含む。
本願明細書のいくつかの実施形態において、ＨＢＴのコレクタ層および第１のＦＥＴのチャンネルを形成する第１の半導体材料はｐ型の砒化ガリウムを含み得、ＨＢＴのエミッタ層および第２のＦＥＴのチャンネルを形成する第２の半導体材料はｎ型砒化ガリウムを含み得る。いくつかの実施形態において、半導体構造はさらに、ＨＢＴのコレクタ層および第１のＦＥＴのチャンネルの上に位置する第１のエッチストップ層セグメントと、ＨＢＴのエミッタ層および第２のＦＥＴのチャンネルの上に位置する第２のエッチストップ層セグメントとを含み得る。第１のエッチストップ層セグメントおよび第２のエッチストップ層セグメントは、インジウム砒化ガリウム（ＩｎＧａＡｓ）またはインジウムりん化ガリウム（ＩｎＧａＰ）を含み得、１０ナノメートル（ｎｍ）と１５ｎｍとの間の厚さ範囲を有し得る。他の厚さ範囲も実現され得る。いくつかの実施形態において、このようなエッチストップ層は、たとえば第１および第２のＦＥＴのチャンネル層に対してエッチング選択性を有する任意の材料を含み得る。そのような材料は、前述の例示的な材料のＩｎＧａＡｓまたはＩｎＧａＰと同様の結果を達成するよう、適切な厚さでまたは適切な厚さの範囲内で実現され得る。
多くの実現例において、本開示は、基板の上に位置するコレクタ層と、基板の上に位置するエミッタ層とを含むヘテロ接合バイポーラトランジスタ（ＨＢＴ）を形成することを含む方法に関する。コレクタ層は第１の導電型（Ｐ）の第１の半導体材料を含み、エミッタ層は、第２の導電型（Ｎ）の第２の半導体材料を含む。上記方法は、基板の上に第１の電界効果トランジスタ（ＦＥＴ）を形成することをさらに含む。第１のＦＥＴは、ＨＢＴのコレクタ層を形成する第１の半導体材料に形成されるチャンネルを含む。上記方法は、基板の上に第２の電界効果トランジスタ（ＦＥＴ）を形成することをさらに含む。第２のＦＥＴは、ＨＢＴのエミッタ層を形成する第２の半導体材料に形成されるチャンネルを含む。
いくつかの実現例において、ＨＢＴのコレクタ層および第１のＦＥＴのチャンネルを形成する第１の半導体材料はｐ型の砒化ガリウムを含み得、ＨＢＴのエミッタ層および第２のＦＥＴのチャンネルを形成する第２の半導体材料はｎ型砒化ガリウムを含み得る。いくつかの実現例において、上記方法はさらに、ＨＢＴのコレクタ層および第１のＦＥＴのチャンネルの上に第１のエッチストップ層セグメントを形成することと、ＨＢＴのエミッタ層および第２のＦＥＴのチャンネルの上に第２のエッチストップ層セグメントを形成することとを含み得る。第１のエッチストップ層セグメントおよび第２のエッチストップ層セグメントは、インジウム砒化ガリウム（ＩｎＧａＡｓ）またはインジウムりん化ガリウム（ＩｎＧａＰ）を含み得、１０ナノメートル（ｎｍ）と１５ｎｍとの間の厚さ範囲を有し得る。
いくつかの実現例に従うと、本開示は、基板の上に位置するコレクタ層を含むヘテロ接合バイポーラトランジスタ（ＨＢＴ）を形成することを含む方法に関する。コレクタ層は半導体材料を含む。上記方法は、基板の上に位置する電界効果トランジスタ（ＦＥＴ）を形成することをさらに含む。当該ＦＥＴは、ＨＢＴのコレクタ層を形成する半導体材料に形成されるチャンネルを含む。
いくつかの実現例において、ＨＢＴのコレクタ層およびＦＥＴのチャンネルを形成する半導体材料は、ｐ型の砒化ガリウムを含み得る。いくつかの実現例において、上記方法はさらに、ＨＢＴのコレクタ層およびＦＥＴのチャンネルの上に位置するエッチストップ層セグメントを形成することを含み得る。当該エッチストップ層は、インジウム砒化ガリウム（ＩｎＧａＡｓ）またはインジウムりん化ガリウム（ＩｎＧａＰ）を含み得、１０ナノメートル（ｎｍ）と１５ｎｍとの間の厚さ範囲を有し得る。
いくつかの実施形態に従うと、本開示は集積回路（ＩＣ）を有するダイに関する。上記ダイは、無線周波数（ＲＦ）信号を処理するように構成される回路を含む。上記ダイはさらに、回路の動作を促進するように構成される、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）および電界効果トランジスタ（ＦＥＴ）のアセンブリを含む。ＨＢＴは、基板の上に位置する半導体材料を含むコレクタ層を含む。ＦＥＴは、基板の上に位置するとともに、ＨＢＴのコレクタ層を形成する半導体材料に形成されるチャンネルを含む。
いくつかの実施形態において、ＲＦ信号を処理するように構成される回路は、パワーアンプ回路、パワーアンプ回路のためのコントローラ回路、またはスイッチング回路のためのコントローラを含み得る。いくつかの実施形態において、アセンブリはさらに、基板の上に位置するチャンネルを有し、かつ、ＨＢＴのエミッタと同じ半導体材料で形成される第２のＦＥＴを含み得る。第１のＦＥＴはｐＦＥＴを含み得、第２のＦＥＴはｎＦＥＴを含み得る。いくつかの実施形態において、基板は砒化ガリウム（ＧａＡｓ）を含み得る。
多くの実施形態において、本開示は無線周波数（ＲＦ）デバイスのためのパッケージモジュールに関する。上記モジュールは、パッケージング基板と、ダイ上に形成され、パッケージング基板上に実装される集積回路（ＩＣ）とを含む。上記ＩＣは、ＩＣの動作を促進するように構成される、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）および電界効果トランジスタ（ＦＥＴ）のアセンブリを含む。ＨＢＴは、ダイ基板の上に位置する半導体材料を含むコレクタ層を含む。ＦＥＴは、ダイ基板の上に位置するとともに、ＨＢＴのコレクタ層を形成する半導体材料に形成されるチャンネルを含む。上記モジュールは、ＩＣへの電力の移送と、ＩＣへのＲＦ信号の移送およびＩＣからのＲＦ信号の移送とを促進するように構成される１つ以上の接続をさらに含む。
本願明細書の他の関連する実施形態に従うと、アセンブリはさらに、ダイ基板の上に位置するチャンネルを有し、かつ、ＨＢＴのエミッタと同じ半導体材料で形成される第２の
ＦＥＴを含み得る。第１のＦＥＴはｐＦＥＴを含み得、第２のＦＥＴはｎＦＥＴを含み得る。
これに関するいくつかの他の実施形態に従うと、本開示は、アンテナと、アンテナから受け取られたＲＦ信号を処理するように構成されるとともにアンテナを介する送信のための無線周波数集積回路（ＲＦＩＣ）とを有するワイヤレスデバイスに関する。ワイヤレスデバイスは、ＲＦ信号を増幅するように構成されるパワーアンプ（ＰＡ）回路をさらに含む。ＰＡ回路は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）および電界効果トランジスタ（ＦＥＴ）のアセンブリを含む。ＨＢＴは、基板の上に位置する半導体材料を含むコレクタ層を含む。ＦＥＴは、基板の上に位置するとともに、ＨＢＴのコレクタ層を形成する半導体材料に形成されるチャンネルを含む。
本願明細書のいくつかのさらなる他の関連する実施形態において、ＰＡは、バイポーラトランジスタＰＡより低い基準電圧で動作することが可能であるハイパワーＢｉＦＥＴアンプとして動作するように構成され得る。いくつかの実施形態において、基板は砒化ガリウム（ＧａＡｓ）を含み得る。
他の実施形態も提供される。本発明の他のシステム、方法、特徴および利点は、以下の図面および詳細な説明を検討する際に、当業者に明白になるであろう。すべてのこのような付加的なシステム、方法、特徴および利点は、この説明の中に含まれ、本発明の範囲内にあり、添付の請求の範囲によって保護されることが意図される。
ＶＩＩＩ．半導体抵抗器を有するＲＦパワーアンプ
多くの状況において、パワーアンプ（ＰＡ）のような無線周波数（ＲＦ）デバイスのコストを低減することが望ましい。プロセスステップを取り除くことおよび／または余分な処理ステップを含んでいない「フリー」のデバイスを使用することは、このようなコストの低減がどのように達成され得るかについての例である。本願明細書において以下にさらに詳細に記載されるように、半導体抵抗器はそのような有利なコストの低減を提供し得る。さらに本願明細書において記載されるように、他の利点も半導体抵抗器により実現され得る。たとえば、利用可能な抵抗値に依存して、抵抗器実装面積がより小さくなり得、これにより、ダイサイズの縮小を支援し得る。このようなダイサイズの低減によって、さらにコストを低減することができる。別の例では、いくつかの半導体抵抗器は、当該抵抗器を形成するのと同じ半導体材料の状態に敏感であり得る。
本発明のこの局面のいくつかの実現例において、半導体ダイおよびその上のＩＣに関連付けられる薄膜（たとえばＴａＮ）抵抗器のうちのいくつかまたはすべてが半導体抵抗器と置換され得る。いくつかの実現例において、このような半導体抵抗器は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）のような層スタックデバイスを形成する実際の層の１つ以上から作製され得る。このような抵抗器は、ＨＢＴが作られる際、余分な処理ステップなしで作製され得る。多くのこのような抵抗器がスタックの異なる層から作製され得る（たとえばＨＢＴのエミッタ層、ベース層、およびイオン注入されたベース層）ので、抵抗値の柔軟性およびダイサイズの低減が可能である。
本願明細書の他の実現例において、本願明細書に記載される１つ以上の特徴を有する半導体抵抗器の作製は、所与のダイ上でのスタック構造の作製と比較すると、付加的な処理ステップなしで、または、プロセスステップのほんのわずかな修正で、達成され得る。本願明細書においてさまざまな例がＨＢＴの文脈において記載されるが、同様の抵抗器構造および作製方法が他の構成に適用可能であるということが理解されるであろう。たとえば、付加的な層が、ＨＢＴおよび１つ以上の他のトランジスタ構造を含むデバイスを作製するために形成され得る。このようなデバイスの例は、リニアリティおよび製造性が増加し
たＦＥＴを含むＢＩＦＥＴ（BIFET INCLUDING A FET HAVING INCREASED LINEARITY AND MANUFACTURABILITY）という名称を有する米国特許番号第６，９０６，３５９号と、ＨＢＴおよびＦＥＴを有する構造に関するデバイスおよび方法（DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET）という名称を有するＰＣＴ公開番号ＷＯ２０１２／０６１６３２号とを含むがこれらに限定されない。
他の実施形態に従うと、本開示の１つ以上の特徴は、ＩＩＩ−Ｖ族半導体ダイにおいて実現され得る。いくつかの実施形態では、このようなＩＩＩ−Ｖ族半導体ダイは、ＧａＡｓベースのダイを含み得る。このようなＧａＡｓベースのダイ上に形成されるトランジスタおよび／または他のスタック構造は、ＨＢＴを含んでもよく、含まなくてもよい。
本願明細書に記載されるように、多くの有利な特徴が半導体抵抗器によって提供され得る。他の利点はたとえば、抵抗器層に関連付けられる材料を選択することにより、異なる抵抗の温度係数（temperature coefficient of resistance（ＴＣＲ））値が提供される
望ましい特徴を含み得る。別の例において、抵抗器のサイズは、可能な抵抗値のこのような範囲（たとえば約８オーム／ｓｑ（たとえばサブコレクタ）から約１，０００オーム／ｓｑ（たとえば、注入されたベース層）のシート抵抗）により、望ましい態様で最適化または構成され得る。さらに別の例では、どの抵抗器が選択されるかに依存して（たとえば、デバイス上の第３の端子にバイアスがどのようにかけられるかを修正することにより）、抵抗器のＲＦロールオフが選択および／または調整され得る。
ＸＩ．信号パス終端
この開示の１つの局面は、パワーアンプダイ、負荷線および高調波終端回路を含むパワーアンプモジュールである。パワーアンプダイは、パワーアンプ入力で入力信号を増幅するとともにパワーアンプ出力で増幅出力信号を生成するように構成される１つ以上のパワーアンプを含む。パワーアンプダイはさらに複数の出力ピンを有する。負荷線は、増幅出力信号の基本周波数で、パワーアンプ出力にてインピーダンスを整合するように構成される。負荷線は、パワーアンプダイの外部で、パワーアンプダイの複数の出力ピンの１つ以上の第１の群に電気的に結合される。高調波終端回路は負荷線と別個である。高調波終端回路は、増幅出力信号の高調波周波数に対応する位相で終端するように構成される。高調波終端回路は、パワーアンプダイの外部で、パワーアンプダイの複数の出力ピンの１つ以上の他のピンの第２の群に電気的に結合される。
本願明細書のある実現例において、高調波終端回路は、パワーアンプダイの外部で、パワーアンプダイの１つ以上の他のピンの第２の群に結合される１つ以上の配線を含み得る。これらの実現例のうちのいくつかに従うと、１つ以上の配線はワイヤーボンドを含み得る。代替的または付加的には、負荷線は、パワーアンプダイの外部で、パワーアンプダイの１つ以上のピンの第１の群に結合される１つ以上の他の配線を含み得る。さまざまな実現例に従うと、パワーアンプダイの１つ以上の他のピンの第２の群とは異なる数の配線が、パワーアンプダイの１つ以上のピンの第１の群に結合され得る。
多くの実現例に従うと、パワーアンプダイの１つ以上のピンの第１の群は基板上の第１の導電性トレースに電気的に結合され得、パワーアンプダイの１つ以上のピンの第２の群は基板上の第２の導電性トレースに電気的に結合され、第１の導電性トレースは、パワーアンプダイの外部の、第２の導電性トレースとは異なる信号パスに含まれる。これらの実現例のうちのいくつかにおいて、高調波終端回路は、第１の端部および第２の端部を有するワイヤーボンドを含み得、第１の端部はパワーアンプダイの１つ以上のピンの第２の第１の群に結合され、基板上の第２の導電性トレースはワイヤーボンドの第２の端部に結合され、高調波終端回路はさらに、第１の端部および第２の端部を有するキャパシタを含み得、第１の端部は第２の導電性トレースに結合され、第２の端部は基準電圧に結合される
。
たとえば、増幅出力信号の高調波周波数は、増幅出力信号の第２の高調波周波数または増幅出力信号の第３の高調波周波数であり得る。
さまざまな実現例に従うと、パワーアンプモジュールはさらに、負荷線および高調波終端回路の両方とは別個の他の高調波終端回路を含み得、当該他の高調波終端回路は、増幅出力信号の別の高調波周波数に対応する位相で終端するように構成される。ある実現例に従うと、高調波終端回路は他の高調波終端回路と並列であり得る。
パワーアンプモジュールはさらに、ある実現例に従うと、パワーアンプ入力でインピーダンスを整合するように構成される入力整合ネットワークと、入力信号の高調波周波数の位相で終端するように構成される別個の高調波終端回路とを含み得る。
いくつかの実現例において、高調波終端回路の部分はパワーアンプダイ内に実現され得る。
この開示の別の局面は、モバイルデバイスに電力を供給するように構成される電池と、パワーアンプダイと、負荷線と、高調波終端回路と、負荷線に電気的に結合されるアンテナとを含むモバイルデバイスであり、アンテナは増幅されたＲＦ信号を送信するように構成される。パワーアンプダイは、パワーアンプ入力ノードで受け取られた無線周波数（ＲＦ）入力信号を増幅するとともに増幅されたＲＦ信号をパワーアンプ出力ノードで生成するように構成されるパワーアンプを含む。負荷線は、パワーアンプ出力ノードにて、増幅されたＲＦ信号の基本周波数でインピーダンスを整合するように構成される。高調波終端回路は負荷線と別個である。高調波終端回路は、増幅されたＲＦ信号の高調波周波数に対応する位相で終端するように構成される。高調波終端回路および負荷線は、パワーアンプダイの外部で、パワーアンプ出力ノードへの異なる電気的接続を有する。
この開示の別の局面は、ダイとダイを受けるように構成される基板とを含む装置である。ダイは、出力ノードに出力信号を駆動するように構成される少なくとも１つの能動回路要素を含む。基板は、第１の導電性トレースおよび第２の導電性トレースを含む。第１の導電性トレースおよび第２の導電性トレースは、基板上の異なる信号パスの部分である。第１の導電性トレースは、ダイの出力ノードにて、出力信号の基本周波数でインピーダンスを整合するように構成される負荷線に含まれる。第２の導電性トレースは、負荷線と別個の高調波終端回路に含まれる。高調波終端回路は、出力信号の高調波周波数に対応する位相で終端するように構成される。
ある実現例において、基板は、出力信号の異なる高調波周波数に対応する位相で終端するように構成される別の高調波終端回路に含まれる第３の導電性トレースを含み得る。
いくつかの実現例に従うと、上記装置はさらに、第２の導電性トレースにダイの出力ノードを電気的に結合するように構成されるワイヤーボンドを含み得、ワイヤーボンドは高調波終端回路に含まれ得る。
多くの実現例に従うと、装置はさらに、基板に実装されるキャパシタを含み得、キャパシタは第２の導電性トレースに電気的に結合され、キャパシタは高調波終端回路に含まれる。
この開示のさらに別の局面はモジュールを製造する方法である。上記方法は、パッケージング基板にパワーアンプダイを結合することを含み、パワーアンプダイは、入力信号を
受け取るとともに増幅出力信号を生成するように構成されるパワーアンプを含み、上記方法はさらに、パワーアンプダイとパッケージング基板上の第１の導電性トレースとの間に第１の配線を形成することを含み、第１の配線は、増幅出力信号の基本周波数のインピーダンスを整合するように構成される第１の終端回路に含まれ、上記方法はさらに、パワーアンプダイとパッケージング基板上の第２の導電性トレースとの間に第２の配線を形成することを含み、第２の配線は第１の配線と別個であり、第１の導電性トレースは第２の導電性トレースと別個であり、第２の配線は、増幅出力信号の高調波に対応する位相で終端するように構成される第２の終端回路に含まれる。
いくつかの実現例において、第１の配線を形成することは、パワーアンプダイのパッドをパッケージング基板上の第１の導電性トレースにワイヤーボンディングすることを含み得る。
開示を要約する目的のために、本発明のある局面、利点および新規な特徴が本願明細書において記載された。必ずしもすべてのこのような利点が本発明の任意の特定の実施形態に従って達成されなくてもよいということが理解されるべきである。したがって本発明は、本願明細書において教示または示唆され得る他の利点を必ずしも達成することなく、本願明細書において教示される１つの利点または利点の群を達成または最適化する態様で実施または実行されてもよい。
Ｘ．高性能無線周波数用途のための送信線
この開示の１つの局面は、無線周波数（ＲＦ）回路における使用のために構成される無線周波数（ＲＦ）送信線である。ＲＦ送信線は、ボンディング層と、バリア層および拡散バリア層と、導電層とを含む。ボンディング層はボンディング面を有し、ＲＦ信号を受け取るように構成される。バリア層は汚染物質がボンディング層を入るのを防止するように構成される。バリア層はボンディング層に隣接する。拡散バリア層は汚染物質がボンディング層を入るのを防止するように構成される。拡散バリア層はバリア層に隣接する。拡散バリア層は、受取られたＲＦ信号が拡散バリア層を貫通して、拡散バリア層に隣接する導電層に到ることを可能にする厚さを有する。
いくつかの実現例において、ボンディング層、バリア層および拡散バリア層は、仕上げめっきで実施され得る。ある実現例に従うと、ボンディング層は金を含み得る。さまざまな実現例において、ボンディング面はワイヤーボンディングのために構成され得る。多くの実現例に従うと、バリア層はパラジウムを含み得る。
ある実現例に従うと、拡散バリア層はニッケルを含み得る。いくつかの実現例において、拡散バリア層の厚さは、約０．０４μｍ〜約０．７μｍの範囲にあり得る。多くの実現例に従うと、拡散バリア層の厚さは約０．５μｍ以下であり得る。さまざまな実現例に従うと、拡散バリア層の厚さは、約０．３５μｍ以下であり得る。ある実現例に従うと、拡散バリア層の厚さは約０．７５μｍ以下であり得る。いくつかの実現例において、拡散バリア層の厚さは、約０．４５ＧＨｚの周波数でのニッケルの表皮厚さ未満であり得る。
本願明細書のいくつかの実現例に従うと、拡散バリアの厚さは、約０．４５ＧＨｚの周波数での拡散バリア層の表皮厚さ未満であり得る。
これに関連する多くの実現例に従うと、導電層は、銅、アルミニウムまたは銀の１つ以上を含み得る。たとえばある実現例において、導電層は銅を含み得る。さまざまな実現例において、受け取られるＲＦ信号の実質的にすべては、導電層において伝播し得る。
ある実現例に従うと、ボンディング層は金であり得、バリア層はパラジウムであり得、
拡散バリア層はニッケルであり得る。これらの実現例のうちのいくつかにおいて、拡散バリア層の厚さは、約０．０４μｍ〜約０．７μｍの範囲であり得る。多くの実現例に従うと、拡散バリア層の厚さは約０．５μｍ以下であり得る。ある実現例に従うと、拡散バリア層の厚さは約０．３５μｍ以下であり得る。いくつかの実現例に従うと、拡散バリア層の厚さは約０．７５μｍであり得る。
この開示の別の局面は、ＲＦ送信線における使用のために構成される拡散バリア層である。拡散バリア層は材料を含み、厚さを有する。拡散バリア層の厚さは、ＲＦ信号が拡散バリア層を貫通することが可能であるように十分に小さい。
本発明のこの局面のある実現例において、材料はニッケルを含む。これらの実現例のうちのいくつかに従うと、拡散バリア層の厚さは、約０．０４μｍ〜０．７μｍの範囲にあり得る。多くの実現例に従うと、拡散バリア層の厚さは約０．５μｍ以下であり得る。いくつかの実現例に従うと、拡散バリア層の厚さは約０．３５μｍ以下であり得る。ある実現例に従うと、拡散バリア層の厚さは約０．７５μｍ以下であり得る。さまざまな実現例において、拡散バリア層の厚さは、約０．４５ＧＨｚの周波数でのニッケルの表皮厚さ未満であり得る。
これに関する多くの実現例に従うと、拡散バリア層の厚さは約０．４５ＧＨｚの周波数での材料の略表皮厚さ未満であり得る。
いくつかの実現例に従うと、拡散バリア層を貫通するＲＦ信号の実質的にすべてが拡散バリア層に隣接する導電層において伝わり得る。
さまざまな実現例において、拡散バリア層の材料および／または厚さは、拡散バリア層を汚染物質が通過するのを防止し得る。
この開示の別の局面は、送信線、アンテナおよび電池を含むモバイルデバイスである。送信線は、ボンディング層、バリア層、拡散バリア層および導電層を含む。ボンディング層はボンディング面を有する。バリア層はボンディング層に隣接する。拡散バリアはバリア層に隣接する層である。導電層は拡散バリア層に隣接している。バリア層および拡散バリア層は導電層からの導電材料がボンディング層に入るのを防止するように構成される。拡散バリア層は、ＲＦ信号が拡散バリア層を貫通し導電層において伝播することが可能であるように十分に小さい厚さを有する。アンテナは送信線に結合され、ＲＦ出力信号を送信するように構成される。送信線は、電池が放電する時間量が長くなるように構成される。
ある実現例に従うと、モバイルデバイスは、送信線に結合される出力を有するパワーアンプを含み得る。これらの実現例のうちのいくつかにおいて、パワーアンプの出力はワイヤーボンドを介して送信線に結合され得る。さまざまな実現例に従うと、送信線はパワーアンプからＲＦスイッチにＲＦ信号を送信するように構成され得る。いくつかの実現例に従うと、送信線はパワーアンプからフィルタにＲＦ信号を送信するように構成され得る。
多くの実現例に従うと、モバイルデバイスは、送信線に結合される出力を有するフィルタを含み得る。いくつかの実現例において、送信線はフィルタからＲＦスイッチにＲＦ信号を送信するように構成され得る。さまざまな実現例に従うと、送信線はフィルタからアンテナにＲＦ信号を送信するように構成され得る。
いくつかの実現例に従うと、モバイルデバイスは、送信線に結合される出力を有するＲＦスイッチを含み得る。ある実現例において、送信線はＲＦスイッチからアンテナにＲＦ
信号を送信するように構成される。さまざまな実現例に従うと、送信線はＲＦスイッチからフィルタにＲＦ信号を送信するように構成される。
本願明細書のある特定の実現例に従うと、拡散バリア層はニッケルを含み得る。これらの実現例のうちのいくつかにおいて、拡散バリア層の厚さは、約０．０４μｍ〜約０．７μｍの範囲にあり得る。多くの実現例において、拡散バリア層の厚さは約０．５μｍ以下であり得る。いくつかの実現例において、拡散バリア層の厚さは約０．３５μｍ以下であり得る。ある実現例において、拡散バリア層の厚さは約０．７５μｍであり得る。さまざまな実現例において、拡散バリア層の厚さは、約０．４５ＧＨｚの周波数でのニッケルの表皮厚さ未満であり得る。
多くの実現例において、拡散バリア層の厚さは約０．４５ＧＨｚの周波数での材料の表皮厚さ未満であり得る。ある特定の実現例に従うと、ＲＦ信号の実質的にすべては送信線の導電層において伝わり得る。いくつかの実現例に従うと、ボンディング層、バリア層および拡散バリア層は、仕上げめっきで実施され得る。
この開示の別の局面は基板を含むラミネートパネルである。基板は、ＲＦ信号を送信するために構成される送信線を含む。送信線は、ボンディング層、バリア層、拡散バリア層および導電層を有する。ボンディング層は、導電層と別個の導電体とのボンディングのために構成されるボンディング面を有する。バリア層は汚染物質がボンディング層を入るのを防止するように構成される。拡散バリア層は、汚染物質が拡散バリア層を通過し、導電層とボンディング層との間で拡散することを防止するように、材料を含み、厚さを有する。拡散バリア層の厚さは、導電体からのＲＦ信号が貫通して導電層に到ることが可能であるように十分に小さい。
ある実現例によれば、拡散バリア層はニッケルであり得る。これらの実現例のうちのいくつかにおいて、拡散バリア層は、約０．４５ＧＨｚの周波数でのニッケルの表皮厚さ未満である厚さを有し得る。
多くの実現例において、ボンディング層は金を含み得、バリア層はパラジウムを含み得、拡散バリア層はニッケルを含み得る。これらの実現例のうちのいくつかにおいて、拡散バリア層の厚さは、約０．７５μｍ未満であり得る。
この開示の別の局面は、基板、第１のＲＦコンポーネントおよび第２のＲＦコンポーネントを含むモジュールである。基板は導電体および送信線を含む。送信線はボンディング層、バリア層、拡散バリア層および導電層を有する。ボンディング層は、導電体とのボンディングのために構成されるボンディング面を有する。バリア層および拡散バリア層は汚染物質がボンディング層に入るのを防止するように構成される。拡散バリア層の厚さは、導電体からのＲＦ信号が貫通して導電層に到るのが可能であるように十分に小さい。第１のＲＦコンポーネントは基板に結合され、ＲＦ信号を生成するように構成される。第２のＲＦコンポーネントは、基板に結合され、送信線を介して第１のコンポーネントからＲＦ信号を受け取るように構成される。
ある実現例において、基板はラミネート基板である。これらの実現例のうちのいくつかに従うと、基板は、ボンディング層、バリア層および拡散バリア層を含む仕上げめっきを含み得る。
多くの実現例に従うと、拡散バリア層はニッケルを含み得る。多くの実現例において、拡散バリア層の厚さは約０．７μｍ以下であり得る。いくつかの実現例において、厚さは約０．３５μｍであり得る。ある実現例において、拡散バリア層の厚さは約０．７５μｍ
以下であり得る。さまざまな実現例において、拡散バリア層の厚さは、約０．４５ＧＨｚの周波数でのニッケルの表皮厚さ未満であり得る。ある実現例に従うと、導電層は銅を含み得る。いくつかの実現例において、拡散バリア層の厚さは、約０．４５ＧＨｚの周波数での材料の表皮厚さ未満であり得る。
さまざまな実現例に従うと、ボンディング層はワイヤーボンディングのために構成され得、導電体はワイヤーボンドを介してボンディング層に電気的に結合され得る。
ある実現例に従うと、ＲＦ信号の実質的にすべては導電層において第１のＲＦコンポーネントから第２のＲＦコンポーネントに伝播し得る。
さまざまな実現例において、第１のＲＦコンポーネントはパワーアンプを含み得る。これらの実現例のうちのいくつかに従うと、第２のＲＦコンポーネントはフィルタおよび／またはＲＦスイッチを含み得る。
いくつかの実現例に従うと、第１のＲＦコンポーネントはＲＦスイッチを含み得る。これらの実現例のうちのいくつかに従うと、第２のＲＦコンポーネントはパワーアンプおよび／またはフィルタを含み得る。
ある他の実現例において、第１のＲＦコンポーネントはフィルタを含み得る。これらの実現例のうちのいくつかに従うと、第２のＲＦコンポーネントはパワーアンプおよび／またはＲＦスイッチを含む。
多くの実現例に従うと、バリア層はボンディング層と拡散バリア層との間に位置決めされ得る。
この開示のさらに別の局面は、導電層と導電層上の仕上げめっきとを含むＲＦ送信線である。仕上げめっきは、金層、金層に隣接するパラジウム層、およびパラジウム層に隣接するニッケル層を含む。ニッケル層は、金層で受け取られたＲＦ信号がニッケル層を貫通し導電層において伝播することを可能にする厚さを有する。また他の実現例において、金層はワイヤーボンディングのために構成され得る。
いくつかのさらなる実現例において、ニッケル層の厚さは、約０．０４μｍ〜約０．７μｍの範囲にあり得る。多くの実現例に従うと、ニッケル層の厚さは約０．５μｍ以下であり得る。ある実現例に従うと、ニッケル層の厚さは約０．３５μｍ以下であり得る。いくつかの実現例に従うと、ニッケル層の厚さは約０．７５μｍであり得る。
ある付加的な実現例に従うと、ニッケル層の厚さは、約０．４５ＧＨｚの周波数でのニッケルの表皮厚さ未満であり得る。いくつかの実現例に従うと、導電層は、銅、アルミニウムまたは銀の１つ以上を含み得る。たとえば、導電層は銅を含み得る。
多くの実現例に従うと、ＲＦ信号の実質的にすべては導電層において伝播され得る。
開示を要約する目的のために、本発明のある局面、利点および新規な特徴が本願明細書において記載された。必ずしもすべてのこのような利点が本発明のこれらの局面の任意の特定の実施形態に従って達成されなくてもよいということが理解されるべきである。したがって本発明は、この開示の全体において教示または示唆され得る他の利点を必ずしも達成することなく、本願明細書全体において教示される１つの利点または利点の群を達成または最適化する態様で実施または実行されてもよい。
ＸＩ．窒化タンタルで終端されたウェハ貫通ビア
窒化タンタルで終端されたウェハ貫通ビアのための装置および方法が、本開示の他の局面、特徴または特性の１つ以上と組み合わされて本願明細書において記載および解釈される。そのある実現例では、窒化タンタル（ＴａＮ）終端層が砒化ガリウム（ＧａＡｓ）ウェハの第１の側または表側上に形成され、金の導電層がＴａＮ終端層の上に形成される。その後、ウェハ貫通ビアが、ＧａＡｓウェハの第２の側または裏側へとエッチングされ、ＧａＡｓウェハおよびＴａＮ終端層の第１または内側部分を貫通するよう延在して金の導電層に達する。ここで組み合わされて解釈されるある実現例において、ウェハ貫通ビアは、ニッケルバナジウム（ＮｉＶ）バリア層、金のシード層および銅層でめっきされる。ウェハ貫通ビアの形成の間、ＴａＮ終端層の第２の部分または外側部分は、金の導電層と銅層との間の界面を取り囲みＧａＡｓウェハへの銅の拡散を抑制するように維持および構成される。
ＴａＮ終端ウェハ貫通ビアは、窒化珪素の終端とスパッタリングされたバリア層とを使用するスキームと比較して、金属接着の改善および銅マイグレーションの低減を提供することができる。更に、ウェハ貫通ビアを終端するのにＴａＮ終端層を使用するある実現例では、作製を変更することなく、または、ＧａＡｓウェハの表側上に形成されるトランジスタ構造に関連付けられるリソグラフィマスクを変更することなく、ウェハ貫通ビアの場所または位置が移動させることが可能になり得る。トランジスタに関連付けられるリソグラフィマスクを変更することなくウェハ貫通ビアを移動可能に構成することにより、設計の柔軟性が高められ得、ならびに／または、ウェハ貫通ビアを含む集積回路の設計の増加する修正もしくはテープアウトに関連付けられる時間およびコストが低減され得る。
ＸＩＩ．無線周波数シールド用途におけるビア密度および配置
この開示の１つの局面はビア配置を決定する方法である。この方法は、無線周波数（ＲＦ）コンポーネントの周りのビアの初期配置について電磁干渉データを取得することを含む。ＲＦコンポーネントは第１の導電層と第２の導電層との間に位置決めされる。ビアは第１の導電層と第２の導電層との間の接続に含まれる。ビアと第１および第２の導電層とは、ＲＦコンポーネントの周りのＲＦアイソレーション構造の少なくとも部分を形成する。上記方法はさらに、初期配置についての電磁干渉データに少なくとも部分的に基づいて、ビアの更新配置を決定することを含む。
本願明細書のいくつかの実施形態において、ビアの更新配置を決定することは、初期配置におけるＲＦコンポーネントの周辺部の周りの他の規定されたエリアより高い電磁干渉に関連付けられるＲＦコンポーネントの周辺部の周りの選択された規定されたエリアを、初期配置についての電磁干渉データに基づいて、識別することと、初期配置における選択された規定されたエリアのビアの密度と比較して、選択された規定されたエリアにおける更新配置におけるビアの密度を増加することとを含み得る。代替的または付加的には、上記方法は、初期配置における電磁干渉の許容レベルに関連付けられるＲＦコンポーネントの周辺部の周りの規定されたエリアを、初期配置についての電磁干渉データに基づいて識別することと、初期配置におけるビアの密度と比較して、規定されたエリアにおける更新配置におけるビアの密度を減少させることとを含み得る。ある実施形態に従うと、ビアの初期配置についての電磁干渉データは、シールドされないＲＦコンポーネントに対応する。
本願明細書の方法は、任意の好適な回数繰り返され得る。たとえば、上記方法は、ＲＦコンポーネントの周りのビアの更新配置について電磁干渉データを取得することと、更新配置についての電磁干渉データに少なくとも部分的に基づいて、ビアの別の更新配置を決定することとを含み得る。
いくつかの実施形態に従うと、電磁干渉データは、ビアの初期配置におけるＲＦコンポ
ーネントの少なくとも２つの異なる動作モードについて取得され得る。
この開示の発明の別の局面はパッケージモジュールである。パッケージモジュールは、少なくとも１つのコンポーネントを受けるように構成される基板を含む。パッケージモジュールはさらに、基板の主面に結合される無線周波数（ＲＦ）コンポーネントを含む。パッケージモジュールは、ＲＦコンポーネントの下に配置される第１の導電層を含み、第１の導電層は接地電位に構成される。パッケージモジュールは、ＲＦコンポーネントの周りに配置される、基板における複数のビアを含む。当該複数のビアは、パッケージモジュールの第２の領域よりもパッケージモジュールの第１の領域において高い密度を有しており、第１の領域は第２の領域より高い電磁干渉に関連付けられる。パッケージモジュールは、ＲＦコンポーネントの上に配置される第２の導電層を含む。第２の導電層は、第１の導電層、複数のビアおよび第２の導電層がＲＦコンポーネントの周りのＲＦアイソレーション構造の少なくとも部分を形成するように、複数のビアに電気的に結合される。
本願明細書のある実施形態において、第１の領域はパッケージモジュールの周辺に沿って配置され、第２の領域はパッケージモジュールの周辺に沿って配置される。これらの実施形態のうちのいくつかに従うと、第１の領域および第２の領域は、パッケージモジュールの外縁部に実質的に平行な寸法において、ほぼ同じ幅を有する。複数のビアは、パッケージモジュールの周辺に沿って整列され得る。ある実施形態に従うと、第１の領域は、第１の領域と少なくとも同じ大きさのエリアを有する、パッケージモジュールの周辺に沿った任意の領域の最も高いビア密度を有し得る。いくつかの実施形態において、第１の領域は第２の領域とほぼ同じ面積を有し得る。
本発明のこの局面の多くの実施形態に従うと、ＲＦコンポーネントは、第２の領域に対してよりも、第１の領域に対してより多くの放射を発するように構成され得る。代替的または付加的には、パッケージモジュールは、第１の領域が第２の領域よりも多くの放射に晒されるように構成される。ある実施形態において、第１の領域はパッケージモジュールのホットスポットに対応し得、第２の領域はパッケージモジュールの低放射エリアに対応し得る。代替的または付加的には、第１の領域は第２の領域より外部電磁干渉に対してより敏感であり得る。
これに関するある実施形態において、パッケージモジュールはさらに、複数のビアと第２の導電層との間の電気的接続の少なくとも部分を形成する導電性機構を含み得、ＲＦアイソレーション構造が導電性機構を含む。たとえば、導電性機構はワイヤーボンドまたは金属缶を含み得る。いくつかの実施形態に従うと、ＲＦコンポーネントはパワーアンプを含み得る。
この発明の別の局面は、基板と、ＲＦデバイスと、第１および第２の導電層と、複数のビアとを含むパッケージモジュールである。基板は少なくとも１つのコンポーネントを受け取るように構成される。ＲＦデバイスは基板の主面に結合される。第１の導電層はＲＦコンポーネントの下に配置され、接地電位に構成される。複数のビアはＲＦコンポーネントの周りに配置される。複数のビアでは、ＲＦコンポーネントの周りの第１の領域における密度が、第１の領域とほぼ同じ面積を有するＲＦコンポーネントの周りの第２の領域よりも高い。第１の領域は第２の領域よりも外部放射に敏感である。第２の導電層はＲＦコンポーネントの上に配置される。第２導電層は、第１の導電層、複数のビアおよび第２の導電層が、ＲＦコンポーネントの周りにＲＦアイソレーション構造の少なくとも部分を形成するように複数のビアに電気的に結合される。
この開示のさらに別の局面は、アンテナ、パッケージモジュールおよび別のモジュールを含むワイヤレスデバイスである。アンテナは、無線周波数（ＲＦ）信号を送信および／
または受信することを促進するように構成される。パッケージモジュールはアンテナと通信している。パッケージモジュールは、接地平面を有する基板と、パッケージモジュールの周辺に沿って配置される基板における複数のビアとを含む。複数のビアのビア同士の間隔は、低放射エリアにおいてよりもホットスポットにおいて、パッケージモジュールの周辺に沿ってより近い。パッケージモジュールは、基板の主面に結合されるＲＦ回路を含む。パッケージモジュールはさらに、ＲＦ回路の上に配置される第２の導電層を含む。第２の導電層は、接地平面、複数のビアおよび第２の導電層がＲＦ回路の周りにＲＦアイソレーション構造の少なくとも部分を形成するように、複数のビアに電気的に結合される。他のモジュールはパッケージモジュールと通信する。
本願明細書のいくつかの実施形態において、ホットスポットは、パッケージモジュールによって生成される電磁干渉に関連付けられ得、複数のビアは、ホットスポットに関連付けられる電磁干渉から他のモジュールを分離するように構成され得る。ある実施形態に従うと、ホットスポットは、他のモジュールによって生成される電磁干渉に関連付けられ得、複数のビアはホットスポットに関連付けられる電磁干渉からパッケージモジュールをシールドするように構成され得る。
多くの実施形態に従うと、パッケージモジュールは、複数のビアと第２の導電層との間の電気的接続の少なくとも部分を形成する導電性機構をさらに含み、ＲＦアイソレーション構造が導電性機構を含む。たとえば、導電性機構はワイヤーボンドを含み得る。
開示を要約する目的のために、本発明のある局面、利点および新規な特徴が本願明細書において要約された。必ずしもすべてのこのような利点が本発明の任意の特定の実施形態に従って達成されなくてもよいということが理解されるべきである。したがって本発明のこれらの局面は、本願明細書において上または以下で教示または示唆され得る他の利点を必ずしも達成することなく、本願明細書全体において教示される１つの利点または利点の群を達成または最適化する態様で実施または実行されてもよい。
ＸＩＩＩ．集積された干渉シールディングを有する半導体パッケージ
本発明のこの局面の特徴および実施形態は、半導体デバイスパッケージと、デバイスパッケージに電磁干渉シールドを集積するためにワイヤーボンドプロセス技術を使用する、当該半導体デバイスパッケージを作製する方法とに関する。一実施形態において、ワイヤーボンドプロセスは、デバイスの周りに位置決めされるとともにデバイスの上および下の導電層に結合されるワイヤーボンドばねを形成するために使用され、これにより、デバイスの周りに電磁干渉シールドを形成する。以下にさらに議論されるように、ワイヤーボンドばねの形状およびワイヤーボンドばねによって作り出されるばね効果によって、堅牢な製造プロセスが可能になり、モールドされたパッケージの上部での導電層とパッケージの基板における接地平面との間に信頼性のある電気的接続が作り出される。これらのワイヤーボンドばねの使用により、任意のオーバーモールドされるデバイスに適用され得る集積された電磁干渉シールディングのための柔軟なソリューションが提供される。
本願明細書の１つの局面は、集積された電磁干渉シールドを有するパッケージ半導体モジュールに関する。一実施形態において、パッケージ半導体モジュールは、接地平面を有する基板と、基板の表面上に実装される電子デバイスと、電子デバイスの周りに配置されるとともに接地平面に電気的に結合される複数のワイヤーボンドばねと、電子デバイスを覆い、少なくとも部分的に複数のワイヤーボンドばねを覆うモールドコンパウンドと、モールドコンパウンドの上面に配置されるとともに複数のワイヤーボンドばねのうちの少なくともいくつかに電気的に結合される導電層とを含み、複数のワイヤーボンドばね、導電層および接地平面はともに、集積された電磁干渉シールドを含む。
一例において、導電層は銀が充填されたエポキシを含む。ワイヤーボンドばねは、金のワイヤーまたは銅のワイヤーのようなさまざまな導電材料から形成され得る。複数のワイヤーボンドばねの各々は、導電層とワイヤーボンドばねとの間の接触を可能にして導電層とワイヤーボンドばねとの間に電気的結合を提供するばね効果を提供するように形状決めされるワイヤーの連続的なループを含み得る。一例において、電子デバイスはＲＦデバイスである。
本願明細書の別の実施形態に従うと、ワイヤーの連続的なループから形成されるワイヤーボンドばねは、ボールボンドと、屈曲ゾーンと、頂部と、屈曲ゾーンと頂部との間を延在する凸状領域と、傾斜する後部領域と、頂部と傾斜する後部領域との間を延在する実質的に平坦な領域とを含み、屈曲ゾーンは凸状領域とボールボンドとの間に存在する。一例において、頂部は屈曲ゾーンの上において実質的に鉛直方向にある。上で論じたように、ワイヤーボンドばねは、金のワイヤーまたは銅のワイヤーを含むさまざまな導電材料から形成され得る。一例において、この構造を有するワイヤーボンドばねは、上で議論された半導体モジュールに使用される。
本願明細書の別の局面は、集積された電磁干渉シールドを有する半導体モジュールパッケージに関する。一実施形態において、半導体モジュールパッケージは、基板と、基板の第１の表面上に配置される第１および第２の金属化接続点と、第１の金属化接続点と第２の金属化接続点との間を延在する連続的なワイヤーを含むワイヤーボンドばねとを含む。ワイヤーボンドばねは、第１の金属化接続点に電気的に接続されるボールボンドと、屈曲ゾーンと、頂部と、屈曲ゾーンと頂部との間を延在する凸状領域と、頂部に隣接する実質的に平坦な領域と、実質的に平坦な領域と第２の金属化接続点との間を延在する傾斜する後部領域とを含む。一例において、半導体モジュールパッケージはさらに、基板上に配置され、かつ、第１および第２の金属化接続点の少なくとも１つに電気的に結合される接地平面を含む。別の例において、半導体モジュールパッケージはさらに、電子デバイスと、ワイヤーボンドばねと実質的に同一の複数の付加的なワイヤーボンドばねとを含み、複数のワイヤーボンドばねは、基板上において電子デバイスの周辺の周りに位置決めされる。別の例において、半導体モジュールパッケージはさらに、電子デバイスを覆い、複数のワイヤーボンドばねを部分的に覆うモールドコンパウンドと、モールドコンパウンドの表面上に配置され、かつ、複数のワイヤーボンドばねのうちの少なくともいくつかに電気的に接続される導電層とを含み、接地平面、導電層、および複数のワイヤーボンドばねのうちの少なくともいくつかはともに、集積された電磁干渉シールドを形成する。
本発明のこれらの特徴の別の局面は、集積された電磁干渉シールドを有するモジュールを製造する方法に関する。一実施形態に従うと、この方法は、基板に電子デバイスを接続することと、基板上に金属化部を提供することと、金属化部に接続される複数のワイヤーボンドばねを形成することと、モールドコンパウンドに電子デバイスを封入し、かつ、モールドコンパウンドで複数のワイヤーボンドばねを部分的に覆うよう、トランスファーモールド処理を行なうことと、モールドコンパウンドの表面上に導電層を配置することとを含み、導電層は複数のワイヤーボンドばねのうちの少なくともいくつかに電気的に接続される。一例において、上記方法はさらに、複数のワイヤーボンドばねのうちの少なくともいくつかの領域を露出するよう、モールドコンパウンドの表面上に導電層を配置する前に、モールドコンパウンドの表面を除去することを含む。別の例において、金属化部を提供することは、接地平面と、接地平面に電気的に接続される少なくとも１つのワイヤーボンド接触エリアとを提供することを含む。別の例において、複数のワイヤーボンドばねを形成することは、金属化部上にワイヤーボールを配置することと、ワイヤーボールに接続される第１の端部と第２の端部とを有するワイヤーループを形成するようワイヤーボールからワイヤーを引き出すことによりワイヤーループを形成することと、金属化部に第２の端部を接続することとを含む。別の例において、モールドコンパウンドの表面上に導電層を
配置することは、モールドコンパウンドの表面上に、銀が充填されたエポキシの層を塗布することを含む。
本願明細書の別の実施形態に従うと、電子モジュールは、基板と、基板上に配置される電子デバイスと、実質的に電子デバイスの周りに配置される複数の離散的な構造から形成される集積された電磁干渉シールドとを含み、上記構造は、集積された電磁干渉シールドによってシールドされるべき信号の波長の分数によって規定される最小の間隔を有する。一例において、波長の分数は１／２０である。別の例において、以下に議論されるように、複数の離散的構造は複数のワイヤーボンドばねを含む。
これらの例示的な局面および実施形態のさらに他の局面、実施形態および利点が以下に詳細に議論される。さらに、前述の情報および以下の詳細な説明の両方は単にさまざまな局面および実施形態の例示的な例であり、請求される局面および実施形態の性質および特徴を理解するための概略またはフレームワークを提供するように意図されるということが理解されるべきである。本願明細書において開示される任意の実施形態は、本願明細書において開示される目的、目標、および必要性と一貫した任意の態様で任意の他の実施形態と組み合わされてもよく、「ある実施形態」、「いくつかの実施形態」、「代替的な実施形態」、「さまざまな実施形態」、または「一実施形態」などへの参照は、必ずしも相互に排他的ではなく、当該実施形態に関連して記載される特定の特徴、構造または特性が少なくとも１つの実施形態に含まれてもよいということを示すように意図される。本願明細書においてこのような用語が現れる場合、必ずしもすべて同じ実施形態を指しているわけではない。添付の図面の図は、さまざまな実施形態のさまざまな局面、特徴および特性の説明およびさらなる理解を提供するよう含まれており、この明細書において援用されるとともにこの明細書の一部を構成する。図面および明細書の残りの部分は、さまざまな記載および請求される局面および実施形態の原理および動作を説明するよう機能する。
本願明細書において記載される改善されたパワーアンプ、パワーアンプモジュール、関連するシステム、デバイスおよび方法のさまざまな局面、特性および特徴は本発明に従って達成され、その１つの特定の実施形態の場合、コレクタ、コレクタに当接するベース、およびエミッタを有するＧａＡｓバイポーラトランジスタを有するパワーアンプを含むパワーアンプモジュールが提供され、コレクタのドーピング濃度はベースとの接合部で少なくとも約３×１０１６ｃｍ−３であり、コレクタはさらに少なくとも、ドーピング濃度がベースから離れるにつれて増加する第１の勾配を有する。この実施形態において、上記モジュールはさらに、パワーアンプによって駆動されるＲＦ送信線を含み、ＲＦ送信線は導電層および導電層上の仕上げめっきを含み、仕上げめっきは、金層、金層に隣接したパラジウム層、およびパラジウム層に隣接した拡散バリア層を含み、拡散バリア層は、ニッケルを含んでおり、０．９ＧＨｚでのニッケルの略表皮厚さ未満である厚さを有する。
上記の実施形態において、パワーアンプモジュールは有利なことに、パワーアンプの出力の基本周波数を整合するよう構成される第１の終端回路と、パワーアンプの出力の高調波の位相で終端するように構成される第２の終端回路とを有する出力整合ネットワークをさらに含んでもよく、第１の終端回路は、ＲＦ送信線の少なくとも部分を含む。
本願明細書の１つの特定の局面に従うと、パワーアンプは、窒化タンタルで終端されるウェハ貫通ビアを有するパワーアンプダイ上に含まれてもよい。この実施形態において、パワーアンプダイは有利なことに、砒化ガリウム（ＧａＡｓ）基板と、ＧａＡｓ基板の第１の側上に配置される金層と、第１の側の反対側であるＧａＡｓ基板の第２の側上に配置される銅層とをさらに含んでもよく、窒化タンタルで終端されるウェハ貫通ビアは、銅層に金層を電気的に接続するように構成される。その付加的な実施形態の場合、パワーアンプダイはさらに、銅層からＧａＡｓ基板の中への銅の拡散を抑制するよう銅層と金層との
間の界面の少なくとも部分を囲むように構成される窒化タンタル終端領域を含んでもよい。
上記の実施形態のいずれかにおいて、ＧａＡｓバイポーラトランジスタは有利なことに、パワーアンプダイ上に含まれるヘテロ接合バイポーラトランジスタ（ＨＢＴ）として実現されてもよく、パワーアンプダイは、少なくとも１つのＨＢＴ層から形成される抵抗器をさらに含んでもよい。
上記の実施形態のいずれかは代替的に、ＲＦ送信線の金層に接するワイヤーボンドをさらに含んでもよく、ワイヤーボンドに隣接する少なくとも１つの縁部と、少なくとも１つの縁部に隣接する少なくとも１つの側壁とには、ＲＦ送信線のニッケル層、ＲＦ送信線のパラジウム層、およびＲＦ送信線の金層が存在しない。
上記のうちのある好ましい実施形態において、上記パワーアンプモジュールは有利なことに、組合せで、（１）シリアルインターフェイスを提供するように構成されるフロントエンドコアを有するデュアルモード制御インターフェイスと、（２）ＶＩＯ信号を受け取るように構成される電圧入力／出力（ＶＩＯ）ピンとをさらに含んでもよく、このＶＩＯ信号は、フロントエンドコアの動作モードがアクティブ状態およびインアクティブ状態のうちの１つにセットされるかどうかを決定し、デュアルモード制御インターフェイスは、フロントエンドコアがインアクティブ状態にセットされる際に汎用入力／出力（ＧＰＩＯ）インターフェイスを提供するよう構成され、上記パワーアンプモジュールはさらに、（４）イネーブルレベルシフタおよびモードレベルシフタにイネーブル信号およびモード信号をそれぞれ提供するように構成される組合せ論理ブロックと、（５）ＶＩＯ信号に基づいて、イネーブルレベルシフタおよびモードレベルシフタにそれぞれ提供するべきイネーブル信号およびモード信号を選択するように構成されるパワーオンリセットとを含んでもよい。
上記の実施形態に関連付けられるさらに別の利点を達成するよう、上記パワーアンプモジュールは、パワーアンプモジュールの周辺に沿って配置されるワイヤーボンドを含むＲＦアイソレーション構造をさらに含んでもよい。
この発明の別の主要な局面に従うと、パワーアンプモジュールがさらに提供され、当該パワーアンプモジュールは、ＲＦ入力信号を受け取り、かつ、増幅されたＲＦ出力信号を生成するように構成されるパワーアンプを含み、パワーアンプは、コレクタ、コレクタに当接するベース、およびエミッタを有するＧａＡｓバイポーラトランジスタを含み、コレクタのドーピング濃度はベースとの接合部で少なくとも約３×１０１６ｃｍ−３であり、コレクタはさらに少なくとも、ドーピング濃度がベースから離れるにつれて増加する第１の勾配を有しており、上記パワーアンプモジュールはさらに、それと組み合わせて、増幅されたＲＦ出力信号の基本周波数のインピーダンスを整合するように構成される第１の終端回路と、第１の終端回路とは別個の第２の終端回路とを含む出力整合ネットワークを含み、第２の終端回路は、増幅されたＲＦ出力信号の高調波周波数に対応する位相で終端するように構成される。この実施形態において、パワーアンプは、拡散バリア層を有するＲＦ送信線を駆動し得、拡散バリア層はニッケルを含み、約０．５μｍ未満の厚さを有する。さらに、ＲＦ送信線にパワーアンプの出力を電気的に接続するワイヤーボンドが提供されてもよく、ワイヤーボンドは第１の終端回路に含まれる。代替的には、この実施形態は有利なことに、単一のダイ上に無線周波数フロントエンド（ＲＦＦＥ）シリアルインターフェイスおよび３モード汎用入力／出力（ＧＰＩＯ）インターフェイスの両方を提供するように構成されるデュアルモード制御インターフェイスをさらに含んでもよい。所望の場合、それに組み合わせて、上記パワーアンプモジュールは、パワーアンプモジュールの周辺に沿って配置されるワイヤーボンドを有するＲＦアイソレーション構造をさらに含んで
もよい。
この発明のさらに別の主要な局面に従うと、パワーアンプモジュールが代替的に提供され、上記パワーアンプモジュールは、（１）ＲＦ入力信号を受け取り、かつ、増幅されたＲＦ信号を生成するように構成されるパワーアンプと、（２）増幅されたＲＦ信号を伝播するように構成されるＲＦ送信線とを含み、ＲＦ送信線は、増幅されたＲＦ信号を受け取るように構成される金層、金層に隣接するパラジウム層、パラジウム層に隣接する拡散バリア層、および拡散バリア層に隣接する導電層を含み、拡散バリア層はニッケルを含み、０．４５ＧＨｚでのニッケルの略表皮厚さ未満の厚さを有しており、上記パワーアンプモジュールはさらに、（３）増幅されたＲＦ信号の基本周波数のインピーダンスを整合するように構成される第１の終端回路を含み、第１の終端回路はＲＦ送信線の少なくとも部分を含み、上記パワーアンプモジュールはさらに、（４）第１の終端回路とは別個の第２の終端回路を含み、第２の終端回路は、増幅されたＲＦ信号の高調波周波数に対応する位相で終端するように構成され、パワーアンプは少なくとも１つのワイヤーボンドを介して第１の終端回路に電気的に結合され、パワーアンプは、第１の終端回路とは異なる数のワイヤーボンドを介して第２の終端回路に電気的に結合される。この代替的な実施形態において、上記パワーアンプは有利なことに、コレクタ、コレクタに当接するベース、およびエミッタを有するＧａＡｓバイポーラトランジスタを含んでもよく、コレクタのドーピング濃度はベースとの接合部で少なくとも約３×１０１６ｃｍ−３であり、コレクタはさらに少なくとも、ドーピング濃度がベースから離れるにつれて増加する第１の勾配を有する。この特定の実施形態のパワーアンプモジュールの任意のバージョンは有利なことに、単一のダイ上に無線周波数フロントエンド（ＲＦＦＥ）シリアルインターフェイスおよび汎用入力／出力（ＧＰＩＯ）インターフェイスの両方を提供するように構成されるデュアルモード制御インターフェイスをさらに含んでもよく、それに組み合わせてまたはそれとは代替的に、パワーアンプモジュールの周辺に沿って配置されるワイヤーボンドを含むＲＦアイソレーション構造をさらに含んでもよい。
ＲＦモジュールに向けられるような本発明のさらに別の好ましい実施形態において、パワーアンプモジュールが提供され、上記パワーアンプモジュールは、（１）複数のコンポーネントを受け取るように構成される基板を含み、基板は自身の上にＲＦ送信線を有し、ＲＦ送信線は導電層および導電層上の仕上げめっきを有し、仕上げめっきは、金層、金層に隣接するパラジウム層、およびパラジウム層に隣接する拡散バリア層を有し、拡散バリア層は、ニッケルを有し、約０．４５ＧＨｚの周波数でのニッケルの表皮厚さ未満である厚さを有しており、上記パワーアンプモジュールはさらに、（２）基板に結合される第１のダイを含み、第１のダイは、ＲＦ送信線の金層に電気的に接続される出力を有するパワーアンプを有し、第１のダイは第１のダイの１つ以上の状態に依存する特性を有する受動コンポーネントをさらに有し、本モジュールはさらに、（３）基板に結合される第２のダイを含み、第２のダイは、第１のダイの受動コンポーネントの特性のインジケータに少なくとも部分的に基づいて、バイアス信号を生成するように構成されるバイアス発生回路を有する。
この発明の別の局面に従うと、上記の段落で記載されたモジュールの特定の実施形態は、パワーアンプの出力の基本周波数を整合するよう構成される第１の終端回路と、パワーアンプの出力の高調波の位相で終端するように構成される第２の終端回路とを有する出力整合ネットワークをさらに含んでもよく、第１の終端回路は、ＲＦ送信線の少なくとも部分を含む。それに組み合わせてまたはそれとは代替的に、上記モジュールは、第１のダイが窒化タンタルで終端されるウェハ貫通ビアを有するように、および／または、ＨＢＴデバイスと、少なくとも１つのＨＢＴ層から形成される抵抗器とを含むように構成されてもよい。この実施形態の付加的な局面として、本願明細書の上記パワーアンプモジュールは、所望の場合、パワーアンプの周りに配置される、基板における複数のビアと、パワーア
ンプモジュールの周辺に沿って配置される所望の数のワイヤーボンドとを有するＲＦアイソレーション構造をさらに含んでもよく、複数のビアは、パワーアンプモジュールの第１の領域において、パワーアンプモジュールの第２の領域よりも高い密度を有しており、第１の領域は、第２の領域より高い電磁干渉に関連付けられる。
この発明のさらに別の好ましい実施形態に従うと、ある用途のために、有利なことに、複数のコンポーネントを受けるように構成され、かつさらに、下記に従って構成される基板を含むパワーアンプモジュールが提供される。基板は、金層、金層に隣接するパラジウム層、およびパラジウム層に隣接する拡散バリア層を含む仕上げめっきを有する。拡散バリア層は有利なことに、ニッケルを含み、０．４５ＧＨｚでのニッケルの略表皮厚さ未満である厚さを有する。この実施形態はさらに、上記と組み合わせて、パワーアンプと、少なくとも１つの窒化タンタルで終端されるウェハ貫通ビアとを有するパワーアンプダイを含む。ここで、パワーアンプは、ＲＦ入力信号を受け取るよう構成され、かつさらに、増幅されたＲＦ信号を生成するよう構成される。最後に本願明細書の主要な要素として、この実施形態は有利なことに、本願明細書のすべての前述の要素と組み合わせて、増幅されたＲＦ信号の高調波の位相で終端するように構成される終端回路を含み、このような終端回路には、パワーアンプの出力を仕上げめっきの金層に電気的に結合するように構成される少なくとも１つのワイヤーボンドが設けられる。
この段落の直上の段落に記載された実施形態において、そのパワーアンプダイは有利なことに、オンダイ受動コンポーネントと、オンダイ受動コンポーネントに電気的に接続される第１のリードと、増幅されたＲＦ信号を受け取るように構成される第２のリードとを含んでもよい。その特定の実現例において、そのように望まれる場合、仕上げめっきの第１の部分は第１のリードに電気的に接続されてもよく、仕上げめっきの第２の部分は第２のリードに電気的に接続されてもよく、これにより、仕上げめっきの第１の部分からの電流を方向付ける。これらの実施形態のいずれかにおいて、パワーアンプダイは所望の場合、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラ材料層を含む抵抗器とを含んでもよい。さらに、それに代替的またはそれに組み合わせて、パワーアンプは、コレクタ、コレクタに当接するベース、およびエミッタを有するＧａＡｓバイポーラトランジスタを含んでもよく、コレクタのドーピング濃度はベースとの接合部で少なくとも約３×１０１６ｃｍ−３であり、コレクタはさらに少なくとも、ドーピング濃度がベースから離れるにつれて増加する第１の勾配を有する。上記のうちの１つの特定の実施形態において、上記パワーアンプモジュールは、そのように望まれる場合、有利なことに、（１）シリアルインターフェイスを提供するように構成されるフロントエンドコアを有するデュアルモード制御インターフェイスと、（２）ＶＩＯ信号を受け取るように構成される電圧入力／出力（ＶＩＯ）ピンとをさらに含んでもよく、ＶＩＯ信号は、フロントエンドコアの動作モードがアクティブ状態およびインアクティブ状態のうちの１つにセットされるかどうかを決定し、デュアルモード制御インターフェイスは、フロントエンドコアがインアクティブ状態にセットされる際に汎用入力／出力（ＧＰＩＯ）インターフェイスを提供するよう構成され、上記パワーアンプモジュールはさらに、（３）イネーブルレベルシフタおよびモードレベルシフタにイネーブル信号およびモード信号をそれぞれ提供するように構成される組合せ論理ブロックと、（４）ＶＩＯ信号に基づいて、イネーブルレベルシフタおよびモードレベルシフタにそれぞれ提供するべきイネーブル信号およびモード信号を選択するように構成されるパワーオンリセットとを含んでもよい。
ここで本願は、２０１２年６月１４日に出願された「パワーアンプモジュール（POWER AMPLIFIER MODULE)」という名称を有する米国仮特許出願第６１／６５９，８４８号と、
２０１２年６月１４日に出願された「プロセスで補償されたＨＢＴパワーアンプバイアス回路および方法（PROCESS-COMPENSATED HBT POWER AMPLIFIER BIAS CIRCUITS AND METHODS)」という名称を有する米国仮特許出願第６１／６５９，７０１号と、２０１２年６月１
４日に出願された「半導体抵抗器を有するＲＦパワーアンプ（RF POWER AMPLIFIERS HAVING SEMICONDUCTOR RESISTORS）」という名称を有する米国仮特許出願第６１／６５９，８３４号とのすべての開示を参照によって援用する。
本願はさらに、２０１１年３月３日に出願された「ワイヤーボンドパッドシステムおよび方法（WIREBOND PAD SYSTEM AND METHOD）」という名称を有する米国特許出願番号第１３／０４０，１２７号と、２０１１年３月３日に出願された「高いＲＦ損失めっきの影響を低減するための装置および方法（APPARATUS AND METHODS FOR REDUCING IMPACT OF HIGH RF LOSS PLATING）」という名称を有する米国特許出願番号第１３／０４０，１３７号
と、２０１２年４月３０日に出願された「勾配を有するバイポーラトランジスタを有するコレクタ（BIPOLAR TRANSISTOR HAVING COLLECTOR WITH GRADING）」という名称を有する米国特許出願番号第１３／４６０，５２１号と、２０１２年１０月２３日に出願された「２モード汎用入力／出力インターフェイスを有するデュアルモードパワーアンプ制御インターフェイス（DUAL MODE POWER AMPLIFIER CONTROL INTERFACE WITH A TWO-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE）」という名称を有する米国特許出願番号第１３／６５８，４８８号と、２０１２年１０月２３日に出願された「３モード汎用入力／出力インターフェイスを有するデュアルモードパワーアンプ制御インターフェイス（DUAL MODE POWER AMPLIFIER CONTROL INTERFACE WITH A THREE-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE）」という名称を有する米国特許出願番号第１３／６５８，５２２号と、２０１１年７月８日に出願された「信号パス終端（SIGNAL PATH TERMINATION）」という名称を
有する米国特許出願番号第１３／５４３，４７２号と、２０１０年１１月４日に出願された「バイポーラおよびＦＥＴデバイス構造（BIPOLAR AND FET DEVICE STRUCTURE）」という名称を有する米国特許出願番号第１２／９３９，４７４号と、２０１１年１１月３日に出願された「ＨＢＴおよびＦＥＴを有する構造に関するデバイスおよび方法（DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET）」という名称を有する米国特許出願番号第１３／２８８，４２７号と、２０１２年５月４日に出願された「高性能無線周波数用途のための送信線（TRANSMISSION LINE FOR HIGH PERFORMANCE RADIO FREQUENCY APPLICATIONS）」という名称を有する米国特許出願番号第１３／４６４，７７５号
と、２０１２年５月３１日に出願された「無線周波数シールディング用途におけるビア密度および配置（VIA DENSITY AND PLACEMENT IN RADIO FREQUENCY SHIELDING APPLICATIONS）」という名称を有する米国特許出願番号第１３／４８５，５７２号と、２０１３年５
月１４日に出願された「集積回路モジュールのために電磁干渉シールディングを提供するためのシステムおよび方法（SYSTEMS AND METHODS FOR PROVIDING ELECTROMAGNETIC INTERFERENCE SHIELDING FOR INTEGRATED CIRCUIT MODULES）」という名称を有する米国特許
出願番号第１３／８９３，６０５号と、２０１３年５月１４日に出願された「集積回路モジュールのために電磁干渉を制御するためのシステムおよび方法（SYSTEMS AND METHODS FOR CONTROLLING ELECTROMAGNETIC INTERFERENCE FOR INTEGRATED CIRCUIT MODULES）」
という名称を有する米国特許出願番号第１３／８９３，６１４号と、２０１３年５月２９日に出願された「金属ペイント層を有する半導体パッケージ（SEMICONDUCTOR PACKAGE HAVING A METAL PAINT LAYER）」という名称を有する米国特許出願番号第１３／９０４，５６６号とのすべての開示を参照によって援用する。
さらに、本願はここで、２００８年７月３１日に出願された「ワイヤーボンドばねコネクタおよび集積されたＥＭＩシールドのための製造方法（WIREBOUND SPRING CONNECTORS AND METHOD OF MANUFACTURING FOR INTEGRATED EMI SHIELDING）」という名称を有する国際出願番号ＰＣＴ／ＵＳ２００８／０７１８３２号と、２０１１年１１月３日に出願された「ＨＢＴおよびＦＥＴを有する構造に関するデバイスおよび方法（DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET）」という名称を有するＰＣＴ／ＵＳ２０１１／０５９２０８号とのすべての開示を参照によって援用する。
本発明のさらなる局面および特性と、それに寄与する付加的な特徴およびそれから生じる利点とは、添付の図面において示される本発明の好ましい実施形態の以下の説明から明白になるであろう。
パワーアンプモジュールのブロック図である。 ある実施形態に従った、ワイヤーボンドパッドを含む例示的なＩＣモジュールの拡大された部分を示す図である。 ワイヤーボンドパッドを形成するための例示的なプロセス１２２についてのフローチャートを示す図である。 この発明の特定の実施形態に従った、図２のＩＣモジュール上のＮｉ／Ｐｄ／Ａｕワイヤーボンドパッドの断面を示す図である。 ある実施形態に従ったワイヤーボンドパッドを含む例示的なＲＦＩＣモジュールの拡大された部分を示す図である。 本願明細書のある実施形態に従った、Ｎｉ／Ｐｄ／Ａｕワイヤーボンドパッドを形成するための例示的なプロセスについてのフローチャートを提示する図である。 本願明細書の実施形態に従った、図５のＲＦＩＣモジュール上のＮｉ／Ｐｄ／Ａｕワイヤーボンドパッドの断面を示す図である。 縁部／側壁露出面および縁部／側壁めっき面を有するトレースについてのＲＦ損失を比較するグラフの図である。 めっきに対して露出される最小化された縁部および側壁を有するワイヤーボンディングエリアについての例示的なレイアウトを示す図である。 めっきに対して露出される最小化された縁部および側壁を有するワイヤーボンディングエリアについての例示的なレイアウトを示す図である。 めっきに対して露出される最小化された縁部および側壁を有するワイヤーボンディングエリアについての例示的なレイアウトを示す図である。 めっきに対して露出される最小化された縁部および側壁を有するワイヤーボンディングエリアについての例示的なレイアウトを示す図である。 めっきに対して露出される最小化された縁部および側壁を有するワイヤーボンディングエリアについての例示的なレイアウトを示す図である。 めっきに対して露出される最小化された縁部および側壁を有するワイヤーボンディングエリアについての例示的なレイアウトを示す図である。 本願明細書の実施形態に従った、オンダイ受動デバイスを有するＲＦＩＣを有するＲＦＩＣモジュールの拡大された部分を示す図である。 この発明の別の実施形態に従った、オンダイ受動デバイスを有するＲＦＩＣを有するＲＦＩＣモジュールの拡大された部分を示す図である。 本発明の特定の実施形態に従ったバイポーラトランジスタの例示的な断面を示す図である。 図１２Ａのバイポーラトランジスタの部分の例示的なドーピング濃度のグラフの図である。 図１２Ａのバイポーラトランジスタ１８９の部分に対応する例示的な材料を示す凡例の図である。 図１２Ａのバイポーラトランジスタ１００および現状技術のバイポーラトランジスタについて、耐圧と電流密度との関係を示すグラフである。 この発明の別の実施形態に従ったバイポーラトランジスタの例示的な断面を示す図である。 図１４Ａのバイポーラトランジスタの部分の例示的なドーピング濃度のグラフの図である。 図１４Ａのバイポーラトランジスタの部分に対応する例示的な材料を示す凡例の図である。 本願明細書の別の実施形態に従ったバイポーラトランジスタの例示的な断面を示す図である。 図１４Ｄのバイポーラトランジスタの部分の例示的なドーピング濃度のグラフの図である。 図１４Ｄのバイポーラトランジスタの部分に対応する例示的な材料を示す凡例の図である。 この発明の方法の実施形態に従ったバイポーラトランジスタを作製するための例示的なプロセスフロー図である。 本願明細書において記載される１つ以上の特徴を有するバイポーラトランジスタを含むパワーアンプモジュールの一実施形態のブロック図である。 図１６のパワーアンプモジュールを含むこの発明に従った１つの特定のワイヤレスデバイスの例示的なブロック図である。 本発明のある局面に従ったワイヤレスデバイスの別の実施形態のブロック図である。 この発明のある局面に従って実現されるデジタル制御インターフェイスの実施形態を示す図である。 本発明に従って実現されるレベルシフタの実施形態の概略図である。 この発明の局面に従ったデジタル制御インターフェイスの動作のためのプロセスのフローチャートである。 本願明細書のある局面に従ったワイヤレスデバイスのさらに別の実施形態のブロック図である。 この発明のある他の局面に従った本発明のデジタル制御インターフェイスの別の実施形態を示す。 図２３の場合のデジタル制御インターフェイスにおいて実現される、本発明に従った組合せ論理ブロックの実施形態の概略図である。 付加的なレベルシフト機能に従って実現される本願明細書のデジタル制御インターフェイスのさらに別の実施形態を提示する図である。 図２５のデジタル制御インターフェイスにおいて実現される本発明の組合せ論理ブロックの別の実施形態である図である。 この発明の一実施形態に従った、集積回路、ダイに依存するコンポーネント、およびバイアス回路を含む半導体ダイの概略図である。 図２７のアセンブリの２ダイ構成を示す図である。 ＨＢＴダイおよびＳｉダイを利用する２ダイ構成を示す図である。 本発明に従ったパワーアンプ回路の概略図である。 本発明に従った、バイアス信号を生成するための抵抗を含むパワーアンプ回路の１つの特定の構成の概略ブロック図である。 図３１の抵抗がベータパラメータおよび温度とどのように相関するか示すグラフの図である。 図３１の抵抗がベータパラメータおよび温度とどのように相関するか示すグラフの図である。 図３１の抵抗がベータパラメータおよび温度とどのように相関するか示すグラフの図である。 本発明に従った、補償された制御信号を生成するために使用されるＶ−Ｉ回路の例を示す図である。 図３５のＶ−Ｉ回路について異なるＶｂａｔｔ設定の場合の出力電圧対温度の異なるプロットを示すグラフの図である。 補償されないパワーアンプの例の第１および第２段についての零入力電流対温度のプロットを示す図である。 補償されないパワーアンプの例の第１および第２段についての零入力電流対温度のプロットを示す図である。 本願明細書の補償される電力増幅器の第１および第２段についての零入力電流対温度のプロットの図である。 本願明細書の補償される電力増幅器の第１および第２段についての零入力電流対温度のプロットの図である。 異なる例示的な温度での計算されたゲイン対電力出力のプロットを示す図である。 図３８Ａおよび図３８Ｂを参照して記載された変化したパラメータの異なる組合せについて、ゲイン対電力出力のプロットを提示する図である。 この発明の別の特定の実施形態に従って実現されるパワーアンプモジュールの平面図である。 図４１Ａのパワーアンプモジュールの側面図である。 本発明のある局面に従った実現されるワイヤレスデバイスの特定の実施形態の例を概略的に示す図である。 本発明によって例示されるＢｉＦＥＴを含む構造の断面図を示す図である。 図４３の構造の代替的な実施形態の断面図を示す図である。 図４３の構造を作製するために実現され得る本発明に従ったプロセスのステップを示す図である。 図４４の構造を製作するために実現され得る本願明細書のプロセスステップを提示する図である。 図４３および図４４のＨＢＴを作製するために実現され得るこの発明の一実施形態のプロセスステップを示す図である。 図４３のＦＥＴおよび図４４の第１のＦＥＴを製作するために実現され得る本願明細書のプロセスのステップを示す図である。 図４４の第２のＦＥＴを作製するために実現され得るこの発明の局面に従ったプロセスステップを示す図である。 本願明細書のいくつかの実施形態の場合、パワーアンプ（ＰＡ）回路のような回路を有する半導体ダイは、本願明細書に記載される１つ以上の特徴を有するＢｉＦＥＴデバイスを含み得ることを示すブロック図である。 いくつかの実施形態において、ＰＡコントローラおよび／またはスイッチコントローラ回路を有する半導体ダイは、本願明細書に記載される１つ以上の特徴を有するＢｉＦＥＴデバイスを含み得ることを示すブロック図である。 いくつかの実施形態において、パッケージモジュールは、本願明細書に記載される１つ以上の特徴を有するダイを含み得ることを示すブロック図である。 いくつかの実施形態において、ワイヤレスデバイスは、図５２のパッケージモジュールような、本願明細書に記載される１つ以上の特徴を有するモジュールを含み得ることを示すブロック図である。 集積回路を有する半導体ダイを概略的に示す図である。 本発明に従った半導体基板上に形成される層のスタックを有するＨＢＴの例を示す図である。 図５５のＨＢＴに関連付けられるさまざまな層を使用して形成され得る半導体抵抗器の実施形態を提示する図である。 図５５のＨＢＴに関連付けられるさまざまな層を使用して形成され得る半導体抵抗器の実施形態を提示する図である。 図５５のＨＢＴに関連付けられるさまざまな層を使用して形成され得る半導体抵抗器の実施形態を提示する図である。 図５５のＨＢＴに関連付けられるさまざまな層を使用して形成され得る半導体抵抗器の実施形態を提示する図である。 図５５のＨＢＴに関連付けられるさまざまな層を使用して形成され得る半導体抵抗器の実施形態を提示する図である。 図５５のＨＢＴに関連付けられるさまざまな層を使用して形成され得る半導体抵抗器の実施形態を提示する図である。 図５５のＨＢＴに関連付けられるさまざまな層を使用して形成され得る半導体抵抗器の実施形態を提示する図である。 図５６Ａの半導体抵抗器の電気的概略図である。 図５６Ｂの半導体抵抗器の電気的概略図である。 図５６Ｃの半導体抵抗器の電気的概略図である。 図５６Ｄの半導体抵抗器の電気的概略図である。 図５６Ｅの半導体抵抗器の電気的概略図である。 図５６Ｆの半導体抵抗器の電気的概略図である。 図５６Ｇの半導体抵抗器の電気的概略図である。 本発明に従った抵抗領域を含む半導体構造の側面図である。 提供される抵抗領域の端子を示す図５７Ａの構造の上平面図である。 図５７Ａの抵抗領域によって形成される抵抗器の概略図である。 トランジスタに接続される図５７Ｃの抵抗器を示す図である。 図５８の回路要素の異なる実施形態の概略図である。 図５８の回路要素の異なる実施形態の概略図である。 図５８の回路要素の異なる実施形態の概略図である。 本発明に従ったダイ上に形成される半導体抵抗器の概略ブロック図である。 例示的なワイヤレスデバイスの概略的なブロック図である。 別の例示的なワイヤレスデバイスの概略的なブロック図である。 図６１Ａおよび図６１Ｂのワイヤレスデバイスにおいて使用され得る例示的なパワーアンプモジュールのブロック図である。 本発明の実施形態に従った、終端回路を有するパワーアンプシステムを示す概略的な回路ブロック図である。 本願明細書の別の実施形態に従った終端回路を有する例示的なパワーアンプモジュールを示すブロック図である。 この発明の特定の実施形態に従った例示的な基板を示す図である。 図６３Ａの実施形態の性能を従来の実現例と比較するシミュレーションの結果を示す図である。 図６３Ａの実施形態の性能を従来の実現例と比較するシミュレーションの結果を示す図である。 図６３Ａの実施形態の性能を従来の実現例と比較するシミュレーションの結果を示す図である。 この発明の別の実施形態に従ったダイおよび例示的な終端回路を示すブロック図である。 本発明のさらに別の実施形態に従ったモジュールを製造する例示的な方法のプロセスフロー図である。 本発明のある局面に従った送信線の実施形態の断面の図である。 図６７Ａの例示的な送信線を概略的に示す図である。 図６７Ａの送信線に取り付けられるワイヤーボンドの側面図である。 図６７Ａの送信線を含む基板の例を示す図である。 図６８Ｂの複数の基板を含むアレイの例を示す図である。 図６７Ａの送信線を含む例示的なモジュールの概略的なブロック図である。 図６７Ａの送信線および図６９のモジュールにおいて実現される他の送信線の間の関係を示すグラフの図である。 図６７Ａの送信線および図６９のモジュールにおいて実現される他の送信線の間の関係を示すグラフの図である。 図６７Ａの送信線および図６９のモジュールにおいて実現される他の送信線の間の関係を示すグラフの図である。 図６７Ａの送信線および図６９のモジュールにおいて実現される他の送信線の間の関係を示すグラフの図である。 図６７Ａの送信線を介して互いに結合された、２つの無線周波数（ＲＦ）コンポーネントのブロック図である。 図６７Ａの送信線を介して互いに電気的に結合され得るさまざまな例示的なＲＦコンポーネントの概略的なブロック図である。 図６７Ａの送信線を介して互いに電気的に結合され得るさまざまな例示的なＲＦコンポーネントの概略的なブロック図である。 図６７Ａの送信線を介して互いに電気的に結合され得るさまざまな例示的なＲＦコンポーネントの概略的なブロック図である。 図６７Ａの送信線を介して互いに電気的に結合され得るさまざまな例示的なＲＦコンポーネントの概略的なブロック図である。 図６７Ａの送信線を介して互いに電気的に結合され得るさまざまな例示的なＲＦコンポーネントの概略的なブロック図である。 図６７Ａの送信線を介して互いに電気的に結合され得るさまざまな例示的なＲＦコンポーネントの概略的なブロック図である。 図６７Ａの送信線を含むようこの発明に従って実現される別の例示的なモバイルデバイスの概略的なブロック図である。 この発明の一実施形態に従ったウェハの平面図である。 図７４Ａのウェハの部分の部分拡大平面図である。 本発明に従った、基板の第１または表側の上にパッシベーション層を形成することを示す図である。 本願明細書の本発明に従って、パッシベーション層の上にフォトレジスト層を形成およびパターニングすることと、パッシベーション層をパターニングするためにフォトレジスト層を使用することとを示す図である。 この発明に従って、マスクとしてフォトレジスト層を使用して窒化タンタル（ＴａＮ）終端層を形成することを示す図である。 本発明に従って、フォトレジスト層を除去することと、ＴａＮ終端層の上に導電層を形成することとを示す図である。 本願明細書において教示されるように基板の表側に担持板を取り付けることと、基板の裏側にフォトレジスト層を形成およびパターニングすることとを示す図である。 本発明のこの局面に従って、基板の中に裏側からウェハ貫通ビアを形成することを示す図である。 本願明細書の裏側プロセスの一実施形態の部分として、フォトレジスト層を除去し、ウェハ貫通ビアの上にバリア層を形成することを示す図である。 バリア層の上にシード層を形成することと、シード層の上に銅層を形成することとを示す図である。 ウェハの表側から担持板を除去することを示す図である。 本発明に従った例示的なパッケージモジュールの上平面図である。 図７６Ａの線Ａ−Ａに沿った図７６Ａのパッケージモジュールの断面を示す図である。 集積回路（ＩＣ）を有するダイを含むパッケージモジュールを作製するよう実現され得る本願明細書のプロセスステップを示す図である。 パッケージモジュールの形成のために複数のダイを受けるように構成される例示的なラミネートパネルの表側を示す図である。 パッケージモジュールの形成のために複数のダイを受けるように構成される例示的なラミネートパネルの裏側を示す図である。 この発明に従った個々のモジュールを与えるように構成されるパネルのラミネート基板の図を示す図である。 この発明に従った個々のモジュールを与えるように構成されるパネルのラミネート基板の図を示す図である。 この発明に従った個々のモジュールを与えるように構成されるパネルのラミネート基板の図を示す図である。 ラミネート基板上に実装するためにシンギュレートされる、複数のダイを有する作製された半導体ウェハの例を示す図である。 ラミネート基板上に実装される際に接続性を促進するための例示的な電気接触パッドを示す、個々のダイを示す図である。 例示的な表面実装技術（ＳＭＴ）デバイスの実装のためにラミネート基板が準備される上面図を示す図である。 例示的な表面実装技術（ＳＭＴ）デバイスの実装のためにラミネート基板が準備される側面図を示す図である。 ラミネート基板上に実装される例示的なＳＭＴデバイスの上面図を示す図である。 ラミネート基板上に実装される例示的なＳＭＴデバイスの側面図を示す図である。 本発明に従ってラミネート基板がダイの実装のために準備される上面図を示す図である。 本発明に従ってラミネート基板がダイの実装のために準備される側面図を示す図である。 ラミネート基板上に実装されるダイの上面図を示す図である。 ラミネート基板上に実装されるダイの側面図を示す図である。 この発明に従ったワイヤーボンドによってラミネート基板に電気的に接続されるダイの上面図を示す図である。 この発明に従ったワイヤーボンドによってラミネート基板に電気的に接続されるダイの側面図を示す図である。 ラミネート基板上に形成されるとともに、ワイヤーボンドによって規定されるエリアと、ワイヤーボンドの外側のエリアとの間での電磁（ＥＭ）アイソレーションを促進するように構成されるワイヤーボンドの上面図を示す図である。 ラミネート基板上に形成されるとともに、ワイヤーボンドによって規定されるエリアと、ワイヤーボンドの外側のエリアとの間での電磁（ＥＭ）アイソレーションを促進するように構成されるワイヤーボンドの側面図を示す図である。 本発明に従ったラミネート基板の上の領域にモールドコンパウンドを導入するためのモールディング構成の側面図を示す図である。 図８８のモールディング構成を介して形成されるオーバーモールドの側面図を示す図である。 オーバーモールドを有するパネルの表側を示す図である。 ＥＭアイソレーションワイヤーボンドの上部分を露出するためにオーバーモルドの上部分がどのように除去され得るかについての側面図を示す図である。 オーバーモールドの一部が、ＥＭアイソレーションワイヤーボンドの上部分をより良好に露出するよう除去された上部分を有するパネルの部分のイメージを示す図である。 ＥＭアイソレーションワイヤーボンドの露出された上部分を有する導電性の表面を形成するようパネルの上部上にスプレーされた金属ペイントの塗布を示す、図９２Ａに類似した図である。 導電層がＥＭアイソレーションワイヤーボンドの露出した上部分に電気的な接触するようにオーバーモールドの上に形成される導電層の側面図を示す図である。 本願明細書の教示に従った、導電層がスプレーオン金属ペイントであり得るパネルのイメージを示す図である。 パネルから切断される個々のパッケージモジュールを示す図である。 個々のパッケージモジュールの図を示す図である。 個々のパッケージモジュールの図を示す図である。 個々のパッケージモジュールの図を示す図である。 ワイヤレス電話基板上に実装されるモジュールの１つ以上が、本願明細書に記載される１つ以上の特徴を含み得ることを示すブロック図である。 本願明細書に記載される１つ以上の特徴を有するパッケージモジュールを図９７の電話基板のような回路基板上に設置するよう実現され得るプロセスのフロー図である。 パッケージモジュールが設置された回路基板を示すブロック図である。 パッケージモジュールが設置された回路基板を有するワイヤレスデバイスを示すブロック図である。 無線周波数（ＲＦ）アイソレーション構造を有する電子デバイスを示す図である。 本願明細書の特定の実施形態に従ったビア配置を決定する例示的なプロセスのフロー図である。 本願明細書の別の実施形態に従ったビア配置を決定する例示的なプロセスのフロー図である。 異なるビア配置に対応する例示的な電磁干渉（ＥＭＩ）プロファイルの図である。 異なるビア配置に対応する例示的な電磁干渉（ＥＭＩ）プロファイルの図である。 図１００Ａおよび図１００ＢにおけるＥＭＩデータについての凡例の図である。 ビア密度と逆電力放射との間の関係を示すグラフである。 図１００Ａに示されるＥＭＩプロファイルに対応するビア配置を有する基板の上平面図である。 図１００Ｂに示されるＥＭＩプロファイルに対応するビア配置を有する基板の上平面図である。 本発明の局面に従った、パッケージングプロセスの部分として、集積されたＥＭＩシールドを提供する方法の一例を示すプロセスステップを有するフロー図である。 基板と、基板に実装される１つ以上のダイとを含む電子モジュールの一例の側面図である。 この発明の局面に従った、集積されたＥＭＩシールドを組込む、デバイスパッケージの一例の断面側面図である。 本発明の局面に従った、集積されたＥＭＩシールドを組込む、デバイスパッケージの別の例の断面側面図である。 本発明の局面に従った、連続的なワイヤーボンドトラックを示すデバイスパッケージの部分の平面図である。 この発明の局面に従ったワイヤーボンドばねの一例の図である。 本発明の局面に従った、ワイヤーボンドばねを形成する方法の一例を示すフロー図である。 本発明の局面に従った、ワイヤーボンドばねの一例の詳細な拡大図である。 本発明の局面に従った、トランスファーモールド処理の間のワイヤーボンドばねの変形を示す、図１０９に類似した図である。 本発明の局面に従った、デバイスパッケージに組み込まれるワイヤーボンドばねの一例の断面側面図イメージの図である。 本発明の局面に従ったワイヤーボンドばねの一例の平面図イメージの図である。
好ましい実施形態の詳細な説明
Ｉ．イントロダクション
ここで図１を参照して、本発明に従った例示的なモジュール１０１の概略的なブロック図が示される。モジュール１０１は、望ましいレベルおよび／または範囲のリニアリティおよび望ましいＰＡＥを達成し得る。モジュール１０１は、パワーアンプシステムのいくつかまたはすべてを含み得る。モジュール１０１は、マルチチップモジュールおよび／またはパワーアンプモジュールと称され得る。モジュール１０１は、基板１０２、パワーアンプダイ１０３を含む１つ以上のダイ、１つ以上の回路要素、整合ネットワーク１０４など、またはそれらの任意の組合せを含み得る。図１に示されるように、１つ以上のダイは、パワーアンプダイ１０３と、パワーアンプバイアス制御ダイ１０４のようなコントローラダイとを含み得る。
モジュール１０１は、基板１０２に取り付けおよび／または結合される複数のダイおよび／または他のコンポーネントを含み得る。他のコンポーネントはたとえば、表面実装コンポーネント（ＳＭＣ）、および／または、基板トレースから形成されるインダクタのような基板１０２から形成されるコンポーネントを含み得る。いくつかの実現例では、基板１０２は、モジュール１０１が電話基板のような回路基板に実装される場合に、ダイおよび／またはコンポーネントを支持し、外部の回路網への電気的接続性を提供するように構成される多層基板であり得る。したがって基板１０２は、ダイおよび／または別個の受動コンポーネントのような複数のコンポーネントを受け入れるように構成され得る。図１に示されるように、パワーアンプダイ１０３、パワーアンプバイアス制御ダイ１０６、キャパシタ１０７およびインダクタ１０８は基板１０２に取り付けられる。基板１０２は、仕上げめっきを有するラミネート基板であり得る。
パワーアンプダイ１０３は、パワーアンプを実現するための任意の好適なダイであり得る。本願明細書のいくつかの実施形態に従うと、パワーアンプダイは、１つ以上のワイヤーボンドにより基板１０２に結合され得る。このようなワイヤーボンディングはたとえば、以下セクションＩＩで記載される特徴の任意の組合せを含み得る。ある実現例では、これらのワイヤーボンドは、以下セクションＸにおいて記載される特徴の任意の組合せを含むＲＦ送信線にパワーアンプダイ１０３を電気的に接続し得る。そのような送信線は基板１０２上で実現され得る。代替的または代替的には、１つ以上のワイヤーボンドが、セクションＩＸに記載される終端回路の１つ以上に含まれ得る。
多くの実現例では、パワーアンプダイ１０３は、砒化ガリウム（ＧａＡｓ）ダイである。これらの実現例のうちのいくつかにおいて、ＧａＡｓダイは、たとえばバイポーラ電界効果トランジスタ（ＢｉＦＥＴ）プロセスを含むヘテロ接合バイポーラトランジスタ（ＨＢＴ）プロセスを使用して形成されるトランジスタを含む。本願明細書のさまざまな実施形態に従うと、このようなトランジスタの１つ以上は、以下セクションＩＶにおいて記載されるトランジスタの特徴の任意の組合せを含み得る。代替的または付加的には、ＨＢＴプロセスによって形成されるＧａＡｓトランジスタを含むパワーアンプダイ１０３はさらに、以下セクションＶＩＩＩにおいて記載されるような特徴の任意の組合せを含む抵抗器のような、ＨＢＴプロセスによって形成される抵抗器を含み得る。
パワーアンプダイ１０３は、モジュール１０１の入力ピンＲＦ＿ＩＮを介してＲＦ信号を受け取り得る。パワーアンプダイ１０３は、たとえばＲＦ信号を増幅するように構成される複数段のパワーアンプを含む１つ以上のパワーアンプを含み得る。パワーアンプダイ
１０３は有利なことに、入力整合ネットワーク、（ドライバアンプと称され得る）第１のパワーアンプ段、段間整合ネットワーク、（出力アンプと称され得る）第２のパワーアンプ段、バイアス回路、またはその任意の組合せを含み得る。当業者であれば、パワーアンプダイが１つ以上のパワーアンプ段を含み得るということを理解するべきである。さらに、本願明細書のある実現例では、入力整合ネットワークおよび／または段間整合ネットワークは、パワーアンプダイ１０３の外部であり得る。図１はモジュール１０１において１つのパワーアンプダイ１０３を示すが、さらに、本発明の他の実現例では、２つ以上のパワーアンプダイがモジュール１０１に含まれてもよいということが理解されるべきである。
この発明のある実現例に従うと、パワーアンプは、第１のパワーアンプ段と第２のパワーアンプ段とを含み得る。第１段および／または第２段は、１つ以上のバイポーラトランジスタを含み得る。この発明のある実施形態では、これらのバイポーラトランジスタの１つ以上は、以下セクションＩＶにおいて本願明細書に記載される特徴の任意の組合せを含み得る。ＲＦ入力信号は、入力整合ネットワークによって第１のパワーアンプ段に提供され得る。入力整合ネットワークは、第１のバイアス信号を受け取り得る。第１のバイアス信号は、図１に示されるように、パワーアンプバイアス制御ダイ１０６上で生成され得る。いくつかの他の実現例（図示せず）において、第１のバイアス信号は、パワーアンプダイ１０３上またはモジュール１０１の外部で生成され得る。第１のパワーアンプ段は、ＲＦ入力を増幅し、当該増幅されたＲＦ入力を段間整合回路を介して第２のパワーアンプ段に提供する。段間整合回路は、添付書類Ｇに記載される特徴の任意の組合せに従って、ＲＦ信号の基本周波数を整合するとともにＲＦ信号の高調波の位相にて終端するよう、別個の終端回路を含み得る。段間整合回路は、第２段バイアス信号を受け取り得る。第２のバイアス信号は、図１に示されるように、パワーアンプバイアス制御ダイ１０６上で生成され得る。いくつかの他の実現例（図１に図示せず）において、第２のバイアス信号は、パワーアンプダイ１０３上またはモジュール１０１の外部で生成され得る。第２のパワーアンプ段は、増幅されたＲＦ出力信号を生成し得る。
増幅されたＲＦ出力信号は、出力整合ネットワーク１０４を介してパワーアンプダイ１０３の出力ピンＲＦ＿ＯＵＴに提供され得る。増幅されたＲＦ出力信号は、本願明細書のある実施形態に従って、以下セクションＸにおいてさらに詳細に記載される特徴の任意の組合せを有するＲＦ送信線を介して、出力整合ネットワーク１０４に提供され得るおよび／または出力整合ネットワーク１０４から提供され得る。整合ネットワーク１０４は、信号反射および／または他の信号歪みを低減することを支援するためにモジュール１０１上に設けられ得る。たとえば、出力整合ネットワーク１０４は、本願明細書において以下セクションＩＸに記載される特徴の任意の組合せに従って、ＲＦ信号の基本周波数を整合するとともにＲＦ信号の高調波の位相にて終端するよう別個の終端回路を含み得る。
パワーアンプダイ１０３は、キャパシタ、抵抗器またはインダクタのような１つ以上のオンダイ受動回路要素（on die passive circuit element）を含み得る。たとえば、パワーアンプダイ１０３は、１つ以上の抵抗器を含み得る。いくつかの実施形態では、パワーアンプダイ１０３は、以下セクションＶＩＩＩにおいて記載される特徴の任意の組合せを含む１つ以上の半導体抵抗器を含み得る。
代替的または付加的には、パワーアンプダイ１０３は、たとえば、以下セクションＩＩＩに記載される特徴の任意の組合せを含む、高いＲＦ損失のめっきの影響を低減することに関係する特徴を含み得る。一例として、パワーアンプダイ１０３は、オンダイ受動回路要素に電気的に接続される第１のリードと、第１のリードに電気的に接続されるボンディングパッドから離れるように電流を方向付けるよう出力信号に電気的に接続される第２のリードとを含み得る。
パワーアンプダイ１０３は、デュアルモードパワーアンプを含み得る。本願明細書のいくつかの実施形態に従うと、１つ以上のダイは、以下セクションＶに記載されるデュアルモードパワーアンプ制御インターフェイスの特徴の任意の組合せを含み得る。デュアルモードパワーアンプ制御インターフェイスは、パワーアンプダイ１０３上および／またはパワーアンプバイアス制御ダイ１０６のような別のダイ上で実現され得る。
図１にさらに示されるように、モジュール１０１は、基板１０２に実装されるパワーアンプバイアス制御ダイ１０６を含み得る。本願明細書のある実施形態において、パワーアンプバイアス制御ダイ１０６は、パワーアンプダイ１０３の処理変動のインジケータのようなパワーアンプダイ１０３の特性のインジケータに基づいて、以下セクションＶＩにおいて本願明細書に記載される特徴の任意の組合せを実現することによって、パワーアンプバイアス制御信号を生成し得る。パワーアンプバイアス制御ダイ１０６はさらに、パワーアンプダイ１０３に配置されるパワーアンプのパワーモードを示す制御データのような、モジュール１０１の制御ピンＣＯＮＴＲＯＬ上で受け取られる制御データに基づいて、パワーアンプバイアス制御信号を生成し得る。
さらに図１に示されるように、パワーアンプモジュール１０１の１つ以上の回路要素は、キャパシタ１０７および／またはインダクタ１０８を含み得る。１つ以上の回路要素は、基板１０２に実装および／または基板１０２上に実現され得る。たとえば、インダクタ１０８は、基板１０２上のトレースとしてまたは基板１０２に実装される表面実装コンポーネント（ＳＭＣ）として、基板１０２上に実現され得る。インダクタ１０８はチョークインダクタとして動作し得、供給電圧ピンＶＣＣ上で受け取られる供給電圧とパワーアンプダイ１０３との間に配置され得る。インダクタ１０８は、高周波ＲＦ信号成分をチョークおよび／またはブロックしつつ、供給電圧ピンＶＣＣ上で受け取られる供給電圧をパワーアンプダイ１０３上のパワーアンプに提供し得る。インダクタ１０８は、供給電圧ピンＶＣＣに電気的に接続される第１の端部と、パワーアンプダイ１０３に関連付けられるバイポーラトランジスタのコレクタに電気的に接続される第２の端部とを含み得る。キャパシタ１０７は、デカップリングキャパシタとして機能し得る。図１に示されるように、キャパシタ１０７は、インダクタ１０８の第１の端部に電気的に接続される第１の端部と、接地に電気的に結合される第２の端部とを含み、当該接地は、ある実現例では、モジュール１０１の接地ピン（図１に図示されない）を使用して提供される。キャパシタ１０７は、高周波数信号に低インピーダンスパスを提供し得、これにより、パワーアンプ供給電圧のノイズを低減し、パワーアンプの安定性を改善し、および／またはＲＦチョークとしてのインダクタ１０８の性能を改善する。いくつかの実現例では、キャパシタ１０７はＳＭＣを含み得る。
モジュール１０１は、１つ以上の電源ピン、および／または、たとえばパワーアンプダイ１０３に電気的に接続され得る１つ以上の基準電圧ピンをさらに含み得る。パワーアンプダイ１０３は、１つ以上のウェハ貫通ビアを含み得る。ウェハ貫通ビアは、接地電位に構成される供給ピンに電気的に結合され得る。ウェハ貫通ビアは、以下セクションＸＩに記載されるウェハ貫通ビアの特徴の任意の組合せを含み得る。たとえば、ウェハ貫通ビアは、窒化タンタルで終端されたウェハ貫通ビアであり得る。１つ以上の電源ピンは、高電力またはＶＣＣ供給電圧のような供給電圧をパワーアンプに提供し得る。
ある実施形態に従うと、モジュール１０１は有利なことに、ＲＦシールディングおよび／またはＲＦアイソレーション構造を含んでもよい。たとえばモジュールは、そのようなＲＦシールディングまたはＲＦアイソレーション構造を提供するよう、本願明細書において以下セクションＸＩＩおよびセクションＸＩＩＩに記載される特徴の任意の組合せを含み得る。
モジュール１０１は、たとえば付加的なパワーアンプダイ、キャパシタおよび／またはインダクタを含む、より多くまたはより少ないコンポーネントを含むよう修正され得る。たとえば、モジュール１０１は、１つ以上の付加的な整合ネットワークを含み得る。別の例として、モジュール１０１は付加的なパワーアンプダイと、デカップリングキャパシタおよびチョークインダクタとして動作するように構成される付加的なキャパシタおよびインダクタとを含み得る。モジュール１０１は、たとえばパワーアンプダイ１０１上に配置される入力段に別個の電源が提供される実現例、および／または、モジュール１０１が複数の帯域にわたって動作する実現例において、付加的なピンを有するよう構成され得る。
ＩＩ．ワイヤーボンドパッドシステムおよび関連する方法
いくつかの実施形態において、たとえばＮｉ／Ｐｄ／Ａｕめっきのような高ＲＦ損失のめっきに関連付けられるＲＦ損失を低減するために、はんだマスクは、ワイヤーボンドエリアの縁部および側壁がめっきされるのを防止するように再構成される。ワイヤーボンドエリアの縁部および側壁をＮｉ／Ｐｄ／Ａｕめっきのような高ＲＦ損失のめっきが存在しないままにすることによって、高抵抗率材料の周りを流れるようＲＦ電流のためのパスが提供され、これにより、高抵抗率めっき材料に関連付けられるＲＦ信号損失が低減される。上に示されるように、パワーアンプモジュールおよび当該パワーアンプモジュールが使用されるデバイスの性能をさらに改善するために、本発明のこれらの局面は、本願明細書の他の局面と組み合わされてもよい。
ワイヤーボンディングは、たとえば集積回路（ＩＣ）ダイのような電気回路デバイスを次のレベルのパッケージングに接続するための技術である。これらの回路デバイスは一般に、たとえばボールボンディングまたはウェッジボンディングなどによって、デバイスパッケージまたは基板に埋め込まれる導電体上のワイヤーボンドパッドに電気的に接続される複数の小さな導電性リード／パッドを含む。基板上のワイヤーボンドパッドは、ＩＣと基板との間の電気的接続を提供し、ＩＣが外部の世界とインターフェイス接続することを可能にする。いずれのタイプのワイヤーボンディングにおいても、接合点を作るために、熱、圧力および超音波エネルギーの何らかの組合せを使用して、ワイヤーは両端にて取り付けられる。
複数の銅パターンが、回路パターンに電気的に接続される基板上に形成され、銅パターンの上面が露出するように誘電体のようなフィラーが銅パターン間に充填される。しかしながら、むき出しの銅は容易にはんだ付け可能またはボンディング可能ではなく、はんだ付けまたはボンディングを促進する材料でのめっきを必要とする。はんだ付け／ボンディング可能であるべきではないエリアは、めっきに抗するよう材料で覆われる。一般に、はんだレジストは、マスクとして機能するとともに、マスクされた銅トレースにめっき材料が付着するのを防止するポリマーコーティングを指す。表面めっき材料が、露出した銅トレースの上層上にめっきされ、これにより、ワイヤーボンドパッドが提供される。いくつかの用途では、ワイヤーボンドパッドは、壊れやすいデバイスを破損することを回避するとともに電力集積回路に対する金属抵抗を下げるよう、能動回路の直上でのワイヤーボンディングに適合される。
ここで図２を参照して、本願明細書の特定の一実施形態に従った、ＩＣ１１１、基板１２１、銅トレース１１２、ワイヤーボンドパッド１１３，１１４、およびボンディングワイヤー１１６を含むＩＣモジュール１０９の部分が示される。ＩＣは、ワイヤー１１６によりワイヤーボンドパッド１１３および１１４にワイヤーボンディングされる。例示される実施形態では、ワイヤーボンドパッド１１３は、６ワイヤーのワイヤーボンドパッドであり、ワイヤーボンドパッド１１４は、３ワイヤーのワイヤーボンドパッドである。他の実施形態では、異なる数のワイヤー１１６が、ワイヤーボンドパッド１１３および１１４
に取り付けられ得る。ワイヤーボンドパッド１１３および１１４は、ボンドエリア１１９、側壁１１７および縁部１１８を含む。
図３は、ワイヤーボンドパッドを形成するための例示的なプロセス１２２についてのフローチャートを示す。プロセス１２２は、図２に示される実施形態に関して記載される。状態１２３は、半導体作製の当業者に公知のように、回路パスを形成するよう、基板１２１の上面上のトレース１１２を含む誘電体および導電体の層１１２を有する基板１２１が形成されることから始まる。
状態１２４では、プロセス１２２は、半導体作製の当業者に公知であり得るように、ＩＣモジュール１０９においてめっき材料が存在しないままとなるべきエリアに、はんだマスクを適用する。はんだマスク開口部は、めっき材料が付着することになるエリアを規定する。いくつかの実施形態において、はんだマスク開口部は、ワイヤーボンドパッド１１３および１１４のワイヤーボンドエリア１１９、側壁１１７および縁部１１８をめっき材料に対して露出する。本願明細書の他の実施形態において、トレース１１２と、ワイヤーボンドパッド１１３および１１４のワイヤーボンドエリア１１９、側壁１１７、および縁部１１８とは、めっき処理に対して開放されている。
状態１２６では、半導体作製の当業者に公知であり得るように、銅トレース１１２の（はんだマスクが存在しない）露出エリアは、めっき材料でめっきされてワイヤーボンドパッド１１３および１１４を形成する。
本願明細書の実施形態では、めっき材料はニッケル／金（Ｎｉ／Ａｕ）である。状態１２６では、ニッケル層が銅トレース１１２の上にめっきされ、金層がニッケル層の上にめっきされる。めっき技術の例は、たとえば、浸漬めっき蒸着、電解めっき、および無電解めっきなどを含む。
本願明細書の特定の実施形態において、銅トレースは、約５ミクロンと約５０ミクロンとの間の厚さであり、好ましくは約２０ミクロンである。Ｎｉ／Ａｕめっきにおけるニッケル層は、約２．５ミクロンから約７．６ミクロンの間の厚さであり、より好ましくは、約５ミクロンから約７ミクロンの間の厚さである。金層は、約０．７０±０．２ミクロンの厚さであり、より好ましくは、約０．５±０．１ミクロンの厚さである。
従来からＮｉ／Ａｕは、無線周波数集積回路（radio frequency integrated circuit（ＲＦＩＣ））製品のための標準的な表面めっき材料である。無線周波数（ＲＦ）は、約３０ｋＨｚから約３００ＧＨｚまでの範囲の発振の速度である。ある実施形態では、ＲＦＩＣ１１１は、基板１２１の表面上にめっきされるＮｉ／Ａｕワイヤーボンドパッド１１３および１１４にワイヤーボンディングされ、そのパッケージとのＲＦＩＣ１１１の電気的接続を形成する。しかしながら、金の価格の上昇により、Ｎｉ／Ａｕ表面めっきに関連付けられるパッケージングコストが増加している。
パッケージングコストを低減するために、ＲＦＩＣのためのワイヤーボンドパッドを形成するようニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）めっき材料が使用される。ある実施形態では、ＲＦＩＣ１１１は、基板１２１の表面上にめっきされるＮｉ／Ｐｄ／Ａｕワイヤーボンドパッド１１３および１１４にワイヤーボンディングされ、そのパッケージとのＲＦＩＣ１１１の電気的接続を形成する。Ｎｉ／Ｐｄ／Ａｕめっきが使用する金はＮｉ／Ａｕめっき材料より少なく、金の価格が上昇しているため、Ｎｉ／Ｐｄ／ＡｕめっきにはＮｉ／Ａｕめっき材料よりもコストがかからないという利点が存在する。
図４に示されるように、本願明細書の実施形態に従った、たとえば基板１２１の表面上
のＮｉ／Ｐｄ／Ａｕワイヤーボンドパッド１１３の断面が示される。図２の１１４のようなモジュールにおける任意の他のボンドパッドに該当し得る、図４に示されるようなＮｉ／Ｐｄ／Ａｕワイヤーボンドパッド１１３は、ニッケル層１２７、パラジウム層１２８および金層１２９を含む。
ここで図３および図４を参照して、状態１２６では、ニッケル層１２７は銅トレース１１２の上にめっきされ、パラジウム層１２８はニッケル層１２７の上にめっきされ、金層１２９はパラジウム層１２８の上にめっきされる。めっき技術の例は、たとえば、浸漬めっき蒸着、電解めっき、および無電解めっきなどを含む。
図４に示される本願明細書の実施形態において、銅トレース１１２の高さＨＣｕは、約５ミクロンと約５０ミクロンとの間であり、好ましくは２０ミクロンである。ニッケル層１２７の高さＨＮｉは、約２．５ミクロンから約７．６ミクロンの間であり、より好ましくは、約５ミクロンから約７ミクロンまでの間である。パラジウム層１２８の高さＨＰｄは、約０．０９±０．０６ミクロンであり、より好ましくは約０．１±０．０１ミクロンである。金層１２９の高さＨＡｕは、約０．１０±０．０５ミクロンであり、より好ましくは約０．１±０．０１ミクロンである。
しかしながら、Ｎｉ／Ｐｄ／Ａｕめっき表面は、薄いパラジウム層１２８および金層１２９とニッケル層１２７の強磁性とにより、無線周波数にてＮｉ／Ａｕめっき表面よりも高いシート抵抗を有する。シート抵抗は、半導体のための表面仕上げめっきのような薄膜が、たとえば２次元エンティティであると考えられる２次元系に適用可能である。シート抵抗は３次元系における抵抗率と類似している。シート抵抗という用語が使用される場合、電流は、シートの面に垂直でなく、シートの面に沿って流れなければならない。
上記のＮｉ／Ａｕワイヤーボンドパッドの実施形態において、Ｎｉ／Ａｕのシート抵抗は、２ＧＨｚにて約３０ｍΩ／ｓｑｕａｒｅであり、上で記載されるとともに図４に示されるＮｉ／Ｐｄ／Ａｕワイヤーボンドパッドの実施形態におけるＮｉ／Ｐｄ／Ａｕのシート抵抗は、２ＧＨｚにて約１５０ｍΩ／ｓｑｕａｒｅである。したがって、Ｎｉ／Ａｕめっき材料の代わりにＮｉ／Ｐｄ／Ａｕめっき材料でワイヤーボンドパッド１１３および１１４をめっきすることにより、さらなるＲＦ損失につながり得る。さらに、これは製品性能および歩留まりに影響を与え得る。いくつかの実施形態では、Ｎｉ／Ｐｄ／Ａｕめっき表面は潜在的に、約０．１ｄＢ〜約０．４ｄＢほどＲＦ損失を増加させ得るか、または、同等に約１％〜約４％ほど電力効率に影響を与え得る。
さらに、発振信号は表皮効果に晒される。表皮効果は、導電体の表面の近くの電流密度がそのコアでの電流密度よりも大きくなるように交流電流が導電体内で分散する傾向である。すなわち、電流は、表皮厚さと称される平均深さの導電体の表皮に流れる傾向がある。表皮効果は、導電体の多くが電流をほとんど伝えないため、電流の周波数とともに導電体の有効抵抗を増加する。表皮効果は、交流電流によって引き起こされる渦電流による。たとえばＲＦ周波数まで信号の周波数が増加すると、表皮厚さは減少する。さらに、渦電流はまた、導電体の縁部にて交流ＲＦ電流の密集を引き起こす。したがって、ＲＦ電流の主な部分は、導電体１１２の縁部および側壁上を伝わる。
図５は、本願明細書の別の実施形態に従った、ＲＦＩＣ１３２と、基板１４１と、銅トレース１３３と、ワイヤーボンドパッド１３４および１３６と、ボンディングワイヤー１１６とを含むＲＦＩＣモジュール１３１の拡大された部分を示す。ＲＦＩＣ１３２は、ボンディングワイヤー１１６によってワイヤーボンドパッド１３４および１３６にワイヤーボンディングされる。例示される実施形態では、ワイヤーボンドパッド１３４は、６ワイヤーのワイヤーボンドパッドであり、ワイヤーボンドパッド１３６は、３ワイヤーのワイ
ヤーボンドパッドである。他の実施形態では、たとえば１つ、２つ、３つ、４つ、５つまたは６つより多いといった他の数のワイヤー１１６が、ワイヤーボンドパッド１３４および１３６に取り付けられ得る。ワイヤーボンドパッド１３６は、ボンドエリア１３９、側壁１３７および縁部１３８を含む。
ＲＦ信号損失を低減するために、作製プロセスはたとえば、Ｎｉ／Ｐｄ／Ａｕワイヤーボンドパッド１３４をボンドエリア１３９に制限し得、側壁１３７および縁部１３８はＮｉ／Ｐｄ／Ａｕめっき材料が存在しない状態のままにする。ＲＦ電流の大部分は、図２および図４に示されるように、めっきされる縁部１３８および側壁１３７を通って伝わるのではなく、めっきされたワイヤーボンドエリア１３９を取り囲むめっきされていない縁部および側壁を通って伝わる。したがって、ＲＦ損失は低減される。
図６には、本願明細書の別の実施形態に従った、Ｎｉ／Ｐｄ／Ａｕワイヤーボンドパッド１３４および１３６を形成するための例示的なプロセス１４２についてのフローチャートが示される。プロセス１４２は、図５に示される実施形態に関して記載される。状態１４３は、半導体作製の当業者に公知であり得るように、回路パスを形成するよう、図７の基板１４１の上面上のトレース１３３を含む誘電体および導電体の層１３３を有する基板１４１が形成されることから始まる。
ある実施形態において、状態１４４では、はんだマスクは、例示的なワイヤーボンドパッド１３４の縁部１３８および側壁１３７を覆うように再構成される。別の実施形態では、はんだマスクは、トレース１３３と、ワイヤーボンドパッドの縁部１３８および側壁１３７とを覆うように再構成される。はんだマスクの開口部は、ワイヤーボンドエリア１３９がめっき処理に対して開放される一方、縁部１３８および側壁１３７がめっき処理に対して開放されないように、ワイヤーボンドエリア１３９に広がっている。本願明細書の実施形態において、はんだマスクによって覆われる縁部１３８の幅は、はんだマスク開口部の位置合わせ公差より少なくとも広くあるべきである。別の実施形態では、はんだマスクによって覆われる縁部１３８の幅は、約１０ミクロンから２００ミクロンであり、好ましくは５０ミクロンから１００ミクロンである。
状態１４６では、半導体作製の当業者に公知であり得るように、プロセス１４２は、再構成されたはんだマスクをＲＦＩＣモジュール１３１に適用する。
状態１４７では、プロセス１４２は、半導体作製の当業者に公知であり得るように、Ｎｉ／Ｐｄ／Ａｕめっき材料でＲＦＩＣモジュール１３１をめっきしてワイヤーボンドパッドを形成する。めっき技術の例は、たとえば、浸漬めっき蒸着、電解めっき、および無電解めっきなどを含む。
これに関連するさらなる詳細の例として、図７は、本願明細書の実施形態に従った、基板１４１の表面上の例示的なＮｉ／Ｐｄ／Ａｕワイヤーボンドパッド１３４の断面を示す。示されるようなＮｉ／Ｐｄ／Ａｕワイヤーボンドパッド１３４は、ニッケル層１４８、パラジウム層１４９および金層１５１を含む。図７に示されるように、Ｎｉ／Ｐｄ／Ａｕワイヤーボンドパッド１３４の縁部１３８および側壁１３７にはＮｉ／Ｐｄ／Ａｕめっきが存在しない。
ここで図６および図７をともに参照して、ニッケル層１４８は銅トレース１３３の上にめっきされ、パラジウム層１４９はニッケル層１４８の上にめっきされ、金層１５１はパラジウム層１４９の上にめっきされる。めっき技術の例は、たとえば、浸漬めっき蒸着、電解めっき、および無電解めっきなどを含む。
図７に示される実施形態において、銅トレース１３３の高さＨＣｕは、約５ミクロンと約５０ミクロンとの間であり、好ましくは約２０ミクロンである。ニッケル層１４８の高さＨＮｉは、約２．５ミクロンから約７．６ミクロンの間であり、より好ましくは、約５ミクロンから約７ミクロンまでの間である。パラジウム層１４９の高さＨＰｄは、約０．０９±０．０６ミクロンであり、より好ましくは約０．１±０．０１ミクロンである。金層１５１の高さＨＡｕは、約０．１０±０．０５ミクロンであり、より好ましくは約０．１±０．０１ミクロンである。
図８は、本願明細書の実施形態に従った、縁部／側壁が露出した表面を有するトレースおよび縁部／側壁がめっきされた表面を有するトレースについてＲＦ損失を比較するグラフ１５２である。グラフ１５２は、ｙ軸すなわち垂直軸に沿って、デシベル（ｄＢ）で表わされる電力損失を示し、ｘ軸すなわち水平軸に沿って、ギガヘルツ（ＧＨｚ）で表わされる周波数を示す。ＲＦ信号の電力損失は、約１．４０ＧＨｚから約２．２５ＧＨｚの範囲の周波数にて、１０ｌｏｇ１０［ＲＦｐｏｗｅｒｏｕｔ／ＲＦｐｏｗｅｒｉｎ］として計算される。
グラフ１５２は、ＲＦＩＣ基板上のさまざまなトレースを通るＲＦ信号の電力損失を表わす線１５３、１５６、１５８、１６１および１６３を含む。線１５３は、むき出しの銅トレース（表面仕上げなし）を通るＲＦ信号のＲＦ電力損失を示す。約１．９ＧＨｚでは、点１５４によって示されるように、電力損失は約０．６１４ｄＢである。
線１５６は、縁部および側壁にめっきが存在しないＮｉ／Ａｕボンディングパッドを含む銅トレースを通るＲＦ信号の電力損失を示し、線１５８は、縁部および側壁がＮｉ／Ａｕめっき材料でめっきされたＮｉ／Ａｕボンディングパッドを含む銅トレースを通るＲＦ信号の電力損失を示している。線１５６上の点１５７は、約１．９ＧＨｚにて電力損失が約０．７２９ｄＢであることを示し、線１５８上の点１５９は、約１．９ＧＨｚにて電力損失が約０．７９５ｄＢであることを示す。
線１６１は、縁部および側壁にめっきが存在しないＮｉ／Ｐｄ／Ａｕボンディングパッドを含む銅トレースを通るＲＦ信号の電力損失を示し、線１６３は、縁部および側壁がＮｉ／Ｐｄ／Ａｕめっき材料でめっきされたＮｉ／Ｐｄ／Ａｕボンディングパッドを含む銅トレースを通るＲＦ信号の電力損失を示している。線１６１上の点１６２は、約１．９ＧＨｚにて電力損失が約０．９２３ｄＢであることを示し、線１６３上の点１６４は、約１．９ＧＨｚにて電力損失が約１．１９１ｄＢであることを示す。
図８に示される実施形態を参照して、むき出しの銅トレース（線１５３）では電力損失が最小であり、縁部および側壁がめっきされたＮｉ／Ｐｄ／Ａｕボンディングパッドを含むトレース（線１６３）では、ＲＦ電力損失が最も大きい。Ｎｉ／Ａｕボンディングパッドを有するトレース（線１５６，１５８）では、Ｎｉ／Ｐｄ／Ａｕボンディングパッドを有するトレース（線１６１，１６３）よりも、ＲＦ信号に対する電力損失が少ない。Ｎｉ／Ａｕボンディングパッドについてトレースを比較すると、縁部および側壁が露出したトレース（線１５６）は、縁部および側壁がめっきされたトレース（線１５８）よりも、電力損失が少ない。同様に、縁部および側壁が露出したＮｉ／Ｐｄ／Ａｕボンディングパッドを有するトレース（線１６１）は、縁部および側壁がめっきされたＮｉ／Ｐｄ／Ａｕボンディングパッドについてのトレース（線１６３）よりも、ＲＦ信号に対する電力損失が少ない。矢印１６６によって示されるように、ある実施形態では、縁部および側壁がＮｉ／Ｐｄ／Ａｕめっき材料でめっきされないＮｉ／Ｐｄ／Ａｕボンディングパッドを通るＲＦ信号についてのＲＦ電力損失は、縁部および側壁がＮｉ／Ｐｄ／ＡｕでめっきされたＮｉ／Ｐｄ／Ａｕボンディングパッドを通るＲＦ信号のＲＦ電力損失よりも、約０．２６ｄＢ小さい。
本願明細書の特定の実施形態において、プロセス１４２に晒されるめっきされたワイヤーボンドエリア１３９について最小の幅が存在し、これにより、信頼性のあるワイヤーボンド接続の成功が達成される。上で記載された図５および図７は、銅トレース１３３の一様な幅に嵌合するワイヤーボンディングパッド１３４および１３６の実施形態を示している。言いかえれば、めっきされたワイヤーボンドエリア１３９の幅およびめっきされていない縁部１３８および側壁１３９の幅は、ワイヤーボンドパッド１３４のエリアにおけるトレース１３３の一様な幅を超えておらず、ワイヤーボンドパッド１３６と、それぞれのワイヤーボンドパッドに隣接するトレース１３３のエリアとについても同様である。
次に図９Ａ〜図９Ｆに関して、ワイヤーボンディングパッドについての例示的なレイアウトが示されており、図９Ａ〜図９Ｆにおいて、めっきされたボンドエリア１３９の最小幅および少なくとも１つのめっきされていない縁部１３８の幅が、それぞれのワイヤーボンドパッドのエリアおよびワイヤーボンドパッドに隣接するトレース１３３のエリアにおけるトレース１３３の一様な幅を超える。ある実施形態において、ワイヤーボンドパッドの縁部１３８は、めっきがないままであるように、はんだマスクで覆われた後、ワイヤーボンドエリア１３９についての最小サイズの要件が満たされない場合、トレース１３３の幅は、当該サイズ要件を満たす最小の縁部の露出で、比例して増加され得る。
より具体的には、図９Ａ〜図９Ｄは、ワイヤーボンドパッドを取り囲む縁部１３８および側壁１３７が露出したワイヤーボンドパッドの例示的なレイアウトを示す。ある所望の用途のための本願明細書の実施形態において、ワイヤーボンドパッドの縁部１３８は、めっきがないままであるように、はんだマスクで覆われた後、ワイヤーボンドエリア１３９についての最小サイズ要件が満たされない場合、当該ワイヤーボンディングエリア１３９のサイズ要件を満たす最小の縁部の露出で、トレース１３３の幅が変形され得る。言いかえれば、ワイヤーボンディングエリアのレイアウトは、基板技術の設計ルールによってセットされた最小の寸法と合致するかまたは当該最小の寸法よりも大きく、それと同時に、ボンディングエリアを含む銅トレースのめっきされた縁部および側壁を最小限にする。したがって、高抵抗性のめっきされた縁部および側壁上をＲＦ電流が流れる距離は最小となる。図９Ａ〜図９Ｄにおいて、トレース１３３は、ワイヤーボンドパッドのエリアにおいて幅が拡がっており、ワイヤーボンドエリア１３９を収容する。さらに、広げられたトレース１３３は、はんだマスクプロセスの間、ワイヤーボンドパッドが、覆われた縁部１３８および側壁１３７（図示せず）を維持することを可能にし、これにより、完成したワイヤーボンドパッドが、それぞれのワイヤーボンドパッドの周囲のすべてに沿って、露出した縁部１３８および側壁１３７を維持することが可能になる。
図９Ｅおよび図９Ｆは、トレース１３３がワイヤーボンドパッドを含むが、回路レイアウトの考慮によって、パッドサイズが限定され、マスキングプロセスの間、縁部１３８がはんだマスクで覆われるのが防止される例示的なレイアウトを示す。一実施形態では、トレース１３３は、ワイヤーボンドエリア１３９を収容するために、ワイヤーボンドパッドを有するよう変形する。別の実施形態では、トレース１３３は、ワイヤーボンドエリア１３９を収容するために、ワイヤーボンドパッドのエリアにおいて変形する。図９Ｅでは、トレース１３３は、３ワイヤーのワイヤーボンディングエリア１３９を収容するために、１つのワイヤーボンドパッドを有するよう変形される。図９Ｆでは、示されるように２つの２ワイヤーボンディングエリア１３９を収容するために、トレース１３３は、各々がボンドパッドエリア１３９を有する２つのワイヤーボンドパッドを有するよう変形される。したがって、当該変形したトレース１３３は、めっきされた縁部および側壁の長さを最小にし、すなわち換言すると、めっきされていない縁部および側壁の長さを最大にしてＲＦ損失を低減するとともに、ワイヤーボンドパッドの必要とされるボンディング可能エリアを維持する。
本願明細書の利点としてコストを低減するために、いくつかの実施形態において、ＲＦＩＣモジュールのための基板の表面トレース上に、Ｎｉ／Ａｕの代わりにＮｉ／Ｐｄ／Ａｕがめっきされてワイヤーボンドエリアを形成する。しかしながら、Ｎｉ／Ｐｄ／ＡｕはＮｉ／Ａｕより高いＲＦシート抵抗を有しており、これにより、Ｎｉ／Ｐｄ／Ａｕワイヤーボンドエリアを通って伝わる信号の場合に、Ｎｉ／Ａｕワイヤーボンドエリアを通って伝わる信号の場合よりもＲＦ損失が高くなる。いくつかの実施形態において、たとえばＮｉ／Ｐｄ／Ａｕめっきのような高ＲＦ損失のめっきに関連付けられるＲＦ損失を低減するために、はんだマスクは、ワイヤーボンドエリアの縁部および側壁がめっきされるのを防止するように再構成される。ワイヤーボンドエリアの縁部および側壁をＮｉ／Ｐｄ／Ａｕめっきのような高ＲＦ損失のめっきが存在しないままにすることによって、低抵抗率材料を通って流れるようＲＦ電流のためのパスが提供され、これにより、高抵抗率めっき材料に関連付けられるＲＦ信号損失が低減される。
Ｎｉ／Ｐｄ／Ａｕの表面めっきに関して実施形態を記載してきたが、開示されたシステムおよび方法は、たとえばＳｎ、Ｐｂ、および強磁性材料の他の表面などといった、任意の高ＲＦ損失の表面めっきに適用される。
ある実施形態の上記の詳細な説明は、網羅的であるよう意図されず、または、本発明を上に開示されたそのものの形態に限定するよう意図されない。本発明の特定の実施形態および本発明についての例は、上で例示的な目的のために記載されているが、関連する技術における当業者が認識し得るように、本発明の範囲内でさまざまな同等な修正が可能である。たとえば、プロセスまたはブロックが所与の順番で提示されているが、代替的な実施形態は、異なる順番でステップを有するルーチンを実行するか、または異なる順番でブロックを有するシステムを使用してもよく、いくつかのプロセスまたはブロックは、削除、移動、付加、細分、組み合わせ、および／または修正されてもよい。これらのプロセス、ブロックまたはステップの各々は、さまざまな異なる態様で実行されてもよい。さらに、プロセス、ブロックまたはステップは時に、連続して行なわれるものとして示されているが、これらのプロセス、ブロックまたはステップはその代わりに並列に行なわれてもよく、または異なる時間に行なわれてもよい。
関連する技術における当業者であれば、本願明細書において提供されるような本発明のこれらの局面の教示は、必ずしも本願明細書において上に記載または下に記載されるシステムにのみではなく、他のシステムに適用することができるということを理解するはずである。したがって、上に記載されたさまざまな実施形態の要素および動作は、さまざまなさらに別の実施形態を提供するよう、広くかつ幅広い態様で組み合わされてもよい。
ＩＩＩ．高ＲＦ損失のめっきの影響を低減するための装置および方法
たとえばニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）めっきのような高ＲＦ損失めっきに関連付けられる無線周波数（ＲＦ）損失を低減するために、キャパシタ、抵抗器またはインダクタのような、無線周波数集積回路（ＲＦＩＣ）に関連付けられるオンダイ受動デバイスは、ＲＦＩＣのＲＦ信号出力に対してＲＦ上側信号パスに配置される。ＲＦ上側信号パスにオンダイ受動デバイスを配置することによって、ＲＦ電流は、受動デバイスのボンディングパッドの高ＲＦ損失めっき材料を直接的に通過しない。上に示されるように、パワーアンプモジュールおよび当該パワーアンプモジュールが使用されるデバイスの性能をさらに改善するために、本発明のこれらの局面は、本願明細書の他の局面と組み合わされてもよい。
ウェハ作製は一般に、シリコンまたは半導体ウェハ上に集積回路を構築するプロセスを指す。任意の所与の設計仕様に準拠する集積回路を作り出すよう、ウェハ作製の当業者に
公知である多くのプロセスが存在しており、その例として、たとえば、エピタキシー、マスキングおよびエッチング、拡散、イオン注入、ポリシリコンの蒸着、誘電体の作製、リソグラフィおよびエッチング、薄膜の蒸着、金属化、ガラス絶縁、ならびにウェハ上の各ダイのプロービングおよびトリミングなどがある。
ある実施形態では、さらにＲＦ出力信号を含むＲＦＩＣ上に、抵抗器、キャパシタまたはインダクタなどのようなオンダイ受動デバイスを配置することが望ましい。オンダイ受動デバイスは、ＲＦ回路において、高調波周波数のためのフィルタ、シャントフィルタ、またはトラッパとして機能し得る。
ここで、図１０を参照して、基板１６８およびＲＦＩＣ１７４を含むＲＦＩＣモジュール１６７の拡大した部分が示される。簡潔さのために付加的な回路網は省略されている。基板１６８は、ＲＦＩＣ回路トレース１６９と、ワイヤーボンディングパッド１７１および１７２とを含む。本願明細書の実施形態では、ワイヤーボンディングパッド１７１および１７２はＮｉ／Ｐｄ／Ａｕを含む。別の実施形態では、ワイヤーボンディングパッド１７１および１７２は高ＲＦ損失のめっき材料を含む。さらに別の実施形態では、ワイヤーボンディングパッド１７１および１７２はＮｉ／Ａｕを含む。ある実施形態では、図１０に示されるように、ワイヤーボンディングパッド１７１および１７２は、めっきされた縁部および側壁を有するよう形成される。別の実施形態では、ワイヤーボンディングパッド１７１および１７２は、表面めっき材料が存在しない縁部および側壁を有するよう形成される。
ＲＦＩＣ１７４は、ＲＦ出力１７６と、キャパシタ１７７のようなオンダイ受動デバイス１７７とを含む。ＲＦ出力１７６は、ＲＦＩＣの内部回路からのＲＦ出力信号がＲＦＩＣ１７４を出てモジュール１６７のＲＦ回路網に入力するＲＦＩＣ１７４上の位置に位置決めされる。ある実施形態では、ＲＦＩＣ１７４のレイアウトは、ＲＦ出力１７６の後に、キャパシタ１７７がＲＦモジュール１６７のＲＦ回路１６９に配置されるように構成される。このレイアウトでは、ＲＦ出力１７６がワイヤーボンディングパッド１７１にワイヤーボンディングされるとともにオンダイキャパシタ１７７がワイヤーボンディングパッド１７２にワイヤーボンディングされる場合、オンダイキャパシタ１７７は、ＲＦＩＣ１７４のＲＦ出力１７６とモジュール１６７のＲＦ出力との間に存在する。
矢印１７３は、ＲＦ信号のＲＦ電流フローの方向を示す。示されるように、ＲＦ電流は、ＲＦ出力信号１７６からモジュール１６７のＲＦ出力まで流れる。ＲＦ出力信号１７６とモジュール１６７のＲＦ出力との間にあるＲＦトレース１６９の部分はＲＦ信号下側パスに存在し、ＲＦ電流フローを受け取らない、ＲＦ出力１７６の上に位置するトレース１６９の部分はＲＦ信号上側パスに存在する。図１０では、キャパシタボンディングパッド１７２はＲＦ下側パスに位置する。言いかえれば、ＲＦ電流は、ＲＦ出力１７６から基板１６８上の回路網の残りまで伝わる場合、キャパシタワイヤーボンドパッド１７２を通過する。本願明細書の実施形態において、Ｎｉ／Ｐｄ／Ａｕキャパシタボンディングパッド１７２のような高ＲＦ損失めっき材料をＲＦ信号が通過することにより、付加的なＲＦ信号損失が発生する。
図１１は、基板１７９およびＲＦＩＣ１８６を含むＲＦＩＣモジュール１７８の拡大した部分を示す。簡潔さのために付加的な回路網は省略されている。基板１７９は、ＲＦＩＣ回路トレース１８１と、ワイヤーボンディングパッド１８２および１８３とを含む。本願明細書の特定の実施形態では、ワイヤーボンディングパッド１８２および１８３はＮｉ／Ｐｄ／Ａｕを含む。別の実施形態では、ワイヤーボンディングパッド１８２および１８３は高ＲＦ損失めっき材料を含む。さらに別の実施形態では、ワイヤーボンディングパッド１８２および１８３はＮｉ／Ａｕを含む。本願明細書の特定の実施形態では、図１１に
示されるように、ワイヤーボンディングパッド１８２および１８３は、めっきされた縁部および側壁を有するよう形成される。別の実施形態では、ワイヤーボンディングパッド１８２および１８３は、表面めっき材料が存在しない縁部および側壁を有するよう形成される。
図１１のＲＦＩＣ１８６のレイアウトは、オンダイ受動デバイスの高ＲＦ損失ボンディングパッドを流れるＲＦ電流に関連付けられるＲＦ損失を低減するように再構成されている。ＲＦＩＣ１８６は、ＲＦ出力１８７と、キャパシタ１８８のようなオンダイ受動デバイスとを含む。ＲＦ出力１８７は、ＲＦＩＣの内部回路からのＲＦ出力信号がＲＦＩＣ１８６を出てモジュール１７８のＲＦ回路網に入力するＲＦＩＣ１８６上の位置である。本願明細書の実施形態では、ＲＦＩＣ１８６のレイアウトは、ＲＦ出力１８７の前に、キャパシタ１８８がＲＦモジュール１７８のＲＦ回路１８１に配置されるように構成される。このレイアウトでは、ＲＦ出力１８７がワイヤーボンディングパッド１８３にワイヤーボンディングされるとともにオンダイキャパシタ１８８がワイヤーボンディングパッド１８２にワイヤーボンディングされる場合、オンダイキャパシタ１８８は、ＲＦＩＣ１８６のＲＦ出力１８７とモジュール１７８のＲＦ出力との間に存在しない。
矢印１７３はまた、ＲＦ信号のＲＦ電流フローの方向を示す。示されるように、ＲＦ電流は、ＲＦ出力信号１８７からモジュール１７８のＲＦ出力まで流れる。図１１では、受動デバイスボンディングパッド１８２はＲＦ上側パスに位置する。言いかえれば、ＲＦ電流は、ＲＦ出力１８７から基板１７９上の回路網の残りまで伝わる場合、受動デバイスワイヤーボンドパッド１８２を通過しない。したがって、本願明細書の実施形態において、ＲＦＩＣ１８６のレイアウトにおいて、オンダイ受動デバイスのための基板１７９上のボンディングパッド１８２がＲＦ上側信号パスに存在するようにオンダイ受動デバイスを配置することにより、ＲＦ信号下側パスにオンダイ受動デバイスボンディングパッド１８２を配置することに関連付けられるＲＦ信号損失が低減される。
コストを低減するために、いくつかの実施形態において、ＲＦＩＣモジュールの基板の表面トレース上に、Ｎｉ／Ａｕの代わりにＮｉ／Ｐｄ／Ａｕがめっきされてワイヤーボンドエリアを形成する。しかしながら、Ｎｉ／Ｐｄ／ＡｕはＮｉ／Ａｕより高いＲＦシート抵抗を有しており、これにより、Ｎｉ／Ｐｄ／Ａｕワイヤーボンドエリアを通って伝わる信号の場合に、Ｎｉ／Ａｕワイヤーボンドエリアを通って伝わる信号の場合よりもＲＦ損失が高くなる。たとえばＮｉ／Ｐｄ／Ａｕめっきのような高ＲＦ損失めっきに関連付けられるＲＦ損失を低減するために、キャパシタ、抵抗器、またはインダクタなどといった、ＲＦＩＣに関連付けられるオンダイ受動デバイスが、ＲＦＩＣ出力信号に対してＲＦ上側パスに配置される。ＲＦ信号上側パスに受動デバイスが存在するＩＣをレイアウトすることによって、モジュールが組み立てられる際、ＲＦ信号電流は、受動デバイスの高ＲＦ損失ボンディングパッドを通らない。
本願明細書において提示されたある実施形態は、Ｎｉ／Ｐｄ／Ａｕの表面めっきに関して記載されているが、開示されたシステムおよび方法は、たとえばＳｎ、Ｐｂ、および強磁性材料の他の表面などといった、任意の高ＲＦ損失の表面めっきに適用される。ある実施形態のこの詳細な説明は、網羅的になるように意図されず、または、本開示のこのセクションにおいてここで開示されたそのままの形態に本発明を限定するように意図されない。本発明の特定の実施形態および本発明についての例は、上で例示的な目的のために記載されているが、本願明細書によって提供される開示が与えられた場合、関連する技術における当業者が認識し得るように、本発明の範囲内でさまざまな同等な修正が可能である。
ＩＶ．勾配を有するコレクタを有するバイポーラトランジスタ
本開示のこのセクションは、ヘテロ接合バイポーラトランジスタのような、コレクタに
おいて少なくとも１つの勾配を有するバイポーラトランジスタに関する。この開示の１つの局面は、ベースとの接合部において高いドーピング濃度を有するとともに、ドーピング濃度がベースから離れるにつれて増加する少なくとも１つの勾配を有するコレクタを含むバイポーラトランジスタである。本願明細書のいくつかの実施形態では、高いドーピング濃度は少なくとも約３×１０１６ｃｍ３であり得る。ある実施形態に従うと、コレクタは２つの勾配を含む。このようなバイポーラトランジスタはたとえばパワーアンプにおいて実現され得る。上に示されるように、パワーアンプモジュールおよび当該パワーアンプモジュールが使用されるデバイスの性能をより良く改善するために、本発明のこれらの局面は、本願明細書の他の局面と組み合わされてもよい。
さらに一般に記載されるように、本開示のこのセクションの局面は、ベースに当接する第１のコレクタ領域において高いドーピング濃度（たとえば少なくとも約３×１０１６ｃｍ−３）を有するとともに、第１のコレクタ領域に隣接する別のコレクタ領域において少なくとも１つの勾配を有するバイポーラトランジスタに関する。バイポーラトランジスタのベースに当接する第１のコレクタ領域における高いドーピング濃度は、パワーアンプシステムにおいて、ＡＣＰＲ２および／またはＡＣＬＲ２といった第２のチャンネルリニアリティ測定値を改善し得る。しかしながら、第１のコレクタ領域における高いドーピング濃度はまた、ＲＦゲインのようなバイポーラトランジスタのゲインを減少し得る。第１のコレクタ領域における高いドーピング濃度に起因するゲインの減少を相殺するために、第１のコレクタ領域における高いドーピング濃度からサブコレクタまで遷移するよう、他のコレクタ領域に１つ以上の勾配が含まれ得る。本願明細書のいくつかの実施形態では、他のコレクタ領域は、ベースから離れるにつれて異なる割合でドーピング濃度が変化（たとえば増加）する２つの異なる勾配を含む。勾配または１つ以上の勾配が望ましい場合は複数の勾配と、第１のコレクタ領域におけるドーピング濃度とを適切に選択することによって、特にバイポーラトランジスタがフラットドープまたはステップドープされたコレクタ構造を含んだ場合と比較して、バイポーラトランジスタの望ましいＲＦゲインおよび耐久性を得ることができる。
このようなバイポーラトランジスタを含むパワーアンプシステムは、要求が厳しい第２のチャンネルリニアリティ仕様を満たし得るとともに、ＲＦゲイン仕様を満たし得るということを実験データが示している。たとえば、このようなバイポーラトランジスタを含むパワーアンプシステムは、約８３３ＭＨｚを中心とした周波数帯内の周波数で動作する場合、ＡＣＰＲ２が約−６５ｄＢｃ以下であり得、ゲインが約２９ｄＢｍ以上であり得る。対照的に、所望のレベルのＡＣＰＲ２またはＡＣＬＲ２を達成するよう試みられた純粋な回路デザイン技術では成功が限られていた。さらに、ＡＣＰＲ２および／またはＡＣＬＲ２が向上した他のバイポーラトランジスタでは、ＲＦゲインが低下した。
ここで図１２Ａを参照して、本願明細書の１つの特定の実施形態に従ったバイポーラトランジスタ１８９の例示的な断面が示される。示されるように、バイポーラトランジスタ１８９はヘテロ接合バイポーラトランジスタ（ＨＢＴ）である。バイポーラトランジスタ１８９は基板１９１上に形成され得る。基板１９１は、ＧａＡｓ基板のような半導体基板であり得る。バイポーラトランジスタ１８９は分離領域１９３および１９５の間に配置され得る。分離領域１９３および１９５は、バイポーラトランジスタ１８９と、隣接するトランジスタまたは他の回路要素との間の電気的分離を提供し得る非導電性領域である。分離領域１９３および１９５は各々、たとえば、電気的絶縁に適している窒化物、ポリイミドまたは他の材料で充填されるトレンチを含み得る。示されていないが、１つ以上のバッファ層が基板１９１とサブコレクタ１９２との間に含まれ得るということが理解されるであろう。１つ以上のバッファ層は、このような材料を半絶縁にする注入ダメージ材料を含み得る。
バイポーラトランジスタ１８９は、コレクタ１９４、ベース１９６およびエミッタ２０３を含み得る。コレクタ１９４は、異なるドーピングプロファイルを有する複数のコレクション領域を含み得る。たとえば、コレクタ１９４は、ベース１９６に当接する第１のコレクタ領域１９７と、第１のコレクタ領域１９６から離れるにつれてドーピング濃度が増加する少なくとも１つの勾配を含む別のコレクタ領域２０１とを含み得る。図１２Ａに示されるように、他のコレクタ領域２０１は、第１のコレクタ領域１９７の下の第２のコレクタ領域１９８と、第２のコレクタ領域１９８の下の第３のコレクタ領域１９９とを含み得る。
第１のコレクタ領域１９７は、ベース１９６に当接してコレクタ−ベース接合を形成し得る。コレクタ−ベース接合はｐｎ接合であり得る。第１のコレクタ領域１９７は、Ｎ＋にドープされたガリウム砒素を含み得る。第１のコレクタ領域１９７は、フラットドープされた領域であり得る。したがって、第１のコレクタ領域１９７内では、ドーピング濃度は実質的に一定であり得る。バイポーラトランジスタ１８９のコレクタ−ベース界面の第１のコレクタ領域１９７のドーピング濃度は、バイポーラトランジスタ１８９を含むシステムのリニアリティに影響を与え得る。たとえば、第１のコレクタ領域１９７のドーピング濃度と、第１のコレクタ領域１９７の厚さとは、パワーアンプシステムのＡＣＰＲ２および／またはＡＣＬＲ２に影響を与え得る。第１のコレクタ領域１９７のドーピング濃度が低く、第１のコレクタ領域１９７の厚さが小さければ、所望のレベルのＡＣＰＲ２および／またはＡＣＬＲ２が達成され得ない。他方、第１のコレクタ領域１９７のドーピング濃度が高く、第１のコレクタ領域１９７の厚さが大きければ、バイポーラトランジスタ１８９を含むシステムがＲＦゲイン仕様のようなゲイン仕様を満たさなくなるようにバイポーラトランジスタ１８９のゲインが低下され得る。このトレードオフを考慮して、第１のコレクタ領域１９７のドーピング濃度および第１のコレクタ領域１９７の厚さの特定の値は、所望のゲインおよび所望のリニアリティの両方を達成するために選択される必要があり得る。一例として、図１２Ｂは、ＧａＡｓバイポーラトランジスタ１８９の場合、第１のコレクタ領域１９７のドーピング濃度が６×１０１６ｃｍ−３であり、厚さが２０００Åであることを示している。
第１のコレクタ領域１９７のドーピング濃度は、バイポーラトランジスタ１８９を含むパワーアンプシステムのＡＣＰＲ２および／またはＡＣＬＲ２仕様を満たすよう選択され得る。一例として、第１のコレクタ領域１９７のドーピング濃度は、約８３３ＭＨｚを中心とした周波数帯内の周波数で動作する場合、バイポーラトランジスタ１８９を含むシステムのＡＣＰＲ２が約−６５ｄＢｃ以下であり、ゲインが約２９ｄＢｍ以上であるように選択され得る。いくつかの実施形態では、第１のコレクタ領域１９７のドーピング濃度は、バイポーラトランジスタ１８９を含むシステムのＡＣＰＲ２が約−５５ｄＢｃ以下、約−５７ｄＢｃ以下、約−６０ｄＢｃ以下、約−６２ｄＢｃ以下、約−６５ｄＢｃ以下、約−６７ｄＢｃ以下、約−７０ｄＢｃ以下、約−７２ｄＢｃ以下または約−７５ｄＢｃ以下であるように選択され得る。ＡＣＰＲ２のこれらの値は、システムの出力電力の全範囲および／またはＲＦ周波数範囲内の動作の１つ以上の周波数帯について保たれ得る。一例として、何らかのＡＣＰＲ２および／またはＡＣＬＲ２仕様を満たすために、第１のコレクタ領域１９７のドーピング濃度は、約３×１０１６ｃｍ−３以上であり得る。
本願明細書のいくつかの特定の実施形態では、第１のコレクタ領域１９７のドーピング濃度は、約３×１０１６ｃｍ−３以上、約３．５×１０１６ｃｍ−３以上、約４×１０１６ｃｍ−３以上、約４．５×１０１６ｃｍ−３以上、約５×１０１６ｃｍ−３以上、約５．５×１０１６ｃｍ−３以上、約６×１０１６ｃｍ−３以上、約６．５×１０１６ｃｍ−３以上、約７×１０１６ｃｍ−３以上、約７．５×１０１６ｃｍ−３以上、約８×１０１６ｃｍ−３以上、約８．５×１０１６ｃｍ−３、または約９×１０１６ｃｍ−３以上であり得る。ある実施形態に従うと、第１のコレクタ領域１９７のドーピング濃度は、約３×
１０１６ｃｍ−３〜９×１０１６ｃｍ−３、約３×１０１６ｃｍ−３〜８×１０１６ｃｍ−３、約３×１０１６ｃｍ−３〜７×１０１６ｃｍ−３、約３×１０１６ｃｍ−３〜６×１０１６ｃｍ−３、約３×１０１６ｃｍ−３〜５×１０１６ｃｍ−３、約４×１０１６ｃｍ−３〜９×１０１６ｃｍ−３、約４×１０１６ｃｍ−３〜８×１０１６ｃｍ−３、約４×１０１６ｃｍ−３〜７×１０１６ｃｍ−３、約４×１０１６ｃｍ−３〜６×１０１６ｃｍ−３、約４×１０１６ｃｍ−３〜５×１０１６ｃｍ−３、約５×１０１６ｃｍ−３〜９×１０１６ｃｍ−３、約５×１０１６ｃｍ−３〜８×１０１６ｃｍ−３、約５×１０１６ｃｍ−３〜７×１０１６ｃｍ−３、約５×１０１６ｃｍ−３〜６×１０１６ｃｍ−３、約６×１０１６ｃｍ−３〜９×１０１６ｃｍ−３、約６×１０１６ｃｍ−３〜８×１０１６ｃｍ−３、約６×１０１６ｃｍ−３〜７×１０１６ｃｍ−３、約７×１０１６ｃｍ−３〜９×１０１６ｃｍ−３、約７×１０１６ｃｍ−３〜８×１０１６ｃｍ−３、または約８×１０１６ｃｍ−３〜９×１０１６ｃｍ−３といった範囲のうちの１つの範囲内にあるように選択され得る。
ある実施形態に従うと、第１のコレクタ領域１９７の厚さは、約５００Åから４０００Åの範囲で選択され得る。これらの実施形態のうちのいくつかでは、第１のコレクタ領域１９７の厚さは、約５００Å〜１０００Å、約１０００Å〜２０００Å、約１０００Å〜３０００Å、約１５００Å〜２０００Å、約２０００Å〜３０００Å、約２０００Å〜４０００Å、約２５００Å〜４０００Å、または約３０００Å〜４０００Åといった範囲のうちの１つの範囲内にあるように選択され得る。これらの厚さの範囲はいずれも、上で論じたドーピング濃度のいずれかと組み合わせて実現され得る。図１２Ａのバイポーラトランジスタ１８９において、第１のコレクタ領域１９７の厚さは、ベース１９６と他のコレクタ領域２０１との間の最も短い距離として測定され得る。
第１のコレクタ領域１９７のドーピング濃度がより高くなると、バイポーラトランジスタ１８９のＲＦゲインが低減され得る。パワーアンプシステムのようなバイポーラトランジスタ１８９を含むシステムのＲＦゲイン仕様を満たすために、ＲＦゲインにおけるこのような減少に対応するようバイポーラトランジスタ１８９の特徴に対する他の変更の必要があり得る。バイポーラトランジスタ１８９の他のコレクタ領域２０１の１つ以上の勾配は、第１のコレクタ領域１９７におけるより高いドーピング濃度に関連付けられるＲＦゲインの損失のうちのいくつかまたはすべてを補償し得る。同時に、バイポーラトランジスタ１８９を含むパワーアンプシステムのＡＣＰＲ２および／またはＡＣＬＲ２の仕様はそれでも満たされ得る。
他のコレクタ領域２０１は、ドーピングが異なる割合で変化する複数の勾配を含み得る。図１２Ａおよび図１２Ｂに示されるように、他のコレクタ領域２０１は、第１の勾配を有する第２のコレクタ領域１９８と、第２の勾配を有する第３のコレクタ領域１９９とを含み得る。第１の勾配では、ドーピング濃度はベース１９６から離れる方向に増加し得る。また、第２の勾配では、ドーピング濃度はベース１９６から離れる方向に増加し得る。第２の勾配において、ドーピング濃度は第１の勾配においてとは異なる割合で増加し得る。たとえば、図１２Ｂに示されるように、第２の勾配において、ドーピング濃度は、第１の勾配においてよりも大きな割合で増加し得る。本願明細書のいくつかの他の実現例において、第１の勾配および第２の勾配は、実質的に同じ割合で増加するドーピング濃度をそれぞれ有し得る。たとえば、コレクタが第１の勾配から第２の勾配まで遷移するドーピング濃度における不連続が存在し得、および／または、第１の勾配と第２の勾配との間においてフラットドーピングを有するコレクタ領域が存在し得る。第１の勾配および／または第２の勾配は、線形または非線形（たとえば放物線状）に変化し得る。図１２Ｂに示される例において、第１の勾配および第２の勾配は両方とも、線形に変化するドーピング濃度を有し得る。
第２のコレクタ領域１９８は、Ｎ−にドープされたＧａＡｓを含み得る。第１の勾配は第２のコレクタ領域１９８にわたり得る。第２のコレクタ領域１９８のドーピング濃度は、ベース１９６および第１のコレクタ領域１９７から離れるにつれて増加し得る。いくつかの実施形態において、第１のコレクタ領域１９７に隣接する第２のコレクタ領域１９８のドーピング濃度は、第１のコレクタ領域１９６のドーピング濃度より約１桁低いドーピング濃度から始まり得る。たとえば、図１２Ｂに示されるように、第１のコレクタ領域１９６のドーピング濃度は、約６×１０１６ｃｍ−３であり得、第２のコレクタ領域の最も低いドーピング濃度は約７．５×１０１５ｃｍ−３であり得る。さらに図１２Ｂに示されるように、第２のコレクタ領域１９８の厚さは、約５０００Åであり得、ドーピング濃度は、第１のコレクタ領域１９６との界面での約７．５×１０１５ｃｍ−３から第３のコレクタ領域１９９との界面での３×１０１６ｃｍ−３まで徐々に変化し得る。いくつかの実施形態において、第１の勾配が第２の勾配と合致する場合、第３のコレクタ領域１９９との界面でのドーピング濃度は、実質的に同じであり得る。これは、コレクタ１９４に関連付けられるキャパシタンスにおける不連続を低減し得る。第１の勾配はベース−コレクタキャパシタンスを低減し得、この結果、ＲＦゲインのようなバイポーラトランジスタ１８９のゲインを増加する。
第３のコレクタ領域１９９は、Ｎ−にドープされたＧａＡｓを含み得る。第２の勾配は、第３のコレクタ領域１９９にわたり得る。第３のコレクタ領域１９９におけるドーピング濃度は、第２のコレクタ領域１９８から離れるにつれて増加し得る。第２のコレクタ領域１９８に隣接する第３のコレクタ領域１９９のドーピング濃度は、第２のコレクタ領域１９８の最大のドーピング濃度とほぼ等しいドーピング濃度を有し得る。さらに図１２Ｂに示されるように、第２のコレクタ領域１９８の厚さは約３０００Åであり得、ドーピング濃度は、第２のコレクタ領域１９８との界面での約３×１０１６ｃｍ−３からサブコレクタ１９２との界面での６×１０１６ｃｍ−３まで徐々に変化し得る。いくつかの実施形態において、第３のコレクタ領域１９９の最大のドーピング濃度は、サブコレクタ１９２のドーピング濃度よりも約２桁低い。たとえば、図１２Ｂに示されるように、第３のコレクタ領域１９９の最大のドーピング濃度は、約６×１０１６ｃｍ−３であり得、サブコレクタ１９２のドーピング濃度は、約５×１０１８ｃｍ−３であり得る。
サブコレクタ１９２との界面での第３のコレクタ領域１９９のドーピング濃度は、ベースが電位に結合される抵抗器を有する状態で、コレクタからエミッタまでの耐圧を決定し得る。このような耐圧は「ＢＶＣＥＸ」と称され得る。ＢＶＣＥＸがより高ければ、安全動作領域（ＳＯＡ）が増加し得る。第３のコレクタ領域１９９においてサブコレクタ１９２との界面でのドーピングが高ければ、ＳＯＡが低減され得る。サブコレクタ１９２との界面での第３のコレクタ領域１９９のドーピングが低すぎると、降伏電流が急になりすぎ、これにより、バイポーラトランジスタ１８９の堅牢性が低減する。ある実施形態において、第３のコレクタ領域１９９におけるサブコレクタ１９２との界面でのドーピング濃度は、約５×１０１６ｃｍ−３６〜９×１０１６ｃｍ−３の範囲に選択され得る。このようなドーピング濃度によって、バイポーラトランジスタ１８９について望ましいＢＶＣＥＸ値および／または望ましいＳＯＡが得られ得る。バイポーラトランジスタ１８９に関連付けられるＢＶＣＥＸ値に関するさらなる詳細は、図１３を参照して提供されるであろう。
ベース１９６は、Ｐ＋にドープされたＧａＡｓを含み得る。ベース１９６は、パワーアンプシステムにおいて使用される他のバイポーラトランジスタにおけるベースよりも、薄くあり得、および／または、より高いドーピング濃度を有し得る。ベース１９６の厚さを低減することと、ベース１９６のドーピング濃度を増加することとにより、ＲＦゲインが増加され得るとともに、ＤＣゲインが実質的に同じに維持され得る。たとえば、ある実現例では、ベース１９６のドーピング濃度は、約２×１０１９ｃｍ−３から７×１０１９ｃｍ−３の範囲に選択され得る。ある実現例に従うと、ベース１９６の厚さは、約３５０Å
から１４００Åまでの範囲に選択され得る。いくつかの実現例では、ベース１９６の厚さは、約５００Åから９００Åまでの範囲に選択され得る。本願明細書において開示される範囲から選択される如何なるベース厚さも、本願明細書において開示される範囲から選択されるベースドーピング濃度のいずれとも組み合わせて実現され得る。一例として、ベース１９６のドーピング濃度は、５．５×１０１９ｃｍ−３であり得、厚さは５００Åであり得る。図１２Ａのバイポーラトランジスタ１８９において、厚さはエミッタ２０３と第１のコレクタ領域１９６との間の最も短い距離であり得る。
ドーピングとベース１９６の厚さとの積は、「ガンメル数（Gummel number）」と称さ
れ得る。いくつかの実施形態では、バイポーラトランジスタ１８９がほぼ一定のベータ値を有し得るように、ガンメル数はほぼ一定であり得る。たとえば、選択された範囲内でベース１９６の厚さを増加すると、ベース１９６のドーピング濃度が対応して減少し得、ガンメル数がほぼ一定に保持される。別の例として、選択された範囲内でベース１９６の厚さを減少させると、ベース１９６のドーピング濃度が対応して増加し得、ガンメル数がほぼ一定に保持される。ベース１９６の厚さの低減およびベース１９６のドーピングの増加によって起こり得る、ベース１９６に関連付けられる抵抗値の変化は有意でない。たとえば、ベース１９６の厚さを９００Åから５００Åに変更し、ベース１９６のドーピング濃度を４×１０１９ｃｍ−３から５．５×１０１９ｃｍ−３に変更することによって、ベース１９６の抵抗に有意な影響は与えられ得ない。
バイポーラトランジスタ１８９は、コレクタに対するコレクタコンタクト２０８と、ベース１９６に対するベースコンタクト２０９と、エミッタ２０２に対するエミッタコンタクト２１２とを含み得る。これらのコンタクトは、バイポーラトランジスタ１８９からの電気的接続および／またはバイポーラトランジスタ１８９への電気的接続を提供し得る。コンタクト２０８、２０９および２１２は、任意の好適な導電材料から形成され得る。図１２Ａに示されるように、エミッタコンタクト２１２は、上部コンタクト２０７、底部コンタクト２０６およびエミッタキャップ２０２の上に配置され得る。
バイポーラトランジスタ１８９は、基板１９１の上にサブコレクタ１９２を含み得る。サブコレクタ１９２は他のコレクタ領域２０１の下に存在し得る。たとえば、図１２Ａに示されるように、サブコレクタ１９２は、第３のコレクタ領域１９９と基板１９２との間に配置され得る。サブコレクタ１９２は、第３のコレクタ領域１９９に当接し得る。サブコレクタ１９２は、フラットドープ領域であり得る。いくつかの実施形態では、サブコレクタ１９２のドーピング濃度は、第３のコレクタ領域１９９の最も高いドーピング濃度よりも、少なくとも１桁または２桁高い。図１２Ｂに示されるように、ある実施形態において、サブコレクタ１９２のドーピング濃度は、約５×１０１８ｃｍ−３であり得、サブコレクタ１９２の厚さは少なくとも約８０００Åであり得る。物理的にサブコレクタ１９２に接触しているコレクタコンタクト２０８はコレクタ１９４に電気的接続を提供し得る。
図１２Ｃは、図１２Ａのバイポーラトランジスタ１８９の部分に対応する例示的な材料を示す凡例２００である。図１２Ａと図１２Ｃとの間の破線は、凡例２００における材料がバイポーラトランジスタ１８９の特定の部分に対応することを示すよう含まれる。凡例２００は、ある実施形態において、基板１９１が半絶縁ＧａＡｓであり得、サブコレクタ１９２がＮ＋ＧａＡｓであり得、第３のコレクタ領域１９９がＮ−ＧａＡｓであり得、第２のコレクタ領域１９８がＮ−ＧａＡｓであり得、第１のコレクタ領域１９７がＮ＋ＧａＡｓであり得、ベース１９６がＰ＋ＧａＡｓであり得、エミッタ２０３がＮ−ＩｎＧａＰであり得、エミッタキャップ２０２がＮ−ＧａＡｓであり得、底部コンタクト２０６がＮ＋ＧａＡｓであり得、上部コンタクト２０７がＩｎＧａＡｓであり得るということを示す。いくつかの実施形態において、バイポーラトランジスタ１８９の領域の１つ以上が、凡例２００において提供される例示的な材料の代わりに好適な代替的な材料を含み得ること
が理解されるべきである。さらに、本願明細書において記載されるバイポーラトランジスタのいずれにおいても、ｎ型ドーピングおよびｐ型ドーピングは、当該トランジスタのいくつかまたはすべて取り替えられ得る。したがって、本願明細書において記載される特徴の任意の組合せは、ＮＰＮトランジスタおよび／またはＰＮＰトランジスタに適用され得る。
図１２Ａのバイポーラトランジスタ１８９を含むパワーアンプシステムは、ＡＣＰＲ２およびＡＣＬＲ２を含む現在のリニアリティ仕様と、満たすのが特に困難であるＲＦゲイン仕様とを満たしていることを実験データが示している。さらに、たとえばＢＶＣＥＸ値および安全動作領域（ＳＯＡ）によって示されるように、図１２Ａのバイポーラトランジスタ１８９は望ましい耐久品質を有することを実験データが示している。
図１３は、図１２Ａのバイポーラトランジスタ１００および従来のバイポーラトランジスタについて、ＢＶＣＥＸと電流密度との関係を示すグラフである。図１３では、「＋」記号はバイポーラトランジスタ１８９に対応するデータを表わし、「○」記号は、現在の現状技術のバイポーラトランジスタに対応するデータを表わす。以前に言及したように、ＢＶＣＥＸは、電位に結合される抵抗器を有するベースを有するバイポーラトランジスタにおけるコレクタからエミッタまでの耐圧を表わし得る。
図１３では、ＳＯＡは、示されるＢＶＣＥＸ曲線より下のエリアによって表わされる。バイポーラトランジスタがそのＢＶＣＥＸ曲線に対応する電圧および電流密度で動作する場合、バイポーラトランジスタは自身が壊れる点に達する。さらに、バイポーラトランジスタがその対応するＢＶＣＥＸ曲線より上にある電圧および電流密度で動作する場合、バイポーラトランジスタは壊れる。
図１３におけるデータは、特定の電流密度での対応するＢＶＣＥＸ曲線上のＢＶＣＥＸ値より下の電圧で動作する場合、バイポーラトランジスタ１８９がＳＯＡ内で動作することを示す。図１３におけるデータはさらに、特定の電圧レベルでの対応するＢＶＣＥＸ上の電流密度を下回る電流密度で動作する場合、バイポーラトランジスタ１８９がＳＯＡ内で動作することを示す。さらに電圧と電流密度との組合せがＢＶＣＥＸ曲線を下回る限り、バイポーラトランジスタはＳＯＡ内で動作するはずである。図１３に示されるように、バイポーラトランジスタ１８９は従来のバイポーラトランジスタより大きなＳＯＡを有する。バイポーラトランジスタ１８９は、大きなＳＯＡを有し、壊れることなくより高い電流密度および電圧で動作することができるので、従来のバイポーラトランジスタと比較して耐久性が増加している。したがって、バイポーラトランジスタ１８９は望ましい耐久特性を有する。
図１４Ａは、別の実施形態に従ったバイポーラトランジスタ２１３の例示的な断面を示す。図１４Ａのバイポーラトランジスタ２１３は、図１４Ａのコレクタ領域２１７が図１２Ａの他のコレクタ領域２０１とは異なることを除いて、図１２Ａのバイポーラトランジスタ１８９と実質的に同じである。より具体的には、図１４Ａにおいて示される、本願明細書におけるコレクタ領域２１７は、図１２Ａの他のコレクタ領域２０１とは異なるドーピングプロファイルを有する。図１４Ｂは、図１４Ａのバイポーラトランジスタ２１３の部分の例示的なドーピング濃度を示すグラフである。
バイポーラトランジスタ２１３は、第１のコレクタ領域１９７および別のコレクタ領域２１７を有するコレクタ１９４を同様に含んでもよい。第１のコレクタ領域１９７は、図１２Ａの第１のコレクタ領域１９７を参照して記載された機能の任意の組合せを含み得る。他のコレクタ領域２１７は、ベース１９６から離れるにつれてドーピング濃度が変化（たとえば増加）する単一の勾配を含み得る。
バイポーラトランジスタ２１３を含むパワーアンプシステムのようなシステムのＲＦゲイン仕様を満たすために、バイポーラトランジスタ２１３の他のコレクタ領域２１７の単一の勾配は、第１のコレクタ領域１９７におけるより高いドーピング濃度に関連付けられるＲＦゲインの損失のいくつかまたはすべてを補償し得る。同時に、バイポーラトランジスタ２１３を含むパワーアンプシステムのＡＣＰＲ２および／またはＡＣＬＲ２仕様はそれでも満たされ得る。他のコレクタ領域２１７は、図１４Ａおよび図１４Ｂに示されるように、第２のコレクタ領域２１４および第３のコレクタ領域２１６を含み得る。他の実施形態において、たとえば、図１４Ｄ〜図１４Ｆに示されるように、フラットドープされた部分は、コレクタ領域２１７から省略され得る。
図１４Ａおよび図１４Ｂに示されるように、コレクタ領域２１７は、フラットドーピングを有する第２のコレクタ領域２１４を含み得る。第２のコレクタ領域２１４は、Ｎ−ドープされたＧａＡｓを含み得る。いくつかの実施形態において、第２のコレクタ領域２１４のドーピング濃度は、第１のコレクタ領域１９７のドーピング濃度より約１桁低いドーピング濃度を有する。ある実施形態に従うと、第２のコレクタ領域のドーピング濃度は、約７．５×１０１５ｃｍ−３〜１．５×１０１６ｃｍ−３の範囲から選択され得る。第２のコレクタ領域２１４の厚さは、約２０００Å〜４０００Åまでの範囲から選択され得る。いくつかの実施形態において、第２のコレクタ領域２１４のドーピング濃度は、第３のコレクタ領域２１６が徐々に変化し始めるドーピング濃度とほぼ等しくあり得る。これは、コレクタ１９４に関連付けられるキャパシタンスにおける不連続を低減し得る。
第３のコレクタ領域２１６は、Ｎ−にドープされたＧａＡｓを含み得る。単一の勾配が、第３のコレクタ領域２１６にわたり得る。他の実施形態において、たとえば、図１４Ｄ〜図１４Ｆに示されるように、単一の勾配は、それぞれのコレクタ領域２１９にわたり得る。図１４Ａの第３のコレクタ領域２１６におけるドーピング濃度は、ベース１９６、第１のコレクタ領域１９７および／または第２のコレクタ領域２１４から離れるにつれて増加し得る。第２のコレクタ領域２１４に隣接する第３のコレクタ領域２１６のドーピング濃度は、第２のコレクタ領域２１４のドーピング濃度とほぼ等しいドーピング濃度を有し得る。第３のコレクタ領域２１６の厚さは、約４０００Å〜７０００Åの範囲から選択され得る。第３のコレクタ領域２１６のドーピング濃度は、第２のコレクタ領域２１４との界面での約７．５×１０１５ｃｍ−３からサブコレクタ１９２との界面での少なくとも約５×１０１６ｃｍ−３まで徐々に変化し得る。いくつかの実施形態において、第３のコレクタ領域２１６の最大のドーピング濃度は、サブコレクタ１９２のドーピング濃度よりも約２桁低い。
図１４Ａを引き続き参照して、サブコレクタ１９２との界面での第３のコレクタ領域２１６のドーピング濃度は、ＢＶＣＥＸを決定し得る。第３のコレクタ領域２１６においてサブコレクタ１９２との界面でのドーピングが高ければ、ＳＯＡが低減され得る。サブコレクタ１９２との界面での第３のコレクタ領域２１６のドーピングが低すぎると、降伏電流が急になりすぎ、これにより、バイポーラトランジスタ２１３の堅牢性が低減する。ある実施形態において、サブコレクタ１９２との界面での第３のコレクタ領域２１６のドーピング濃度は、約５×１０１６ｃｍ−３〜９×１０１６ｃｍ−３の範囲において選択され得る。このようなドーピング濃度によって、バイポーラトランジスタ２１３について望ましいＢＶＣＥＸ値および／または望ましいＳＯＡが得られ得る。
図１４Ｃの凡例２００に示されるように、バイポーラトランジスタ２１３は、バイポーラトランジスタ１８９と実質的に同じ材料から形成され得、コレクタ１９４において異なるドーピングプロファイルを有する。
図１４Ｄは、本願明細書の別の実施形態に従ったバイポーラトランジスタ２１８の例示的な断面を示す。図１４Ｄのバイポーラトランジスタ２１８は、図１４Ｄのコレクタ領域２１９が図１４Ａのコレクタ領域２１７とは異なることを除いて、図１４Ａのバイポーラトランジスタ２１３と実質的に同じである。より具体的には、勾配は、図１４Ｄにおいてコレクタ領域２１９にわたる。バイポーラトランジスタ２１８のコレクタ１９４は、第１のコレクタ領域１９７および他のコレクタ領域２１９からなり得る。図１４Ｄに示されるように、バイポーラトランジスタ２１８のコレクタ１９４は、第１のコレクタ領域１９７および第２の他のコレクタ領域２１９のみを含む。図１４Ｅは、図１４Ｄのバイポーラトランジスタ２１８の部分の例示的なドーピング濃度を示すグラフである。図１４Ｆの凡例２００に示されるように、バイポーラトランジスタ２１８は、バイポーラトランジスタ１８９および／またはバイポーラトランジスタ２１３と実質的に同じ材料から形成され得、コレクタ１９４において異なるドーピングプロファイルを有する。
バイポーラトランジスタ２１８は、第１のコレクタ領域１９７および別のコレクタ領域２１９を有するコレクタ１９４を含み得る。第１のコレクタ領域１９７は、図１２Ａの第１のコレクタ領域１９７を参照して記載された特徴の任意の組合せを含み得る。コレクタ領域２１９は、ベース１９６から離れるにつれてドーピング濃度が変化（たとえば増加）する単一の勾配を含み得、全コレクタ領域２１９にわたる。
バイポーラトランジスタ２１８を含むパワーアンプシステムのようなシステムのＲＦゲイン仕様を満たすために、バイポーラトランジスタ２１８のコレクタ領域２１９の単一の勾配は、第１のコレクタ領域１９７におけるより高いドーピング濃度に関連付けられるＲＦゲインの損失のいくつかまたはすべてを補償し得る。同時に、バイポーラトランジスタ２１８を含むパワーアンプシステムのＡＣＰＲ２および／またはＡＣＬＲ２仕様はそれでも満たされ得る。他のコレクタ領域２１９の勾配によって、ＢＶＣＥＸおよび／またはバイポーラトランジスタ２１８のＳＯＡが増加され得る。たとえば、ある実施形態において、コレクタ領域２１９のドーピング濃度は、サブコレクタ１９２との界面でのドーピング濃度が約５×１０１６ｃｍ−３〜９×１０１６ｃｍ−３の範囲に選択され得る。コレクタ領域２１９は、本願明細書において記載される１つ以上の機能を達成するために、本願明細書において記載される任意の好適な厚さまたは勾配を有し得る。いくつかの実施形態では、コレクタ領域の厚さは約４０００Å〜７０００Åの範囲から選択され得る。ある実施形態に従うと、コレクタ２１９における勾配は、第１のコレクタ領域１９７との界面での約７．５×１０１５ｃｍ−３からサブコレクタ１９２の近傍またはサブコレクタ１９２の界面での少なくとも約５×１０１６ｃｍ−３まで徐々に変化し得る。
図１５は、本願明細書の関連する方法の実施形態に従った、バイポーラトランジスタを形成するプロセス２２１の例示的なフロー図である。本願明細書において論じられるプロセスのうちのいずれも、より多いまたはより少ない動作を含んでもよく、当該動作は適宜、任意の順番で行なわれ得るということが理解されるであろう。さらに、プロセスの１つ以上の動作は、連続的にまたは並列に行なわれ得る。プロセス２２１は、図１２Ａのバイポーラトランジスタ１８９、図１４Ａのバイポーラトランジスタ２１３、図１４Ｄのバイポーラトランジスタ２１８またはそれらの任意の組合せを形成している間に行なわれ得る。ブロック２２２では、バイポーラトランジスタのサブコレクタが形成される。サブコレクタは、たとえばサブコレクタ１９２といった、本願明細書において記載されるサブコレクタの特徴の任意の組合せを含み得る。ブロック２２３では、少なくとも１つの勾配を含むコレクタ領域が形成され得る。この少なくとも１つの勾配は、当該技術において公知の任意の好適なドーピング方法によって形成され得る。コレクタ領域は、図１２Ａ、図１４Ａおよび図１４Ｄの方位において、サブコレクタに隣接し得、たとえば、サブコレクタの直上に存在し得る。コレクタ領域は、他のコレクタ領域２０１、２１７および／または２１９を参照して本願明細書において記載された特徴の任意の組合せを含み得る。たとえば
、いくつかの実施形態において、コレクタ領域は２つの勾配を有し得る。コレクタ領域の少なくとも１つの勾配は、バイポーラトランジスタのＲＦゲインを増加し、および／または、バイポーラトランジスタの耐久性を増加し得る。たとえば、少なくとも１つの勾配は、第１のコレクタ領域における高いドーピング濃度に起因するバイポーラトランジスタのゲインの減少のいくつかまたはすべてを補償し得る。ブロック２２４では、高いドーピング濃度を有する異なるコレクタ領域はベースに当接して形成され得る。高いドーピング濃度は、たとえば少なくとも約３．０×１０１６ｃｍ−３といった、本願明細書において記載される第１のコレクタ領域１９７のドーピング濃度のいずれかであり得る。さらに高いドーピング濃度および第１のコレクタ領域の厚さは、ともに１つ以上の第２のチャンネルリニアリティ測定値を改善し得る。
図１６は、図１２Ａの１つ以上のバイポーラトランジスタ１８９、図１４Ａの１つ以上のバイポーラトランジスタ２１３、図１４Ｄの１つ以上のバイポーラトランジスタ２１８、またはその任意の組合せを含み得るモジュール２２６の概略的なブロック図である。モジュール２２６は、パワーアンプシステムのいくつかまたはすべてであり得る。モジュール２２６は、いくつかの実現例では、マルチチップモジュールおよび／またはパワーアンプモジュールと称され得る。モジュール２２６は、基板２２７（たとえばパッケージング基板）、ダイ２２８（たとえばパワーアンプダイ）、整合ネットワーク２２９など、またはその任意の組合せを含み得る。示されていないが、モジュール２２６は、いくつかの実現例において、基板２２７に結合される１つ以上の他のダイおよび／または１つ以上の回路要素を含み得る。当該１つ以上の他のダイはたとえば、パワーアンプバイアス回路および／または直流−直流（ＤＣ−ＤＣ）コンバータを含み得るコントローラダイを含み得る。パッケージング基板上に実装される例示的な回路要素は、たとえば、所望数のインダクタ、キャパシタ、およびインピーダンス整合ネットワークなど、またはその任意の組合せを含み得る。
モジュール２２６は、モジュール２２６の基板２２７に実装および／または結合される複数のダイおよび／または他のコンポーネントを含み得る。いくつかの実現例では、基板２２７は、モジュール２２６が電話基板のような回路基板に実装される場合に、ダイおよび／またはコンポーネントを支持し、外部の回路網に電気的接続性を提供するように構成される多層基板であり得る。
パワーアンプダイ２２８は、モジュール２２６の入力ピンＲＦ＿ＩＮにてＲＦ信号を受け取り得る。パワーアンプダイ２２８は、たとえば、ＲＦ信号を増幅するように構成される複数段のパワーアンプを含む１つ以上のパワーアンプを含み得る。パワーアンプダイ２２８は、入力整合ネットワーク２３１、第１段パワーアンプ２３２（ドライバアンプ（ＤＡ）と称され得る）、段間整合ネットワーク２３３、第２段パワーアンプ２３４（出力アンプ（ＯＡ）と称され得る）、またはそれらの任意の組合せを含み得る。
パワーアンプは、第１段パワーアンプ２３２および第２段パワーアンプ２３４を含み得る。第１段パワーアンプ２３２および／または第２段パワーアンプ２３４は、図１２Ａの１つ以上のバイポーラトランジスタ１８９、図１４Ａの１つ以上のバイポーラトランジスタ２１３、図１４Ｄの１つ以上のバイポーラトランジスタ２１８、またはその任意の組合せを含み得る。さらに、図１２Ａのバイポーラトランジスタ１８９、図１４Ａのバイポーラトランジスタ２１３および／または図１４Ｄのバイポーラトランジスタ２１８は、本願明細書において記載されたリニアリティおよび／またはＲＦゲイン仕様のいずれかを満たすよう、パワーモジュール２２６および／またはパワーアンプダイ２２８を補助し得る。
ＲＦ入力信号は、入力整合ネットワーク２３１を介して第１段パワーアンプ２３２に提供され得る。整合ネットワーク２３１は、第１段バイアス信号を受け取り得る。第１のバ
イアス信号は、ＰＡダイ２２８上、モジュール２２６におけるＰＡダイ２２８の外側、またはモジュール２２６の外部で生成され得る。第１段パワーアンプ２３２は、ＲＦ入力を増幅し、段間整合回路２３３を介して第２段パワーアンプ２３４に増幅されたＲＦ入力を提供し得る。段間整合回路２３３は、第２段バイアス信号を受け取り得る。第２段バイアス信号は、ＰＡダイ２２８上、モジュール２２６におけるＰＡダイ２２８の外側、またはモジュール２２６の外部で生成され得る。第２段パワーアンプ２３４は、増幅されたＲＦ出力信号を生成し得る。
増幅されたＲＦ出力信号は、出力整合ネットワーク２２９を介してパワーアンプダイ２２８の出力ピンＲＦ＿ＯＵＴに提供され得る。整合ネットワーク２２９は、信号反射および／または他の信号歪みを低減することを支援するようモジュール２２６上に設けられ得る。パワーアンプダイ２２８は任意の好適なダイであり得る。いくつかの実現例では、パワーアンプ２２８のダイは砒化ガリウム（ＧａＡｓ）ダイである。これらの実現例のいくつかでは、ＧａＡｓダイは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）プロセスを使用して形成されるトランジスタを有する。
モジュール２２６はさらに、たとえばパワーアンプダイ２２８に電気的に接続され得る１つ以上の電源ピンを含み得る。１つ以上の電源ピンは、いくつかの実現例において、パワーアンプに、ＶＳＵＰＰＬＹ１およびＶＳＵＰＰＬＹ２といった異なる電圧レベルを有し得る供給電圧を提供し得る。モジュール２２６は、たとえば、マルチチップモジュール上のトレースによって形成され得るインダクタのような回路要素を含み得る。インダクタは、チョークインダクタとして動作し得、供給電圧とパワーアンプダイ２２８との間に配置され得る。いくつかの実現例では、インダクタは表面実装される。さらに、回路要素は、インダクタと並列に電気的に接続されるとともに、ピンＲＦ＿ＩＮ上で受け取られた信号の周波数の近傍の周波数で共振するように構成されるキャパシタを含み得る。いくつかの実現例では、キャパシタは表面実装されるキャパシタを含み得る。
モジュール２２６はたとえば、付加的なパワーアンプダイ、キャパシタおよび／またはインダクタを含む、より多いまたはより少ないコンポーネントを含むよう修正され得る。たとえば、モジュール２２６は１つ以上の付加的な整合ネットワーク２２９を含み得る。別の例として、モジュール２２６は、付加的なパワーアンプダイと、付加的なパワーアンプダイとモジュール２２６の電源ピンとの間に配置される並列ＬＣ回路として動作するように構成される付加的なキャパシタおよびインダクタとを含み得る。モジュール２２６はたとえば、別個の電力供給がパワーアンプダイ２２６に配置される入力段に提供される実現例、および／または、モジュール２２６が複数の帯域の上で動作する実現例において、付加的なピンを有するように構成され得る。
モジュール２２６は、約３．２Ｖ〜４．２Ｖの低電圧の正のバイアス供給、良好なリニアリティ（たとえば、本願明細書において記載される第２のチャンネルリニアリティ仕様のいずれかを満たす）、高効率（たとえば２８．２５ｄＢｍで約４０％のＰＡＥ）、大きなダイナミックレンジ、小さく低いパッケージプロファイル（たとえば１０パッド構成を有する３ｍｍ×３ｍｍ×０．９ｍｍ）、パワーダウン制御を有し、低コレクタ電圧動作、デジタルイネーブルをサポートし、基準電圧、ＣＭＯＳ対応制御信号、集積された方向性結合器、またはその任意の組合せを必要としない。
本願明細書のいくつかの実現例では、モジュール２２６は、広帯域符号分割多重アクセス（ＷＣＤＭＡ（登録商標））用途のために開発された、完全に整合した１０パッドの表面実装モジュールであるパワーアンプモジュールである。この小さく効率的なモジュールは、完全な１９２０〜１９８０ＭＨｚ帯域幅カバレジを単一の小型パッケージにパックすることができる。全電力範囲を通じて達成される高効率により、モジュール２２６は、携
帯電話にとって望ましい通話時間の利点を提供し得る。モジュール２２６は、高電力付加効率により、ハイスピードダウンリンクパケットアクセス（High Speed Downlink Packet
Access（ＨＳＤＰＡ））、ハイスピードアップリンクパケットアクセス（High Speed Uplink Packet Access（ＨＳＵＰＡ））、ロングタームエボリューション（Long Term Evolution（ＬＴＥ））データ伝送の厳格なスペクトルリニアリティ要件を満たし得る。方向
性結合器は、モジュール２２６に集積され得、したがって外部結合器の必要性を除去できる。
ダイ２２８は、図１２Ａの１つ以上のバイポーラトランジスタ１８９、図１４Ａの１つ以上のバイポーラトランジスタ２１３、図１４Ｄの１つ以上のバイポーラトランジスタ２１８、またはその任意の組合せといった、モジュール２２６のすべての能動回路を含む単一の砒化ガリウム（ＧａＡｓ）マイクロ波モノリシック集積回路（Microwave Monolithic
Integrated Circuit（ＭＭＩＣ））において実施されるパワーアンプダイであり得る。
ＭＭＩＣは、オンボードのバイアス回路網と、入力整合ネットワーク２３１および段間整合ネットワーク２３３とを含み得る。出力整合ネットワーク２２９は、効率および電力性能を増加および／または最適化するよう、モジュール２２６のパッケージ内でダイ２２８と別個に実施される５０オームの負荷を有し得る。
モジュール２２６は、高効率および良好なリニアリティ（たとえば本願明細書において記載される第２のチャンネルリニアリティ仕様のいずれかを満たす）を維持しつつすべての正電圧ＤＣ供給動作を提供するＧａＡｓヘテロ接合バイポーラトランジスタ（ＨＢＴ）ＢｉＦＥＴプロセスを用いて製造され得る。モジュール２２６への一次バイアスが、出力が約３．２〜４．２Ｖまでの選択された範囲の任意の３セルＮｉ−Ｃｄ電池、単一セルＬｉイオン電池、または他の好適な電池から直接的にまたは当該電池から中間コンポーネントを介して供給され得る。いくつかの実現例において、基準電圧は必要とされない。パワーダウンは、イネーブル電圧を０ボルトにセットすることにより達成され得る。いくつかの実現例に従うと、電池から完全な一次電圧が供給された状態で典型的な「オフ」リークが数マイクロアンペアであるので、外部供給側スイッチは必要ではない。
本願明細書において記載されるデバイス、システム、方法、および装置のいずれもが、ワイヤレスデバイスとも称され得るモバイルデバイスのようなさまざまな電子デバイスにおいて実現され得る。図１７は、図１２Ａの１つ以上のバイポーラトランジスタ１８９、図１４Ａの１つ以上のバイポーラトランジスタ２１３、図１４Ｄの１つ以上のバイポーラトランジスタ２１８、またはその任意の組合せを含み得る例示的なモバイルデバイス２３６の概略的なブロック図である。
モバイルデバイス２３６の例は、携帯電話（たとえばスマートフォン）、ラップトップ、タブレットコンピュータ、携帯情報端末（ＰＤＡ）、電子ブックリーダおよびポータブルデジタルメディアプレーヤを含み得るがこれらに限定されない。たとえばモバイルデバイス１０１は、たとえば、グローバルシステム・フォー・モバイル（ＧＳＭ）、符号分割多重アクセス（ＣＤＭＡ）、３Ｇ、４Ｇおよび／またはロングタームエボリューション（ＬＴＥ）を使用して通信するように構成されるマルチバンド／マルチモード携帯電話のようなマルチバンドおよび／またはマルチモードデバイスであり得る。
ある実施形態において、モバイルデバイス２３６は、スイッチングコンポーネント２３７と、トランシーバコンポーネント２３８と、アンテナ２３９と、図１Ａの１つ以上のバイポーラトランジスタ１８９、図１４Ａの１つ以上のバイポーラトランジスタ２１３、図１４Ｄの１つ以上のバイポーラトランジスタ２１８を含み得るパワーアンプ２４１と、制御コンポーネント２４２と、コンピュータ読取可能媒体２４３と、プロセッサ２４４と、電池２４６と、供給制御ブロック２４７とのうちの１つ以上を含み得る。
トランシーバコンポーネント２３８は、アンテナ２３９を介する送信のためのＲＦ信号を生成し得る。更に、トランシーバコンポーネント２３８は、アンテナ２３９から入って来るＲＦ信号を受け取り得る。
ＲＦ信号の送信および受信に関連付けられるさまざまな機能は、トランシーバ２３８として図１７において集合的に表わされる１つ以上のコンポーネントによって達成され得るということが理解されるべきである。たとえば、送信機能および受信機能の両方を提供するために、単一のコンポーネントが構成され得る。別の例では、送信機能および受信機能は、別個のコンポーネントによって提供され得る。
さらに同様に、ＲＦ信号の送信および受信に関連付けられるさまざまなアンテナ機能は、アンテナ２３９として図１７において集合的に表わされる１つ以上のコンポーネントによって達成され得るということが理解されるべきである。たとえば、送信機能および受信機能の両方を提供するために単一のアンテナが構成され得る。別の例では、送信機能および受信機能は別個のアンテナによって提供され得る。さらに別の例では、モバイルデバイス２３６に関連付けられる異なる帯域は、異なるアンテナによって提供され得る。
図１７では、トランシーバ２３８からの１つ以上の出力信号が、１つ以上の送信パスを介してアンテナ２３９に提供されることが示されている。示される例において、異なる送信パスは、異なる帯域および／または異なる電力出力に関連付けられる出力パスを示し得る。たとえば、示された２つの例示的なパワーアンプ２４１は、異なる電力出力構成（たとえば低電力出力および高電力出力）に関連付けられる増幅、および／または、異なる帯域に関連付けられる増幅を示し得る。
図１７では、アンテナ２３９からの１つ以上の検出された信号が、１つ以上の受信パスを介してトランシーバ２３８に提供されることが示されている。示される例において、異なる受信パスは、異なる帯域に関連付けられるパスを示し得る。たとえば、示される４つの例示的なパスは、いくつかのモバイルデバイス２３６に提供されているクワッドバンド性能を示し得る。
受信パスと送信パスとの間のスイッチングを促進するために、スイッチングコンポーネント２３７は、選択された送信パスまたは受信パスにアンテナ２３９を電気的に接続するように構成され得る。したがって、スイッチングコンポーネント２３７は、モバイルデバイス２３６の動作に関連付けられる多くのスイッチング機能を提供し得る。ある実施形態では、スイッチングコンポーネント２３７は、たとえば、異なる帯域間のスイッチング、異なる電力モード間のスイッチング、送信モードと受信モードとの間のスイッチング、またはその何らかの組合せに関連付けられる機能を提供するように構成される多くのスイッチを含み得る。スイッチングコンポーネント２３７はさらに、信号のフィルタリングを含む付加的な機能を提供するように構成され得る。たとえば、スイッチングコンポーネント２３７は１つ以上のデュプレクサを含み得る。
モバイルデバイス２３６は、１つ以上のパワーアンプ２４１を含み得る。ＲＦパワーアンプは、相対的に低い電力を有するＲＦ信号の電力を増強するよう使用され得る。その後、増強されたＲＦ信号は、送信機のアンテナを駆動することを含むさまざまな目的に使用され得る。パワーアンプ２４１は、送信のためにＲＦ信号を増幅するよう携帯電話のような電子デバイスに含まれ得る。たとえば、３Ｇおよび／または４Ｇ通信規格下での通信のためのアーキテクチャを有する携帯電話において、パワーアンプはＲＦ信号を増幅するために使用され得る。所望の送信電力レベルは、ユーザが基地局および／またはモバイル環境からどれくらい遠ざかっているかに依存し得るので、ＲＦ信号の増幅を管理することが
望ましくあり得る。パワーアンプはさらに、割り当てられた受信時間スロットの間の送信からの信号干渉を防止するよう、時間にわたってＲＦ信号の電力レベルを調整することを支援するために使用され得る。パワーアンプモジュールは、１つ以上のパワーアンプを含み得る。
図１７は、ある実施形態において、制御コンポーネント２４２が提供され得、このようなコンポーネントは、スイッチングコンポーネント２３７、パワーアンプ２４１、供給制御２４７および／または他の動作コンポーネントの動作に関連付けられるさまざまな制御機能を提供するように構成される回路網を含み得ることを示す。
本願明細書のある実施形態において、プロセッサ２４４は、本願明細書において記載されるさまざまな機能の実現を促進するように構成され得る。本願明細書において記載されたコンポーネントのいずれかの動作に関連付けられるコンピュータプログラム命令が、プロセッサ２４４に命令し得るコンピュータ読取可能メモリ２４３に格納され得、そのため当該コンピュータ読取可能メモリに格納される指示によって、本願明細書において記載されるモバイルデバイス、モジュールなどのさまざまな動作機能を実現する命令を含む製品が作り出だされる。
示されるモバイルデバイス２３６はさらに、１つ以上のパワーアンプ２４１に電源を提供するために使用され得る供給制御ブロック２４７を含む。たとえば、供給制御ブロック２４７はＤＣ−ＤＣコンバータを含み得る。しかしながら、ある実施形態では、供給制御ブロック２４７は、たとえば、増幅されるＲＦ信号のエンベロープに基づき、パワーアンプ２４１に提供される供給電圧を変化させるように構成されるエンベロープトラッカのような他のブロックを含み得る。
供給制御ブロック２４７は、電池２４６に電気的に接続され得、供給制御ブロック２４７は、ＤＣ−ＤＣコンバータの出力電圧に基づいて、パワーアンプ２４１に提供される電圧を変化させるように構成され得る。電池２４６は、たとえばリチウムイオン電池を含む、モバイルデバイス２３６において使用される任意の好適な電池であり得る。図１Ａの１つ以上のバイポーラトランジスタ１８９、図１４Ａの１つ以上のバイポーラトランジスタ２１３、図１４Ｄの１つ以上のバイポーラトランジスタ２１８またはその任意の組合せを含む少なくとも１つのパワーアンプ２４１により、電池２４６の電力消費が低減され得、および／または、パワーアンプ２４１の信頼性が改善され得、これにより、モバイルデバイス２３６の性能が改善される。
上に記載された実施形態のうちのいくつかにより、携帯電話のような、パワーアンプを含むモジュールおよび／または電子デバイスに関係する例が提供された。しかしながら、これらの実施形態の原理および利点は、ＲＦゲインを犠牲にすることなく高レベルの第２のチャンネルリニアリティを有するバイポーラトランジスタの必要性を有する任意の他のシステムまたは装置に使用され得る。
本開示の１つ以上の局面を実現するシステムは、さまざまな電子デバイスにおいて実現され得る。電子デバイスの例は、コンシューマエレクトロニクス製品、コンシューマエレクトロニクス製品の部分、電子試験機器などを含み得るがこれらに限定されない。より具体的には、本開示の１つ以上の局面を実現するように構成される電子デバイスは、ＲＦ送信デバイス、パワーアンプを有する任意のポータブルデバイス、携帯電話（たとえばスマートフォン）、電話、基地局、フェムトセル、レーダ、ＷｉＦｉ（登録商標）および／またはブルートゥース（登録商標）規格に従って通信するように構成されるデバイス、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ、ラップトップコンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、自
動車、ステレオシステム、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ＭＰ３プレーヤ、ラジオ、カムコーダ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、コピー機、ファクシミリマシン、スキャナ、多機能周辺機器、腕時計、時計などを含み得るがこれらに限定されない。コンシューマエレクトロニクス製品の部分は、ＲＦ送信線を含むマルチチップモジュール、パワーアンプモジュール、ＲＦ送信線を含む集積回路、ＲＦ送信線を含む基板など、またはその任意の組合せを含み得る。さらに、電子デバイスの他の例はまた、メモリチップ、メモリモジュール、光学ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含み得るがこれらに限定されない。さらに、電子デバイスは未完成の製品を含み得る。
Ｖ．３モード入力／出力インターフェイスによるデュアルモードパワーアンプ制御
本願明細書のいくつかの実施形態に従うと、本開示のこのセクションは、単一のデジタル制御インターフェイスダイ内における、無線周波数フロントエンド（radio frequency front end（ＲＦＦＥ））シリアルインターフェイスと、３モード汎用入力／出力（three-mode general purpose input/output（ＧＰＩＯ））インターフェイスとの両方を提供するために使用され得るデュアルモード制御インターフェイスに関する。ある実施形態では、デュアルモード制御インターフェイスまたはデジタル制御インターフェイスは、パワーアンプと通信し得る。さらに、デュアルモード制御インターフェイスは、パワーアンプのモードをセットするために使用され得る。上に示されるように、パワーアンプモジュールおよび当該パワーアンプモジュールが使用されるデバイスの性能をさらに改善するために、本発明のこれらの局面は、本願明細書の他の局面と組み合わされてもよい。
新しい規格が導入される場合または既存の規格が修正される場合、新しい規格または更新された規格を活用するために、新しいコンポーネントの導入または既存のコンポーネントの修正がしばしば必要である。たとえば、パワーアンプモジュールのようなモジュール内の複数の構成モードをサポートするためにＭＩＰＩ（登録商標）ＲＦフロントエンド（ＲＦＦＥ）規格シリアルインターフェイスを採用することは、新しい規格をサポートすることを望むデバイス製造業者が、ＲＦＦＥ規格をサポートする新しいフロントエンドコンポーネントを使用する必要があり得るということを意味し得る。ＲＦＦＥ規格を使用する顧客と、汎用入力／出力（ＧＰＩＯ）インターフェイスのような異なる規格を使用する顧客とを有するフロントエンドコンポーネントの製造業者は、２つの別個のコンポーネントを製造しなければならない。これは、たとえば、両方のタイプのフロントエンドデバイスを生産するためにより多くの時間および人的資源が費やさなければならないので、コストがかかり得る。
さらに、両方の規格をサポートすることを望むデバイス製造業者は、これらの規格をサポートするために２つ以上のコンポーネントを適合するよう彼らの製品のデザイン変更をしばしば要求され得る。これは、より多くの物理的なスペースを必要とし得るだけでなく、たとえば複数のインターフェイスコンポーネントが各々電力を消費し得るため電力消費がより大きくなり得る。
本開示のこのセクションの実施形態は有利なことに、ダイのサイズを増加させることなく、またはフロントエンドインターフェイスをサポートするのに必要なピンの数を増加させることなく、単一のダイにおいて複数の規格を実現するためのシステムおよび方法を提供する。さらに、いくつかの実施形態において、単一のインターフェイス規格を実現するコンポーネントを使用するデバイスと比較して、電力消費は増加しない。さらに、本開示の実施形態は、既存のデバイスに対する如何なる修正もなしで、ＲＦＦＥシリアルインターフェイス、ＧＰＩＯインターフェイスまたは両方のインターフェイスをサポートするよう、単一のインターフェイスコンポーネントまたはダイを提供する。ある実現例では、単一のコンポーネントのサイズおよびピンの個数は、ＲＦＦＥインターフェイスおよびＧＰ
ＩＯインターフェイスのうちの一方のみを実現するダイと同じに維持され得る。
本願明細書のある実施形態では、インターフェイスコンポーネントまたはデジタル制御インターフェイスは、ＭＩＰＩ（登録商標）ＲＦＦＥシリアルインターフェイスの機能を実現するＲＦＦＥコアを含む。このＲＦＦＥコアは、電圧入力／出力（ＶＩＯ）ピンから電力を受け取るように構成され得る。多くの実現例では、ＲＦＦＥコアは、使用されない場合、電力を受け取ることを止め得る。ＲＦＦＥコアに電力が供給されない場合、デジタル制御インターフェイスは、ＧＰＩＯインターフェイスとして、ＲＦＦＥコアに信号を提供するピンを使用するように構成され得る。組合せ論理を使用することによって、デジタル制御インターフェイスは、ＲＦＦＥシリアルインターフェイスまたはＧＰＩＯインターフェイスの使用に関連付けられる信号がたとえばパワーアンプに提供されるかどうかを制御し得る。ある実施形態において、有利なことに、単一のダイ上にＲＦＦＥシリアルインターフェイスおよびＧＰＩＯインターフェイスを集積することによって、ＧＰＩＯインターフェイスをまだ使用している如何なる製造業者も疎外することなく、ＲＦＦＥシリアル規格のシームレスな採用が可能になる。ＲＦＦＥシリアル規格およびＧＰＩＯインターフェイスを組み合わせることに関するさらなる詳細が本願明細書において記載される。
Ａ．電子デバイス
図１８は、本発明の局面に従ったワイヤレスデバイス２４８の実施形態を示す。本開示の用途はワイヤレスデバイスに限定されず、パワーアンプを有するまたはパワーアンプを有さない任意のタイプの電子デバイスに適用され得る。たとえば、実施形態は、パワーアンプを含み得る有線デバイス、天候感知デバイス、レーダ、ソナー、マイクロ波オーブンおよび任意の他のデバイスに適用され得る。さらに本発明の実施形態は、フロントエンドインターフェイスを介して制御される１つ以上のコンポーネントを含み得るデバイスに適用され得る。たとえば本開示の実施形態は、例示すると、パワーアンプ供給調整に使用され得るスイッチモード電源（Switch Mode Power Supply（ＳＭＰＳ））デバイス、アンテナスイッチモジュール（Antenna Switch Module（ＡＳＭ））、およびアンテナ負荷調整
モジュールに適用され得る。本開示は、ワイヤレスデバイスまたはパワーアンプの制御に限定されないが、議論を単純化するために、多くの実施形態は、ワイヤレスデバイス２４８およびパワーアンプモジュール２４９に関して記載される。
ワイヤレスデバイス２４８はパワーアンプモジュール２４９を含み得る。パワーアンプモジュール２４９は一般に、パワーアンプ２５１と、パワーアンプ２５１を制御するためのパワーアンプコントローラ２５２とを含む任意のコンポーネントまたはデバイスを含み得る。パワーアンプ２５１を制御することは一般に、パワーアンプ２５１によって提供される電力増幅の量をセット、修正、または調節することを指すが、そのように限定されない。いくつかの実現例では、パワーアンプ２５１はパワーアンプコントローラ２５２を含んでもよい。さらに、パワーアンプモジュール２４９は、パワーアンプコントローラ２５２およびパワーアンプ２５１の機能を含む単一のコンポーネントであってもよい。他の実現例では、ワイヤレスデバイス２４８は、パワーアンプ２５１およびパワーアンプコントローラ２５２を別個の異なるコンポーネントとして含んでもよい。
さらに、ワイヤレスデバイス２４８はデジタル制御インターフェイス２５３を含み得る。いくつかの実施形態では、パワーアンプモジュール２４９はデジタル制御インターフェイス２５３を含む。一般に、デジタル制御インターフェイス２５３は、複数のタイプのフロントエンドインターフェイスをサポートし得る任意のタイプの制御インターフェイスを含み得る。たとえば、示されるデジタル制御インターフェイス２５３は、ＭＩＰＩ（登録商標）無線周波数（ＲＦ）フロントエンド（ＲＦＦＥ）シリアルインターフェイス２５４と汎用入力／出力（ＧＰＩＯ）インターフェイス２５６との両方をサポートし得る。多くの実施形態では、デジタル制御インターフェイス２５３は、回路設計の変更またはボンデ
ィングの変更を必要とすることなく、インターフェイスが同じ構成要素のダイ上に共存し得るように複数のタイプのフロントエンドインターフェイスをサポートし得る。さらに、いくつかの実施形態において、デジタル制御インターフェイス２５３は、インターフェイスピンの数を増加させることなく、または、ワイヤレスデバイス２４８による使用のために露出した接続点を増加させることなく、複数のフロントエンドインターフェイスをサポートし得る。多くの実施形態において有利なことに、デジタル制御インターフェイス２５３を修正することなく、デジタル制御インターフェイス２５３は、異なるインターフェイス規格をサポートするデバイスと共に使用され得る。たとえば、図１８の示されるデジタル制御インターフェイス２５３は、デジタル制御インターフェイス２５３を修正することなく、ＭＩＰＩ（登録商標）ＲＦＦＥ、ＧＰＩＯまたはこれら２つの組合せをサポートするデバイスと共に使用され得る。
ある実現例では、デジタル制御インターフェイス２５３は、パワーアンプモジュール２４９、パワーアンプコントローラ２５２、パワーアンプ２５１、またはデジタル制御インターフェイス２５３によって制御され得る任意の他のコンポーネントの動作モードを決定またはセットする、パワーアンプモジュール２４９と信号源との間の仲介部または管理部として機能し得る。信号源は、デジタル制御インターフェイス２５３にたとえばパワーアンプモジュール２４９の動作モードを決定またはセットさせ得る信号をデジタル制御インターフェイス２５３に提供するように構成される任意のコンポーネントを含み得る。たとえば、図１８に示されるように、信号源はトランシーバ２５７であり得る。代替的または付加的には、上記信号源は、デジタル制御インターフェイス２５３にパワーアンプモジュール２４９またはパワーアンプ２５１の動作モードをセットさせるようデジタル制御インターフェイス２５３に１つ以上の信号を提供し得るベースバンドチップ２５８、デジタル信号プロセッサ（ＤＳＰ）２５９、または任意の他のコンポーネントを含み得る。
パワーアンプ２５１のモードをセットするシナリオの一例において、トランシーバはたとえばアンテナ２６１またはＤＳＰ２５９から信号を受け取る。信号の受け取りに応答して、トランシーバ２５７は、パワーアンプ２５１の動作モードをセットすることに関連付けられるデジタル制御インターフェイス２５３に１つ以上の信号を提供し得る。デジタル制御インターフェイス２５３は、トランシーバ２５７から受け取った信号に基づいて、受け取った信号がＲＦＦＥシリアルインターフェイス２５４またはＧＰＩＯインターフェイス２５６に関連付けられるかどうかを決定し得る。その後、デジタル制御インターフェイス２５３は、識別されたインターフェイス（たとえばＲＦＦＥシリアルインターフェイス２５４、ＧＰＩＯインターフェイス２５６、またはデジタル制御インターフェイス２５３が含み得る任意の他のインターフェイス）を使用して、受け取った信号を処理し得る。その後、受け取った信号を処理した結果に基づいて、デジタル制御インターフェイス２５３は、パワーアンプ制御部２５２にモード設定信号を提供し得、パワーアンプ制御部２５２は、当該モード設定信号に基づいてパワーアンプ２５１のモードをセットし得る。
一般に、パワーアンプ２５１のモード設定は、デバイス（たとえばワイヤレスデバイス２４８）のコンポーネントに提供される信号の電力増幅の割合または量に対応する。この信号は、コンポーネントに電力を供給するために提供され得るか、または、ワイヤレスデバイス２４８のコンポーネントによる処理のために提供され得る。パワーアンプモジュールは、電源２６２から電力を受け取り得る。パワーアンプモジュール２４９はその後、配電バス２６３によって示されるように、ワイヤレスデバイス２４８に含まれる多くのコンポーネントに電力を分配し得る。
ワイヤレスデバイス２４８は、多くの付加的なコンポーネントを含み得る。これらの付加的なコンポーネントのうちの少なくともいくつかは、配電バス２６３を介して電力を受け取り得る。さらに、付加的なコンポーネントのうちの少なくともいくつかは、デジタル
制御インターフェイス２５３と通信し得、デジタル制御インターフェイス２５３にパワーアンプモジュール２４９のセッティングを修正させ得る。たとえば、ワイヤレスデバイス２４８は、デジタル−アナログコンバータ（ＤＡＣ）２６４、ディスプレイプロセッサ２６６、中央プロセッサ２６７、ユーザインターフェイスプロセッサ２６８、アナログ−デジタルコンバータ２６９およびメモリ２７１を含み得る。
また、図１８に示されるワイヤレスデバイス２４８のコンポーネントは例として提供される。ワイヤレスデバイス２４８は他のコンポーネントを含んでもよい。たとえば、ワイヤレスデバイス２４８はオーディオプロセッサ、ジャイロスコープまたは加速度計を含んでもよい。さらに、さまざまな示されるコンポーネントは、より少ないコンポーネントへと組み合わせられるか、または付加的なコンポーネントへと分離されてもよい。たとえば、ＤＡＣ２６４およびＡＤＣ２６９は単一のコンポーネントへと組み合わせられ得、ベースバンドチップ２５８はトランシーバ２５７と組み合わせられ得る。別の例として、トランシーバ２５７は、別個のレシーバおよびトランスミッタに分割され得る。
Ｂ．デジタル制御インターフェイス
図１９は、本開示の局面に従った、デジタル制御インターフェイス２７２として識別されるデジタル制御インターフェイスの特定の実施形態を示す。デジタル制御インターフェイス２７２は、ＲＦＦＥシリアルインターフェイスおよびＧＰＩＯインターフェイスの両方を含む。ある実施形態において有利なことに、デジタル制御インターフェイス２７２は、ＲＦＦＥシリアルインターフェイスおよびＧＰＩＯインターフェイスのうちの１つを含む制御インターフェイスと同じ数のピンを有する同じサイズのパッケージにおいて実現され得る。チップのサイズを広げることなく単一のチップ内に複数のインターフェイスタイプを組み合わせることができることは、３ｍｍ×３ｍｍモジュールを必要とし得る用途といった、小さいパッケージを使用または必要とする用途に特に有利である。
デジタル制御インターフェイス２７２は、ＭＩＰＩ（登録商標）ＲＦＦＥシリアルインターフェイスの機能を提供するように構成されるＲＦＦＥコア２７３を含む。さらに、デジタル制御インターフェイス２７２は、ＶＩＯピン２７４、クロック／モードピン２７６、データ／イネーブルピン２７７といった多くの入力ピンを含む。
ＶＩＯピン２７４は、デジタル制御インターフェイス２７２がＲＦＦＥシリアルインターフェイスまたはＧＰＩＯインターフェイスとして動作するべきかどうか示す信号を受け取るように構成される。例示される実施形態では、デジタル制御インターフェイス２７２は、ＶＩＯピン２７４が論理ハイ信号を受け取る場合、ＲＦＦＥシリアルインターフェイスとして動作し、ＶＩＯピン２７４が論理ロー信号を受け取る場合、ＧＰＩＯインターフェイスとして動作する。しかしながら、いくつかの実現例では、デジタル制御インターフェイス２７２は、ＶＩＯピン２７４が論理ロー信号を受け取る場合にＲＦＦＥシリアルインターフェイスとして動作し、ＶＩＯピン２７４が論理ハイ信号を受け取る場合にＧＰＩＯインターフェイスとして動作するように構成され得る。論理ロー信号は、０ボルト、−５ボルトなどといった低いと規定される任意の値に関連付けられ得る。同様に、論理ハイ信号は、０ボルト、＋５ボルトなどといった高いと規定される任意の値に関連付けられ得る。いくつかの実現例では、論理ロー信号は、ＶＩＯピン２７４を接地に接続することに関連付けられ得る。同様に、いくつかの場合では、論理ハイ信号は、電圧源にＶＩＯピン２７４を接続することに関連付けられ得る。
デジタル制御インターフェイス２７２について動作モードをセットすることに加えて、ＶＩＯピン２７４はさらに、電源２６２（図１８）のような電源からの電力をＲＦＦＥコア２７３に提供し得る。したがって、いくつかの実施形態において、ＶＩＯピン２７４が論理ローにセットされるかまたは接地される場合、ＲＦＦＥコア２７３に電力が供給され
ず、デジタル制御インターフェイス２７２はＧＰＩＯインターフェイスとして機能するように構成される。他方、いくつかの実施形態において、ＶＩＯピン２７４が、論理ハイにセットされるか、または電源に直接的もしくは間接的に接続される場合、ＲＦＦＥコア２７３には電力が提供され、デジタル制御インターフェイス２７２はＲＦＦＥシリアルインターフェイスとして機能するように構成される。
さらに、デジタル制御インターフェイス２７２は、ハードウェア、ソフトウェアまたはこれら２つの組合せで実現され得るパワーオンリセット２７８を含む。パワーオンリセット２７８は、ＲＦＦＥコア２７３をリセットすることを促進するように構成される。いくつかの実施形態において、パワーオンリセット２７８は、反転遅延機能として機能し得る。反転遅延機能は、デジタル制御インターフェイス２７２をＲＦＦＥシリアルインターフェイスとして構成する場合、ＲＦＦＥコア２７３に関連付けられる１つ以上の論理ブロックおよび／または１つ以上のレジスタが既知の条件または値にセットされるのに十分な時間を提供するように構成される。いくつか場合では、当該時間の長さは用途に特有であり得るが、他の場合では、時間の長さはハードウェア設計および／または実現例の特性に基づき得る。たとえば、必要とされる時間の量は、クロック周波数、論理コンポーネントのサイズ、デジタル制御インターフェイス２７２に直接的または間接的に接続されるコンポーネントのタイプなどに依存し得る。さらに、ＲＦＦＥコア２７３を初期化する場合、または、ＲＦＦＥコア２７３をリセット状態から出す場合、既知の値に論理ブロックおよび／またはレジスタをセットすることが行われ得る。
いくつかの実現例では、パワーオンリセット２７８は、組合せ論理ブロック２７９に選択信号を提供するように構成され得る。たとえば、デジタル制御インターフェイス２７２は、ＶＩＯピン２７４が論理ロー信号を受け取る場合はＧＰＩＯインターフェイスとして動作し、ＶＩＯピン２７４が論理ハイ信号を受け取る場合はＲＦＦＥシリアルインターフェイスとして動作するよう構成されるとする。この例を引き続き参照して、ＶＩＯピン２７４が論理ロー信号を受け取ると、パワーオンリセット２７８によって提供される選択信号は、それぞれデータ／イネーブルピン２７７およびクロック／モードピン２７６に入力される信号を組合せ論理ブロック２７９がイネーブルレベルシフタ２８２およびモードレベルシフタ２８３に出力することを引き起こし得る。代替的には、ＶＩＯピン２７４が論理ハイ信号を受け取る場合、パワーオンリセット２７８によって提供される選択信号は、ＲＦＦＥコア２７３によって提供される信号を組合せ論理ブロック２７９がイネーブルレベルシフタ２８２およびモードレベルシフタ２８３に出力することを引き起こし得る。ある実施形態において、組合せ論理ブロック２７９は、データ／イネーブルピン２７７、クロック／モードピン２７６またはＲＦＦＥコア２７３から受け取られた信号を、レベルシフタに出力する前に遅延または別の態様で修正し得る。
さらにいくつかの場合において、パワーオンリセット２７８は、レベルシフタ２８１の１つ以上をデフォルト状態にするよう構成され得る。たとえば、レベルシフタ２８１は、ＲＦＦＥコア２７３がリセット状態にある場合、デフォルトまたはリセット状態にされ得る。いくつかの設計において、パワーオンリセット２７８は、ＧＰＩＯインターフェイスモードの間にハイであるように構成される各レベルシフタに関連付けられるデフォルトハイピンに接続され、ＧＰＩＯインターフェイスモード間にローであるように構成される各レベルシフタに関連付けられるデフォルトローピンに接続され得る。いくつかの実現例では、デフォルト状態へレベルシフタ２８１をセットすることによって、デフォルトピン２８４によって提供されるデフォルト入力信号に基づいて、レベルシフタ２８１が値を出力し得る。デフォルトピン２８４はデフォルト入力信号を受け取るものとして示されるが、多くの実施形態において、デフォルトピン２８４は、デフォルトハイ入力およびデフォルトロー入力の一方に結びつけられる。したがって、いくつかの場合では、デフォルト値はあらかじめ構成され得るが、他の場合では、デフォルト値は構成または動作に基づいて可
変であり得る。いくつかの設計では、各レベルシフタ２８１が、異なるデフォルト値または信号に関連付けられ得ることが可能である。代替的には、各レベルシフタ２８１は、同じデフォルト値または信号に関連付けられ得る。
レベルシフタ２８１の各々にＶｃｃピン２８７を通じて電力が供給され得る。いくつかの実現例では、各レベルシフタ２８１は、電源に別個に接続され得る。代替的には、単一のレベルシフタ２８１が、直接的または間接的に電源に接続され、その残りのレベルシフタ２８１が、電源に接続される上記レベルシフタ２８１または他のコンポーネントへの接続によって電力を取得し得る。さらに、同様に、レベルシフタ２８２および２８３は各々電源に接続され得るか、または、レベルシフタ２８２および２８３に電力を提供し得るレベルシフタもしくは他のコンポーネントに接続され得る。ある実施形態では、レベルシフタ２８１、２８２および２８３は、受け取られた信号の電圧レベルを調節するとともに、修正された信号を出力するように構成される。レベルシフタ２８１、２８２および２８３は、Ｖｃｃピン２８７に加えられる電圧と実質的に整合するように、受け取った信号の電圧レベルを調節し得るが、このようなものに限定されない。
図１９は２つのレベルシフタ２８１を示すが、当該開示は、そのようなものに限定されない。ＲＦＦＥコア２７３は、１つ、２つ、３つまたは任意の所望の数の付加的なレベルシフタ２８１と直接的または間接的に通信し得る。さらにいくつかの場合、デジタル制御インターフェイス２７２は、ＲＦＦＥコア２７３が含むレジスタ（図示せず）の数と同じ数のレベルシフタ２８１を含む。各レジスタは、当該レジスタの値に関連付けられる信号を、対応するレベルシフタ２８１に提供し得る。いくつかの場合には、レジスタより多いまたは少ないレベルシフタ２８１が存在し得る。たとえば、各レベルシフタ２８１は、２つのレジスタに関連付けられ得る。この例では、ＲＦＦＥコア２７３の内部の論理が、どのレジスタの値が対応するレベルシフタ２８１に提供されるかを決定し得る。第２の例として、ＲＦＦＥコア２７３は、ＲＦＦＥコア２７３による内部での使用のために含まれる付加的なレジスタを含み得る。この例において、ＲＦＦＥコア２７３のすべてのレジスタがレベルシフタ２８１に関連付けられ得るわけではない。レベルシフタ２８１、２８２および２８３は、図２０に関して以下により詳細に記載される。
あらかじめ示されるように、ＲＦＦＥコア２７３は、レジスタのセット（図示せず）を含み得る。ある状況では、レジスタのセットは未知の値にセットされ得る。たとえば、最初にワイヤレスデバイス２４８に電力が供給される際に、レジスタのセットは未知の値にセットされ得る。第２の例として、ＶＩＯピン２７４が、ＲＦＦＥコア２７３のための電源と、ＲＦＦＥモードとＧＰＩＯモードとの間のモード選択器との両方として機能する実現例において、デジタル制御インターフェイス２７２がＧＰＩＯインターフェイスからＲＦＦＥシリアルインターフェイスに最初に遷移する場合に、レジスタのセットは未知の値にセットされ得る。ＲＦＦＥコア２７３に電力が最初に供給される場合またはＲＦＦＥコア２７３が初期状態から出る場合にレジスタが既知の値にセットされることを保証するために、ＲＦＦＥコア２７３は、レジスタのセットの各々の値を、ストラップドデフォルト（strapped default）２８６のセットによって提供される値にセットするように構成され得る。ある実現例では、ストラップドデフォルト２８６は、デフォルトピン２８４に提供される値と同等であり得る。
ＲＦＦＥコア２７３は、クロック／モードピン２７６からクロック信号を受け取るように構成され得る。このクロック信号は、ＲＦＦＥコア２７３の実現例に基づいて、任意の周波数または信号形状にセットされ得る。いくつかの実現例では、クロック信号は、周波数が２６ＭＨｚ以下の矩形波であってもよい。さらに、ＲＦＦＥコア２７３のデータインターフェイスは双方向であってもよい。したがってＲＦＦＥコア２７３は、ＲＦＦＥコア２７３のＤａｔａ Ｉｎにて、データ／イネーブルピン２７７からデータを受け取り得る
。同様に、ＲＦＦＥコア２７３は、ＲＦＦＥコア２７３のＤａｔａ Ｏｕｔからのデータをデータ／イネーブルピン２７７に提供し得る。バッファ２８８および２８９によって図１９に示されるように、データ入力およびデータ出力の両方はバッファされ得る。いくつかの実施形態では、バッファはトライステートバッファであってもよい。いくつかの実現例では、ＲＦＦＥコア２７３のＯｕｔｐｕｔ Ｅｎａｂｌｅは、Ｄａｔａ ＯｕｔおよびＤａｔａ Ｉｎの両方が、データ／イネーブルピン２７７へおよびデータ／イネーブルピン２７７から同じラインを共有することを可能にするようバッファ２８８および２８９を制御するように構成される。したがっていくつかの例では、ＲＦＦＥコア２７３からデータを読み出す際、バッファ２８８はデータフローを有効にする一方、バッファ２８９はデータフローを防止するかまたは高インピーダンスにセットされる。同様にいくつかの例では、ＲＦＦＥコア２７３にデータを書き込む際、バッファ２８９はデータフローを有効にする一方、バッファ２８８はデータフローを防止するかまたは高インピーダンスにセットされる。
以下は、デジタル制御インターフェイス２７２についての使用の場合の非限定的な例である。ここで記載されるさまざまな実施形態に従って、他の動作または使用が可能である。１つの例示的な使用の場合において、論理ロー信号がＶＩＯピン２７４で受け取られる。この信号はたとえば、トランシーバ２５７（図１８）から受け取られ得る。論理ロー信号を受け取ることにより、デジタル制御インターフェイス２７２はＧＰＩＯインターフェイスとして動作される。したがって、この例において、ＲＦＦＥコア２７３はインアクティブである。さらに、組合せ論理ブロック２７９は、クロック／モードピン２７６およびデータ／イネーブルピン２７７で受け取られた信号をそれぞれモードレベルシフタ２８３およびイネーブルレベルシフタ２８２に渡す。レベルシフタ２８２および２８３は、信号の電圧レベルを修正する際に、当該信号をパワーアンプコントローラ２５２に提供する。パワーアンプコントローラ２５２（図１８）は、レベルシフタ２８２および２８３から受け取られた信号に基づいて、電源２６２またはトランシーバ２５７によって提供される信号のような、パワーアンプ２５１によって受け取られた信号の増幅のレベルをセットするようにパワーアンプ２５１を制御する。また、パワーアンプコントローラ２５２は、レベルシフタ２８１からのデフォルトに関連付けられる信号を受け取り得る。そうであれば、パワーアンプコントローラ２５２は、レベルシフタ２８１からの信号を無視し得るか、または、レベルシフタ２８１から受け取った信号に部分的に基づきパワーアンプ２５１を制御し得る。
第２の例示的な使用の場合として、図１８および図１９を引き続き参照して、論理ハイ信号がＶＩＯピン２７４で受け取られる。この信号はたとえば、図１８のベースバンドチップ２５８から受け取られ得る。論理ロー信号を受け取ることによって、デジタル制御インターフェイス２７２がＲＦＦＥシリアルインターフェイスとして動作される。したがって、この例において、ＲＦＦＥコア２７３はアクティブであり、組合せ論理ブロック２７９は、ＲＦＦＥコア２７３から受け取られたモードおよびイネーブル信号をそれぞれモードレベルシフタ２８３およびイネーブルレベルシフタ２８２に渡す。レベルシフタ２８２および２８３は、信号の電圧レベルを修正する際に、当該信号をパワーアンプコントローラ２５２に提供する。パワーアンプコントローラ２５２は、レベルシフタ２８２および２８３から受け取った信号に部分的に基づいて、パワーアンプ２５１を制御し得る。ある実施形態において、デジタル制御インターフェイス２７２がＲＦＦＥシリアルインターフェイスとして動作している場合、パワーアンプコントローラ２５２は、レベルシフタ２８２および２８３の信号を無視し得る。
第２の例示的な使用の場合を引き続き参照して、ＲＦＦＥコア２７３は、クロック／モードピン２７６からクロック信号を受け取り、データ／イネーブルピン２７７からアドレス信号を受け取り得る。代替的または付加的には、ＲＦＦＥコア２７３は、データ／イネ
ーブルピン２７７からデータ信号を受け取り得る。いくつかの場合では、アドレス信号の後、データ信号が受け取られる。代替的には、データ信号はアドレス信号の前に受け取られてもよい。さらに、デジタル制御インターフェイス２７２が別個のアドレスピン（図示せず）を含む実施形態では、ＲＦＦＥコア２７３は、アドレス信号およびデータ信号を少なくとも部分的に並列に受け取り得る。
ＲＦＦＥコア２７３は、ＲＦＦＥコア２７３に関連付けられる１つ以上のコンポーネントの動作を同期させるようクロック信号を使用し得る。さらに、クロック信号は、データ／イネーブルピン２７７から受け取られた信号に関連付けられるレジスタアドレスおよびデータを識別することを促進するよう使用され得る。ＲＦＦＥコア２７３は、ＲＦＦＥコア２７３に関連付けられるレジスタを識別するようアドレス信号を使用し得る。その後、ＲＦＦＥコア２７３はデータ信号に関連付けられるデータをレジスタに格納し得る。いくつかの実施形態では、ＲＦＦＥコア２７３は、データ信号に基づいてレジスタにある既存のデータを修正し得る。さらに、いくつかの場合では、データ／イネーブルピン２７７にて受け取られた信号は、ＲＦＦＥコア２７３を制御して、またはＲＦＦＥコア２７３にその動作を修正させ得る。
ある実施形態では、ＲＦＦＥコア２７３はレベルシフタ２８１に１つ以上の信号を提供し得る。ＲＦＦＥコア２７３によって提供される信号は、ＲＦＦＥコア２７３に関連付けられるレジスタに格納される値および／または信号に関連付けられ得る。その後、さらに、レベルシフタ２８１は、信号および／または信号の修正バージョンをパワーアンプコントローラ２５２に提供し得る。パワーアンプコントローラ２５２は、レベルシフタ２８１からの信号に少なくとも部分的に基づいて、いくつかの場合では、モードレベルシフタ２８３および／またはイネーブルレベルシフタ２８２からの信号に少なくとも部分的に基づいて、パワーアンプ２５１の構成をセットする。
一般に、ＶＩＯピン２７４、クロック／モードピン２７６、およびデータ／イネーブルピン２７７で受け取られる信号は、デジタル信号である。しかしながら、いくつかの実施形態では、受信信号の１つ以上はアナログ信号であってもよい。たとえば、ＶＩＯピン２７４で受け取られる信号はアナログ信号であってもよい。さらに、図１９に示されるコンポーネントの各々は、デジタル制御インターフェイス２５３のように、単一のチップまたはダイに含まれ得る。ある実施形態において有利なことに、単一のダイにデジタル制御インターフェイス２７２のコンポーネントの各々を含むことによって、複数のチップの必要とすることなく、ワイヤレスデバイス２４８のようなワイヤレスデバイスが、ＲＦＦＥシリアルインターフェイス、ＧＰＩＯインターフェイスまたは両方のタイプのインターフェイスを使用する能力を有することが可能になる。複数のチップの代わりに単一のチップを使用することによって、ある実施形態では、電力消費が低減されるとともに、パワーアンプ２５１のための制御インターフェイス、または、制御インターフェイスを使用する任意の他のモジュールが必要とする実装面積が低減され得る。
Ｃ．レベルシフタ
図２０は、本発明の局面に従った、レベルシフタ２９１の実施形態を示す。レベルシフタ２８１、２８２および２８３の実施形態は、レベルシフタ２９１と同等または実質的に同等であり得る。いくつかの実現例では、レベルシフタ２８１、２８２および２８３は、レベルシフタ２９１と設計が異なり得る。しかしながら、レベルシフタの各々は、入力信号の電圧を修正することが可能である。いくつかの場合では、入力信号の電圧は、図１９のＶｃｃピン２８７で提供される電圧と整合するようシフトまたは修正される。他の場合では、入力信号の電圧は、入力電圧とＶｃｃピン２８７で提供される電圧との間の範囲内でシフトまたは修正される。
動作の間、レベルシフタ２９１は、入力２９２で入力信号を受け取ることが可能である。この入力信号は、その電圧レベルが修正されることになる任意の信号を一般に含み得る。したがって、たとえば、入力信号は、図１９に関して以前に記載された信号の１つ以上を含み得る。たとえば入力信号は、ＲＦＦＥコア２７３に関連付けられるレジスタのうちの１つからを含む、ＲＦＦＥコア２７３から提供される信号であり得る。第２の例として、入力信号は組合せ論理ブロック２７９によって提供される信号であり得る。
入力２９２で受け取られた入力信号は、ラッチ２９３に提供される。ラッチ２９３は、任意のタイプのフリップフロップを含み得る。たとえば、図２０に示されるように、ラッチ２９３は、ＮＡＮＤベースのＲＳフリップフロップであり得る。しかしながら、他のタイプのフリップフロップが可能である。たとえば、ラッチ２９３はＮＯＲベースのＲＳフリップフロップであり得る。ある実施形態では、ラッチ２９３はラッチ２９３からのオーバーラップしない出力を保証する。オーバーラップしない出力を保証することによって、ＮＦＥＴトランジスタ２９４の各対が同時に活性化されないことが保証される。いくつかの実施形態では、ＮＦＥＴトランジスタ２９４の各対が同時に活性化されないことを保証するために、遅延要素を有する２つの並列信号パスが使用され得る。
いくつかの実現例により、ラッチ２９３は、２つの信号、すなわち、ＮＡＮＤゲートの各々からの信号（たとえばセット信号およびリセット信号）を提供する。これらの信号の各々は、ＮＦＥＴトランジスタ２９４の対に提供され得る。ＮＦＥＴトランジスタ２９４は、ラッチ２９３からの信号によって活性化され得る。ＮＦＥＴトランジスタは、活性化されると、クロスカップリングされたＰＦＥＴトランジスタ２９６の対の状態をセットする。クロスカップリングされたＰＦＥＴトランジスタ２９６の対によって、入力信号の電圧レベルがレベルシフトされる。このレベルシフトされた信号は、その後、出力２９７にて、たとえば図１８に示されるパワーアンプコントローラ２５２またはパワーアンプ２５１に提供される。いくつかの実施形態において、たとえば負の出力電圧動作が所望であり得る場合、ＮＦＥＴトランジスタ２９４は、ＰＦＥＴトランジスタであり得、ＰＦＥＴトランジスタ２９６はＮＦＥＴトランジスタであり得る。
本願明細書のいくつかの実施形態において、信号が入力２９２に提供されないか、または信号が実質的に０であることが可能である。そのような実施形態では、ＮＦＥＴトランジスタ２９４は、デフォルトロー入力２９８および／またはデフォルトハイ入力２９９によって提供されるデフォルト信号によってセットまたは活性化され得る。図２０は、２つのデフォルト、すなわちデフォルトハイ入力２９９およびデフォルトロー入力２９８を示すが、多くの実施形態では、単一のデフォルト信号のみがレベルシフタ２９１に提供される。出力２９７がリセットの間にハイであることが望ましいならば、デフォルトハイ入力２９９は、リセットの間に信号を提供するように構成される。代わりに、レベルシフタ２９１がリセットの間にロー出力を提供することが望ましい場合、デフォルトロー入力２９８は、リセットの間に信号を提供するように構成される。リセットの間にＮＦＥＴトランジスタ２９４をセットするように構成されないデフォルト入力は、接地に結合され得るか、またはある実現例では、存在しない場合がある。いくつかの実現例では、デフォルトロー入力２９８および／またはデフォルトハイ入力２９９は、あらかじめ構成されるか、または、所定の信号を提供する信号発生器に接続される。代替的にはデフォルトロー入力２９８および／またはデフォルトハイ入力２９９は、図１９に示されるパワーオンリセット２７８に接続され得る。いくつかの実施形態では、デフォルト入力２９８および２９９の一方または両方は、随意であってもよい。たとえばいくつかの場合、イネーブルレベルシフタ２８２およびモードレベルシフタ２８３が、それらの入力で信号を受け取る。
Ｄ．デジタル制御インターフェイスの動作のためのプロセス
図２１は、本開示の局面に従った、デジタル制御インターフェイスの動作についてのプ
ロセス３０１のフローチャートを示す。プロセス３０１は、ＲＦＦＥシリアルインターフェイスおよびＧＰＩＯインターフェイスとして動作するように構成される任意のタイプのデジタル制御インターフェイスによって実行され得る。たとえば、プロセス３０１は、図１８のデジタル制御インターフェイス２５３および図１９のデジタル制御インターフェイス２７２によって実行され得る。さらに、プロセス３０１は、いくつかの実施形態において、異なるインターフェイスモードで動作するように構成される任意のタイプのデジタル制御インターフェイスによって実行され得る。議論を単純化するために、プロセス３０１は、図１９のデジタル制御インターフェイス２７２によって実現されるものとして記載されるが、プロセス３０１の実現はこのようなものに限定されない。
プロセス３０１は、たとえば、ブロック３０２において、デジタル制御インターフェイス２７２がＶＩＯピン２７４、クロック／モードピン２７６およびデータ／イネーブルピン２７７で信号を受け取ると開始する。いくつかの実施形態において、クロック／モードピン２７６およびデータ／イネーブルピン２７７の１つ以上で受け取られた信号は、遅延され得るか、ノイズであり得るか、またはデジタル制御インターフェイス２７２が初期化プロセスを完了するまで無視される何らかの既知もしくは未知の信号であり得る。
ブロック３０３では、ＶＩＯピン２７４で受け取られた信号はＲＦＦＥコア２７３に提供される。いくつかの実現例では、ＶＩＯピン２７４からの信号はＲＦＦＥコア２７３に電力を供給する。さらに、ＶＩＯピン２７４からの信号またはその信号の欠如によって、ＲＦＦＥコア２７３が電力を受け取らないことがあり得る。ＲＦＦＥコア２７３にＶＩＯ信号を提供することに加えて、ブロック３０３は、ＶＩＯ信号をパワーオンリセット２７８に提供することを含み得る。いくつかの実施形態では、図１９のパワーオンリセット２７８は、ＶＩＯピン２７４からの信号を組合せ論理ブロック２７９に提供し得る。さらに、パワーオンリセット２７８はＶＩＯピン２７４からの信号を遅延または別の態様で修正し得、その後、当該遅延または修正された信号を組合せ論理ブロック２７９に提供し得る。同様に、ある実施形態において、パワーオンリセット２７８は、ＶＩＯ信号、ＶＩＯ信号の遅延バージョン、またはＶＩＯ信号の修正バージョンを、ＲＦＦＥコア２７３に関連付けられるリセット入力に提供し得る。
図２１に示されるブロック３０４では、クロック／モードピン２７６にて受け取られる信号は組合せ論理ブロック２７９に提供される。同様に、ブロック３０６では、データ／イネーブルピン２７７で受け取られた信号が、組合せ論理ブロック２７９に提供される。さらにブロック３０７では、ＲＦＦＥコア２７３に関連付けられるＲＦＦＥモードレジスタからのモード信号が組合せ論理ブロック２７９に提供される。同様にブロック３０８では、ＲＦＦＥコア２７３に関連付けられるＲＦＦＥイネーブルレジスタからのイネーブル信号が組合せ論理ブロック２７９に提供される。ある動作状態の間、ブロック３０７および３０８で提供される信号は、ノイズであり得るか、または、デジタル制御インターフェイス２７２の動作に影響を与えない何らかの既知または未知の信号であり得る。さらに、いくつかの動作状態では、ブロック３０７および３０８において信号が提供されることが可能ではない。たとえば、デジタル制御インターフェイス２７２がＧＰＩＯインターフェイスとして動作している場合といった、ＲＦＦＥコア２７３に電力が供給されない実現例においては、ブロック３０７および３０８では、信号が提供されることが可能ではない。いくつかの実現例では、ブロック３０７および３０８は随意であってもよい。
決定ブロック３０９では、デジタル制御インターフェイス２７２は、ＶＩＯ信号が論理ハイかどうかを決定する。ある実現例では、ＶＩＯ信号が論理ハイかどうか決定することは、ＶＩＯ信号に基づいてデジタル制御インターフェイス２７２を構成することを含む。デジタル制御インターフェイス２７２を構成することは、図２１の残りのブロックに関してさらに記載されるように、デジタル制御インターフェイス２７２の部分の動作を調節す
ることと、デジタル制御インターフェイス２７２内で信号のフローを調節することとを含む。
決定ブロック３０９でＶＩＯ信号が論理ハイでなければ、デジタル制御インターフェイス２７２はＧＰＩＯインターフェイスとして動作し、プロセス３０１はブロック３１１に進み、ブロック３１１では、ＲＦＦＥコア２７３がリセットモードにされる。このリセットモードは、ＲＦＦＥコア２７３が既知または未知の値をそのレジスタに維持し、その出力ポートから値を出力するアクティブリセットであり得る。代替的には、たとえば、ＶＩＯピン２７４を接地するによって、または、電源からＶＩＯピン２７４を切断することによって論理ローＶＩＯ信号が提供される場合、ＲＦＦＥコア２７３は、リセットモードの間、電力が供給されなくなる。
図２１のブロック３１２では、ブロック３０４で提供されたクロック／モードピン２７６からの信号がモードレベルシフタ２８３に提供される。同様にブロック３１３では、ブロック３０６で提供されたデータ／イネーブルピン２７７からの信号がイネーブルレベルシフタ２８２に提供される。ある実現例では、ブロック３１２および３１３でレベルシフタに提供された信号は、パワーオンリセット２７８によって組合せ論理ブロック２７９に提供された信号に基づき得るか、または基づいて選択され得る。さらに、いくつかの場合、ブロック３１２および３１３にてレベルシフタ２８３および２８２にそれぞれ提供された信号は、レベルシフタ２８３および２８２に提供される前に、組合せ論理ブロック２７９によってそれぞれ遅延または修正され得る。
ブロック３１４では、デジタル制御インターフェイス２７２は、ＲＦＦＥレジスタレベルシフト２８１にてデフォルト値を維持する。これらのデフォルト値はデフォルトピン２８４を介して提供される。多くの実現例では、デフォルト値は用途に特有であり得る。さらに、デフォルト値は、あらかじめ構成および／またはハードコーディングされ得る。代替的には、デフォルト値は、デジタル制御インターフェイス２７２および／またはワイヤレスデバイス２４８に関連付けられるコンポーネントの１つ以上の動作に基づき、生成または決定され得る。ある実施形態では、ブロック３１４は随意であり得る。
決定ブロック３０９でＶＩＯ信号が論理ハイであった場合、デジタル制御インターフェイス２７２はＲＦＦＥシリアルインターフェイスとして動作し、プロセス３０１はブロック３１６に進み、ブロック３１６では、ＲＦＦＥコア２７３はリセットモードから出る。いくつかの場合では、プロセス３０１は、ワイヤレスデバイス２４８に電力が最初に供給されるか、または、電力が供給されない時間期間の後でワイヤレスデバイス２４８が初期化される場合に行なわれる。このような場合、ブロック３１６は、デジタル制御インターフェイス２７２の初期化の部分として行なわれ得る。さらに、ブロック３１６は、リセットモードからＲＦＦＥコア２７３を移す代わりにまたはこれに加えて、ＲＦＦＥコア２７３を初期化することを含み得る。ＲＦＦＥコア２７３をリセットモードから移すことは、ＲＦＦＥコア２７３に関連付けられる１つ以上のレジスタ、信号および／またはコンポーネントが安定化および／または初期化されるのに十分な時間を提供する遅延プロセスであり得る。この遅延プロセスは、パワーオンリセット２７８によって制御および／または実現され得る。いくつかの実施形態では、ブロック３１６は随意であり得る。
ブロック３１７では、プロセス３０１は、ＲＦＦＥコア２７３に関連付けられる内部レジスタ（図示せず）をデフォルト値にセットに構成することを含む。これらのデフォルト値は、ストラップドデフォルト２８６によって提供され得る。代替的には、これらのデフォルト値は、ＲＦＦＥコア２７３に関連付けられる内部論理に基づいて決定され、ＶＩＯピン２７４、クロック／モードピン２７６およびデータ／イネーブルピン２７７の１つ以上から受け取られた信号に応答してセットされ得る。
ブロック３１８では、ＲＦＦＥコア２７３からのモード信号がモードレベルシフタ２８３に提供される。このモード信号は、ＲＦＦＥコア２７３のモードレジスタに関連付けられるか、または当該モードレジスタから取得され得る。代替的または付加的には、モード信号は、クロック／モードピン２７６から受け取られる信号、データ／イネーブルピン２７７から受け取られる信号、ストラップドデフォルト２８６に基づいた値、およびＲＦＦＥコア２７３の内部の論理を含むものの１つ以上に少なくとも部分的に基づき得る。
さらに、ブロック３１９では、ＲＦＦＥコア２７３からのイネーブル信号がイネーブルレベルシフタ２８２に提供される。このイネーブル信号は、ＲＦＦＥコア２７３のイネーブルレジスタに関連付けられるか、または当該イネーブルレジスタから取得され得る。代替的または付加的には、イネーブル信号は、クロック／モードピン２７６から受け取られる信号、データ／イネーブルピン２７７から受け取られる信号、ストラップドデフォルト２８６に基づいた値、およびＲＦＦＥコア２７３の内部の論理の１つ以上に少なくとも部分的に基づき得る。
本願明細書のある実現例では、ブロック３１８および３１９でレベルシフタに提供された信号は、パワーオンリセット２７８によって組合せ論理ブロック２７９に提供された信号に基づくか、または当該信号に基づいて選択され得る。さらにいくつかの場合、ブロック３１８および３１９でレベルシフタ２８３および２８２にそれぞれ提供された信号は、レベルシフタ２８３および２８２に提供される前に、組合せ論理ブロック２７９によって遅延または修正され得る。
ブロック３２１では、プロセス３０１は、ＲＦＦＥレジスタ値またはＲＦＦＥレジスタに関連付けられる信号をＲＦＦＥレベルシフタ２８１に提供することを含む。ＲＦＦＥレジスタ値は、ＲＦＦＥコア２７３に関連付けられるレジスタからのものである。いくつかの場合には、これらのレジスタは、ブロック３１８および３１９に関して上で記載されたレジスタを含み得るが、一般に、ブロック３２１のレジスタは異なるレジスタである。さらに、レジスタによって提供される値は、パワーアンプ２５１のモードをセットまたは特定するよう使用される。ＧＰＩＯインターフェイスモードの間、デジタル制御インターフェイス２７２は、ハイおよびローといった、２つの電圧値に関連付けられる２つのモードおよび／または２レベルの電力増幅を特定することに制限され得る。デジタル制御インターフェイスが付加的なピンを含む実施形態において、デジタル制御インターフェイス２７２は、ＧＰＩＯモードの間、付加的なモードを特定することが可能であり得る。ＲＦＦＥシリアルインターフェイスモードの間、デジタル制御インターフェイス２７２は、ＲＦＦＥコア２７３に対してクロックインされた値、ＲＦＦＥコア２７３に関連付けられるレジスタに格納された値、またはこれら２つの組合せに基づき、パワーアンプ２５１について異なるモードをセットまたは特定し得る。
ＶＩＯ信号が論理ハイまたは論理ローかどうかにかかわらず、ブロック３２２において、モードレベルシフタ２８３の出力はパワーアンプ２５１に提供される。同様に、ＶＩＯ信号が論理ハイまたは論理ローかどうかにかかわらず、ブロック３２２において、イネーブルレベルシフタ２８２の出力はパワーアンプ２５１に提供される。ある実施形態では、モードレベルシフタ２８３およびイネーブルレベルシフタ２８２の出力は、パワーアンプコントローラ２５２に提供される。その後、パワーアンプコントローラ２５２は、モードレベルシフタ２８３およびイネーブルレベルシフタ２８２からの受信信号に少なくとも部分的に基づいて、パワーアンプ２５１を構成し得る。
ブロック３２４では、ＲＦＦＥレベルシフタ２８１の出力はパワーアンプ２５１に提供される。代替的には、ＲＦＦＥレベルシフタ２８１の出力は、パワーアンプコントローラ
２５２に提供され得、その後、パワーアンプコントローラ２５２は、ＲＦＦＥレベルシフタ２８１からの受信信号に少なくとも部分的に基づいてパワーアンプ２５１を構成し得る。デジタル制御インターフェイス２７２がＧＰＩＯインターフェイスとして動作している場合、ＲＦＦＥレベルシフタ２８１の出力は、デフォルト値またはデフォルトピン２８４で受け取った信号に少なくとも部分的に基づき得る。対照的に、デジタル制御インターフェイス２７２がＲＦＦＥシリアルインターフェイスとして動作している場合、ＲＦＦＥレベルシフタ２８１の出力は、ＲＦＦＥコア２７３に関連付けられるレジスタに格納された値を含む、ＲＦＦＥコア２７３から受け取られた値または信号に少なくとも部分的に基づき得る。いくつかの実施形態では、ブロック３２２、３２３および３２４の１つ以上は随意であってもよい。たとえば、デジタル制御インターフェイス２７２がＧＰＩＯインターフェイスとして動作している場合、レベルシフタ２８１はパワーアンプ２５１またはパワーアンプコントローラ２５２に値を提供しなくてもよい。
Ｅ．第２の電子デバイス
図２２は、本発明の局面に従って実現される、ワイヤレスデバイス３２６と称されるワイヤレスデバイスの代替的な実施形態を示す。本願明細書のいくつかの実現例では、ワイヤレスデバイス２４８に関して上で記載された実施形態のうちのいくつかまたはすべては、ワイヤレスデバイス３２６に適用され得る。
ワイヤレスデバイス３２６はパワーアンプモジュール３２７を含み得る。パワーアンプモジュール３２７は一般に、パワーアンプ３２８、パワーアンプ３２８を制御するためのパワーアンプコントローラ３２９、モード選択器３３０、およびデジタル制御インターフェイス３３１を含む任意のコンポーネントまたはデバイスを含み得る。パワーアンプ３２８を制御することは一般に、パワーアンプ３２８によって提供される電力増幅の量をセット、修正、または調節することを指すが、そのように限定されない。
図１８のデジタル制御インターフェイス２５３と同様に、本願明細書において示されるデジタル制御インターフェイス３３１は、パワーアンプ３２８を制御し、および／または、パワーアンプ３２８を制御するようパワーアンプコントローラ３２９を構成するための複数のタイプのインターフェイスをサポートし得る任意のタイプの制御インターフェイスを含み得る。たとえば、デジタル制御インターフェイス３３１は、シリアルインターフェイス３３２およびＧＰＩＯインターフェイス３３３を含み得る。シリアルインターフェイス３３２は、任意のタイプのシリアルインターフェイスを含み得る。たとえば、シリアルインターフェイスは、例示すると、ＲＦＦＥシリアルインターフェイス（たとえばＭＩＰＩ（登録商標）ＲＦＦＥシリアルインターフェイス）、シリアル周辺インターフェイス（Serial Peripheral Interface（ＳＰＩ））バス、３ワイヤーシリアルバス、またはＩ２
Ｃバスであり得る。いくつかの実現例では、デジタル制御インターフェイス２５３に関して上で記載された実施形態のうちのいくつかまたはすべては、デジタル制御インターフェイス３３１に適用され得る。
多くの実施形態において、デジタル制御インターフェイス３３１は、回路設計の変更または既存のコンポーネントダイ構成（たとえば、デジタル制御インターフェイスに制御信号を提供し得るかまたはデジタル制御インターフェイスから制御信号を受け取り得る既存のパワーアンプ、既存のパワーアンプモジュール、既存のトランシーバまたは他のコンポーネント）に対するボンディングの変更を必要とすることなく、同じコンポーネントダイ上に複数のインターフェイスタイプを含み得る。さらに、いくつかの実施形態において、デジタル制御インターフェイス３３１は、ワイヤレスデバイス３２６またはパワーアンプモジュール３２７による使用のために露出されるインターフェイス接続（たとえば、ピン、リード、ワイヤー、ボールグリッドアレイなど）の数を増加させることなく、複数のインターフェイスをサポートし得る。多くの実施形態において有利なことに、デジタル制御
インターフェイス３３１を修正することなく、デジタル制御インターフェイス３３１は、異なるインターフェイス規格をサポートするデバイスと共に使用され得る。たとえば、図２２の示されるデジタル制御インターフェイス３３１は、デジタル制御インターフェイスを修正することなく、シリアルインターフェイス、ＧＰＩＯインターフェイスまたはこれら２つの組合せをサポートするデバイスと共に使用され得る。いくつか場合では、デジタル制御インターフェイス３３１は、動作の間、異なるインターフェイスタイプの間で切り替わり得る。
モード選択器３３０は、デジタル制御インターフェイス３３１の動作モードを選択するように構成される任意のデバイスまたはコンポーネントを含み得る。デジタル制御インターフェイス３３１の動作モードを選択することは、デジタル制御インターフェイス３３１がパワーアンプコントローラ３２９と通信するために使用するインターフェイスのタイプを選択することを含み得る。たとえば、モード選択器３３０は、シリアルインターフェイスまたはＧＰＩＯインターフェイスとして動作するようデジタル制御インターフェイス３３１を選択または構成し得る。この選択は、インターフェイスタイプを選択するために用いられ得るか、または、デジタル制御インターフェイス３３１の利用可能なインターフェイスタイプから選択するようインターフェイスタイプを決定するために用いられ得る信号を提供し得るアンテナ３３８、トランシーバ３３４、ベースバンドチップ３３６または任意の他の信号源から受け取られる信号に基づき得る。
さらに、ある実現例では、デジタル制御インターフェイス３３１は、信号源から受け取られた１つ以上の信号に基づいて、直接的にまたはパワーアンプコントローラ３２９を介してパワーアンプ３２８の動作モードをセットし得る。ある実施形態において、デジタル制御インターフェイス３３１は、デジタル制御インターフェイス３３１の動作インターフェイスタイプを選択する信号をモード選択器３３０から受け取りつつ、デジタルコントローラインターフェイス３３１にパワーアンプ３２８の動作モードをセットさせる１つ以上の信号をたとえばアンテナ３３８、トランシーバ３３４、ベースバンド３３６またはＤＳＰ３３７から受け取る。代替的には、デジタル制御インターフェイス３３１は、デジタル制御インターフェイス３３１にパワーアンプ３２８の動作モードをセットさせる１つ以上の信号と、デジタル制御インターフェイス３３１の動作インターフェイスタイプを選択する信号とをモード選択器３３０から受け取り得る。モード選択器３３０は、たとえばアンテナ３３８、トランシーバ３３４、ベースバンド３３６またはＤＳＰ３３７から信号のいくつかまたはすべてを受け取り得る。代替的または付加的には、モード選択器３３０は、たとえばアンテナ３３８、トランシーバ３３４、ベースバンド３３６またはＤＳＰ３３７から受け取られる１つ以上の信号に基づいて、デジタル制御インターフェイス３３１に提供される信号のいくつかまたはすべてを生成し得る。
パワーアンプ３２８のモードをセットするシナリオの一例において、トランシーバ３３４はたとえばアンテナ３３８またはＤＳＰ３３７から信号を受け取る。信号を受け取ることに応答して、トランシーバ３３４は、モード選択器３３０に１つ以上の信号を提供し得る。トランシーバ３３４から受け取られた１つ以上の信号に基づいて、モード選択器３３０は、シリアルインターフェイスまたはＧＰＩＯインターフェイスのいずれかとして動作するようデジタル制御インターフェイス３３１を構成し得る。さらに、トランシーバ３３４は、デジタル制御インターフェイス３３１に１つ以上の信号を提供し得、デジタル制御インターフェイス３３１は、モード選択器３３０によって特定されるモードに基づいてシリアルモードまたはＧＰＩＯモードで信号を処理する。その後、信号を処理した結果に基づいて、デジタル制御インターフェイス３３１は、パワーアンプコントローラ３２９に１つ以上のモード設定信号を提供し得、パワーアンプコントローラ３２９は、当該モード設定信号に基づいてパワーアンプ３２８のモードをセットし得る。代替的には、デジタル制御インターフェイス３３１がパワーアンプ３２８のモードをセットし得る。
いくつかの実現例では、パワーアンプ３２８は、パワーアンプコントローラ３２９、デジタル制御インターフェイス３３１およびモード選択器３３０の１つ以上を含み得る。いくつかの実現例については、パワーアンプコントローラ３２９は、デジタル制御インターフェイス３３１およびモード選択器３３０の１つ以上を含み得る。さらに、いくつかの場合には、デジタル制御インターフェイスはモード選択器３３０を含み得る。さらに、パワーアンプモジュール３２７は、モード選択器３３０、デジタル制御インターフェイス３３１、パワーアンプコントローラ３２９およびパワーアンプ３２８の機能を含む単一のコンポーネントであってもよい。代替的には、パワーアンプモジュール３２７は、モード選択器３３０、デジタル制御インターフェイス３３１、パワーアンプコントローラ３２９およびパワーアンプ３２８の機能を含む複数のコンポーネントを含んでもよい。さらに他の実現例では、ワイヤレスデバイス３２６は、モード選択器３３０、デジタル制御インターフェイス３３１、パワーアンプコントローラ３２９およびパワーアンプ３２８の機能を含む１つ以上のコンポーネントを含んでもよい。
図１８のパワーアンプモジュール２４９と同様に、図２２に示されるパワーアンプモジュール３２７は、電源３３９から電力を受け取り得る。パワーアンプモジュール３２７はその後、たとえば配電バス３４１を介して、ワイヤレスデバイス３２６に含まれる多くのコンポーネントに電力を分配し得る。
ある実施形態では、電源３３９は、いくつかの場合において電源３３９がパワーアンプモジュール３２７の１つ以上の要素を構成することを可能にする組合せ論理および／または１つ以上のプロセッサを含む。たとえばいくつかの場合において、電源３３９は、デジタル制御インターフェイス３３１がパワーアンプ３２８を構成することを可能にするようデジタル制御インターフェイス３３１に１つ以上の信号を提供し得る。さらに、電源３３９は、パワーアンプ３２８の出力に基づいて、たとえばデジタル制御インターフェイス３３１に信号を提供し得、これにより、パワーアンプモジュール３２７と電源３３９との間にフィードバックループを作り出す。
ワイヤレスデバイス３２６は、多くの付加的なコンポーネントを含み得る。これらの付加的なコンポーネントのうちの少なくともいくつかは、配電バス３４１を介して電力を受け取り得る。たとえば、ワイヤレスデバイス３２６は、デジタル−アナログコンバータ（ＤＡＣ）３４２、ディスプレイプロセッサ３４３、中央プロセッサ３４４、ユーザインターフェイスプロセッサ３４６、アナログ−デジタルコンバータ（ＡＤＣ）３４７およびメモリ３４８を含み得る。付加的なコンポーネントの少なくともいくつかは、デジタル制御インターフェイス３３１と通信し得、デジタル制御インターフェイス３３１にパワーアンプモジュール３２７、パワーアンプ３２８および／またはパワーアンプコントローラ３２９のセッティングを修正させ得る。さらに、付加的なコンポーネントのうちの少なくともいくつかは、モード選択器３３０と通信し得、モード選択器３３０にデジタル制御インターフェイス３３１の動作モードを選択させ得る。
Ｆ．第２のデジタル制御インターフェイス
図２３は、本発明のある局面に従って実現される、図２２のデジタル制御インターフェイス３３１の実施形態を示す。いくつかの実現例では、デジタル制御インターフェイス２５３およびデジタル制御インターフェイス２７２に関して上で記載された実施形態のうちのいくつかまたはすべては、デジタル制御インターフェイス３３１に適用され得る。
デジタル制御インターフェイス３３１は、シリアルインターフェイス３３２、ＧＰＩＯインターフェイス３３３、および多くの入力ピンを含む。これらの入力ピンは、ＶＩＯピン３５１、クロック／モードピン３５２およびデータ／イネーブルピン３５３を含み得る
。
ＶＩＯピン３５１は、シリアルインターフェイスまたはＧＰＩＯインターフェイスのいずれかとして動作するようデジタル制御インターフェイス３３１をセットする信号を受け取るように構成され得る。例示される実施形態では、デジタル制御インターフェイス３３１は、ＶＩＯピン３５１が論理ハイ信号を受け取る場合、シリアルインターフェイスとして動作し、ＶＩＯピン３５１が論理ロー信号を受け取る場合、ＧＰＩＯインターフェイスとして動作する。しかしながら、いくつかの実現例では、デジタル制御インターフェイス３３１は、ＶＩＯピン３５１が論理ロー信号を受け取る場合にシリアルインターフェイスとして動作し、ＶＩＯピン３５１が論理ハイ信号を受け取る場合にＧＰＩＯインターフェイスとして動作するように構成され得る。論理ロー信号は、０ボルト、−５ボルトなどといった低いと規定される任意の値に関連付けられ得る。同様に、論理ハイ信号は、０ボルト、＋５ボルトなどといった高いと規定される任意の値に関連付けられ得る。いくつかの実現例では、論理ロー信号は、ＶＩＯピン３５１を接地に接続することに関連付けられ得る。同様に、いくつかの場合では、論理ハイ信号は、電圧源にＶＩＯピン３５１を接続することに関連付けられ得る。
さらに、ＶＩＯピン３５１は、図２２の電源３３９のような電源からシリアルインターフェイスコア３４９に電力を提供するように構成され得る。したがって、いくつかの実施形態において、ＶＩＯピン３５１が論理ローにセットされるかまたは接地される場合、シリアルインターフェイスコア３４９に電力が供給されず、デジタル制御インターフェイス３３１はＧＰＩＯインターフェイスとして機能するように構成される。他方、いくつかの実施形態において、ＶＩＯピン３５１が、論理ハイにセットされるか、または電源に直接的もしくは間接的に接続される場合、シリアルインターフェイスコア３４９には電力が提供され、デジタル制御インターフェイス３３１はシリアルインターフェイスとして機能するように構成される。いくつかの実現例では、ＶＩＯピン２７４に関して上で記載された実施形態のうちのいくつかまたはすべては、ＶＩＯピン３５１に適用され得る。
シリアルインターフェイス３３２は、フロントエンドコアまたはシリアルインターフェイスコア３４９を含み得る。さらに、シリアルインターフェイス３３２は、パワーオンリセット３５４と、バッファ３６８および３６９の対と、多くのレベルシフタ３５７とを含み得る。ＧＰＩＯインターフェイス３３３は、組合せ論理ブロック３５６と、レベルシフタ３５８および３５９の対とを含み得る。デジタル制御インターフェイス３３１がシリアルインターフェイスとして機能する場合、シリアルインターフェイス３３２のコンポーネントは、アクティブであるかまたはシリアルインターフェイスを提供するよう動作し、ＧＰＩＯインターフェイス３３３の１つ以上のコンポーネントがアクティブではない場合がある。同様に、デジタル制御インターフェイス３３１がＧＰＩＯインターフェイスとして機能する場合、ＧＰＩＯインターフェイス３３３のコンポーネントは、アクティブであるか、またはＧＰＩＯインターフェイスを提供するよう動作し、シリアルインターフェイス３３２の１つ以上のコンポーネントがアクティブではない場合がある。
しかしながら、ある実施形態では、デジタル制御インターフェイス３３１がシリアルインターフェイスとして機能する場合、デジタル制御インターフェイス３３１は、ＧＰＩＯインターフェイス３３３の１つ以上のコンポーネントを使用してシリアルインターフェイスを提供することを促進し得、これにより、ＧＰＩＯインターフェイス３３３の１つ以上のコンポーネントが、アクティブであるか、または、シリアルインターフェイスを提供するよう動作し得る。同様に、ある実施形態では、デジタル制御インターフェイス３３１がＧＰＩＯインターフェイスとして機能する場合、デジタル制御インターフェイス３３１は、シリアルインターフェイス３３２の１つ以上のコンポーネントを使用してＧＰＩＯインターフェイスを提供することを促進し得、これにより、シリアルインターフェイス３３２
の１つ以上のコンポーネントが、アクティブであるか、または、ＧＰＩＯインターフェイスを提供するよう動作し得る。たとえば、いくつかの実現例では、組合せ論理ブロック３５６は、パワーオンリセット３５４によって制御されるマルチプレクサを含み得る。さらにこの例では、組合せ論理ブロック３５６は、デジタル制御インターフェイス３３１の動作モードに基づき、したがって、パワーオンリセット３５４によって出力される値に基づき、レベルシフタ３５８および３５９に異なる信号を提供し得る。したがってこの例では、パワーオンリセット３５４は一般にシリアルインターフェイス３３２の部分であるが、デジタル制御インターフェイスがＧＰＩＯインターフェイスモードにある場合、パワーオンリセット３５４は、ＧＰＩＯインターフェイスの部分として機能し得る。同様にこの例では、組合せ論理ブロック３５６と、レベルシフタ３５８および３５９とは一般に、ＧＰＩＯインターフェイス３３３の部分であるが、デジタル制御インターフェイス３３１がシリアルインターフェイスモードである場合、組合せ論理ブロック３５６ならびにレベルシフタ３５８および３５９の１つ以上は、シリアルインターフェイスを提供するのを補助するよう動作し得る。
パワーオンリセット３５４は、ハードウェア、ソフトウェアまたはこれら２つの組合せで実現され得る。さらに、パワーオンリセット３５４は、シリアルインターフェイスコア３４９をリセットすることを促進するように構成され得る。いくつかの実施形態において、パワーオンリセット３５４は、反転遅延機能として機能し得る。反転遅延機能は、デジタル制御インターフェイス３３１をシリアルインターフェイスとして構成する場合、シリアルインターフェイスコア３４９に関連付けられる１つ以上の論理ブロックおよび／または１つ以上のレジスタが既知の条件または値にセットされるのに十分な時間を提供するように構成される。いくつか場合では、当該時間の長さは用途に特有であり得るが、他の場合では、時間の長さはハードウェア設計および／または実現例の特性に基づき得る。たとえば、必要とされる時間の量は、クロック周波数、論理コンポーネントのサイズ、デジタル制御インターフェイスに直接的または間接的に接続されるコンポーネントのタイプなどに依存し得る。さらに、シリアルインターフェイスコア３４９を初期化する場合、または、シリアルインターフェイスコア３４９をリセット状態から移す場合、既知の値に論理ブロックおよび／またはレジスタをセットすることが行われ得る。
いくつかの実現例では、パワーオンリセット３５４は、組合せ論理ブロック３５６に選択信号を提供するように構成され得る。たとえば、デジタル制御インターフェイス３３１は、ＶＩＯピン３５１が論理ロー信号を受け取る場合はＧＰＩＯインターフェイスとして動作し、ＶＩＯピン３５１が論理ハイ信号を受け取る場合はシリアルインターフェイスとして動作するよう構成されるとする。この例を引き続き参照して、ＶＩＯピン３５１が論理ロー信号を受け取ると、パワーオンリセット３５４によって提供される選択信号は、それぞれデータ／イネーブルピン３５３およびクロック／モードピン３５２への入力に基づく信号を組合せ論理ブロック３５６がイネーブルレベルシフタ３５８およびモードレベルシフタ３５９に出力することを引き起こし得る。たとえば、組合せ論理ブロック３５６は、クロック／モードピン３５２およびデータ／イネーブルピン３５３から受け取られた信号をデコードし、当該デコードされた信号をイネーブルレベルシフタ３５８およびモードレベルシフタ３５９に提供し得る。
この例において、ＶＩＯピン３５１が、論理ロー信号でなく論理ハイ信号を受け取る場合、パワーオンリセット３５４によって提供される選択信号は、組合せ論理ブロック３５６が、シリアルインターフェイスコア３４９から受け取られた信号に基づく信号をイネーブルレベルシフタ３５８およびモードレベルシフタ３５９に出力することを引き起こし得る。ある実施形態において、組合せ論理ブロック３５６は、データ／イネーブルピン３５３、クロック／モードピン３５２またはシリアルインターフェイスコア３４９から受け取られた信号を、レベルシフタ３５８および３５９に出力する前に遅延または別の態様で修
正し得る。
いくつかの場合において、パワーオンリセット３５４は、レベルシフタ３５７の１つ以上をデフォルトまたはリセット状態にするよう構成され得る。これはたとえば、シリアルインターフェイスコア３４９がリセット状態にある場合に行われ得る。いくつかの設計において、パワーオンリセット３５４は、ＧＰＩＯインターフェイスモードの間にハイであるように構成される各レベルシフタに関連付けられるデフォルトハイピンに接続され、ＧＰＩＯインターフェイスモードの間にローであるように構成される各レベルシフタに関連付けられるデフォルトローピンに接続され得る。いくつかの実現例では、デフォルト状態へレベルシフタ３５７をセットすることによって、デフォルトピン３６１によって提供されるデフォルト入力信号に基づいて、レベルシフタ３５７が値を出力し得る。デフォルトピン３６１はデフォルト入力信号を受け取るものとして示されるが、多くの実施形態において、デフォルトピン３６１は、デフォルトハイ入力およびデフォルトロー入力の一方に結びつけられる。したがって、いくつかの場合では、デフォルト値はあらかじめ構成され得る一方、他の場合では、デフォルト値は用途に特有であり得、デジタル制御インターフェイス３３１またはパワーアンプモジュールの構成または動作に基づき変動し得る。いくつかの設計では、各レベルシフタ３５７が、異なるデフォルト値または信号に関連付けられ得ることが可能である。代替的には、各レベルシフタ３５７は、同じデフォルト値または信号に関連付けられ得る。
レベルシフタ３５７の各々にＶｃｃピン３６３を通じて電力が供給され得る。いくつかの実現例では、各レベルシフタ３５７は、電源に別個に接続され得る。代替的には、単一のレベルシフタ３５７が、直接的または間接的に電源に接続され、その残りのレベルシフタ３５７が、電源に接続される上記レベルシフタ３５７または他のコンポーネントへの接続によって電力を取得し得る。さらに同様に、レベルシフタ３５８および３５９は各々、電源に接続され得るか、または、レベルシフタ３５８および３５９に電力を提供し得るレベルシフタもしくは他のコンポーネントに接続され得る。ある実施形態では、レベルシフタ３５７、３５８および３５９は、受け取られた信号の電圧レベルを調節するとともに、修正された信号を出力するように構成される。レベルシフタ３５７、３５８および３５９は、Ｖｃｃピン３６３に加えられる電圧を実質的に整合するように、受け取った信号の電圧レベルを調節し得るが、このようなものに限定されない。
いくつかの実現例において、パワーオンリセット２７８に関して上で記載された実施形態のうちのいくつかまたはすべては、パワーオンリセット３５４に適用され得る。同様に、いくつかの実現例では、レベルシフタ２８４に関して上で記載された実施形態のうちのいくつかまたはすべては、レベルシフタ３５７に適用され得る。さらにいくつかの実現例では、レベルシフタ２８２および２８３に関して上で記載された実施形態のうちのいくつかまたはすべては、レベルシフタ３５８および３５９にそれぞれ適用され得る。さらに、上記の図２０を参照してレベルシフタ２９１に関して上で記載された実施形態のうちのいくつかまたはすべては、ここで図２３に示されるレベルシフタ３５７、３５８および３５９に適用され得る。
シリアルインターフェイスコア３４９は一般に、シリアルインターフェイスコアがシリアルインターフェイスを提供することを可能にする回路網または論理を含み得る。いくつかの実施形態では、シリアルインターフェイスコア３４９は、ＲＦＦＥコア（たとえばＲＦＦＥコア２７３）を含み得る。さらに、いくつかの場合では、シリアルインターフェイスコア３４９は、ＲＦＦＥコア２７３に関して上で記載された実施形態のうちのいくつかまたはすべてを含み得る。
ＲＦＦＥコア２７３と同様に、シリアルインターフェイスコア３４９はレジスタのセッ
ト（図示せず）を含み得る。ある状況では、レジスタのセットは未知の値にセットされ得る。たとえば、最初にワイヤレスデバイス３２６に電力が供給される際に、レジスタのセットは未知の値にセットされ得る。第２の例として、ＶＩＯピン３５１が、シリアルインターフェイスコア３４９のための電源と、シリアルインターフェイスモードとＧＰＩＯインターフェイスモードとの間のモード選択器との両方として機能する実現例において、デジタル制御インターフェイス３３１がＧＰＩＯインターフェイスからＲＦＦＥシリアルインターフェイスに最初に遷移する場合に、レジスタのセットは未知の値にセットされ得る。シリアルインターフェイスコア３４９に電力が最初に供給される場合またはシリアルインターフェイスコア３４９がリセット状態から出る場合にレジスタが既知の値にセットされることを保証するために、シリアルインターフェイスコア３４９は、レジスタのセットの各々の値を、ストラップドデフォルト３６２のセットによって提供される値にセットするように構成され得る。ある実現例では、図１９のストラップドデフォルト２８６は、デフォルトピン３６１に提供される値と同等であり得る。
ある実施形態では、シリアルインターフェイスコア３４９は、クロック／モードピン３５２からクロック信号を受け取るように構成され得る。このクロック信号は、シリアルインターフェイスコア３４９の実現例に基づいて、任意の周波数または信号形状にセットされ得る。いくつかの実現例では、クロック信号は、周波数が２６ＭＨｚ以下の矩形波であってもよい。さらに、シリアルインターフェイスコア３４９のデータインターフェイスは双方向であってもよい。したがってシリアルインターフェイスコア３４９は、シリアルインターフェイスコア３４９のＤａｔａ Ｉｎにて、データ／イネーブルピン３８８からデータを受け取り得る。同様に、シリアルインターフェイスコア３４９は、シリアルインターフェイスコア３４９のＤａｔａ Ｏｕｔからのデータをデータ／イネーブルピン３５３に提供し得る。バッファ３６８および３６９によって図２３に示されるように、データ入力およびデータ出力の両方はバッファされ得る。いくつかの実施形態では、バッファはトライステートバッファであってもよい。さらに、シリアルインターフェイスコア３４９のＯｕｔｐｕｔ Ｅｎａｂｌｅは、Ｄａｔａ ＯｕｔおよびＤａｔａ Ｉｎの両方が、データ／イネーブルピン３５３へおよびデータ／イネーブルピン３５３から同じラインを共有することを可能にするようバッファ３６８および３６９を制御するように構成され得る。したがっていくつかの例では、シリアルインターフェイスコア３４９からデータを読み出す際、バッファ３６８はデータフローを有効にする一方、バッファ３６９はデータフローを防止するかまたは高インピーダンスにセットされる。同様にいくつかの例では、シリアルインターフェイスコア３４９にデータを書き込む際、バッファ３６９はデータフローを有効にする一方、バッファ３６８はデータフローを防止するかまたは高インピーダンスにセットされる。
組合せ論理ブロック３５６は一般に、デジタル制御インターフェイス３３１にイネーブル信号とモード信号とをイネーブルレベルシフタ３５８およびモードレベルシフタ３５９へそれぞれ提供させる任意の論理を含む。いくつかの実施形態では、組合せ論理ブロック３５６は、信号のデコーディングを可能にする論理を含む。その後、組合せ論理ブロック３５６は、デコードされた信号をレベルシフタ３５８および３５９の一方または両方に提供し得る。いくつかの場合において、この実施形態の組合せ論理ブロック３５６は、図１９において上で示された組合せ論理ブロック２７９に関して上で記載された実施形態のうちのいくつかまたはすべてを含んでもよい。
いくつかの実現例では、デジタル制御インターフェイス３３１は、図２１に関して上で記載されたプロセス３０１を行い得る。このような実現例では、その代りに、ＲＦＦＥコアに関連付けられる動作がシリアルインターフェイスコア３４９によって行なわれ得る。たとえば、ブロック３１１は、シリアルインターフェイスコア３４９をリセットモードにすることを含み得る。第２の例として、ブロック３２１は、シリアルインターフェイスレ
ジスタ値またはシリアルインターフェイスコア３４９のレジスタに関連付けられる信号をシリアルインターフェイスレベルシフタ３５７に提供することを含み得る。
Ｇ．組合せ論理ブロック
図２４は、図２３に示され、本発明の局面に従って実現される組合せ論理ブロック３５６の実施形態のさらなる詳細を示す。上述したように、組合せ論理ブロック３５６は、レベルシフタ３５８および３５９にイネーブル信号とモード信号とをそれぞれ出力するように構成され得る。さらに、組合せ論理ブロック３５６は、イネーブル信号およびモード信号が、シリアルインターフェイスコア３４９から受け取られた入力またはクロック／モードピン３５２およびデータ／イネーブルピン３５３から受け取られた入力に基づくかどうかを決定する論理を含む。いくつかの場合では、デジタル制御インターフェイス３３１がＧＰＩＯインターフェイスとして動作している場合、イネーブル信号およびモード信号は、クロック／モードピン３５２およびデータ／イネーブルピン３５３から入力信号を受け取る付加的な論理またはデバイス（図示せず）を介して受け取られた入力に基づき得る。同様に、いくつかの場合では、デジタル制御インターフェイス３３１がシリアルインターフェイスとして動作している場合、イネーブル信号およびモード信号は、シリアルインターフェイスコア３４９から信号を受け取る付加的な論理またはデバイス（図示せず）を介して受け取られた入力に基づき得る。いくつかの場合では、付加的な論理またはデバイスは、組合せ論理ブロック３５６に信号を提供する前に、信号を処理し得る。
図２４に示されるように、組合せ論理ブロック３５６はマルチプレクサ３７８およびマルチプレクサ３７９を含む。マルチプレクサ３７８は、イネーブルレベルシフタ３５８にイネーブル信号を提供し得、マルチプレクサ３７９はモードレベルシフタ３５９にモード信号を提供し得る。マルチプレクサの各々は、リセット入力３７７から組合せ論理ブロック３５６に受け取られたリセット信号によって制御され得る。上述したように、リセット信号は、パワーオンリセット３５４から受け取られ、いくつかの場合、ＶＩＯピン３５１から受け取られた信号の反転されたバージョンであり得る。
前述のように、いくつかの実施形態において、組合せ論理ブロック３５６にリセット入力３７７で受け取られたリセット信号が論理ハイまたは「１」である場合、デジタル制御インターフェイス３３１はＧＰＩＯインターフェイスとして動作する。このような場合、マルチプレクサ３７８は、データ／イネーブル入力３７６で受け取られた信号を出力し、マルチプレクサ３７９は、クロック／モード入力３７４で受け取られた信号を出力する。小さな正方形によって示されたように、データ／イネーブル入力３７６およびクロック／モード入力３７４への入力は、いくつかの場合に、如何なる介在する論理またはコンポーネントなしで、データ／イネーブルピン３５３およびクロック／モードピン３５２からそれぞれ受け取られ得る。他の実施形態では、図２３のピン３５２および３５３と入力３７４および３７６との間にそれぞれ付加的な論理が存在し得る。
いくつかの実施形態では、組合せ論理ブロック３５６は、データ／イネーブル入力３７６とマルチプレクサ３７８との間のＡＮＤゲート３８１、および／または、クロック／モード入力３７４とマルチプレクサ３７９との間のＡＮＤゲート３８２を含み得る。いくつかの実施形態はＡＮＤゲートを含むが、データ／イネーブル入力３７６およびクロック／モード入力３７４の入力を選択する場合、リセット入力３７７は論理ハイであるので、マルチプレクサの出力は変化しない。ある実施形態において、ＡＮＤゲートは、信号の周波数および／または信号パスが互いに近いことによって引き起こされるデジタルノイズを低減または除去するよう含まれる。データ信号およびクロック信号は、いくつかの場合には、いくつかの実現例では２６ＭＨｚと同じくらい速くあり得る高速デジタル信号であり得る。他の場合では、当該信号は、２６ＭＨＺより速いまたは遅くあり得、用途に依存し得る。ＡＮＤゲートは信号の速度で切り替わるノードの数を制限するよう使用され得、これ
により、組合せ論理ブロック３５６と通信する１つ以上のデバイス（たとえばパワーアンプコントローラ３２９、パワーアンプ３２８など）のＲＦ性能局面を低下させ得るクロックエネルギーの量を制限する。いくつかの場合には、ＡＮＤゲートは、１つ以上の信号の同期を可能にする遅延を導入し得る。ある実施形態では、ＡＮＤゲートは随意であってもよい。
図２４の組合せ論理ブロック３５６はＡＮＤゲートを含むが、ＡＮＤゲート３８１および３８２に加えてまたはＡＮＤゲート３８１および３８２の代わりに、組合せ論理ブロック３５６が他のタイプの論理を含むことが可能である。たとえば、組合せ論理ブロック３５６は、入力３７６および３７４とマルチプレクサ３７８および３７９との間にそれぞれ、１つ以上のＡＮＤゲート、ＮＡＮＤゲート、インバータ、ＯＲゲート、ＮＯＲゲートまたはＸＯＲゲートを含み得る。
組合せ論理ブロック３５６へのリセット入力３７７で受け取られたリセット信号が論理ローまたは「０」である場合、デジタル制御インターフェイス３３１はシリアルインターフェイスとして動作する。このような場合、マルチプレクサ３７８は、シリアルイネーブル入力３７２で受け取られた信号を出力し、マルチプレクサ３７９は、シリアルモード入力３７３で受け取られた信号を出力する。
図２４は以前に記載された任意の付加的な論理を示していないが、いくつかの実現例では、組合せ論理ブロック３５６は付加的な論理コンポーネントを含んでもよい。たとえば、付加的なゲートが、ノイズを低減し、信号のタイミングを遅延し、または以前の信号を格納するよう含まれてもよい。
Ｈ．第３のデジタル制御インターフェイス
次に図２５を参照して、ここで本発明のさらなる局面に従って実現されるデジタル制御インターフェイス３８３として参照されるデジタル制御インターフェイスの別の実施形態が示される。いくつかの場合には、デジタル制御インターフェイス３８３は、（図２２に示される）ワイヤレスデバイス３２６の（図２３に示される）デジタル制御インターフェイス３３１を置換し得る。いくつかの実現例では、デジタル制御インターフェイス２５３、デジタル制御インターフェイス２７２およびデジタル制御インターフェイス３３１に関して上で記載された実施形態のうちのいくつかまたはすべては、このデジタル制御インターフェイス３８３に適用され得る。議論を単純化するために、デジタル制御インターフェイス３３１とデジタル制御インターフェイス３８３との間の共通の要素は以下では繰り返されない。
ある実施形態において有利なことに、デジタル制御インターフェイス３８３は、ＧＰＩＯインターフェイスとして構成される場合、３つのモードをサポートし得る。いくつかの場合において、ＧＰＩＯインターフェイスとして構成される場合にデジタル制御インターフェイス３８３が３つのモードをサポートすることを可能にすることによって、デジタル制御インターフェイス３８３は、別個のモードおよびイネーブルピンを使用する信号制御インターフェイスよりも多くのパワーアンプモードをサポートすることが可能である。さらにいくつかの場合において、付加的なピン入力を加えることなく、かつ、デジタル制御インターフェイスのパッケージサイズを拡大することなく、付加的なモードがサポートされ得る。いくつかの実現例では、これらの利点は、第２のモード入力を提供するピンにデジタル制御インターフェイス３３１のデータ／イネーブルピン３５３を取り替え、かつ、非イネーブル信号として第４の利用可能なモードを解釈するよう組合せ論理ブロック３５６を修正することによって、達成され得る。
図２５に示されるように、デジタル制御インターフェイス３８３は、クロック／モード
０ピン３８４およびデータ／モード１ピン３８６を含み得る。ピン３８４および３８６は、デジタル制御インターフェイス３３１のピン３５２および３５３と同様に、それぞれ構成され得る。しかしながら、デジタル制御インターフェイス３８３がＧＰＩＯインターフェイスとして構成される場合、クロック／モード０ピン３８４は組合せ論理ブロック３８８に第１のモード信号を提供し得、クロック／モード１ピン３８６は組合せ論理ブロック３８８に第２のモード信号を提供し得る。
ＧＰＩＯインターフェイス３８７は、２つのモードレベルシフタと、モード０レベルシフタ３８９と、モード１レベルシフタ３９１とを含み得る。図２２のパワーアンプ３２８がイネーブルされるべきであることをイネーブルレベルシフタ３５８によって出力される信号が示す場合、２つのモードレベルシフタによって出力される信号がパワーアンプコントローラ３２９によって使用され得、パワーアンプ３２８によって受け取られた信号の増幅のレベルをセットする。いくつかの実施形態では、イネーブルレベルシフタ３５８の出力にかかわらず、パワーアンプ３２８はイネーブルされる。いくつかのこのような場合、イネーブルレベルシフタ３５８の出力は、２つのモードレベルシフタ３８９および３９１の出力に基づいてパワーアンプ３２８のモードを調節するべきかどうか決定するようパワーアンプコントローラ３２９によって使用され得る。
図２６に関して以下により詳細に記載されるように、イネーブルレベルシフタ３５８に供給される信号は、モードピン３８４および３８６で受け取られる信号に基づき得る。さらに、いくつかの場合において、図２５に示されるように、シリアルインターフェイスコア３４９は、組合せ論理ブロック３８８に３つの信号接続を提供し得る。他の場合では、シリアルインターフェイスコア３４９は、組合せ論理ブロック３８８にこれより多いまたは少ない信号線を提供し得る。このような場合、信号線は、１つ以上の論理ブロックを使用して、組合せ論理ブロック３８８から出力信号を受け取るレベルシフタの数に少なくとも部分的に基づいて、組み合わせまたは分割されてもよい。
Ｉ．第２の組合せ論理ブロック
図２６は、本発明のさらに別の局面に従って実現され得る、ここで組合せ論理ブロック３８８として指定される本発明の組合せ論理ブロックの代替的な実施形態を示す。いくつかの実施形態では、組合せ論理ブロック３８８は、組合せ論理ブロック３５６に関して上で記載した特性、機構または機能のうちのいくつかまたはすべてを含み得る。
組合せ論理ブロック３５６と同様に、組合せ論理ブロック３８８は、イネーブル信号およびモード信号が、シリアルインターフェイスコア３４９から受け取られた入力またはクロック／モード０ピン３８４およびデータ／モード１ピン３８６から受け取られた入力に基づくかどうかを決定する論理を含む。いくつかの場合では、デジタル制御インターフェイス３８３がＧＰＩＯインターフェイスとして動作している場合、イネーブル信号ならびにモード０信号およびモード１信号は、クロック／モード０ピン３８４およびデータ／モード１ピン３８６から入力信号を受け取る付加的な論理またはデバイス（図示せず）を介して受け取られた入力に基づき得る。同様にいくつかの場合において、デジタル制御インターフェイス３８３がシリアルインターフェイスとして動作している場合、イネーブル信号ならびにモード０信号およびモード１信号は、シリアルインターフェイスコア３４９から信号を受け取る付加的な論理またはデバイス（図示せず）を介して受け取られた入力に基づき得る。いくつかの場合では、付加的な論理またはデバイスは、組合せ論理ブロック３８８に信号を提供する前に、信号を処理し得る。
図２６に示されるように、組合せ論理ブロック３８８は３つのマルチプレクサを含む。マルチプレクサ４０１はイネーブルレベルシフタ３５８にイネーブル信号を提供し得る。デジタル制御インターフェイス３８３がシリアルインターフェイスとして構成される場合
、マルチプレクサ４０１は、シリアルイネーブル入力３９６を介してシリアルインターフェイスコア３４９から受け取られたイネーブル信号を出力する。デジタル制御インターフェイス３８３がＧＰＩＯインターフェイスとして構成される場合、マルチプレクサ４０１は、クロック／モード０入力３９３およびデータ／モード１入力３９４から受け取られた信号の論理和に基づくイネーブル信号を出力する。論理和は、図２６に示されるＯＲゲート４０７を介して得られ得る。しかしながら、たとえばＮＯＲゲートとインバータとを使用することにより、他の論理的な同等物が可能である。
マルチプレクサ４０２は、第１のモード信号すなわちモード０信号をモード０レベルシフタ３８９に提供し得る。同様に、マルチプレクサ４０３は、第２のモード信号すなわちモード１信号をモード１レベルシフタ３９１に提供し得る。デジタル制御インターフェイス３８３がシリアルインターフェイスとして構成される場合、マルチプレクサ４０２はシリアルモード０入力３９７を介してシリアルインターフェイスコア３４９から受け取られたモード０信号を出力する。同様に、デジタル制御インターフェイス３８３がシリアルインターフェイスとして構成される場合、マルチプレクサ４０３はシリアルモード１入力３９８を介してシリアルインターフェイスコア３４９から受け取られたモード１信号を出力する。
デジタル制御インターフェイス３８３がＧＰＩＯインターフェイスとして構成される場合、マルチプレクサ４０２は、クロック／モード０入力３９３で受け取られた信号とリセット入力３９９で受け取られたリセット信号との論理積を出力する。同様に、デジタル制御インターフェイス３８３がＧＰＩＯインターフェイスとして構成される場合、マルチプレクサ４０３は、データ／モード１入力３９４で受け取られた信号とリセット入力３９９で受け取られたリセット信号との論理積を出力する。論理積はＡＮＤゲート４０４および４０６によって得られ得る。しかしながら、たとえばＮＡＮＤゲートとインバータとを使用することにより、他の論理的な同等物が可能である。図２４に関して前述のように、ＡＮＤゲート４０４および４０６の使用により、デジタルノイズが低減または除去され得る。
マルチプレクサの各々は、リセット入力３９９から受け取られるリセット信号によって制御され得る。言いかえれば、マルチプレクサに提供される選択信号はリセット信号であり得る。上述したように、リセット信号は、パワーオンリセット３５４から受け取られ得、いくつかの場合において、ＶＩＯピン３５１から受け取られた信号の反転されたバージョンであり得る。リセット信号が論理「１」である場合、デジタル制御インターフェイス３８３はＧＰＩＯインターフェイスとして構成され、マルチプレクサは、ＧＰＩＯインターフェイスモードについて上述したように信号を出力する。リセット信号が論理「０」である場合、デジタル制御インターフェイス３８３はシリアルインターフェイスとして構成され、マルチプレクサはシリアルインターフェイスモードについて上述したようにＧＰＩＯ信号を出力する。
前述のように、組合せ論理３８８を使用するデジタル制御インターフェイス３８３は、イネーブル信号を代わりに出力するべきかどうか決定するようモード０ピン３８４およびモード１ピン３８６の値を使用することによってか、または、イネーブル制御信号に別個のピンを供することによって、パワーアンプコントローラ３２９および／またはパワーアンプ３２８に３つの異なるモードを提供し得る。３つの構成されたモードのうちの１つが選択される場合、組合せ論理ブロック３８８はイネーブル信号を出力するように構成される。第４のモードが選択されると、組合せ論理ブロック３８８は、非イネーブル信号を出力するように構成される。以下の表１は、デジタル制御インターフェイス３８３がＧＰＩＯインターフェイスとして構成される場合に、モードピンの値に基づくレベルシフタへの組合せ論理ブロック３８８の出力についての１つの非限定的な例を示す。表１のモードセ
ッティングは、それぞれモード０レベルシフタ３８９およびモード１レベルシフタ３９１へのモード０信号およびモード１信号の出力に基づくパワーアンプコントローラ３２９のセッティングに対応する。
Figure 0006938552
いくつかの実施形態では、デジタル制御インターフェイス３８３は、図２１に示されるプロセス３０１の修正バージョンを行ない得る。たとえば、いくつかの場合では、ブロック３１８は、シリアルインターフェイスコアからの第１および第２のモード信号をそれぞれ、第１のモードレベルシフタ３８９および第２のモードレベルシフタ３９１に提供することを含み得る。さらに、ブロック３１２は、いくつかの場合において、クロック／モードピン３８４からの第１のモード信号を第１のモードレベルシフタ３８９に提供し、データ／モードピン３８６からの第２のモード信号を第２のモードレベルシフタ３９１に提供することを含む。ある実施形態において、２つのモード信号を提供することにより、デジタル制御インターフェイス３８３は、ＧＰＩＯインターフェイスとして動作する場合に、２つのモードの代わりに、３つのモードを提供し得る。
いくつかの実施形態では、ブロック３１３の動作は、それぞれクロック／モードピン３８４およびデータ／モードピン３８６からの第１のモード信号および第２のモード信号を組合せ論理ブロック３８８に提供するよう修正されてもよい。その後、組合せ論理ブロック３８８は、第１および第２のモード信号に基づいて、イネーブルレベルシフタ３５８にイネーブル信号を提供するべきかどうか決定し得、これにより、デジタル制御インターフェイス３８３が、専用のイネーブルピンを有することなく、パワーアンプコントローラ３２９にイネーブル信号を出力することが可能になる。ある場合において有利なことに、イネーブルピンの必要性をなくすことによって、デジタル制御インターフェイスは、第２のモードピンとして当該イネーブルピンを別の目的に再利用することによりパワーアンプを構成するためにより多くのモードをサポートし得る。
Ｊ．付加的な実施形態
いくつかの実施形態では、デジタル制御インターフェイスは、ＶＩＯ信号を受け取るように構成される電圧入力／出力（ＶＩＯ）ピンを含む。さらに、デジタル制御インターフェイスは、シリアルインターフェイスを提供するように構成されるフロントエンドコアを含み得る。フロントエンドコアは、ＶＩＯ信号が第１の論理レベルを満たす場合、アクティブ状態にあり得、ＶＩＯ信号が第２の論理レベルを満たす場合、インアクティブ状態にあり得る。さらに、デジタル制御インターフェイスは、フロントエンドコアがインアクティブ状態にセットされる場合に、汎用入力／出力（ＧＰＩＯ）インターフェイスを提供するように構成され得る。さらに、デジタル制御インターフェイスは、イネーブルレベルシフタにイネーブル信号を提供し、モードレベルシフタにモード信号を提供するように構成
される組合せ論理ブロックを含み得る。さらに、デジタル制御インターフェイスはクロック／モードピンおよびデータ／イネーブルピンを含み得る。クロック／モードピンは、フロントエンドコアがアクティブ状態にセットされる場合にフロントエンドコアにクロック信号を提供し、フロントエンドコアがインアクティブ状態にセットされる場合に組合せ論理ブロックにモード信号を提供するように構成され得る。データ／イネーブルピンは、フロントエンドコアがアクティブ状態にセットされる場合にフロントエンドコアにデータ信号を提供し、フロントエンドコアがインアクティブ状態にセットされる場合に組合せ論理ブロックにイネーブル信号を提供するように構成され得る。さらにデジタル制御インターフェイスは、ＶＩＯ信号に基づいて、イネーブルレベルシフタおよびモードレベルシフタにそれぞれ提供されるイネーブル信号およびモード信号の源を選択するように構成されるパワーオンリセットを含み得る。いくつかの実現例によると、フロントエンドコアは無線周波数フロントエンド（ＲＦＦＥ）コアを含む。
いくつかの場合では、データ／イネーブルピンはさらに、フロントエンドコアがアクティブ状態にセットされる場合に、フロントエンドコアのレジスタに関連付けられるアドレス信号をフロントエンドコアに提供するように構成される。
デジタル制御インターフェイスは、いくつかの実現例では、複数のレジスタレベルシフタを含み得る。複数のレジスタレベルシフタの各レジスタレベルシフタは、フロントエンドコアに関連付けられる複数のレジスタの１つに格納された値に関連付けられるレジスタ信号をフロントエンドコアから受け取り、当該レジスタ信号を出力するよう構成され得、これにより、パワーアンプがレジスタ信号に基づいて構成されることが可能になる。いくつかの場合、少なくとも１つのレジスタレベルシフタはさらに、リセット状態の間にデフォルト信号を受け取るように構成される。さらに、パワーオンリセットブロックはさらに、少なくとも１つのレジスタレベルシフタをリセット状態にするように構成され得る。いくつかの場合において、パワーオンリセットブロックはさらに、遅延されたリセット信号をフロントエンドコアに提供するように構成され得る。
ある実施形態では、デジタル制御インターフェイスは、第１のバッファおよび第２のバッファを含む。第１のバッファは、データ／イネーブルピンとフロントエンドコアの出力ポートとの間に接続され得、第２のバッファは、データ／イネーブルピンとフロントエンドコアの入力ポートとの間に接続され得る。さらに、第１のバッファは、フロントエンドコアからデータが読み出されることを可能にするように構成され得、第２のバッファは、フロントエンドコアにデータが提供されることを可能にするように構成され得る。第１のバッファおよび第２のバッファの両方は、トライステートバッファであってもよい。いくつかの設計では、第１のバッファとデータ／イネーブルピンとの間の接続および第２のバッファとデータ／イネーブルピンとの間の接続は共有されたパスである。第１のバッファおよび第２のバッファはさらに、第１のバッファおよび第２のバッファを通る同時のデータフローを防止するように構成され得る。
本発明のいくつかの実施形態は、フロントエンドコアおよび組合せ論理ブロックを含むデジタル制御インターフェイスにおいて複数の制御インターフェイスを提供するための方法を実現するように構成され得る。この方法は、デジタル制御インターフェイスへのＶＩＯ入力でＶＩＯ信号を受け取ることと、ＶＩＯ信号が論理ハイかどうか決定することとを含み得る。ＶＩＯ信号が論理ハイであるという決定に応答して、当該方法は、クロック入力からのクロック信号をフロントエンドコアに提供し、データ入力からのデータ信号をフロントエンドコアに提供し、イネーブルレベルシフタおよびモードレベルシフタに出力するべき第１のイネーブル信号および第１のモード信号を組合せ論理ブロックにて選択することにより、シリアルインターフェイスとして機能するようにデジタル制御インターフェイスを構成することを含み得る。第１のイネーブル信号および第１のモード信号の両方は
、フロントエンドコアから受け取られ得る。ＶＩＯ信号が論理ローであるという決定に応答して、この方法は、イネーブル入力からの第２のイネーブル信号を組合せ論理ブロックに提供し、モード入力からの第２のモード信号を組合せ論理ブロックに提供し、イネーブルレベルシフタおよびモードレベルシフタに出力するべき第２のイネーブル信号および第２のモード信号を組合せ論理ブロックにて選択することにより、汎用入力／出力（ＧＰＩＯ）インターフェイスとして機能するようデジタル制御インターフェイスを構成することを含み得る。
いくつかの実現例では、当該方法は、ＶＩＯ信号が論理ハイであるという決定に応答して、フロントエンドコアをリセット状態からアクティブ状態に再構成することを含み得る。フロントエンドコアをリセット状態からアクティブ状態に再構成することは、フロントエンドコアの内部レジスタのセットをデフォルト値に構成することを含み得る。当該方法のいくつかの実現例によると、当該内部レジスタのセットの少なくとも１つのレジスタは、当該内部レジスタのセットの少なくとも１つの他のレジスタとは異なるデフォルト値に構成される。
さらに、当該方法は、パワーアンプコントローラにイネーブルレベルシフタの出力およびモードレベルシフタの出力を提供することを含み得、これにより、パワーアンプコントローラが、イネーブルレベルシフタの出力およびモードレベルシフタの出力に基づいてパワーアンプを構成することが可能になる。さらに、当該方法は、ＶＩＯ信号が論理ローであるという決定に応答して、フロントエンドコアをリセットモードにすることを含み得る。フロントエンドコアをリセットモードにすることは、レジスタレベルシフタのセットにてデフォルト値を維持することを含み得る。
このセクションにおける本発明の開示のある局面は、パワーアンプおよびパワーアンプモジュールの部分として含まれ得、したがって、本願明細書において詳細に上で記載されたようなワイヤレスモバイルデバイスにおいて有利に使用され得る。パワーアンプは、デジタル制御インターフェイスと、デジタル制御インターフェイスにＶＩＯ信号を提供するように構成されるモード選択器とを含み得る。ＶＩＯ信号は、デジタル制御インターフェイスのモードをセットするように構成され得る。ある実現例では、デジタル制御インターフェイスは、ＶＩＯ信号を受け取るように構成される電圧入力／出力（ＶＩＯ）ピンと、シリアルインターフェイスを提供するように構成されるフロントエンドコアとを含む。フロントエンドコアは、ＶＩＯ信号が第１の論理レベルを満たす場合にはアクティブ状態にあり得、ＶＩＯ信号が第２の論理レベルを満たす場合にはインアクティブ状態にあり得る。デジタル制御インターフェイスは、フロントエンドコアがインアクティブ状態にセットされる場合に、汎用入力／出力（ＧＰＩＯ）インターフェイスを提供するように構成され得る。さらに、デジタル制御インターフェイスは、イネーブルレベルシフタにイネーブル信号を提供し、モードレベルシフタにモード信号を提供するように構成される組合せ論理ブロックと、フロントエンドコアがアクティブ状態にセットされる場合にフロントエンドコアにクロック信号を提供し、フロントエンドコアがインアクティブ状態にセットされる場合に組合せ論理ブロックにモード信号を提供するように構成されるクロック／モードピンとを含み得る。さらに、デジタル制御インターフェイスは、フロントエンドコアがアクティブ状態にセットされる場合にフロントエンドコアにデータ信号を提供し、フロントエンドコアがインアクティブ状態にセットされる場合に組合せ論理ブロックにイネーブル信号を提供するように構成されるデータ／イネーブルピンを含み得る。いくつかの場合、デジタル制御インターフェイスは、ＶＩＯ信号に基づいて、イネーブルレベルシフタおよびモードレベルシフタにそれぞれ提供されるイネーブル信号およびモード信号の源を選択するように構成されるパワーオンリセットブロックを含む。いくつかの実現例では、パワーアンプ制御モジュールはさらに、パワーアンプと、イネーブルレベルシフタからのイネーブル信号およびモードレベルシフタからのモード信号を受け取り、モード信号に基づいて
パワーアンプに制御信号を提供するように構成されるパワーアンプコントローラとを含む。当該制御信号は、パワーアンプの動作モードを特定し得る。
このパワーアンプモジュールのいくつかの実現例において、データ／イネーブルピンはさらに、フロントエンドコアがアクティブ状態にセットされる場合にフロントエンドコアにアドレス信号を提供するように構成される。当該アドレス信号は、フロントエンドコアのレジスタに関連付けられ得る。さらに、いくつかの場合では、デジタル制御インターフェイスは複数のレジスタレベルシフタを含む。複数のレジスタレベルシフタの各レジスタレベルシフタは、フロントエンドコアからレジスタ信号を受け取り、レジスタ信号を出力するように構成され得、これにより、パワーアンプがレジスタ信号に基づいて構成されることが可能になる。レジスタ信号は、フロントエンドコアに関連付けられる複数のレジスタのうちの１つに格納される値に関連付けられ得る。さらに、いくつかの場合、少なくとも１つのレジスタレベルシフタがさらに、リセット状態の間にデフォルト信号を受け取るように構成される。パワーオンリセットブロックは、少なくとも１つのレジスタレベルシフタをリセット状態にするように構成され得る。
いくつかの実施形態では、デジタル制御インターフェイスは、ＶＩＯ信号を受け取るように構成される電圧入力／出力（ＶＩＯ）ピンを含む。ＶＩＯ信号は、第１の論理レベルおよび第２の論理レベルのうちの１つに対応し得る。さらに、デジタル制御インターフェイスは、第１の論理レベルおよび第２の論理レベルのうちの１つに対応する第１の信号を受け取るように構成されるクロック／モードピンと、第１の論理レベルおよび第２の論理レベルのうちの１つに対応する第２の信号を受け取るように構成されるデータ／モードピンとを含み得る。さらに、デジタル制御インターフェイスは、汎用入力／出力（ＧＰＩＯ）インターフェイスモジュールと、シリアルインターフェイスモジュールとを含み得る。いくつかの場合、ＧＰＩＯインターフェイスモジュールは、イネーブルレベルシフタと、第１のモードレベルシフタと、第２のモードレベルシフタと、組合せ論理ブロックとを含む。組合せ論理ブロックは、パワーアンプコントローラへの出力のために、イネーブルレベルシフタにイネーブル信号を提供するように構成され得る。さらに、組合せ論理ブロックは、パワーアンプコントローラへの出力のために第１のモードレベルシフタに第１のモード信号を提供し、パワーアンプコントローラへの出力のために第２のモードレベルシフタに第２のモード信号を提供するように構成され得る。イネーブル信号は、第１の信号および第２の信号の１つ以上が第１の論理レベルに対応し、ＶＩＯ信号が第２の論理レベルに対応する場合、イネーブル論理値に対応し得る。さらに、ＶＩＯ信号が第２の論理レベルに対応する場合、第１のモード信号は第１の信号に対応し得、第２のモード信号は第２の信号に対応し得る。いくつかの場合、パワーアンプコントローラは、第１のモード信号および第２のモード信号に少なくとも部分的に基づいてパワーアンプを制御するように構成される。シリアルインターフェイスモジュールのいくつかの実現例は、シリアルインターフェイスコアおよびリセット論理ブロックを含む。シリアルインターフェイスコアは、ＶＩＯ信号が第１の論理レベルに対応する場合にシリアルインターフェイスを提供するように構成され得、リセット論理ブロックは、ＶＩＯ信号が第２の論理レベルに対応する場合にシリアルインターフェイスコアをリセットモードにするように構成され得る。
いくつかの実施形態では、イネーブル信号は、第１の信号および第２の信号が各々第２の論理レベルに対応し、ＶＩＯ信号が第２の論理レベルに対応する場合、非イネーブル論理値に対応する。さらに、イネーブル信号は、ＶＩＯ信号が第１の論理値に対応する場合、シリアルインターフェイスコアから受け取られたシリアルイネーブル値に対応し得る。さらに、第１のモード信号は、ＶＩＯ信号が第１の論理値に対応する場合、シリアルインターフェイスコアから受け取られた第１のシリアルモード信号に対応し得、第２のモード信号は、ＶＩＯ信号が第１の論理値に対応する場合、シリアルインターフェイスコアから受け取られた第２のシリアルモード信号に対応し得る。
本願明細書のいくつかの実現例によると、データ／モードピンはさらに、ＶＩＯ信号が第１の論理レベルに対応する場合、シリアルインターフェイスコアにアドレス信号を提供するように構成される。アドレス信号は、シリアルインターフェイスコアのレジスタに関連付けられ得る。また、クロック／モードピンはさらに、ＶＩＯ信号が第１の論理レベルに対応する場合に、シリアルインターフェイスコアにクロック信号を提供するように構成され得る。
デジタル制御インターフェイスは、いくつかの実施形態において、複数のレジスタレベルシフタを含む。複数のレジスタレベルシフタの各レジスタレベルシフタは、シリアルインターフェイスコアからレジスタ信号を受け取り、パワーアンプコントローラにレジスタ信号を出力するように構成され得る。これにより、いくつかの場合において、パワーアンプコントローラがレジスタ信号に基づいてパワーアンプを構成することが可能になる。レジスタ信号は、シリアルインターフェイスコアに関連付けられる複数のレジスタのうちの１つに格納される値に関連付けられ得る。
いくつかの実施形態では、シリアルインターフェイスモジュールはさらに第１のバッファおよび第２のバッファを含む。バッファ制御信号が第１の値にセットされる場合、第１のバッファは、シリアルインターフェイスコアからデータが読み出されることを可能にするように構成され得、第２のバッファは、データがシリアルインターフェイスコアに書き込まれるのを防止するように構成され得る。さらに、バッファ制御信号が第２の値にセットされる場合、第１のバッファは、データがシリアルインターフェイスコアから読み出されるのを防止するように構成され得、第２のバッファは、データがシリアルインターフェイスコアに書き込まれるのを可能にするように構成され得る。いくつかの場合では、バッファ制御信号は、シリアルインターフェイスコアによって生成される。
本開示のいくつかの実施形態は、ＧＰＩＯインターフェイスモジュールと、シリアルインターフェイスコアを含み得るシリアルインターフェイスモジュールとを含むデジタル制御インターフェイスにおいて複数の制御インターフェイスを提供するための方法を実現するように構成され得る。当該方法は、デジタル制御インターフェイスへのＶＩＯ入力でＶＩＯ信号を受け取ることと、ＶＩＯ信号が論理ハイ値に対応するかどうか決定することとを含み得る。ＶＩＯ信号が論理ハイ値に対応するという決定に応答して、当該方法は、クロック入力からのクロック信号をシリアルインターフェイスコアに提供し、データ入力からのデータ信号をシリアルインターフェイスコアに提供し、イネーブルレベルシフタに出力するべき第１のイネーブル信号と、第１のモードレベルシフタに出力するべき第１のモード信号と、第２のモードレベルシフタに出力するべき第２のモード信号とを組合せ論理ブロックにて選択することにより、シリアルインターフェイスとして機能するようデジタル制御インターフェイスを構成することを含み得る。第１のイネーブル信号、第１のモード信号および第２のモード信号は各々、シリアルインターフェイスコアから受け取られ得る。ＶＩＯ信号が論理ロー値に対応するという決定に応答して、当該方法は、組合せ論理ブロックに第１の入力信号および第２の入力信号を提供し、イネーブルレベルシフタに出力するべき第２のイネーブル信号と、第１のモードレベルシフタに出力するべき第３のモード信号と、第２のモードレベルシフタに出力するべき第４のモード信号とを組合せ論理ブロックにて選択することにより、汎用入力／出力（ＧＰＩＯ）インターフェイスとして機能するようにデジタル制御インターフェイスを構成することを含み得る。第２のイネーブル信号は、第１の入力信号および第２の入力信号の論理演算に基づき得る。さらに、第３のモード信号は、第１の入力信号に少なくとも部分的に基づき得、第４のモード信号は、第２の入力信号に少なくとも部分的に基づき得る。
示される方法は、いくつかの場合において、ＶＩＯ信号が論理ハイ値に対応するという
決定に応答して、リセット状態からアクティブ状態にシリアルインターフェイスコアを再構成することを含む。シリアルインターフェイスコアをリセット状態からアクティブ状態に再構成することは、シリアルインターフェイスコアの内部レジスタのセットをデフォルト値に構成することを含み得る。
さらに、当該方法は、イネーブルレベルシフタの出力、第１のモードレベルシフタの出力および第２のモードレベルシフタの出力をパワーアンプコントローラに提供することを含み得、これにより、イネーブルレベルシフタの出力がイネーブル値に対応する場合に、パワーアンプコントローラが第１のモデルレベルシフタの出力および第２のモードレベルシフタの出力に基づいてパワーアンプを構成することが可能になる。さらに、当該方法は、ＶＩＯ信号が論理ロー値に対応するという決定に応答して、シリアルインターフェイスコアをリセットモードにすることを含み得る。シリアルインターフェイスコアをリセットモードにすることは、シリアルインターフェイスコアのレジスタのセットにデフォルト値のセットをロードすることを含み得る。
本開示のある局面は、パワーアンプの部分として含まれ得る。パワーアンプは、デジタル制御インターフェイスと、パワーアンプと、パワーアンプコントローラと、デジタル制御インターフェイスにＶＩＯ信号を提供するように構成されるモード選択器とを含み得る。いくつかの場合では、ＶＩＯ信号は、デジタル制御インターフェイスのモードをセットするように構成され、第１の論理レベルおよび第２の論理レベルのうちの１つに対応し得る。デジタル制御インターフェイスは、ＶＩＯ信号を受け取るように構成される電圧入力／出力（ＶＩＯ）ピンと、第１の論理レベルおよび第２の論理レベルのうちの１つに対応する第１の信号を受け取るように構成されるクロック／モードピンと、第１の論理レベルおよび第２の論理レベルのうちの１つに対応する第２の信号を受け取るように構成されるデータ／モードピンとを含み得る。さらに、デジタル制御インターフェイスは、イネーブルレベルシフタを含み得る汎用入力／出力（ＧＰＩＯ）インターフェイスモジュールと、第１のモードレベルシフタと、第２のモードレベルシフタと、組合せ論理ブロックとを含み得る。いくつかの場合では、組合せ論理ブロックは、パワーアンプコントローラへの出力のために、イネーブルレベルシフタにイネーブル信号を提供するように構成される。組合せ論理ブロックはさらに、パワーアンプコントローラへの出力のために第１のモードレベルシフタに第１のモード信号を提供し、パワーアンプコントローラへの出力のために第２のモードレベルシフタに第２のモード信号を提供するように構成され得る。第１の信号および第２の信号の１つ以上が第１の論理レベルに対応し、ＶＩＯ信号が第２の論理レベルに対応する場合、イネーブル信号はイネーブル論理値に対応し得る。いくつかの場合では、ＶＩＯ信号が第２の論理レベルに対応する場合、第１のモード信号は第１の信号に対応し、第２のモード信号は第２の信号に対応する。さらに、デジタル制御インターフェイスは、シリアルインターフェイスコアおよびリセット論理ブロックを含み得るシリアルインターフェイスモジュールを含み得る。シリアルインターフェイスコアは、ＶＩＯ信号が第１の論理レベルに対応する場合に、シリアルインターフェイスを提供するように構成され得、リセット論理ブロックは、ＶＩＯ信号が第２の論理レベルに対応する場合に、シリアルインターフェイスコアをリセットモードにするように構成され得る。さらに、パワーアンプコントローラは、イネーブルレベルシフタからのイネーブル信号と、第１のモードレベルシフタからの第１のモード信号と、第２のモードレベルシフタからの第２のモード信号とを受け取るように構成され得る。さらに、パワーアンプコントローラは、第１のモード信号および第２のモード信号に少なくとも部分的に基づいてパワーアンプに制御信号を提供することによって、パワーアンプを制御し得る。この制御信号は、パワーアンプの動作モードを特定し得る。
いくつかの実施形態では、ワイヤレスデバイスは、パワーアンプモジュールを含み得る。パワーアンプモジュールは、以前に記載された実施形態の１つ以上を含み得る。さらに
、ワイヤレスデバイスは、パワーアンプモジュールに電力を供給するように構成される電源と、パワーアンプモジュールのモード選択器に制御信号を提供するように構成されるトランシーバとを含み得る。
いくつかの実施形態では、デジタル制御インターフェイスは、ＶＩＯ信号を受け取るように構成される電圧入力／出力（ＶＩＯ）ピンを含む。さらに、デジタル制御インターフェイスは、汎用入力／出力（ＧＰＩＯ）インターフェイスモジュールおよびシリアルインターフェイスモジュールを含み得る。ＧＰＩＯインターフェイスモジュールは、イネーブルレベルシフタ、第１のモードレベルシフタ、第２のモードレベルシフタおよび組合せ論理ブロックを含み得る。組合せ論理ブロックは、パワーアンプコントローラへの出力のために、イネーブルレベルシフタにイネーブル信号を提供するように構成され得る。組合せ論理ブロックはさらに、パワーアンプコントローラへの出力のために第１のモードレベルシフタに第１のモード信号を提供し、パワーアンプコントローラへの出力のために第２のモードレベルシフタに第２のモード信号を提供するように構成され得る。シリアルインターフェイスモジュールは、シリアルインターフェイスコアおよびリセット論理ブロックを含み得る。シリアルインターフェイスコアは、ＶＩＯ信号が第１の論理レベルに対応する場合に、シリアルインターフェイスを提供するように構成され得る。さらに、リセット論理ブロックは、ＶＩＯ信号が第２の論理レベルに対応する場合に、シリアルインターフェイスコアをリセットモードにするように構成され得る。さらに、ＧＰＩＯインターフェイスモジュールは、ＶＩＯ信号が第２の論理レベルに対応する場合に、ＧＰＩＯインターフェイスを提供するように構成され得る。
ある実現例では、デジタル制御インターフェイスはさらに、第１の論理レベルおよび第２の論理レベルのうちの１つに対応する第１の信号を受け取るように構成されるクロック／モードピンを含み得る。さらに、デジタル制御インターフェイスは、第１の論理レベルおよび第２の論理レベルのうちの１つに対応する第２の信号を受け取るように構成されるデータ／モードピンを含み得る。いくつかの場合では、イネーブル信号は、第１の信号および第２の信号の１つ以上が第１の論理レベルに対応し、ＶＩＯ信号が第２の論理レベルに対応する場合に、イネーブル論理値に対応し得る。さらに、ＶＩＯ信号が第２の論理レベルに対応する場合、第１のモード信号は第１の信号に対応し得、第２のモード信号は第２の信号に対応し得る。いくつかの実施形態では、パワーアンプコントローラは、第１のモード信号および第２のモード信号に少なくとも部分的に基づいてパワーアンプを制御するように構成される。
このセクションにおける本発明のある実施形態を記載してきたが、これらの実施形態は、例示を目的としてのみ提示されており、本開示または如何なる請求項の範囲を限定するようには意図されない。実際には、本願明細書において記載される新規な方法およびシステムはさまざまな他の形態で実施されてもよい。更に、本開示の精神から逸脱することがなければ、本願明細書において記載された方法およびシステムの形態においてさまざまな省略、置換および変更がなされてもよく、このセクションにおいて開示された本発明のこれらの局面は、本願明細書の他の局面と組み合わせられて、パワーアンプ、パワーアンプモジュール、およびそれらが使用されるモバイルデバイスの性能をさらに改善し得る。
ＶＩ．プロセスで補償されたＨＢＴパワーアンプバイアス回路および方法
本開示のこのセクションは、パワーアンプにバイアスをかけるためのシステムに関し、当該パワーアンプは第１のダイと第２のダイとを含んでおり、第１のダイは、パワーアンプ回路と、第１のダイの１つ以上の状態に依存する電気特性を有する受動コンポーネントとを含み、第２のダイは、第１のダイの受動コンポーネントの電気特性の測定に少なくとも部分的に基づいてバイアス信号を生成するように構成されるバイアス信号生成回路を含む。上に示されるように、本発明のこれらの局面は、本願明細書の他の局面と組み合わせ
られて、パワーアンプモジュール、およびそれらが使用されるデバイスの性能をさらに改善し得る。
ここで、図２７を参照して、集積回路（ＩＣ）４１１が形成された半導体ダイ４０９を含む無線周波数（ＲＦ）構成４０８が示される。本願明細書に記載されるようないくつかの実現例では、ダイ４０９は、ダイ４０９に関連付けられる１つ以上の状態に依存する１つ以上の動作パラメータを有するダイ依存コンポーネント４１２を含み得る。ＩＣ４１１の少なくとも部分の動作は、ダイ４０９の外部に位置するバイアス回路４１３によって促進され得る。このようなダイ依存コンポーネントの非限定的な例は、本願明細書において以下により詳細に記載される。
図２７にさらに示されるように、ダイ依存コンポーネント４１２は、バイアス回路４１３がダイ依存コンポーネント４１２の状態に少なくとも部分的に基づいて動作され得るように、バイアス回路４１３に結合され得る。ダイ依存コンポーネント４１２のこのような状態はダイ４０９の状態を示しているので、上記の態様でバイアス回路を動作することによって、改善された態様でＩＣ４１１が動作することが可能になり得る。このようなダイ依存動作のさまざまな例は、本願明細書において以下により詳細に記載される。
図２８は、いくつかの実現例において、図２７のＩＣ４１１およびダイ依存コンポーネント４１２が第１の半導体ダイ４０９上に形成され得ることと、（図２７の）バイアス回路４１３が第２の半導体ダイ４１４上に形成され得ることとを示す。第１のダイ４０９および第２のダイ４１４のタイプの例は、以下により詳細に議論される。
次に図２９を参照して、図２８の２つの別個のダイ４０９および４１４の例が示される。第１のダイ４０９は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）プロセス技術に基づいたダイ４１６であり得る。図２９にさらに示されるように、このようなダイ上に形成されるＩＣは、ＩＣ４１１において実現されるパワーアンプ（ＰＡ）回路４１５を含み得る。図２９にさらに示されるように、プロセス依存コンポーネント４１２は、バイアス回路４１３とのダイ間接続を有するプロセス依存抵抗４１２を含み得、ＰＡ ＩＣはバイアス回路４１３と同様の接続を有する。
図２９はさらに、第２のダイ４１４がシリコンプロセス技術に基づいたダイ４１７であり得ることを示す。バイアス回路４１３は、このようなダイ上に形成されることが示される。本願明細書においてＨＢＴダイおよびシリコンダイの文脈でさまざまな例が記載されるが、本開示の１つ以上の特徴は他のダイのタイプの組合せにも適用され得るということが理解されるべきである。また、ＰＡ動作およびこのようなＰＡのバイアシングの文脈で記載されているが、本開示の１つ以上の特徴は他のタイプのＩＣおよびこのようなＩＣの制御にも適用され得るということが理解されるべきである。
ＨＢＴベースのＰＡダイと、別個のシリコンダイ上のバイアス回路との文脈において、多くの線形ＨＢＴパワーアンプ設計において使用される「ダイオードスタック」バイアス構成の規格は典型的に、アンプの有意な零入力電流変化につながるデバイスベータに対する感度を示す。零入力電流の変化は、ゲイン、リニアリティおよび電流ドレインのような性能パラメータに影響を与え得る。製品歩留りも、これらのパラメータの変化により低下し得る。
このようなベータ感度を扱う能力がないことまたはその能力の低減により、動作構成は、基準回路網のバイアシングの増加を必要とし得、これにより、典型的に当該製品について電流ドレインが増加する。いくつかの状況において、より複雑な回路設計が、典型的に回路面積および電流ドレインを増加させるダイオードスタックバイアシングアプローチに
適用され得る。ダイオードスタックトポロジ以外の代替的なバイアスアプローチが使用され得るが、これらのアプローチはしばしば、帯域幅を損ない得、ノイズを劣化し得、および／または、外部の受動コンポーネントを必要とし得る。
図３０は、前述の「ダイオードスタック」バイアス構成の規格を有する例示的な線形ＨＢＴ ＰＡダイ４１８を示す。説明の目的で、例示的なＰＡダイ４１８は２つの段４１９および４２１を含むように示される。段の数は２より多いまたは少なくあり得るということが理解されるべきである。第１段４１９は、増幅されるべきＲＦ信号を入力整合回路４２３を介してＲＦＩＮノード４２２から受け取るよう示される。第１段４１９の出力は、整合および高調波終端を提供する段間回路４２４を介して第２段４２１に渡されるように示される。第２段４２１の出力は、出力整合および高調波終端回路４２６を介してＲＦＯＵＴノード４２７に渡されるように示される。
図３０に示される例では、各ＰＡ段４１９および４２１は、それぞれの入力４２８および４２９を通じてＣＭＯＳバイアス回路（図示せず）から直流バイアス電流を受け取るよう示される。バイアス電流は、バイアス信号を与えるようダイオードスタックを有する２ｘＶｂｅダイオードミラーに提供されることが示される。そのような設計トポロジは、ゲイン、効率およびリニアリティに影響を与える零入力電流の部分間の変化の増加につながり得るプロセスベータに対する感度を示す。
いくつかの実現例では、本発明は、ベータのようなダイ依存パラメータを効果的に感知するようアンプダイ上の受動デバイスを利用し、かつ、零入力電流変化のような関連付けられる効果を補償して性能を改善および／または製品の部分間の変化を低減するＰＡ構成に関する。いくつかの実施形態では、このようなＰＡ構成は、シリコンバイアスダイおよびＨＢＴアンプダイを含み得る。従来、シリコンダイは、ＰＡダイのための基準電流を生成しており、当該基準電流は、ＰＡダイの温度に関して実質的に一定であり、本質的に離散的抵抗器の公差だけのみ変化する。
本発明のいくつかの実現例では、このような離散的基準抵抗器は、ＨＢＴダイ上の集積された抵抗器と置換され得る。いくつかの実施形態では、この集積された抵抗器は、ＨＢＴデバイスのベース材料を用いて形成され得、プロセスベータに追随するシート抵抗特性を示し得る。そのような抵抗に基づいて、基準電流は、ベータに追随し、ベータに対する「ダイオードスタック」の感度をキャンセルまたは低減するように構成され得る。
いくつかの実施形態において、前述のベース抵抗器（Ｒｂ）タイプは、基準抵抗器の両端に加えられる電圧が環境温度とともに増加するようにシリコン制御ダイ内のバイアス生成回路網によって補償され得る高温係数を与えるように構成され得る。アンプに与えられる得られた基準電流は、選択された範囲の環境温度にわたって実質的に一定であり得、実質的にＨＢＴプロセスベータに追随し得る。
図３１は、抵抗Ｒｂがプロセス依存である抵抗器４１２をＨＢＴ ＰＡダイ４１６が含む例示的な構成４０８を示す。このような抵抗器は、２つの例示的なＰＡ段４１５ａおよび４１５ｂのためにバイアス信号を生成するための基準抵抗として使用され得る。本開示を考慮すると、基準抵抗に関連付けられる１つ以上の機能と、このような基準抵抗に基づいたバイアス信号の生成とは、より多いまたは少ない段数を有するＰＡ構成に適用され得るということは容易に理解されるはずである。
図３１の例示的な構成４０８において、基準抵抗器４１２の１つの端部は、Ｖ−Ｉ回路４３２に接続されることが示されており、他方の端部は、接地に接続されることが示されている。Ｖ−Ｉ回路４３２は、シリコンダイ４１７上に存在するように示されており、電
流源４３３および４３４が第１および第２のＰＡ段４１５ａおよび４１５ｂにバイアス信号を提供することを促進するように示されている。本願明細書に記載されるように、このようなバイアス信号は、ＨＢＴ ＰＡダイ４１６の１つ以上の状態の変化について補償され得る。絶対温度比例（proportional-to-absolute-temperature（ＰＴＡＴ））電圧基準４３１および基準抵抗器４１２に関連してＶ−Ｉ回路４３２がどのように構成および動作され得るかの例が、本願明細書において以下により詳細に記載される。
図３２、図３３および図３４は、基準抵抗器４１２に関連付けられる抵抗（Ｒｒｅｆ、また「Ｒｂ」とも称される）の測定によって、ベータパラメータおよび温度における変化がどのように検出され得るかを示す。図３２は、異なるウェハ（Ｗ２〜Ｗ１０）上に形成されるＨＢＴダイについての１／Ｒｂ値のプロットを示す。図３３は、例示的なウェハＷ２〜Ｗ１０上に形成される同じＨＢＴダイについてベータ値のプロットを示す。多くの観察がなされ得る。たとえば、所与のウェハ内において、ベータパラメータのダイ間での変化が存在し得ることが図３３に示され得る。異なるウェハ間でも、ベータパラメータの著しい変化が存在し得る。同様に、ダイ間およびウェハ間での著しい１／Ｒｂの変化が存在し得ることが図３２において観察され得る。
経験的に、ウェハ間での１／Ｒｂの値はベータ値に相関されるということが図３２および図３３において分かり得る。たとえば、ウェハＷ２〜Ｗ５についての平均ベータ値の低下は、同じウェハについての平均１／Ｒｂ値の増加に対応する。このようなことは、ベータが減少／増加する場合の１／Ｒｂの増加／減少の傾向がウェハの例示的なサンプルにわたって継続することが示される。
如何なる特定の理論によって拘束されることは望まれないまたは意図されないが、ベース抵抗Ｒｂおよびベータパラメータに関連付けられるいくつかの理論が考慮され得る。ベース抵抗Ｒｂは、シート抵抗Ｒｂｓｈとして表わすことができ、シート抵抗Ｒｂｓｈは、
Figure 0006938552
として表すことができ、式中、ｑはキャリア電荷であり、μｎはｎ型キャリア移動度であり、ＮＡは、正味の不純物濃度であり、ｗｂはベース層の厚さである。ベータパラメータは、βｍａｘについて、直流電流ゲインとして表わすことができる。
Figure 0006938552
ＡｌＧａＡｓおよびＳｉについて、式中、ＮＥおよびＮＢはエミッタおよびベースのドーピング濃度であり、ｗＥおよびｗＢはエミッタおよびベースの厚さであり、ΔＥｖは有効な価電子帯バリア高さである。いくつかの状況では、ＩｎＧａＰについての直流電流ゲインは、
Figure 0006938552
として表わすことができ、
Figure 0006938552
を示すように操作され得る。
式２Ｃでは、右側のパラメータはエミッタに関係付けられており、したがって、ベースプロセスに亘って著しくは変化し得ない。したがって、（ＨＢＴの場合にＲｂおよびβの変化のほとんどが発生する）ベースにおける変化について、ベータパラメータβおよびベース抵抗Ｒｂが、実質的に同一または同様の態様で応答し得るので、これら２つのパラメータの比率は概して一定であり得る。したがって、Ｒｂにおける変化の測定によって、ベースにおいて発生する変化について、βの変化に関する情報が提供され得る。
図３４は、ＨＢＴ ＰＡの異なる電力出力セッティング（単位はｄＢＭ）について、基準抵抗（Ｒｒｅｆ）対動作温度のプロットを示す。これらのプロットを考慮すると、Ｒｒｅｆと温度との間の関係はほぼ線形であることが観察され得る。
図３１〜図３４を参照して記載されるように、ＰＡダイ（たとえばＨＢＴ ＰＡダイ）のベース抵抗は、温度および／またはベース層パラメータとともに変化する。いくつかの実現例では、このような抵抗は、温度および／またはベース層パラメータに関連付けられる変化を補償する制御信号（たとえばバイアス信号）を生成するよう基準抵抗として利用され得る。図３５は、このような補償された制御信号を生成し得る例示的なＶ−Ｉ回路４３２を示す。
ここで図３５を引き続き参照して、例示的なＶ−Ｉ回路４３２は、シリコンダイ４１７上に形成されることが示されており、ＰＴＡＴ源４３１から絶対温度比例（ＰＴＡＴ）信号（たとえば約０．６Ｖ）を受け取るように構成され得る。このような信号は、一般にＨＢＴ ＰＡダイの温度およびプロセスパラメータから独立しており、ベース抵抗器（図３１における４１２）に提供され得る。たとえば、ベース抵抗器４１２に提供される電流は、ベース抵抗（Ｒｂ）の値に依存して変化し得る。示される例において、６ｋΩの例示的なＲｂ値に提供されるこの０．６のＰＴＡＴ電圧によって、約４０８μＡの電流が引き出される。この電流は、Ｖ−Ｉ回路からの出力電圧を生成するために使用され得、これにより、ＨＢＴダイ上に形成されるＰＡ回路に提供される基準電流Ｉｒｅｆが与えられる。ＨＢＴダイに提供されるこのような基準電流（Ｉｒｅｆ）は、ベース抵抗器４１２によって感知されたＨＢＴダイに関連する効果について補償される。
図３６は、異なるＶｂａｔｔセッティング（２．９Ｖ、３．４Ｖ、３．９Ｖ、４．４Ｖ）について、Ｖ−Ｉ回路からの測定された出力電圧対温度のプロットを示す。基準抵抗と温度との間の概して線形の関係と同様に、Ｖ−Ｉ出力電圧もＨＢＴ ＰＡダイのベース温度に概して比例する。
図３７Ａ〜図４０を参照して、本開示の１つ以上の特徴から実現され得る利点の例が記載される。異なる状態下でパワーアンプの性能をシミュレートするために、ベータパラメータ、ターンオン電圧Ｖｂｅ、Ｆｔパラメータ、抵抗およびキャパシタンスといったパラメータが、公称値と、高値と、低値との間で変更された。図３７Ａおよび図３７Ｂの「補償されない」設計は図３０の例示的な構成に対応し、図３８Ａおよび図３８Ｂの「補償された」設計は図３１の例示的な構成に対応する。
図３７Ａおよび図３７Ｂは、本願明細書において記載される補償されないＰＡ例の第１および第２段についての零入力電流対温度のプロットを示す。異なるプロットは、変化したパラメータの異なる組合せに対応する。第１および第２段のシミュレーションにおいて、零入力電流は約±５０％変化する。
図３８Ａおよび図３８Ｂは、本願明細書において記載される補償されるＰＡ例の第１および第２段についての零入力電流対温度のプロットを示す。異なるプロットは、変化したパラメータの異なる組合せに対応する。第１段について、零入力電流は、約±１０％変化する。第２段について、零入力電流は、約±７％変化する。考慮された考察の後、両方の段について、補償された構成における零入力電流の変化の相対量は、補償されない構成よりも非常に低いということが観察され得る。
図３９および図４０は、零入力電流の変化の低減によって提供され得るゲイン特性の改善の例を示す。図３９は、３つの例示的な温度（−２０℃、２５℃、８５℃）での、計算されたゲイン（ｄＢ）対電力出力（ｄＢｍ）のプロットを示す。各温度について、中央の曲線は、公称の構成に対応し、上部の曲線は、零入力電流が＋１０％であることに対応し、下部の曲線は、零入力電流が−１０％であることに対応する。なお１０％は、図３８を参照して記載される補償された構成について、最悪の場合の変化である。零入力電流の±１０％の変化は、温度にわたって概して一定であり、したがって、良好な圧縮性能特性が与えられ得るということが理解され得る。
図４０は、図３８Ａおよび図３８Ｂを参照して記載された変化したパラメータの異なる組合せについて、ゲイン対電力出力のプロットを示す。ここで、補償されたゲイン曲線のすべてが２８ｄＢ±３ｄＢのウィンドウ内に適合するのが望ましいことが理解され得る。
本発明のこれらの局面に従ったいくつかの実現例において、本願明細書に記載されるような１つ以上の特徴を有するベース抵抗器は、ＩＩＩ−Ｖ族半導体ダイ（たとえばＨＢＴダイ）上に形成される半導体抵抗器であり得る。このような抵抗器に関する付加的な詳細は以下、本願明細書のセクションＶＩＩＩにおいて記載される。
本発明のいくつかの実施形態において、本願明細書において記載される１つ以上の特徴を有するＰＡおよびバイアスダイは、パッケージモジュールで実現され得る。そのようなモジュールの例が、図４１Ａ（平面図）および図４１Ｂ（側面図）において示される。モジュール４３６はパッケージング基板４３７を含むように示されている。このようなパッケージング基板は、複数のコンポーネントを受け取るように構成され得、たとえばラミネート基板を含み得る。パッケージング基板４３７上に実装されるコンポーネントは、１つ以上のダイを含み得る。示された例において、ＰＡダイ（たとえばＨＢＴ ＰＡダイ４１６）およびバイアスダイ（たとえばシリコンバイアスダイ４１７）がパッケージング基板４３７に実装されることが示される。ＰＡダイ４１６は、本願明細書に記載されるようにＰＡ回路４１５およびベース抵抗器４１２を含み得、バイアスダイ４１７は、本願明細書において記載されるＶ−Ｉ回路４３２を含み得る。ダイ４１６および４１７は、接続ワイヤーボンド４４３のような接続を介して、モジュールの他の部分および互いに電気的に接続され得る。このような接続ワイヤーボンドは、ダイ上に形成されたコンタクトパッド４
４１と、パッケージング基板４３７上に形成されたコンタクトパッド４３８との間に形成され得る。いくつかの実施形態では、１つ以上の表面実装デバイス（surface mounted device（ＳＭＤ））４４２は、モジュール４３６のさまざまな機能を促進するためにパッケージング基板４３７に実装され得る。
実施形態に従うと、シールディングワイヤーボンド４４４のようなＲＦシールディング機能が、１つ以上のコンポーネント（たとえばダイ４１６、ダイ４１７および／またはＳＭＤ４４２）のＲＦシールディングを促進するために提供され得る。このようなＲＦシールディングは、このようなコンポーネントとモジュール４３６の外側のエリアとの間で、ＲＦ信号またはノイズの通過を抑制し得る。シールディングワイヤーボンド４４４の文脈において、このようなワイヤーボンドは、シールディングワイヤーボンド４４４が一般に所望のエリアの周りに（たとえばモジュール４３６の周辺部の近傍に）周辺部を形成するように、コンタクトパッド４３９上に形成され得る。このようなシールディングワイヤーボンドの寸法およびスペーシングは、所望のＲＦシールディング特性を提供するよう選択され得る。
いくつかの実施形態では、３次元のＲＦシールド構造が以下のように提供され得る。図４１Ｂに示されるように、シールディングワイヤーボンド４４４は、パッケージング基板４３７の表面の下に存在する接地平面４４０に電気的に接続され得る。シールディングワイヤーボンド４４４と接地平面４４０との間のこのような接続は、コンタクトパッド４３９および接続機構４５０（たとえばビア）によって促進され得る。シールディングワイヤーボンド４４４の上には、導電層（たとえば導電ペイント層）４４５が、シールディングワイヤーボンド４４４の上部分に電気的に接続されるように設けられ得る。したがって、導電層４４５、シールディングワイヤーボンド４４４および接地平面４４０は、３次元ＲＦシールド構造を形成し得る。
本願明細書のいくつかの実施形態に従うと、パッケージング基板４３７と導電層４４５との間のスペースは、オーバーモールド構造４４６で充填され得る。このようなオーバーモールド構造は、外部要素からのコンポーネントおよびワイヤーボンドの保護と、パッケージモジュール４３６のより容易な取り扱いとを含む多くの望ましい機能を提供し得る。
いくつかの実現例では、本願明細書において記載される１つ以上の特徴を有するデバイスおよび／または回路は、ワイヤレスデバイスのようなＲＦデバイスに含まれ得る。そのようなデバイスおよび／または回路は、直接的にワイヤレスデバイスにおいて、本願明細書において記載されるようなモジュールの形で、またはそれらの何らかの組合せで実現され得る。いくつかの実施形態において、このようなワイヤレスデバイスは、たとえば、携帯電話、スマートフォン、電話機能を有するまたは有さないハンドヘルドワイヤレスデバイス、ワイヤレスタブレット、および対応する機能を提供する他の同様のデバイスを含み得る。
次に図４２を参照して、本願明細書において記載される有利な１つ以上の特徴を有する例示的なワイヤレスデバイス４４７が概略的に示される。本願明細書に記載されるようにＰＡのバイアシングの文脈において、１つ以上のＰＡを有するＰＡダイ４１６は、モジュール４３６の部分であり得る。ここで、ダイ４１６において４つのＰＡが例示的な目的のために示される。このようなモジュールはさらに、本願明細書に記載されるような１つ以上の特徴を有するバイアスダイ４１７を含み得る。本願明細書のいくつかの実施形態では、このようなＰＡモジュールはたとえば、ワイヤレスデバイス４４７のマルチバンド動作を促進し得る。
モジュール４３６におけるＰＡは、増幅および送信されるＲＦ信号を生成するとともに
受取られた信号を処理するよう公知の態様で構成および操作され得るトランシーバ４５４からそれぞれのＲＦ信号を受け取り得る。トランシーバ４５４は、ユーザに好適なデータおよび／または音声信号とトランシーバ４５４に好適なＲＦ信号との間の変換を提供するように構成されるベースバンドサブシステム４５３と連携動作するように示される。トランシーバ４５４はさらに、ワイヤレスデバイスの動作のための電力を管理するように構成される電力管理コンポーネント４５１に接続されることが示される。このような電力管理はさらに、ベースバンドサブシステム４５３およびＰＡモジュール４３６の動作を制御し得る。
ベースバンドサブシステム４５３は、音声および／またはデータのさまざまな入力および出力がユーザに提供されることおよびユーザから受け取られることを促進するよう、ユーザインターフェイス４４８に接続されることが示される。ベースバンドサブシステム４５３はさらにメモリ４４９に接続され得、メモリ４４９は、ワイヤレスデバイスの動作を促進し、および／または、ユーザのために情報の格納を提供するようデータおよび／または指示を格納するように構成される。
例示的なワイヤレスデバイス４４７では、モジュール４３６のＰＡの出力は、整合ネットワークによって整合され得、それらのそれぞれのデュプレクサ４５６および帯域選択スイッチ４５７を介してアンテナ４５８にルーティングされ得る。いくつかの実施形態において、各デュプレクサは、送信動作および受信動作が共通のアンテナ（たとえば４５８）を使用して同時に行なわれることを可能にする。図４２では、受取られた信号は、たとえば低ノイズアンプ（low-noise amplifier（ＬＮＡ））を含み得る「Ｒｘ」パス（図示せ
ず）にルーティングされることが示される。
多くの他のワイヤレスデバイス構成は、本願明細書において記載される１つ以上の特徴を利用し得る。たとえば、ワイヤレスデバイスはマルチバンドデバイスである必要はない。別の例では、ワイヤレスデバイスは、ダイバーシティアンテナのような付加的なアンテナと、Ｗｉ−Ｆｉ（登録商標）、ブルートゥース（登録商標）およびＧＰＳのような付加的な接続機能とを含み得る。
このセクションにおいて提供された本発明の実施形態の上記の詳細な説明は、網羅的であるよう意図されず、または、本願明細書に開示されたそのものの形態に本発明を限定するよう意図されない。本発明の特定の実施形態および本発明についての例は、上で例示的な目的のために記載されているが、関連する技術における当業者が認識し得るように、本発明の範囲内でさまざまな同等な修正が可能である。本願明細書において提供される本発明の教示は、他のシステムに適用され得、したがって必ずしも、上で記載されたシステムに限定されるように意図されない。上で記載されるさまざまな実施形態の要素および動作は、さらに別の実施形態を提供するよう組み合わせられ得る。
ＶＩＩ．ＨＢＴおよびＦＥＴを有する構造のためのデバイスおよび方法
本開示のこのセクションは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）および電界効果トランジスタ（ＦＥＴ）を含む半導体構造に関し、当該ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、基板の上に位置し、半導体材料を含むコレクタ層を含み、当該電界効果トランジスタ（ＦＥＴ）は基板の上に位置し、ＨＢＴのコレクタ層を形成する半導体材料に形成されるチャンネルを有する。いくつかの実現例では、第２のＦＥＴが、基板の上に位置するように設けられ得、ＨＢＴのエミッタを形成する半導体材料に形成されるチャンネルを含むように構成され得る。前述の特徴の１つ以上が、ダイ、パッケージモジュールおよびワイヤレスデバイスといったデバイスにおいて実現され得る。本願明細書の技術の当業者であれば、本発明のこれらの局面は、本願明細書の他の局面と組み合わせられて、パワーアンプモジュール、およびそれらが使用されるデバイスの性能をさらに改善し
得るということが容易に理解されるはずである。
砒化ガリウム（ＧａＡｓ）材料システムにおいて作製されたデバイスへの特定の参照により記載されるが、このセクションにおいて記載される構造は、りん化インジウム（ＩｎＰ）および窒化ガリウム（ＧａＮ）のような他のＩＩＩ−Ｖ族半導体材料を使用して作製され得る。さらに、さまざまな半導体成長技術、形成技術および処理技術のいずれも、層を形成し、本願明細書において記載された構造を作製するよう使用され得る。たとえば、半導体層は、分子線エピタキシー（molecular beam epitaxy（ＭＢＥ））、有機金属気相成長法（organic metallic vapor phase epitaxy（ＯＭＶＰＥ））とも時に称される金属有機物化学蒸気堆積法（metal organic chemical vapor deposition（ＭＯＣＶＤ）、ま
たは任意の他の技術を使用して形成され得る。さらに、以下に記載されるさまざまな半導体層の厚さは近似であり、記載されるよりも薄いまたは厚い範囲でもよい。同様に、本願明細書において以下に記載されるドープされた半導体層のドーピングレベルは相対的である。
このセクションにおいて提示される本発明の局面は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）のようなバイポーラ装置と、共通の基板上に集積され、一般にＢｉＦＥＴとも称され、ＧａＡｓ材料システムにおいて形成されるｐ型電界効果トランジスタ（ｐＦＥＴ）とを含む半導体構造に関する。実施形態はさらに、ＧａＡｓ材料システムにおいてＨＢＴと集積されるｐ型ＦＥＴ（ｐＦＥＴ）およびｎ型ＦＥＴ（ｎＦＥＴ）を含む相補的なＢｉＦＥＴ（complementary BiFET（ＢｉＣＦＥＴ））を含む。以下の説明は、本発明の
実現例に関係する特定の情報を含んでいる。当業者であれば、本発明は本願において具体的に議論されるのと異なる態様で実現されてもよいということを認識するであろう。
本願明細書において議論される図面と、それに伴う詳細な説明とは、単に例示的な本発明の実施形態に関する。本願明細書において以下でさらに議論される構造４５９は、半導体ダイにおいて基板の上に位置するＮＰＮ ＨＢＴおよびｐＦＥＴを含む例示的なＢｉＦＥＴを示すが、本発明はさらに、ＰＮＰ ＨＢＴおよびＮＦＥＴと、ＮＰＮ ＨＢＴならびにｎＦＥＴおよびｐＦＥＴの両方と、ＰＮＰ ＨＢＴならびにｎＦＥＴおよびｐＦＥＴの両方とを含むＢｉＦＥＴに適用され得る。
ここで、図４３を参照して、本発明の一実施形態に従った、例示的なＢｉＦＥＴを含む例示的な構造の断面図を示す概略図が示される。構造４５９は、ＢｉＦＥＴ４６１と、分離領域４６６、４６７、および４６９と、半絶縁性ＧａＡｓ基板であり得る基板４６４とを含む。ＢｉＦＥＴ４６１は、分離領域４６６と４６７との間で基板４６４の上に位置するＨＢＴ４６２と、分離領域４６７と４６９との間で基板４６４の上に位置するｐＦＥＴ４６３とを含む。分離領域４６６、４６７および４６９は、基板４６４上の他のデバイスからの電気的絶縁を提供し、当該技術において公知の態様で形成され得る。
ＨＢＴ４６２は、サブコレクタ層４７１、第１のコレクタ層セグメント４７２、第２のコレクタ層セグメント４７３、随意のエッチストップ層セグメント４７４、ベース層セグメント４７６、エミッタ層セグメント４７７、エミッタキャップ層セグメント４７８、底部コンタクト層セグメント４７９、上部コンタクト層セグメント４８１、コレクタコンタクト４８２、ベースコンタクト４８４、およびエミッタコンタクト４８６を含む。
本願明細書において説明の目的で、エミッタは、エミッタスタックに関連付けられる１つ以上の部分を含み得る。図４３の例示的なＨＢＴ構成４６２において、このようなエミッタスタックは、エミッタ層４７７、エミッタキャップ層４７８、底部コンタクト層４７９、および上部コンタクト層４８１を含み得る。したがって、本願明細書に記載されるようなエミッタは、エミッタ層４７７および／またはエミッタキャップ層４７８を含み得る
。
さらに本願明細書において説明の目的で、ＧａＡｓ／ＩｎＧａＰの文脈において、例示的なＨＢＴトポロジが記載される。しかしながら、本開示の１つ以上の特徴はさらに、たとえば、りん化インジウム（ＩｎＰ）、アンチモン化物、または窒化物ベースの材料を含む、ＨＢＴに使用される他の材料システムに適用され得るということが理解されるべきである。
ｐＦＥＴ４６３は、バックゲートコンタクト４６８と、ライトドープされたＮ型ＧａＡｓセグメント４８８と、ライトドープされたＰ型ＧａＡｓセグメント４８９と、ライトドープされたＮ型またはＰ型ＩｎＧａＰを典型的に含む随意のエッチストップ層セグメント４９１と、典型的にヘビードープされたＰ型ＧａＡｓを含むソースコンタクト層４９２およびドレインコンタクト層４９３と、ゲートコンタクト４９４と、ソースコンタクト４９７と、ドレインコンタクト４９８とを含む。代替的には、随意のエッチストップ層セグメント４９１は、非ドープであり得る。本実施形態では、ＨＢＴ４６２は、ｐＦＥＴ４６３を有する相補的な構成に集積されるＮＰＮ ＨＢＴであり得る。別の実施形態では、ＨＢＴ４６２は、ｎＦＥＴに集積されたＰＮＰ ＨＢＴであり得るか、または、ｐＦＥＴ４６３およびｎＦＥＴに集積されたＰＮＰ ＨＢＴもしくはＮＰＮ ＨＢＴであり得る。本実施形態では、ｐＦＥＴ４６３は、デプレッションモードＦＥＴまたはエンハンスメントモードＦＥＴであり得る。
サブコレクタ層４７１は基板４６４上に位置しており、ヘビードープされたＮ型ＧａＡｓを含み得る。サブコレクタ層４７１は、金属有機物化学蒸気堆積法（ＭＯＣＶＤ）プロセスまたは他のプロセスを使用することにより形成され得る。第１のコレクタ層セグメント４７２およびコレクタコンタクト４８２は、サブコレクタ層４７１上に配置される。第１のコレクタ層セグメント４７２は、ライトドープされたＮ型ＧａＡｓを含み得る。第２のコレクタ層セグメント４７３は、ライトドープされたＰ型ＧａＡｓを含み得る。第１のコレクタ層セグメント４７２および第２のコレクタ層セグメント４７３は、ＭＯＣＶＤプロセスまたは他のプロセスを使用することにより形成され得る。コレクタコンタクト４８２は、サブコレクタ層４７１の上に堆積およびパターン化され得る適切な金属または金属の組合せから形成され得る。
随意のエッチストップ層セグメント４７４は、第２のコレクタ層セグメント４７３上に配置され得るとともに、ライトドープされたＮ型またはＰ型ＩｎＧａＰを含み得る。代替的には、随意のエッチストップ層セグメント４７４は、非ドープであり得る。エッチストップ層セグメント４７４は、ＭＯＣＶＤプロセスまたは他のプロセスを使用することにより形成され得る。
ベース層セグメント４７６はエッチストップ層セグメント４７４上に配置されるとともに、ヘビードープされたＰ型ＧａＡｓを含み得る。ベース層セグメント４７６は、ＭＯＣＶＤプロセスまたは他のプロセスを使用することにより形成され得る。
エミッタ層セグメント４７７およびベースコンタクト４８４は、ベース層セグメント４７６上に配置される。エミッタ層セグメント４７７は、ライトドープされたＮ型インジウムりん化ガリウム（ＩｎＧａＰ）を含み得、ＭＯＣＶＤプロセスまたは他のプロセスを使用することによりベース層セグメント４７６上に形成され得る。ベースコンタクト４８４は、ベース層セグメント４７６の上に堆積およびパターン化され得る適切な金属または金属の組合せを含み得る。エミッタキャップ層セグメント４７８は、エミッタ層セグメント４７７上に配置され、ライトドープされたＮ型ＧａＡｓを含み得る。エミッタキャップ層セグメント４７８は、ＭＯＣＶＤプロセスまたは他のプロセスを使用することにより形成
され得る。
底部コンタクト層セグメント４７９は、エミッタキャップ層セグメント４７８上に配置されるとともに、ヘビードープされたＮ型ＧａＡｓを含み得る。底部コンタクト層セグメント４７９は、ＭＯＣＶＤプロセスまたは他のプロセスを使用することにより形成され得る。
上部コンタクト層セグメント４８１は、底部コンタクト層セグメント４７９上に位置しており、ヘビードープされたＮ型インジウム砒化ガリウム（ＩｎＧａＡｓ）を含み得る。上部コンタクト層セグメント４８１は、ＭＯＣＶＤプロセスまたは他のプロセスを使用することにより形成され得る。エミッタコンタクト４８６は、上部コンタクト層セグメント４８１上に配置されるとともに、上部コンタクト層セグメント４８１の上に堆積およびパターン化され得る適切な金属または金属の組合せを含み得る。
ＨＢＴ４６２の動作の間、電流は、エミッタコンタクト４８６から、上部コンタクト層セグメント４８１、底部コンタクト層セグメント４７９、エミッタキャップ層セグメント４７８、エミッタ層セグメント４７７を通って、ベース層４７６に流れており、矢印４８３によって示される。
ＨＢＴ４６２のコレクタにおいてｐＦＥＴ４６３を形成するために、ライトドープされたＰ型ＧａＡｓ層セグメント４８９が、ライトドープされたＮ型ＧａＡｓ層セグメント４８８の上に配置される。ライトドープされたｎ型ＧａＡｓ層セグメント４８８は、ヘビードープされたＮ型ＧａＡｓ層セグメント４８７の上に配置される。ｐＦＥＴ４６３のバックゲートを作り出すために、バックゲートコンタクト４６８は、ヘビードープされたｎ型ＧａＡｓ層セグメント４８７上に形成される。バックゲートコンタクト４６８は、ヘビードープされたＮ型ＧａＡｓ層セグメント４８７の上に堆積およびパターン化され得る適切な金属または金属の組合せを含み得る。
ライトドープされたＮ型ＧａＡｓ層セグメント４８８は、組成および形成が、上で議論された第１のコレクタ層セグメント４７２に実質的に同様である。ライトドープされたＰ型ＧａＡｓ層セグメント４８９は、組成および形成が、上で議論された第２のコレクタ層セグメント４７３に実質的に同様である。
ライトドープされたＰ型ＧａＡｓ層セグメント４８９は、ｐＦＥＴ４６３のチャンネルを形成する。エッチストップ層セグメント４９１は、ライトドープされたＰ型ＧａＡｓ層セグメント４８９上に位置しており、ライトドープされたＮ型またはＰ型ＩｎＧａＰを含み得る。代替的には、エッチストップ層セグメント４９１は、非ドープであり得る。エッチストップ層セグメント４９１は、ＭＯＣＶＤプロセスまたは他の適切なプロセスを使用することにより、ライトドープされたＰ型ＧａＡｓ層セグメント４８９上に形成され得る。エッチストップ層セグメント４９１は、実現されると、約１０ナノメートル（ｎｍ）と約１５ｎｍとの間の厚さを有し得る。一実施形態では、ｐＦＥＴ４６３はエンハンスメントモードＦＥＴであり得、エッチストップ層セグメント４９１は、１０ｎｍ未満の厚さを有し得る。
ソースコンタクト層４９２およびドレインコンタクト層４９３は、エッチストップ層セグメント４９１上に配置されており、ソース領域およびドレイン領域をそれぞれ形成するよう、ヘビードープされたＰ型ＧａＡｓを含み得る。ソースコンタクト層４９２およびドレインコンタクト層４９３は、ＭＯＣＶＤプロセスまたは他のプロセスを使用することにより形成され得る。ソースコンタクト４９７およびドレインコンタクト４９８は、エッチストップ層セグメント４９１上に配置される。ソースコンタクト４９７およびドレインコ
ンタクト４９８はプラチナゴールド（「ＰｔＡｕ」）または他の適切な金属を含み得、当該技術において公知の態様で形成され得る。ゲートコンタクト４９４は、ソースコンタクト層４９２とドレインコンタクト層４９３との間に形成されるギャップ４９６において、エッチストップ層セグメント４９１上に配置され、適切な金属または金属の組合せを含み得る。ギャップ４９６は、ＩｎＧａＡｓの層およびＧａＡｓの層を選択的にエッチングし、かつ、エッチストップ層セグメント４９１上で停止するよう適切なエッチング化学作用を利用することにより、形成され得る。ギャップ４９６が形成された後、ゲートコンタクト４９４は、当該技術において公知の態様でエッチストップ層セグメント４９１上に形成され得る。一実施形態では、ＦＥＴ４６３はエンハンスメントモードＦＥＴであり得、ゲートコンタクト４９４は、ライトドープされたＰ型ＧａＡｓ層セグメント４８９上に直接的に形成され得る。その実施形態において、適切なエッチング化学作用が、エッチストップ層セグメント４９１を選択的にエッチングし、かつ、ライトドープされたＰ型ＧａＡｓ層セグメント４８９上で停止するよう利用され得る。
したがって、ＨＢＴ４６２のコレクタを含む層にｐＦＥＴ４６３を形成することによって、ｐＦＥＴがＮＰＮ ＨＢＴに集積され得、相補的なＢｉＦＥＴが得られる。
次に図４４を参照して、図４３の構造の代替的な実施形態の断面図を示す概略図が示される。図４４に示される構造４９９は、ＨＢＴ５０２、ｐＦＥＴ５０３およびｎＦＥＴ５０４を含むＢｉＣＦＥＴ構造を含む。図４３における対応する要素および構造に類似する図４４における要素および構造は、再び詳細に記載されない。
ＢｉＣＦＥＴ５０１は、分離領域５０６と分離領域５０７との間に位置するＨＢＴ５０２を含んでおり、ｐＦＥＴ５０３は分離領域５０７と５０９との間に位置し、ｎＦＥＴ５０４は分離領域５０９と分離領域５１０との間に位置する。
ＨＢＴ５０２は、サブコレクタ層５１１、第１のコレクタ層セグメント５１２、第２のコレクタ層セグメント５１３、随意のエッチストップ層セグメント５１４、ベース層セグメント５１６、エミッタ層セグメント５１７、エミッタキャップ層セグメント５１８、第２の随意のエッチストップ層５１９、底部コンタクト層セグメント５２１、上部コンタクト層セグメント５２２、コレクタコンタクト５２３、ベースコンタクト５２４、およびエミッタコンタクト５２５を含む。
本願明細書に記載されるように、エミッタは、エミッタスタックに関連付けられる１つ以上の部分を含み得る。図４４の例示的なＨＢＴ構成５０２において、このようなエミッタスタックは、エミッタ層５１７、エミッタキャップ層５１８、第２のエッチストップ層５１９、底部コンタクト層５２１、および上部コンタクト層５２２を含み得る。したがって、本願明細書に記載されるようなエミッタは、エミッタ層５１７および／またはエミッタキャップ層５１８を含み得る。
さらに、本願明細書において記載されるように、例示的なＨＢＴトポロジはＧａＡｓ／ＩｎＧａＰの文脈において記載される。しかしながら、本開示の１つ以上の特徴は、たとえば、りん化インジウム（ＩｎＰ）、アンチモン化物または窒化物ベースの材料を含む、ＨＢＴに使用される他の材料システムにも適用され得るということが理解されるであろう。
ｐＦＥＴ５０３は、ライトドープされたＮ型ＧａＡｓ層セグメント５２７の上に位置するライトドープされたＰ型ＧａＡｓ層セグメント５２９を含み、上記ライトドープされたＮ型ＧａＡｓ層セグメント５２７は、ヘビードープされたＮ型ＧａＡｓ層セグメント５２６上に位置する。上記ヘビードープされたＮ型ＧａＡｓ層セグメント５２６上にはバック
ゲートコンタクト５０８が形成され、これにより、ｐＦＥＴ５０３のためのバックゲートが作り出される。バックゲートコンタクト５０８は、ヘビードープされたＮ型ＧａＡｓ層セグメント５２６の上に堆積およびパターニングされ得る適切な金属または金属の組合せから形成され得る。
ライトドープされたＰ型ＧａＡｓ層セグメント５２９は、ｐＦＥＴ５０３のチャンネルを形成する。エッチストップ層セグメント５３１はライトドープされたＰ型ＧａＡｓ層セグメント５２９上に位置しており、ライトドープされたＮ型またはＰ型ＩｎＧａＰを含み得る。代替的には、随意のエッチストップ層セグメント５３１は、非ドープであり得る。エッチストップ層セグメント５３１は、ＭＯＣＶＤプロセスまたは他の適切なプロセスの使用により、ライトドープされたＰ型ＧａＡｓ層セグメント５２９上に形成され得る。エッチストップ層セグメント５３１は、実現されると、約１０ナノメートル（ｎｍ）と約１５ｎｍとの間の厚さを有し得る。ソースコンタクト層５３３およびドレインコンタクト層５３８は、エッチストップ層セグメント５３１上に配置されており、ソース領域およびドレイン領域をそれぞれ形成するよう、ヘビードープされたＰ型ＧａＡｓを含み得る。ソースコンタクト５４２およびドレインコンタクト５４４は、それぞれのコンタクト層５３３および５３８の上のエッチストップ層セグメント５３１上に位置する。ゲートコンタクト５４１は、ソース領域５３３とドレイン領域５３８との間に形成されるギャップ５４０においてエッチストップ層セグメント５３１上に位置しており、適切な金属または金属の組合せを含み得る。
ＨＢＴ４６２のエミッタを含む層においてｎＦＥＴ５０４を形成するために、ライトドープされたＰ型ＧａＡｓ層セグメント５３０は、ヘビードープされたＮ型ＧａＡｓ層セグメント５２６の上に位置するライトドープされたＮ型ＧａＡｓ層セグメント５２８の上に配置される。ライトドープされたＮ型ＧａＡｓ層セグメント５２８は、組成および形成が、図４３に関して上で議論された第１のコレクタ層セグメント４７２と実質的に同様である。ライトドープされたＰ型ＧａＡｓ層セグメント５３０は、組成および形成が、図４３において上で議論された第２のコレクタ層セグメント４７３と実質的に同様である。
エッチストップ層セグメント５３２は、ライトドープされたＰ型ＧａＡｓ層セグメント５３０上に配置されており、エッチストップ層セグメント５３１に類似している。
ヘビードープされたＰ型ＧａＡｓ層セグメント５３４は、エッチストップ層セグメント５３２上に配置されており、組成および形成が、上で議論されたベース層セグメント４７６と実質的に同様である。バックゲートコンタクト５３６は、ヘビードープされたＰ型ＧａＡｓ層セグメント５３４上に形成され、これにより、ｎＦＥＴ５０４のためのバックゲートを作り出す。バックゲートコンタクト５３６は、ヘビードープされたＰ型ＧａＡｓ層セグメント５３４の上に堆積およびパターニングされ得る適切な金属または金属の組合せを含み得る。ライトドープされたＮ型ＩｎＧａＰセグメント５３７は、ヘビードープされたＰ型ＧａＡｓセグメント５３４上に配置されており、組成および形成が、上で議論されたエミッタ層セグメント４７７と実質的に同様である。
ライトドープされたＮ型ＧａＡｓ層セグメント５３９は、ライトドープされたＮ型ＩｎＧａＰ層セグメント５３７上に配置されており、組成および形成が、上で議論されたエミッタキャップ層セグメント４７８と実質的に同様である。ライトドープされたＮ型ＧａＡｓ層セグメント５３９は、ｎＦＥＴ５０４のためのチャンネルを形成する。第２の随意のエッチストップ層セグメント５４３は、ライトドープされたＮ型ＧａＡｓ層セグメント５３９上に配置されており、ライトドープされたＮ型またはＰ型ＩｎＧａＰを含み得る。代替的には、第２の随意のエッチストップ層セグメント５４３は、非ドープであり得る。第２の随意のエッチストップ層セグメント５４３は、ＭＯＣＶＤプロセスまたは他の適切な
プロセスの使用により、ライトドープされたＮ型ＧａＡｓ層セグメント５３９上に形成され得る。本願明細書の実施形態では、第２の随意のエッチストップ層セグメント５４３は、約１０ｎｍと約１５ｎｍとの間の厚さを有し得る。ある実施形態において、ｎＦＥＴ５０４は、エンハンスメントモードＦＥＴであり得、エッチストップ層セグメント５４３は、１０ｎｍ未満の厚さを有し得る。
ソース領域５４６およびドレイン領域５４７は、第２の随意のエッチストップ層セグメント５４３上に配置されており、ヘビードープされたＮ型ＧａＡｓを含み得る。ソース領域５４６およびドレイン領域５４７は、ＭＯＣＶＤプロセスまたは他のプロセスの使用により形成され得る。コンタクト層セグメント５４８および５４９はそれぞれ、ソース領域５４６およびドレイン領域５４７上に配置されており、ヘビードープされたＮ型ＩｎＧａＡｓを含み得る。コンタクト層セグメント５４８および５４９は、ＭＯＣＶＤプロセスまたは他のプロセスの使用により形成され得る。
ソースコンタクト５５１およびドレインコンタクト５５２はそれぞれ、上部コンタクト層セグメント５４７および５４８上に配置される。ゲートコンタクト５５３は、ギャップ５５４において、第２の随意のエッチストップ層セグメント５４３上に配置される。ギャップ５５４は、ＩｎＧａＡｓの層およびＧａＡｓの層を選択的にエッチングし、かつ、第２の随意のエッチストップ層セグメント５４３上で停止するように適切なエッチング化学作用を利用することにより、形成され得る。ギャップ５５４が形成された後、ゲートコンタクト５５３は、当該技術において公知の態様で第２の随意のエッチストップ層セグメント５４３上に形成され得る。本願明細書の実施形態では、ｎＦＥＴ５０４はエンハンスメントモードＦＥＴであり得、ゲートコンタクト５５３は、ライトドープされたＮ型ＧａＡｓ層セグメント５３９上に直接的に形成され得る。その実施形態では、適切なエッチング化学作用を利用して、第２の随意のエッチストップ層セグメント５４３を選択的にエッチングし、ライトドープされたｎ型ＧａＡｓ層セグメント５３９上で停止し得る。
これにより、ＮＰＮまたはＰＮＰ ＨＢＴのいずれかと共にＧａＡｓ基板上に形成される相補的なｐＦＥＴ５０３およびｎＦＥＴ５０４を含むＢｉＣＦＥＴが作製され得る。
本願明細書において記載されるようないくつかの実施形態において、エッチストップ層（たとえば４７４、４９１、５１４、５１９、５３１、５３２および５４３）のうちのいくつかまたはすべては、インジウムりん化ガリウム（ＩｎＧａＰ）またはインジウム砒化ガリウム（ＩｎＧａＡｓ）を含み得る。このようなエッチストップ層は、１０ナノメートル（ｎｍ）と１５ｎｍとの間の厚さ範囲を有し得る。他の厚さ範囲も実施可能である。いくつかの実施形態において、前述のエッチストップ層のいくつかまたはすべては、たとえばＦＥＴのチャンネルに対するエッチング選択性を有する任意の材料を含み得る。このような材料は、前述の例示的な材料ＩｎＧａＰまたはＩｎＧａＡｓと同様の結果を達成するよう、適切な厚さまたは適切な範囲の厚さで実現され得る。
図４５は、図４３の例示的なＢｉＦＥＴ４６１または図４４の例示的なＢｉＣＦＥＴ５０１の部分を作製するために実現され得るプロセス５５５を示す。ブロック５５６では、半導体基板が提供され得る。いくつかの実施形態では、このような半導体層は、図４３および図４４の例示的な層４６４および５０５のような半絶縁ＧａＡｓ層を含む、本願明細書において開示される１つ以上の層を含み得る。ブロック５５７では、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が、基板の上に配置されるコレクタ層を含むように形成され得る。いくつかの実施形態では、このようなコレクタ層は、ｐ−ＧａＡｓ層（図４３における４７３および図４４における５１３）を含む、本願明細書において開示される１つ以上の層を含み得る。ブロック５５８では、電界効果トランジスタ（ＦＥＴ）が、基板の上に配置されるとともにＨＢＴのコレクタ層と同じ材料から形成されるチャンネル領域を含
むよう形成され得る。いくつかの実施形態では、このようなチャンネル領域は、ｐ−ＧａＡｓ層（図４３における４８９および図４４における５２９）を含む、本願明細書において開示される１つ以上の層を含み得る。いくつかの実現例では、ＨＢＴ（たとえばベース、エミッタおよびコンタクト）とＦＥＴ（たとえばソース、ドレインおよびコンタクト）とに関連付けられる他の構造が形成され得る。
図４６は、図４４の例示的なＢｉＣＦＥＴ５０１を作製するよう実現され得るプロセス５５９を示す。ブロック５６１では、半導体基板が提供され得る。いくつかの実施形態では、このような半導体層は、図４４の例示的な層５０５のような半絶縁ＧａＡｓ層を含む、本願明細書において開示される１つ以上の層を含み得る。ブロック５６２では、サブコレクタ層が基板層の上に形成され得る。いくつかの実施形態では、このようなサブコレクタ層は、ｎ＋ＧａＡｓ層（図４４における５１１および／または５２６）を含む、本願明細書において開示される１つ以上の層を含み得る。ブロック５６３では、ＨＢＴはサブコレクタ層の上に形成され得る。いくつかの実施形態において、このようなＨＢＴは、コレクタ５１３，５１２（たとえばｐ−ＧａＡｓ）、ベース５１６（たとえばｐ＋ＧａＡｓ）、エミッタ５１７（たとえばｎ−ＩｎＧａＰ）、およびエミッタキャップ５１８（たとえばｎ−ＧａＡｓ）を含む図４４を参照して本願明細書において記載された例示的な層を含むように形成され得る。ブロック５６４では、第１のＦＥＴが、そのチャンネル領域がＨＢＴのコレクタ領域と同じ材料から形成されるようにサブコレクタ層の上に形成され得る。いくつかの実施形態では、このような第１のＦＥＴは、チャンネル層５２９（たとえばｐ−ＧａＡｓ）、ソースコンタクト層５３３（たとえばｐ＋ＧａＡｓ）、およびドレインコンタクト層５３８（たとえばｐ＋ＧａＡｓ）を含む、図４４を参照して本願明細書において記載された例示的な層を含むように形成され得る。ブロック５６６では、第２のＦＥＴが、そのチャンネル領域がＨＢＴのエミッタキャップ領域と同じ材料から形成されるようにサブコレクタ層の上に形成され得る。いくつかの実施形態では、このような第２のＦＥＴは、チャンネル層５３９（たとえばｎ−ＧａＡｓ）、ソースコンタクト層５４６（たとえばｎ＋ＧａＡｓ）、およびドレインコンタクト層５４７（たとえばｎ＋ＧａＡｓ）を含む、図４４を参照して本願明細書において記載された例示的な層を含むように形成され得る。
図４７、図４８および図４９は、図４３および図４４の例示的な構成の文脈において、図４５および図４６を参照して記載されたプロセスのより具体的な例であり得るプロセスを示す。図４７は、図４３および図４４のＨＢＴのようなＨＢＴを作製するよう実施され得るプロセス５６７を示す。図４８は、図４３および図４４のＦＥＴのようなＦＥＴを作製するために実施され得るプロセス５８１を示す。図４９は、図４４の第２のＦＥＴのような第２のＦＥＴを作製するために実施され得るプロセス５８８を示す。図４７、図４８および図４９の説明の目的で、（半絶縁ＧａＡｓのような）半導体基板および（ｎ＋ＧａＡｓのような）サブコレクタ層が提供されるとする。
例示的なプロセス５６７、５８１および５８８は、順に、適用可能な場合は並列で、またはその任意の組合せで、行なわれ得る。ＨＢＴを１つ以上のＦＥＴと集積するこのようなスキームの例が、本願明細書においてより詳細に記載される。
ＨＢＴが作製されている図４７の例示的なプロセス５６７において、ブロック５６８では、第１のコレクタ層（たとえばｎ−ＧａＡｓ）がサブコレクタ層上に形成され得る。ブロック５６９では、第２のコレクタ層（たとえばｐ−ＧａＡｓ）が第１のコレクタ層上に形成され得る。ブロック５７１では、第１のエッチストップ層（たとえばｎ−またはｐ−ＩｎＧａＰ）が第２のコレクタ層上に形成され得る。ブロック５７２では、ベース層（たとえばｐ＋ＧａＡｓ）が第１のエッチストップ層上に形成され得る。ブロック５７３では、エミッタ層（たとえばｎ−ＩｎＧａＰ）はベース層上に形成され得る。ブロック５７４
では、エミッタキャップ層（たとえばｎ−ＧａＡｓ）がエミッタ層上に形成され得る。ブロック５７６では、第２のエッチストップ層（たとえばｎ−またはｐ−ＩｎＧａＰ）がエミッタキャップ層上に形成され得る。ブロック５７７では、エミッタのための底部コンタクト層（たとえばｎ＋ＧａＡｓ）が第２のエッチストップ層上に形成され得る。ブロック５７８では、エミッタのための上部コンタクト層（たとえばＩｎＧａＡｓ）が、底部コンタクト層上に形成され得る。ブロック５７９では、エミッタ、ベースおよびコレクタのためのコンタクトが図４３および図４４のＨＢＴ構成（４６２，５０２）のようなＨＢＴ構成を与えるように形成され得る。
第１のＦＥＴ（たとえばｐＦＥＴ）が作製されている図４８の例示的なプロセス５８１において、ブロック５８２では、ドープ層（たとえばｎ−ＧａＡｓ）がサブコレクタ層上に形成され得る。ブロック５８３では、チャンネル層（たとえばｐ−ＧａＡｓ）がドープ層上に形成され得る。ブロック５８４では、第１のエッチストップ層（たとえばｎ−またはｐ−ＩｎＧａＰ）がチャンネル層上に形成され得る。ブロック５８６では、ソースおよびドレインコンタクト層（たとえばｐ＋ＧａＡｓ）が、第１のエッチストップ層上に形成され得る。ブロック５８７では、ソース、ドレイン、ゲートおよびバックゲートのためのコンタクトが、図４３および図４４の例示的なｐＦＥＴ４６３および５０３のようなＦＥＴ構成を与えるように形成され得る。
第２のＦＥＴ（たとえばｎＦＥＴ）が作製されている図４９の例示的なプロセス５８８において、ブロック５８９では、第１のドープ層（たとえばｎ−ＧａＡｓ）がサブコレクタ層上に形成され得る。ブロック５９１では、第２のドープ層（たとえばｐ−ＧａＡｓ）が第１のドープ層上に形成され得る。ブロック５９２では、第１のエッチストップ層（たとえばｎ−またはｐ−ＩｎＧａＰ）が第２のドープ層上に形成され得る。ブロック５９３では、第３のドープ層（たとえばｐ＋ＧａＡｓ）が第１のエッチストップ層上に形成され得る。ブロック５９４では、第４のドープ層（たとえばｎ−ＩｎＧａＰ）が第３のドープ層上に形成され得る。ブロック５９６では、チャンネル層（たとえばｎ−ＧａＡｓ）が第４のドープ層上に形成され得る。ブロック５９７では、第２のエッチストップ層（たとえばｎ−またはｐ−ＩｎＧａＰ）がチャンネル層上に形成され得る。ブロック５９８では、ソースおよびドレイン領域（たとえばｎ＋ＧａＡｓ）が第２のエッチストップ層上に形成され得る。ブロック５９９では、ソースおよびドレインコンタクト層（たとえばＩｎＧａＡｓ）がソース領域およびドレイン領域に形成され得る。ブロック６０１では、ソース、ドレイン、ゲートおよびバックゲートのためのコンタクトが、図４４の例示的なｎＦＥＴ（５０４）のようなＦＥＴ構成を与えるように形成され得る。
いくつかの実現例では、１つ以上のＦＥＴとのＨＢＴの上記の集積は、再成長法、２ステップ法、および／または共同集積法（co-integration methodology）を含む多くの態様で達成され得る。再成長法では、再成長は、選択エリア技術、多層技術、および／またはあらかじめパターニングされた多層技術を含み得る。選択エリア技術は、１つのデバイスを成長させることと、１つ以上の選択エリアにおいてエッチングすることと、次いでそれらの選択エリアにおいて他のデバイスを成長させることとを含み得る。多層技術は、デバイス層が一体化または共有されず積み重ねられた状態での単一の成長処理を含み得る。あらかじめパターニングされた多層技術は、２つ以上のデバイスのための層を堆積する前に基板の選択的なエッチングを含み得る。
２ステップ成長法では、最初に１つのデバイスが形成され得、その後、当該最初のデバイスに隣接して他のデバイスが形成される。（図４４の例のような）３つのデバイスの集積の文脈において、このような２ステップの成長は、第３のデバイスの第３のステップの成長を含むよう拡張され得る。
共同集積法では、単一の成長により、２つ以上のデバイスによって共有される層が与えられ得る。いくつかの実現例では、共同集積法は、当該２つ以上のデバイスの層の大部分を構成する、単一の成長によって生成された層を含み得る。
図５０は、いくつかの実施形態において、本願明細書において記載されたＢｉＦＥＴおよび／またはＢｉＣＦＥＴ構成に関連付けられる１つ以上の特徴が半導体ダイ６０２の部分として実現され得ることを示す。たとえば、このようなダイは、本願明細書において提供される構造および方法に従って形成される１つ以上のＢｉＦＥＴおよび／またはＢｉＣＦＥＴデバイス６０４を有するパワーアンプ（ＰＡ）回路６０３を含み得る。
このようなＰＡ回路６０３は、入力ＲＦ信号（ＲＦ＿ＩＮ）を増幅して増幅出力ＲＦ信号（ＲＦ＿ＯＵＴ）として生成するように構成され得る。
図５１は、ＰＡ／スイッチコントローラ６０８によって制御されるＰＡ回路６０７を含む別の例示的なダイ６０６を示す。コントローラ６０８は、本願明細書の構造および方法に従って形成される１つ以上のＢｉＦＥＴおよび／またはＢｉＣＦＥＴデバイス６０４を含むように構成され得る。
図５２は、本願明細書のいくつかの実施形態において、（図５１の例示的なダイ６０６のような）ダイが、パッケージモジュール６０９において実現され得ることを示す。ダイ６０６は、ＰＡ６０７と、本願明細書に記載されるような有利な特徴の１つ以上を有するＢｉＦＥＴ（および／またはＢｉＣＦＥＴ）６０４を有するコントローラ６０８とを含み得る。このようなモジュールはさらに、ダイ６０６への信号および／または電力ならびにダイ６０６からの信号および／または電力の通過を促進するように構成される１つ以上の接続部６１１を含み得る。このようなモジュールはさらに、ダイ６０６に対する保護（たとえば物理的な電磁シールディングなど）のような機能を提供する１つ以上のパッケージング構造６１２を含み得る。接続部６１１およびパッケージング構造６１２は、パワーアンプ、パワーアンプモジュール、およびそれらが使用され得るワイヤレスデバイスの性能をさらに改善するために、本願明細書の他の有利な局面に従って実現され得る。
図５３は、いくつかの実施形態において、図５１のダイ６０６または図５２のモジュール６０９のようなコンポーネントが、本願明細書の有利な局面から利益を得ることがあり得る携帯電話、スマートフォン、または他のこのようなワイヤレスデバイスのようなワイヤレスデバイス６１３に含まれ得ることを示す。図５３では、パッケージＲＦモジュール６０９はワイヤレスデバイス６１３の部分であると示されており、このようなモジュールは、本願明細書に記載されるような１つ以上の特徴を有するＢｉＦＥＴおよび／またはＢｉＣＦＥＴ６０４を含むように示されている。いくつかの実施形態では、同様の機能を有するパッケージされていないダイも、同様の機能を達成するよう利用され得る。ワイヤレスデバイス６１３は、ＲＦＩＣ６１６およびアンテナ６１７のような他の一般的な部品を含むことが示される。ワイヤレスデバイス６１３はさらに、電池６１４のような電源を受けるように構成され得る。
本発明のさまざまな実施形態がこのセクションにおいて記載されたが、本発明の範囲内にあるであろうさらに多くの実施形態および実現例が可能であるということは当業者には明白であろう。たとえば、本願明細書における発明は、砒化ガリウム材料システムに限定されず、この開示の全体を通じて記載されるように、集積回路、パワーアンプ、パワーアンプモジュール、およびそれらが使用されるデバイスの性能をさらに改善するために、本発明の任意の他の数の関連する局面、所望の局面、または好適な局面と組み合わせられてもよい。
ＶＩＩＩ．半導体抵抗器を有するＲＦパワーアンプ
多くの状況において、パワーアンプ（ＰＡ）のような無線周波数（ＲＦ）デバイスのコストを低減することが望ましい。プロセスステップを取り除くことおよび／または余分な処理ステップを含んでいない「フリー」のデバイスを使用することは、このようなコスト削減がどのように達成され得るかについての例である。本願明細書に記載され、かつ、本願明細書の他の局面に関係付けられるこの開示の全体にわたって記載されるように、このような有利なコスト削減を半導体抵抗器が提供することができる。さらに本願明細書において記載されるように、他の利点も半導体抵抗器により実現され得る。たとえば、利用可能な抵抗値に依存して、抵抗器実装面積がより小さくなり得、これにより、ダイサイズの縮小を支援し得る。このようなダイサイズの低減によって、さらにコストを低減することができる。別の例では、いくつかの半導体抵抗器は、当該抵抗器を形成するのと同じ半導体材料の状態に敏感であり得る。上に示されるように、本発明のこれらの局面は、本願明細書の他の局面と組み合わされて、パワーアンプモジュール、およびそれらが使用されるデバイスの性能をさらに改善し得る。
ここで次に引き続き図５４を参照して、この発明のさらに別の局面に従った集積回路（ＩＣ）６１９を有する半導体ダイ６１８が図解的に示される。本願明細書のいくつかの実施形態では、このようなＩＣは、１つ以上の半導体抵抗器６２１を含み得る。このような半導体抵抗器の例は本願明細書において以下により詳細に記載される。
図５５は、半導体基板６３０（たとえば半絶縁ＧａＡｓ）に形成される層のスタックを有するＨＢＴ６２２の例を示す。例として本願明細書に記載されるように、異なる層のこのようなスタックは、半導体抵抗器として利用され得る。このような例はＨＢＴ構造の文脈において記載されるが、半導体抵抗器は他のタイプのスタックデバイスに関連付けられる層に基づいても形成され得るということが理解されるべきである。さらに、図５５に示される層材料の文脈において、層材料のさまざまな例が記載されるが、他の材料が利用され得ることが理解されるべきである。
図５５に示されるように、サブコレクタ層６２３（たとえばｎ＋ＧａＡｓ）が基板６３０の上に形成され得る。コレクタ層６２４（たとえばｎ−ＧａＡｓ）がサブコレクタ層６２３の上に形成され得る。ベース層６２５（たとえばｐ＋ＧａＡｓ）がコレクタ層６２４の上に形成され得る。エミッタ層６２６（たとえばｎ−ＩｎＧａＰ）がベース層６２５の上に形成され得る。エミッタキャップ層６２７（たとえばｎ−ＧａＡｓ）がエミッタ層６２６の上に形成され得る。底部コンタクト層６２８（たとえばｎ＋ＧａＡｓ）がエミッタキャップ層６２７の上に形成され得る。上部コンタクト層６２９（たとえばＩｎＧａＡｓ）が底部コンタクト層６２８の上に形成され得る。
図５５にさらに示されるように、コレクタコンタクト６３１がサブコレクタ層６２３上に形成され得る。ベースコンタクト６３２がベース層６２５上に形成され得る。エミッタコンタクト６３３が上部コンタクト層６２９上に形成され得る。
図５６Ａ〜図５６Ｇは、図５５の例示的なＨＢＴ６２２に関連付けられるさまざまな層を使用して形成され得る半導体抵抗器の例を示す。図５６Ａ−１〜図５６Ｇ−１はそれぞれ、図５６Ａ〜図５６Ｇの半導体抵抗器の電気的な概略図である。図５６Ａ〜図５６Ｇの半導体抵抗器の抵抗は、金属半導体界面の接触抵抗および１つ以上の半導体領域の抵抗に基づき得る。いくつかの実現例では、半導体抵抗器の抵抗は、金属半導体界面の接触抵抗および２つ以上の半導体領域の抵抗に基づき得る。
図５６Ａに示される例において、ダイ６１８上に形成される半導体抵抗器６２１は、ＨＢＴ６２２のサブコレクタ６２３を形成するステップの間に形成される分離された抵抗領
域６３４を含み得る。このような抵抗領域は、たとえばｎ＋ＧａＡｓから形成され得、分離機構６３８および６３９によってＨＢＴ６２２およびダイ６１８の他の部分から分離され得る。電気コンタクト６４０は、半導体抵抗器６２１が回路において利用され得るように抵抗領域６３４上に形成され得る。
本願明細書のいくつかの実現例では、抵抗領域６３４は、ＨＢＴ６２２の他の上層の形成の間、マスクされ得る。ＨＢＴ６２２が完成すると、抵抗領域６３４の上のマスクは取り除くことができる。その後、抵抗領域６３４のための電気コンタクト６４０が、他のコンタクト（たとえば６３１、６３２および６３３）の形成の間に形成され得る。
図５６Ａ−１は、図５６Ａの半導体抵抗器１０６の電気的な概略図である。図５６Ａ−１に示されるように、２つの電気コンタクト６４０同士の間の抵抗が、抵抗領域６３４の抵抗に直列の金属半導体界面ＲＣＡの接触抵抗と、金属半導体界面ＲＣＡの別の接触抵抗とによってモデル化され得る。金属半導体界面Ｒｃの接触抵抗は、ｅｘｐ（φＢｎ／ｓｑｒｔ（Ｎｄ））に比例し得、式中、φＢｎは（コンタクト金属の仕事関数に依存する）バリアの高さであり、Ｎｄはコンタクト金属に当接する半導体材料のドーピング濃度である。図５６Ａ−１〜図５６Ｇ−１における接触抵抗は、電気コンタクトに当接する半導体層が異なるドーピング濃度を有する場合、互いに異なる。図５６Ａ−１〜図５６Ｇ−１における異なる接触抵抗は、選択された抵抗値を有する半導体抵抗器６２１に寄与し得る。
図５６Ｂに示される例では、ダイ６１８上に形成される半導体抵抗器６２１は、ＨＢＴ６２２のコレクタ６２４を形成するステップの間に形成される分離された抵抗領域６４５を含み得る。分離された抵抗領域６４５は、示されるように抵抗領域６３４の上に形成され得る。このような抵抗領域６４５は、たとえばｎ−ＧａＡｓから形成され得、分離機構６３８および６３９によってＨＢＴ６２２およびダイ６１８の他の部分から分離され得る。電気コンタクト６４１は、半導体抵抗器６２１が回路において利用され得るように抵抗領域６４５上に形成され得る。
いくつかの実現例では、抵抗領域６４５は、ＨＢＴ６２２の他の上層の形成の間、マスクされ得る。ＨＢＴ６２２が完成すると、抵抗領域６４５の上のマスクは取り除くことができる。その後、抵抗領域６４５のための電気コンタクト６４１は、他のコンタクト（たとえば６３１、６３２および６３３）の形成の間に形成され得る。
図５６Ｂ−１は、図５６Ｂの半導体抵抗器６２１の電気的な概略図である。図５６Ｂ−１の概略図は、図５６Ａ−１の概略図とは異なる接触抵抗値を有する。さらに、図５６Ｂ−１の概略図は、抵抗領域６３４の抵抗と並列の抵抗領域６４５の抵抗も含む。図５６ＢＢ−２に示されるように、２つの電気コンタクト６４１同士の間の抵抗は、抵抗領域６１２および抵抗領域６１４の並列抵抗と直列であり、かつ、さらに金属半導体界面ＲＣＢの別の接触抵抗と直列である金属半導体界面ＲＣ Ｂの接触抵抗によってモデル化され得る。
図５６Ｃに示される例では、ダイ６１８上に形成される半導体抵抗器６２１は、ＨＢＴ６２２のベース６２５を形成するステップの間に形成される付加的な分離された抵抗領域６５０を含み得る。このような抵抗領域は、たとえばｐ＋ＧａＡｓから形成され得、分離機構６３８および６３９によってＨＢＴ６２２およびダイ６１８の他の部分から分離され得る。電気コンタクト６４２は、半導体抵抗器６２１が回路において利用され得るように抵抗領域６５０上に形成され得る。
いくつかの実現例では、抵抗領域６５０は、ＨＢＴ６２２の他の上層の形成の間、マスクされ得る。ＨＢＴ６２２が完成すると、抵抗領域６５０の上のマスクは取り除くことができる。その後、抵抗領域６５０のための電気コンタクト６４２は、他のコンタクト（た
とえば６３１、６３２および６３３）の形成の間に形成され得る。
図５６Ｃ−１は、図５６Ｃの半導体抵抗器６２１の電気的な概略図である。図５６Ｃ−１の概略図は、図５６Ａ−１および図５６Ｂ−１の概略図とは異なる接触抵抗値を有する。図５６Ｃ−１の概略図は、抵抗領域６４５と抵抗領域６５０との間のＰＮ接合にダイオードを含む。これらのダイオードのうちの１つには、逆バイアスがかけられるべきである。したがって、抵抗領域６３４および６４５の抵抗は、電気コンタクト６４２間の抵抗に有意に寄与するべきではない。したがって、電気コンタクト６４２同士の間の抵抗は、抵抗領域６５０の抵抗に直列であり、かつ、さらに金属半導体界面ＲＣＣの別の接触抵抗に直列である金属半導体界面ＲＣＣの接触抵抗によって近似され得る。
図５６Ｄに示される例では、ダイ６１８上に形成される半導体抵抗器６２１は、ＨＢＴ６２２のエミッタ６２６を形成するステップの間に形成される分離された抵抗領域６５５を含み得る。このような抵抗領域は、たとえばｎ−ＩｎＧａＰから形成され得、示されるようにＨＢＴ６２２およびダイ６１８の他の部分から分離され得る。電気コンタクト６４３は、半導体抵抗器６２１が回路において利用され得るように抵抗領域６５５上に形成され得る。
いくつかの実現例では、抵抗領域６５５は、ＨＢＴ６２２の他の上層の形成の間、マスクされ得る。ＨＢＴ６２２が完成すると、抵抗領域６５５の上のマスクは取り除くことができる。その後、抵抗領域６５５のための電気コンタクト６４３は、他のコンタクト（たとえば６３１、６３２および６３３）の形成の間に形成され得る。
図５６Ｄ−１は、図５６Ｄの半導体抵抗器６２１の電気的な概略図である。図５６Ｄ−１の概略図は、抵抗領域６５０と抵抗領域６５５との間のＰＮ接合にダイオードを含む。これらのダイオードのうちの１つには、逆バイアスがかけられるべきである。したがって、抵抗領域６３４、６４５および６５０の抵抗は、電気コンタクト６４３間の抵抗に有意に寄与するべきではない。したがって、電気コンタクト６４３同士の間の抵抗は、抵抗領域６５５の抵抗と直列の金属半導体界面ＲＣＤの接触抵抗と、金属半導体界面ＲＣＤの別の接触抵抗とによって近似され得る。
図５６Ｅに示される例では、ダイ６１８上に形成される半導体抵抗器６２１は、ＨＢＴ６２２のエミッタキャップ６２７を形成するステップの間に形成される付加的な分離された抵抗領域６３５を含み得る。そのような抵抗領域は、たとえばｎ−ＧａＡｓから形成され得、示されるようにＨＢＴ６２２およびダイ６１８の他の部分から分離され得る。電気コンタクト６４４は、半導体抵抗器６２１が回路において利用され得るように抵抗領域６３５上に形成され得る。
いくつかの実現例では、抵抗領域６３５は、ＨＢＴ６２２の他の上層の形成の間、マスクされ得る。ＨＢＴ６２２が完成すると、抵抗領域６３５の上のマスクは取り除くことができる。その後、抵抗領域６３５のための電気コンタクト６４４は、たとえばコンタクト６３１、６３２および６３３といった他のコンタクトの形成の間に形成され得る。
図５６Ｅ−１は、図５６Ｅの半導体抵抗器６２１の電気的な概略図である。図５６Ｅ−１の概略図は、抵抗領域６３５の抵抗が抵抗領域６５５の抵抗と並列に含まれることと、金属半導体界面の接触抵抗が異なるということとを除いて、図５６Ｅ−１の概略図に類似している。電気コンタクト６４４同士の間の抵抗は、抵抗領域６５５および６３５の並列抵抗と直列であり、かつ、さらに金属半導体界面ＲＣ Ｅの別の接触抵抗と直列である金属半導体界面ＲＣ Ｅの接触抵抗によって近似され得る。
図５６Ｆにおいて次に示される本願明細書の例において、ダイ６１８上に形成される半導体抵抗器６２１は、ＨＢＴ６２２の底部コンタクト層６２８を形成するステップの間に形成される分離された抵抗領域６３６を含み得る。このような抵抗領域は、たとえばｎ＋ＧａＡｓから形成され得、示されるようにＨＢＴ６２２およびダイ６１８の他の部分から分離され得る。電気コンタクト６４６は、半導体抵抗器６２１が回路において利用され得るように抵抗領域６３６上に形成され得る。
本願明細書のいくつかの実現例では、抵抗領域６３６は、ＨＢＴ６２２の他の上層の形成の間、マスクされ得る。ＨＢＴ６２２が完成すると、抵抗領域６３６の上のマスクは取り除くことができる。その後、抵抗領域６３６のための電気コンタクト６４６は、コンタクト６３１、６３２および６３３といった他のコンタクトの形成の間に形成され得る。
図５６Ｆ−１は、図５６Ｆの半導体抵抗器６２１の電気的な概略図である。図５６Ｆ−１の概略図は、抵抗領域６３６の抵抗が抵抗領域６５５および６３５の抵抗と並列に含まれることと、金属半導体界面の接触抵抗が異なるということとを除いて、図５６Ｅ−１の概略図に類似している。コンタクト６４６間の抵抗は、抵抗領域６５５、６３５および６３６の並列抵抗に直列であり、かつ、さらに金属半導体界面ＲＣ Ｆの別の接触抵抗に直列である金属半導体界面ＲＣ Ｆの接触抵抗によって近似され得る。
図５６Ｇに示される例では、ダイ６１８上に形成される半導体抵抗器６２１は、ＨＢＴ６２２の上部コンタクト層６２９を形成するステップの間に形成される分離された抵抗領域６３７を含み得る。このような抵抗領域は、たとえばｎ−ＩｎＧａＡｓから形成され得、示されるようにＨＢＴ６２２およびダイ６１８の他の部分から分離され得る。電気コンタクト６４７は、半導体抵抗器６２１が回路において利用され得るように抵抗領域６３７上に形成され得る。
いくつかの実現例では、抵抗領域６３７は、ＨＢＴ６２２の任意の他の上層の形成の間、マスクされ得る。ＨＢＴ６２２が完成すると、抵抗領域６３７の上のマスクは取り除くことができる。その後、抵抗領域６３７のための電気コンタクト６４７は、コンタクト６３１、６３２および６３３といった他のコンタクトの形成の間に形成され得る。
図５６Ｇ−１は、図５６Ｇの半導体抵抗器６２１の電気的な概略図である。図５６Ｇ−１の概略図は、金属半導体界面の接触抵抗が異なることと、抵抗領域６３７の抵抗が抵抗領域６５５、６３５および６３６の抵抗に並列に含まれることとを除いて、図５６Ｆ−１の概略図に類似している。電気コンタクト６４７同士の間の抵抗は、抵抗領域６５５、６３５、６３６および６３７の並列抵抗に直列であり、かつ、さらに金属半導体界面ＲＣ Ｇの別の接触抵抗に直列である金属半導体界面ＲＣ Ｇの接触抵抗によって近似され得る。
図５６Ａ〜図５６Ｇの例示的な構成において、抵抗器６２１の上部層の抵抗領域は、ＨＢＴ６２２スタックにおける対応する層を示し得る。したがって、たとえば、抵抗領域６４５はコレクタ６２４に対応する。同様に、抵抗領域６５０はベース６２５に対応する。抵抗器６２１における１つ以上の抵抗領域の抵抗は、抵抗器６２１の合計の抵抗に寄与し得る。いくつかの場合では、抵抗器６２１における２つ以上の抵抗領域の抵抗は、抵抗器６２１の合計の抵抗に寄与し得る。上で論じたように、いくつかの実現例では、下層は、半導体抵抗器６２１の抵抗に対して、電気コンタクトを含む１つ以上の上層からの寄与と比較すると、相対的に小さな寄与を有し得る。いくつかの場合では、抵抗器６２１の上部層の抵抗は、ＨＢＴ６２２の対応する層の特性の測定値に相関し得る。
図５６Ａ〜図５６Ｇの例示的な構成は、スタックデバイスにおける層のいくつかまたはすべてのうち選択されたものが半導体抵抗器を形成するために利用され得ることを示す。
このような概念は、図５７Ａにおいて概略的に示されており、図５７Ａでは、ダイ６１８が、複数の層を有するスタックデバイスを含むよう示される。このような複数の層の中には、選択された層６５１が存在し、その上（集合的に６５２として示される）および／またはその下に集合的に６４９として示される付加的な層が存在し得る。選択された層６５１に対応する抵抗領域６５４を形成するために、層６５３または６５３として集合的に示される層はそれぞれ、対応する下部分６４９の形成の間に形成され得る。その後、所望の抵抗領域６５４は、選択された層６５１の形成の間に形成され得る。スタック６４８の上部分６５２が形成される必要がある場合、抵抗領域６５４はそのような形成ステップの間にマスクされ得る。このようなステップが完了すると、当該マスクは電気コンタクト６５６の形成を可能にするよう取り除かれ得る。その後、コンタクト６５６を有する、結果得られた抵抗領域６５４は、半導体抵抗器６２１を形成する。
いくつかの実施形態では、抵抗領域６５４は、図５７Ａおよび図５７Ｂに示されるように、スタック６４８の選択された層６５１の厚さと実質的に同じである厚さ「ｔ」と、横方向の寸法「ｄ１」および「ｄ２」とを有し得る。このような寸法は、抵抗器６２１の所望の抵抗および実装面積サイズのような特徴を与えるよう選択され得る。
図５７Ｃは、図５７Ａおよび図５７Ｂを参照して記載された半導体抵抗器６２１が、抵抗「Ｒ」を有する抵抗器として概略的に示され得ることを示す。異なる用途においてこのような抵抗器がどのように利用され得るかについての例が本願明細書においてより詳細に記載される。
図５８は、いくつかの実施形態において、ダイ上に形成されるとともに本願明細書において記載される１つ以上の特徴を有する半導体抵抗器６２１が、同じダイ上にあるトランジスタ６４８（たとえばＨＢＴ）のようなスタックデバイスに結合され得るということを示す。図５９Ａ、図５９Ｂおよび図５９Ｃは、図５８の構成の異なる例示的な実施形態を示す。示される例では、半導体抵抗器６２１は、ＨＢＴ６４８（図５９Ａ）のベースと、（図５９Ｂの例示的なＮＰＮ構成の文脈における）ＨＢＴ６４８のエミッタと、ＨＢＴ６４８（図５９Ｃ）のコレクタとについて、安定抵抗を提供するよう示される。半導体の安定化に関するさらなる詳細は、「半導体安定化を伴うＨＢＴ（HBT WITH SEMICONDUCTOR BALLASTING）」という名称を有し、明示的に本願明細書において全文参照により援用され
、かつ、本願の明細書の部分と考えられるべき米国特許番号第５，３７８，９２２号において発見され得る。
いくつかの実施形態では、本願明細書に記載されるような１つ以上の特徴を有する抵抗器６２１は、安定化以外の目的のためにトランジスタ６４８に結合され得る。いくつかの実施形態では、このような抵抗器は、トランジスタを有する回路において利用され得るが、必ずしもトランジスタに直接的に結合されない。
いくつかの実施形態では、本願明細書に記載される１つ以上の特徴を有する抵抗器は、ダイ上で実現され、当該ダイの外部に位置する別の回路に接続され得る。たとえば、図６０は、半導体抵抗器６２１がダイ６１８上に形成される例を示す。抵抗器６２１の、参照番号が６５７である１つの端子が、ダイ６１８の外部の位置への電気的接続のために構成されることを示されており、他の端子６５８はダイ６１８内に存在することが示されている。ダイ６１８は、１つ以上のトランジスタ６４８を有する集積回路（たとえばパワーアンプ回路）を含み得、このような回路は、たとえば端子６５９を通じて外部回路から制御され得る。ダイ６１８の外部に位置するバイアス回路が、このような外部回路であり得る。このようなバイアス回路は、抵抗器６２１から得られるパラメータに基づくトランジスタの動作を可能にするよう、抵抗器６２１およびトランジスタ６４８に接続され得る。抵抗器６２１は、トランジスタ６４８の層と実質的に同じ材料から形成され得るので、抵抗
器６２１に関連付けられるこのようなパラメータは、トランジスタ６４８および抵抗器の両方に共通の状態に追随し得る。このような状態の追跡およびその用途の例は、上記セクションＶＩに存在する。
上で示されるように、本願明細書に記載される１つ以上の特徴を有する半導体抵抗器の作製は、所与のダイ上でのスタック構造の作製と比較すると、付加的な処理ステップなしで、または、プロセスステップのほんのわずかな修正で、達成され得る。本願明細書においてさまざまな例がＨＢＴの文脈において記載されるが、同様の抵抗器構造および作製方法が他の構成に適用可能であるということが理解されるべきである。たとえば、付加的な層が、ＨＢＴおよび１つ以上の他のトランジスタ構造を含むデバイスを作製するために形成され得る。このようなデバイスの例は、本願明細書の概要のセクションにおいて上で引用された米国特許番号第６，９０６，３５９号およびＰＣＴ公開番号ＷＯ２０１２／０６１６３２号を含むが、これに限定されない。
上で論じたように、本開示の１つ以上の特徴は、ＩＩＩ−Ｖ族半導体ダイにおいて実現され得る。いくつかの実施形態では、このようなＩＩＩ−Ｖ族半導体ダイは、ＧａＡｓベースのダイを含み得る。このようなＧａＡｓベースのダイ上に形成されるトランジスタおよび／または他のスタック構造は、ＨＢＴを含んでもよく、含まなくてもよい。
以前に上で示されたように、多くの有利な特徴が半導体抵抗器によって提供され得る。他の利点はたとえば、抵抗器層に関連付けられる材料を選択することにより、異なる抵抗の温度係数（temperature coefficient of resistance（ＴＣＲ））値が提供される望ま
しい特徴を含み得る。別の例において、抵抗器のサイズは、可能な抵抗値のこのような範囲（たとえば約８オーム／ｓｑ（たとえばサブコレクタ）から約１，０００オーム／ｓｑ（たとえば、注入されたベース層）のシート抵抗）により、望ましい態様で最適化または構成され得る。さらに別の例では、どの抵抗器が選択されるかに依存して、（たとえば、デバイス上の第３の端子にバイアスがどのようにかけられるかを修正することにより）抵抗器のＲＦロールオフが選択および／または調整され得る。
いくつかの実施形態において、このセクションで記載される１つ以上の特徴を有するダイは、本願の図４１Ａおよび図４１Ｂに関してセクションＶＩにおいて上で議論されたパッケージモジュール４３６のようなパッケージモジュールにおいて実現され得る。上で論じたように、図４１Ａおよび図４１Ｂのモジュール４３６は、パッケージング基板４３７を含むよう示される。このようなパッケージング基板は、複数のコンポーネントを受け取るように構成され得、たとえばラミネート基板を含み得る。パッケージング基板４３７上に実装されるコンポーネントは、１つ以上の半導体ダイを含み得る。示される例において、ＰＡダイ４１６は、このセクションで議論されるＨＢＴ ＰＡダイ６１８として実現されてもよく、モジュール４３６は同様に、パッケージング基板４３７上に実装されると示されるシリコンバイアスダイ４１７を含んでもよい。図４１Ａおよび図４１Ｂの例示的なモジュール４３６において実現されるＰＡダイ６１８は、このセクションにおいて記載されるように、トランジスタ６４８および半導体抵抗器６２１を含み得、バイアスダイ４１７は、ＰＡダイ６１８に制御信号を提供するように構成される回路を含み得る。この実施形態において、ダイ６１８および４１７は、接続ワイヤーボンド４４３のような接続を介して、モジュールの他の部分および互いに電気的に接続され得る。このような接続ワイヤーボンドは、ダイ上に形成されたコンタクトパッド４４１と、パッケージング基板４３７上に形成されたコンタクトパッド４３８との間に形成され得る。いくつかの実施形態では、１つ以上の表面実装デバイス（surface mounted device（ＳＭＤ））４４２は、本発明のこれらの局面および特徴により実現されるように、モジュール４３６のさまざまな機能を促進するためにパッケージング基板４３７に実装され得る。
いくつかの実施形態において、シールディングワイヤーボンド４４４のようなＲＦシールディング機能は、電流ダイＨＢＴ６１８、ダイ４１７および／またはＳＭＤ４４２といった１つ以上のコンポーネントのＲＦシールディングを促進するために提供され得る。この開示の文脈で議論されるこのようなＲＦシールディングは、このようなコンポーネントとモジュール４３６の外側のエリアとの間で、ＲＦ信号またはノイズの通過を抑制し得る。シールディングワイヤーボンド４４４の実現例において、このようなワイヤーボンドは、シールディングワイヤーボンド４４４が一般に所望のエリアの周りに（たとえばモジュール４３６の周辺部の近傍に）周辺部を形成するように、コンタクトパッド４３９上に形成され得る。このようなシールディングワイヤーボンドの寸法およびスペーシングは、所望のＲＦシールディング特性を提供するよう選択され得る。
いくつかの実施形態では、３次元のＲＦシールド構造が以下のように提供され得る。図４１Ｂに示されるように、シールディングワイヤーボンド４４４は、パッケージング基板４３７の表面の下に存在する接地平面４４０に電気的に接続され得る。シールディングワイヤーボンド４４４と接地平面４４０との間のこのような接続は、コンタクトパッド４３９と、たとえば基板４３７に形成されたビアといった接続機構４５０とによって促進され得る。シールディングワイヤーボンド４４４の上には、導電層（たとえば導電ペイント層）４４５が、シールディングワイヤーボンド４４４の上部分に電気的に接続されるように設けられ得る。したがって、導電層４４５、シールディングワイヤーボンド４４４および接地平面４４０は、３次元ＲＦシールド構造を形成し得る。
本願明細書のいくつかの実施形態において、パッケージング基板４３７と導電層４４５との間のスペースは、上で議論したオーバーモールド構造４４６で充填され得る。このようなオーバーモールド構造は、外部要素からのコンポーネントおよびワイヤーボンドの保護と、パッケージモジュール４３６のより容易な取り扱いとを含む多くの望ましい機能を提供し得る。
本発明の局面に従ったこれらのＲＦシールディングおよびオーバーモールド構造の付加的な局面は、本願明細書においてセクションＸＩＩおよびＸＩＩＩにさらに詳細に以下に提示される。
本願明細書のいくつかの実現例では、本願明細書において記載される抵抗器機構の１つ以上を有するデバイスおよび／または回路は、ワイヤレスデバイスのようなＲＦデバイスに含まれ得る。そのようなデバイスおよび／または回路は、直接的にワイヤレスデバイスにおいて、本願明細書において記載されるようなモジュールの形で、またはそれらの何らかの組合せで実現され得る。いくつかの実施形態において、このようなワイヤレスデバイスは、たとえば、携帯電話、スマートフォン、電話機能を有するまたは有さないハンドヘルドワイヤレスデバイス、ワイヤレスタブレット、および現在既知であるかまたは今後達成されるこのような同様のデバイスを含み得る。
ここで図４２を再び参照して、そこに記載されたＰＡモジュール４３６は、このセクションで議論されるＰＡダイ６１８で有利に実現され得る。そのようなモジュールはさらに、本願明細書において前述のようにバイアスダイ４１７を含み得る。いくつかの実施形態では、このようなＰＡモジュールはたとえば、ワイヤレスデバイス４４７のマルチバンド動作をさらに良好に促進し得る。
上述したように、モジュール４３６におけるＰＡは、増幅および送信されるＲＦ信号を生成するとともに受取られた信号を処理するよう公知の態様で構成および操作され得るトランシーバ４５４からそれぞれのＲＦ信号を受け取り得る。トランシーバ４５４は、ユーザに好適なデータおよび／または音声信号とトランシーバ４５４に好適なＲＦ信号との間
の変換を提供するように構成されるベースバンドサブシステム４５３と連携動作するように示される。トランシーバ４５４はさらに、ワイヤレスデバイスの動作のための電力を管理するように構成される電力管理コンポーネント４５１に接続されることが示される。このような電力管理はさらに、ベースバンドサブシステム４５３およびモジュール４３６の動作を制御し得る。
ベースバンドサブシステム４５３は、音声および／またはデータのさまざまな入力および出力がユーザに提供されることおよびユーザから受け取られることを促進するよう、ユーザインターフェイス４４８に接続されることが示される。ベースバンドサブシステム４５３はさらにメモリ６４９に接続され得、メモリ６４９は、ワイヤレスデバイスの動作を促進し、ならびに／または、ユーザのために情報の格納を提供するようデータおよび／もしくは指示を格納するように構成される。
例示的なワイヤレスデバイス４４７では、モジュール４３６のＰＡの出力は、整合ネットワークによって整合され得、それらのそれぞれのデュプレクサ４５６および帯域選択スイッチ４５７を介してアンテナ４５８にルーティングされ得る。いくつかの実施形態において、各デュプレクサは、送信動作および受信動作が共通のアンテナ（たとえば４５８）を使用して同時に行なわれることを可能にする。図４２では、受取られた信号は、たとえば低ノイズアンプ（low-noise amplifier（ＬＮＡ））を含み得る「Ｒｘ」パス（図示せ
ず）にルーティングされることが示される。
多くの他のワイヤレスデバイス構成は、本願明細書において記載される１つ以上の特徴を利用し得る。たとえば、ワイヤレスデバイスはマルチバンドデバイスである必要はない。別の例では、ワイヤレスデバイスは、ダイバーシティアンテナのような付加的なアンテナと、Ｗｉ−Ｆｉ（登録商標）、ブルートゥース（登録商標）およびＧＰＳのような付加的な接続機能とを含み得る。任意のこのようなワイヤレスデバイスは、このセクションにおいて開示された抵抗器アセンブリのうちのいずれかを有利に集積して、任意のＰＡ、ＰＡモジュールまたはそれらを使用するワイヤレスデバイスが利益、利点、およびそれらに関連付けられる性能の改善を享受し得るようにしてもよい。
このセクションにおいて本発明のさまざまな実施形態および関連する特徴、局面、ならびに特性が記載されているが、本発明の範囲内であるさらに多くの実施形態および実現例が可能であるということは当業者には明白であろう。たとえば、本願明細書における発明は、記載された材料またはシステムに限定されず、集積回路、パワーアンプ、パワーアンプモジュール、およびそれらが使用されるデバイスの性能をさらに改善するために、この開示の全体にわたって記載される本発明の任意の他の数の関連する局面、所望の局面、または好適な局面と組み合わせて、個々に、または、別の態様では組み合わされ、集積され、組み立てられ、もしくは一緒に連結されてもよい。
ＩＸ．信号パス終端
本開示のこのセクションは、負荷線と分離している高調波終端回路に関する。一実施形態では、負荷線は、パワーアンプ出力の基本周波数にてパワーアンプ出力でのインピーダンスを整合するように構成されており、高調波終端回路は、パワーアンプ出力の高調波周波数に対応する位相で終端するように構成される。ある実施形態に従うと、負荷線および高調波終端回路は、パワーアンプダイの異なる出力ピンを介してパワーアンプダイの外部のパワーアンプ出力に電気的に結合され得る。これに加えてさらに、本願明細書の技術における当業者であれば、パワーアンプモジュールおよびそれらが使用されるデバイスの性能をより良好に改善するために、本発明のこれらの局面は本願明細書の他の局面と組み合されてもよいということが容易に理解されるはずである。
一般に記載されるように、本開示の局面は、終端回路のような信号の反射を防止するように構成される回路に関する。より具体的には、本願明細書における開示の局面は、信号の異なる周波数成分の電力の部分が反射されるのを防止するように構成される別個の終端回路に関する。本願明細書において記載されるシステム、装置、および方法を使用して、パワーアンプを含むシステムおよび／または無線周波数（ＲＦ）信号を送信するように構成されるシステムのような電子システムは、より効率的に動作し、および／または、消費する電力がより少なくなり得る。たとえば、より少ないエネルギーがＲＦ信号の高調波周波数に変換され得、および／または、ＲＦ信号の高調波周波数成分からのエネルギーがＲＦ信号の基本周波数のエネルギーに変換され得る。本願明細書において記載される１つ以上の特徴に従って、直流（ＤＣ）エネルギーはより効率的にＲＦエネルギーに変換され得る。
上で論じたように、相手先商標製造会社（ＯＥＭ）のような顧客はしばしば、高いＰＡＥおよび高いリニアリティを所望する。パワーアンプの出力での負荷線は、ＰＡＥおよびリニアリティに影響を与え得る。出力パワーアンプでの負荷線は、リニアリティおよび／またはＰＡＥを増加および／または最適化するように構成され得る。これは、基本周波数成分を整合すること、および／または、パワーアンプ出力の１つ以上の高調波周波数成分を終端することを含み得る。このような負荷線は、終端回路によって実現され得る。
パワーアンプ出力は、基本周波数成分および１つ以上の高調波周波数成分を含み得る。同様に、パワーアンプまたはパワーアンプ段への入力は、基本周波数成分および１つ以上の高調波周波数成分を含み得る。いくつかの従来のパワーアンプシステムは、ノードでの信号の基本周波数のインピーダンスを整合するとともにノードでの信号の高調波周波数に対応する位相で終端するように、単一の終端回路（たとえば負荷線）を含んでいた。しかしながら、ＰＡＥおよびリニアリティの両方を最適化する態様で、増幅されたパワーアンプ出力信号の基本周波数のインピーダンスを整合することと、増幅されたパワーアンプ出力信号の高調波周波数の位相で終端することとの両方を行うよう単一の終端回路を調節するのは難しくあり得る。結果として、ＰＡＥは、増幅されたパワーアンプ出力の基本周波数のインピーダンスを整合することを最適化すること、または、増幅されたパワーアンプ出力を高調波周波数の位相で終端することのいずれかにより減少し得る。
このセクションにおいて記載されるように、電子システムは、パワーアンプ出力またはパワーアンプ段への入力のような信号パスのノードに各々が結合される２つ以上の別個の終端回路を含み得る。第１の終端回路は、ノードでの信号の基本周波数のインピーダンスを整合するように構成され得る。いくつかの実現例では、第１の終端回路は基本負荷線に含まれ得る。第１の終端回路と分離している第２の終端回路は、ノードでの信号の高調波周波数に対応する位相で終端するように構成され得る。第１の終端回路および第２の終端回路の回路要素は、パワーアンプシステムにおいてＰＡＥおよびリニアリティを改善するように選択され得る。
本願明細書のいくつかの実現例では、第１の終端回路および／または第２の終端回路の少なくとも一部は、パワーアンプダイのパワーアンプ出力のようなダイの出力ノードを駆動する回路要素を含むダイの外部で実施され得る。たとえば、第１の終端回路は、パッケージング基板に結合されるパワーアンプダイの１つ以上のピンに電気的に接続されるワイヤーボンドのような１つ以上の配線と、パワーアンプダイと分離するとともにパッケージング基板に結合される１つ以上のキャパシタとを含み得る。代替的または付加的には、第２の終端回路は、パワーアンプダイの１つ以上のピンに電気的に接続されるワイヤーボンドのような１つ以上の配線と、パッケージング基板に結合される１つ以上の他のキャパシタとを含み得る。複数の配線が終端回路に含まれている場合、当該配線は、互いに並列に結合され得る。第１および第２の終端回路の少なくとも１つにおいて、１つ以上のワイヤ
ーボンドが誘導性回路要素として機能し得、パッケージング基板に結合される１つ以上のキャパシタと直列に結合され得る。
ダイの外部では、第１の終端回路および第２の終端回路は、ダイの出力ノードへの異なる電気的接続を有し得る。ある実現例では、ダイの第１の出力ピンは第１のワイヤーボンドによって第１の終端回路に結合され得、ダイの第２の出力ピンは第２のワイヤーボンドによって第２の終端回路に結合され得る。これらの実現例のうちのいくつかにおいて、第１の数のワイヤーボンドは、ダイのピンに第１の終端回路を結合し得、第２の数のワイヤーボンドは、ダイのピンに第２の終端回路を結合し得、第１の数は第２の数と異なる。多くの他の実現例に従うと、ダイの第１の出力ピンは、第１のバンプによって第１の終端回路に結合され得、ダイの第２の出力ピンは、第２のバンプによって第２の終端回路に結合され得る。これらの実現例のうちのいくつかにおいて、第１の数のバンプは、ダイのピンに第１の終端回路を結合し得、第２の数のバンプは、ダイのピンに第２の終端回路を結合し得、第１の数は第２の数と異なる。
第１の終端回路および第２の終端回路は、ダイの外部の異なる信号パスを含み得る。たとえば、第１の終端回路終端回路は、パッケージング基板上に実現される第１のトレースを含み得、第２の終端回路は、基板上に第２のトレースを含み得る。第１のトレースおよび第２のトレースは、基板上の別個の信号パスの部分であり得る。たとえば、いくつかの実現例では、第１のトレースはＲＦ信号パスの部分であり得、第２のトレースはＤＣ信号パスの部分であり得る。第１のトレースおよび第２のトレースは、ダイの外部で互いに電気的に絶縁され得る。
代替的または付加的には、ダイ内において、出力ノードは、出力がダイ上の別個の信号パスへ提供されるように、分岐した導電機構に電気的に結合され得る。別個の信号パスは、第１の終端回路に含まれる第１のパスと、第２の終端回路に含まれる第２のパスとを含み得る。これにより、ダイの設計の間、第１の終端回路および第２の終端回路は、ダイ内において別々に調整可能であり得る。たとえば、ダイにおける第１の信号パスは、ダイの第１の出力ピンへと至り得、第２の信号パスは、第２の出力ピンに到る前に、ダイ上に実現されるキャパシタを含み得る。一実施形態において、パワーアンプの出力段のコレクタは、ダイの導電機構によって、第１の終端回路および第２の終端回路の両方に直接的に電気的に結合され得る。
２つ以上の別個の終端回路を使用することによって、各終端回路は、所望の周波数での信号の反射を防止するよう調整され得る。たとえば、各終端回路のインダクタンスおよび／またはキャパシタンスは、各終端回路が信号の所望の周波数成分の反射を防止するように選択され得る。
このセクションに記載される、信号パス終端のための方法、システム、および装置は、たとえば、以下の有利な特徴の１つ以上を達成可能であり得る。有利なことに、信号の２つ以上の別個の周波数成分の反射を防止するように構成される別個の終端回路によって、ＰＡＥ、パワーアンプのリニアリティ、およびベースバンド性能（たとえば、より広い周波数応答および／またはより大きな帯域幅）の１つ以上が増加し得る。いくつかの実現例では、パワーアンプのＰＡＥおよびリニアリティの両方が増加され得る。更に、パワーアンプの性能指数（Fig. of merit（ＦＯＭ））も増加され得る。さらに、電池寿命が延長
し得、放散される熱量が低減され得、別個の終端回路が反射を防止している信号の信号品質が増加され得、またはその任意の組合せがあり得る。このセクションに記載される、信号パス終端のための方法、システム、および装置は、この開示の全体にわたって開示されるこの発明の他の局面と組み合わされると、さらに別の利点および改善が達成され得る。
Ａ．ワイヤレスデバイス
ここで図６１Ａを参照して、概略的なブロック図において、本発明の特徴を有利に含むよう実現され得るワイヤレスデバイス６６１が示される。本願明細書において記載される信号の２つ以上の周波数成分の反射を防止するためのシステム、方法、装置、およびシステムのいずれも、ワイヤレスデバイスまたはモバイルデバイスのようなさまざまな電子デバイスにおいて実現され得る。ワイヤレスデバイス６６１の例は、携帯電話（たとえばスマートフォン）と、ラップトップと、タブレットコンピュータと、携帯情報端末（ＰＤＡ）と、電子ブックリーダと、ポータブルデジタルメディアプレーヤと、現在既知または将来達成されるその他のこのようなデバイスとを含むがこれらに限定されない。たとえばワイヤレスデバイス６６１は、たとえば、グローバルシステム・フォー・モバイル（ＧＳＭ）、符号分割多重アクセス（ＣＤＭＡ）、３Ｇ、４Ｇ、ロングタームエボリューション（ＬＴＥ）など、またはそれらの任意の組み合わせを使用して通信するように構成されるマルチバンド／マルチモード携帯電話のようなマルチバンドおよび／またはマルチモードデバイスであり得る。
ある実施形態では、ワイヤレスデバイス６６１は、ＲＦフロントエンド６６２、トランシーバコンポーネント６６３、アンテナ６６４、パワーアンプ６６５、制御コンポーネント６６６、コンピュータ読取可能媒体６６７、プロセッサ６６８、電池６６９、および供給制御ブロック６７０、またはそれらの任意の組合せを含み得る。
トランシーバコンポーネント６６３は、アンテナ６６４を介する送信のためのＲＦ信号を生成し得る。更に、トランシーバコンポーネント６６３は、アンテナ６６４から入って来るＲＦ信号を受け取り得る。
ＲＦ信号の送信および受信に関連付けられるさまざまな機能は、トランシーバ６６３として図６１Ａにおいて集合的に表わされる１つ以上のコンポーネントによって達成され得るということが理解されるべきである。たとえば、送信機能および受信機能の両方を提供するために、単一のコンポーネントが構成され得る。別の例では、送信機能および受信機能は、別個のコンポーネントによって提供され得る。
さらに同様に、ＲＦ信号の送信および受信に関連付けられるさまざまなアンテナ機能は、アンテナ６６４として図６１Ａにおいて集合的に表わされる１つ以上のコンポーネントによって達成され得るということも理解されるべきである。たとえば、送信機能および受信機能の両方を提供するために、単一のアンテナが構成され得る。別の例では、送信機能および受信機能は、別個のアンテナによって提供され得る。さらに別の例では、ワイヤレスデバイス６６１に関連付けられる異なる帯域は、異なるアンテナによって提供され得る。
図６１Ａに示されるように、トランシーバ６６３からの１つ以上の出力信号が、１つ以上の送信パスを介して、ＲＦフロントエンド６６２を経由してアンテナ６６４に提供されることが示されている。示される例において、異なる送信パスは、異なる帯域および／または異なる電力出力に関連付けられる出力パスを示し得る。たとえば、示された２つの例示的なパワーアンプ６６５は、異なる電力出力構成（たとえば低電力出力および高電力出力）に関連付けられる増幅、および／または、異なる帯域に関連付けられる増幅を示し得る。いくつかの実現例では、１つ以上の終端回路が送信パスの１つ以上に含まれ得る。
図６１Ａでは、アンテナ６６４からの１つ以上の検出された信号が、１つ以上の受信パスを介してトランシーバ６６３に提供されることが示されている。示される例において、異なる受信パスは、異なる帯域に関連付けられるパスを示し得る。たとえば、示される４つの例示的なパスは、いくつかのワイヤレスデバイスに提供されているクワッドバンド性
能を示し得る。
受信パスと送信パスとの間のスイッチングを促進するために、ＲＦフロントエンド６６２は、選択された送信パスまたは受信パスにアンテナ６６４を電気的に接続するように構成され得る。したがって、ＲＦフロントエンド６６２は、ワイヤレスデバイス６６１の動作に関連付けられる多くのスイッチング機能を提供し得る。ある実施形態では、ＲＦフロントエンド６６２は、たとえば、異なる帯域間のスイッチング、異なる電力モード間のスイッチング、送信モードと受信モードとの間のスイッチング、またはその何らかの組合せに関連付けられる機能を提供するように構成される多くのスイッチを含み得る。ＲＦフロントエンド６６２はさらに、信号のフィルタリングを含む付加的な機能を提供するように構成され得る。たとえば、ＲＦフロントエンド６６２は、１つ以上のデュプレクサを含み得る。さらに、いくつかの実現例では、ＲＦフロントエンド６６２は、信号の周波数成分の反射を防止するように構成される１つ以上の終端回路を含み得る。
ワイヤレスデバイス６６１は１つ以上のパワーアンプ６６５を含み得る。ＲＦパワーアンプは、相対的に低い電力を有するＲＦ信号の電力を増強するよう使用され得る。その後、増強されたＲＦ信号は、送信機のアンテナを駆動することを含むさまざまな目的に使用され得る。パワーアンプ６６５は、送信のためにＲＦ信号を増幅するよう携帯電話のような電子デバイスに含まれ得る。たとえば、３Ｇおよび／または４Ｇ通信規格下での通信のためのアーキテクチャを有する携帯電話において、パワーアンプはＲＦ信号を増幅するために使用され得る。所望の送信電力レベルは、ユーザが基地局および／またはモバイル環境からどれくらい遠ざかっているかに依存し得るので、ＲＦ信号の増幅を管理することが望ましくあり得る。パワーアンプはさらに、割り当てられた受信時間スロットの間の送信からの信号干渉を防止するよう、時間にわたってＲＦ信号の電力レベルを調整することを支援するために使用され得る。パワーアンプモジュールは、１つ以上のパワーアンプを含み得る。
図６１Ａは、ある実施形態において、制御コンポーネント６６６が提供され得、このようなコンポーネントは、ＲＦフロントエンド６６２、パワーアンプ６６５、供給制御部６７０および／または他の動作コンポーネントの動作に関連付けられるさまざまな制御機能を提供するように構成され得ることを示す。
ある実施形態において、プロセッサ６６８は、本願明細書において記載されるさまざまな処理の実現を促進するように構成され得る。説明の目的で、本開示の実施形態はさらに、方法、装置（システム）およびコンピュータプログラムプロダクトのフローチャート図および／またはブロック図を参照して記載され得る。フローチャート図および／またはブロック図の各ブロックと、フローチャート図および／またはブロック図におけるブロックの組合せとは、コンピュータプログラム命令によって実現され得るということが理解されるべきである。これらのコンピュータプログラム命令は、汎用コンピュータ、専用コンピュータまたは他のプログラマブルデータ処理装置のプロセッサに提供されて、コンピュータまたは他のプログラマブルデータ処理装置のプロセッサを介して実行する命令がフローチャートおよび／またはブロック図のブロックにおいて特定される動作を実現するための手段を作り出すようなマシンを作り出し得る。
ある実施形態では、これらのコンピュータプログラム命令もコンピュータ読取可能メモリ６６７に格納され得、特定の態様で動作するようにコンピュータまたは他のプログラマブルデータ処理装置を命令し得、コンピュータ読取可能メモリに格納される当該命令は、フローチャートおよび／またはブロック図のブロックにおいて特定される動作を実現する命令を含む製品を作り出す。コンピュータプログラム命令はさらに、コンピュータまたは他のプログラマブルデータ処理装置にロードされてコンピュータまたは他のプログラブル
装置上で一連の動作を行なわせ、これにより、コンピュータまたは他のプログラマブル装置上で実行する命令によってフローチャートおよび／またはブロック図のブロックにおいて特定される動作を実現するための動作が提供されるような、コンピュータによって実現されるプロセスが作り出される。
示されるワイヤレスデバイス６６１はさらに、１つ以上のパワーアンプ６６５に電力供給を提供するために使用され得る供給制御部６７０を含む。たとえば、供給制御部６７０はＤＣ−ＤＣコンバータであり得る。しかしながら、ある実施形態において、供給制御部６７０は、たとえば、増幅されるべきＲＦ信号のエンベロープに基づいて、パワーアンプ６６５に提供される供給電圧を変化させるように構成されるエンベロープトラッカのような他の機能を含み得る。
供給制御部６７０は、電池６６９に電気的に接続され得、供給制御部６７０は、ＤＣ−ＤＣコンバータの出力電圧に基づいて、パワーアンプ６６５に提供される電圧を変化させるように構成され得る。電池６６９は、たとえばリチウムイオン電池を含む、ワイヤレスデバイス６６１において使用される任意の好適な電池であり得る。パワーアンプ６６５の出力信号の反射を低減することにより、電池６６９の電力消費が低減され得、これにより、ワイヤレスデバイス６６１の性能が改善される。たとえば、本願明細書において記載される終端回路は、電池６６９が放電するのにかかる時間の量を延長し得る。
図６１Ｂは、この開示の１つ以上の局面を実現し得る別の例示的なワイヤレスデバイス６７２の概略的なブロック図である。いくつかの実現例では、図６１Ｂの例示的なワイヤレスデバイス６７２は携帯電話であり得る。本願明細書において記載される終端回路の特徴の任意の組合せは、パワーアンプに関連して、たとえば、ワイヤレスデバイス６７２の２．５Ｇモジュールおよび／または３Ｇ／４Ｇフロントエンドモジュール（ＦＥＭ）において実現され得る。
示されるワイヤレスデバイス６７２は、メインアンテナ６７３、スイッチモジュール６７４、２．５Ｇモジュール６７６、３Ｇ／４Ｇフロントエンドモジュール６７７、ＬＮＡモジュール６７８、ダイバーシティアンテナ６７９、ダイバーシティフロントエンドモジュール６８１、トランシーバ６８２、グローバルポジショニングシステム（ＧＰＳ）アンテナ６８３、電力管理コントローラ６８４、ベースバンドアプリケーションプロセッサ６８６、メモリ６８７、ユーザインターフェイス６８８、加速度計６８９、カメラ６９１、ＷＬＡＮ／ＦＭブルートゥースシステム・オン・ア・チップ（System on a Chip（ＳＯＣ））６９２、ＷＬＡＮブルートゥースアンテナ６９３、およびＦＭアンテナ６９４を含む。ワイヤレスデバイス６７２は、図６１Ｂにおいて示されたよりも多いまたは少ないコンポーネントを含み得るということが理解されるべきである。
トランシーバ６８２は、マルチモードトランシーバであり得る。トランシーバ６８２は、さまざまな通信規格を使用してＲＦ信号を生成および処理するよう使用され得、当該通信規格はたとえば、グローバルシステム・フォー・モバイルコミュニケーションズ（ＧＳＭ）、符号分割多重アクセス方式（ＣＤＭＡ）、ワイドバンドＣＤＭＡ（Ｗ−ＣＤＭＡ）、エンハンスドデータレート・フォー・ＧＳＭエボリューション（Enhanced Data Rates for GSM Evolution（ＥＤＧＥ））、他のプロプラエタリおよびノンプロプラエタリな通
信規格、またはその任意の組合せを含む。示されるように、トランシーバ６８２は、２．５Ｇモジュール６７６および３Ｇ／４Ｇフロントエンドモジュール６７７に電気的に結合される。２．５Ｇモジュール６７６および３Ｇ／４Ｇフロントエンドモジュール６７７におけるパワーアンプは、相対的に低い電力を有するＲＦ信号の電力を増強し得る。その後、増強されたＲＦ信号は、メインアンテナ６７３を駆動するよう使用され得る。そのようなパワーアンプは、入力および／または出力にて反射および／またはノイズを低減するた
めに、本願明細書において記載される終端回路のうちのいずれかを含み得る。スイッチモジュール６７４は選択的に、２．５Ｇモジュール６７６および３Ｇ／４Ｇフロントエンドモジュール６７７におけるパワーアンプをメインアンテナ６７３に電気的に結合し得る。スイッチモジュール６７４は、所望の送信パスにメインアンテナ６７３を電気的に接続し得る。
ある実現例では、ダイバーシティフロントエンドモジュール６８１およびダイバーシティアンテナ６７９は、見通し内損失（line-of-sight loss）を低減することにより、および／または、メインアンテナ６７３の信号干渉に関連付けられる位相シフト、時間遅延および／または歪みの影響を緩和することにより、ワイヤレスリンクの品質および／または信頼性を改善するのを補助し得る。いくつかの実施形態では、さらにダイバーシティを改善するために、複数のダイバーシティフロントエンドモジュールおよびダイバーシティアンテナが提供され得る。
ワイヤレスデバイス６７２は、受取られるＷＬＡＮブルートゥースおよび／またはＦＭ信号を生成および処理し得るＷＬＡＮ／ＦＭブルートゥースＳＯＣモジュール６９２を含み得る。たとえば、ＷＬＡＮ／ＦＭブルートゥースＳＯＣモジュール６９２は、ワイヤレスヘッドセットのようなブルートゥースデバイスに接続するよう、ならびに／または、ワイヤレスアクセスポイントもしくはホットスポットを使用して、ＷＬＡＮブルートゥースアンテナ６９３および／もしくはＦＭアンテナ６９４を介してインターネット上で通信するよう、使用され得る。
ワイヤレスデバイス６７２はさらに、ベースバンド信号を処理するようベースバンドアプリケーションプロセッサ６８６を含み得る。カメラ６９１、加速度計６８９、およびユーザインターフェイス６８８など、またはその任意の組合せは、ベースバンドアプリケーションプロセッサ６８６と通信し得る。ベースバンドアプリケーションプロセッサによって処理されるデータは、メモリ６８７に格納され得る。
ワイヤレスデバイスの２つの例の文脈において終端回路を説明および記載したが、このセクションに記載される終端回路は、他のワイヤレスデバイスおよびエレクトロニクスにおいて使用され得る。
Ｂ．モジュール
図６１Ｃは、パワーアンプモジュール６９６の概略的なブロック図である。例示的な目的のために、パワーアンプダイを有するパワーアンプモジュールが議論されるが、本願明細書において記載される原理および利点は、任意の好適なダイおよび／または任意の好適な電子モジュールに適用され得るということが理解されるべきである。パワーアンプモジュール６９６は、パワーアンプシステムのいくつかまたはすべてを含み得る。パワーアンプモジュール６９６は、ある実現例において、マルチチップモジュールと称され得る。パワーアンプモジュール６９６は、パッケージング基板６９７、１つ以上のパワーアンプダイ６９８、整合ネットワーク６９９、１つ以上の他のダイ７００、およびパッケージング基板６９７に結合される１つ以上の回路要素７０１など、またはその任意の組合せを含み得る。
当該１つ以上の他のダイ７００はたとえば、パワーアンプバイアス回路および／または直流−直流（ＤＣ−ＤＣ）コンバータを含み得るコントローラダイを含み得る。パッケージング基板上に実装される例示的な回路要素７０１はたとえば、インダクタおよびキャパシタなど、またはその任意の組合せを含み得る。パワーアンプモジュール６９６は、パワーアンプモジュール６９６のパッケージング基板６９７に取り付けおよび／または結合される複数のダイおよび／または他のコンポーネントを含み得る。いくつかの実現例では、
基板６９７は、パワーアンプモジュール６９６が電話基板のような回路基板に実装される場合に、ダイおよび／または他のコンポーネントを支持し、外部の回路網への電気的接続性を提供するように構成される多層基板であり得る。したがって基板６９７は、ダイおよび／または別個の受動コンポーネントのような複数のコンポーネントを受け入れるように構成され得る。基板６９７は、仕上げめっきを有するラミネート基板であり得る。
パワーアンプダイ６９８は、パワーアンプモジュール６９６の１つ以上の入力ピンにてＲＦ信号を受け取り得る。パワーアンプダイ６９８は、たとえば、ＲＦ信号を増幅するように構成される複数段のパワーアンプを含む１つ以上のパワーアンプを含み得る。増幅されたＲＦ信号は、パワーアンプダイ６９８の１つ以上の出力ピンに提供され得る。１つ以上の出力ピンはたとえば、ワイヤーボンディングのために構成されるボンドパッドであり得る。整合ネットワーク６９９は、信号反射および／または他の信号歪みを低減することを支援するようパワーアンプモジュール６９６上に設けられ得る。整合ネットワーク６９９は、本願明細書において記載される特徴の任意の組合せを実現する１つ以上の終端回路を含み得る。整合ネットワークは、パワーアンプダイ６９８に外部であるとして示されているが、整合ネットワーク６９９の少なくとも一部はパワーアンプダイ６９８上で実現され得るということが理解されるであろう。パワーアンプダイ６９８は任意の好適なダイであり得る。いくつかの実現例では、パワーアンプダイは砒化ガリウム（ＧａＡｓ）ダイである。これらの実現例のいくつかでは、ＧａＡｓダイは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）プロセスを使用して形成されるトランジスタを有する。
パワーアンプモジュール６９６の１つ以上の回路要素７０１は、キャパシタおよびインダクタを含み得る。インダクタ７０１は、基板６９７上のトレースとしてまたは基板６９７に実装される表面実装コンポーネント（ＳＭＣ）として、基板６９７上に実現され得る。当該インダクタはチョークインダクタとして動作し得、供給電圧ピンＶＣＣ上で受け取られる供給電圧とパワーアンプダイ６９８との間に配置され得る。インダクタは、高周波ＲＦ信号成分をチョークおよび／またはブロックしつつ、供給電圧ピンＶＣＣ上で受け取られる供給電圧をパワーアンプダイ６９８上のパワーアンプに提供し得る。インダクタは、供給電圧ピンＶＣＣに電気的に接続される第１の端部と、パワーアンプダイ６９８に関連付けられるバイポーラトランジスタのコレクタに電気的に接続される第２の端部とを含み得る。キャパシタは、デカップリングキャパシタとして機能し得る。キャパシタは、インダクタの第１の端部に電気的に接続される第１の端部と、接地に電気的に結合される第２の端部とを含み得、当該接地は、ある実現例では、パワーアンプモジュール６９６のグランドピン（図示されない）を使用して提供される。キャパシタは、高周波数信号に低インピーダンスパスを提供し得、これにより、パワーアンプ供給電圧のノイズを低減し、パワーアンプの安定性を改善し、および／またはＲＦチョークとしてのインダクタの性能を改善する。いくつかの実現例では、キャパシタはＳＭＣを含み得る。
整合ネットワーク６９９は２つ以上の終端回路を含み得る。いくつかの実現例では、整合ネットワーク６９９は、パワーアンプダイ６９８の入力および／または出力ピンをパッケージング基板６９７に電気的に接続するようワイヤーボンドを含み得る。ワイヤーボンドは誘導性回路要素として機能し得る。インダクタンスは、付加的なワイヤーボンドを並列に加えることにより増加され得る。並列のワイヤーボンドは各々、パワーアンプダイ６９８の異なるピンに結合され得る。インダクタンスは、並列のワイヤーボンドを取り除くおよび／またはワイヤーボンドを直列に加えることにより減少され得る。整合ネットワーク６９９はさらに、基板６９７上の１つ以上の導電性トレースと、基板６９７上に実装される１つ以上のキャパシタとを含み得る。各終端回路は、パワーアンプダイ６９８の１つ以上のピンに電気的に接続される１つ以上のワイヤーボンドに直列である導電性トレースおよび／またはキャパシタを含み得る。キャパシタンスおよび／またはインダクタンス値は、インピーダンス不整合により、ある周波数成分が（たとえばアンテナから）反射され
るのを防止するように選択され得る。これにより、ＰＡＥ、パワーアンプリニアリティ、パワーアンプが仕様内で動作する帯域幅、ＦＯＭなど、またはその任意の組合せが有利に増加され得る。整合ネットワーク６９９に含まれ得る終端回路は、本願明細書において以下により詳細に記載される。
パワーアンプモジュール６９６は、たとえば付加的なパワーアンプダイ、キャパシタおよび／またはインダクタを含む、より多くまたはより少ないコンポーネントを含むよう修正され得る。たとえば、パワーアンプモジュール６９６は、１つ以上の付加的な整合ネットワーク６９９を含み得る。特に、ＲＦ＿ＩＮとパワーアンプダイ６９８への入力との間に別の整合ネットワークが存在し得、および／または、パワーアンプ段同士の間に付加的な整合ネットワークが存在し得る。別の例として、パワーアンプモジュール６９６は、付加的なパワーアンプダイと、当該付加的なパワーアンプダイとモジュールのＶＣＣピンとの間に配置されるＬＣ回路として動作するように構成される付加的なキャパシタおよびインダクタとを含み得る。パワーアンプモジュール６９６は、たとえば、パワーアンプダイ上に配置される入力段に別個の電源が提供される実現例、および／または、マルチチップモジュールが複数の帯域にわたって動作する実現例において、付加的なピンを有するように構成され得る。
Ｃ．終端回路
本願明細書において使用されるように、終端回路は、ＲＦ信号のような信号の電力の一部が反射されるのを防止するように構成される回路を指し得る。終端回路は、インピーダンスを整合することによって、信号の反射を低減および／または最小限にするように構成され得る。これにより、ＰＡＥおよび／またはパワーアンプゲインが増加され得る。終端回路はたとえば、ノードにて基本周波数のインピーダンスを整合するように構成される負荷線と、１つ以上の高調波終端回路とを含み得る。
図６２を参照して、例示的な終端回路を有するパワーアンプシステムの回路図が記載される。パワーアンプシステムのうちのいくつかまたはすべては、図６１Ｃのパワーアンプモジュール６９６上で実現され得る。図６２に示されるように、パワーアンプモジュール６９６は、ＧａＡｓバイポーラトランジスタのようなパワーアンプ段７１３および／または７１４、ＶＳＵＰ１およびＶＳＵＰ２のような電源ピン、インダクタ７１６および／または７１７、整合ネットワーク７０５および７０８、ならびに入力整合回路７１２、またはその任意の組合せを含み得る。ＲＦ入力信号ＲＦ＿ＩＮが、入力整合回路７１２を介して第１段パワーアンプ７１３に提供され得る。第１段パワーアンプ７１３によって第１段増幅ＲＦ信号が生成され得る。第１段増幅ＲＦ信号は、段間パワーアンプ整合ネットワーク７０６を介して第２段パワーアンプ７１４に提供され得る。第２段パワーアンプ７１４によって第２段増幅ＲＦ信号が生成され得る。第２段増幅ＲＦ信号は、出力整合ネットワーク７０９を介して出力負荷に提供され得る。出力負荷に提供されるＲＦ信号ＲＦ＿ＯＵＴは、いくつかの実現例において、パワーアンプモジュールの出力に提供され得る。
第１段パワーアンプ７１３は、チョークインダクタ７１６を介して、たとえばＶＳＵＰ１を供給する電池または他の源といった電源に結合され得る。同様に、第２段アンプ７１４は、チョークインダクタ７１７を介して、ＶＳＵＰ２を提供するたとえば電池といった電源に結合され得る。第１のパワーアンプ段７１３が消費する当該電源からの電力は、対応する終端回路が第１段増幅ＲＦ信号の基本周波数成分および第１段増幅ＲＦ信号の１つ以上の高調波成分の反射を防止するように調整されると、少なくなり得る。同様に、第２のパワーアンプ段７１４が消費する当該電源からの電力は、対応する終端回路が第２段増幅ＲＦ信号の基本周波数成分および第２段増幅ＲＦ信号の１つ以上の高調波成分の反射を防止するように調整されると、少なくなり得る。
図６２に示されるように、パワーアンプモジュール６９６は第１の整合ネットワーク７０５および第２の整合ネットワーク７０８を含み得る。第１の整合ネットワーク７０５は、段間基本終端回路７０６および段間高調波終端回路７０７を含み得る。第２の整合ネットワーク７０８は、出力基本終端回路７０９および出力高調波終端回路７１１を含み得る。第２の整合ネットワーク７０８の特徴の任意の組合せは、第１の整合ネットワーク７０５に適切なように適用され得る。
例示的な目的のために、第２の整合ネットワーク７０８はより詳細に記載される。出力基本終端回路７０９は、基本負荷線であり得る。出力基本終端回路７０９は、第２段増幅ＲＦ信号の基本周波数成分の電力の一部が、負荷から反射されるのを防止するように構成され得る。当該負荷はたとえば、スイッチモジュール６７４におけるＲＦスイッチと、アンテナ６７３とを含み得る。出力高調波終端回路７１１は、第２段増幅ＲＦ信号の１つ以上の高調波周波数成分の電力の一部が、負荷へとリークされるのを防止するように構成され得る。より具体的には、出力高調波終端回路７１１は、第２段増幅ＲＦ信号の２次高調波周波数成分の電力の一部が負荷へとリークされるのを防止するように構成される終端回路を含み得る。いくつかの実現例では、出力高調波終端回路７１１は代替的または付加的には、第２段増幅ＲＦ信号の３次高調波周波数成分の電力の一部が負荷へとリークされるのを防止するように構成される終端回路を含み得る。第２段増幅ＲＦの高調波周波数成分の電力の一部の反射を防止するように構成される別個の終端回路の原理および利点は、任意の所望の高調波周波数成分および／または任意の好適な数の高調波周波数成分に適用され得る。いくつかの実施形態は高調波周波数を参照して記載されるが、本願明細書において記載される１つ以上の特徴は、任意の所望の周波数に適用され得る。
第２段増幅ＲＦ信号の所望の周波数成分に対応する終端回路は、１つ以上の容量性回路要素に直列する１つ以上の誘導性回路要素を含み得る。当該終端回路の直列回路要素は、出力基本終端回路７０９のような基本負荷線の入力ノードを接地基準電圧に結合し得る。直列回路要素はたとえば、ワイヤーボンドと、基板上のトレースと、表面実装キャパシタとを含み得る。ある実現例では、直列回路要素は、ダイの出力ピンに結合される第１の端部と、パッケージング基板上の導電性トレースに結合される第２の端部とを有するワイヤーボンドを含み得る。これらの実現例のうちのいくつかに従うと、直列回路要素はさらに、パッケージング基板上に実装されるキャパシタを含み得る。このようなキャパシタは、導電性トレースに結合される第１の端部と、接地電位のような基準電圧に結合される第２の端部とを有し得る。誘導性回路要素の実効インダクタンスおよび／または容量性回路要素の実効キャパシタンスは、終端回路を調節するように選択され、第２段増幅ＲＦ信号の所望の周波数成分の反射を防止し得る。
ノードｎ１では、パワーアンプ出力は、基本周波数成分および１つ以上の高調波周波数成分を含み得る。出力負荷に提供されるＲＦ出力信号ＲＦ＿ＯＵＴは、これらの周波数成分の各々の合計であり得る。信号を送信するために効率的である波形を有するパワーアンプ出力によって、パワーアンプの望ましいリニアリティが得られ得る。たとえば、組み合わせて完全な正弦波を形成する、ノードｎ１でのパワーアンプ出力の周波数成分を有することが望ましくあり得る。代替的または付加的には、パワーアンプ出力段７１４のバイポーラトランジスタのコレクタでの出力がクリッピングすることを防止することが望ましくあり得る。
ノードｎ１でのインピーダンスは、式３および式４によって表わすことができる。
Figure 0006938552
式３において、Ｚはノードｎ１でのインピーダンスを表わし得、ｊｘはノードｎ１と終端キャパシタとの間の送信線のインピーダンスを表わし得、１／ｊｗＣは、終端キャパシタのインピーダンスを表わし得る。式４において、ｗＬは送信線のインピーダンスの誘導成分を表わし得、１／ｗＣは基本周波数ｗでの送信線の容量成分を表わし得る。したがって、送信線は、容量性および／または誘導性回路要素として機能し得る。送信線はたとえば、パワーアンプダイの１つ以上のピンからパッケージング基板上の導電性トレースへの１つ以上の配線を含み得る。送信線はさらに、パッケージング基板上の導電性トレースを含み得る。
ノードｎ１でのパワーアンプ出力の位相は、送信線のインピーダンスを調節することによりシフトされ得る。一例として、１つ以上のワイヤーボンドと並列にパッキング基板上の導電性トレースにノードｎ１を結合する付加的なワイヤーボンドを加えることによって、送信線の誘導インピーダンス成分が減少され得る。これは、スミスチャート上で特定の周波数について回路に沿って特定の周波数のインピーダンスの位相をシフトし得る。インピーダンスの位相をシフトすることにより、たとえば式３および４によって表わされるように、インピーダンスの容量性および誘導性成分が調節され得る。別の例として、パッケージング基板上の導電性トレースの長さを調節することにより、送信線のインピーダンスが調節され得る。高調波終端回路において送信線のインピーダンスおよび／または終端キャパシタのキャパシタンスを調節することにより、高調波終端回路は、ノードｎ１でのパワーアンプ出力の高調波周波数の位相にて終端するように構成され得る。
本願明細書のある実現例では、ノードｎ１でのインピーダンスは、第２の高調波で約０（短絡）であり得、第３の高調波で、ノードｎ１でのインピーダンスは非常に大きいまたは無限（開放）であるように思われ得る。たとえば、短絡インピーダンスは、式３および式４においてインピーダンスを０に等しくすることにより実現され得る。別の例として、送信線のキャパシタンスが０に接近すると、インピーダンスは式３および式４に従って開放として現われる。他のいくつかの実現例では、ノードｎ１でのインピーダンスは、第２高調波にて開放および第３の高調波にて短絡であり得る。したがって、高調波終端回路は、所望の用途の必要性を満たすように構成され得る。
図６３Ａを参照して、別の実施形態に従った例示的な終端回路を含む別のパワーアンプシステムのブロック図が記載される。図６３Ａに示されるパワーアンプシステムのうちのいくつかまたはすべては、パワーアンプモジュール６９６上で実現され得る。パワーアンプモジュール６９６は、パッケージング基板６９７上に実装されるパワーアンプダイ６９８を含み得る。パワーアンプダイ６９８は、出力ピン７２１および７２２のようなピンを含み得る。出力ピン７２１および７２２はそれぞれ単一のピンとして示されるが、ある実施形態においては、これらのピンは各々、２つ以上のピンの群を示し得る。パワーアンプの出力は、出力ピン７２１および７２２に提供され得る。出力ピン７２１および７２２は両方とも、図６２のノードｎ１に結合され得る。図６２に示されるように、ノードｎ１は、ＧａＡｓバイポーラトランジスタのコレクタ、出力整合ネットワーク７０９への入力、
および出力高調波終端回路７１１の入力に結合される。
図６３Ａのパワーアンプモジュール６９６は、出力高調波終端回路７１１とは別個の出力基本終端回路７０９を含む。基本終端回路７０９と高調波終端回路７１１とは、パワーアンプモジュール６９８の外部である、図６２におけるノードｎ１のようなパワーアンプの出力ノードへの異なる電気的接続を有し得る。たとえば、基本終端回路７０９および高調波終端回路７１１をパワーアンプモジュール６９８の異なるピンに異なる配線が電気的に結合し得る。基本終端回路７０９および高調波終端回路７１１は、基板６９７上の別個の信号パスに含まれ得る。これらの別個の信号パスは、基板６９７上またはパワーアンプモジュール６９８の外部の回路要素を介して互いに電気的に接続されなくてもよい。基本終端回路７０９および高調波終端回路７１１は、別個の信号パスに含まれ得る。たとえば、パワーアンプの出力は、１つのパスが基本終端回路７０９に向かうとともに異なるパスが高調波終端回路７１１に向かう２つ以上の別個の信号パスへ提供され得る。当該２つ以上の別個のパスはたとえば、示されるように、ＲＦパスとは別個のＤＣパスを含み得る。
基本終端回路７０９は、パッケージング基板６９７の導電性トレースに１つ以上の出力ピン７２２を結合するワイヤーボンドおよび／またはバンプのような１つ以上の配線７１９を含み得る。１つより多い出力ピン７２２を有する実現例では、導電性トレースにピン７２２を電気的に接続する配線７１９は互いに並列であり得る。配線７１９（たとえばワイヤーボンド）の数は、出力ピン７２２での信号パス上の信号の所望の周波数成分の反射を防止するために、出力基本終端回路７０９のインダクタンスを変更するよう調節され得る。より多くの配線７１９を並列に含むことによって、実効インダクタンスが低減され得る。導電性トレースは、配線７１９をキャパシタに直列に結合し得る。導電性トレースはさらに、上で論じたようにたとえば、終端回路にインダクタンスおよび／またはキャパシタンスを加え得る。キャパシタのキャパシタンスは、出力ピン７２２での信号パス上の信号の所望の周波数成分の反射を防止するように選択され得る。代替的または付加的には、終端回路の実効キャパシタンスは、上記キャパシタと直列および／もしくは並列に付加的なキャパシタを含むことにより、ならびに／または、他の容量性回路要素を含むことにより調節され得る。終端回路の実効インダクタンス、実効キャパシタンスは、パワーアンプモジュール６９６のリニアリティおよび／またはＰＡＥを増加させるように互いに組み合わせて構成され得る。実効インダクタンスおよび実効キャパシタンスは、たとえば、パワーアンプダイ６９８の出力ピンに結合される配線の数と、基板上の導電性トレースの寸法（たとえば長さ）と、基板上に実装されるキャパシタのキャパシタンスとに基づき決定され得る。
出力高調波終端回路７１１は、パッケージング基板６９７の導電性トレースに１つ以上の出力ピン７２１を結合するワイヤーボンドおよび／またはバンプのような１つ以上の配線７１８を含む。１つより多い出力ピン７２１を有する実現例では、ワイヤートレースにピン７２１を電気的に接続する配線７１８は並列に結合され得る。出力高調波終端回路７１１に含まれる配線７１８（たとえばワイヤーボンド）の数は、出力基本終端回路７０９の配線７１９の数とは別個に構成され得る。これにより、異なる終端回路のインダクタンスは、パワーアンプモジュール６９６のリニアリティおよび／またはＰＡＥを増加させるよう調整され得る。これは、出力基本終端回路７０９においてノードでの信号の基本周波数のインピーダンスを整合することと、出力高調波終端回路７１１においてノードでの信号の高調波周波数に対応する位相で終端することとを含み得る。異なる終端回路の実効キャパシタンスも互いに別個かつ独立して構成され得る。異なる信号パスに異なる終端回路が含まれ得るので、いずれの終端回路に対する変更によっても別の終端回路は影響を受け得ない。
導電性トレースは、図６３Ａに示される出力整合ネットワークにおいて、キャパシタの
ような１つ以上の容量性回路要素に直列にワイヤーボンドのような配線を結合し得る。終端回路の実効キャパシタンスは、出力基本終端回路７０９が反射するのを防止するように構成される信号の所望の周波数成分とは異なる、出力ピン７２１での信号パス上の信号の別の所望の周波数成分の反射を防止するよう選択され得る。ある実現例では、異なる終端回路は、基板６９７上に、それぞれの終端回路にインダクタンスおよび／またはキャパシタンスを加え得る異なる導電性トレースを含み得る。異なる導電性トレースは、選択された周波数で各導電性トレースが所望の終端を提供し得るように互いに別個かつ独立して構成され得る。終端回路の実効インダクタンスおよび実効キャパシタンスは、パワーアンプモジュール６９６のリニアリティおよび／またはＰＡＥを増加させるよう、互いに組み合わせて構成され得る。
図６３Ｂは、本願明細書の特定の実施形態に従って例示的な基板６９７を示す。基板６９７は、ラミネート基板のようなパッケージング基板であり得る。基板６９７は、パワーアンプモジュール６９６のような、本願明細書において議論されるモジュールのいずれかに含まれ得る。基板６９７は、複数のコンポーネントを受けるように構成されており、導電性トレースを含む。図６３Ｂにおける破線は、基板６９７がコンポーネントを受けるように構成されるエリアを示す。たとえば、示されるように、基板６９７は、パワーアンプモジュール６９８と、複数の表面実装キャパシタ７２６、７２７および７２８とを受けるように構成される。当該示される基板６９７はさらに、第１の導電性トレース７２３および第２の導電性トレース７２４を含む。図６３Ｂに示されるように、分離部７２０が第２の導電性トレース７２４から第１の導電性トレース７２３を絶縁する。分離部７２０は、所望の用途について任意の好適な点で、第２の導電性トレース７２４から第１の導電性トレース７２３を物理的に分離し得る。したがって、第１の導電性トレース７２３および第２の導電性トレース７２４は、基板６９７上の異なる信号パスの部分である。
基板６９７は、本願明細書において議論される終端回路の少なくとも一部を実現するように構成され得る。たとえば、第１の導電性トレース７２３は、パワーアンプ出力信号の基本周波数にてパワーアンプダイ６９８の出力ノードでインピーダンスを整合するように構成される負荷線に含まれ得る。示されるように、基板６９７はさらに、負荷線の部分である表面実装キャパシタ７２６を受けるように構成される。第２の導電性トレース７２４は、負荷線と別個の高調波終端回路に含まれ得る。高調波終端回路は、パワーアンプ出力の高調波周波数に対応する位相で終端するように構成され得る。示されるように、第２の導電性トレース７２４は、高調波終端回路の部分である１つ以上の表面実装キャパシタ７２７および７２８を受けるように構成される。
図６４Ａ、図６４Ｂおよび図６４Ｃは、図６３Ａのパワーアンプモジュール６９６の性能を単一の終端回路を有する従来のパワーアンプと比較するシミュレーション結果を示す。図６４Ａに示されるように、図６３Ａのパワーアンプモジュール６９６の一実施形態において、１８５０ＭＨｚ〜１９１０ＭＨｚの周波数範囲にわたって、ＰＡＥは従来の設計と比較して約２〜３％増加した。さらに、いくつかのシミュレーションにおいて、ＰＡＥは、本願明細書において記載される原理および利点に従って、５％以上増加した。システムのＰＡＥの増加により、たとえば、システムに電力を供給する電池が放電する時間量が増加され得る。
図６４Ｂは、図６３Ａのパワーアンプモジュール６９６の一実施形態において、従来の設計と比較した、隣接チャンネル電力比（adjacent channel power ratio（ＡＣＰＲ））によって測定されるリニアリティの改善を示す。図６４Ｂに示されるように、ＡＣＰＲは、１８５０ＭＨｚ〜１９１０ＭＨｚの周波数範囲にわたって約２〜３ｄＢ改善する。図６４Ａおよび図６４Ｂはともに、図６３ＡのパワーアンプシステムがＰＡＥおよびＡＣＰＲの両方を同時に改善し得ることを示す。
性能指数（ＦＯＭ）は、パワーアンプの全体の性能を特徴付ける１つの方法である。図６４Ｃは、図６３Ａのパワーアンプモジュール６９６の一実施形態において、１８５０ＭＨｚ〜１９１０ＭＨｚの周波数範囲にわたって、従来の設計と比較してＦＯＭが約８６から約９０に増加することを示す。さらに、いくつかの実現例では、ＦＯＭは、本願明細書において記載される原理および利点の１つ以上に従って約８２から約９０に増加した。
さらに、ＰＡＥ、ＡＣＰＲ、ＦＯＭまたはその任意の組合せの増加は、たとえば１７１０ＭＨｚ〜１７８０ＭＨｚといった多くの他の周波数帯において示された。シミュレーションデータは、信号の基本周波数成分および高調波周波数成分についての別個の終端回路によって、ＲＦスペクトルおよび他の周波数スペクトラムにおけるさまざまな周波数にわたって、ＰＡＥ、ＡＣＰＲ、ＦＯＭまたはその任意の組合せが増加され得るを示す。さらに、ＰＡＥ、ＡＣＰＲ、ＦＯＭまたはその任意の組合せにおける改善は、異なる電力レベルにわたって示された。
図６５を参照して、別の実施形態に従ったダイおよび例示的な終端回路を示すブロック図が記載される。図６５は、所望の用途に基づいて、任意の好適な数の別個の終端回路が実現され得ることを示す。さらに、図６５は、ダイの入力ピンおよび／またはダイの出力ピンのような、電子システム内でさまざまなノードにて複数の別個の終端回路が実現され得ることを示す。図６５はダイの入力ピンおよびダイの出力ピンにおける複数の別個の終端回路を示すが、本願明細書において記載される別個の終端回路の特徴の任意の組合せは、たとえばパワーアンプダイのようなダイ内において、電子システムの他のノードでの信号に適用され得る。さらに、ある実現例に従うと、ノードに結合される別個の終端回路の１つ以上の少なくとも一部はダイ内において実施され得る。これらの実現例のうちのいくつかでは、ノードに結合される別個の終端回路の１つ以上は、ダイの外部で実施され得る。
図６５に示されるように、電子システム７３２は、ダイ７３３と、複数の終端回路７４３および７４７とを含み得る。電子システム７３２はたとえば、図６１Ａまたは図６１Ｂのワイヤレスデバイス、図６１Ｃのパワーアンプモジュールなど、またはその任意の組合せに含まれ得る。いくつかの実現例では、ダイ７３３はパワーアンプダイ６９８であり得る。他の実現例では、ダイ７３３はたとえば、周波数逓倍器またはミキサーなどを含み得る。
ダイ７３３は、複数の入力ピン７３４ａ〜７３４ｎおよび／または出力ピン７３８ａ〜７３８ｎを含み得る。本願明細書において記載される特徴の任意の組合せを含む別個の終端回路は、異なるピンおよび／または２つ以上のピンの異なる群に結合され得る。たとえば、入力終端回路７４３ａ〜７４３ｎは各々、ダイ７３３の１つ以上の入力ピンに結合されるノードでの信号の異なる周波数成分の反射を防止するように構成され得る。入力終端回路は、示されるように、ダイ７３３の入力ピン７３４ａ〜７３４ｎにそれぞれ結合され得る。いくつかの実現例では、入力終端回路は、ダイ７３３の２つ以上の入力ピン７３４に結合され得る。代替的または付加的には、２つ以上の入力終端回路は、ダイ７３３の単一のピンに結合され得る。同様に、出力終端回路７４７ａ〜７４７ｎは、１つ以上の出力ピンを含むノードでの信号の異なる周波数成分の反射を防止するように各々構成され得る。出力終端回路は、それぞれダイ７３３の出力ピン７３８ａ〜７３８ｎに結合され得る。いくつかの実現例では、出力終端回路は、ダイ７３３の２つ以上の出力ピン７３８に結合され得る。代替的または付加的には、２つ以上の出力終端回路は、ダイ７３３の単一のピンに結合され得る。
任意の好適な数の入力ピン７３４ａ〜７３４ｎおよび／または出力ピン７３８ａ〜７３
８ｎはダイ７３３上に含まれ得る。さらに、任意の好適な数の入力終端回路７４３ａ〜７４３ｎおよび／または出力終端回路７４７ａ〜７４７ｎは、電子システム７３２に含まれ得る。いくつかの実現例において、別個の入力終端回路７４３ａ〜７４３ｎおよび／または別個の出力終端回路７４７ａ〜７４７ｎの数は、終端するべき所望の数の高調波周波数成分に基づいて選択され得る。
図６６は、さらに別の実施形態に従ったモジュールを製造する例示的な方法７５２のフロー図である。本願明細書において議論される方法のうちのいずれも、より多いまたは少ない動作を含んでもよく、当該動作は適切なように任意の順番で行われてもよいということが理解されるであろう。さらに、方法の１つ以上の動作は、連続的または並列のいずれかで行なわれ得る。たとえば、方法７５２のブロック７５４および７５６の動作は、連続的または並列のいずれかで行なわれ得る。方法７５２は、パワーアンプモジュール６９６のような本願明細書において議論されるモジュールのいずれかを製造する部分として行なわれ得る。
ブロックまたはステップ７５３では、ダイが基板に取り付けられ得る。たとえば、パワーアンプダイ６９８はパッケージング基板６９７に取り付けられ得る。
ブロックまたはステップ７５４では、当該ダイと基板上の第１の導電性トレースとの間の第１の配線が形成され得る。第１の配線は、ダイの１つ以上の出力ピンに結合され得る。第１の配線はたとえば、１つ以上のワイヤーボンドおよび／または１つ以上のバンプを含み得る。ある実現例では、第１の配線は、ダイのパッドにボンディングされるワイヤーボンドを含み得る。これらの実現例のいくつかに従うと、ワイヤーボンドはさらに基板の仕上げめっきにボンディングされ得る。第１の配線は、ダイの出力信号の基本周波数のインピーダンスを整合するように構成される第１の終端回路に含まれ得る。
ブロック７５６では、ダイと基板上の第２の導電性トレースとの間の第２の配線が形成され得る。第２の配線は、ダイの１つ以上の出力ピンに結合され得る。第２の配線はたとえば、１つ以上のワイヤーボンドおよび／または１つ以上のバンプを含み得る。ある実現例では、第２の配線は、ダイのパッドにボンディングされるワイヤーボンドを含み得る。これらの実現例のいくつかによれば、ワイヤーボンドはさらに基板の仕上げめっきにボンディングされ得る。第２の配線は、増幅出力信号の高調波に対応する位相で終端するように構成される第２の終端回路に含まれ得る。
Ｄ．用途
このセクションにおいて上に記載された実施形態のうちのいくつかは、パワーアンプを含むワイヤレスデバイスに関連して例を提供している。しかしながら、実施形態の原理および利点は、信号の２つ以上の異なる周波数成分の反射を防止するように構成される２つ以上の別個の終端回路について必要性を有する任意の他のシステムまたは装置に使用され得る。たとえば、別個の終端回路は、パワーアンプの代わりに、周波数逓倍器のような逓倍器および／またはミキサーに関連して実現され得る。別の例として、別個の終端回路は、基本周波数成分および高調波周波数成分のような２つ以上の異なる周波数成分のために終端回路を分離することが望ましい、信号パス上の任意の点で実現され得る。
本開示の１つ以上の局面を実現するシステムは、さまざまな電子デバイスにおいて実現され得る。電子デバイスの例は、コンシューマエレクトロニクス製品、コンシューマエレクトロニクス製品の部分、電子試験機器、任意のこのような類似した製品および機器を含み得るがこれらに限定されない。より具体的には、本開示の１つ以上の局面を実現するように構成される電子デバイスは、その具体的なものをいくつか例示すると、ＲＦ送信デバイス、パワーアンプを有する任意のポータブルデバイス、携帯電話（たとえばスマートフ
ォン）、電話、基地局、フェムトセル、レーダ、ＷｉＦｉ（登録商標）規格に従って通信するように構成されるデバイス、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ、ラップトップコンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、自動車、ステレオシステム、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ＭＰ３プレーヤ、ラジオ、カムコーダ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、コピー機、ファクシミリマシン、スキャナ、多機能周辺機器、腕時計、時計などを含み得るがこれらに限定されない。コンシューマエレクトロニクス製品の部分は、マルチチップモジュール、パワーアンプモジュール、２つ以上の終端回路を含む集積回路、および１つ以上の回路要素を含むパッケージング基板などを含み得る。さらに、電子デバイスの他の例はまた、メモリチップ、メモリモジュール、光学ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含み得るがこれらに限定されない。さらに、電子デバイスは未完成の製品を含み得る。
Ｘ．高性能無線周波数用途のための送信線
本開示のこのセクションは、高性能無線周波数（ＲＦ）用途のための送信線に関する。１つのこのような送信線は、ＲＦ信号を受け取るように構成されるボンディング層と、バリア層と、拡散バリア層と、拡散バリア層に隣接した導電層とを含み得る。拡散バリア層は、受け取られたＲＦ信号が拡散バリア層を貫通して導電層に到ることを可能にする厚さを有し得る。本願明細書のある実現例では、拡散バリア層はニッケルであり得る。これらの実現例のいくつかでは、送信線は、金のボンディング層、パラジウムのバリア層、およびニッケルの拡散バリア層を含み得る。上に示されるように、本発明のこれらの局面は、本願明細書の他の局面と組み合わせられて、パワーアンプモジュール、およびそれらが使用されるデバイスの性能をさらに改善し得る。
一般的に記載されるように、本開示の局面は、拡散バリア層を含む無線周波数（ＲＦ）送信線に関する。拡散バリア層は、汚染物質が拡散し、拡散バリア層を通過することが防止されるような、材料を含み、厚さを有し得る。拡散バリア層の厚さは、ＲＦ信号が拡散バリア層を貫通して導電層において伝播するように十分に小さくあり得る。たとえば、拡散バリア層の厚さは、ＲＦ範囲における周波数（たとえば約０．４５ＧＨｚ〜２０ＧＨｚの範囲で選択される周波数）での材料の表皮厚さ未満であり得る。いくつかの実現例では、拡散バリア層はニッケルであり得る。これらの実現例のいくつかに従うと、ニッケル拡散バリア層は、約０．０４μｍ〜０．５μｍの範囲から選択される厚さを有し得る。ＲＦ送信線はさらに、ボンディング層と、汚染物質がボンディング層に入るのを防止するためのバリア層と、ＲＦ信号が伝播する導電層とを含み得る。
本開示のこのセクションに記載される主題の特定の実現例は特に、以下の可能な利点の１つ以上を実現するために実現され得る。本願明細書において記載されるシステム、装置、および方法の１つ以上の特徴を使用して、パワーアンプを含むシステムならびに／または無線周波数（ＲＦ）信号を送信および／もしくは受信するように構成されるシステムのような電子システムは、より効率的に動作し、および／または、消費する電力がより少なくなり得る。代替的または付加的には、このようなシステムにおけるＲＦ信号の信号品質は改善され得る。いくつかの実現例では、送信線を実現するために使用される金の量は、電気性能を著しく低下させることなく、減少され得る。実際に、ある実現例に従うと、シミュレーションデータおよび実験データは、送信線上で使用される金の量は減少され得るとともに電気性能が改善され得るということを示す。
送信線は、多層ラミネートを含み得るパッケージング基板またはプリント回路基板（ＰＣＢ）上で実施され得る。多層ラミネートＰＣＢまたはパッケージ基板は、ＲＦ産業において広く使用される。低ノイズアンプ（low noise amplifier（ＬＮＡ））、ミキサー、
電圧制御発振器（voltage controlled oscillator（ＶＣＯ））、フィルタ、スイッチお
よび全体のトランシーバといったほとんどのＲＦブロックは、半導体技術を使用して実現され得る。
しかしながら、ＲＦモジュール（たとえばパワーアンプ、スイッチ、フィルタなど、またはその任意の組合せを含むＲＦフロントエンドモジュール）において、単一チップの集積は、異なるブロックが異なる半導体技術において実現されるため、実際的ではない場合がある。たとえば、パワーアンプはＧａＡｓプロセスによって形成され得る一方、関連する制御および／またはバイアス回路網はＣＭＯＳプロセスによって形成され得る。電磁相互作用によって、ブロックの電気性能が低下し得、これにより、システムが電気性能仕様を満たさなくなり得る。１つより多いチップにおいてＲＦモジュールを実現する１つの理由は、長い送信線、インダクタ、バラン、変圧器など、またはその任意の組合せのようなオンチップ受動要素が、低いＱファクタを有し得、および／または大きなチップエリアを費やし得ることである。したがって、マルチチップモジュール（multi-chip module（Ｍ
ＣＭ））および／またはシステムインパッケージ（system in package（ＳｉＰ））アセ
ンブリ技術が、ＲＦモジュール用途において、低コスト、小さいサイズ、および／または高性能を達成するよう使用され得る。
コスト有効性および／または導電体性能の考慮のために、ラミネート技術がＭＣＭアセンブリに使用され得る。ラミネート技術は、送信線に銅を使用すること含み得る。電気的信号の伝播のために銅を使用することは、銅の物理的性質により望ましくあり得る。高Ｑ送信線、インダクタ、変圧器など、またはその任意の組合せは、ラミネート基板上で実現され得る。たとえば、パワーアンプモジュール、出力整合ネットワーク、高調波フィルタ、カプラーなど、またはその任意の組合せはラミネート基板に結合され得る。これらの要素のいずれの性能にも、導電体損失が有意な影響を及ぼし得る。したがって、ラミネートめっき技術が、ＲＦ損失に有意に影響を与え得る。
ラミネートの外層上の銅トレースは、外部コンポーネントへの配線が望まれないエリアにおいて、はんだマスク、酸化物または他の好適な材料で覆われ得る。これらの配線は、コンポーネントのためのはんだ継手および／またはダイへのワイヤーボンド接続を含み得る。はんだぬれ性（solderability）および／またはワイヤーボンディング性（wirebondability）が保存されるエリアでは、銅トレースは、プレフラックス（organic solderability preservative（ＯＳＰ））またはめっき仕上げで覆われ得る。仕上げめっきの冶金および／または金属層厚さは、はんだ付け面および／またはワイヤーボンディング面のような露出エリアの関数に依存し得る。不活性で酸化物のない表面は、はんだぬれ性および／またはワイヤーボンディング性を維持し得る。
仕上げめっきのためのこのような冶金は典型的に、めっきされた表面への銅の拡散と、アセンブリの間での空気および／または高温への露出によるその後の酸化とを防止するよう拡散バリアを含む。拡散バリアはたとえば、使用されている化学作用に依存して、電気めっきされたニッケル（Ｎｉ）または無電解Ｎｉ（Ｐ）であり得る。従来、約２．５μｍ〜８μｍの厚さを有するニッケルが、ＭＣＭおよび／またはＳｉＰアセンブリの間に発生する熱サイクルの間、はんだぬれ性を維持するよう、ラミネート基板のための十分に厚い拡散バリア層として確立されている。金（Ａｕ）ワイヤーボンディングの場合、約０．４μｍ〜０．９μｍの範囲で選択される厚さを有する金のボンディング層を形成するために、電解または無電解Ａｕが使用され得る。しかしながら一般に、Ｎｉの上の浸漬Ａｕ層が薄いほど、高ボリュームのアセンブリ動作において、信頼性のあるＡｕワイヤーボンディング面が提供されない。無電解Ｎｉ／無電解パラジウム（Ｐｄ）／浸漬Ａｕは、はんだ付け、およびＡｕワイヤーボンディングを含むワイヤーボンディングのために入手可能となっている。これは、Ａｕ厚さの低減により、コスト効率の良い仕上げであり得る。無電解
Ｎｉ／無電解Ｐｄ／浸漬Ａｕは、特に周波数が高いほど、露出した（仕上げめっきされた）エリアにおける導電体損失を増加し得る。
電解もしくは無電解ＮｉＡｕまたはＮｉＰｄＡｕめっき技術は現在、ラミネート基板とともに使用される。無電解ＮｉＰｄＡｕは、より損失のある電気的特性にもかかわらず、順調に実施されている。いくつかのＲＦモジュールは、金が厚いことによりコストが高いにもかかわらず、モジュール性能のために、高い周波数（たとえば約１．９ＧＨｚ以上の周波数）で特に損失が低い電解または無電解ＮｉＡｕを使用する。
Ａ．送信線
ここで、図６７Ａを参照して、本願明細書のいくつかの実施形態に従った送信線７５７の断面が示される。図６７Ａに示される断面は、送信線７５７のいくつかまたはすべての断面を示し得る。送信線７５７は、ボンディング層７５８、バリア層７５９、拡散バリア層７６１および導電層７６２を含み得る。送信線７５７は、ＲＦ回路において実現され得るとともに、ＲＦ信号を送信するために構成され得る。送信線７５７は、ラミネート基板上で実施され得る。いくつかの実現例に従うと、ボンディング層７５８、バリア層７５９および拡散バリア層７６１が仕上げめっきとみなされ得、導電層７６２がワイヤーとみなされ得る。いくつかの実現例では、送信線７５７は、少なくとも約５μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、５０μｍ、７５μｍ、１００μｍ、２５０μｍまたは５００μｍの長さであり得る。
ある実現例では、送信線７５７は、金のボンディング層、パラジウムのバリア層、ニッケルの拡散バリア層および銅の導電層を含み得る。たとえば、これらの実現例のうちのいくつかでは、送信線７５７は、厚さが約０．１μｍである金のボンディング層と、厚さが約０．１μｍであるパラジウムのバリア層と、厚さが約０．０４μｍ〜０．５μｍの範囲から選択されるニッケル拡散バリア層と、厚さが約２０μｍである銅導電層とを含み得る。送信線７５７の仕上げめっきは、銅の導電層の上にニッケルを無電解めっきし、当該ニッケルの上にパラジウムを無電解めっきし、当該パラジウムの上に金の浸漬めっきすることにより形成され得る。このような送信線の仕上げめっきを形成する他の好適なプロセスおよび／またはサブプロセスが代替的に実現され得る。たとえば、銅の導電層の上にニッケル拡散バリア層が電気めっきされ得る。
ある実現例において、送信線７５７は、金のボンディング層、パラジウムのバリア層、ニッケルの拡散バリア層、および銅の導電層を含むが、送信線７５７の１つ以上の層を実現するために他の材料が代替的に使用され得るということが理解されるべきである。
送信線７５７のボンディング層７５８は、はんだ付けおよび／またはワイヤーボンディングのために構成されるボンディング面を有し得る。ボンディング層７５８は、ボンディング面にてＲＦ信号を受け取るように構成され得る。いくつかの実現例に従うと、ダイのピンは、ボンディング層７５８のボンディング面へボンディングされ得る。たとえば、パワーアンプダイの出力は、ボンディング層７５８のボンディング面へボンディングされ得、フィルタおよび／またはＲＦスイッチのような１つ以上のＲＦコンポーネントに送信線７５７を介して送信され得る。ボンディング層７５８は金を含み得る。いくつかの実現例では、金のボンディング層の厚さは、約０．０５μｍ〜０．１５μｍの範囲から選択され得る。ある実現例に従うと、金のボンディング層の厚さが約０．１μｍであり得る。
送信線７５７のバリア層７５９は、汚染物質がボンディング層７５８に入るのを防止し得る。バリア層７５９は、ボンディング層７５８に隣接し得る。図６７Ａの方位において、ボンディング層７５８は、バリア層７５９の上に配置される。いくつかの実現例では、たとえば、図６７Ａに示されるように、バリア層７５９の主面は、ボンディング層７５８
の主面に直接的に接触し得る。図６７Ａに示されるように、バリア層７５９は、ボンディング層７５８と拡散バリア層７６１との間に存在し得る。バリア層７５９はパラジウムを含み得る。いくつかの実現例では、パラジウムバリア層の厚さは、約０．０３μｍ〜０．１５μｍの範囲から選択され得る。ある実現例に従うと、パラジウムのバリア層の厚さは約０．１μｍであり得る。
送信線７５７の拡散バリア層７６１は、汚染物質がボンディング層７５８および／またはバリア層７５９に入るのを防止するように構成され得る。たとえば、いくつかの実現例では、拡散バリア層７６１は、銅の導電層からの銅が金のボンディング層まで拡散するのを防止し得る。拡散バリア層７６１は、導電層７６２のために接着表面を提供し得る。ある実現例に従うと、拡散バリア層７６１の接着表面は、銅の導電層に接着し得る。
拡散バリア層７６１は、ＲＦ信号が導電層７６２において伝播することが可能なように十分に小さい厚さを有し得る。たとえば、拡散バリア層７６１の厚さは、ＲＦ範囲における周波数（たとえば約０．９ＧＨｚ〜２０ＧＨｚの範囲で選択される周波数）での拡散バリア層７６１の表皮厚さ未満であり得る。これにより、ＲＦ信号が拡散バリア層７６１を貫通することが可能になり得る。上記ＲＦ範囲における所望の周波数での材料の表皮厚さ未満である厚さを有する材料の拡散バリア層７６１により、ＲＦ信号がボンディング層７５８およびバリア層７５９も貫通すると、ＲＦ信号の実質的にすべてが送信線７５７の導電層７６２において伝わるはずである。ＲＦ信号がボンディング層７５８を貫通するために、ボンディング層７５８の厚さは、ＲＦ範囲における所望の周波数での、ボンディング層７５８を形成する材料の表皮厚さ未満であり得る。同様に、ＲＦ信号がバリア層７５９を貫通するために、バリア層７５９の厚さは、ＲＦ範囲における所望の周波数での、バリア層７５９を形成する材料の表皮厚さ未満であり得る。
拡散バリア層７６１は、ボンディング層７５８と導電層７６２との間に存在し得る。図６７Ａの方位において、バリア層７５９は拡散バリア層７６１の上に配置され、拡散バリア層７６１は導電層７６２の上に配置される。いくつかの実現例では、たとえば、図６７Ａに示されるように、拡散バリア層７６１の主面はバリア層７５９および／または導電層７６２の主面と直接的に接触し得る。
拡散バリア層７６１は、ニッケルを含み得る。いくつかの実現例では、拡散バリア層７６１はニッケルであり得る。ニッケルの拡散バリア層はさらに、導電層からの銅が金のボンディング層へ拡散することを防止し得る。ニッケルのバリア層の厚さは、ＲＦ範囲における周波数でのニッケルの表皮厚さ未満であり得る。たとえば、ニッケルの厚さは、約０．４５ＧＨｚ〜２０ＧＨｚの範囲から選択される周波数でのニッケルの表皮厚さ未満であり得る。これは、ＲＦ信号が拡散バリア層７６１を貫通して導電層７６２に到ることを可能にし得る。いくつかの実現例に従うと、ニッケル拡散浸透層の厚さは、約０．３ＧＨｚ、０．３５ＧＨｚ、０．４ＧＨｚ、０．４５ＧＨｚ、０．５ＧＨｚ、０．６ＧＨｚ、０．７ＧＨｚ、０．８ＧＨｚ、０．９ＧＨｚ、１ＧＨｚ、２ＧＨｚ、５ＧＨｚ、６ＧＨｚ、１０ＧＨｚ、１２ＧＨｚ、１５ＧＨｚ、または２０ＧＨｚでのニッケルの表皮厚さ未満であり得る。拡散バリア層のために代替的な材料がニッケルの代わりに使用される場合、このような拡散バリア層の厚さは、約０．３ＧＨｚ、０．３５ＧＨｚ、０．４ＧＨｚ、０．４５ＧＨｚ、０．５ＧＨｚ、０．６ＧＨｚ、０．７ＧＨｚ、０．８ＧＨｚ、０．９ＧＨｚ、１ＧＨｚ、２ＧＨｚ、５ＧＨｚ、６ＧＨｚ、１０ＧＨｚ、１２ＧＨｚ、１５ＧＨｚ、または２０ＧＨｚでの代替的な材料の表皮厚さ未満であり得る。
いくつかの実現例では、ニッケル拡散バリア層の厚さは、約２μｍ、１．７５μｍ、１．５μｍ、１．２５μｍ、１μｍ、０．９５μｍ、０．９μｍ、０．８５μｍ、０．８μｍ、０．７５μｍ、０．７μｍ、０．６５μｍ、０．６μｍ、０．５５μｍ、０．５μｍ
、０．４５μｍ、０．４μｍ、０．３５μｍ、０．３μｍ、０．２５μｍ、０．２μｍ、０．１５μｍ、０．１μｍ、０．０９μｍ、０．０５μｍ、または０．０４μｍ未満であり得る。ある実現例では、ニッケル拡散バリア層の厚さは、約０．０４μｍ〜０．７μｍ、約０．０５μｍ〜０．７μｍ、約０．１μｍ〜０．７μｍ、約０．２μｍ〜０．７μｍ、約０．０４μｍ〜０．５μｍ、約０．０５μｍ〜０．５μｍ、約０．０９μｍ〜０．５μｍ、約０．０４μｍ〜０．１６μｍ、約０．０５μｍ〜０．１５μｍ、約０．１μｍ〜０．７５μｍ、約０．２μｍ〜０．５μｍ、約０．１４μｍ〜０．２３μｍ、約０．０９μｍ〜０．２１μｍ、約０．０４μｍ〜０．２μｍ、約０．０５μｍ〜０．５μｍ、約０．１５μｍ〜０．５μｍ、または約０．１μｍ〜０．２μｍといった範囲のうちの１つから選択され得る。一例として、ニッケル拡散バリア層の厚さは約０．１μｍであり得る。これらの例示的な実現例のすべてにおいて、ニッケル拡散バリア層は０でない厚さを有する。
ＲＦ信号は、送信線７５７の導電層７６２において伝播し得る。たとえばＲＦ信号は、ボンディング層７５８、バリア層７５９および拡散バリア層７６１を貫通して導電層７６２において伝播し得る。ＲＦ信号の実質的にすべては、送信線７５７の導電層７６２において伝播し得る。導電層７６２は、拡散バリア層７６１の接着表面に接着され得る。導電層７６２は、送信線７５７に沿ってＲＦ信号を伝播するために、任意の好適な材料を含み得る。たとえば、導電層は銅、アルミニウム、銀など、またはその任意の組合せを含み得る。ある実現例では、導電層７６２は銅であり得る。ある実現例に従うと、導電層７６２の厚さは、約１０μｍ〜５０μｍの範囲から選択され得る。これらの実現例のいくつかでは、導電層の厚さは、約１５μｍ〜３０μｍの範囲から選択され得る。
図６７Ｂは、図６７Ａの例示的な送信線を概略的に示す。送信線７５７は、ある実現例に従うと、１つのノードから別のノードにＲＦ信号を送信するよう１つより多い送信線７５７を含み得る。たとえば、図６７Ｂに示される送信線７５７はともに、図６９の送信線７５７を実現し得る。図６７Ｂにおける送信線７５７は、第１のノードＲＦＩＮから第２のノードＲＦＯＵＴまでＲＦ信号を送信する媒体として機能する。１つ以上の送信線７５７は、電力（たとえばＶｃｃ）または接地のような母線（power rail）に結合され得る１つの端部を有し得る。示されるように、それぞれの送信線７５７は、キャパシタＣ１、Ｃ２またはＣ３を介して接地に結合され得る。
Ｂ．表皮厚さの計算
上述したように、送信線７５７の拡散バリア層７６１は、材料を含み、ＲＦ信号が導電層において伝播することが可能であるように十分に小さい厚さを有し得る。したがって、拡散バリア層７６１は、所望の周波数の材料の表皮厚さ未満である厚さを有し得る。表皮厚さは式５によって表わすことができる。
Figure 0006938552
式５において、δはメートルを単位として表皮厚さを表わし得、μｏは、値が４π×１０−７ヘンリー／メートル（約１．２５６６３７０６１４×１０−６ヘンリー／メートル）である、自由空間の透磁率（真空透磁率または磁気定数とも称される）を表わし得、μｒは、媒体の比透磁率を表わし得、ρは、単位をΩ・ｍとして媒体の抵抗率（媒体の導電率の逆数と等しくなり得る）を表わし得、ｆは、単位をＨｚとして、媒体を通って伝播す
る電流の周波数を表わし得る。
下記の表２は、３つの送信線のさまざまな層のめっき厚みを含む。表２におけるデータは、ＮｉＡｕ仕上げめっきを有する送信線と、異なるニッケル層厚さを有するＮｉＰｄＡｕ仕上げめっきを有する２つの異なる送信線とに対応する。ＮｉＰｄＡｕ仕上げめっきを有する送信線の１つは５μｍのニッケル厚さを有し、ＮｉＰｄＡｕ仕上げめっきを有する他の送信線は０．１μｍのニッケル厚さを有する。５μｍのニッケル厚さは、従来使用されている許容可能なニッケル厚さの範囲（たとえば２．５μｍ〜８μｍ）内である。表２におけるデータに対応する送信線の３つのすべてにおいて、導電層は銅である。ＮｉＰｄＡｕ仕上げめっきを有する送信線は、図６７Ａに示されるような断面を有し得る。ＮｉＡｕ仕上げめっきを有する送信線は、バリア層７５９のない、図６７Ａに類似する断面を有し得、金層ボンディング層がニッケルの拡散バリア層の直上に存在し、ニッケル層が銅の導電層の直上に存在する。
Figure 0006938552
これらの３つの送信線の表皮厚さは、式５と、以下の表３に含まれる材料特性とを使用して計算され得る。ニッケルの比透磁率は、ニッケル層を形成するよう使用されるプロセスに依存して変化し得る。たとえば、無電解ニッケルプロセスでの燐含有量は、ニッケルの比透磁率に影響を与え得る。表３に示されるニッケル透磁率の範囲は、ニッケル透磁率の典型的な範囲を取り込み得る。
Figure 0006938552
ＲＦ範囲における６つの異なる周波数での銅、ニッケル、パラジウムおよび金についての計算された表皮厚さが以下の表４に示される。
Figure 0006938552
表４に示されるデータは、．０４５ＧＨｚ、０．９ＧＨｚ、１．９ＧＨｚ、５ＧＨｚ、１２ＧＨｚまたは２０ＧＨｚの周波数を有する信号の大部分は、ＮｉＡｕ仕上げめっきを有する送信線でのニッケルにおいて伝わるはずであるということを示す。金の厚さ（すなわち０．４μｍ）が金の場合の表皮厚さ（すなわち、０．４５ＧＨｚでは３．７０μｍ、０．９ＧＨｚでは２．６２μｍ、１．９ＧＨｚでは１．８μｍ、５ＧＨｚでは１．１１μｍ、１２ＧＨｚでは０．７２μｍ、および２０ＧＨｚでは０．５６μｍ）未満であり、かつ、ニッケルの厚さ（すなわち５μｍ）は、ニッケルの表皮厚さ（すなわち０．４５ＧＨｚでは０．２９〜０．７μｍ、０．９ＧＨｚでは０．２〜０．５μｍ、１．９ＧＨｚでは０．１４〜０．３４μｍ、５ＧＨｚでは０．０９〜０．２１μｍ、１２ＧＨｚでは０．０６〜０．１４μｍ、および２０ＧＨｚでは０．０４〜０．１１μｍ）より大きいので、０．４５ＧＨｚ、０．９ＧＨｚ、１．９ＧＨｚ、５ＧＨｚ、１２ＧＨｚおよび２０ＧＨｚの信号は、金およびニッケル層の両方において伝わるはずである。ニッケルの厚さが、約０．４５ＧＨｚから２０ＧＨｚの周波数範囲における表皮厚さより大きいので、この周波数範囲における信号は、ニッケル層を貫通するはずはない。表皮厚さは、周波数が高いほど、小さくなるはずであるので、２０ＧＨｚより大きい周波数の信号もニッケル層を貫通するはずはない。金は、５μｍのニッケル厚さを有するＮｉＰｄＡｕ仕上げめっきを有する送信線と比較して（すなわち０．１μｍ）、ＮｉＡｕ仕上げめっきを有する送信線において厚い（すなわち０．４μｍ）ので、５μｍのニッケルを有するＮｉＰｄＡｕ送信線と比較して、相対的により多くの信号が、ＮｉＡｕ送信線においてニッケルに比して金において伝導し、これにより、ＮｉＡｕ送信線において比較的損失が少なくなる。
表４に示されるデータはさらに、５μｍのニッケル厚さを有するＮｉＰｄＡｕ仕上げめっきを有する送信線におけるニッケルにおいて、０．４５ＧＨｚ、０．９ＧＨｚ、１．９ＧＨｚ、５ＧＨｚ、１２ＧＨｚまたは２０ＧＨｚの周波数を有する信号の大部分が伝わるはずであることを示す。金の厚さ（すなわち０．１μｍ）およびパラジウムの厚さ（０．０９μｍ）はともにそれぞれの表皮厚さ（すなわち金の場合、０．４５ＧＨｚでは３．７０μｍ、０．９ＧＨｚでは２．６２μｍ、１．９ＧＨｚでは１．８μｍ、５ＧＨｚでは１．１１μｍ、１２ＧＨｚでは０．７２μｍ、および２０ＧＨｚでは０．５６μｍ；パラジウムの場合、０．４５ＧＨｚでは７．７３μｍ、０．９ＧＨｚでは５．４７μｍ、１．９ＧＨｚでは３．７６μｍ、５ＧＨｚでは２．３２μｍ、１２ＧＨｚでは１．５０μｍ、および２０ＧＨｚでは１．１６μｍ）未満であり、かつ、ニッケルの厚さ（すなわち５μｍ）は、ニッケルの表皮厚さ（すなわち０．４５ＧＨｚでは０．２９〜０．７μｍ、０．９ＧＨｚでは０．２〜０．５μｍ、１．９ＧＨｚでは０．１４〜０．３４μｍ、５ＧＨｚでは０．０９〜０．２１μｍ、１２ＧＨｚでは０．０６〜０．１４μｍ、および２０ＧＨｚでは０．０４〜０．１１μｍ）より大きいので、０．４５ＧＨｚ、０．９ＧＨｚ、１．９
ＧＨｚ、５ＧＨｚ、１２ＧＨｚまたは２０ＧＨｚの信号の大部分は、ニッケルにおいて伝わるはずである。ニッケルの厚さが、約０．４５ＧＨｚから２０ＧＨｚの周波数範囲における表皮厚さよりも大きいので、この周波数範囲における信号はニッケル層を貫通するはずはない。表皮厚さは、周波数が高いほど、小さくなるはずであるので、２０ＧＨｚより大きい周波数の信号もニッケル層を貫通するはずはない。したがって、金のボンディング面を介して５μｍのニッケル厚さを有するＮｉＰｄＡｕ送信線に電気的に結合されるＲＦ信号の大部分は、ニッケルにおいて伝播するはずである。
対照的に、表４に示されるデータはさらに、０．１μｍのニッケル厚さを有するＮｉＰｄＡｕ仕上げめっきを有する送信線における銅において、０．４５ＧＨｚ、０．９ＧＨｚ、１．９ＧＨｚ、５ＧＨｚ、１２ＧＨｚまたは２０ＧＨｚの周波数を有する信号の大部分が伝わるはずであることを示す。金、パラジウムおよびニッケルの厚さは各々それぞれの表皮厚さ未満であるので、０．４５ＧＨｚ、０．９ＧＨｚ、１．９ＧＨｚ、５ＧＨｚ、１２ＧＨｚまたは２０ＧＨｚの信号の大部分は、貫通して銅に到るはずである。表皮厚さは、周波数が高いほど、小さくなるはずであるので、２０ＧＨｚより大きい周波数の信号も貫通して銅に到るはずである。したがって、金のボンディング面を介して０．１μｍのニッケル厚さを有するＮｉＰｄＡｕ送信線に電気的に結合されるＲＦ信号の大部分は、銅において伝播するはずである。
表３に示されるように、銅はニッケルの抵抗率の約５分の１の抵抗率を有する。したがって、０．４５ＧＨｚ以上の周波数で信号を送信する場合、表１および表３におけるデータに対応する３つの送信線のうち、０．１μｍのニッケル厚さを有するＮｉＰｄＡｕ仕上げめっきを有する送信線が、最も少ない抵抗性損失を有するはずである。表４におけるデータはさらに、周波数が２０ＧＨｚの信号は、０．１１μｍ未満の厚さを有するニッケルを貫通し得、周波数が１２ＧＨｚの信号は、０．１４μｍ未満の厚さを有するニッケルを貫通し得、周波数が５ＧＨｚの信号は、０．２μｍ未満の厚さを有するニッケルを貫通し得、周波数が１．９ＧＨｚの信号は、０．３４μｍ未満の厚さを有するニッケルを貫通し得、周波数が０．９ＧＨｚの信号は、０．５μｍ未満の厚さを有するニッケルを貫通し得、周波数が０．４５ＧＨｚの信号は、０．７μｍ未満の厚さを有するニッケルを貫通し得るということを示す。したがって、これらの信号は、金およびパラジウムの厚さが当該信号のそれぞれの周波数での表皮厚さ未満ならば、０．１μｍのニッケル厚さを有するＮｉＰｄＡｕ仕上げめっきを有する送信線における銅において伝播するはずである。式５ならびに表２および表３におけるデータに基づいて、約２２ＧＨｚまでの周波数を有する信号は、約０．１μｍの厚さを有するニッケルにまで貫通することが可能であるはずである。
Ｃ．ワイヤーボンディング
いくつかの実現例において、送信線７５７は、ワイヤーボンドを介してダイのピンに電気的に結合され得る。ワイヤーのような導電体は、送信線７５７にＲＦ信号を提供し得る。図６８Ａは、図６７Ａの送信線７５７にボンディングされるワイヤーの例を示す。図６８Ａに示されるように、送信線７５７は基板７７２上に含まれ得る。ダイ７７４も基板７７２に結合され得る。ワイヤー７６３は、送信線７５７のボンディング層７５８のボンディング面をダイ７７４に電気的に接続し得る。これにより、送信線７５７はボンディング層７５８のボンディング面にてＲＦ信号を受け取り得る。ワイヤー７６３は、ボールボンド７６４、ネック７６６、スパン７６７、ヒール７６８、ステッチボンド７６９（代替的にはウェッジボンド）、またはその任意の組合せを含み得る。
いくつかのワイヤーボンドの仕様では、特定の障害が発生することのない最小の引張強度をワイヤー７６３が有するべきであることが特定される。たとえばいくつかの用途において、ワイヤーボンドの仕様は、ワイヤーが、熱への露出（たとえば、１７５℃で１２時間のリフローまたはベーク）後、少なくとも３ｇの引張強度を有するべきであり、かつ、
ステッチリフト障害モード（stitch lift failure mode）を有するべきでないということを特定する。
２０μｍの厚さのＡｕワイヤーおよび２０μｍの厚さのＣｕワイヤーについて実験データが収集された。Ａｕワイヤーは、ＮｉＡｕ仕上げめっきを有する送信線と、異なるニッケル層厚さ（５μｍおよび０．１μｍ）を有するＮｉＰｄＡｕ仕上げめっきを有する２つの異なる送信線とを含んだ３つの異なる送信線においてテストされた。Ｃｕワイヤーは、ＮｉＡｕ仕上げめっきを有する送信線と、異なるニッケル層厚さ（５μｍおよび０．１μｍ）を有するＮｉＰｄＡｕ仕上げめっきを有する２つの異なる送信線とを含む３つの異なる送信線においてテストされた。仕上げめっきは、ＮｉＡｕおよびＮｉＰｄＡｕについて表２に示される値に対応する。実験のサンプル条件は、ワイヤーボンドの前の標準的なアセンブリプロセス（表面実装取付けおよびプラズマ）と、ワイヤーボンディング性に影響を与える、Ｎｉ拡散バリア層を通るＣｕ拡散について試験するよう高熱への露出（表面実装取付けならびにベークおよびプラズマ）とを含んだ。標準的なアセンブリプロセスについての実験データは、Ａｕワイヤーのすべてが、ワイヤー直径に依存して、熱への露出の後に３〜４ｇの引張強度仕様を超えるはずであることを示す。標準的なアセンブリプロセスについての実験データはさらに、プロセスパラメータが最適化されなかったが、Ｃｕワイヤーのほとんどが３〜４ｇの引張強度仕様を超えるはずであることを示す。高い熱への露出について試験されたワイヤーの引張はすべて、３ｇの引張強度仕様に合致または超えており、ステッチリフト障害モード基準に合致または超えていない。したがって、実験データは、ＭＣＭについて、０．１μｍのＮｉ厚さを有するＮｉＰｄＡｕ仕上げめっきのワイヤーボンディング性の実現可能性を確認する。
Ｄ．基板およびアレイ
図６８Ｂは、図６７Ａの送信線７５７を含む基板７７２の例を示す。基板７７２は１つ以上の送信線７５７を含み得る。基板７７２は、本願明細書において記載される基板の特徴の任意の組合せを含み得る。たとえば、基板７７２はＮｉＰｄＡｕ仕上げめっきを含むラミネート基板であり得る。
同じ処理装置で複数の基板７７２が同時に製造され得る。図６８Ｃは、図６８Ｂの複数の基板７７２を含むアレイ７７３の例を示す。いくつかの実現例では、アレイ７７３は、ＲＦ信号を送信するために構成される送信線７５７を有する基板７７２を含むラミネートパネルであり得る。図６８Ｃに示されるアレイ７７３は、２５個の基板７７２を含んでいるが、他の実現例では、アレイ７７３は任意の好適な数の基板７７２を含み得る。送信線７５７は、たとえば、本願明細書において記載される仕上げめっき技術の特徴の任意の組合せを含むプロセスにおいて、複数の基板７７２上に形成され得る。次いで、たとえば、送信線７５７を形成した後、個々の基板７７２は、レーザーダイシング、ダイヤモンドソーまたは任意の他の好適な方法によって互いから分離され得る。
Ｅ．めっき技術
０．１μｍのニッケル厚さを有するＮｉＰｄＡｕめっき技術は、コストを削減し得る。このめっき技術はさらに、ＲＦ性能を改善または最小ＲＦ性能の影響を有し得る。上で議論されたデータおよび計算によって示されるように、０．１μｍのニッケル厚さを有するＮｉＰｄＡｕめっきにおいて、はんだぬれ性および／またはワイヤーボンディング性を維持しつつ、金層、パラジウム層およびニッケル層において伝わるＲＦ信号の量が低減され得るとともに、ラミネート上で銅層のような導電層においてＲＦエネルギーが増加および／または最大化され得る。他の実験のデータは、仕上げめっき（信号のすべてが銅層において伝わる）が最も低い挿入損失を提供しないことを示す。
ＮｉＰｄＡｕめっき技術の一例は無電解ＮｉＰｄＡｕである。無電解ＮｉＰｄＡｕの場
合、たとえば、以前に議論された計算およびデータによって示されるように、ニッケル層が信号の周波数の表皮厚さより厚い場合、ＲＦ信号はニッケル層を貫通し得ない。ニッケル厚さがニッケルの表皮厚さ（たとえば、約０．１μｍ）未満にまで低減される場合、ＲＦ信号はニッケル、パラジウムおよび金めっき層を貫通し得る。従って、ＲＦ信号エネルギーの大部分は銅層に存在するはずである。金、パラジウムおよびニッケルと比較して、銅はＲＦ損失が有意に低い。０．１μｍの厚さのニッケルを有するＮｉＰｄＡｕ仕上げめっきを有する送信線におけるＲＦは、電解ＮｉＡｕおよび／または無電解ＮｉＡｕ仕上げめっきを有する同等な伝送におけるＲＦ損失未満であり得る。したがって、全体的な電気性能は、０．１μｍの厚さのニッケルを有するＮｉＰｄＡｕ仕上げめっきを使用することにより、改善され得る。いくつかの実現例では、出力整合ネットワーク損失は、１．９ＧＨｚにて約０．８ｄＢから０．５ｄＢに低減され得、これにより、ＰＡ電力付加効率が約３％改善され得る。これは、０．１μｍの厚さのニッケルを有するＮｉＰｄＡｕ仕上げめっきを含む製品の有意な歩留り向上および／または競争力の増大につながり得る。
ＲＦ損失の特徴付けのために、出力整合ネットワークにおける２つの異なるインピーダンス（６オームおよび４オーム）により、実験データが収集された。６オームの出力整合ネットワークの場合、当該実験データは、損失が約０．２ｄＢ改善されたことを示す。４オームの出力整合ネットワークの場合、当該実験データは、損失が約０．３ｄＢ改善されたことを示す。０．１μｍの厚さのＮｉを有する無電解ＮｉＰｄＡｕ仕上げめっきを含む送信線は、５μｍの厚さのＮｉを有する標準の無電解ＮｉＰｄＡｕを有する同等な送信線または無電解ＮｉＡｕ送信線よりも損失が低かった。
Ｆ．モジュール
図６９は、図６７Ａの送信線７５７を含み得るモジュール７７０の概略的なブロック図である。モジュール７７０は、いくつかの実現例では、マルチチップモジュールおよび／またはパワーアンプモジュールと称され得る。モジュール７７０は、基板７７２（たとえばパッケージング基板）、ダイ７７４（たとえばパワーアンプダイ）、整合ネットワーク７７５など、またはその任意の組合せを含み得る。示されていないが、モジュール７７０は、いくつかの実現例において、基板７７２に結合される１つ以上の他のダイおよび／または１つ以上の回路要素を含み得る。当該１つ以上の他のダイはたとえば、パワーアンプバイアス回路および／または直流−直流（ＤＣ−ＤＣ）コンバータを含み得るコントローラダイを含み得る。パッケージング基板上に実装される例示的な回路要素はたとえば、インダクタ、キャパシタ、インピーダンス整合ネットワークなど、またはその任意の組合せを含み得る。
モジュール７７０は、モジュール７７０の基板７７２に実装および／または結合される複数のダイおよび／または他のコンポーネントを含み得る。いくつかの実現例では、基板７７２は、モジュール７７０が電話基板のような回路基板に実装される場合に、ダイおよび／またはコンポーネントを支持し、外部の回路網への電気的接続性を提供するように構成される多層基板であり得る。基板７７２は、たとえば本願明細書において記載されるラミネートおよび／または仕上げめっきの特徴の任意の組合せを含む、仕上げめっきを有するラミネートを含み得る。基板７７２は、本願明細書において記載される送信線の特徴の任意の組合せを含む送信線７５７を介してコンポーネント同士の間の電気的な接続性を提供し得る。たとえば、示されるように、送信線７５７は、出力整合ネットワーク７７５にパワーアンプダイ７７４を電気的に接続し得る。
パワーアンプダイ７７４は、モジュール７７０の入力ピンＲＦ＿ＩＮにてＲＦ信号を受け取り得る。パワーアンプダイ７７４は、たとえば、ＲＦ信号を増幅するように構成される複数段のパワーアンプを含む１つ以上のパワーアンプを含み得る。パワーアンプダイ７７４は、入力整合ネットワーク７７６、第１段パワーアンプ７７７（ドライバアンプ（ｄ
river amplifier（ＤＡ））と称され得る）、段間整合ネットワーク７７８、第２段パワ
ーアンプ７７９（出力アンプ（output amplifier（ＯＡ））と称され得る）、第１段パワーアンプ７７７にバイアスをかけるように構成される第１段バイアス回路７８０、第２段パワーアンプ７７９にバイアスをかけるように構成される第２段バイアス回路７８１、またはその任意の組合せを含み得る。パワーアンプは、第１段パワーアンプ７７７および第２段パワーアンプ７７９を含み得る。ＲＦ入力信号は、入力整合ネットワーク７７６を介して第１段パワーアンプ７７７に提供され得る。第１段パワーアンプ７７７は、ＲＦ入力を増幅し、段間整合回路７７８を介して第２段パワーアンプ７７９に増幅されたＲＦ入力を提供し得る。第２段パワーアンプ７７９は、増幅されたＲＦ出力信号を生成し得る。
増幅されたＲＦ出力信号は、出力整合ネットワーク７７５を介してパワーアンプダイ７７４の出力ピンＲＦ＿ＯＵＴに提供され得る。本願明細書において記載される送信線７５７のいずれも、パワーアンプの出力（たとえば、第２段パワーアンプ７７９によって生成される増幅ＲＦ出力信号）および／またはパワーアンプダイ７７４の出力を別のコンポーネントに結合するよう実現され得る。したがって、本願明細書において記載される拡散バリア層７６１の特徴の任意の組合せはさらに、パワーアンプの出力および／またはパワーアンプダイ７７４の出力にて実現され得る。整合ネットワーク７７５は、信号反射および／または他の信号歪みを低減することを支援するようモジュール７７０上に設けられ得る。パワーアンプダイ７７４は任意の好適なダイであり得る。いくつかの実現例では、パワーアンプ７７４のダイは砒化ガリウム（ＧａＡｓ）ダイである。これらの実現例のいくつかでは、ＧａＡｓダイは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）プロセスを使用して形成されるトランジスタを有する。
モジュール７７０はさらに、たとえばパワーアンプダイ７７４に電気的に接続され得る１つ以上の電源ピンを含み得る。１つ以上の電源ピンは、いくつかの実現例において、異なる電圧レベルを有し得るＶＳＵＰＰＬＹ１およびＶＳＵＰＰＬＹ２のような供給電圧をパワーアンプに提供し得る。モジュール７７０は、たとえばマルチチップモジュール上のトレースによって形成され得るインダクタのような回路要素を含み得る。インダクタは、チョークインダクタとして動作し得、供給電圧とパワーアンプダイ７７４との間に配置され得る。いくつかの実現例では、インダクタは表面実装される。さらに、回路要素は、インダクタに並列に電気的に接続され、かつ、ピンＲＦ＿ＩＮ上で受け取られる信号の周波数の近傍の周波数で共振するように構成されるキャパシタを含み得る。ある実現例では、キャパシタは表面実装キャパシタを含み得る。
モジュール７７０は、たとえば付加的なパワーアンプダイ、キャパシタおよび／またはインダクタを含む、より多くまたはより少ないコンポーネントを含むよう修正され得る。たとえば、モジュール７７０は、１つ以上の付加的な整合ネットワーク７７５を含み得る。別の例として、モジュール７７０は、付加的なパワーアンプダイと、当該付加的なパワーアンプダイとモジュール７７０の電源ピンとの間に配置される並列ＬＣ回路として動作するように構成される付加的なキャパシタおよびインダクタとを含み得る。モジュール７７０は、たとえば、パワーアンプダイ７７０上に配置される入力段に別個の電源が提供される実現例、および／または、モジュール７７０が複数の帯域にわたって動作する実現例において、付加的なピンを有するように構成され得る。
モジュール７７０は、約３．２Ｖ〜４．２Ｖの低電圧の正バイアス供給、良好なリニアリティ、高効率（たとえば２８．２５ｄＢｍではＰＡＥが約４０％）、大きなダイナミックレンジ、小さく低いプロファイルパッケージ（たとえば１０パッド構成では３ｍｍ×３ｍｍ×０．９ｍｍ）、パワーダウン制御を有し得、低コレクタ電圧動作、デジタルイネーブルをサポートし、基準電圧、ＣＭＯＳに適合する制御信号、集積された方向性結合器またはその任意の組合せを必要としない。
いくつかの実現例において、モジュール７７０は、広帯域符号分割多重アクセス（ＷＣＤＭＡ）用途のために開発された完全に整合した１０パッドの表面実装モジュールであるパワーアンプモジュールである。この小さく効率的なモジュールは、完全な１９２０〜１９８０ＭＨｚの帯域幅カバレジを単一の小型パッケージにパックし得る。全電力範囲を通じて達成される高効率により、モジュール７７０は、携帯電話について望ましい通話時間の利点を提供し得る。モジュール７７０は、高電力付加効率により、ハイスピードダウンリンクパケットアクセス（High Speed Downlink Packet Access（ＨＳＤＰＡ））、ハイ
スピードアップリンクパケットアクセス（High Speed Uplink Packet Access（ＨＳＵＰ
Ａ））、ロングタームエボリューション（Long Term Evolution（ＬＴＥ））データ伝送
の厳格なスペクトルリニアリティ要件を満たし得る。方向性結合器は、モジュール７７０に集積され得、したがって外部結合器の必要性を除去できる。
ダイ７７４は、モジュール７７０のすべての能動回路網を含む単一の砒化ガリウム（ＧａＡｓ）マイクロ波モノリシック集積回路（ＭＭＩＣ）において実施されるパワーアンプダイであり得る。ＭＭＩＣは、オンボードのバイアス回路網と、入力整合ネットワーク７７６および段間整合ネットワーク７７８とを含み得る。出力整合ネットワーク７７５は、効率および電力性能を増加および／または最適化するよう、モジュール７７０のパッケージ内でダイ７７４と別個に実施される５０オームの負荷を有し得る。
モジュール７７０は、高効率および良好なリニアリティを維持しつつ、すべての正電圧ＤＣ供給動作を提供するＧａＡｓヘテロ接合バイポーラトランジスタ（ＨＢＴ）ＢｉＦＥＴプロセスを用いて製造され得る。モジュール７７０への一次バイアスが、出力が約３．２〜４．２Ｖまでの選択された範囲の任意の３セルＮｉ−Ｃｄ電池、単一セルＬｉイオン電池、または他の好適な電池から直接的にまたは当該電池から中間コンポーネントを介して供給され得る。いくつかの実現例において、基準電圧は必要とされない。パワーダウンは、イネーブル電圧を０ボルトにセットすることにより達成され得る。いくつかの実現例に従うと、電池から完全な一次電圧が供給された状態で典型的な「オフ」リークが数マイクロアンペアであるので、外部供給側スイッチは必要ではない。
Ｇ．モジュールデータ
図７０Ａ〜図７０Ｄは、図６７Ａの送信線と、図６９のモジュールにおいて実現される他の送信線との間の関係を示すグラフである。図６９に示されるとともに図６９を参照して説明されたモジュール７７０に機能的に類似しているモジュールが、上記の表２〜表４を参照して記載された３つの送信線を用いてテストされた。ＮｉＡｕ送信線は、５．５μｍのニッケル厚さを有した。２つのＮｉＰｄＡｕ送信線仕上げめっきはそれぞれ、６μｍおよび０．１μｍの異なるニッケル厚さを有する。テストされた送信線は、約２５μｍの厚さを有する銅の導電層を含む。別の態様では、テストされた送信線は、上記の表２〜表４を参照して記載された層厚みおよび他の特性を有する。
図７０Ａ〜図７０Ｄのグラフにおいて示されるように、ＮｉＰｄＡｕ仕上げめっきを有するとともに０．１μｍのニッケル厚さを有する送信線が、性能指数（ＦＯＭ）によって測定されるように、３つのタイプの送信線のテストのうち最良の性能を有する。さらに、以下の表５に含まれるデータは、０．１μｍのニッケル厚さを有するＮｉＰｄＡｕ仕上げめっきを有する送信線と、６μｍのニッケル厚さを有するＮｉＰｄＡｕ仕上げめっきを有する送信線とについて歩留りが同等であることを示す。
Figure 0006938552
パワーアンプは、隣接チャンネル電力比（ＡＣＰＲ）、電力付加効率（ＰＡＥ）、性能指数（ＦＯＭ）など、またはその任意の組合せのような多くの測定基準に基づいて評価され得る。ＡＣＰＲはパワーアンプのリニアリティを評価する１つの測定基準である。ＰＡＥはパワーアンプの電力効率を評価する１つの測定基準である。たとえば、ＰＡＥが低いほど、携帯電話のようなパワーアンプを含む電子デバイスの電池寿命が低減され得る。ＦＯＭはパワーアンプの全体的な品質を特徴づける１つの方法である。
図７０Ａおよび図７０Ｂはそれぞれ、上記３つのタイプの送信線に対応する高電力、高周波数動作の場合のモジュール７７０のパワーアンプについてのＡＣＰＲおよびＰＡＥのグラフである。表６は、図７０Ａおよび図７０Ｂからのデータのいくつかを要約している。
Figure 0006938552
図７０Ｃおよび図７０Ｄはそれぞれ、上記３つのタイプの送信線に対応する高電力、低周波数動作の場合のモジュール７７０のパワーアンプについてのＡＣＰＲおよびＰＡＥのグラフである。表７は、図７０Ｃおよび図７０Ｄからのデータのいくつかを要約している。
Figure 0006938552
表６および表７におけるデータは、０．１μｍの厚さのニッケルを有するＮｉＰｄＡｕ仕上げめっきを有する送信線が、テストされた送信線のうち最も良好なＦＯＭを有することを示す。表６のデータは、０．１μｍの厚さのニッケルを有するＮｉＰｄＡｕ仕上げめっきを有する送信線についての平均のＦＯＭは、ＮｉＡｕめっきを有する同等の送信線についての平均のＦＯＭよりも０．３５良好であり、６μｍのニッケル厚さを有するＮｉＰｄＡｕめっきを有する同等の送信線についての平均のＦＯＭよりも２．４２良好であることを示す。表７におけるデータは、０．１μｍの厚さのニッケルを有するＮｉＰｄＡｕ仕上げめっきを有する送信線についての平均のＦＯＭは、ＮｉＡｕめっきを有する同等な送信線についての平均のＦＯＭよりも２．２７良好であり、６μｍのニッケル厚さを有するＮｉＰｄＡｕめっきを有する同等な送信線についての平均のＦＯＭよりも１．３４良好であることを示す。
表８は、上記３つのタイプの送信線がテストされる状態で、モジュール７７０の高電力零入力コレクタ電流ＩＱＣＣについてのデータを要約している。当該データは、各タイプの送信線を含むモジュールが同様のＤＣ性能を有することを示す。
Figure 0006938552
表９は、テストされる上記３つのタイプの送信線に対応するモジュール７７０におけるパワーアンプの高電力、高周波数ゲインについてのデータを要約している。表９におけるデータは、０．１μｍの厚さのニッケルを有するＮｉＰｄＡｕ仕上げめっきを有する送信線を有するモジュールにおけるパワーアンプが、最も高い平均ゲインを有するので、最も低い挿入損失を有することを示す。
Figure 0006938552
Ｈ．ＲＦ送信線によって結合される例示的なコンポーネント
図７１は、図６７Ａの送信線７５７を介して互いに結合される２つの無線周波数（ＲＦ）コンポーネントの概略的なブロック図である。図７２Ａ〜図７２Ｆは、図６７Ａの送信線７５７を介して互いに電気的に結合され得るさまざまなコンポーネントの概略的なブロック図である。示されるコンポーネントは、たとえば図６９に関連して記載されるように、本願明細書において記載される基板の特徴の任意の組合せを含む基板７７２に結合され得る。一例として、基板７７２は仕上げめっきを有し得る。代替的または付加的には、さまざまなコンポーネントは、図７３を参照して記載されたモバイルデバイス７８８のようなモバイルデバイスに含まれ得る。
図７１に示されるように、送信線７５７は第２のＲＦコンポーネント７８３に第１のＲＦコンポーネント７８２を電気的に結合し得る。第１のＲＦコンポーネント７８２は、ＲＦ信号を送信し、ＲＦ信号を受け取り、ＲＦ信号を処理し、ＲＦ信号を調節などし、またはその任意の組合せを行うように構成される任意の好適な回路要素を含み得る。同様に、第２のＲＦコンポーネント７８３は、ＲＦ信号を送信し、ＲＦ信号を受け取り、ＲＦ信号を処理し、ＲＦ信号を調節などし、またはその任意の組合せを行うように構成される任意の好適な回路要素を含み得る。ＲＦコンポーネントの非限定的な例は、パワーアンプ、ＲＦスイッチ、フィルタおよびアンテナを含む。
図７２Ａおよび図７２Ｂに示されるように、パワーアンプ７７９は、基板７７２上に含まれる送信線７５７に電気的に結合される出力を有し得る。たとえば、パワーアンプ７７９の出力は送信線７５７にワイヤーボンディングされ得る。図７２Ａにおいて示される実現例において、送信線７５７は、パワーアンプ７７９の出力をＲＦスイッチ７８４に送信するように構成される。ＲＦスイッチ７８４は、オンの際にＲＦ信号を通過させ、オフの際にＲＦ信号をブロックするように構成される任意の好適なスイッチであり得る。図７２Ｂに示される実現例において、送信線７５７は、パワーアンプ７７９の出力をフィルタ７８６に送信するように構成される。フィルタ７８６は、ＲＦ信号をフィルタするように構成される任意の好適なフィルタであり得る。たとえば、フィルタ７８６は、ローパスフィルタ、バンドパスフィルタまたはハイパスフィルタであり得る。
図７２Ｃおよび図７２Ｄにおいて示されるように、ＲＦスイッチ７８４は、基板７７２上に含まれる送信線７５７に電気的に結合される出力を有し得る。たとえば、ＲＦスイッチ７８４の出力は送信線７５７にワイヤーボンディングされ得る。図７２Ｃにおいて示される実現例において、送信線７５７は、ＲＦスイッチ７８４の出力をアンテナ７８７に送信するように構成される。図７２Ｄに示される実現例において、送信線７５７は、ＲＦスイッチ７８４の出力をフィルタ７８６に送信するように構成される。
図７２Ｅおよび図７２Ｆにおいて示されるように、フィルタ７８６は、基板７７２上に含まれる送信線７５７に電気的に結合される出力を有し得る。たとえば、フィルタ７８６の出力は送信線７５７にワイヤーボンディングされ得る。図７２Ｅにおいて示される実現
例において、送信線７５７は、フィルタ７８６の出力をＲＦスイッチ７８４に送信するように構成される。図７２Ｆにおいて示される実現例において、送信線７５７は、フィルタ７８６の出力をアンテナ７８７に送信するように構成される。
Ｉ．モバイルデバイス
本願明細書において記載されるシステム、方法、および装置のいずれも、ワイヤレスデバイスとも称され得るモバイルデバイスのようなさまざまな電子デバイスにおいて実現され得る。図７３は、図６７Ａの送信線を含む例示的なモバイルデバイス７８８の概略的なブロック図である。モバイルデバイス７８８の例は、携帯電話（たとえばスマートフォン）と、ラップトップと、タブレットコンピュータと、携帯情報端末（ＰＤＡ）と、電子ブックリーダと、ポータブルデジタルメディアプレーヤとを含むがこれらに限定されない。たとえばモバイルデバイス７８８は、たとえば、グローバルシステム・フォー・モバイル（ＧＳＭ）、符号分割多重アクセス（ＣＤＭＡ）、３Ｇ、４Ｇおよび／またはロングタームエボリューション（ＬＴＥ）を使用して通信するように構成されるマルチバンド／マルチモード携帯電話のようなマルチバンドおよび／またはマルチモードデバイスであり得る。
ある実施形態では、モバイルデバイス７８８は、スイッチングコンポーネント７８９、トランシーバコンポーネント７９１、アンテナ７８７、パワーアンプ７９２、制御コンポーネント７９３、コンピュータ読取可能媒体７９４、プロセッサ７９６、電池７９７および供給制御７９８の１つ以上を含み得る。本願明細書において記載される送信線７５７のいずれも、モバイルデバイス７８８におけるさまざまな位置において実現され得る。たとえば、図７３に示されるように、送信線７５７は、スイッチングコンポーネント７８９にパワーアンプ７９２の出力を電気的に接続し、および／または、アンテナ７８７にスイッチングコンポーネント７８９を電気的に接続し得る。
トランシーバコンポーネント７９１は、アンテナ７８７を介する送信のためのＲＦ信号を生成し得る。更に、トランシーバコンポーネント７９１は、アンテナ７８７から入って来るＲＦ信号を受け取り得る。
ＲＦ信号の送信および受信に関連付けられるさまざまな機能は、トランシーバ７９１として図７３において集合的に表わされる１つ以上のコンポーネントによって達成され得るということが理解されるべきである。たとえば、送信機能および受信機能の両方を提供するために、単一のコンポーネントが構成され得る。別の例では、送信機能および受信機能は、別個のコンポーネントによって提供され得る。
さらに同様に、ＲＦ信号の送信および受信に関連付けられるさまざまなアンテナ機能は、アンテナ７８７として図７３において集合的に表わされる１つ以上のコンポーネントによって達成され得るということが理解されるべきである。たとえば、送信機能および受信機能の両方を提供するために、単一のアンテナが構成され得る。別の例では、送信機能および受信機能は、別個のアンテナによって提供され得る。さらに別の例では、モバイルデバイス７８８に関連付けられる異なる帯域は、異なるアンテナによって提供され得る。
図７３では、トランシーバ７９１からの１つ以上の出力信号が、１つ以上の送信パスを介してアンテナ７８７に提供されることが示されている。示される例において、異なる送信パスは、異なる帯域および／または異なる電力出力に関連付けられる出力パスを示し得る。たとえば、示された２つの例示的なパワーアンプ７９２は、異なる電力出力構成（たとえば低電力出力および高電力出力）に関連付けられる増幅、および／または、異なる帯域に関連付けられる増幅を示し得る。
図７３において、アンテナ７８７からの１つ以上の検出された信号が、１つ以上の受信パスを介してトランシーバ７９１に提供されることが示されており、当該受信パスの各々は、本願明細書において示されるとともに記載される本発明の送信線７５７から利益を得ることがあり得る。示される例において、異なる受信パスは、異なる帯域に関連付けられるパスを示し得る。たとえば、示される４つの例示的なパスは、いくつかのモバイルデバイス７８８に提供されているクワッドバンド性能を示し得る。
受信パスと送信パスとの間のスイッチングを促進するために、スイッチングコンポーネント７８９は、選択された送信パスまたは受信パスにアンテナ７８７を電気的に接続するように構成され得る。したがって、スイッチングコンポーネント７８９は、モバイルデバイス７８８の動作に関連付けられる多くのスイッチング機能を提供し得る。ある実施形態では、スイッチングコンポーネント７８９は、たとえば、異なる帯域間のスイッチング、異なる電力モード間のスイッチング、送信モードと受信モードとの間のスイッチング、またはその何らかの組合せに関連付けられる機能を提供するように構成される多くのスイッチを含み得る。スイッチングコンポーネント７８９はさらに、信号のフィルタリングを含む付加的な機能を提供するように構成され得る。たとえば、スイッチングコンポーネント７８９は、１つ以上のデュプレクサを含み得る。
モバイルデバイス７８８は、１つ以上のパワーアンプ７９２を含み得る。ＲＦパワーアンプは、相対的に低い電力を有するＲＦ信号の電力を増強するよう使用され得る。その後、増強されたＲＦ信号は、送信機のアンテナを駆動することを含むさまざまな目的に使用され得る。パワーアンプ７９２は、送信のためにＲＦ信号を増幅するよう携帯電話のような電子デバイスに含まれ得る。たとえば、３Ｇおよび／または４Ｇ通信規格下での通信のためのアーキテクチャを有する携帯電話において、パワーアンプはＲＦ信号を増幅するために使用され得る。所望の送信電力レベルは、ユーザが基地局および／またはモバイル環境からどれくらい遠ざかっているかに依存し得るので、ＲＦ信号の増幅を管理することが望ましくあり得る。パワーアンプはさらに、割り当てられた受信時間スロットの間の送信からの信号干渉を防止するよう、時間にわたってＲＦ信号の電力レベルを調整することを支援するために使用され得る。パワーアンプモジュールは、１つ以上のパワーアンプを含み得る。
図７３は、ある実施形態において、制御コンポーネント７９３が提供され得、このようなコンポーネントは、スイッチングコンポーネント７８９、パワーアンプ７９２、供給制御７９８および／または他の動作コンポーネントの動作に関連付けられるさまざまな制御機能を提供するように構成される回路網を含み得ることを示す。
ある実施形態において、プロセッサ７９６は、本願明細書において記載されるさまざまな機能の実現を促進するように構成され得る。本願明細書において記載されたコンポーネントのいずれかの動作に関連付けられる、プロセッサ７９６に命令し得るコンピュータプログラム命令は、コンピュータ読取可能メモリ７９４に格納され得、当該コンピュータ読取可能メモリに格納される指示が、本願明細書において記載されるモバイルデバイス、モジュールなどのさまざまな動作機能を実現する命令を含む製品が作り出す。
示されるモバイルデバイス７８８はさらに、１つ以上のパワーアンプ７９２に電源を提供するために使用され得る供給制御ブロック７９８を含む。たとえば、供給制御ブロック７９８はＤＣ−ＤＣコンバータを含み得る。しかしながら、ある実施形態では、供給制御ブロック７９８は、たとえば、増幅されるＲＦ信号のエンベロープに基づき、パワーアンプ７９２に提供される供給電圧を変化させるように構成されるエンベロープトラッカのような他のブロックを含み得る。
供給制御ブロック７９８は、電池７９７に電気的に接続され得、供給制御ブロック７９８は、ＤＣ−ＤＣコンバータの出力電圧に基づいて、パワーアンプ７９２に提供される電圧を変化させるように構成され得る。電池７９７は、たとえばリチウムイオン電池を含む、モバイルデバイス７８８において使用される任意の好適な電池であり得る。ニッケルのような材料で形成され、かつ、ＲＦ範囲における周波数での材料の表皮厚さ未満の厚さを有する拡散バリア層を含む送信パスのための送信線７５７により、電池７９７の電力消費が低減され得、および／または、信号品質が改善され得、これにより、モバイルデバイス７８８の性能が改善される。
Ｊ．用途
このセクションにおいて上で記載された実施形態のうちのいくつかにより、携帯電話のような、パワーアンプを含むモジュールおよび／または電子デバイスに関係する例が提供された。しかしながら、当該実施形態の原理および利点は、高性能ＲＦ送信線の必要性を有する任意の他のシステムまたは装置に使用され得る。
本開示の１つ以上の局面を実現するシステムは、さまざまな電子デバイスにおいて実現され得る。電子デバイスの例は、コンシューマエレクトロニクス製品、コンシューマエレクトロニクス製品の部分、および電子試験機器などを含み得るがこれらに限定されない。より具体的には、本開示の１つ以上の局面を実現するように構成される電子デバイスは、ＲＦ送信デバイス、パワーアンプを有する任意のポータブルデバイス、携帯電話（たとえばスマートフォン）、電話、基地局、フェムトセル、レーダ、ＷｉＦｉ（登録商標）および／またはブルートゥース（登録商標）規格に従って通信するように構成されるデバイス、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ、ラップトップコンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、自動車、ステレオシステム、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ＭＰ３プレーヤ、ラジオ、カムコーダ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、コピー機、ファクシミリマシン、スキャナ、多機能周辺機器、腕時計、時計などを含み得るがこれらに限定されない。コンシューマエレクトロニクス製品の部分は、ＲＦ送信線を含むマルチチップモジュール、パワーアンプモジュール、ＲＦ送信線を含む集積回路、ＲＦ送信線を含む基板など、またはその任意の組合せを含み得る。さらに、電子デバイスの他の例はまた、メモリチップ、メモリモジュール、光学ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含み得るがこれらに限定されない。さらに、電子デバイスは未完成の製品を含み得る。
このセクションにおいて本発明のさまざまな実施形態および関連する特徴、局面、ならびに特性が記載されているが、本発明の範囲内であるさらに多くの実施形態および実現例が可能であるということは当業者には明白であろう。たとえば、本願明細書における発明は、記載された材料またはシステムに限定されず、集積回路、パワーアンプ、パワーアンプモジュール、およびそれらが使用されるデバイスの性能をさらに改善するために、この開示の全体にわたって記載される本発明の任意の他の数の関連する局面、所望の局面、または好適な局面と組み合わせて、個々に、または、別の態様では組み合わされ、集積され、組み立てられ、もしくは一緒に連結されてもよい。
ＸＩ．窒化タンタルで終端されたウェハ貫通ビア
窒化タンタルで終端されるウェハ終端ビアのための装置および方法が本願明細書において記載される。ある実現例では、窒化タンタル（ＴａＮ）終端層が、砒化ガリウム（ＧａＡｓ）ウェハの第１の側または表側上に形成され、金の導電層が当該ＴａＮ終端層の上に形成される。その後、ウェハ貫通ビアが、ＧａＡｓウェハおよびＴａＮ終端層の第１または内側部を貫通するよう延在して金の導電層に到達するように、ＧａＡｓウェハの第２の側または裏側へとエッチングされる。ある実現例において、ウェハ貫通ビアは、ニッケル
バナジウム（ＮｉＶ）バリア層、金のシード層および銅層でめっきされる。ウェハ貫通ビアの形成の間、ＴａＮ終端層の第２または外側部は、ＧａＡｓウェハへの銅の拡散を抑制するために金の導電層と銅層との間の界面を取り囲むように維持および構成される。
ＴａＮで終端されるウェハ貫通ビアは、窒化珪素終端およびスパッタリングされたバリア層を使用するスキームに比して、金属接着の改善および銅のマイグレーションの低減を提供し得る。更に、ウェハ貫通ビアを終端するようＴａＮ終端層を使用するある実現例では、ウェハ貫通ビアの場所または位置が、作製、または、ＧａＡｓウェハの表側上に形成されるトランジスタ構造に関連付けられるリソグラフィマスクを変更することなく動かされることが可能になる。トランジスタに関連付けられるリソグラフィマスクを変更することなくウェハ貫通ビアを移動可能なように構成することにより、設計の柔軟性が増加され得、および／または、ウェハ貫通ビアを含む集積回路設計の増加する修正またはテープアウトに関連付けられる時間およびコストが低減される。これに鑑みて、関連する技術における当業者であれば、パワーアンプモジュールおよびそれらが使用されるデバイスの性能をさらに改善するために、本発明のこれらの局面は本願明細書に開示される他の局面と組み合されてもよいということが容易に理解されるはずである。
ここで次に図７４Ａを参照して、本発明のある局面の一実施形態に従ったウェハ７９９の概略的な平面図が示される。ウェハ７９９は、複数のウェハ貫通ビア８０２を含んでおり、担持基板または板８０１に実装されている。
ウェハ７９９は、自身の上に形成された、トランジスタ、抵抗器および／またはダイオード構造のような電子回路を含み得る砒化ガリウム（ＧａＡｓ）ウェハであり得る。ある実現例では、電子回路はパワーアンプ回路として動作するように構成される。
ウェハ７９９はさらに、ウェハ７９９の対向する側同士の間の電気的接続を提供するために使用され得るウェハ貫通ビア８０２を含む。ある実現例では、ウェハ貫通ビア８０２は、ウェハ７９９の第２または裏側上に配置される導電体を使用して提供される接地または低電源電圧により、ウェハ７９９の第１または表側の上に形成される電子回路に電力を供給するように使用される。
ウェハ貫通ビア８０２の形成を支援するために、ウェハ７９９は、約２００μｍ未満である厚さのような相対的に小さな厚さを有するように構成され得る。担持板８０１は、処理の間にウェハ７９９に対する破損または他の損傷を防止することによって、ウェハ７９９上にウェハ貫通ビア８０２を形成することを支援するために使用され得る。
明瞭さのために、図７４Ａは１００個未満のウェハ貫通ビアを含むようにウェハ７９９を示すが、ウェハ７９９は典型的に、たとえば１００，０００個以上のウェハ貫通ビアといった、より多くのウェハ貫通ビアを含む。
図７４Ｂは、図７４Ａのウェハ７９９の部分の部分拡大平面図である。示されるウェハ貫通ビア８０２は、ウェハ７９９においてキャビティを規定しており、当該キャビティは第１の端部および第２の端部を含む。ある実現例では、異方性エッチングプロセスがウェハ７９９をエッチングするために使用され、これにより、ウェハ貫通ビアのキャビティの第１および第２の端部が異なるサイズを有し得る。
一実施形態では、キャビティの第１の端部は幅Ｗ１および長さＬ１を有し、キャビティの第２の端部は幅Ｗ２および長さＬ２を有し、Ｗ１の範囲は約１５μｍから約６０μｍの間であり、Ｌ１の範囲は約１５μｍから約６０μｍの間であり、Ｗ２の範囲は約５０μｍから約７０μｍの間であり、Ｌ２の範囲は約６０μｍから約９０μｍの間である。
図７４Ａおよび図７４Ｂは、ウェハ７９９の上から見た際に形状が実質的に長方形であるウェハ貫通ビア８０２の場合について示されるが、ウェハ貫通ビア８０２は、たとえば円形形状、楕円形状、台形状および／または四角形状を含む他の態様に形状決めされ得る。
図７５Ａ〜図７５Ｉは、本願明細書の一実施形態に従ったウェハについて、ウェハ貫通ビアを形成するための製造プロセスを示す概略的な断面図である。
図７５Ａは、ある実施形態において、砒化ガリウム（ＧａＡｓ）基板であり得る基板８０３の第１または表側の上にパッシベーション層８０４を形成することを示す。基板８０３の表側は、その上に形成されたパワーアンプ回路のような電子回路を含み得る。パッシベーション層８０４は、基板８０３をパッシベートし、および／または、電子回路を封止することを支援するよう、基板８０３の表側の上に形成され得る。一実施形態では、パッシベーション層８０４は窒化珪素（ＳｉＮ）層である。パッシベーション層８０４は、約１９０ｎｍの厚さといった任意の好適な厚さを有し得る。
図７５Ｂは、パッシベーション層８０４の上にフォトレジスト層８０６の形成およびパターニングすることと、パッシベーション層８０４をパターニングするためにフォトレジスト層８０６を使用することとを示す。フォトレジスト層８０６は、スピンコーティングを使用してフォトレジストを堆積し、その後、リソグラフィを使用してフォトレジストをパターニングすることを含む任意の好適な技術を使用して形成され得る。
パッシベーション層８０４は、たとえば、化学蒸気（chemical vapor（ＣＶ））エッチングを含む任意の好適なプロセスを使用してエッチングされ得る。図７５Ｂに示されるように、パッシベーション層８０４のエッチングは、フォトレジスト層８０６の縁部の下に延在し得、これにより、フォトレジスト層８０６のその後の除去またはリフトオフを支援し得る。一実施形態では、パッシベーション層８０４をエッチングするのに用いられるプロセスは、少なくとも約３μｍだけフォトレジスト層８０６をアンダーエッチングするように構成される。
図７５Ｃは、マスクとしてフォトレジスト層８０６を使用して窒化タンタル（ＴａＮ）終端層８０７を形成することを示す。ＴａＮ終端層８０７はスパッタプロセスのような任意の好適なプロセスを使用して形成され得る。さらに以下に記載されるように、基板８０３を貫通するように形成されるウェハ貫通ビアを終端するために、ＴａＮ終端層８０７が使用され得る。一実施形態では、ＴａＮ終端層８０７は、約５０ｎｍ〜約１００ｎｍの範囲の厚さを有する。
ある半導体プロセスは、ＴａＮを利用して、基板８０３の表側に配置される電子回路に薄膜抵抗器を形成する。このようなプロセスでは、ＴａＮ終端層８０７は、ＴａＮ薄膜抵抗器層を使用することにより形成され得、これにより、ウェハの製造プロセスのステップの数および／またはコストが低減される。
図７５Ｄは、フォトレジスト層８０６を取り除くことと、ＴａＮ終端層８０７の上に導電層８０９を形成することとを示す。フォトレジスト層８０６は、酸素（Ｏ）および／またはフッ素（Ｆｌ）のような反応種を使用するプラズマアッシングプロセスといった任意の好適なプロセスを使用して除去され得る。
ある実現例において、導電層８０９は、基板８０３の表側から形成される、電子回路のための金属化層として動作するように構成される金層である。図７５Ｄに示されるように
、導電層８０９の一部は、ＴａＮ終端層８０７の上に形成される。導電層８０９は、窒化珪素終端層を使用するスキームに対して、ＴａＮ終端層８０７への接着の改善を有し得る。
さらに以下に詳細に記載されるように、ウェハ貫通ビアは、ＴａＮ終端層８０７の上に形成される導電層８０９の部分を、基板８０３の第２または裏側上に形成される裏側の導電性構造に電気的に接続するよう、基板８０３に形成され得る。裏側の導電性構造は銅層を含み得、ＴａＮ終端層８０７は、基板８０３への銅マイグレーションを低減または抑制し得る。
導電層８０９は、図７５Ｄに示される基板８０３の部分の上に連続的であるように示されるが、導電層８０９は典型的に基板８０３の上でパターニングされる。導電層８０９は、フォトレジストプロセスのような任意の好適なパターニングプロセスを使用してパターンニングされ得る。
図７５Ｅは、基板８０３の表側へ接着剤８０８を使用して担持板８０１を取り付けまたは接合することと、基板８０３の裏側上にフォトレジスト層８１１を形成しパターニングすることとを示す。接着剤８０８は、担持板８０１に基板８０３を接合するよう使用され得る。接着剤はたとえば任意の好適なポリマーまたはワックスであり得る。
ある実現例において、担持板８０１は、基板８０３より大きな直径を有するサファイヤ基板である。担持板８０１は、処理の間の基板８０３の破損を防止し得、その後、除去され得る。さらに、担持板８０１は、化学物質に対しておよび／または基板８０３の処理に関連付けられる環境に対して抵抗があり得る。
図７５Ｆは、基板８０３の裏側からウェハ貫通ビア８０２を基板８０３に形成することを示す。ウェハ貫通ビア８０２はたとえば、プラズマエッチングプロセスを使用することにより形成され得る。ウェハ貫通ビア８０２は、基板８０３とＴａＮ終端層８０７の内側部とを貫通して導電層８０９に到達するよう延在し得る。一実施形態では、ウェハ貫通ビア８０２の高さは、約８０μｍから約２００μｍの範囲にある。
図７５Ｇは、フォトレジスト層８１１を除去することと、ウェハ貫通ビア８０２の上にバリア層８１２を形成することとを示す。フォトレジスト層８１１は、図７５Ｄに関して以前に記載されたプロセスのような任意の好適なプロセスを使用して除去され得る。バリア層８１２は、その後に堆積された銅層の基板８０３への銅拡散を低減するために使用され得る。ある実現例では、バリア層８１２はニッケルバナジウム（ＮｉＶ）層である。バリア層８１２は、スパッタプロセスのような任意の好適なプロセスを使用して形成され得る。バリア層８１２は、その後に堆積された銅層の銅拡散を低減し得るが、それにもかかわらず、バリア層８１２の不完全なステップカバレジのようなさまざまな理由により、何らかの銅がバリア層８１２を通ってマイグレートし得る。
図７５Ｈは、バリア層８１２の上にシード層８１３を形成することと、シード層８１３の上に銅層８１４を形成することとを示す。シード層８１３は、たとえば金属イオンを含む溶液に基板８０３を晒すといったさまざまなプロセスを使用して形成され得る。シード層８１３は、金のような任意の好適な金属を含み得る。銅層８１４はシード層８１３の上に形成されている。銅層８１４は、たとえば電気化学めっき法を含む任意の好適なプロセスを使用してシード層８１３の上に形成され得る。
図７５Ｈに示されるように、終端層８０７の外側部は、処理の間、保持されるとともに、ウェハ貫通ビア８０２を終端するよう導電層８０９と銅層８１４との間の界面を取り囲
むように構成されている。ＴａＮ終端層８０７は、ウェハ貫通ビア８０２の近傍の基板８０３の部分をパッシベートし、バリア層８１２を通過してマイグレートする銅が基板８０３に到達するのを抑制することにより、銅マイグレーションを低減し得る。一実施形態において、導電層８０９と銅層８１４との間の界面を囲むＴａＮ終端層８０７の部分は、少なくとも１０μｍの幅を有する。
銅層８１４および導電層８０９は、ウェハ貫通ビア８０２を使用して互いに電気的に接続される。ある実現例において、基板８０３の表側はその上に形成されるトランジスタを含み、銅層８１４から形成された導電性接地平面に当該トランジスタを電気的に接続し、および／または、トランジスタによって生成される熱を放散するよう、ウェハ貫通ビア８０２が使用される。たとえば、基板８０３の表側は、その上に形成されるパワーアンプ回路を含み得、当該パワーアンプ回路に関連付けられるバイポーラトランジスタのエミッタが、ウェハ貫通ビア８０２を使用して、銅層８１４から形成される導電性接地平面に電気的に接続され得る。
図７５Ｉは、基板８０３から担持板８０１を除去または脱接合することを示す。担持板８０１は、たとえば、接合強さを低減するよう接着剤８０８を加熱するとともに機械的な力を使用することを含むさまざまな態様で、基板８０３から除去され得る。基板８０３は、担持板８０１の除去の後、所望のように接着剤８０８が除去されるように、たとえばプラズマエッチングを使用し、および／または、アセトンのような清浄液を使用することによって清浄化され得る。
図７５Ａ〜図７５Ｉに示される製造プロセスは脱接合プロセスで終わるように示されているが、示されるウェハにさらに別の処理が行われ得る。たとえば、ウェハからダイを形成するために、ウェハにシンギュレーションが行われ得る。一実施形態では、ウェハはパワーアンプ回路を含むように構成され、パワーアンプダイを形成するようシンギュレートされる。
ある実施形態の上記の詳細な説明は、網羅的であるよう意図されず、または、本発明を上に開示されたそのものの形態に限定するよう意図されない。例示的な目的のために特定の製造プロセスが上に記載されているが、関連する技術の当業者が認識するように、さまざまな修正が本発明の範囲内で可能である。たとえば、本開示のこれらの局面の範囲から逸脱することがなければ、本願明細書において記載された製造プロセスに対するさまざまな省略、置換および／または変更がなされてもよい。
したがって、このセクションにおいて本発明のさまざまな実施形態および関連する特徴、局面、ならびに特性が記載されているが、本発明の範囲内であるさらに多くの実施形態および実現例が可能であるということは当業者には明白であろう。たとえば、本願明細書における発明は、記載された材料またはシステムに限定されず、集積回路、パワーアンプ、パワーアンプモジュール、およびそれらが使用されるデバイスの性能をさらに改善するために、この開示の全体にわたって記載される本発明の任意の他の数の関連する局面、所望の局面、または好適な局面と組み合わせて、個々に、または、別の態様では組み合わされ、集積され、組み立てられ、もしくは一緒に連結されてもよい。
ＸＩＩ．無線周波数シールディング用途におけるビアの密度および配置
このセクションにおいて議論される本開示の局面は、パッケージモジュールのＲＦアイソレーション構造の部分を形成するビアの位置および／または密度の決定と、その結果得られるＲＦアイソレーション構造とに関する。電磁干渉（ＥＭＩ）データから、ＲＦアイソレーション構造のＥＭＩ性能を著しく低下させることなくビア密度が増加および／または減少され得る位置が識別され得る。ある実施形態において、当該ＥＭＩデータに基づい
て、１つ以上のビアがパッケージモジュールの選択されるエリアに付加および／または除去され得る。上に示されるように、パワーアンプモジュールおよび当該パワーアンプモジュールが使用されるデバイスの性能をさらに改善するために、本発明のこれらの局面は、本願明細書の他の局面と組み合わされてもよい。
ビアは、ＲＦアイソレーション構造の上部導電層と底部導電層との間の電気的接続の部分を形成し得る。たとえば導電層のうちの１つからＲＦアイソレーション構造への強い接地接続を有することは望ましくあり得る。ＲＦアイソレーション構造の強さは、接地接続の強さに基づき得る。より多くのビアが、より強い接地接続を提供し得る。以前の設計では、強い接地接続をあるＲＦアイソレーション構造に提供するためにできるだけ多くのビアが含まれた。しかしながら、それらのビアは、有意なダイエリアを浪費し、パッケージモジュールのコストが増加した。
本開示のこのセクションにおいて、ＥＭＩプロービングデータおよび／または近接場走査データといった電磁干渉（ＥＭＩ）データに基づいて、ビアの配置が決定され得るということが認識される。ＲＦ信号に関連付けられるアイソレーションに関係する特定の特徴も、この開示において認識される。本願明細書において記載される１つ以上の特徴は、ＲＦアイソレーション構造が、過剰なダイエリアを浪費せずに所望のＲＦアイソレーションを提供するようにビアを選択的に配置することに関する。たとえば、特定の環境からのＥＭＩデータが取得され得、ビアの配置がこのようなデータに基づいて決定され得る。
一般に記載されるように、このセクションにおけるこの開示の局面は、ＲＦアイソレーション構造の部分を形成するビアの位置および／または密度を決定することに関する。シミュレーションおよび／またはＥＭＩデータから、「ホットスポット」の位置および／またはパッケージモジュールの「非放射エリア」が決定され得る。「ホットスポット」は、相対的に高い量の電磁放射を発するパッケージモジュールのエリア、および／または、相対的に高い量の外部電磁放射を受け取るパッケージモジュールのエリアであり得る。「非放射エリア」は、相対的に低い量の電磁放射を発するパッケージモジュールのエリア、および／または、相対的に低い量の外部電磁放射を受け取るパッケージモジュールのエリアであり得る。パッケージモジュールの選択されたエリアにおいて、ホットスポットおよび／または非放射エリアの位置に基づいて、ＲＦアイソレーション構造のＥＭＩ性能を著しく低下させることなく、ＲＦアイソレーション構造の部分を形成するビアの密度が調節され得る。ある実施形態において、１つ以上のビアは、パッケージモジュールの選択されたエリアに付加および／または除去され得る。たとえば、ビアは非放射エリアの周りで除去することができる。別の例として、ビアはホットスポットの周りに加えられ得る。代替的または付加的には、外部放射に対するパッケージモジュールの位置の感度が決定され得る。感度データに基づいて、ビアの位置および／または密度が調節され得る。
ビアの位置および／または密度の調節によって、ＲＦアイソレーション構造は、基板上のより少ないエリアを消費し得る。結果として、パッケージモジュールは、より小さくなり得、あまり高価でなくなり得、電力の消費が少なくなり得、またはその任意の組合せがなされ得る。特定のＲＦアイソレーションの必要性に対するビアの位置および／または密度を調整することによって、ＥＭＩ性能を著しく低下させることなくビアの合計数が低減され得る。これにより、用いられるビアがより少なくなり得、ビアを含む基板の合計のコストが低減され得る。製造において、多くのパッケージモジュールが製造される場合、これらのコスト削減は有意であり得る。
ここで、このセクションにおいて、無線周波数（ＲＦ）回路およびワイヤーボンドベースの電磁（ＥＭ）アイソレーション構造を有するパッケージモジュールの作製に関するシステム、装置、デバイス構造、材料および／または方法のさまざまな例が記載される。Ｒ
Ｆ回路の文脈において記載されるが、本願明細書において記載される１つ以上の特徴は、非ＲＦコンポーネントを伴うパッケージング用途において利用され得る。同様に、本願明細書において記載される１つ以上の特徴は、ＥＭアイソレーション機能なしで、パッケージング用途において利用され得る。本願明細書において記載される１つ以上の特徴が、ワイヤーボンドを含まないアイソレーション構造に適用され得るということが理解されるべきである。
ここで次に、図７６Ａを参照して、例示的なパッケージモジュール８１６の上平面図が示される。パッケージモジュール８１６は、１つ以上の回路要素を含み得る。多くの実施形態において、１つ以上の回路要素がＲＦ回路要素を含む。パッケージモジュール８１６は、複数のビアを含むＲＦアイソレーション構造を含み得る。パッケージモジュール８１６は、パッケージ集積回路であり得る。示されたパッケージモジュール８１６は、無線周波数（ＲＦ）アイソレーション構造８１８と、高帯域部分８１９および低帯域部分８２１を含むＲＦコンポーネントとを含む。明瞭さのため図７６Ａに示されていないが、パッケージモジュール８１６は多くの他の構造を含み得る。
ＲＦアイソレーション構造８１８は、ファラデー遮蔽として機能し得る。ＲＦアイソレーション構造８１８は、少なくとも１つのＲＦコンポーネントの周りに導電性の機構を含み得る。ある実現例において、導電性機構は、ビアと組み合わせてＲＦアイソレーションを提供するように構成される複数のワイヤーボンド８３２を含み得る。たとえば図８７Ａおよび図８７Ｂを参照して、複数のワイヤーボンド８３２のさらなる詳細を以下に提供する。他のいくつかの実現例において、導電性機構は、固体金属缶のような他の構造を含み得る。
示されたパッケージモジュール８１６は、高帯域部分８１９が高帯域パワーアンプ回路を含み、低帯域部分８２１が低帯域パワーアンプ回路を含むパッケージパワーアンプ集積回路（ＩＣ）である。パワーアンプは、相対的に弱いＲＦ信号の振幅を増強するために使用され得る。その後、ＲＦシステムにおいて、増強されたＲＦ信号は、たとえばアンテナ、スイッチ、ミキサー、フィルタなど、またはその任意の組合せを駆動することを含むさまざまな目的に使用され得る。マルチバンドシステムのようなある電子システムにおいて、異なるパワーアンプ構造が異なる周波数のＲＦ信号を増幅するために使用され得る。示された構成において、パッケージモジュール８１６は、相対的に高い周波数ＲＦ信号を増幅するための高帯域パワーアンプ回路と、相対的に低い周波数ＲＦ信号を増幅するための低帯域パワーアンプ回路とを含む。
パッケージモジュール８１６は本願明細書において使用され得るパッケージＩＣの一例を示すが、本願明細書において記載される方法および装置は、さまざまな他のアイソレーション構造に関連して実現され得る。
図７６Ｂは、図７６Ａの線Ａ−Ａに沿ったパッケージモジュール８１６の断面を示す。示された断面は、ＲＦアイソレーション構造８１８の側面図を示す。示されるように、パッケージモジュール８１６は、システムボード８２６と、プリント回路基板８２５と、ワイヤーボンド８３２と、オーバーモールド構造８３３と、オーバーモールド構造８３３の上に形成される導電層８３４とを含む。システムボード８２６は、基板システムボード基板８２２と、接地平面であり得る電気的基準面８３１とを含み得る。プリント回路基板は、ラミネート基板であり得る。プリント回路基板８２５は、入力／出力（Ｉ／Ｏ）パッド（たとえば、接地コンタクトパッド８２９）と、複数のビア８２３と、１つ以上のレーストラック８２４とを含み得る。複数のビア８２３および１つ以上のレーストラック８２４は、ワイヤーボンドパッド８２８に接地コンタクトパッド８２９を電気的に接続し得、これにより、ワイヤーボンド８３２に基準面８３１を電気的に接続する。ワイヤーボンド８
３２は、図７６Ｂに示される方位において、プリント回路基板８２５の上に配置され得る。オーバーモールド構造８３３は、ワイヤーボンド８３２を封入し得る。たとえば図８９および図９０を参照して、オーバーモールド構造８３３に関するさらなる詳細が以下に提供される。ワイヤーボンド８３２は、導電層８３４に電気的に接続され得る。
示されるように、ＲＦアイソレーション構造８１８は、接地平面８３１、接地コンタクトパッド８２９、レーストラック８２４、複数のビア８２３、ワイヤーボンド８３２および導電層８３４を含む。たとえば、複数のビア８２３は、ＲＦアイソレーション構造８１８内において、および／または、ＲＦアイソレーション構造８１８の外部において、ＲＦ回路によって生成されるＲＦ信号からのＲＦアイソレーションを提供し得る。ビア８２３同士は、ＲＦ信号の電力のほとんどがビア８２３によってブロックされるような距離だけ間隔を置き得る。ビア８２３配置は、本願明細書において記載される１つ以上の特徴に従って決定され得る。
図７６Ｂの例示的な断面はビア８２３の２つの層を示すが、本願明細書において記載される１つ以上の特徴は、ビア８２３の任意の好適な数の層を含むＲＦアイソレーション構造に適用することができるということが理解されるであろう。たとえば、他の実現例において、ビア８２３の１つの層が存在し得る。別の例として、ある実現例では、ビア８２３の３つ以上の層が存在し得る。ビア８２３の２つ以上の層を有する実現例において、ビア８２３は、異なる層において同じ配置または異なる配置で配置され得る。複数のビア８２３が、同じサイズであるように示されているが、２つ以上のビアが異なるサイズを有してもよいということが理解されるであろう。
図７７は、本願明細書において記載される１つ以上の特徴を有するおよび／または当該１つ以上の特徴のためのパッケージモジュールのようなパッケージモジュール８１６を作製するために実現され得るプロセス８３６を示す。図７７は、図７７のプロセス８３６に関連付けられるさまざまな部分および／またはさまざまな動作段を示す。
図７７のブロック８３７において、パッケージング基板と、パッケージング基板上に実装される部分とが提供され得る。このような部分は、たとえば、１つ以上の表面実装技術（ＳＭＴ）コンポーネントと、集積回路（ＩＣ）を有する１つ以上のシンギュレートされたダイとを含み得る。図７８Ａおよび図７８Ｂは、いくつかの実施形態において、パッケージング基板がラミネートパネル８５８を含み得ることを示す。図７８Ａは例示的なラミネートパネル８５８の表側を示し、図７８Ｂは例示的なラミネートパネル８５８の裏側を示す。ラミネートパネル８５８は、時にアレイ８５９と称される群に配される複数の個々のモジュール基板８２７を含み得る。４つの別個のモールドされたセクションが図７８Ａ、図７８Ｂ、図９０および図９４に示されるが、本願に記載される特徴にいずれもが、途切れのない単一のアレイモールドキャップのような他の好適な構成に適用され得る。
図７９Ａ、図７９Ｂ、図７９Ｃはそれぞれ、個々のモジュール基板８２７の例示的な構成の上面図、側面図および下面図を示す。例示的な目的のために、境界８６３は、図７８Ａおよび図７８Ｂのパネル８５８上でモジュール基板８２７によって占められたエリアを規定し得る。境界８６３内では、モジュール基板８２７は、上面または表側の面８６２および底面または裏面８６９を含み得る。表側の面８６２の上には、ダイ（図示せず）を受けるよう寸法決めされる例示的な実装エリア８６４が示される。複数の例示的なコンタクトパッド８６６は、ダイと、裏面８６９上に配される底部コンタクトパッド８７１との間に接続ワイヤーボンドの形成を可能にするよう、ダイ受取りエリアまたはダイパッド８６４の周りに配される。示されていないが、ワイヤーボンドコンタクトパッド８６６とモジュールのコンタクトパッド８７１との間の電気的接続は、多くの態様に構成され得る。境界８６３内ではさらに、たとえば受動ＳＭＴデバイス（図示せず）の実装を可能にするよ
う構成される２セットの例示的なコンタクトパッド８６７が存在する。コンタクトパッドは、裏面８６９上に配置されるモジュールのコンタクトパッドおよび／または接地コンタクトパッド８２９のうちのいくつかに電気的に接続され得る。さらに、複数のＥＭアイソレーションワイヤーボンド（図示せず）の形成を可能にするように構成される複数のワイヤーボンドパッド８２８が境界８６３内に存在する。ワイヤーボンドパッド８２８は、（接地平面のような）電気的基準面８３１に電気的に接続され得る。ワイヤーボンドパッド８２８と（点線８７４として示される）接地平面８３１との間のこのような接続は、多くの態様で達成され得る。たとえば、図７６Ｂに示されるように、複数のビア８２３および／または１つ以上のレーストラック８２４が、ワイヤーボンドパッド８２８と接地平面８７３との間の電気的接続の少なくとも部分を形成し得る。図７６Ｂのビア８２３および／またはレーストラック８２４は、モジュールにおいてＲＦ回路の周りに図７６ＡのＲＦアイソレーション構造８１８の一部を形成し得る。いくつかの実施形態において、接地平面８３１，８７３は、裏面８６９に配置される接地コンタクトパッド８２９に接続されてもよく、接続されなくてもよい。
図８０は、個々のダイに切断（または時にシンギュレートと称される）されることを待つ複数の機能的なダイ８７７を含む例示的な作製されたウェハ８７６を示す。ダイ８７７のそのような切断は多くの態様で達成され得る。図８１は概略的に、複数の金属化コンタクトパッド８７８が提供され得る個々のダイ８７７を示す。このようなコンタクトパッドは、ダイ８７７とモジュール基板のコンタクトパッド８６６との間に接続ワイヤーボンドの形成を可能にするように構成され得る（たとえば図７９Ａ）。
図７７のブロック８３８において、はんだペーストが１つ以上のＳＭＴデバイスの実装を可能にするためにモジュール基板上に塗布され得る。図８２Ａおよび図８２Ｂは、はんだペースト８８１がモジュール基板８２７の表側の面または上面上のコンタクトパッド８６７の各々上に提供される例示的な構成８７９を示す。いくつかの実現例において、はんだペースト８８１は、ＳＭＴステンシルプリンタによって所望の量だけ、パネル（たとえば図７８Ａにおける８５８）上の所望の位置に適用され得る。
図７７のブロック８３９において、１つ以上のＳＭＴデバイスが、はんだペーストを有するはんだコンタクト上に位置決めされ得る。図８３Ａおよび図８３Ｂは、コンタクトパッド８６７の各々上に提供される例示的なＳＭＴデバイス８８３がはんだペースト８８１上に位置決めされる例示的な構成８８２を示す。いくつかの実現例において、ＳＭＴデバイス８８３は、テープリールからＳＭＴデバイスがフィードされる自動化されたマシンによって、パネル上の所望の位置に位置決めされ得る。
図７７のブロック８４１において、はんだペーストを溶かすようリフロー動作が行なわれ得、それぞれのコンタクトパッド上に１つ以上のＳＭＴデバイスをはんだ付けする。いくつかの実現例において、はんだペースト８８１が選択され得、第１の温度ではんだペースト８８１を溶かすようリフロー動作が行なわれ得、これにより、コンタクトパッド８６７とＳＭＴデバイス８８３との間に所望のはんだコンタクトの形成が可能になる。
図７７のブロック８４２において、ブロック８４１のリフロー動作からのはんだ残留物が除去され得る。
図７７のブロック８４３において、１つ以上のダイの実装を可能にするよう、モジュール基板８２７上の１つ以上の選択されたエリア上に接着剤が塗布され得る。図８４Ａおよび図８４Ｂは、接着剤８８６がダイ実装エリア８６４に塗布される例示的な構成８８４を示す。いくつかの実現例において、接着剤８８６は、スクリーン印刷のような技術によって所望の量だけパネル（たとえば図７８Ａにおける８５８）上の所望の位置に塗布され得
る。
図７７のブロック８４４において、１つ以上のダイが、接着剤が上に塗布された状態で、選択されたエリアに位置決めされ得る。図８５Ａおよび図８５Ｂは、ダイ８７７が接着剤８８６を介してダイ実装エリア８６４に位置決めされる例示的な構成８８７を示す。いくつかの実現例において、ダイ８７７は、生産量に対してリールに巻きつけられるダイのテープからダイがフィードされる自動化されたマシンによって、パネル上のダイ実装エリアに位置決めされ得る。
図７７のブロック８４６において、ダイとダイ実装エリアとの間の接着剤が硬化され得る。好ましくは、このような硬化動作は、それぞれのコンタクトパッド上への１つ以上のＳＭＴデバイスの実装のための上記リフロー動作より低い１つ以上の温度で行なわれ得る。このような構成は、ＳＭＴデバイスのはんだ接続が硬化動作の間に損なわれないままであることを可能にする。
図７７のブロック８４７において、ブロック８４３および８４４の実装動作からの粘着残留物が除去され得る。
図７７のブロック８４８において、ワイヤーボンドのような電気的接続は、実装されたダイとモジュール基板８２７上の対応するコンタクトパッドとの間に形成され得る。図８６Ａおよび図８６Ｂは、多くのワイヤーボンド８８９がダイ８７７のコンタクトパッド８７８とモジュール基板８２７のコンタクトパッド８６６との間で形成される例示的な構成８８８を示す。このようなワイヤーボンドは、信号および／または電力のために、ダイ８７７の１つ以上の回路への電気的接続および当該回路からの電気的接続を提供し得る。いくつかの実現例において、前述のワイヤーボンドの形成は、自動化されたワイヤーボンディングマシンによって達成され得る。
図７７のブロック８４９において、複数のＲＦシールディングワイヤーボンドは、モジュール基板８２７上において選択されるエリアの周りに形成され得る。図８７Ａおよび図８７Ｂは、複数のＲＦシールディングワイヤーボンド８３２がワイヤーボンドパッド８２８上に形成される例示的な構成８９１を示す。ワイヤーボンドパッド８２８は、接地平面８７３のような１つ以上の基準面に電気的に接続される（点線８７４）ように概略的に示される。いくつかの実施形態では、このような接地平面は、モジュール基板８２７内に配置され得る。ＲＦシールディングワイヤーボンド８３２と接地平面８７３との間の前述の電気的接続は、ＲＦシールディングワイヤーボンド８３２によって規定されるエリアの側および下側にて、相互接続されるＲＦシールディング構造を与え得る。ＲＦシールディングワイヤーボンド８３２と接地平面８７３との間の電気的接続は、たとえば、図７６Ｂを参照して記載されるように、ビア８２３および／または１つ以上のレーストラック８２４を含み得る。本願明細書に記載されるように、導電層はこのようなエリアの上に形成され得るとともに、ＲＦシールディングワイヤーボンド８３２の上部分に接続され得、これにより、ＲＦがシールドされたボリュームを有する図７６ＡのＲＦアイソレーション構造８１８を形成する。
図８７Ａおよび図８７Ｂの例示的な構成８９１において、ＲＦシールディングワイヤーボンド８３２は、ダイ８７７およびＳＭＴデバイス８８３が位置するエリアの周りに周辺部を形成すると示される。他の周辺部構成も可能である。たとえば、周辺部は、ＲＦワイヤーボンドによって、ダイの周りに、ＳＭＴデバイスの１つ以上の周りに、またはその任意の組合せに形成され得る。いくつかの実現例において、ＲＦワイヤーボンドベースの周辺部は、ＲＦアイソレーションが望ましい任意の回路、デバイス、コンポーネントまたはエリアの周りに形成され得る。説明目的で、ＲＦアイソレーションは、ＲＦ信号またはノ
イズが所与のシールドエリアに入るまたは出るのを防止することを含み得るということが理解されるであろう。したがって、さらに、説明の目的で、分離（アイソレーション）およびシールドという用語は、適切なように交換可能に使用され得るということが理解されるべきである。たとえば、シールドされているＲＦコンポーネントは、別の源からのＲＦ信号のいくつかまたは実質的にすべてがＲＦコンポーネントに達することをブロックされている状況を含み得る。別の例として、分離されているＲＦコンポーネントは、ＲＦ信号のいくつかまたは実質的にすべて（たとえばノイズまたは能動的に生成された信号）が別のデバイスから達することがブロックされている状況を含み得る。もし、文脈が別の態様を示していなければ、遮蔽および分離（アイソレーション）という用語の各々は、上記の機能のいずれかまたは両方を含み得るということが理解されるべきである。
図８７Ａおよび図８７Ｂの例示的な構成８９１において、ＲＦシールディングワイヤーボンド８３２は、本願明細書において記載されるように、モールド処理の間に、制御された変形を促進するように構成される非対称の側面プロファイルを有することが示される。このようなワイヤーボンドに関する付加的な詳細はたとえば、集積された干渉シールディングを有する半導体パッケージおよびその製造の方法（SEMICONDUCTOR PACKAGE WITH INTEGRATED INTERFERENCE SHIELDING AND METHOD OF MANUFACTURE THEREOF）という名称を有するＰＣＴ公開番号ＷＯ２０１０／０１４１０３号において発見され得る。いくつかの実施形態において、他の成形されたＲＦシールディングワイヤーボンドも利用され得る。たとえば、ＥＭＩシールディングのためのワイヤーボンドケージを有するオーバーモールドされた半導体パッケージ（OVERMOLDED SEMICONDUCTOR PACKAGE WITH A WIREBOND CAGE FOR EMI SHIELDING）という名称を有する米国特許番号第８，０７１，４３１に記載された
概して対称なアーチ形のワイヤーボンドが、示された非対称のワイヤーボンドの代わりにまたはそれと組み合わせてＲＦシールディングワイヤーボンドとして使用され得る。いくつかの実施形態において、ＲＦシールディングワイヤーボンドは必ずしもループ形状を形成し、モジュール基板の表面上に両端を有する必要はない。たとえば、一端部がモジュール基板の表面上にあり他端部が（上部導電層に接続するために）当該表面の上に位置決めされるワイヤー延在部も利用され得る。
図８７Ａおよび図８７Ｂの例示的な構成８９１において、ＲＦシールディングワイヤーボンド８３２は、ダイを接続するワイヤーボンド８８９の高さより概して高い同様の高さを有することが示される。このような構成により、ダイを接続するワイヤーボンド８８９が、本願明細書に記載されるようにモールドコンパウンドによって封入されるとともに、モールド処理の後に形成される上部導電層から分離されることが可能になる。
図７７のブロック８５１において、ＳＭＴコンポーネント、ダイおよびＲＦシールディングワイヤーボンドの上にオーバーモールドが形成され得る。図８８は、このようなオーバーモールドの形成を促進し得る例示的な構成８９３を示す。モールドキャップ８９４が、モールドキャップ８９４の下表面８９６およびモジュール基板８２７の上表面８６２が、モールドコンパウンドが導入され得るボリューム８９７を規定するように、モジュール基板８２７の上に位置決めされることが示される。
いくつかの実現例において、モールドキャップ８９４は、下表面８９６が、ＲＦシールディングワイヤーボンド８３２の上部分に係合し、当該上部分を下に押すように位置決めされ得る。このような構成によって、モールドキャップ８９４の下表面８９６に接触する上部分が実質的に同じ高さにあるように、ＲＦシールディングワイヤーボンド８３２におけるどのような高さの変化でも除去されることが可能になる。モールドコンパウンドが導入されてオーバーモールド構造が形成されると、上記の技術によって、封入されたＲＦシールディングワイヤーボンド８３２の上部分が、オーバーモールド構造の得られた上表面にまたは当該上表面の近くに維持される。
図８８の例示的なモールド構成８９３では、モールドコンパウンドは、矢印８９８によって示されるように、モールドボリューム８９７の１つ以上の側から導入され得る。いくつかの実現例において、モールドコンパウンドのこのような導入は、加熱および真空状態下で行なわれ得、これにより、ボリューム８９７の中への加熱されたモールドコンパウンドのより容易なフローを促進する。
図８９は、図８８を参照して記載されるようにボリューム８９７へモールドコンパウンドが導入され、さまざまなモジュール要素（たとえばダイ、ダイを接続するワイヤーボンドおよびＳＭＴデバイス）を封入するオーバーモルド構造８３３を与えるようモールドキャップが除去された例示的な構成８９９を示す。ＲＦシールディングワイヤーボンドがさらに、オーバーモールド構造８３３によって実質的に封入されることが示される。ＲＦシールディングワイヤーボンドの上部分は、オーバーモールド構造８３３の上表面９０２にまたは上表面９０２の近くにあることが示される。
図９０は、複数のアレイセクションの上に形成されるオーバーモールド構造８３３を有する例示的なパネル９０３を示す。各アレイセクションのオーバーモールド構造は、図８８および図８９を参照して本願明細書に記載されるように形成され得る。結果得られるオーバーモールド構造８３３は、所与のアレイセクションの複数のモジュールをカバーする共通の上表面９０２を規定すると示される。
図８８、図８９および図９０を参照して本願明細書において記載されるモールド処理は、封入されたＲＦシールディングワイヤーボンドの上部分がオーバーモールド構造の上表面にまたは上表面の近くにある構成を与え得る。このような構成によって、ＲＦシールディングワイヤーボンドが、上に形成される上側導体層との信頼性のある電気的接続を形成してもよいし、形成しなくてもよい。
図７７のブロック８５２において、ＲＦシールディングワイヤーボンドの上部分をさらに良好に露出するために、オーバーモールド構造の薄い上部分または層が除去され得る。図９１は、そのような除去が行なわれた例示的な構成９０４を示す。この例において、オーバーモールド構造８３３の上部分は、（モールド処理からの）オリジナルの上表面９０２より低い新しい上表面９０６を与えるよう除去されることが示される。このような材料の除去によって、ＲＦシールディングワイヤーボンド８３２の上部分９０７がさらに良好に露出することが示される。
オーバーモールド構造８３３の上部分からの材料の除去は、多くの態様で達成され得る。図９２Ａは、材料のこのような除去がサンドブラスティングによって達成される例示的な構成９０８を示す。この例において、より薄いシェーディングがつけられた部分は、材料が除去されて、新しい上表面９０６を与え、ＲＦシールディングワイヤーボンドの上部分９０７をより良好に露出している部分である。より暗いシェーディングがつけられた部分は、材料が除去されていないためオリジナルの上表面９０２がまだ残っている部分である。
図９２Ａに示される例において、下に存在するモジュール基板８２７（点線のボックス８６３で示される）に対応するモジューラ構造が容易に示される。このようなモジュールは、上記新しく形成された上表面９０６の上に導電層が形成された後、分離される。
図７７のブロック８５３において、材料の除去に起因する新しい露出した上表面が清浄化され得る。
図７７のブロック８５４において、電気的導電層は、導電層がＲＦシールディングワイヤーボンドの上部分に電気的に接触するようにオーバーモールド構造の新しい露出した上表面上で形成され得る。このような導電層は、スプレーまたは印刷のような方法を含む多くの異なる技術によって形成され得る。図９２Ｂは、本願明細書の局面に従った、図９３の導電層８３４を形成するための１つの方法を示す。ここで、スプレーノズル９０９は、サンドブラスティングまたは他のアブレーション方法によって上面全体が高さ９０６まで低減された後、構成９０８の上部上に導電ペイント９１０をスプレーする。導電ペイント９１０は、本願明細書の意図した局面を達成するために配合された導電性金属ペイントであってもよい。さらにこれに関するものが、本願明細書において上で援用される米国特許出願番号第１３／８９３，６０５号、米国特許出願番号第１３／８９３，６１４号、および米国特許出願番号第１３／９０４，５６６号において発見される。
図９３は、電気的導電層８３４がオーバーモールド構造８３３の上表面９０６の上に形成された例示的な構成９１１を示す。本願明細書に記載されるように、上表面９０６は、ＲＦシールディングワイヤーボンド８３２の上部分９０７をさらに良好に露出する。したがって、形成された導電層８３４は、ＲＦシールディングワイヤーボンド８３２の上部分９０７との改善されたコンタクトを形成する。
図８７Ａおよび図８７Ｂを参照して記載されるように、ＲＦシールディングワイヤーボンド８３２および接地平面８７３は、ＲＦシールディングワイヤーボンド８３２によって規定されるエリアの側および下側にて、相互接続されたＲＦアイソレーション構造を与え得る。上側導電層８３４がＲＦシールディングワイヤーボンド８３２と電気接触した状態で、そのエリアの上の上側もシールドされ、これにより、シールドされたボリュームが与えられる。
図９４は、複数のアレイセクションを覆う電気的導電層８３４を与えるよう導電ペイントでスプレーされた例示的なパネル９１３を示す。図９０を参照して記載されるように、各アレイセクションは、完成パッケージモジュールを形成するよう分離される複数のモジュールを含む。
図７７のブロック８５６において、一般的な導電層（たとえば導電ペイント層）を有するアレイセクションにおけるモジュールは、個々のパッケージモジュールへとシンギュレートされ得る。モジュールのこのようなシンギュレーションは、ソーイング技術を含む多くの態様で達成され得る。
図９５は、本願明細書において記載されるモジューラセクション８２７が、分離されたモジュール９１７にシンギュレートされる例示的な構成９１６を示す。オーバーモールド部分は、側壁９１９を含むように示され、モジュール基板部分は側壁９１８を含むように示される。側壁９１９および９１８は集合的に、分離されたモジュール９１７の側壁９２１を規定するように示される。分離されたモジュール９１７の上部分は、導電層８３４によって覆われたままである。図７９Ａ、図７９Ｂおよび図７９Ｃを参照して本願明細書に記載されるように、分離されたモジュール９１７の下表面８６９は、モジュール９１７と電話基板のような回路基板との間の電気的接続を促進するようコンタクトパッド８７１，８２９を含む。
図９６Ａ、図９６Ｂおよび図９６Ｃは、シンギュレートされたモジュール９１７の正面図（本願明細書において上面図とも称される）、背面図（本願明細書において底面図とも称される）、および斜視図を示す。本願明細書に記載されるように、このようなモジュールは、オーバーモールド構造内に封入されるＲＦシールディング構造を含み、いくつかの実現例において、モジュール９１７の全体の寸法は必ずしも、ＲＦシールディング機能の
ないモジュールより大きいわけではない。したがって、集積されたＲＦシールディング機能性を有するモジュールは、外部ＲＦシールド構造が必要ではないので、有利なことに、よりコンパクトな組み立てられた回路基板を与え得る。さらに、このパッケージモジュールフォームによって、操作およびアセンブリプロセスの間に、より容易にモジュールが扱われることが可能になる。
図７７のブロック８５７において、シンギュレートされたモジュールは、適切な機能に関してテストされ得る。上で論じたように、モジュールフォームによって、このようなテストがより容易に行なわれることが可能になる。さらにモジュールの内部ＲＦシールディング機能によって、外部のＲＦシールディングデバイスなしでこのようなテストが行われることが可能になる。
図９７は、いくつかの実施形態において、ワイヤレス電話基板のような回路基板に含まれるモジュールの１つ以上が、本願明細書に記載される１つ以上のパッケージング機構を有するように構成され得ることを示す。このようなパッケージング機構から利益を得ることができるモジュールの非限定的な例は、コントローラモジュール、アプリケーションプロセッサモジュール、オーディオモジュール、ディスプレイインターフェイスモジュール、メモリモジュール、デジタルベースバンドプロセッサモジュール、ＧＰＳモジュール、加速度計モジュール、電力管理モジュール、トランシーバモジュール、スイッチングモジュールおよびパワーアンプ（ＰＡ）モジュールを含むがこれらに限定されない。
図９８Ａは、本願明細書に記載されるように、回路基板上に１つ以上の機構を有するパッケージモジュールを組み立てるために実現され得るプロセス９２３を示す。ブロック９２４において、パッケージモジュールが提供され得る。いくつかの実施形態において、パッケージモジュールは、図９７を参照して記載されたモジュールを示し得る。ブロック９２６において、パッケージモジュールは、回路基板（たとえば電話基板）上に実装され得る。図９８Ｂは、上に実装されたモジュール８１６を有する、結果得られた回路基板９２８を概略的に示す。１つのモジュールが回路基板９２８上に実装されることが示されているが、１つ以上の他のモジュールがさらにその上に実装され得るということが理解されるであろう。回路基板９２８はさらに、その上に実装されるさまざまなモジュールの動作を促進するよう複数の接続９３０のような他の特徴を含み得る。
図９８Ａのブロック９２７において、上に実装されるモジュールを有する回路基板がワイヤレスデバイスに設置され得る。図９８Ｃは、回路基板９２８（たとえば電話基板）を有するワイヤレスデバイス９３１（たとえば携帯電話）を概略的に示す。回路基板９２８は、本願明細書に記載される１つ以上の特徴を有するモジュール９２９を含むことが示される。ワイヤレスデバイスはさらに、アンテナ９３２、ユーザインターフェイス９３３および電力供給９３４のような他のコンポーネントを含むことが示される。
図９８Ｄは、チップまたはモジュールのようなパッケージモジュール８１６を有するワイヤレスデバイス９３１を概略的に示す。図９８Ｄにおいて示されるワイヤレスデバイス９３１は、図９８Ｃに示される１つ以上の特徴を含み得、そのうちのいくつかは例示的な目的のために図９８Ｄから省略されている。いくつかの実施形態において、パッケージモジュール８１６は、本願明細書において記載されるモジュールのうちのいずれかを含み得る。示されるように、パッケージモジュール８１６は、ＲＦコンポーネント９３８と、またＲＦアイソレーション特性を提供するようにＲＦコンポーネント９３８の周りに形成されたＲＦアイソレーション構造８１８とを含む。ＲＦアイソレーション構造８１８は、パッケージモジュール８１６の周辺部の周りに配置されるか、または、パッケージモジュール８１６の他の好適なエリア上のＲＦコンポーネント９３８の周りに配置される。ＲＦアイソレーション構造８１８は、１つ以上のＲＦアイソレーション機能を提供し得、当該Ｒ
Ｆアイソレーション機能はたとえば、電子ワイヤレスデバイス９３１における別のコンポーネント９３９からのＲＦの影響（矢印９３６）からＲＦコンポーネント９３８を分離すること、ワイヤレスデバイス９３１の外部の外部ＲＦ源（矢印９３７）からＲＦコンポーネント９３８を分離すること、ならびに／または、ＲＦコンポーネント９３８からのＲＦ信号および／またはノイズからの電磁放射（矢印９４１および９４２）がワイヤレスデバイス９３１における他のコンポーネント９３９および／もしくは電子ワイヤレスデバイス９３１の外部の外部ＲＦ源（図示せず）に到達するのを防止することである。ＲＦコンポーネント９３８は、ＲＦ信号を送信および／または受信するように構成される１つ以上の回路要素を含み得る。ＲＦコンポーネントの非限定的な例は、パワーアンプ、電圧制御発振器、フィルタ、およびスイッチなどを含む。たとえば、図７６Ａに示される実施形態において、ＲＦコンポーネントは高帯域部分８１９および／または低帯域部分８２１を含み得る。
１つのＲＦコンポーネント９３８が図９８Ｄにおいて示されるが、２つ以上のＲＦコンポーネントが、ＲＦアイソレーション構造８１８から得られるＲＦアイソレーションボリューム内に含まれ得るということが理解されるであろう。いくつかの実施形態に従うと、パッケージモジュール８１６は、各々が専用のＲＦアイソレーション構造を有する２つ以上のＲＦコンポーネントを含み得る。
図９９Ａは、ビアの配置を決定する例示的なプロセス９４３のフロー図である。プロセス９４３の特徴の任意の組合せまたは本願明細書において記載される他のプロセスのいずれもが、一時的でないコンピュータ読取可能媒体において実施され得るとともにメモリに格納され得る。実行されると、一時的でないコンピュータ読取可能媒体は、プロセス９４３または他のプロセスのいくつかまたはすべてを行なわせ得る。本願明細書において議論される方法のうちのいずれも、より多いまたは少ない動作を含んでもよく、当該動作は適切なように任意の順番で行われてもよいということが理解されるであろう。
プロセス９４３は、パッケージモジュールの周辺の周りのビア配置を決定し得る。ビアは、１つ以上のＲＦコンポーネントの周りにＲＦアイソレーション体積を形成するＲＦアイソレーション構造の部分であり得る。ビアは、基板の１つの層またはそれより多い層に形成され得る。いくつかの実施形態において、たとえば、図７６Ｂに示されるように、ビアはプリント回路基板の部分として形成され得る。パッケージモジュールの周辺部の周りの選択された規定されたエリアにおけるビア密度がより高いことにより、当該選択されたエリアにおける接地接続がより強くなり、および／または、ＲＦアイソレーションがより強くなり得る。反対に、選択されたエリアにおけるビア密度を低減すると、パッケージモジュールのダイサイズおよび全体のコストが低減され得る。プロセス９４３は、ビアがダイエリアを節約するために除去され得る場合、および／または、ビアを加えてＲＦアイソレーションを改善する場合とを決定し得る。
プロセス９４３は、ブロック９４４にて電磁干渉（ＥＭＩ）データを取得し、ブロック９４６にて、相対的に高いＥＭＩおよび／または相対的に低いＥＭＩに関連付けられるエリアを識別し、ブロック９４７にて、更新ビア配置を決定することとを含み得る。ブロック９４８では、ＥＭＩ仕様が満たされるまでこのプロセスは繰り返され得る。ここで、図１００Ａおよび図１００Ｂにおいて示される例示的なＥＭＩプロファイルと、ビア密度と図１０１に示される逆放射電力との間の関係と、図１０２Ａおよび図１０２Ｂに示されるビア配置とを参照して、プロセス９４３を論じる。
ブロック９４４では、初期ビア配置についてＥＭＩデータが取得され得る。いくつかの実施形態において、電磁気走査／プローブが、初期ビア配置におけるＥＭＩデータを取得するよう行なわれ得る。たとえば、近接場走査が行なわれ得る。ＥＭＩデータは、ＲＦ用
途に関連付けられ得る。ある実施形態に従うと、ＥＭＩデータはパッケージモジュールの２つ以上の動作モードに対応し得る。たとえばＥＭＩデータは、高帯域動作モードと、パッケージモジュールが高帯域動作モードにおいてよりも低い周波数帯内で動作する低帯域動作モードとに対応し得る。異なるＲＦアイソレーションについての考慮が、動作の異なる周波数帯に適用し得る。たとえば、周波数が高いほど、ＲＦ信号の波長はより小さくなり得る。結果として、パッケージモジュールの高帯域部分の近傍においてビア同士がより近くにあるのが望ましくあり得る。別の例として、ＥＭＩデータは、低電力動作モードおよび高電力動作モードに対応し得る。初期ビア配置は、ある実現例に従って、如何なるビアもＲＦシールディングを提供することのないＲＦコンポーネントに対応し得る。代替的には、初期ビア配置は、ＲＦコンポーネントの周りに配置される少なくとも１つのビアの任意の他の配置に対応し得る。ある実現例において、初期配置は、パッケージモジュールの特定のサイズに含まれ得る最大数のビアに対応し得る。
例示的なＥＭＩデータは、図１００Ａおよび図１００Ｂに示されるＥＭＩプロファイルに反映される。図１００Ａおよび図１００ＢのＥＭＩプロファイルは、それぞれ図１０２Ａおよび図１０２Ｂに示されるビア配置に対応する。図１００Ａに反映されるＥＭＩデータは、ビアの初期配置、または、更新ビア配置を決定する１回以上の繰り返しの後のビアの配置に対応し得る。図１００Ｂに反映されるＥＭＩデータは、図１００Ａにおいて示されるＥＭＩプロファイルに基づいて決定されるビアの更新配置に対応し得る。
図１００Ａは、ＲＦコンポーネントを取り囲むパッケージモジュールの周辺部に沿って配置された複数のビアに対応するＥＭＩプロファイルの例を示す。より具体的には、図１００Ａにおいて示されるＥＭＩプロファイルは、図１０２Ａに示されるビアの配置に対応する。ＥＭＩプロファイルは、パッケージモジュールの表面の部分に関連付けられるＥＭＩを図解的に示す。図１００Ａにおいて、領域は、図１００ＡにおけるＥＭＩプロファイルの上側に沿って左から右に番号が付けられた列と、図１００ＡにおけるＥＭＩプロファイルの左側に沿った文字を有する行とによって識別され得る正方形に対応する。ＥＭＩプロファイルのシェーディングは、パッケージモジュールの対応するエリアに関連付けられるＥＭＩ値を示す。より具体的には、図１００Ｃの凡例は、１ミリワットを基準とする測定ＥＭＩの電力比をデシベルで表わし得る、ｄＢｍを単位とする対応するＥＭＩ値を示す。ＥＭＩ値が低いほど、より高い負の値を有する数であるということが理解されるべきである。たとえば、−１４ｄＢｍのＥＭＩ値は、−２４ｄＢｍのＥＭＩ値より高い。図１００Ａおよび図１００ＢにおけるＥＭＩプロファイルのシェーディングは、図１００Ｃの凡例における単位がｄＢｍであるＥＭＩ値に対応する。
ＥＭＩプロファイルの各領域は、パッケージモジュールおよび／またはそのプリント回路基板の規定される表面エリアに対応し得る。規定される表面エリアは、０、１、２またはそれ以上のビアを含み得る。少なくとも１つのビアを含む領域の各々は、パッケージモジュールの外縁部と実質的に平行な寸法においてほぼ同じ幅を有し得る。ある実現例において、各領域はほぼ同じエリアを有し得る。他の実現例では、２つ以上の領域が異なるエリアを有し得る。領域は示された領域よりも小さくあり得るかまたは大きくあり得るということが理解されるであろう。任意の特定の領域が１つ以上のＥＭＩ値に関連付けられ得る。たとえば、図１００Ａにおける領域Ｂ１は複数のＥＭＩ値に関連付けられ、領域Ｆ１は単一のＥＭＩ値に関連付けられる。
図９９Ａを再び参照して、ブロック９４６にて、相対的に高いおよび／または相対的に低いＥＭＩに関連付けられるエリアが識別され得る。たとえば、最も高いＥＭＩ値に関連付けられるパッケージモジュールのエリアが識別され得る。別の例として、事前に規定されるしきい値を上回るＥＭＩ値に関連付けられるパッケージモジュールの１つ以上のエリアが識別され得る。代替的または付加的には、事前に規定されるしきい値を下回るＥＭＩ
値に関連付けられるパッケージモジュールの１つ以上のエリアが識別され得る。さらに別の例において、最も低いＥＭＩ値を有するエリアが識別され得る。
相対的に高いＥＭＩに関連付けられるパッケージモジュールのエリアは、パッケージモジュールの他のエリアと比較して、より強いＲＦアイソレーションによって利益を得ることができる。いくつかの実現例において、相対的に高いＥＭＩに関連付けられるパッケージモジュールのエリアは、ホットスポット、および／または、ＲＦアイソレーション構造がパッケージモジュールの他のエリアよりも少ないＲＦアイソレーションを提供するエリアであり得る。このようなエリアは、製品仕様に規定されるよりも、および／または所望のＥＭＩレベルよりも、より少ないＲＦアイソレーションを提供し得る。いくつかの実施形態に従うと、パワーアンプ（ＰＡ）の出力のような、高電力レベルを有する信号を生成するパッケージモジュールのエリアにてまたは当該エリアの近傍にホットスポットが発生し得る。対照的に、低ノイズアンプ（ＬＮＡ）の場合、ホットスポットはＬＮＡの入力にてまたはその入力の近傍に発生し得る。代替的または付加的には、ホットスポットは、発振器（たとえば電圧制御発振器）および／またはＬＮＡの近傍といった、高作動係数（activity factor）を有するパッケージモジュールのエリアにてまたは当該エリアの近傍で
発生し得る。
相対的に低いＥＭＩに関連付けられるパッケージモジュールのエリアは、相対的に低いビア密度で十分なレベルのＲＦアイソレーションを提供し得る。いくつかの実現例において、相対的に低いＥＭＩに関連付けられるパッケージモジュールのエリアは、非放射エリア、および／または、ＲＦアイソレーション構造がパッケージモジュールの他のエリアより多くのＲＦアイソレーションを提供するエリアであり得る。このようなエリアは、製品仕様に規定されるよりも、および／または、ＥＭＩの所望のレベルよりも多くのＲＦアイソレーションを提供し得る。いくつかの実施形態に従うと、信号を生成しないか、または、電力レベルが低い信号を生成したパッケージモジュールのエリアにまたは当該エリアの近傍に非放射エリアが発生し得る。代替的または付加的には、非放射エリアが、低い作動係数を有するパッケージモジュールのエリアにてまたは当該エリアの近傍に発生し得る。別の例として、パワーアンプモジュールの場合、ＲＦ入力およびＤＣパスは、出力整合ネットワーク（ＯＭＮ）と比較して、ＥＭＩ放射に対して感度が低くなり得る。
図１００ＡのＥＭＩプロファイルは、領域Ｂ１およびＣ１が相対的に高いＥＭＩに関連付けられるとともに領域Ａ８、Ｂ８、Ｃ８、Ｄ８、Ｅ８およびＦ８が相対的に低いＥＭＩに関連付けられることを示す。特に、領域Ｂ１に関連付けられるＥＭＩ値は約−１４ｄＢｍである。このようなＥＭＩ値は、ある用途において問題となり得る。したがって、ＥＭＩを改善するようパッケージモジュールのビア密度を調節することが望ましくあり得る。ビア密度が、ビアの初期配置と比較して、ビアの更新配置において、数、位置、サイズまたはその任意の組合せを変更することによって調節され得る。
複数のビアを含むＲＦアイソレーション構造は、接地平面への接続によって、たとえば、接地平面として構成されるＲＦコンポーネントの下の下側導電層への電気的接続によって、接地され得る。接地平面は理想的には寄生インダクタンスは０であるが、実際には、接地平面の寄生インダクタンスは０ではない。付加的なビアを加えることによって、接地平面のインダクタンスが低減され得る。反対に、ビアの数を低減することにより、接地平面のインダクタンスが増加され得る。接地平面に関連付けられるインダクタンスが高ければ、接地平面があまり安定しなくなり、これにより、ＲＦコンポーネントがＲＦアイソレーション構造によって分離されることによって生成される信号に影響を与え得る。たとえば、接地平面が不安定な場合、ＲＦアイソレーション構造はアンテナのように機能し得る。これはＲＦアイソレーション構造に、ＲＦアイソレーションを提供するのではなく放射を増幅させ得る。そのような影響は、たとえば、図１００Ａに示されるＥＭＩプロファイ
ルにおける領域Ｂ１およびＣ１に対応するパッケージモジュールの位置といった、相対的に高いＥＭＩに対応するパッケージモジュールの位置で発生し得る。
図１０１は、ビア密度と逆放射電力との間の関係を示す。ビア表面積密度がｄ１を下回ると、ＲＦアイソレーション構造は、弱い接地接続により浮動し得る。弱い接地接続によって、たとえば、図１００ＡのＥＭＩプロファイルの領域Ｂ１およびＣ１によって示されるように、パッケージモジュールの部分が相対的に高いＥＭＩに関連付けられ得る。密度ｄ１は、それを下回るとＲＦアイソレーション構造が弱い接地位置のように機能する下限しきい値を表わし得る。図１０１に示される曲線は、低い逆放射電力を有しており、したがって密度ｄ１を下回るビア表面積密度に関連付けられる相対的に高い放射を有する。これは、ＲＦアイソレーション構造をアンテナのように動作させ得る。したがって、逆電力放射を増加（電力放射を減少）するために、密度ｄ１を下回る表面積密度を増加させることが望ましくあり得る。密度ｄ２は、それを上回るとビア密度を増加してもＲＦアイソレーションを有意に改善し得ない上限しきい値を示し得る。密度ｄ２を上回ると、図１０１に示される曲線は平らになる。ビア表面積密度が密度ｄ２を上回ると、ビア密度を増加する利点は、逆放射電力の有意な増加を提供し得なくなり、したがって、ＲＦアイソレーション構造のＲＦアイソレーションの有意な増加を提供し得なくなる。結果として、ビア表面積密度が図１０１における密度ｄ１と密度ｄ２との間にあるのが望ましくなり得る。これは、たとえば、ダイエリアを低減し得、および／または、製造コストを低減し得る。
図９９Ａを再び参照して、ブロック９４７にて、更新ビア配置が決定され得る。更新ビア配置では、高いＥＭＩに関連付けられるエリアにおけるビア密度が、初期配置と比較して増加され得る。代替的または付加的には、更新ビア配置において、低いＥＭＩに関連付けられるエリアにおけるビア密度が、初期配置と比較して減少され得る。ある実施形態に従うと、更新配置におけるビア密度は、それを下回るとＲＦアイソレーション構造が弱い接地位置のように作用する下限しきい値を上回り、かつ、それを上回るとビア密度の増加によってＲＦアイソレーションが有意に改善され得ない上限しきい値を下回るように決定され得る。たとえば、更新配置におけるビア密度は、図１０１における密度ｄ１と密度ｄ２との間にあり得る。
ビアの更新配置において、ビアの数、ビアの位置、ビアのサイズまたはその任意の組合せはビアの初期配置と比較して調節され得る。たとえば、ビアは、相対的に低いＥＭＩに関連付けられるエリアから、相対的に高いＥＭＩのエリアの方へ移動され得る。別の例として、ビアは相対的に高いＥＭＩに関連付けられるエリアに加えられ得、および／または、ビアは相対的に低いＥＭＩに関連付けられるエリアから除去され得る。さらに別の例において、１つ以上のビアのサイズは、相対的に高いＥＭＩに関連付けられるエリアにおいて増加され得、および／または、より多くまたはより多くのビアのサイズは、相対的に低いＥＭＩに関連付けられるエリアにおいて低下され得る。
例示的な目的のために、基板の周辺に沿って選択された位置にビアを加えることを参照して、さらなる詳細が提供される。図１０２Ａは、周辺部の周りに配されるビア８２３の配置を有する基板の上平面図を示す。図１０２Ａに示されるように、ビア８２３は基板の周辺部の周りに整列され得る。図１０２Ａに示されるビア８２３は、基板の同じ層に含まれ得る。図１０２Ａに示されるビア８２３の配置は、図１００Ａに示されるＥＭＩプロファイルに対応し得る。図１０２Ｂは、周辺部の周りに配されるビア８２３および８２３´の更新配置を有する基板の別の上平面図を示す。図１０２Ｂに示されるビア８２３および８２３´の配置は、図１００Ｂに示されるＥＭＩプロファイルに対応し得る。いくつかの実施形態に従うと、図１０２Ｂにおけるビア８２３および８２３´の配置は、製造されるパッケージモジュールにおいて使用されるビアの最終配置であり得る。
図１０２Ｂに示される更新配置において、図１０２Ａに示されるビア８２３の配置と比較して、２つの付加的なビア８２３´が、領域Ｂ１およびＣ１に対応する基板のエリアにおいて加えられた。図１００ＢのＥＭＩプロファイルは、２つの付加的なビア８２３´が、ＥＭＩプロファイルにおける対応する領域に関連付けられるＥＭＩを改善したことを示す。たとえば、図１００ＢのＥＭＩプロファイルは、２つの付加的なビア８２３´のない図１００ＡのＥＭＩプロファイルと比較して、領域Ｃ１についてのＥＭＩが約１０ｄＢｍ改善したことを示す。図１００ＢのＥＭＩプロファイルは、２つの付加的なビア８２３´が、ＥＭＩプロファイルにおける他の隣接する領域において関連付けられるＥＭＩを改善したことを示す。たとえば、図１００ＢのＥＭＩプロファイルは、２つの付加的なビア８２３´のない図１００ＡのＥＭＩプロファイルと比較して、領域Ａ１についてのＥＭＩが約４ｄＢｍ改善され、領域Ａ４についてのＥＭＩが約７ｄＢｍ改善されたことを示す。
図９９Ａを再び参照して、当該プロセスは、ブロック９４８でＥＭＩ仕様が満されるまで任意の好適な回数、繰り返され得る。より具体的には、ＥＭＩデータは取得され得、相対的に高いおよび／または相対的に低いＥＭＩに関連付けられるエリアが識別され得、ビアの更新配置が決定され得る。したがって、プロセス９４３はある実現例において反復的なプロセスであり得る。たとえば、図１００ＡのＥＭＩプロファイルおよび図１０２Ａに示されるビア配置は、初期ビア配置と製造において使用される最終のビア配置との間でのプロセス９４３の反復に対応し得る。ある実施形態に従うと、ブロック９４８では、プロセス９４３は、異なる動作モードについてＥＭＩ仕様が満されるように、異なる動作モードについて繰り返され得る。異なる動作モードはたとえば、異なる周波数帯および／または異なる電力モードに関連付けられ得る。いくつかの実施形態において、ブロック９４８にて、ビア８２３の異なる層について、プロセス９４３は繰り返され得る。
プロセス９４３を実行することにより、ビア配置は、パッケージモジュールに関連付けられるＥＭＩが過剰なビアを使用することなく仕様を満たすように改善され得る。したがって、プロセス９４３によって、ダイエリアの効率的な利用によりＲＦアイソレーションを提供するように構成されるビアを有するパッケージモジュールが得られ得る。
図９９Ｂは、ビア配置を決定する例示的なプロセス９４９のフロー図である。プロセス９４９は、プロセス９４３のブロック９４６がプロセス９４９ではブロック９５１に置換されることを除き、実質的にプロセス９４３と同じであり得る。したがって、プロセス９４９は、ブロック９４４においてＥＭＩデータを取得すること、ブロック９４７において更新ビア配置を決定すること、およびブロック９４８において当該プロセスを繰り返すことを参照して以前に記載された特徴の任意の組合せを含み得る。プロセス９４９は、ブロック９４４においてＥＭＩデータを取得することと、ブロック９５１において外部放射に対するエリアの感度を決定することと、ブロック９４７において、更新ビア配置を決定することとを含み得る。プロセス９４９は、ブロック９４８においてＥＭＩ仕様を満たすまで繰り返され得る。ある実施形態に従うと、プロセス９４３およびプロセス９４９は、一緒に、連続的に、平行に、またはその任意の組合せで行なわれ得るということが理解されるべきである。したがって、ビア配置は、パッケージモジュールのエリアおよび／または外部放射に対するパッケージモジュールのエリアの感度に関連付けられる相対的なレベルのＥＭＩに基づき得る。
相対的に低いおよび／または相対的に高いＥＭＩに関連付けられるパッケージモジュールのエリアに関連して記載される原理および利点は、ブロック９５１において、外部放射に対して相対的に感度がよいおよび／または相対的に感度がよくないパッケージモジュールのエリアに適用され得る。たとえば、感度データが取得され得、電磁放射に対して相対的に感度の高いエリアおよび／または電磁放射に相対的に感度が低いエリアとが識別され得る。いくつかの実施形態において、感度データは、図１００Ａにおいて示されるＥＭＩ
プロファイルのようなＥＭＩデータ、および／または、このようなＥＭＩデータに由来するデータを含み得る。外部放射に対して感度が高いパッケージモジュールのエリアは、相対的に高いＥＭＩに関連付けられるパッケージモジュールのエリアと同様に処理され得る。たとえば、ブロック９５１では、これらのエリアにおけるビア密度はブロック９５１において増加され得る。代替的または付加的には、外部放射に対して感度の低いパッケージモジュールのエリアは、相対的に低いＥＭＩに関連付けられるパッケージモジュールのエリアと同様に処理される。外部放射に対して感度の高いエリアは、たとえば、パワーアンプモジュールの出力整合ネットワーク（ＯＭＮ）エリアおよび／またはＶＣＯの出力を含み得る。対照的に、外部放射に対して感度が高くないエリアは、たとえば、入力エリアおよび／またはＤＣパスを含み得る。
本願明細書において記載される１つ以上の特徴に従ったパッケージモジュールは、特定のビア配置を含み得る。たとえば、パッケージモジュールの第２の領域においてよりも、パッケージモジュールの第１の領域において密度が高いように複数のビアがＲＦコンポーネントの周りに配置され得、第１の領域は、第２の領域より高い電磁干渉に関連付けられる。たとえば、図１０２Ｂにおけるビア８２３および８２３´は、示されるＥＭＩプロファイルの領域Ｂ１およびＣ１に対応する領域９５２に含まれる。領域９５２は、示されるＥＭＩプロファイルの領域Ｂ８およびＣ８に対応する領域９５３より高い密度を有する。領域９５２および９５３は、例示的な目的のために提供されており、他の領域および／または領域サイズが本願明細書において記載される１つ以上の特徴に関連して実現され得るということが理解されるであろう。
異なるビア密度はさまざまな態様で達成され得る。たとえば、図１０２Ｂに示されるように、領域９５２は領域９５３より多くのビアを含む。複数のビアのビアがほぼ同じサイズである場合、基板の同じ層において間隔がより近いビア同士は、より高い密度を有する。たとえば、領域９５２におけるビア８２３および８２３´同士の間隔は、領域９５３におけるビア８２３同士よりも近い。別の例として、異なるサイズのビアを使用することにより、異なるビア密度が達成され得る。
図１０２Ｂに示されるように、領域９５２はパッケージモジュールの周辺に沿って配置され、領域９５３もパッケージモジュールの周辺に沿って配置される。領域９５２および９５３は、パッケージモジュールの外縁部に実質的に平行である寸法がほぼ同じである幅を有する。図１０２Ｂに示されるように、領域９５２は領域９５３とほぼ同じエリアを有する。ある実施形態において、第１の領域は、第１の領域のエリアと少なくとも同じ大きさのエリアを有するパッケージモジュールの周辺に沿った任意の領域と少なくとも同じ大きさのビア密度を有し得る。代替的または付加的には、第２の領域は、第２の領域のエリアと少なくとも同じ大きさのエリアを有するパッケージモジュールの周辺に沿った任意の領域の密度以下のビア密度を有し得る。
パッケージモジュールの周辺に沿って配置されるビア８２３および８２３´同士の間隔は、低放射エリアにおいてよりも、ホットスポットにおいて、パッケージモジュールの周辺に沿ってより近くなり得る。このようなビアの間隔は、基板の１つ以上の層において存在し得る。たとえば、基板の単一の層において、パッケージモジュールの周辺に沿って配置されるビア８２３および８２３´同士の間隔は、低放射エリアにおいてよりも、ホットスポットにおいて、パッケージモジュールの周辺に沿ってより近くなり得る。別の例として、ビア同士の間隔は、基板の２つ以上の層の各々において、低放射エリアよりもホットスポットにおいてパッケージモジュールの周辺に沿ってより近くなり得る。図１０２Ｂを参照して、示されたビア８２３および８２３´同士の間隔は、領域９５３においてよりも領域９５２において、より近い。ビア８２３および８２３´は、たとえば、図１０２Ａおよび図１０２Ｂにおいて示されるように、パッケージモジュールの周辺に沿って整列され
得る。
パッケージモジュールにおいて、第１の領域および第１の領域よりビア密度が低い第２の領域は各々、少なくとも１つのビアを含み得る。第１の領域および第１の領域よりビア密度が低い第２の領域の各々は、少なくとも２つのビアを含み得る。
ＲＦアイソレーション構造によって分離される１つ以上のＲＦコンポーネントは、第２の領域に対してよりも、第１の領域に対してより多くの放射を発し得る。たとえば、ＲＦコンポーネントは、領域９５３よりも領域９５２に対してより多くの放射を発し得る。
第１の領域はパッケージモジュールのホットスポットに対応し得、第２の領域はパッケージモジュールの低い放射エリアに対応し得る。たとえば、領域９５２は、パワーアンプ出力、または、高電力信号を生成する異なるＲＦコンポーネントの出力に隣接し得る。別の例として、領域９５２は、電圧制御発振器出力、または、高い作動係数を有する異なるＲＦコンポーネントの出力に隣接し得る。対照的に、第２の領域は、低い作動係数を有するパッケージモジュールのエリア、信号を生成しないパッケージモジュールのエリア、低電力信号が伝搬するパッケージモジュールのエリアなど、またはその任意の組合せに隣接し得る。
代替的または付加的には、第１の領域は、第２の領域より多くの外部放射に晒され得る。たとえば、隣接したコンポーネントのホットスポットは、領域９５２に隣接し得る。
本願明細書において記載されるビア配置は、複数のビアとＲＦコンポーネントの上の導電層との間の電気的接続の少なくとも一部を形成する１つ以上の導電性機構を含むパッケージモジュールのＲＦアイソレーション構造に含まれ得る。一例として、当該１つ以上の導電性機構は、たとえば図７６Ｂに示されるワイヤーボンド８３２といったワイヤーボンドを含み得る。代替的には、１つ以上の導電性機構は、ＲＦコンポーネントを囲む金属缶を含み得る。
ある実施形態では、ＲＦアイソレーション構造によって形成されるＲＦアイソレーション体積内のＲＦコンポーネントは、パワーアンプを含む。たとえば、図１０２Ｂにおいて示されるビア配置は、図７６Ａおよび図７６Ｂに示されるパッケージモジュールに対応し得る。領域９５２は、パワーアンプ出力に隣接し得る。より具体的には、領域９５２は、図７６Ａのパッケージモジュール８１６の高帯域部分８１９におけるパワーアンプの出力に隣接し得る。
上に記載された実施形態のうちのいくつかにより、パワーアンプのような、ＲＦコンポーネントを含むパッケージモジュールおよび／または電子デバイスに関係する例が提供された。しかしながら、これらの実施形態の原理および利点は、シールディングおよび／または分離の必要性を有する任意の他のシステムまたは装置に使用され得る。
この開示の１つ以上の局面を実現するシステムは、さまざまな電子デバイスにおいて実現され得る。電子デバイスの例は、コンシューマエレクトロニクス製品、コンシューマエレクトロニクス製品の部分、電子試験機器などを含み得るがこれらに限定されない。より具体的には、本開示の１つ以上の局面を実現するように構成される電子デバイスは、ＲＦ送信デバイス、ＲＦ受信デバイス、ＲＦトランシーバ、ＲＦコンポーネント（たとえばパワーアンプ）を有する任意のポータブルデバイス、携帯電話（たとえばスマートフォン）、電話、基地局、フェムトセル、レーダ、ＷｉＦｉ（登録商標）および／またはブルートゥース（登録商標）規格に従って通信するように構成されるデバイス、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ、ラッ
プトップコンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、自動車、ステレオシステム、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ＭＰ３プレーヤ、ラジオ、カムコーダ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、コピー機、ファクシミリマシン、スキャナ、多機能周辺機器、腕時計、時計などを含み得るがこれらに限定されない。コンシューマエレクトロニクス製品の部分は、ＲＦアイソレーション構造を含むマルチチップモジュール、パワーアンプモジュール、ＲＦアイソレーション構造を含む集積回路、ＲＦアイソレーション構造の部分を形成するよう用いられ得るビアを含む基板など、またはその任意の組合せを含み得る。さらに、電子デバイスの他の例はまた、メモリチップ、メモリモジュール、光学ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含み得るがこれらに限定されない。さらに、電子デバイスは未完成の製品を含み得る。
本願明細書において提供される本発明の教示は、必ずしも上に記載されたシステムではなく、他のシステムに適用され得る。上で記載されるさまざまな実施形態の要素および動作は、さらに別の実施形態を提供するよう組み合わせられ得る。
このセクションにおいて本発明のさまざまな実施形態および関連する特徴、局面、ならびに特性が記載されているが、本発明の範囲内であるさらに多くの実施形態および実現例が可能であるということは当業者には明白であろう。たとえば、本願明細書における発明は、記載された材料またはシステムに限定されず、集積回路、パワーアンプ、パワーアンプモジュール、およびそれらが使用されるデバイスの性能をさらに改善するために、この開示の全体にわたって記載される本発明の任意の他の数の関連する局面、所望の局面、または好適な局面と組み合わせて、個々に、または、別の態様では組み合わされ、集積され、組み立てられ、もしくは一緒に連結されてもよい。
ＸＩＩＩ．集積された干渉シールディングを有する半導体パッケージ
本開示のこのセクションは、半導体モジュールパッケージのための集積された電磁干渉（ＥＭＩ）シールドに関する。集積されたＥＭＩシールドは、パッケージの基板における接地平面と、パッケージモールドコンパウンドの上部上に印刷された導電層との間に電気的に接続される複数のワイヤーボンドばねを含む。ワイヤーボンドばねは、ワイヤーボンドばねの上部と導電層の上部との間に接触電気的接続を提供するばね効果を引き起こす規定される形状を有する。ワイヤーボンドばねは、モジュールパッケージにおいて、パッケージに含まれるデバイスのすべてまたはいくつかの周りの任意の位置に、それらのデバイスの周りに完全なＥＭＩシールドを作り出すよう位置決めされ得る。これに加えてさらに、繰り返されるように、本願明細書の技術における当業者であれば、パワーアンプモジュールおよびそれらが使用されるデバイスの性能をさらに改善するために、このセクションで論じられる本発明のこれらの特定の局面は本願明細書の任意またはすべての他の局面と組み合されてもよいということが容易に理解されるはずである。
無線周波数（ＲＦ）コンポーネントを使用する携帯電話機、携帯情報端末（ＰＤＡ）、メディアプレーヤ、および他のポータブルデバイスを含む多くの現代の用途において、完成製品のサイズ（長さ、幅および厚さ）および重量はしばしば、重大な設計パラメータであり得る。たとえば特に携帯電話機の場合、機能および特徴の増加を提供するさらなる小型および軽量のデバイスに対する持続的な志向がある。したがって、これらの装置において使用される個々のコンポーネントのサイズおよび重量も重要であり得る。上で論じたように、ＲＦデバイスのために電磁干渉シールディングを提供するための従来のアプローチは、シールドされるべき個々のＲＦデバイスの上に接地された金属缶を配置することを伴っており、これによって、設計に対してサイズ、重量およびコストが加わり、したがって、多くの用途において望ましくなくなり得る。
局面および実施形態は、デバイスまたはモジュールのサイズおよび／または重量の増加が最小であるように、パッケージングプロセスの間に、個々のデバイスまたはモジュールへ集積される干渉シールドを提供する方法および装置に関する。本願明細書において使用されるように、「ＥＭＩシールド」という用語は、電磁干渉および無線周波数干渉シールディングの両方を指すよう使用される。一実施形態において、集積されたＥＭＩシールドは、さらに以下に議論されるようにワイヤーボンド製造プロセスを使用して形成され得、したがって、既存のツールを使用して製造され得るとともに、モジュールにおいて電子デバイスに電気的接続を提供するよう用いられる従来のワイヤーボンドを使用して一般的な処理ライン上で組み立てられ得る。このアプローチは、高いデザイン柔軟性と、ＥＭＩシールドを製造するより容易かつあまり高価でない方法とを提供し得る。さらに、本発明の局面に従った集積された「ワイヤーボンドケージ」シールドは、従来の既存の技術によって達成されていないモジュール間／モジュール内分離および低いパッケージプロファイルを達成する方法を提供する。以下で議論されるように、ワイヤーボンドケージは、さまざまなパッケージおよびプロセス条件について堅牢かつ実際的なＥＭＩシールドを提供するために、特定かつ良好に制御された設計および形状を有する「ワイヤーボンドばね」コネクタを使用して形成され得る。
本願明細書において議論される方法および装置の実施形態の用途は、以下の説明に記載されるとともに添付の図面において示される構造およびコンポーネントの構成の詳細に限定されないということが理解されるべきである。当該方法および装置は、他の実施形態において実現可能であり、さまざまな態様で実施または実行可能である。特定の実現例の例は、本願明細書において例示的な目的にのみ提供されており、限定するようには意図されない。特に、実施形態のいずれか１つ以上に関連して議論される動作、要素および特徴は、任意の他の実施形態における同様の役割から除外されるようには意図されない。さらに、本願明細書において使用される語法および用語は、説明目的のためであり、限定的であるとみなされるべきでない。単数形で参照される、本願明細書におけるシステムおよび方法の実施形態、要素または動作に対する如何なる参照も、複数のこれらの要素を含む実施形態も包含してもよく、本願明細書における任意の実施形態、要素または動作に対する複数形での如何なる参照も、単一の要素のみを含む実施形態を包含してもよい。単数または複数形での参照は、ここで開示されるシステムもしくは方法、それらのコンポーネント、動作または要素を限定するようには意図されない。「含む」、「備える」、「有する」、「含有する」、「伴う」、およびそれらのバリエーションの本願明細書における使用は、その後に述べられる項目と、その同等物と、付加的な項目とを包含するよう意図される。「または」への参照は、「または」を使用して記載される任意の用語は、当該記載される用語の単一、１つより多い、およびそのすべてのいずれかを示し得るように、包括的なものとして解釈され得る。前および後ろ、左および右、上部と底部、また上および下への参照は、説明の容易さのために意図されており、本システムおよび方法またはそれらのコンポーネントを任意の１つの位置または空間方位に限定することはない。
ここで図１０３を参照して、本発明の局面に従った、集積されたＥＭＩシールドを組込む電子デバイスまたはモジュールをパッケージングする方法の一例が示される。当該方法の局面および実施形態は、図１０３を引き続き参照して以下で議論される。
第１のステップ９５４は、電子モジュールに組み込まれるべき基板を準備することを含む。このステップ９５４は、電子モジュールのさまざまなコンポーネントを相互接続するために使用され得る金属化部を基板上に形成することを含み得、そのうちの少なくともいくつかは、さらに以下で議論されるように、集積されたＥＭＩシールドの部分になり得る。ステップ９５６において、電子モジュールは、当業者に公知であり得る方法および技術に従って組み立てられてもよい。このステップ９５６は、１つ以上のダイを基板に実装すること、任意の必要な内部もしくは外部接続または接続点を形成すること（金属化部およ
び／もしくは誘電体の層を堆積することを含む）などといった動作を含み得る。したがって、モジュールの組み立ては図１０３において単一のステップ９５６として示されるが、同時に、異なる時間に、および／または異なる位置において行なわれてもよい複数のステップを含んでもよいということが理解されるべきである。更に、ステップ９５４がステップ９５６の部分と考えられ得るということが理解されるべきである。
このようなモジュールの例は図１０４に示される。モジュール９６２は、基板９６４に実装される１つ以上のダイ９６３を含む。モジュール９６２のいくつかの例は、ＥＭＩシールドを必要とするまたはＥＭＩシールドから利益を得ることがあり得るパワーアンプ、トランシーバ、リニアデバイス、フィルタおよび他のデバイスを含むがこれらに限定されない。上で論じたように、ＥＭＩシールドは典型的にＲＦデバイスに望ましく、したがって、ダイ９６３の少なくとも１つはＲＦデバイスであってもよく、モジュール９６２はＲＦモジュールであってもよいが、本発明はそのように限定されず、ダイ９６３は任意のタイプのデジタルもしくはアナログデバイスまたはコンポーネントを含んでもよいということが理解されるべきである。一例において、ダイ９６３は、ボンドパッド９６７に接続されるワイヤーボンド９６６を使用して、図１０４に示されるように、基板９６４に実装される。代替的にはダイ９６３は、フリップチップボンディング法または当業者に公知の任意の他の好適な技術を用いて基板９６４に実装され得る。
一実施形態に従うと、パッケージングプロセスの間、基板９６４の縁部の周りにワイヤーボンドケージを構築することによって、集積されるＥＭＩシールドがモジュール９６２に組み込まれる。ワイヤーボンド９６６を形成するために使用される従来のプロセスに類似しているとともに同じ機器を使用するワイヤーボンドプロセスは、以下に議論されるように、ワイヤーボンドばねを構築するよう実現され得る。複数のこれらのワイヤーボンドばねは、さらに以下に議論されるように、基板９６４上でダイ９６３の周りに配置され得、パッケージにおいて接地平面に接続され得、これにより、集積されたＥＭＩシールドを形成するワイヤーボンドばねケージが提供される。モールドされたモジュールに集積されたシールドを形成するために、製造上の困難性は、基板における接地平面を上部の導電性のシールド層に接続する方法を発見することである。ワイヤーボンドばねコネクタを使用して、集積されたシールドを形成する方法の実施形態は、さらに以下に議論されるように、この困難を解決するために堅牢な製造プロセスを提供する。
上で論じたように、図１０３を再び参照して、ステップ９５４は、集積されたＥＭＩシールドの部分になる金属化部を基板９６４上に形成することを含み得る。図１０５を参照して、これらの金属化部は、ワイヤーボンドパッド９６８、接地平面９６９、および接地平面にワイヤーボンドパッドを接続するビア９７１を含み得る。その後、さらに以下に議論されるように、ワイヤーボンドばね９７２はワイヤーボンドパッド９６８（ステップ９５７）に接続され得る。図１０５に示される例において、関連するビア９７１を有する２つの別々のワイヤーボンドパッド９６８が各ワイヤーボンドばね９７２ごとに提供されるが、本発明はそのように限定されず、他の多くの構成が考えられるということが理解されるべきである。たとえば、図１０６Ａおよび図１０６Ｂにおいて示されるように、図１０５の個々のワイヤーボンドパッド９６８は、少なくとも部分的にダイ９６３を囲み得る金属化部トラックまたはリング９７３に置換され得る。この例において、図１０６Ａの１つ以上のビア９７１は、トラック９７３に沿った点に提供され、当該トラック、したがって、ワイヤーボンドばね９７２を接地平面９６９に結合し得る。更に、一例において、トラック９７３は、２つ以上のワイヤーボンドばね９７２同士の間で連続的であり得、したがって、各ワイヤーボンドばねは、個々に関連付けられるビア９７１を有する必要はない。さらに、図１０５においては、ワイヤーボンドばね９７２は（ワイヤーボンドパッド９６８での）両方の接続点がビア９７１によって接地平面９６９に結合されるように示されるが、これはそうである必要はなく、ワイヤーボンドばねの端部の１つは浮動した（すなわ
ち接地平面に電気的に結合されない）ままであってもよい。
一実施形態に従うと、集積されたＥＭＩシールドを形成する方法は、モールドコンパウンド９７４にダイ９６３を封入するために、トランスファーモールド処理（図１０３のステップ９５８）を含む。さらに以下に議論されるように、トランスファーモールド処理の間、基板９６４は、下側モールドチェイスに配置され、デバイスの周りのキャビティをシールするよう上側モールドチェイスが当該下側モールドチェイス上に下げられ、当該キャビティにモールドコンパウンド９７４が流され、これにより、基板上のダイ９６３を封入する。トランスファーモールド処理は当業者に周知である。
再び図１０３および図１０５を参照して、トランスファーモールド処理（ステップ９５８）の後、アブレーション処理（ステップ９５９）が使用されて、モールドコンパウンド９７４からワイヤーボンドばね９７２の上部を露出し得る。アブレーション処理は、モールドコンパウンドの層を除去しワイヤーボンドばね９７２の上部を露出するよう、たとえばレーザアブレーション処理、モールドコンパウンド９７４を研削および／または研磨することを含み得る。一例において、アブレーション処理は、厚さが約４０ミクロン未満であるモールドコンパウンドの層を除去し得る。別の例において、アブレーション処理は、厚さが約１０ミクロンであるモールドコンパウンドの層を除去し得る。ワイヤーボンドばね９７２の上部が露出された後、薄い導電コーティングまたは層９７５は、モールドコンパウンド９７４の上に形成され得（ステップ９６１）、これにより、ワイヤーボンドばね９７２の露出した上部に接触する。導電層９７５は、たとえば印刷、堆積、およびスパッタリングなどさまざまな技術のいずれかを使用して、モールドコンパウンド９７４の上に堆積され得る。一例では、導電層９７５は、図９２Ｂに関連してセクションＸＩＩにおいて上で論じたように、銀が充填されたエポキシのような、モールドコンパウンド９７４の上にスプレーでペイントされた金属が充填されたエポキシを含む。導電層９７５は、ワイヤーボンドばね９７２の露出した上部と接触し、したがって、露出したワイヤーボンドばねを電気的に接続する。
本願明細書において上で論じたように、一実施形態において、モジュール９６２は、図１０５に示されるように基板９６４の底面に沿って配置されるとともにビア９７１によってワイヤーボンドばね９７２に接続される接地平面９６９を含む。ワイヤーボンドばね９７２の上部と導電層９７５との間の接触を通じて、導電層と接地平面９６９との間に電気的接続が形成され、これにより、モジュール９６２においてＥＭＩシールドが完成する。ワイヤーボンドばね９７２は、基板９６４における接地平面９６９と上部の導電シールド層９７５との間に、（ワイヤーボンドばね９７２は基板上の任意の好適な位置に配置され得るので）柔軟かつ完全に集積された接続を提供する。一実施形態において、ワイヤーボンドばね９７２は、以下にさらに議論されるように、ワイヤーボンドばねと導電層９７５との間の信頼性のある電気的接続を作り出すことを促進するばね効果を生ずるよう制御される規定される形状を有する。したがって、ダイ９６３の１つ以上は、導電層９７５と、ワイヤーボンドばね９７２（およびビア９７１およびボンドパッド９６８のようなそれらの関連付けられる金属化部）と、接地平面９６９とによって形成される接地されたＥＭＩシールドに実質的に囲まれ得る。本発明の実施形態に従ったこの集積されたＥＭＩシールドは、従来のＥＭＩシールドソリューションのかさ高い金属缶と異なり、モジュール９６２に加え得るサイズおよび重量は最小である。
本願明細書の一実施形態に従うと、ワイヤーボンドばね９７２は、良好に制御され、かつ、従来のワイヤーボンド９６６と実質的に異なる特定の形状および高さを有する。当業者に公知であり得るように、従来のワイヤーボンド９６６は、ダイ９６３にボンドワイヤーの一端を接続し、図１０４および図１０５に示されるように、ワイヤーボンディングマシンの移動を制御して、ループを形成するようダイから離れるようにボンドワイヤーを引
き出し、その後、基板上のパッドにボンドワイヤーの他端を接続することにより、ワイヤーボンディングマシンを使用して形成される。本発明の実施形態に従ったワイヤーボンドばね９７２は、同様の技術を使用して形成され得るが、ワイヤーボンディングマシンのＸ軸およびＹ軸の移動を操作することにより、ワイヤーループが、以下に議論されるワイヤーボンドばねの所望のばね効果および他の特性を提供するユニークな形状に処理される。
図１０７を参照して、本発明のこれらの局面に従ったワイヤーボンドばね９７２の一実施形態が示される。ワイヤーボンドばね９７２は、ワイヤーボンドばねと基板９６４との間の第１の接続点を提供するボールボンド９７６と、ボールボンドから基板上の第２の接続点９８３に延在するワイヤーループ９７７とを含む。図１０７および図１０８を参照して、ワイヤーボンドばね９７２を形成するプロセス（ステップ９５７）は、ボールボンド９７６を形成する第１のステップ９７８から開始され得る。このステップは、基板９６４上のワイヤーボンドパッド９６８（図１０５参照）に金属ボールを配置すること（ステップ９７９）と、ワイヤーボンドパッドにボールをボンディングする（ステップ９８１）こととを含み得、これにより、ボールボンド９７６を形成する。ワイヤーボンドばねは、（従来のワイヤーボンドに一般に使用されるような）金および銅を含むさまざまな金属のうちのいずれかを使用して形成され得る。ワイヤーボンドばねが金で形成される一例において、ワイヤーボンドパッド９６８は同様に金であるか、または、金めっきされ得、ボールボンド９７６は基板９６４に超音波でボンディングされる。金、銅または錫めっきされるワイヤーボンドパッド９６８上に銅ボールボンド９７６を形成するために、同様のサーモソニック処理が使用されてもよい。
一実施形態に従うと、ボールボンド９７６からワイヤーを引き出し、ワイヤーボンディングマシンのＸ軸およびＹ軸の移動を操作することによりワイヤーを形状決めし（ステップ９８２）、最後に、ワイヤーボンドパッド９６８にワイヤーループの末端をボンディングする（ステップ９８３）ことによって、ループ９７７が形成される。一実施形態において、ワイヤーループ９７７は、図１０７に示された形状またはそれに類似した形状を有するよう形状決めされる。図１０８にさらに示されるように、ステップ９７８は、パッド９６８上に金属ボール９７６を配置するサブステップ９７９と、ボール９７６がパッド９６８にボンディングされるサブステップ９８１とを含み得る。
図１０９を参照して、上で議論されたように、基板９６４上に提供されるワイヤーボンドパッド９６８（またはトラック９７３）にボンディングされるワイヤーボンドばね９７２の一実施形態が示される。一実施形態において、ワイヤーボンドばね９７２は、ボールボンド９７６の近くに屈曲ゾーン９８６を含む。ワイヤーは、屈曲ゾーン９８６からワイヤーボンドばね９７２の頂部９８７に上方向に延在する。凸状の領域９８８は、屈曲ゾーン９８６と頂部９８７との間に延在する。ワイヤーボンドばね９７２はさらに、頂部９８７に隣接した上部領域９８９と、上部領域９８９と第２の接続点９８３との間に延在する下方傾斜後部領域９９１とを含む。一例において、上部領域９８９は、上部導電層９７５との大きな接触エリアを提供する（図１０６Ａ参照）よう実質的に平坦であり、これにより、導電層との良好な電気的接続が促進され得る。屈曲ゾーン９８６は、従来のワイヤーボンドと比較して、ワイヤーボンドばね９７２をより弾力のあるようにするよう使用され、ワイヤーボンドばねのばね効果と、さらに以下に議論されるように、モールドチェイスおよびモールドコンパウンドによって加えられる圧力に耐えるとともにトランスファーモールド処理の間にその形状を保持するワイヤーボンドばねの能力とに寄与する。一例において、ワイヤーボンドばねの頂部９８７は、点線９９２によって示されるように、屈曲ゾーン９８９の実質的に上に位置決めされ、これは、以下に議論されるように、ワイヤーボンドばね９７２の弾力性にさらに寄与し得る。
当業者に公知であるとともに上で議論されたように、トランスファーモールド処理の間
、デバイスは、下側モールドチェイスに配置され、上側モールドチェイスは下側モールドチェイス上へと下げられてデバイスの周りのキャビティをシールし、図１０５および図１０６Ａのようにモールドコンパウンド９７４がキャビティへ流される。ワイヤーボンドパッド９６８から頂部９８７まで測定されたワイヤーボンドばね９７２の高さは、モールドコンパウンド９７４の予想または設計された厚さよりわずかに高くされてもよい。トランスファーモールド処理（図１０３のステップ９５８）の間、図１１０に示されるように、ワイヤーボンドばね９７２は、下げられる上側モールドチェイス９９３によって圧縮される。一例において、頂部がワイヤーボンドばねの最も高い点であるので、上側モールドチェイス９９３はワイヤーボンドばね９７２の頂部９８７にまず接触する。屈曲ゾーン９８６によって提供されるワイヤーボンドばね９７２のばね定数と、屈曲ゾーンの実質的に上での頂部９８７の位置決めとにより、図１１０に示されるように、ワイヤーボンドばねは、上側モールドチェイス９９３の表面に接したままである。ワイヤーボンドばね９７２の形状によって提供されるこのばね効果は、集積されたＥＭＩシールドの堅牢な製造を可能にするが、これは、ワイヤーボンドばねの上部がモールドチェイスの表面に接したままにすることによって、モールドコンパウンドの薄層だけが、ワイヤーボンドばねの上部を覆い得、そのため、ワイヤーボンドばねの上部が、アブレーション処理（ステップ９５９）の後、容易にかつ確実に露出され得るからである。一例において、ワイヤーボンドばね９７２は、鉛直方向に大きなばね範囲を有しており、モールドコンパウンドの厚さと、トランスファーモールド処理の間に発生し得る基板厚さおよび反りとにおける変化に起因する、完成した高さの変化を吸収することができる。ワイヤーボンドばねの高さは、上側モールドチェイス９９３が下げられる際にワイヤーボンドばねが圧縮されるように十分に高くなるように選択され得るが、下げられる上側モールドチェイスがワイヤーボンドばねを押しつぶすほどは高くない。したがって、ワイヤーボンドばねは、下げられる上側モールドチェイス９９３を収容するのに必要な変形の量がワイヤーボンドばねのばね能力を超えるほど高くあるべきでない。同様に、ワイヤーボンドばねが十分に高くない場合、トランスファーモールド処理の後、ワイヤーボンドばねの上部は、モールドコンパウンドの上面に接触または十分に近くに存在し得ず、したがって、アブレーション処理（図１０３のステップ９５９）によって露出され得ず、または、モールドコンパウンドの上面に接するようにワイヤーボンドばねの上部を保持するために十分な弾性変形（ばね効果）を示し得ない。一例において、ワイヤーボンドばね９７２の高さは、モールドコンパウンドの設計された厚さより約９０ミクロン高い。しかしながら、ワイヤーボンドばねは、たとえば、ワイヤーボンドばねを形成するよう用いられる金属、モールド材料、および他の同様の要因といった要因に依存して異なる高さを有してもよいということが理解されるべきである。
一実施形態に従うと、ワイヤーボンドばね９７２の形状は、図１０５および図１０６Ａの導電層９７５との大きな接触エリアを提供するよう最適化され、これにより、導電層９７５との良好な電気的接続が促進される。上で論じたように、一例において、ワイヤーボンドばね９７２の図１０９および図１１０の上部領域９８９は実質的に平坦である。したがって、上側モールドチェイス９９３によって圧縮されると、上部領域９８９は、モールドチェイス（またはモールドコンパウンドの表面）に接する大きな平坦エリア（長さ）を提供し得る。これは、アブレーションステップ（ステップ９５９）によってパッケージの上部にて露出され、導電層９７５に接して導電層９７５との電気的接続を形成するとともにＥＭＩシールドを完成することになるエリアである。
ここで図１１１を参照して、デバイスパッケージに組み込まれたワイヤーボンドばねの一例のイメージが示される。図１１１に示されるように、ワイヤーボンドばねの上部領域９８９は、モールドコンパウンド９７４の上に、導電層９７５に接して大きな平坦エリアを形成する。導電層９７５の適用前の図１１１のワイヤーボンドばねの平面図が図１１２に示される。図１１２を参照して、ワイヤーボンドばねの上部領域９８９および頂部９８７に対応する、主であるが必ずしも全部ではない露出したワイヤーの長い長さ９９４をモ
ールドコンパウンド９７４上で見ることができる。ワイヤーボンドばねを含むパッケージの製造およびシミュレートされた例は、約４００ミクロンの平均露出長さ９９４と約９６２ミクロンの最小露出長さとを有するよう作られた。これらの例は、従来のワイヤーボンドループ（図１０６Ａにおける９６６）と比較して約１０ｘの、ワイヤーの露出長さにおける改善を示す。この増加した接触エリアは、集積されたＥＭＩシールドに堅牢および低抵抗の電気的接続を提供する。更に、たとえばコストを低減するために、金ではなく、銅のような材料がワイヤーボンドばねに使用される場合、銅は金よりも低い導電率を有するので、大きな接触エリアが特に重要であり得る。さらに、ワイヤーボンドばねの露出領域と導電層９７５との間の接続を行うためにはんだが使用されない（当該接続は２つの導電体間の接触のみによってなされている）ので、接触エリアが大きいほど、当該接続はより信頼性が高くなり得る。
導電層９７５との良好で堅牢な電気的接続を促進するためにばね効果および大きな接触エリアを提供することに加えて、ワイヤーボンドばね９７２の形状がさらに、トランスファーモールド処理の間、弾力性を提供する。出願人は、上部領域がモールドコンパウンドの上部またはその上部の近傍に存在し、最小のアブレーションで容易に露出され得るようにワイヤーボンドばねがトランスファーモールド処理の間に直立したままであることが重要であることを実験により明らかにした。テストおよびシミュレーションによって、従来の態様で形状決めされたワイヤーボンドループは、それらの形状が安定性をほとんどまたはまったく提供しないので、トランスファーモールド処理の間、折られて潰れるということが示された。結果として、ループは、図１１０の上側モールドチェイス９９３からの圧力下で任意の方向に動き得、モールドコンパウンドを流す。対照的に、ワイヤーボンドばね９７２の形状は、主に鉛直方向（図１０５におけるｙ方向）への圧縮（弾性変形）へとワイヤーボンドばねの移動を制御し、これにより、上で議論されたばね効果が得られる。一例において、ワイヤーボンドばねは、面内方向（すなわち図１０５におけるｘ−ｚ方向）において堅く、非常に高いループについて主な懸念であり得るモールドフローおよびワイヤー流れ欠陥（wire sweep defect）に対する良好な抵抗を有する。
要約すると、有効で、低コストかつ堅牢な集積されたＥＭＩシールドは、モジュール基板内に既に典型的に存在する接地平面と、モールドコンパウンドの上に堆積される導電材料の薄層と、接地平面に導電層を接続する、本願明細書において議論された複数のワイヤーボンドばねとのみを用いて、任意のトランスファーモールドされたモジュールにおいて提供され得、これにより、モジュールにおいてデバイスのいくつかまたはすべてのための完全なシールドを形成する。ワイヤーボンドばねは、導電層９７５に対する接触がすべての電気的な要件を満たすことを保証するよう、随意の冗長な接続によりパッケージの如何なる位置にも配置され得、これにより、異なるモジュールレイアウトおよびデバイスに対応するよう容易に修正され得る非常に柔軟なＥＭＩシールド設計が可能になる。同様に、図１０６Ａおよび図１０６Ｂを参照して上で論じたように、接地平面にワイヤーボンドパッド９６８（またはトラック９７３）を接続するビア９７１は、各パッドまたは接地平面上の特定の位置と一致する必要はなく、これにより、モジュールにおける柔軟なパッド９６８およびビア９７１の配置が可能になる。適切なＥＭＩシールドを提供するために必要なワイヤーボンドばねの数は、シールドされるべきデバイスの動作周波数と、必要とされるシールディングのレベルとに依存する。たとえば、ワイヤー密度（すなわち任意の所与の方向において直に隣接したワイヤーボンドばね９７２同士の間の間隔）は、信号周波数の増加とともに増加し得る。一例では、約λ／２０のワイヤー間隔（λはシールドされるべき信号の波長）が使用され得る。所与の周波数での所望のシールディングを達成する最小の間隔が維持される場合のみ、ワイヤー間隔は均一である必要がないということが理解されるべきである。ワイヤーボンドばねＥＭＩケージの例がテストされ、ほとんどのＲＦハンドセット用途について現在十分である約２０ｄＢのシールドを提供することが分かった。したがって、本願明細書において議論されるワイヤーボンドばねは、非常に柔軟であ
り、モジュールに加えるコスト、重量および／またはサイズが最小である完全に集積されたＥＭＩシールドを提供するよう使用され得る。ワイヤーボンドばねは、低コストで、堅牢であり、任意の付加的または特定化されたアセンブリ機器の調達を必要としない従来の処理技術を使用して処理され得る。
このようにこのセクションにおいて上記の実施形態のいくつかの局面を記載したが、当業者であればさまざまな変更、修正および改善が容易に思い浮かぶであろうことが理解されるべきである。そのような変更、修正および改善は、この開示の部分であるように意図され、本発明の範囲内にあるように意図される。したがって、上記は例示のみを意図し、本発明の範囲は、以下の特許請求の範囲の適切な構造およびそれらの均等物から決定されるべきである。
ＸＩＶ．所見および議論の結論
この開示の全体にわたって本発明のさまざまな実施形態および関連する特徴、局面、ならびに特性が記載されたが、本願明細書に記載される任意のそれぞれの発明の範囲内であるさらに多くの実施形態および実現例が可能であるということは当業者には明白であろう。たとえば、本願明細書の発明は、上に記載された材料、プロセス技術、デバイスまたはシステムに限定されない。さらに、本願明細書の発明は、集積回路、パワーアンプ、パワーアンプモジュール、およびそれらが使用されるワイヤレスデバイスの性能をさらに改善するために、この開示の全体にわたって記載される本発明の任意の他の数の関連する局面、選択された局面、または好適な局面との所望の組み合わせで、個々に、または、別の態様では組み合わされ、集積され、組み立てられ、もしくは一緒に連結されてもよい。
この明細書において提供される見出しは便宜上のためのみであり、必ずしも請求項の範囲または意味に影響を与えない。
文脈が明確に他の態様を必要としなければ、明細書および請求の範囲の全体にわたって、「備える」および「備え」などといった文言は、排他的または網羅的な意味ではない包括的な意味、すなわち、「を含むがこれらに限定されない」という意味で解釈されるべきである。本願明細書において一般に使用される「結合される」という文言は、直接的に接続されるかまたは１つ以上の中間要素を経由して接続され得る２つ以上の要素を指す。さらに、本願において使用される場合の「本願明細書において」、「上で」、「以下に」および同様の主旨の文言は、詳細な説明の１つの特定のセクションがそれによって意図されることを文脈が示さなければ、本願の任意の特定の部分ではなく、本願を全体として指す。文脈が許容する場合、単数または複数を使用する、上記の詳細な説明における文言は、それぞれ複数または単数を含んでもよい。２つ以上の項目のリストを参照する「または」という文言は、リストにおける項目のいずれか、リストにおける項目のすべて、およびリストにおける項目の任意の組合せを含む当該文言の以下の解釈のすべてをカバーする。
本発明のある実施形態の上記の詳細な説明は、網羅的であるよう意図されず、または、本発明を上に開示されたそのものの形態に限定するよう意図されない。本発明の特定の実施形態および本発明についての例は、上で例示的な目的のために記載されているが、関連する技術における当業者が認識し得るように、本発明の範囲内でさまざまな同等な修正が可能である。たとえば、プロセス、ブロック、またはそのステップが所与の順番で提示されているが、代替的な実施形態は、異なる順番でステップを有するルーチンを実行するか、または異なる順番でブロックを有するシステムを使用してもよく、いくつかのプロセス、ブロックまたはステップは、削除、移動、付加、細分、組み合わせ、および／または修正されてもよい。これらのプロセス、ブロックまたはステップの各々は、さまざまな異なる態様で実行されてもよい。さらに、プロセス、ブロックまたはステップは時に、連続して行なわれるものとして示されているが、これらはその代わりに並列に行なわれてもよく
、または異なる時間に行なわれてもよい。
本願明細書において提供される本発明の教示は、必ずしも上に記載されたシステムではなく、他のシステムに適用され得る。上で記載されるさまざまな実施形態の要素および動作は、さらに別の実施形態を提供するよう組み合わせられ得る。
さらに、この発明はある好ましい実施形態を参照して詳細に記載されたが、本発明はそれらのその記載されたそのものの実施形態に限定されないということが理解されるべきである。むしろ、本発明を実施するための現在の最良の形態を記載する本開示を考慮して、この発明の範囲および精神から逸脱することなく、多くの修正および変化が当業者に提示するであろう。本発明の範囲はしたがって、上記の記載によってではなく添付の請求の範囲によって示される。請求項の意味およびその均等性の範囲内にあるすべての変更、修正および変化は、それらの範囲内にあると考えられるべきである。

Claims (19)

  1. パワーアンプモジュールであって、
    無線周波数信号を増幅するように構成されたパワーアンプを備え、前記パワーアンプは、半導体基板の表側にあるＮＰＮ型のヘテロ接合バイポーラトランジスタと、前記半導体基板の前記表側にあるｐ型電界効果トランジスタとを含み、前記ヘテロ接合バイポーラトランジスタと前記ｐ型電界効果トランジスタとは、前記半導体基板に形成された分離領域によって互いに分離され、かつ、空間的に互いに分離され、前記ヘテロ接合バイポーラトランジスタは、ｐ型コレクタサブ層と、ｎ型コレクタサブ層とを含むコレクタ層を含み、前記ｐ型コレクタサブ層は、前記ｎ型コレクタサブ層と、前記ヘテロ接合バイポーラトランジスタのベースとの間にあり、前記ｐ型電界効果トランジスタは、前記ｐ型コレクタサブ層と同じ材料の半導体部を含み、前記半導体部は、前記ｐ型電界効果トランジスタのチャネルに相当し、
    窒化タンタルで終端されるウェハ貫通ビアと、
    前記半導体基板の前記表側とは反対側になる前記半導体基板の裏側にある導電層とをさらに備え、前記導電層は、前記窒化タンタルで終端されるウェハ貫通ビア内の金属層によって前記パワーアンプに電気的に接続される、パワーアンプモジュール。
  2. 前記ｐ型電界効果トランジスタは、前記ｎ型コレクタサブ層と同じ材料の第２の半導体部を含む、請求項１に記載のパワーアンプモジュール。
  3. 前記ヘテロ接合バイポーラトランジスタは、前記ベースと、前記コレクタ層および前記ベースの間に配置されたエッチストップとを含む、請求項１に記載のパワーアンプモジュール。
  4. 前記半導体基板の前記表側にあるｎ型電界効果トランジスタをさらに備え、前記ヘテロ接合バイポーラトランジスタはエミッタ積層体を含み、前記ｎ型電界効果トランジスタは、前記エミッタ積層体の層と同じ材料の半導体部を含み、前記ｎ型電界効果トランジスタの前記半導体部は、前記ｎ型電界効果トランジスタのチャネルに対応する、請求項１に記載のパワーアンプモジュール。
  5. 前記金属層は、バリア層、前記バリア層の上に形成されたシード層、および前記シード層の上に形成された銅層を含み、前記窒化タンタルで終端されるウェハ貫通ビアの窒化タンタル終端部は、前記銅層から前記半導体基板への銅の拡散を抑制するように構成される、請求項１に記載のパワーアンプモジュール。
  6. 前記導電層は銅を含み、接地平面として構成される、請求項１に記載のパワーアンプモジュール。
  7. 前記半導体基板は砒化ガリウム基板である、請求項１に記載のパワーアンプモジュール。
  8. 前記金属層は、バリア層、前記バリア層の上に形成されたシード層、および前記シード層の上に形成された銅層を含む、請求項７に記載のパワーアンプモジュール。
  9. 前記窒化タンタルで終端されるウェハ貫通ビアの窒化タンタル終端部は、砒化ガリウム基板の前記表側にある前記銅層と金属層との間の界面を取り囲む、請求項８に記載のパワーアンプモジュール。
  10. 前記砒化ガリウム基板は、２００μｍ未満の厚みを有する、請求項７に記載のパワーアンプモジュール。
  11. パワーアンプモジュールであって、
    無線周波数信号を増幅するように構成されたパワーアンプを備え、前記パワーアンプは、半導体基板の表側にあるＮＰＮ型のヘテロ接合バイポーラトランジスタと、前記半導体基板の前記表側にある電界効果トランジスタとを含み、前記ヘテロ接合バイポーラトランジスタと前記電界効果トランジスタとは、前記半導体基板に形成された分離領域によって互いに分離され、かつ、空間的に互いに分離され、前記ヘテロ接合バイポーラトランジスタは、ｐ型コレクタサブ層と、ｎ型コレクタサブ層とを含むコレクタ層を含み、前記電界効果トランジスタは、前記電界効果トランジスタのチャネルに相当する、前記ｐ型コレクタサブ層と同じ材料の半導体部を含み、
    前記半導体基板を貫通するように延在し、前記半導体基板の前記表側に窒化タンタル終端部を有するウェハ貫通ビアと、
    前記半導体基板の裏側にある導電層とをさらに備え、前記導電層は、前記ウェハ貫通ビア内の金属層によって前記パワーアンプに電気的に接続される、パワーアンプモジュール。
  12. 前記ｐ型コレクタサブ層は、ｐ型砒化ガリウムである、請求項１１に記載のパワーアンプモジュール。
  13. 前記電界効果トランジスタは、前記ｎ型コレクタサブ層と同じ材料の第２の半導体部を含む、請求項１１に記載のパワーアンプモジュール。
  14. 前記金属層は、バリア層、前記バリア層の上に形成されたシード層、および前記シード層の上に形成された銅層を含む、請求項１１に記載のパワーアンプモジュール。
  15. 前記窒化タンタルで終端されるウェハ貫通ビアの窒化タンタル終端部は、前記銅層から前記半導体基板への銅の拡散を抑制するように構成される、請求項１４に記載のパワーアンプモジュール。
  16. パワーアンプモジュールであって、
    無線周波数信号を増幅するように構成されたパワーアンプを備え、前記パワーアンプは、砒化ガリウム基板の表側にあるＮＰＮ型のヘテロ接合バイポーラトランジスタと、前記砒化ガリウム基板の前記表側にあるｐ型電界効果トランジスタとを含み、前記ヘテロ接合バイポーラトランジスタと前記ｐ型電界効果トランジスタとは、前記砒化ガリウム基板に形成された分離領域によって互いに分離され、かつ、空間的に互いに分離され、前記ヘテロ接合バイポーラトランジスタは、ベースと、ｎ型砒化ガリウムの第１のコレクタ層と、前記第１のコレクタ層と前記ベースとの間にある、前記ｐ型砒化ガリウムの第２のコレクタ層と、エミッタとを含み、前記ｐ型電界効果トランジスタは、前記ｐ型電界効果トランジスタのチャネルに相当するｐ型砒化ガリウム部を含み、
    前記砒化ガリウム基板の前記表側とは反対側になる前記砒化ガリウム基板の裏側にある接地平面と、
    前記砒化ガリウム基板を貫通するように延在するウェハ貫通ビアとをさらに備え、前記ウェハ貫通ビアは、前記ウェハ貫通ビア内の銅層と、前記砒化ガリウム基板の前記表側にある窒化タンタル終端部とを有し、前記ヘテロ接合バイポーラトランジスタの前記エミッタは、前記銅層によって前記接地平面に電気的に接続される、パワーアンプモジュール。
  17. 前記ｐ型電界効果トランジスタは、ｎ型砒化ガリウム部を含む、請求項１６に記載のパワーアンプモジュール。
  18. 前記ヘテロ接合バイポーラトランジスタの前記第２のコレクタ層と前記ヘテロ接合バイポーラトランジスタのベースとの間に配置されたエッチストップをさらに備える、請求項１６に記載のパワーアンプモジュール。
  19. 前記窒化タンタル終端部は、前記砒化ガリウム基板の前記表側にある前記銅層と金属層との間の界面を取り囲む、請求項１６に記載のパワーアンプモジュール。
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