TWI617133B - 功率放大器模組 - Google Patents

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TWI617133B
TWI617133B TW106128336A TW106128336A TWI617133B TW I617133 B TWI617133 B TW I617133B TW 106128336 A TW106128336 A TW 106128336A TW 106128336 A TW106128336 A TW 106128336A TW I617133 B TWI617133 B TW I617133B
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Ｅ 陳霍華
郭亦帆
吳 黃庭福
賈那尼默藍
緬因特 郭丁
約翰 勒托拉菲利浦
詹姆斯 洛彼安可安東尼
布潘達 莫迪哈迪克
阮紅孟
湯瑪斯 歐扎拉斯麥修
路易斯 培帝－威克山德拉
尚 瑞德麥修
阿爾布雷希特 理吉詹斯
史蒂芬 雷普利大衛
邵宏曉
沈宏
孫衛明
孫祥志
勞倫斯 衛屈派崔克
Ｊ 二世 札帕帝彼得
章國豪
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48601—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48655—Nickel (Ni) as principal constituent
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48664—Palladium (Pd) as principal constituent
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48801—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/48811—Tin (Sn) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48801—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/48816—Lead (Pb) as principal constituent
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
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    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/485—Material
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/85411—Tin (Sn) as principal constituent
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    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/85416—Lead (Pb) as principal constituent
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
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    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract

本發明揭示一種功率放大器模組，其包括：一功率放大器，其包括一GaAs雙極電晶體，該GaAs雙極電晶體具有一集極、鄰接該集極之一基極、及一射極，該集極在與該基極之一接面處具有至少約3×10 16cm -3之一摻雜濃度，該集極亦具有其中摻雜濃度隨遠離該基極而增加之至少一第一分級；及一RF傳輸線，其由該功率放大器驅動，該RF傳輸線包括一導電層及該導電層上之表面處理鍍層，該表面處理鍍層包括一金層、接近該金層之一鈀層及接近該鈀層之一擴散障壁層，該擴散障壁層包括鎳且具有約小於鎳在0.9 GHz下之集膚深度之一厚度。本發明亦提供該模組之其他實施例連同其相關方法及組件。

Description

功率放大器模組
本發明一般而言係關於功率放大器，且特定而言係關於功率放大器模組。更具體而言但不限定於根據最佳實踐模式闡述之下文中之特定實施例，本發明係關於供在無線通信中使用之功率放大器模組且包括相關之系統、裝置及方法。
行動裝置中可包括功率放大器以放大一RF信號以供經由一天線傳輸。舉例而言，在具有一分時多重存取(TDMA)架構(諸如全球行動通信系統(GSM)中所找到之彼等架構)、分碼多重存取(CDMA)及寬頻分碼多重存取(W-CDMA)系統之行動裝置中，可使用一功率放大器來放大具有一相對低功率之一RF信號。管理一RF信號之放大可係重要的，此乃因一所要傳輸功率位準可取決於使用者遠離一基地台及/或行動環境多遠。功率放大器亦可用以幫助隨時間調節RF信號之功率位準，以便在一經指派接收時槽期間阻止傳輸信號干擾。 一功率放大器之電力消耗及與其相關聯之功率附加效率(PAE)可係一重要考量。鑒於與提供聲音、資料及系統控制之無線通信相關聯之日益增加之要求，需要經改良功率放大器、功率放大器模組以及與其相關之裝置、系統及方法。此外，需要具有經改良功率效率之功率放大器。 本發明之某些特定態樣係關於積體電路封裝領域，且更特定而言係關於形成用於封裝射頻(RF)積體電路(IC)之線接合墊之系統及方法。 將矽或其他半導體晶圓製作成積體電路，如熟習IC製作之技術者已知。將一IC接合並電連接至具有若干電及金屬跡線層之一載體或基板，且進行封裝以供使用。將一表面電鍍材料電鍍至銅跡線之頂部層上以在IC與基板之間提供電連接點，從而准許IC與外部世界介接。傳統上，鎳/金(Ni/Au)已係用於RFIC產品之一標準表面電鍍材料，且在特定情形中，RFIC線接合至電鍍於基板之表面上之Ni/Au線接合墊以形成RFIC與其封裝之電連接。然而，金價格之增加已增加與Ni/Au表面鍍層相關聯之封裝成本。 本發明之其他特定態樣係關於積體電路佈局及封裝領域，且更特定而言係關於射頻(RF)積體電路(IC)之佈局及封裝之系統及方法。 本發明之又一些態樣更特定而言係關於雙極電晶體及包括雙極電晶體之產品。雙極電晶體(諸如異質接面雙極電晶體(HBT))係實施於各種各樣之應用中。此等雙極電晶體可形成於半導體基板(諸如砷化鎵(GaAs)基板)上。一雙極電晶體之一種說明性應用係在一功率放大器系統中。隨著技術演進，功率放大器系統之規範已變得滿足起來更苛刻。 如上文所指示，功率放大器效能之一項態樣係線性。線性效能之量度可包括通道功率比(諸如毗鄰通道功率比(ACPR1)及替代通道功率比(ACPR2))及/或通道洩漏功率比(諸如一毗鄰通道洩漏功率比(ACLR1)及一替代通道洩漏功率比(ACLR2))。ACPR2及ACLR2可稱為第二通道線性量度。ACPR2值與ACLR2值可在以與一所關注頻率具有約1.98 MHz之一偏移量測時相對應。 按慣例，文獻中之多數出版物已集中於ACPR1及ACLR1線性量度，且極少出版關於ACRP2或ACLR2之出版物。來自行業之最近ACPR2及ACLR2系統規範已特別難以滿足，尤其在滿足與RF增益相關之其他系統規範時更如此。因此，在包括雙極電晶體之系統(諸如功率放大器系統)中需要經改良線性。 本發明之再一些態樣係關於用於功率放大器之一雙模式數位控制介面。 若干個電子裝置(包括無線裝置)可具有由一前端組件控制或設定之一或多個組件。舉例而言，一功率放大器可由一功率放大器控制器設定或組態。在某些情形中，功率放大器控制器可自身由另一介面組件基於裝置之狀態控制或組態。 通常，一裝置內之各種組件將藉由不同組織形成。為促進可藉由不同組織設計之組件之間的互通性，通常針對不同類型之裝置及組件採用若干標準。隨著技術進步，標準可改變或可採用新標準。在某些情形中，較新標準與較舊標準不相容。 且本發明之再一些態樣係關於異質接面雙極電晶體(HBT)功率放大器偏壓電路。功率放大器通常係可放大一輸入信號以產生顯著大於該輸入信號之一輸出信號之主動元件。存在諸多類型之功率放大器且存在用以形成功率放大器之諸多方式。舉例而言，某些功率放大器可使用異質接面雙極電晶體(HBT)形成。諸多HBT功率放大器使用一種二極體堆疊偏壓組態。在某些此類組態中，二極體堆疊偏壓組態展現對裝置β之敏感性，此可導致放大器之實質靜態電流變化。此外，靜態電流之變化可影響效能參數且可使產品良率降級。 本發明之其他態樣係關於理解在某些半導體材料系統中，可能將不同裝置技術組合於一單個半導體晶粒上以形成混合結構。舉例而言，在特定材料系統中，可能將一異質接面雙極電晶體(HBT)與一場效電晶體(FET)一起整合於一單個基板上，以製作稱為一BiFET之結構。裝置(諸如RF功率放大器)可使用BiFET技術製作以具有經增加設計靈活性。因此，包括一HBT及一FET之一BiFET功率放大器可有利地經設計以在比一雙極電晶體功率放大器低之一參考電壓下操作。裝置製造商特別關注可藉由將一FET整合至一種砷化鎵(GaAs) HBT程序中而形成之高功率BiFET放大器。然而，用以將一FET整合至一種GaAs HBT程序中之先前嘗試僅已產生一n型FET裝置。 因此，具有包括一p型FET裝置且可包括互補n型及p型FET裝置之一BiFET裝置結構將係合意的。 且本文中所揭示之經改良技術之再一些態樣係關於終止一信號之一諧波分量。在相對高頻率應用(諸如射頻(RF)應用)中，可發生不希望之信號反射及/或雜訊。此不希望之信號反射及/或雜訊可在信號之一基本頻率及/或其他頻率(諸如信號之基本頻率之諧波)下發生。為減小信號反射及/或雜訊之影響，可實施阻抗匹配。其中最小化不希望之信號反射及/或雜訊係有利的一種說明性應用係一功率放大器系統。 功率附加效率(PAE)係用於評定功率放大器之一個度量。另外，線性係用於評定功率放大器之另一度量。PAE及/或線性可係客戶(諸如原始裝備製造商(OEM))藉由其判定購買哪些功率放大器之度量。例如，一客戶可能由於PAE對客戶之產品之影響而不購買具有低於一特定位準之一PAE之功率放大器。舉例而言，一較低PAE可減小一電子裝置(諸如一行動電話)之電池壽命。然而，增強PAE可以不利地影響線性為代價。類似地，改良線性可致使PAE之一減少。同時，客戶希望具有高線性及高PAE之功率放大器。 一功率放大器之一輸出處之一負載線可影響PAE及線性兩者。某些習用功率放大器系統已包括用以在功率放大器輸出信號之一基本頻率下匹配功率放大器輸出之一阻抗且亦用以執行諧波終止之一負載線。然而，已證明難以用最佳化PAE及線性兩者之方式匹配功率放大器輸出之基本頻率之一阻抗同時包括諧波終止。因此，需要改良一功率放大器之線性及PAE兩者。 現在本發明之又一些態樣係關於用於高效能射頻應用之傳輸線。 傳輸線可實施於多種背景中，諸如在一封裝基板或印刷電路板(PCB)上。多層層壓PCB或封裝基板廣泛用於射頻(RF)應用中。 RF電路(諸如功率放大器、低雜訊放大器(LNA)、混合器、電壓控制振盪器(VCO)、濾波器、切換器及全部收發器)已使用半導體技術實施。然而，在RF模組(舉例而言，包括功率放大器、切換器及/或濾波器之一RF前端模組)中，單晶片整合可由於以不同半導體技術實施不同區塊而係不實用的。例如，一功率放大器可藉由一GaAs程序形成，而相關控制及/或偏壓電路可藉由一CMOS程序形成。 長傳輸線及/或其他晶片上被動器件可消耗大的晶片面積。因此，可使用多晶片模組(MCM)及/或系統級封裝(SiP)組裝技術來達成RF模組之低成本、小的大小及/或高效能。層壓技術可用於MCM組裝，其中在一層壓基板上實施傳輸線。此等傳輸線中之導體損耗可對MCM中之元件中之任一者之效能具有一顯著影響。因此，層壓電鍍技術可顯著影響RF效能。 層壓技術之成本可藉由用於效能及/或組裝需要之選材帶動。使用金(Au)線接合來將RF電路元件連接至傳輸線之RF SiP可使用多種不同表面處理鍍層(諸如較低損耗、較昂貴NiAu (舉例而言，由於較厚Au)或較高損耗、較低廉NiPdAu)。因此，需要用於RF傳輸線之具成本效益、高效能技術。 且又一些態樣係關於用於氮化鉭終止之晶圓貫穿孔之設備及方法。在特定實施方案中，一個氮化鉭(TaN)終止層在一個砷化鎵(GaAs)晶圓之一第一側或前側上形成，且一金導電層在該TaN終止層上方形成。此後，一晶圓貫穿孔被蝕刻至GaAs晶圓之一第二側或背側中以便延伸通過GaAs晶圓及TaN終止層之一第一部分或內部分以到達金導電層。在特定實施方案中，晶圓貫穿孔電鍍有一鎳釩(NiV)障壁層、一金晶種層及一銅層。在晶圓貫穿孔形成期間，TaN終止層之一第二部分或外部分被維持且經組態以環繞金導電層與銅層之間的一界面以便抑制銅至GaAs晶圓中之擴散。 相對於使用氮化矽終止及一經濺鍍障壁層之方案，TaN終止之晶圓貫穿孔可提供經改良金屬黏著及經減小銅遷移。此外，在特定實施方案中，使用一TaN終止層來終止一晶圓貫穿孔可准許在不改變與在GaAs晶圓之前側上形成之電晶體結構相關聯之製作或微影遮罩之情況下移動晶圓貫穿孔之位置或定位。將晶圓貫穿孔組態為可在不改變與電晶體相關聯之微影遮罩之情況下移動可增加設計靈活性及/或減小與包括晶圓貫穿孔之積體電路設計之漸進式調整(incremental fix)或成品出廠驗證(tape-out)相關聯之時間及成本。 除以上內容之外，本發明之又一些態樣係關於經封裝半導體結構，且更特定而言係關於提供射頻(RF)隔離及/或電磁輻射之結構。 經封裝半導體組件可包括一封裝內之整合式屏蔽技術。為形成一屏蔽(其可稱為一「法拉第籠(Faraday cage)」)，可藉由穿孔將一頂部層導電層電連接至一底部導電層。例如，底部導電層可係一接地平面且穿孔可將頂部導電層連接至接地。穿孔可提供頂部導電層與底部導電層之間的一電連接，且亦充當屏蔽自身之部分。然而，穿孔可消耗封裝中之一顯著面積量。同時，穿孔可影響屏蔽之接地連接之一強度。 繼以上內容，本發明之額外態樣係關於半導體裝置封裝，且更特定而言係關於半導體裝置之電磁及/或射頻干擾屏蔽。 在射頻(RF)通信系統中一般需要RF裝置與由其他RF裝置產生之電磁(射頻)干擾(EMI)隔離以便維持適當裝置效能。類似地，RF裝置通常需要與自環境接收或傳輸至環境之電磁干擾隔離。 將RF裝置與此電磁干擾隔離之傳統方法係用通常稱為一「罐」之一接地金屬外殼覆蓋RF裝置。然而，此解決方案係高成本的且缺少設計靈活性。另外，金屬可給一印刷電路板上之裝置佔用面積添加顯著大小，且亦給印刷電路板添加重量。 實施本發明之各個以下章節中所進一步詳細闡述之特徵、屬性或特性中之一或多者可達成一功率放大器系統中之合意之線性及PAE。此外，在一功率放大器系統中實施以下揭示內容中所闡述之一或多個特徵可達成藉由其評定功率放大器之合意之FOM及/或其他度量。雖然出於說明性目的而連同一功率放大器模組一起闡述本發明之某些特徵，當熟習此項技術者應理解，本文中所闡述之原理及優點可應用於一功率放大器系統之其他部分，諸如在一功率放大器晶粒、供與一功率放大器晶粒一起使用之一基板及包括一功率放大器之一無線通信裝置中，以及在熟習任何類似技術者應瞭解之任何及所有其他應用中。
I. 介紹 功率放大器可使具有一相對低功率之一射頻(RF)信號之功率升壓。此後，經升壓RF信號可用於多種目的，諸如驅動一傳輸器之天線。 功率放大器可用於多種RF無線通信裝置中。作為一項實例，功率放大器可包括於行動電話中以放大一RF信號以供傳輸。例如，在具有一分時多重存取(TDMA)架構(諸如全球行動通信系統(GSM)中所找到之彼等架構)、分碼多重存取(CDMA)及寬頻分碼多重存取(W-CDMA)系統之行動電話中，可使用一功率放大器來放大一RF信號。 功率附加效率(PAE)係用於評定功率放大器之一個度量。線性係用於評定功率放大器之另一度量。PAE及/或線性可係客戶藉由其判定購買哪些功率放大器之度量。例如，一客戶可能由於PAE對一客戶產品之影響而不購買具有低於一特定位準之一PAE之功率放大器。舉例而言，一較低PAE可減小一行動裝置(諸如一行動電話)之電池壽命。舉例而言，線性可由一毗鄰通道功率比(ACPR)及/或一替代通道功率比(ACPR2)量測。同時達成高PAE及高線性可係困難的。然而，客戶通常期望高PAE及高線性。優值(FOM)係可反映PAE及線性兩者之一個度量。 II. 線接合墊系統及相關方法 揭示用以藉由使用一鎳/鈀/金(Ni/Pd/Au)表面電鍍材料用於RFIC產品而減小RFIC封裝之成本之系統及方法。為減少成本，Ni/Pd/Au表面鍍層中之金層薄於Ni/Au表面鍍層中之金層。然而，Ni/Pd/Au由於薄鈀層及金層以及鎳之鐵磁本質而具有比Ni/Au高得多的一射頻薄片電阻。此貢獻於RF信號上之減小之有效電流薄片厚度及增加之電流擁擠，且可(在某些實施例中)導致比在行進通過電鍍有Ni/Au之表面之RF信號上發現之RF損耗多的行進通過電鍍有Ni/Pd/Au之表面之RF信號之RF損耗。此等損耗可影響產品效能及良率。 揭示用以減小與用於RFIC之較低成本Ni/Pd/Au表面鍍層相關聯之RF損耗之其他系統及方法。在設計佈局之某些實施例中，線接合區中之RF線/跡線表面、邊緣及側壁對電鍍程序開放且因此用Ni/Pd/Au表面處理層電鍍。由於集膚效應及對行進通過經電鍍線接合區之RF電流之渦流電流效應，大多數RF電流在經電鍍線接合區之跡線邊緣及側壁上延續。由於大多數RF電流在跡線邊緣及側壁上延續，因此電鍍跡線邊緣及側壁更多貢獻於RF損耗。為減小RF損耗，某些實施例重新組態焊料遮罩以覆蓋線接合區中之跡線邊緣及側壁以使得跡線邊緣及側壁不用Ni/Pd/Au表面處理層電鍍。圍繞線接合區之不含Ni/Pd/Au鍍層之銅跡線邊緣及側壁給圍繞Ni/Pd/Au線接合墊之RF電流提供一低電阻性路徑，且因此，減小與RFIC基板之Ni/Pd/Au表面鍍層相關聯之RF信號損耗。 特定實施例係關於一種包括提供具有至少一個銅跡線之一基板之製作一射頻積體電路(RFIC)模組之方法，該銅跡線具有一線接合表面。該方法進一步包括直接在銅跡線之接合表面上方形成一線接合墊之一焊料遮罩開口，該線接合墊具有至少一個邊緣及至少一個側壁。該方法進一步包括直接在線接合墊之至少一個邊緣及至少一個側壁上方形成焊料遮罩、用一鎳層電鍍該銅跡線、用一鈀層電鍍該鎳層及用一金層電鍍該鈀層以形成一鎳/鈀/金線接合墊。該鎳/鈀/金線接合墊具有不含鎳層、鈀層及金層之至少一個邊緣及至少一個側壁。 根據若干個實施例，本發明係關於一種用於一射頻積體電路(RFIC)模組之線接合墊。該線接合墊包括電鍍於一銅跡線之一線接合表面上方之一鎳層，該銅跡線在一RFIC模組之一基板之一上部表面上形成。該線接合墊進一步包括電鍍於該鎳層上方之一鈀層及電鍍於該鈀層上方之一金層。該線接合墊具有一線接合區、毗鄰於該線接合區之至少一個邊緣及毗鄰於該至少一個邊緣之至少一個側壁，該至少一個邊緣及該至少一個側壁不含鎳層、鈀層及金層。 根據各種實施例，一種用於製作一射頻積體電路(RFIC)模組之設備包括用於提供具有至少一個銅跡線之一基板之構件(該銅跡線具有一線接合表面)及用於直接在該銅跡線之該接合表面上方形成一線接合墊之一焊料遮罩開口之構件，該線接合墊具有至少一個邊緣及至少一個側壁。該設備進一步包括用於直接在該線接合墊之至少一個邊緣及至少一個側壁上方形成焊料遮罩之構件、用於用一鎳層電鍍銅跡線之構件、用於用一鈀層電鍍該鎳層之構件及用於用一金層電鍍該鈀層之構件以形成一鎳/鈀/金線接合墊。該鎳/鈀/金線接合墊具有不含鎳層、鈀層及金層之至少一個邊緣及至少一個側壁。 出於總結本發明之目的，本文中已闡述本發明之特定態樣、優點及新穎特徵。應理解，未必所有此等優點皆可根據本發明之任何特定實施例達成。因此，本發明可以在不必須達成如本文中可教示或建議之其他優點之情況下達成或最佳化如本文中所教示之一個優點或優點群組之一方式體現或實施。 III. 用於減小高 RF 損耗鍍層之影響之設備及方法 揭示用以藉由使用一鎳/鈀/金(Ni/Pd/Au)表面電鍍材料用於RFIC產品而減小RFIC封裝之成本之系統及方法。為減少成本，Ni/Pd/Au表面鍍層中之金層薄於Ni/Au表面鍍層中之金層。然而，Ni/Pd/Au由於薄鈀層及金層以及鎳之鐵磁本質而具有比Ni/Au高得多的一射頻薄片電阻。此貢獻於RF信號上之減小之有效電流薄片厚度及增加之電流擁擠，且可(在某些實施例中)導致比在行進通過電鍍有Ni/Au之表面之RF信號上發現之RF損耗多的行進通過電鍍有Ni/Pd/Au之表面之RF信號之RF損耗。此等損耗可影響產品效能及良率。 揭示用以減小與用於RFIC之較低成本Ni/Pd/Au表面鍍層相關聯之RF損耗之其他系統及方法。在設計佈局之某些實施例中，線接合區中之RF線/跡線表面、邊緣及側壁對電鍍程序開放且因此用Ni/Pd/Au表面處理層電鍍。由於集膚效應及對行進通過經電鍍線接合區之RF電流之渦流電流效應，大多數RF電流在經電鍍線接合區之跡線邊緣及側壁上延續。由於大多數RF電流在跡線邊緣及側壁上延續，因此電鍍跡線邊緣及側壁更多貢獻於RF損耗。為減小RF損耗，某些實施例重新組態焊料遮罩以覆蓋線接合區中之跡線邊緣及側壁以使得跡線邊緣及側壁不用Ni/Pd/Au表面處理層電鍍。圍繞線接合區之不含Ni/Pd/Au鍍層之銅跡線邊緣及側壁給圍繞Ni/Pd/Au線接合墊之RF電流提供一低電阻性路徑，且因此，減小與RFIC基板之Ni/Pd/Au表面鍍層相關聯之RF信號損耗。 另外，揭示用以減小與一晶粒上電容器、電阻器、電感器或RFIC之其他被動裝置之高RF損耗接合墊相關聯之RF損耗之系統及方法。在某些實施例中，RFIC包括一晶粒上電容器、電阻器、電感器或其他被動裝置。電容器或被動裝置接合至攜載RF電流之銅跡線。舉例而言，當使用一高RF損耗接合墊(諸如一Ni/Pd/Au接合墊)來將被動裝置連接至RFIC模組之電路跡線時，高RF損耗接合墊在RF電流流動通過其時產生RF信號損耗。相對於RFIC之RF信號輸出放置晶粒上電容器、電阻器、電感器或一RF上部跡線之其他被動裝置減小與晶粒上被動裝置接合墊相關聯之RF損耗。 在特定實施例中，揭示一種經組態以減小信號損耗之電子電路模組。該模組包括具有一輸出信號及與該輸出信號相關聯之一電流之一電子電路裝置。該電子電路裝置包括一第一引線、一第二引線及具有一晶粒上被動組件之一積體電路晶粒。該電子電路模組進一步包括一基板，該基板包括用於傳導該電流之一跡線。該跡線具有電連接至該第一引線之一上行信號路徑上之一第一接合墊及電連接至該第二引線之一下行信號路徑上之一第二接合墊。該電子電路裝置經組態以使得晶粒上被動組件電連接至該第一引線且輸出信號電連接至該第二引線。藉此引導該電流遠離該第一接合墊。在一實施例中，該電子電路模組係一射頻積體電路模組且信號損耗係射頻信號損耗。在另一實施例中，該電子電路裝置係一射頻電子電路裝置，該輸出信號係一射頻輸出信號且該電流係一射頻電流。 根據若干個實施例，一電子電路裝置經組態以減小信號損耗。該裝置包括：一積體電路晶粒，其具有一晶粒上被動組件；一輸出信號，其具有一相關聯電流；一第一引線，其電連接至位於一基板上之一跡線之一上行信號路徑上之一第一接合墊；及一第二引線，其電連接至位於該跡線上之一下行信號路徑上之一第二接合墊。該電子電路裝置經組態以使得晶粒上被動組件電連接至該第一引線且輸出信號電連接至該第二引線。藉此引導該電流遠離該第一接合墊。 根據各種實施例，揭示一種用於減小一電子電路模組中之信號損耗之方法。該方法包括製作包括具有一晶粒上被動組件之一積體電路晶粒之一電子電路裝置及自該電子電路裝置產生一輸出信號。該輸出信號具有一相關聯電流。該方法進一步包括在該電子電路裝置上形成一第一引線及一第二引線、在一基板上形成一第一接合墊及一第二接合墊及在該基板上形成一跡線以提供一導電路徑以在該等第一與第二接合墊之間傳導電流。該跡線具有與該第一接合墊相關聯之一上行信號路徑及與該第二接合墊相關聯之一下行信號路徑。該方法進一步包括將該第一引線電連接至該第一接合墊、將該第二引線電連接至該第二接合墊及將該電子電路裝置組態以使得晶粒上被動組件電連接至該第一引線且輸出信號電連接至該第二引線。藉此引導該電流遠離該第一接合墊。 在一實施例中，揭示一種用於減小一電子電路模組中之信號損耗之設備。該設備包括用於製作包括具有一晶粒上被動組件之一積體電路晶粒之一電子電路裝置之構件及用於自該電子電路裝置產生一輸出信號之構件。該輸出信號具有一相關聯電流。該設備進一步包括用於在該電子電路裝置上形成一第一引線及一第二引線之構件、用於在一基板上形成一第一接合墊及一第二接合墊之構件及用於在該基板上形成一跡線以提供一導電路徑以在該等第一與第二接合墊之間傳導電流之構件。該跡線具有與該第一接合墊相關聯之一上行信號路徑及與該第二接合墊相關聯之一下行信號路徑。該設備進一步包括用於將該第一引線電連接至該第一接合墊之構件、用於將該第二引線電連接至該第二接合墊之構件及用於將該電子電路裝置組態以使得晶粒上被動組件電連接至該第一引線且輸出信號電連接至該第二引線之構件。藉此引導該電流遠離該第一接合墊。 出於總結本發明之目的，本文中已闡述本發明之特定態樣、優點及新穎特徵。應理解，未必所有此等優點皆可根據本發明之任何特定實施例達成。因此，本發明可以在不必須達成如本文中可教示或建議之其他優點之情況下達成或最佳化如本文中所教示之一個優點或優點群組之一方式體現或實施。 IV. 具有包含分級之集極之雙極電晶體 技術方案中所闡述之創新各自具有數個態樣，該等技術方案中之單個技術方案皆不僅負責其合意之屬性。在不限制本發明之範疇之情況下，現在將簡要論述某些突出特徵。 本發明之一項態樣係一種雙極電晶體，該雙極電晶體包括一集極、安置於該集極上方之一基極及一射極。該集極在鄰接該基極之一第一集極區域具有至少約3×10 16cm -3之一摻雜濃度。該集極亦具有在該第一集極區域下方之另一集極區域。另一集極區域包括其中摻雜濃度遠離該第一集極區域增加之至少一個分級。 在特定實施例中，另一集極區域包括一第一分級及其中摻雜濃度遠離該基極以不同於該第一分級中之一速率增加之一第二分級。根據此等實施例中之某些實施例，該雙極電晶體可在圍繞約833 MHz為中心之一頻帶內之一頻率下具有至少約29 dBm之一增益。根據若干個實施例，在相同電流密度下，與不具有該第二分級之相同電晶體相比，該雙極電晶體之該第二分級可經組態以增加該雙極電晶體之BvCEX。在各種實施例中，該第一分級中之一摻雜濃度自比該第一集極區域之該摻雜濃度小約一數量級分級至小於該第一集極區域之該摻雜濃度。根據此等實施例中之某些實施例，該第二分級中之一摻雜濃度自該第一分級中之約一最大摻雜濃度分級至比該第二分級下方之一子集極之摻雜濃度小至少約一個數量級之一摻雜濃度。在某些實施例中，該第一分級跨越接近該第一集極區域且具有比該第一集極區域之厚度多大約兩倍之一厚度之一第二集極區域。根據特定實施例，該第二分級跨越具有大於該第一集極區域之厚度且小於該第二集極區域之厚度之一厚度之一第三集極區域。在各種實施例中，該集極基本上由該第一集極區域、該第二集極區域及該第三集極區域組成。根據某些實施例，該雙極電晶體亦包括在該集極下方之一子集極。根據特定實施例，該第一分級毗連該第二分級且摻雜濃度在該第一分級與該第二分級之邊界之兩側上大約相同。 在特定實施例中，該第一集極區域之一厚度選自約1000 Å至2000 Å之一範圍。根據此等實施例中之某些實施例，該第一集極區域之摻雜濃度選自約3×10 16cm -3至9×10 16cm -3之一範圍。 根據若干個實施例，該第一集極區域中之摻雜濃度係至少約6×10 16cm -3。 根據某些實施例，該基極具有小於約1400 Å之一厚度。在此等實施例中之某些實施例中，該基極具有選自約3.5×10 19cm -3至7×10 19cm -3之一範圍之一摻雜濃度。 在若干個實施例中，該雙極電晶體係一異質接面雙極電晶體(HBT)。 根據某些實施例，該雙極電晶體係一GaAs電晶體。 本發明之另一態樣係一種包括一雙極電晶體之功率放大器模組。該雙極電晶體具有一集極、一基極及一射極。該集極在與該基極之一接面處具有一摻雜濃度以使得該功率放大器具有不大於約65 dBc之一替代通道功率比(ACPR2)。該集極亦具有其中摻雜濃度遠離該基極增加之至少一第一分級。 根據特定實施例，ACPR2在該功率放大器在圍繞大約833 MHz為中心之一頻帶內操作時不大於約65 dBc。 在若干個實施例中，該集極亦包括比該第一分級更遠離該基極之一第二分級。根據某些實施例，在相同電流密度下，與不具有該第二分級之相同電晶體相比，該第二分級經組態以增加該雙極電晶體之BvCEX。 根據若干個實施例，在與該基極之該接面處該集極中之摻雜濃度係至少約3×10 16cm -3。 在特定實施例中，該集極包括鄰接該基極之一第一區域，該第一區域具有至少約3×10 16cm -3之一實質上平穩摻雜濃度及選自約1000 Å至2000 Å之一範圍之一厚度。根據此等實施例中之某些實施例，該集極之該第一區域中之摻雜濃度在自約3×10 16cm -3至9×10 16cm -3之範圍內選擇。 本發明之又一態樣係一種包括一雙極電晶體之功率放大器晶粒，該雙極電晶體具有一集極、鄰接該集極之一基極及一射極。該集極在與該基極之一接面處具有至少約3×10 16cm -3之一摻雜濃度。該集極亦具有其中摻雜濃度遠離該基極增加之至少一第一分級。 本發明之另一態樣係一種包括一天線、一電池及一功率放大器之行動裝置。該功率放大器包括具有一集極、一基極及一射極之一異質接面雙極電晶體。該集極包括鄰接該基極且具有至少約3×10 16cm -3之一第一摻雜濃度之一第一集極區域。該集極亦包括接近該第一集極區域且具有其中摻雜濃度遠離該基極增加之一第一分級之一第二集極區域。該集極亦包括接近該第二集極區域且具有其中摻雜濃度遠離該基極以不同於該第一分級之一速率增加之一第二分級之一第三集極區域。該第一摻雜濃度、該第一分級及該第二分級經組態以改良該功率放大器之線性。 本發明之又一態樣係一種形成一雙極電晶體之方法。該方法包括：形成一子集極；形成具有至少一個分級之一集極區域，該至少一個分級具有遠離該子集極減少之一摻雜濃度；及形成毗鄰鄰接該雙極電晶體之一基極且在與該基極之一界面處具有至少約3×10 16cm -3之一摻雜濃度之一不同集極區域。 出於總結本發明之目的，本文中已闡述本發明之特定態樣、優點及新穎特徵。應理解，未必所有此等優點皆可根據本發明之任何特定實施例達成。因此，本發明可以在不必須達成如本文中可教示或建議之其他優點之情況下達成或最佳化如本文中所教示之一個優點或優點群組之一方式體現或實施。 V. 具有三模式輸入 / 輸出介面之雙模式功率放大器控制件 根據本發明之某些實施例，本發明之此態樣係關於一種可用以在一單個數位控制介面晶粒內提供一射頻前端(RFFE)串列介面及一般用途輸入/輸出(GPIO)介面兩者之雙模式控制介面。在特定實施例中，該雙模式控制介面或數位控制介面可與一功率放大器通信。此外，該雙模式控制介面可用以設定該功率放大器之模式。 根據特定實施例，該雙模式控制介面包括經組態以提供一RFFE串列介面之一RFFE核心。此外，該雙模式控制介面包括經組態以接收一電壓輸入/輸出(VIO)信號之一VIO接針。此VIO信號判定RFFE核心之一操作模式是否被設定為一作用狀態及一非作用狀態中之一者。當該RFFE核心被設定為該非作用狀態時，該雙模式控制介面經組態以提供一般用途輸入/輸出(GPIO)介面。另外，該雙模式控制介面包括一組合邏輯區塊，該組合邏輯區塊經組態以分別將一啟用信號及一模式信號提供至一啟用位準移位器及一模式位準移位器。此外，該雙模式控制介面包括一電力接通重設，該電力接通重設經組態以基於該VIO信號而選擇該啟用信號及該模式信號以分別提供至該啟用位準移位器及該模式位準移位器。 針對某些實施方案，該雙模式介面包括一時脈/模式接針，該時脈/模式接針經組態以在該RFFE核心被設定為一作用狀態時將一時脈信號提供至該RFFE核心且在該RFFE核心被設定為一非作用狀態時將一模式信號提供至該組合邏輯區塊。另外，該雙模式介面包括一資料/啟用接針，該資料/啟用接針經組態以在該RFFE核心被設定為一作用狀態時將一資料信號提供至該RFFE核心且在該RFFE核心經被設定為一非作用狀態時將一啟用信號提供至該組合邏輯區塊。 在某些變化形式中，該資料/啟用接針進一步經組態以將一位址信號提供至該RFFE核心，該位址信號與該RFFE核心之一暫存器相關聯。 根據本發明之某些其他相關實施例，該雙模式介面包括複數個位準移位器。該複數個位準移位器中之每一位準移位器可經組態以自該RFFE核心接收一暫存器信號。該暫存器信號可與儲存於與RFFE核心相關聯之複數個暫存器中之一者中之一值相關聯。 VI. 程序補償之 HBT 功率放大器偏壓電路及相關方法 在與本發明之此態樣相關之某些實施方案中，本發明係關於一種使用放大器晶粒上之一被動裝置來有效地感測晶粒相依參數(諸如β)且補償相關聯效應(諸如靜態電流變化)以改良效能及/或減小產品之部分間變化之功率放大器(PA)組態。在本發明之某些實施例中，此一PA組態可包括一矽偏壓晶粒及一HBT放大器晶粒。傳統上，矽晶粒將產生相對於PA晶粒之溫度實質上恆定且基本上僅藉由一離散電阻器之公差而變化的PA晶粒之一參考電流。 在本發明之某一實施方案中，此一離散參考電阻器可由HBT晶粒上之一整合式電阻器替代。在本發明之某些實施例中，此整合式電阻器可形成有HBT裝置基極材料，且可展現追蹤程序β之一薄片電阻特性。基於此電阻，一參考電流可經組態以追蹤β且取消或減小對β之「二極體堆疊」敏感性。 在與其相關之其他實施例中，前述基極電阻器(Rb)類型可經組態以產生一高溫度係數，該高溫度係數可藉由矽控制晶粒內之偏壓產生電路補償以使得跨越參考電阻器施加之電壓隨周圍溫度增加。源於放大器之所得參考電流可在周圍溫度之一選定範圍內實質上恆定且實質上追蹤HBT程序β。 VII. 具有 HBT 及 FET 之結構之裝置及方法 一半導體結構之實施例包括：一異質接面雙極電晶體(HBT)，其包括位於一基板上方之一集極層，該集極層包括一半導體材料；及一場效電晶體(FET)，其位於該基板上方，該FET包括在形成該HBT之該集極層之該半導體材料中形成之一通道。 在本發明之此態樣之某些實施例中，形成該HBT之該集極層及該FET之該通道之該半導體材料可包括p型砷化鎵。在某些實施例中，該半導體結構可進一步包括位於該HBT之該集極層及該FET之該通道上方之一蝕刻停止層節段。在某些實施例中，此一蝕刻停止層可包括砷化銦鎵(InGaAs)或磷化銦鎵(InGaP)，且可具有10奈米(nm)與15 nm之間的一厚度範圍。亦可實施其他厚度範圍。在某些實施例中，此一蝕刻停止層可包括具有對(舉例而言)該FET之通道層之蝕刻敏感性之任何材料。此一材料可在一適當厚度中或在一適當厚度範圍內實施以便達成與前述實例性材料InGaAs或InGaP類似之結果。 根據本發明之其他實施例，本發明係關於一種具有一異質接面雙極電晶體(HBT)之半導體結構，該HBT包括位於一基板上方之一集極層及位於該基板上方之一射極層。該集極層包括一第一導電率類型(P)之一第一半導體材料，且該射極層包括一第二導電率類型(N)之一第二半導體材料。該半導體結構進一步包括位於該基板上方之一第一場效電晶體(FET)。該第一FET包括在形成該HBT之該集極層之該第一半導體材料中形成之一通道。該半導體結構進一步包括位於該基板上方之一第二場效電晶體(FET)。該第二FET包括在形成該HBT之該射極層之該第二半導體材料中形成之一通道。 在本發明之某些實施例中，形成該HBT之該集極層及該第一FET之該通道之該第一半導體材料可包括p型砷化鎵，且形成該HBT之該射極層及該第二FET之該通道之該第二半導體材料可包括n型砷化鎵。在某些實施例中，半導體結構可進一步包括位於該HBT之該集極層及該第一FET之該通道上方之一第一蝕刻停止層節段及位於該HBT之該射極層及該第二FET之該通道上方之一第二蝕刻停止層節段。該第一蝕刻停止層節段及該第二蝕刻停止層節段可包括砷化銦鎵(InGaAs)或磷化銦鎵(InGaP)，且可具有10奈米(nm)與15 nm之間的一厚度範圍。亦可實施其他厚度範圍。在某些實施例中，此等蝕刻停止層可包括具有對(舉例而言)該等第一及第二FET之通道層之蝕刻敏感性之任何材料。此一材料可在一適當厚度中或在一適當厚度範圍內實施以便達成與前述實例性材料InGaAs或InGaP類似之結果。 在若干個實施方案中，本發明係關於一種包括形成包括位於一基板上方之一集極層及位於該基板上方之一射極層之一異質接面雙極電晶體(HBT)之方法。該集極層包括一第一導電率類型(P)之一第一半導體材料，且該射極層包括一第二導電率類型(N)之一第二半導體材料。該方法進一步包括在該基板上方形成一第一場效電晶體(FET)。該第一FET包括在形成該HBT之該集極層之該第一半導體材料中形成之一通道。該方法進一步包括在該基板上方形成一第二場效電晶體(FET)。該第二FET包括在形成該HBT之該射極層之該第二半導體材料中形成之一通道。 在某些實施方案中，形成該HBT之該集極層及該第一FET之該通道之該第一半導體材料可包括p型砷化鎵，且形成該HBT之該射極層及該第二FET之該通道之該第二半導體材料可包括n型砷化鎵。在某些實施方案中，該方法可進一步包括在該HBT之該集極層及該第一FET之該通道上方形成一第一蝕刻停止層節段以及在該HBT之該射極層及該第二FET之該通道上方形成一第二蝕刻停止層節段。該第一蝕刻停止層節段及該第二蝕刻停止層節段可包括砷化銦鎵(InGaAs)或磷化銦鎵(InGaP)，且可具有10奈米(nm)與15 nm之間的一厚度範圍。 根據某些實施方案，本發明係關於一種包括形成包括位於一基板上方之一集極層之一異質接面雙極電晶體(HBT)之方法。該集極層包括一半導體材料。該方法進一步包括形成位於該基板上方之一場效電晶體(FET)。該FET包括在形成該HBT之該集極層之該半導體材料中形成之一通道。 在某些實施方案中，形成該HBT之該集極層及該FET之該通道之該半導體材料可包括p型砷化鎵。在某些實施方案中，該方法可進一步包括形成位於該HBT之該集極層及該FET之該通道上方之一蝕刻停止層節段。該蝕刻停止層可包括砷化銦鎵(InGaAs)或磷化銦鎵(InGaP)，且可具有10奈米(nm)與15 nm之間的一厚度範圍。 根據某些實施例，本發明係關於一種具有一積體電路(IC)之晶粒。該晶粒包括經組態以處理射頻(RF)信號之一電路。該晶粒進一步包括經組態以促進該電路之操作之一異質接面雙極電晶體(HBT)與一場效電晶體(FET)之一總成。該HBT包括一集極層，該集極層包括位於一基板上方之一半導體材料。該FET包括位於該基板上方且在形成該HBT之該集極層之該半導體材料中形成之一通道。 在某些實施例中，經組態以處理RF信號之該電路可包括一功率放大器電路、用於該功率放大器電路之一控制器電路或用於一切換電路之一控制器。在某些實施例中，該總成可進一步包括一第二FET，該第二FET具有位於該基板上方且在與該HBT之一射極相同之半導體材料中形成之一通道。該第一FET可包括一pFET，且該第二FET可包括一nFET。在某些實施例中，該基板可包括砷化鎵(GaAs)。 在若干個實施例中，本發明係關於一種用於一射頻(RF)裝置之經封裝模組。該模組包括一封裝基板及在一晶粒上形成且安裝於該封裝基板上之一積體電路(IC)。該IC包括經組態以促進該IC之操作之一異質接面雙極電晶體(HBT)與一場效電晶體(FET)之一總成。該HBT包括一集極層，該集極層包括位於一晶粒基板上方之一半導體材料。該FET包括位於該晶粒基板上方且在形成該HBT之該集極層之該半導體材料中形成之一通道。該模組進一步包括經組態以促進至該IC之功率以及去往及來自該IC之RF信號之傳送之一或多個連接。 根據本發明之其他相關實施例，該總成可進一步包括一第二FET，該第二FET包括位於該晶粒基板上方且在與該HBT之一射極相同之半導體材料中形成之一通道。該第一FET可包括一pFET且該第二FET可包括一nFET。 根據與其相關之某些其他實施例，本發明係關於一種具有一天線及一射頻積體電路(RFIC)之無線裝置，該RFIC經組態以處理自該天線接收及供透過該天線傳輸之RF信號。該無線裝置進一步包括經組態以放大該等RF信號之一功率放大器(PA)電路。該PA電路包括一異質接面雙極電晶體(HBT)與一場效電晶體(FET)之一總成。該HBT包括一集極層，該集極層包括位於一基板上方之一半導體材料。該FET包括位於該基板上方且在形成該HBT之該集極層之該半導體材料中形成之一通道。 在本發明之又一些相關實施例中，該PA可經組態以操作為能夠在比一雙極電晶體PA之彼參考電壓低之一參考電壓下操作之一高功率BiFET放大器。在某些實施例中，該基板可包括砷化鎵(GaAs)。 亦提供其他實施例。熟習此項技術者在檢查下圖及詳細說明後將瞭解或變得瞭解本發明之其他系統、方法、特徵及優點。意欲所有此等額外系統、方法、特徵及優點包括於本說明中、在本發明之範疇內且受隨附申請專利範圍保護。 VIII. 具有半導體電阻器之 RF 功率放大器 在諸多情形中，減小射頻(RF)裝置(諸如功率放大器(PA))之成本係合意的。移除程序步驟及/或使用不涉及額外處理步驟之「自由」裝置係可如何達成此成本減小之實例。如本文中下文進一步詳細闡述，半導體電阻器可提供此等有利成本減小。亦如本文中闡述，亦可藉助半導體電阻器實現其他優點。舉例而言，取決於可用電阻值，可提供較小電阻器佔用面積，此又可幫助縮小晶粒大小。晶粒大小之此一減小可進一步減小成本。在另一實例中，某些半導體電阻器可對亦形成該等電阻器之相同半導體材料之條件敏感。 在本發明之此態樣之某些實施方案中，與一半導體晶粒及其上之一IC相關聯之薄膜(例如，TaN)電阻器中之某些或所有電阻器可用半導體電阻器替代。在某些實施方案中，此等半導體電阻器可由形成層堆疊裝置(諸如異質接面雙極電晶體(HBT))之實際層中之一或多者製作。此等電阻器可在製成HBT時不藉助額外處理步驟製作。由於可由一堆疊之不同層(例如，一HBT之射極層、基極層及離子植入之基極層)製作若干個此等電阻器，因此電阻值及晶粒大小減小之靈活性係可能的。 在本發明之其他實施方案中，當與在一給定晶粒上製作堆疊結構相比時，製作具有如本文中所闡述之一或多個特徵之一半導體電阻器可不藉助額外處理步驟或藉助程序步驟之極小修改達成。雖然本文中在HBT之上下文中闡述各種實例，但應理解，類似電阻器結構及製作方法可應用於其他組態。舉例而言，可形成額外層以用於製作包括一HBT及一或多個其他電晶體結構之裝置。此等裝置之實例包括但不限於標題為BIFET INCLUDING A FET HAVING INCREASED LINEARITY AND MANUFACTURABILITY之美國專利第6,906,359號及標題為DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET之PCT公開案第WO 2012/061632號。 根據其他實施例，本發明之一或多個特徵可實施於III-V半導體晶粒中。在某些實施例中，此等III-V半導體晶粒可包括基於GaAs之晶粒。在此等基於GaAs之晶粒上形成之電晶體及/或其他堆疊結構可或可不包括一HBT。 如本文中所闡述，若干個有利特徵可由半導體電阻器提供。舉例而言，其他優點可包括其中不同電阻溫度係數(TCR)值藉由選擇與電阻器層相關聯之一材料而提供之一合意之特徵。在另一實例中，電阻器之大小可由於可能電阻值(例如，約8歐姆/平方(例如，子集極)至約1,000歐姆/平方(例如，經植入基極層)之薄片電阻)之此一範圍而以一合意之方式最佳化或組態。在又一實例中，電阻器之RF衰減(roll-off)可取決於選擇哪一電阻器而選擇及/或調諧(例如，藉由修改如何加偏壓於裝置上之第三端子)。 XI. 信號路徑傳輸 本發明之一項態樣係一種包括一功率放大器晶粒、一負載線及一諧波終止電路之功率放大器模組。該功率放大器晶粒包括經組態以在一功率放大器輸入處放大一輸入信號且在一功率放大器輸出處產生一經放大輸出信號之一或多個功率放大器。該功率放大器晶粒亦具有複數個輸出接針。該負載線經組態以在該經放大輸出信號之一基本頻率下匹配該功率放大器輸出處之一阻抗。該負載線電耦合至該功率放大器晶粒外部的該功率放大器晶粒之複數個輸出接針中之一或多者之一第一群組。該諧波終止電路與該負載線分離。該諧波終止電路經組態而以對應於該經放大輸出信號之一諧波頻率之一相位終止。該諧波終止電路電耦合至該功率放大器晶粒外部的該功率放大器晶粒之該複數個輸出接針之一或多個其他接針之一第二群組。 在本發明之特定實施方案中，該諧波終止電路可包括耦合至該功率放大器晶粒外部的該功率放大器晶粒之一或多個其他接針之該第二群組之一或多個互連件。根據此等實施方案中之某些實施方案，該一或多個互連件可包括一線接合。另一選擇係或另外，該負載線可包括耦合至該功率放大器晶粒外部的該功率放大器晶粒之一或多個接針之該第一群組之一或多個其他互連件。根據各種實施方案，與該功率放大器晶粒之一或多個其他接針之該第二群組相比，不同數目個互連件可耦合至該功率放大器晶粒之一或多個接針之該第一群組。 根據若干個實施方案，該功率放大器晶粒之一或多個接針之該第一群組可電耦合至一基板上之一第一導電跡線，且該功率放大器晶粒之一或多個接針之該第二群組電耦合至該基板上之一第二導電跡線，其中該第一導電跡線包括於與該功率放大器晶粒外部之該第二導電跡線不同之一信號路徑中。在此等實施方案中之某些實施方案中，該諧波終止電路可包括：一線接合，其具有一第一端及一第二端，該第一端耦合至該功率放大器晶粒之一或多個接針之該第一群組；第二導電跡線，其在基板上，該第二導電跡線耦合至該線接合之該第二端；及一電容器，其具有一第一端及一第二端，該第一端耦合至該第二導電跡線且該第二端耦合至一參考電壓。 經放大輸出信號之諧波頻率可係(舉例而言)經放大輸出信號之一第二諧波頻率或經放大輸出信號之一第三諧波頻率。 根據各種實施方案，該功率放大器模組亦可包括與該負載線及該諧波終止電路分離之另一諧波終止電路，該另一諧波終止電路經組態而以對應於經放大輸出信號之另一諧波頻率之一相位終止。根據特定實施方案，該諧波終止電路可與該另一諧波終止電路並聯。 根據特定實施方案，該功率放大器模組亦可包括經組態以匹配功率放大器輸入處之一阻抗之一輸入匹配網路及經組態而以輸入信號之一諧波頻率之一相位終止之一單獨諧波終止電路。 在某些實施方案中，該諧波終止電路之一部分可實施於該功率放大器晶粒內。 本發明之另一態樣係一種行動裝置，該行動裝置包括：一電池，其經組態以給該行動裝置供電；一功率放大器晶粒；一負載線；一諧波終止電路；及一天線，其電耦合至該負載線，該天線經組態以傳輸一經放大RF信號。該功率放大器晶粒包括一功率放大器，該功率放大器經組態以放大在一功率放大器輸入節點處接收之一射頻(RF)輸入信號且在一功率放大器輸出節點處產生該經放大RF信號。該負載線經組態以在該經放大RF信號之一基本頻率下匹配該功率放大器輸出節點處之一阻抗。該諧波終止電路與該負載線分離。該諧波終止電路經組態而以對應於該經放大RF信號之一諧波頻率之一相位終止。該諧波終止電路與該負載線具有至該功率放大器晶粒外部之功率放大器輸出節點之不同電連接。 本發明之另一態樣係一種包括一晶粒及經組態以接納該晶粒之一基板之設備。該晶粒包括經組態以將一輸出信號驅動至一輸出節點之至少一個主動電路元件。該基板包括一第一導電跡線及一第二導電跡線。該第一導電跡線及該第二導電跡線係該基板上之不同信號路徑之部分。該第一導電跡線包括於經組態以在輸出信號之一基本頻率下匹配輸出節點處之一阻抗之一負載線中。該第二導電跡線包括於與該負載線分離之一諧波終止電路中。該諧波終止電路經組態而以對應於輸出信號之一諧波頻率之一相位終止。 在特定實施方案中，該基板可包括一第三導電跡線，該第三導電跡線包括於經組態而以對應於輸出信號之一不同諧波頻率之一相位終止之另一諧波終止電路中。 根據某些實施方案，該設備亦可包括一線接合，該線接合經組態以將該晶粒之輸出節點電耦合至該第二導電跡線，且該線接合可包括於該諧波終止電路中。 根據若干個實施方案，該設備亦可包括安裝至該基板之一電容器，其中該電容器電耦合至該第二導電跡線且該電容器包括於該諧波終止電路中。 本發明之又一態樣係一種製造一模組之方法。該方法包括：將功率放大器晶粒耦合至一封裝基板，該功率放大器晶粒包括經組態以接收一輸入信號且產生一經放大輸出信號之一功率放大器；在該功率放大器晶粒與該封裝基板上之一第一導電跡線之間形成一第一互連件，該第一互連件包括於經組態以匹配該經放大輸出信號之一基本頻率之一阻抗之一第一終止電路中；及在該功率放大器晶粒與該封裝基板上之一第二導電跡線之間形成一第二互連件，該第二互連件與該第一互連件分離，該第一導電跡線與該第二導電跡線分離，且該第二互連件包括於經組態而以對應於該經放大輸出信號之一諧波之一相位終止之一第二終止電路中。 在某些實施方案中，形成該第一互連件可包括將該功率放大器晶粒之一墊線接合至該封裝基板上之該第一導電跡線。 出於總結本發明之目的，本文中已闡述本發明之特定態樣、優點及新穎特徵。應理解，未必所有此等優點皆可根據本發明之任何特定實施例達成。因此，本發明可以在不必須達成如本文中可教示或建議之其他優點之情況下達成或最佳化如本文中所教示之一個優點或優點群組之一方式體現或實施。 X. 用於高效能射頻應用之傳輸線 本發明之一項態樣係一種經組態以供在一射頻(RF)電路中使用之射頻(RF)傳輸線。該RF傳輸線包括一接合層、一障壁層及擴散障壁層以及一導電層。該接合層具有一接合表面且經組態以接收一RF信號。該障壁層經組態以阻止一污染物進入該接合層。該障壁層接近該接合層。該擴散障壁層經組態以阻止污染物進入該接合層。該擴散障壁層接近該障壁層。該擴散障壁層具有允許所接收RF信號穿透該擴散障壁層到達接近於該擴散障壁層之一導電層之一厚度。 在某些實施方案中，該接合層、該障壁層及該擴散障壁層可體現於一表面處理鍍層中。根據特定實施方案，該接合層可包括金。在各種實施方案中，該接合表面可經組態以用於線接合。根據若干個實施方案，該障壁層可包括鈀。 根據特定實施方案，該擴散障壁層可包括鎳。在某些實施方案中，該擴散障壁層之該厚度可介於自約0.04 um至約0.7 um之範圍內。根據若干個實施方案，該擴散障壁層之該厚度可不超過約0.5 um。根據各種實施方案，該擴散障壁層之該厚度可不超過約0.35 um。根據一特定實施方案，該擴散障壁層之該厚度可不超過約0.75 um。在某些實施方案中，該擴散障壁層之該厚度可小於鎳在約0.45 GHz之一頻率下之集膚深度。 根據本發明之某些實施方案，該擴散障壁之該厚度可小於該擴散障壁層在約0.45 GHz之一頻率下之集膚深度。 根據與其相關之若干個實施方案，該導電層可包括銅、鋁或銀中之一或多者。例如，在特定實施方案中，該導電層可包括銅。在各種實施方案中，實質上所有所接收RF信號可在該導電層中傳播。 根據特定實施方案，該接合層可係金，該障壁層可係鈀且該擴散障壁層可係鎳。在此等實施方案中之某些實施方案中，該擴散障壁層之該厚度可係約0.04 um至約0.7 um之範圍。根據若干個實施方案，該擴散障壁層之該厚度可不超過約0.5 um。根據特定實施方案，該擴散障壁層之該厚度可不超過約0.35 um。根據某些實施方案，該擴散障壁層之該厚度可不超過約0.75 um。 本發明之另一態樣係一種經組態以供在一RF傳輸線中使用之擴散障壁層。該擴散障壁層包括一材料且具有一厚度。該擴散障壁層之該厚度充分小以使得允許一RF信號穿透該擴散障壁層。 在本發明之此態樣之特定實施方案中，該材料包括鎳。根據此等實施方案中之某些實施方案，該擴散障壁層之該厚度可在自約0.04 um至約0.7 um之範圍內。根據若干個實施方案，該擴散障壁層之該厚度可不超過約0.5 um。根據某些實施方案，該擴散障壁層之該厚度可不超過約0.35 um。根據特定實施方案，該擴散障壁層之該厚度可不超過約0.75 um。在各種實施方案中，該擴散障壁層之該厚度可小於鎳在約0.45 GHz之一頻率下之集膚深度。 根據與其相關之若干個實施方案，該擴散障壁層之該厚度可約小於該材料在約0.45 GHz之一頻率下之集膚深度。 根據某些實施方案，穿透該擴散障壁層之實質上所有RF信號可在接近該擴散障壁層之一導電層中行進。 在各種實施方案中，該材料及/或該擴散障壁層之該厚度可阻止污染物通過該擴散障壁層。 本發明之另一態樣係一種包括一傳輸線、一天線及一電池之行動裝置。該傳輸線包括一接合層、一障壁層、一擴散障壁層及一導電層。該接合層具有一接合表面。該障壁層接近該接合層。該擴散障壁係接近於該障壁層之層。該導電層接近於該擴散障壁層。該障壁層及該擴散障壁層經組態以阻止來自該導電層之導電材料進入該接合層。該擴散障壁層具有充分小以使得允許一RF信號穿透該擴散障壁層且在該導電層中傳播之一厚度。該天線耦合至該傳輸線且經組態以傳輸一RF輸出信號。該傳輸線經組態以延長該電池放電之一時間量。 根據特定實施方案，該行動裝置可包括具有耦合至該傳輸線之一輸出之一功率放大器。在此等實施方案中之某些實施方案中，該功率放大器之一輸出可經由一線接合耦合至該傳輸線。根據各種實施方案，該傳輸線可經組態以將RF信號自該功率放大器傳輸至一RF切換器。根據某些實施方案，該傳輸線可經組態以將RF信號自該功率放大器傳輸至一濾波器。 根據若干個實施方案，該行動裝置可包括具有耦合至該傳輸線之一輸出之一濾波器。在某些實施方案中，該傳輸線可經組態以將RF信號自該濾波器傳輸至一RF切換器。根據各種實施方案，該傳輸線可經組態以將RF信號自該濾波器傳輸至該天線。 根據某些實施方案，該行動裝置可包括具有耦合至該傳輸線之一輸出之一RF切換器。在特定實施方案中，該傳輸線經組態以將RF信號自該RF切換器傳輸至該天線。根據各種實施方案，該傳輸線經組態以將RF信號自該RF切換器傳輸至一濾波器。 根據本發明之某些特定實施方案，該擴散障壁層可包括鎳。在此等實施方案中之某些實施方案中，該擴散障壁層之該厚度可在自約0.04 um至約0.7 um之範圍內。在若干個實施方案中，該擴散障壁層之該厚度可不超過約0.5 um。在某些實施方案中，該擴散障壁層之該厚度可不超過約0.35 um。在特定實施方案中，該擴散障壁層之該厚度可不超過約0.75 um。在各種實施方案中，該擴散障壁層之該厚度可小於鎳在約0.45 GHz之一頻率下之集膚深度。 在若干個實施方案中，該擴散障壁層之該厚度可小於該材料在約0.45 GHz之一頻率下之集膚深度。根據某些特定實施方案，實質上所有RF信號可在該傳輸線之該導電層中行進。根據某些實施方案，該接合層、該障壁層及該擴散障壁層可體現於一表面處理鍍層中。 本發明之另一態樣係一種包括一基板之層壓面板。該基板包括經組態以用於傳輸一RF信號之一傳輸線。該傳輸線具有一接合層、一障壁層、一擴散障壁層及一導電層。該接合層具有經組態以用於與自該導電層分離之一導體接合之一接合表面。該障壁層經組態以阻止一污染物進入該接合層。該擴散障壁層包括一材料且具有一厚度以使得阻止污染物通過擴散障壁層且在該導電層與該接合層之間擴散。該擴散障壁層之該厚度充分小以使得允許來自導體之RF信號穿透至該導電層。 根據特定實施方案，該擴散障壁層可係鎳。在此等實施方案中之某些實施方案中，該擴散障壁層可具有小於鎳在約0.45 GHz之一頻率下之集膚深度之一厚度。 在若干個實施方案中，該接合層可包括金，該障壁層可包括鈀且該擴散障壁層可包括鎳。在此等實施方案中之某些實施方案中，該擴散障壁層之該厚度可小於約0.75 um。 本發明之另一態樣係一種包括一基板、一第一RF組件及一第二RF組件之模組。該基板包括一導體及一傳輸線。該傳輸線具有一接合層、一障壁層、一擴散障壁層及一導電層。該接合層具有經組態以與該導體接合之一接合表面。該障壁層及該擴散障壁層經組態以阻止一污染物進入該接合層。該擴散障壁層之該厚度充分小以使得允許來自該導體之一RF信號穿透至該導電層。該第一RF組件耦合至該基板且經組態以產生RF信號。該第二RF組件耦合至該基板且經組態以經由該傳輸線自該第一組件接收RF信號。 在特定實施方案中，該基板係一層壓基板。根據此等實施方案中之某些實施方案，該基板可包括一表面處理鍍層，該表面處理鍍層包括該接合層、該障壁層及該擴散障壁層。 根據若干個實施方案，該擴散障壁層可包括鎳。在若干個實施方案中，該擴散障壁層之該厚度可不超過約0.7 um。在某些實施方案中，該厚度可不超過約0.35 um。在特定實施方案中，該擴散障壁層之該厚度可不超過約0.75 um。在各種實施方案中，該擴散障壁層之該厚度可小於鎳在約0.45 GHz之一頻率下之集膚深度。根據特定實施方案，該導電層可包括銅。在某些實施方案中，該擴散障壁層之該厚度可小於該材料在約0.45 GHz之一頻率下之集膚深度。 根據各種實施方案，該接合層經組態以用於線接合且該導體可經由一線接合電耦合至該接合層。 根據特定實施方案，實質上所有RF信號可自該第一RF組件傳播至該導電層中之該第二RF組件。 在各種實施方案中，該第一RF組件可包括一功率放大器。根據此等實施方案中之某些實施方案，該第二RF組件可包括一濾波器及/或一RF切換器。 根據某些實施方案，該第一RF組件可包括一RF切換器。根據此等實施方案中之某些實施方案，該第二RF組件可包括一功率放大器及/或一濾波器。 在特定其他實施方案中，該第一RF組件可包括一濾波器。根據此等實施方案中之某些實施方案，該第二RF組件包括一功率放大器及/或一RF切換器。 根據若干個實施方案，該障壁層可定位於該接合層與該該擴散障壁層之間。 本發明之又一態樣係包括一導電層及該導電層上之表面處理鍍層之一RF傳輸線。該表面處理鍍層包括一金層、接近該金層之一鈀層及接近該鈀層之一鎳層。該鎳層具有允許在該金層處接收之一RF信號穿透該鎳層且在該導電層中傳播之一厚度。仍在其他實施方案中，該金層經組態以用於線接合。 在某些其他實施方案中，該鎳層之該厚度可在自約0.04 um至約0.7 um之範圍內。根據若干個實施方案，該鎳層之該厚度可不超過約0.5 um。根據特定實施方案，該鎳層之該厚度可不超過約0.35 um。根據某些實施方案，該鎳層之該厚度可不超過約0.75 um。 根據特定額外實施方案，該鎳層之該厚度可小於鎳在約0.45 GHz之一頻率下之集膚深度。根據某些實施方案，該導電層可包括銅、鋁或銀中之一或多者。例如，該導電層可包括銅。 根據若干個實施方案，實質上所有RF信號可在該導電層中傳播。 出於總結本發明之目的，本文中已闡述本發明之特定態樣、優點及新穎特徵。應理解，未必所有此等優點皆可根據本發明之此等態樣之任何特定實施例達成。因此，本發明可以在不必須達成如本發明之全文中可教示或建議之其他優點之情況下達成或最佳化如貫通本文所教示之一個優點或優點群組之一方式體現或實施。 XI. 氮化鉭終止之晶圓貫穿孔 本文中闡述且連同本發明之其他態樣、特徵或特性中之一或多者一起考量氮化鉭終止之晶圓貫穿孔之設備及方法。在其特定實施方案中，一個氮化鉭(TaN)終止層在一個砷化鎵(GaAs)晶圓之一第一側或前側上形成，且一金導電層在該TaN終止層上方形成。此後，一晶圓貫穿孔被蝕刻至GaAs晶圓之一第二側或背側中以便延伸通過GaAs晶圓及TaN終止層之一第一部分或內部分以到達金導電層。在連同其一起考量之特定實施方案中，晶圓貫穿孔電鍍有一鎳釩(NiV)障壁層、一金晶種層及一銅層。在晶圓貫穿孔形成期間，TaN終止層之一第二部分或外部分被維持且經組態以環繞金導電層與銅層之間的一界面以便抑制銅至GaAs晶圓中之擴散。 相對於使用氮化矽終止及一經濺鍍障壁層之方案，TaN終止之晶圓貫穿孔可提供經改良金屬黏著及經減小銅遷移。此外，在特定實施方案中，使用一TaN終止層來終止一晶圓貫穿孔可准許在不改變與在GaAs晶圓之前側上形成之電晶體結構相關聯之製作或微影遮罩之情況下移動晶圓貫穿孔之位置或定位。將晶圓貫穿孔組態為可在不改變與電晶體相關聯之微影遮罩之情況下移動可增加設計靈活性及/或減小與包括晶圓貫穿孔之積體電路設計之漸進式調整或成品出廠驗證相關聯之時間及成本。 XII. 射頻屏蔽應用中之穿孔密度及放置 本發明之一項態樣係一種用於判定一穿孔放置之方法。該方法包括獲得圍繞一射頻(RF)組件之一初始穿孔放置之電磁干擾資料。該RF組件定位於一第一導電層與一第二導電層之間。穿孔包括於該第一導電層與該第二導電層之間的一連接中。該等穿孔以及該等第一及第二導電層形成圍繞該RF組件之一RF隔離結構之至少一部分。該方法亦包括至少部分地基於該初始放置之電磁干擾資料判定一經更新穿孔放置。 在本發明之某些實施例中，判定經更新穿孔放置可包括：基於初始放置之電磁干擾資料識別圍繞RF組件之周界之一選定經界定區，與初始放置中之圍繞RF組件之周界之其他經界定區相比，該選定經界定區與較高電磁干擾相關聯；及與初始放置中之選定經界定區中之穿孔之密度相比，增加經更新放置中之選定經界定區中之穿孔之密度。另一選擇係或另外，該方法可包括：基於初始放置之電磁干擾資料識別與初始放置中之電磁干擾之一可准許位準相關聯之圍繞RF組件之周界的一經界定區；及與初始放置中之穿孔之密度相比，減少經更新放置中之經界定區中之穿孔之密度。根據特定實施例，初始穿孔放置之電磁干擾資料對應於一未屏蔽之RF組件。 可使本發明之方法反覆任何適合次數。例如，該方法可包括：獲得圍繞RF組件之經更新穿孔放置之電磁干擾資料；及至少部分地基於經更新放置之電磁干擾資料判定另一經更新穿孔放置。 根據某些實施例，可針對初始穿孔放置中之RF組件之至少兩個不同操作模式獲得電磁干擾資料。 本揭示內容之本發明之另一態樣係一經封裝模組。該經封裝模組包括經組態以接納至少一個組件之一基板。該經封裝模組亦包括耦合至該基板之一主表面之一射頻(RF)組件。該經封裝模組包括安置於該RF組件下方之一第一導電層，其中該第一導電層在一接地電位下組態。該經封裝模組在該基板中包括圍繞該RF組件安置之複數個穿孔。該複數個穿孔在該經封裝模組之一第一區域中具有比該經封裝模組之一第二區域高之一密度，其中與該第二區域相比，該第一區域與一較高電磁干擾相關聯。該經封裝模組包括安置於該RF組件上方之一第二導電層。該第二導電層電耦合至該複數個穿孔以使得該第一導電層、該複數個穿孔及該第二導電層形成圍繞該RF組件之一RF隔離結構之至少一部分。 在本發明之特定實施例中，該第一區域沿該經封裝模組之一周邊安置且該第二區域沿該經封裝模組之該周邊安置。根據此等實施例中之某些實施例，該第一區域與該第二區域在實質上平行於該經封裝模組之一外邊緣之一維度上具有大約相同寬度。該複數個穿孔可沿該經封裝模組之該周邊對準。根據特定實施例，該第一區域可在與該第一區域具有至少同樣大之一面積的沿該經封裝模組之周邊之任何區域中具有最高穿孔密度。在某些實施例中，該第一區域可與該第二區域具有大約相同之面積。 根據本發明之此態樣之若干個實施例，RF組件可經組態以向該第一區域比向該第二區域發出更多輻射。另一選擇係或另外，該經封裝模組經組態以使得該第一區域比該第二區域曝露於更多輻射。在特定實施例中，該第一區域可對應於該經封裝模組之一熱點且該第二區域可對應於該經封裝模組之一低輻射區。另一選擇係或另外，該第一區域可比該第二區域對外部電磁干擾更敏感。 在與其相關之特定實施例中，該經封裝模組亦可包括形成該複數個穿孔與該第二導電層之間的一電連接之至少一部分之導電特徵，該RF隔離結構包括該等導電特徵。舉例而言，該等導電特徵可包括線接合或一金屬罐。根據某些實施例，該RF組件可包括一功率放大器。 本發明之另一態樣係包括一基板、一RF裝置、第一及第二導電層以及複數個穿孔之一經封裝模組。該基板經組態以接納至少一個組件。該RF裝置耦合至該基板之一主表面。該第一導電層安置於該RF組件下方且在一接地電位下組態。該複數個穿孔圍繞該RF組件安置。該複數個穿孔在圍繞該RF組件之一第一區域中比與該第一區域具有大約相同之面積之圍繞該RF組件之一第二區域具有一較高密度。該第一區域比該第二區域對外部輻射更敏感。該第二導電層安置於該RF組件上方。該第二導電層電耦合至複數個穿孔以使得該第一導電層、該複數個穿孔及該第二導電層形成圍繞該RF組件之一RF隔離結構之至少一部分。 本發明之又一態樣係包括一天線、一經封裝模組及另一模組之一無線裝置。該天線經組態以促進傳輸及/或接收一射頻(RF)信號。該經封裝模組與該天線通信。該經封裝模組包括具有一接地平面之一基板及沿該經封裝模組之一周邊安置的該基板中之複數個穿孔。該複數個穿孔中之穿孔在一熱點中比在一低輻射區中沿該經封裝模組之該周邊更靠近在一起地間隔開。該經封裝模組包括耦合至該基板之一主表面之一RF電路。該經封裝模組亦包括安置於該RF電路上方之一第二導電層。該第二導電層電耦合至複數個穿孔以使得該接地平面、該複數個穿孔及該第二導電層形成圍繞該RF電路之一RF隔離結構之至少一部分。該另一模組與該經封裝模組通信。 在本發明之某些實施例中，該熱點可與由該經封裝模組產生之電磁干擾相關聯且該複數個穿孔可經組態以隔離該另一模組與相關聯於該熱點之電磁干擾。根據特定實施例，該熱點可與由該另一模組產生之電磁干擾相關聯且該複數個穿孔可經組態以屏蔽該經封裝模組與相關聯於該熱點之電磁干擾。 根據若干個實施例，該經封裝模組進一步包括形成該複數個穿孔與該第二導電層之間的一電連接之至少一部分之導電特徵，其中該RF隔離結構包括該等導電特徵。舉例而言，該等導電特徵可包括線接合。 出於總結本發明之目的，本文中已總結本發明之特定態樣、優點及新穎特徵。應理解，未必所有此等優點皆可根據本發明之任何特定實施例達成。因此，本發明之此等態樣可以在不必須達成如本文中上文或下文可教示或建議之其他優點之情況下達成或最佳化如貫通本文所教示之一個優點或優點群組之一方式體現或實施。 XIII. 具有整合式干擾屏蔽之半導體封裝 本發明之此態樣之特徵及實施例係關於一種半導體裝置封裝及製作其之方法，該等方法使用線接合程序技術來將一電磁干擾屏蔽併入至該裝置封裝中。在一項實施例中，使用線接合程序來形成線接合彈簧，該等線接合彈簧圍繞該裝置定位且耦合至該裝置上方及下方之導電層，藉此形成圍繞該裝置之一電磁干擾屏蔽。如下文進一步論述，該等線接合彈簧之形狀及由該等線接合彈簧產生之彈簧效應使得一穩健製造程序能夠在經模製封裝之頂部處之一導電層與該封裝之基板中之一接地平面之間形成可靠電連接。此等線接合彈簧之使用給可應用於任何外模製之裝置之整合式電磁干擾屏蔽提供一靈活解決方案。 本發明之一項態樣係關於一種具有一整合式電磁干擾屏蔽之經封裝半導體模組。在一項實施例中，該經封裝半導體模組包括：一基板，其具有一接地平面；一電子裝置，其安裝於該基板之一表面上；複數個線接合彈簧，其圍繞該電子裝置安置且電耦合至該接地平面；一模製化合物，其覆蓋該電子裝置且至少部分地覆蓋該複數個線接合彈簧；及一導電層，其安置於該模製化合物之一頂部表面上且電耦合至該複數個線接合彈簧中之至少某些線接合彈簧，其中該複數個線接合彈簧、該導電層及該接地平面共同包括該整合式電磁干擾屏蔽。 在一項實例中，該導電層包括銀填充之環氧樹脂。該等線接合彈簧可由各種導電材料(諸如金線或銅線)製成。該複數個線接合彈簧中之每一者可包括經塑形以提供准許該導電層與該線接合彈簧之間的接觸以提供該導電層與該線接合彈簧之間的電耦合之一彈簧效應之一連續導線迴路。在一項實例中，該電子裝置係一RF裝置。 根據本發明之另一實施例，由一連續導線迴路形成之一線接合彈簧包括：一球形接合；一反曲分區；一頂峰；一凸區域，其在該反曲分區與該頂峰之間延伸；一傾斜尾部區域；及一實質上平坦區域，其在該頂峰與該傾斜尾部區域之間延伸，其中該反曲分區在該凸區域與該球形接合之間。在一項實例中，該頂峰在該反曲分區上方實質上垂直。如上文所論述，線接合彈簧可由多種導電材料(包括金線或銅線)形成。在一項實例中，具有此結構之線接合彈簧用於上文所論述之半導體模組中。 本發明之另一態樣係關於一種具有一整合式電磁干擾屏蔽之半導體模組封裝。在一項實施例中，該半導體模組封裝包括：一基板；第一及第二金屬化連接點，其安置於該基板之一第一表面上；及一線接合彈簧，其包括在該第一金屬化連接點與該第二金屬化連接點之間延伸之一連續導線。該線接合彈簧包括：一球形接合，其電連接至該第一金屬化連接點；一反曲分區；一頂峰；一凸區域，其在該反曲分區與該頂峰之間延伸；一實質上平坦區域，其接近該頂峰；及一傾斜尾部區域，其在該實質上平坦區域與該第二金屬化連接點之間延伸。在一項實例中，該半導體模組封裝進一步包括安置於該基板上且電耦合至該等第一及第二金屬化連接點中之至少一者之一接地平面。在另一實例中，該半導體模組封裝進一步包括一電子裝置及與該線接合彈簧實質上相同之複數個額外線接合彈簧，其中該複數個線接合彈簧圍繞該電子裝置之一周界定位於該基板上。在另一實例中，該半導體模組封裝進一步包括：一模製化合物，其覆蓋該電子裝置且至少部分地覆蓋該複數個線接合彈簧；及一導電層，其安置於該模製化合物之一表面上且電連接至該複數個線接合彈簧中之至少某些線接合彈簧，其中該接地平面、該導電層及該複數個線接合彈簧中之至少某些線接合彈簧共同形成該整合式電磁干擾屏蔽。 本發明之此等特徵之另一態樣係關於一種製造具有一整合式電磁干擾屏蔽之一模組之方法。根據一項實施例，該方法包括：將一電子裝置連接至一基板；在該基板上提供金屬化物；形成連接至該等金屬化物之複數個線接合彈簧；執行一轉移模製程序以將該電子裝置包封於模製化合物中且用該模製化合物至少部分地覆蓋該複數個線接合彈簧；及將一導電層安置於該模製化合物之一表面上，該導電層電連接至該複數個線接合彈簧中之至少某些線接合彈簧。在一項實例中，該方法進一步包括：在將該導電層安置於該模製化合物之該表面上之前，剝蝕該模製化合物之該表面以曝露該複數個線接合彈簧中之至少某些線接合彈簧之區域。在另一實例中，提供金屬化物包括提供一接地平面及電連接至該接地平面之至少一個線接合接觸區。在另一實例中，形成該複數個線接合彈簧包括：將一導線球沈積於該等金屬氧化物上；藉由自該導線球拉製導線而形成一導線迴路以將該導線迴路形成為具有連接至該導線球之一第一端及一第二端；及將該第二端連接至該等金屬氧化物。在另一實例中，將該導電層沈積於該模製化合物之該表面上包括在該模製化合物之該表面上印刷一層銀填充之環氧樹脂。 根據本發明之另一實施例，一電子模組包括：一基板；一電子裝置，其安置於該基板上；及整合式電磁干擾屏蔽，其由實質上圍繞該電子裝置安置之複數個離散結構形成，該等結構具有由將由該整合式電磁干擾屏蔽屏蔽之一信號之長度之一分率界定之一最小間距。在一項實例中，該長度之該分率係1/20。在另一實例中，該複數個離散結構包括複數個線接合彈簧，如下文所論述。 下文詳細論述此等例示性態樣及實施例之又一些態樣、實施例及優點。此外，應理解，前述資訊及以下詳細說明兩者僅係各種態樣及實施例之說明性實例且意欲提供用於理解所主張態樣及實施例之本質及特性之一概述或框架。本文中所揭示之任何實施例可以與本文中所揭示之物件、目標及需要一致之任何方式與任何其他實施例組合，且對「一實施例」、「某些實施例」、「一替代實施例」、「各種實施例」、「一項實施例」或諸如此類之參考不必相互排斥且意欲指示連同實施例一起闡述之一特定特徵、結構或特性可包括於至少一個實施例中。本文中之此等術語之出現未必全部指代相同實施例。隨附繪圖經包括以提供圖解說明及對各種實施例之各種態樣、特徵及特性之一進一步理解，且併入於本說明書中且構成本說明書之一部分。繪圖連同本說明書之其餘部分一起用以解釋各種所闡述及所主張態樣及實施例之原理及操作。 本文中所闡述之經改良功率放大器、功率放大器模組及相關系統、裝置及方法之各種態樣、特性及特徵係根據本發明獲得，其中針對本發明之一項特定實施例，提供一種包括具有一GaAs雙極電晶體之一功率放大器之功率放大器模組，該GaAs雙極電晶體具有一集極、鄰接該集極之一基極及一射極，該集極在與該基極之一接面處具有至少約3×10 16cm -3之一摻雜濃度，該集極亦具有其中摻雜濃度遠離該基極增加之至少一第一分級。在此實施例中，該模組將進一步包括由該功率放大器驅動之一RF傳輸線，該RF傳輸線包括一導電層及該導電層上之表面處理鍍層，該表面處理鍍層包括一金層、接近該金層之一鈀層及接近該鈀層之一擴散障壁層，該擴散障壁層包括鎳且具有約小於鎳在0.9 GHz下之集膚深度之一厚度。 在以上實施例中，該功率放大器模組可有利地進一步包括一輸出匹配網路，該輸出匹配網路具有一第一終止電路，其經組態以匹配該功率放大器之一輸出之一基本頻率；及一第二終止電路，其經組態而以該功率放大器之該輸出之一諧波之一相位終止，其中該第一終止電路包括該RF傳輸線之至少一部分。 根據本發明之一項特定態樣，該功率放大器可包括於具有一個氮化鉭終止之晶圓貫穿孔之一功率放大器晶粒上。在此實施例中，該功率放大器晶粒可進一步有利地包括：一砷化鎵(GaAs)基板；一金層，其安置於該GaAs基板之一第一側上；及一銅層，其安置於與該第一側相對的該GaAs基板之一第二側上，其中該氮化鉭終止之晶圓貫穿孔經組態以將該金層電連接至該銅層。針對本發明之額外實施例，該功率放大器晶粒可進一步包括一個氮化鉭終止區域，該氮化鉭終止區域經組態以環繞該銅層與該金層之間的一界面之至少一部分以便抑制來自該銅層之銅至該GaAs基板中之一擴散。 在以上實施例中之任一者中，該GaAs雙極電晶體可有利地實施為包括於一功率放大器晶粒上之一異質接面雙極電晶體(HBT)且該功率放大器晶粒可進一步包括由至少一個HBT層形成之一電阻器。 以上實施例中之任一者可替代地進一步包括與該RF傳輸線之該金層接觸之一線接合，毗鄰該線接合之至少一個邊緣及毗鄰該至少一個邊緣之至少一個側壁不含該RF傳輸線之該鎳層、該RF傳輸線之該鈀層及該RF傳輸線之該金層。 在上文之特定較佳實施例中，該功率放大器模組可進一步有利地進一步包括以下各項之組合：(1)一雙模式控制介面，其具有經組態以提供一串列介面之一前端核心；(2)一電壓輸入/輸出(VIO)接針，其經組態以接收一VIO信號，此VIO信號判定該前端核心之一操作模式是否被設定為一作用狀態及一非作用狀態中之一者，該雙模式控制介面經組態以在該前端核心被設定為該非作用狀態時提供一般用途輸入/輸出(GPIO)介面；(4)一組合邏輯區塊，其經組態以將一啟用信號及一模式信號分別提供至一啟用位準移位器及一模式位準移位器；及(5)一電力接通重設，其經組態以基於該VIO信號而選擇該啟用信號及該模式信號以分別提供至該啟用位準移位器及該模式位準移位器。 為達成與以上實施例相關聯之其他優點，該功率放大器模組可進一步包括一RF隔離結構，該RF隔離結構包括沿該功率放大器模組之一周邊安置之線接合。 根據本發明之另一主要態樣，亦提供一種包括一功率放大器之功率放大器模組，該功率放大器經組態以接收一RF輸入信號且產生一經放大RF輸出信號，該功率放大器包括一GaAs雙極電晶體，該GaAs雙極電晶體具有一集極、鄰接該集極之一基極及一射極，該集極在與該基極之一接面處具有至少約3×10 16cm -3之一摻雜濃度，該集極亦具有其中摻雜濃度遠離該基極增加之至少一第一分級；且該功率放大器模組進一步包括與該功率放大器組合之一輸出匹配網路，該輸出匹配網路包括：一第一終止電路，其經組態以匹配該經放大RF輸出信號之一基本頻率之一阻抗；及一第二終止電路，其與該第一終止電路分離，該第二終止電路經組態而以對應於該經放大RF輸出信號之一諧波頻率之一相位終止。在此實施例中，該功率放大器可驅動具有一擴散障壁層之一RF傳輸線，該擴散障壁層包括鎳且具有小於約0.5 µm之一厚度。且其中，可提供將該功率放大器之一輸出電連接至該RF傳輸線之一線接合，其中該線接合包括於該第一終止電路中。另一選擇係，此實施例可有利地進一步包括一雙模式控制介面，該雙模式控制介面經組態以在一單個晶粒上提供一射頻前端(RFFE)串列介面及一個三模式一般用途輸入/輸出(GPIO)介面兩者。且視需要與該雙模式控制介面組合地，該功率放大器模組可進一步包括一RF隔離結構，該RF隔離結構具有沿該功率放大器模組之該周邊安置之線接合。 根據本發明之又一主要態樣，替代地提供一種具有以下各項之功率放大器模組：(1)一功率放大器，其經組態以接收一RF輸入信號且產生一經放大RF信號；(2)一RF傳輸線，其經組態以傳播該經放大RF信號，該RF傳輸線包括：一金層，其經組態以接收該經放大RF信號；一鈀層，其接近該金層；及一擴散障壁層，其接近該鈀層；及一導電層，其接近該擴散障壁層，該擴散障壁層包括鎳且具有約小於鎳在0.45 GHz下之集膚深度之一厚度；(3)一第一終止電路，其經組態以匹配該經放大RF信號之一基本頻率之一阻抗，該第一終止電路包括該RF傳輸線之至少一部分；及(4)一第二終止電路，其與該第一終止電路分離，該第二終止電路經組態而以對應於該經放大RF信號之一諧波頻率之一相位終止，該功率放大器藉助於至少一個線接合電耦合至第一終止電路且該功率放大器藉助於與該第一終止電路不同之數目個線接合電耦合至該第二終止電路。在此替代實施例中，功率放大器可有利地包括一GaAs雙極電晶體，該GaAs雙極電晶體具有一集極、鄰接該集極之一基極及一射極，該集極在與該基極之一接面處具有至少約3×10 16cm -3之一摻雜濃度，該集極亦具有其中摻雜濃度遠離該基極增加之至少一第一分級。此特定實施例之功率放大器模組之任何版本可有利地進一步包括：一雙模式控制介面，該雙模式控制介面經組態以在一單個晶粒上提供一射頻前端(RFFE)串列介面及一般用途輸入/輸出(GPIO)介面兩者；及與該雙模式控制介面組合或替代該雙模式控制介面之一RF隔離結構，該RF隔離結構包括沿該功率放大器模組之一周邊安置之線接合。 在如關於RF模組的本發明之又一較佳實施例中，提供一種包括以下各項之功率放大器模組：(1)一基板，其經組態以接納複數個組件，該基板在其上具有一RF傳輸線，該RF傳輸線具有一導電層及該導電層上之表面處理鍍層，該表面處理鍍層具有一金層、接近該金層之一鈀層及接近該鈀層之一擴散障壁層，該擴散障壁層具有鎳且具有小於鎳在約0.45 GHz之一頻率下之集膚深度之一厚度；(2)一第一晶粒，其耦合至該基板，該第一晶粒具有包括電連接至該RF傳輸線之該金層之一輸出之一功率放大器，該第一晶粒進一步具有包括取決於該第一晶粒之一或多個條件之一性質之一被動組件；且當前模組進一步包括(3)一第二晶粒，其耦合至該基板，該第二晶粒具有一偏壓產生電路，該偏壓產生電路經組態以至少部分地基於該第一晶粒之該被動組件之該性質之一指示符而產生一偏壓信號。 根據本發明之另一態樣，上文段落中所闡述之模組之特定實施例可進一步包括一輸出匹配網路，該輸出匹配網路具有一第一終止電路，其經組態以匹配該功率放大器之輸出之一基本頻率；及一第二終止電路，其經組態而以該功率放大器之該輸出之一諧波之一相位終止，該第一終止電路包括該RF傳輸線之至少一部分。且與以上情況組合或替代以上情況，該模組可經組態以使得該第一晶粒具有一個氮化鉭終止之晶圓貫穿孔及/或包括一HBT裝置及由至少一個HBT層形成之一電阻器。作為此實施例之一額外態樣，本發明之該功率放大器模組可視需要進一步包括一RF隔離結構，該RF隔離結構具有圍繞該功率放大器安置的該基板中之複數個穿孔及沿該功率放大器模組之一周邊安置之所要數目個線接合，該複數個穿孔在該功率放大器模組之一第一區域中具有比該功率放大器模組之一第二區域高之一密度，其中該第一區域與比該第二區域高之一電磁干擾相關聯。 根據本發明之再一較佳實施例，針對特定應用有利地提供一種包括一基板之功率放大器模組，該基板經組態以接納複數個組件且根據以下內容進一步組態。該基板具有包括一金層、接近該金層之一鈀層及接近該鈀層之一擴散障壁層之一表面處理鍍層。該擴散障壁層有利地包括鎳且具有約小於鎳在0.45 GHz下之集膚深度之一厚度。此實施例亦將與上文組合地包括具有一功率放大器及至少一個氮化鉭終止之晶圓貫穿孔之一功率放大器晶粒。此處，該功率放大器經組態以接收一RF輸入信號且亦經組態以產生一經放大RF信號。最後，作為本發明之一主要元件，此實施例將進一步有利地包括與本發明之所有先前元件組合之一終止電路，該終止電路經組態而以該經放大RF信號之一諧波之一相位終止，其中此終止電路具備經組態以將該功率放大器之一輸出電耦合至該表面處理鍍層之該金層之至少一個線接合。 在僅在此段落之上的段落中所闡述之實施例中，本發明之該功率放大器晶粒可有利地包括：一晶粒上被動組件；一第一引線，其電連接至該晶粒上被動組件；及一第二引線，其經組態以接收該經放大RF信號。在彼特定實施方案中，該表面處理鍍層之一第一部分可電連接至該第一引線且該表面處理鍍層之一第二部分可電連接至該第二引線以藉此在如此期望時引導來自該表面處理鍍層之該第一部分之電流。在此等實施例中之任一者中，該功率放大器晶粒可包括一異質接面雙極電晶體及視需要包括一異質接面雙極材料層之電阻器。且替代以上情況或與以上情況組合，該功率放大器可包括一GaAs雙極電晶體，該GaAs雙極電晶體具有一集極、鄰接該集極之一基極及一射極，其中該集極在與該基極之一接面處具有至少約3×10 16cm -3之一摻雜濃度，且該集極亦具有其中摻雜濃度遠離該基極增加之至少一第一分級。在上文之一項特定實施例中，該功率放大器模組可在如此期望時進一步有利地包括：(1)一雙模式控制介面，其具有經組態以提供一串列介面之一前端核心；(2)一電壓輸入/輸出(VIO)接針，其經組態以接收一VIO信號，其中該VIO信號判定該前端核心之一操作模式被設定為一作用狀態還是一非作用狀態，其中該雙模式控制介面經組態以在該前端核心被設定為該非作用狀態時提供一般用途輸入/輸出(GPIO)介面；(3)一組合邏輯區塊，其經組態以將一啟用信號及一模式信號分別提供至一啟用位準移位器及一模式位準移位器；及(4)一電力接通重設，其經組態以基於該VIO信號而選擇該啟用信號及該模式信號以分別提供至該啟用位準移位器及該模式位準移位器。 本申請案藉此以引用方式併入以下申請案之全部揭示內容：2012年6月14日提出申請之標題為POWER AMPLIFIER MODULE之美國臨時專利申請案第61/659,848號；2012年6月14日提出申請之標題為PROCESS-COMPENSATED HBT POWER AMPLIFIER BIAS CIRCUIT AND METHODS之美國臨時專利申請案第61/659,701號；及2012年6月14日提出申請之標題為RF POWER AMPLIFIER HAVING SEMICONDUCTOR RESISTOR之美國臨時專利申請案第61/659,834號。 本申請案亦藉此以引用方式併入以下申請案之全部揭示內容：2011年3月3日提出申請之標題為WIRE BOND PAD SYSTEM AND METHOD之美國專利申請案第13/040,127號；2011年3月3日提出申請之標題為APPARATUS AND METHODS FOR REDUCING IMPACT OF HIGH RF LOSS PLATING之美國專利申請案第13/040,137號；2012年4月30日提出申請之標題為BIPOLAR TRANSISTOR HAVING COLLECTOR WITH GRADING之美國專利申請案第13/460,521號；2012年10月23日提出申請之標題為DUAL MODE POWER AMPLIFIER CONTROL INTERFACE WITH A TWO-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE之美國專利申請案第13/658,488號；2012年10月23日提出申請之標題為DUAL MODE POWER AMPLIFIER CONTROL INTERFACE WITH A THREE-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE之美國專利申請案第13/658,522號；2011年7月8日提出申請之標題為SIGNAL PATH TERMINATION之美國專利申請案第13/543,472號；2010年11月4日提出申請之標題為BIPOLAR AND FET DEVICE STRUCTURE之美國專利申請案第12/939,474號；2011年11月3日提出申請之標題為DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET之美國專利申請案第13/288,427號；2012年5月4日提出申請之標題為TRANSMISSION LINE FOR HIGH PERFORMANCE RADIO FREQUENCY APPLICATIONS 之美國專利申請案第13/464,775號；2012年5月31日提出申請之標題為VIA DENSITY AND PLACEMENT IN RADIO FREQUENCY SHIELDING APPLICATIONS之美國專利申請案第13/485,572號；2013年5月14日提出申請之標題為SYSTEMS AND METHODS FOR PROVIDING ELECTROMAGNETIC INTERFERENCE SHIELDING FOR INTEGRATED CIRCUIT MODULES之美國專利申請案第13/893,605號；2013年5月14日提出申請之標題為SYSTEMS AND METHODS FOR CONTROLLING ELECTROMAGNETIC INTERFERENCE FOR INTEGRATED CIRCUIT MODULES之美國專利申請案第13/893,614號；及2013年5月29日提出申請之標題為SEMICONDUCTOR PACKAGE HAVING A METAL PAINT LAYER之美國專利申請案第13/904,566號。 另外，本申請案藉此以引用方式併入以下申請案之全部揭示內容：2008年7月31日提出申請之標題為WIREBOUND SPRING CONNECTORS AND METHOD OF MANUFACTURING FOR INTEGRATED EMI SHIELDING國際申請案第PCT/US2008/071832號；及2011年11月3日提出申請之標題為DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET之國際申請案第PCT/US2011/059208號。
相關申請案交叉參考本申請案主張來自2012年6月14日提出申請之美國臨時申請案61/659,848之優先權權益。 I. 介紹 現在參考圖1，其展示根據本發明之一說明性模組101之一示意性方塊圖。模組101可達成合意之線性位準及/或範圍及合意之PAE。模組101可包括一功率放大器系統之某些或所有部分。模組101可稱為多晶片模組及/或一功率放大器模組。模組101可包括一基板102、一或多個晶粒(包括一功率放大器晶粒103)、一或多個電路元件、一匹配網路104、諸如此類或其任何組合。如圖1中所圖解說明，該一或多個晶粒可包括一功率放大器晶粒103及一控制器晶粒，諸如一功率放大器偏壓控制晶粒106。 模組101可包括複數個晶粒及/或附著至及/或耦合至基板102之其他組件。舉例而言，該等其他組件可包括表面安裝組件(SMC)及/或由基板102形成之組件，諸如由基板跡線形成之電感器。在某些實施方案中，基板102可係經組態以支撐晶粒及/或組件且在模組101安裝於一電路板(諸如一電話板)上時提供至外部電路之電連接性之一多層基板。因此，基板102可經組態以接納複數個組件，諸如晶粒及/或單獨被動組件。如圖1中所圖解說明，功率放大器晶粒103、功率放大器偏壓控制晶粒106、一電容器107及一電感器108附著至基板102。基板102可係具有一表面處理鍍層之一層壓基板。 功率放大器晶粒103可係用於實施一功率放大器之任何適合晶粒。根據本發明之某些實施例，該功率放大器晶粒可藉助於一或多個線接合耦合至基板102。舉例而言，此線接合可包括下文章節II中所闡述之特徵之任何組合。在特定實施方案中，此等線接合可將功率放大器晶粒103電連接至包括下文在章節X中闡述之特徵之任何組合之一RF傳輸線。此一傳輸線可實施於基板102上。另一選擇係或另外，該一或多個線接合可包括於章節IX中所闡述之終止電路中之一或多者中。 在若干個實施方案中，功率放大器晶粒103係一個砷化鎵(GaAs)晶粒。在此等實施方案中之某些實施方案中，GaAs晶粒包括使用包括(舉例而言)一雙極場效電晶體(BiFET)程序之一異質接面雙極電晶體(HBT)程序形成之電晶體。根據本發明之各種實施例，此等電晶體中之一或多者可包括下文在章節IV中闡述之電晶體之特徵之任何組合。另一選擇係或另外，包括藉由一HBT程序形成之GaAs電晶體之一功率放大器晶粒103亦可包括藉由一HBT程序形成之電阻器，諸如包括如下文在章節VIII中闡述之特徵之任何組合之電阻器。 功率放大器晶粒103可經由模組101之一輸入接針RF_IN接收一RF信號。功率放大器晶粒103可包括一或多個功率放大器，包括(舉例而言)經組態以放大RF信號之多級功率放大器。功率放大器晶粒103可有利地包括一輸入匹配網路、一第一功率放大器級(其可稱為一驅動器放大器)、一級間匹配網路、一第二功率放大器級(其可稱為一輸出放大器)、一偏壓電路或其任何組合。熟習此項技術者應理解，一功率放大器晶粒可包括一或多個功率放大器級。此外，在本發明之特定實施方案中，輸入匹配網路及/或級間匹配網路可在功率放大器晶粒103外部。雖然圖1圖解說明模組101中之一個功率放大器晶粒103，但應進一步理解，在本發明之其他實施方案中，模組101中可包括兩個或兩個以上功率放大器晶粒。 根據本發明之特定實施方案，一功率放大器可包括第一功率放大器級及第二功率放大器級。第一級及/或第二級可包括一或多個雙極電晶體。在本發明之特定實施例中，此等雙極電晶體中之一或多者可包括本文中下文在章節IV中闡述之特徵之任何組合。RF輸入信號可藉助於一輸入匹配網路提供至第一功率放大器級。輸入匹配網路可接收一第一偏壓信號。第一偏壓信號可在如圖1中所圖解說明之功率放大器偏壓控制晶粒106上產生。在某些其他實施方案(未圖解說明)中，第一偏壓信號可在功率放大器晶粒103上或在模組101外部產生。第一功率放大器級可放大RF輸入且經由級間匹配電路將經放大RF輸入提供至第二功率放大器級。根據附錄G中所闡述之特徵之任何組合，級間匹配電路可包括用以匹配一RF信號之一基本頻率且以RF信號之一諧波之一相位終止之單獨終止電路。級間匹配電路可接收一第二級偏壓信號。第二偏壓信號可在如圖1中所圖解說明之功率放大器偏壓控制晶粒106上產生。在某些其他實施方案(圖1中未圖解說明)中，第二偏壓信號可在功率放大器晶粒103上或在模組101外部產生。第二功率放大器級可產生經放大RF輸出信號。 經放大RF輸出信號可經由一輸出匹配網路104提供至功率放大器晶粒103之一輸出接針RF_OUT。根據本發明之特定實施例，經放大RF輸出信號可經由一RF傳輸線提供至輸出匹配網路104及/或自該輸出匹配網路提供，該RF傳輸線具有下文在章節X中進一步詳細闡述之特徵之任何組合。匹配網路104可提供於模組101上以幫助減小信號反射及/或其他信號失真。例如，根據本文中下文在章節IX中闡述之特徵之任何組合，輸出匹配網路104可包括用以匹配一RF信號之一基本頻率且以RF信號之一諧波之一相位終止之單獨終止電路。 功率放大器晶粒103可包括一或多個晶粒上被動電路元件，諸如一電容器、一電阻器或一電感器。例如，功率放大器晶粒103可包括一或多個電阻器。在某些實施例中，功率放大器晶粒103可包括一或多個半導體電阻器，該等半導體電阻器包括下文在章節VIII中闡述之特徵之任何組合。 另一選擇係或另外，功率放大器晶粒103可包括與減小高RF損耗鍍層之影響相關之特徵，(舉例而言)包括下文在章節III中闡述之特徵之任何組合。作為一項實例，功率放大器晶粒103可包括電連接至一晶粒上被動電路元件之一第一引線及電連接至一輸出信號以引導電流遠離電連接至該第一引線之一接合墊之一第二引線。 功率放大器晶粒103可包括一雙模式功率放大器。根據本發明之某些實施例，一或多個晶粒可包括下文在章節V中闡述之一雙模式功率放大器控制介面之特徵之任何組合。雙模式功率放大器控制介面可實施於功率放大器晶粒103及/或另一晶粒(諸如功率放大器偏壓控制晶粒106)上。 如圖1中所進一步圖解說明，模組101可包括安裝至基板102之一功率放大器偏壓控制晶粒106。在本發明之特定實施例中，功率放大器偏壓控制晶粒106可基於功率放大器晶粒103之一性質之一指示符(諸如功率放大器晶粒103之程序變化之一指示符)藉由實施本文中下文在章節VI中闡述之特徵之任何組合產生一功率放大器偏壓控制信號。功率放大器偏壓控制晶粒106亦可基於在模組101之一控制接針CONTROL上接收之控制資料(諸如指示安置於功率放大器晶粒103上之一功率放大器之一功率模式之控制資料)產生功率放大器偏壓控制信號。 亦如圖1中所圖解說明，功率放大器模組101之一或多個電路元件可包括一電容器107及/或一電感器108。該一或多個電路元件可安裝至基板102及/或實施於基板102上。例如，電感器108可在基板102上實施為基板102上之一跡線或安裝至基板102之一表面安裝組件(SMC)。電感器108可操作為一扼流圈電感器，且可安置於在一供應電壓接針VCC上接收之一供應電壓與功率放大器晶粒103之間。電感器108可給功率放大器晶粒103上之一功率放大器提供在供應電壓接針VCC上接收之一供應電壓，同時對高頻率RF信號分量進行扼流及/或阻擋。電感器108可包括電連接至供應電壓接針VCC之一第一端及電連接至與功率放大器晶粒103相關聯之一雙極電晶體之一集極之一第二端。電容器107可充當一解耦電容器。如圖1中所圖解說明，電容器107包括電連接至電感器108之第一端之一第一端及電耦合至接地之一第二端，該接地在特定實施方案中使用模組101之一接地接針(圖1中未圖解說明)提供。電容器107可將一低阻抗路徑提供至高頻率信號，藉此減小功率放大器供應電壓之雜訊，從而改良功率放大器穩定性及/或改良電感器108作為一RF扼流圈之效能。在某些實施方案中，電容器107可包括一SMC。 模組101亦可包括可電連接至(舉例而言)功率放大器晶粒103之一或多個電源供應器接針及/或一或多個參考電壓接針。功率放大器晶粒103可包括一或多個晶圓貫穿孔。一晶圓貫穿孔可電耦合至在一接地電位下組態之一供應器接針。晶圓貫穿孔可包括下文在章節XI中闡述之晶圓貫穿孔之特徵之任何組合。例如，晶圓貫穿孔可係一個氮化鉭終止之晶圓貫穿孔。一或多個電源供應器接針可將供應電壓(諸如一功率高或VCC供應電壓)提供至功率放大器。 根據特定實施例，模組101可有利地包括RF屏蔽及/或RF隔離結構。例如，該模組可包括本文中下文在章節XII及章節XIII中闡述之特徵之任何組合以提供此等RF屏蔽或RF隔離結構。 模組101可經修改以包括較多或較少組件，包括(舉例而言)額外功率放大器晶粒、電容器及/或電感器。例如，模組101可包括一或多個額外匹配網路。作為另一實例，模組101可包括一額外功率放大器晶粒以及經組態以操作為一解耦電容器及一扼流圈電感器之一額外電容器及電感器。模組101可經組態以具有額外接針，諸如在其中將一單獨電源供應提供至安置於功率放大器晶粒101上之一輸入級之實施方案及/或其中模組101跨過複數個頻帶操作之實施方案中。 II. 線接合墊系統及相關方法 為減小與高RF損耗鍍層(諸如，舉例而言，Ni/Pd/Au鍍層)相關聯之RF損耗，在某些實施例中，重新組態焊料遮罩以阻止電鍍線接合區之邊緣及側壁。使線接合區之邊緣及側壁不含高RF損耗鍍層(諸如Ni/Pd/Au鍍層)提供使RF電流圍繞高電阻率材料流動之一路徑，此減小與高電阻率電鍍材料相關聯之RF信號損耗。如上文所指示，本發明之此等態樣可與本發明之其他態樣組合以更進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 線接合係用於將電路裝置(舉例而言，積體電路(IC)晶粒)連接至封裝之下一層級之一技術。此等電路裝置通常包括(舉例而言)藉由銲球接合、楔接合或諸如此類電連接至嵌入於裝置封裝或基板中之導體上之線接合墊之複數個小導電引線/墊。基板上之線接合墊提供IC與基板之間的電連接，從而准許IC與外部世界介接。在任一類型之線接合中，導線使用熱、壓力及超音波能量之某一組合附著於兩端處以製作一焊接件。 複數個銅圖案形成於電連接至電路圖案之一基板上，且一填充物(諸如一電介質)填充於銅圖案之間以使得銅圖案之一上部表面被曝露。然而，裸銅不可容易地焊接或接合且需要用促進焊接或接合之一材料電鍍。用一材料覆蓋不應焊接/接合之區以抵抗電鍍。一般而言，焊料抗蝕劑係指用作一遮罩且阻止電鍍材料黏著至經遮蔽銅跡線之一聚合物塗層。將一表面電鍍材料電鍍至經曝露銅跡線之頂部層上以提供線接合墊。在某些應用中，線接合墊適於直接線接合於主動電路上方以避免損壞易碎裝置且降低功率積體電路之金屬電阻。 現在參考圖2，其圖解說明根據本發明之一項特定實施例之一IC模組109之一部分，該IC模組包括一IC 111，一基板121，一銅跡線112，線接合墊113、114及接合線116。該IC透過導線116線接合至線接合墊113及114。在所圖解說明之實施例中，線接合墊113係一6導線線接合墊且線接合墊114係一3導線線接合墊。在其他實施例中，不同數目個導線116可附著至線接合墊113及114。線接合墊113及114包括一接合區119、側壁117及邊緣118。 圖3圖解說明用於形成線接合墊之一例示性程序122之一流程圖。關於圖2中所圖解說明之實施例闡述程序122。陳述123以一基板121開始，該基板形成有介電層及導體層112 (包括基板121之一上部表面上之一跡線112)以形成電路路徑，如熟習半導體製作之技術者已知。 在陳述124處，程序122將焊料遮罩施加至將被維持不含電鍍材料的IC模組109之彼等區，如熟習半導體製作之技術者可能知曉。一焊料遮罩開口界定電鍍材料將黏著至其之區。在某些實施例中，該焊料遮罩開口將線接合墊113及114之線接合區119、側壁117以及邊緣118曝露於電鍍材料。在本發明之其他實施例中，跡線112以及線接合墊113及114之線接合區119、側壁117及邊緣118對電鍍程序開放。 在陳述126處，用電鍍材料電鍍銅跡線112之經曝露區(不含焊料遮罩)以形成線接合墊113及114，如熟習半導體製作之技術者可能知曉。 在本發明之一實施例中，電鍍材料係鎳/金(Ni/Au)。在陳述126處，在銅跡線112上方電鍍鎳層且在該鎳層上方電鍍金層。舉例而言，電鍍技術之實例包括浸鍍沈積、電解電鍍、無電極電鍍及諸如此類。 在本發明之一特定實施例中，銅跡線在約5微米與約50微米厚之間，且較佳地係大約20微米。Ni/Au鍍層中之鎳層在約2.5微米至約7.6微米厚之間，且更佳地在約5微米至約7微米之間。金層係大約0.70 +/- 0.2微米厚，且更佳地係大約0.5 +/- 0.1微米。 傳統上，Ni/Au已成為射頻積體電路(RFIC)產品之一標準表面電鍍材料。射頻(RF)係約30 kHz至約300 GHz之範圍內之一振盪速率。在一實施例中，RFIC 111線接合至電鍍於基板121之表面上之Ni/Au線接合墊113及114以形成RFIC 111與其封裝之電連接。然而，金價格之增加已增加與Ni/Au表面鍍層相關聯之封裝成本。 為減小封裝成本，使用一鎳/鈀/金(Ni/Pd/Au)電鍍材料來形成RFIC之線接合墊。在一實施例中，RFIC 111線接合至電鍍於基板121之表面上之Ni/Pd/Au線接合墊113及114以形成RFIC 111與其封裝之電連接。Ni/Pd/Au鍍層使用比Ni/Au電鍍材料少之金，且隨著金價格增加，Ni/Pd/Au鍍層比Ni/Au電鍍材料有利地成本較少。 如圖4中所展示，其圖解說明根據本發明之一實施例之(舉例而言)基板121之表面上之Ni/Pd/Au線接合墊113之一剖面。可應用於模組中之任何其他接合墊(諸如圖2之114)之如圖4中所展示之Ni/Pd/Au線接合墊113包括一鎳層127、一鈀層128及一金層129。 現在參考圖3及圖4，在陳述126處，在銅跡線112上方電鍍鎳層127；在鎳層127上方電鍍鈀層128，且在鈀層128上方電鍍金層129。舉例而言，電鍍技術之實例包括浸鍍沈積、電解電鍍、無電極電鍍及諸如此類。 在圖4中所圖解說明之本發明之實施例中，銅跡線112之一高度H Cu在約5微米與約50微米之間，且較佳地係20微米。鎳層127之一高度H Ni在約2.5微米至約7.6微米之間，且更佳地在約5微米至約7微米之間。鈀層128之一高度H Pd係大約0.09 +/- 0.06微米，且更佳地係大約0.1 +/- 0.01微米。金層129之一高度H Au係大約0.10 +/- 0.05微米，且更佳地係大約0.1 +/- 0.01微米。 然而，由於薄鈀層128及金層129以及鎳層127之鐵磁本質，因此在射頻下電鍍有Ni/Pd/Au之表面具有比電鍍有Ni/Au之表面高之一薄片電阻。薄片電阻適用於其中薄膜(諸如，舉例而言，半導體之表面處理鍍層)被視為一個二維實體之二維系統。其類似於三維系統中之電阻率。當使用術語薄片電阻時，電流必須沿薄片之平面而非垂直於薄片之平面流動。 在上文所闡述之Ni/Au線接合墊實施例中，Ni/Au之薄片電阻在2 GHz下係大約30 mΩ/平方，而上文所闡述及圖4中所圖解說明之Ni/Pd/Au線接合墊實施例中之Ni/Pd/Au之薄片電阻在2 GHz下係大約150 mΩ/平方。因此，代替Ni/Au電鍍材料，用Ni/Pd/Au電鍍材料電鍍線接合墊113及114可導致額外RF損耗。此又可影響產品效能及良率。在某些實施例中，一電鍍有Ni/Pd/Au之表面可使RF損耗潛在地增加大約0.1 dB至大約0.4 dB，或等效地影響功率效率大約1％至大約4％。 此外，振盪信號經受集膚效應。集膚效應係一交流電流使自身分佈於一導體內以使得該導體之表面附近之電流密度大於其核心處之趨勢。亦即，電流趨向於在稱作集膚深度之一平均深度處在導體之皮膚處流動。集膚效應致使導體之有效電阻隨電流之頻率增加，此乃因許多導體攜載極少電流。集膚效應係由於由交流電流誘發之渦流電流造成。隨著信號之頻率增加(舉例而言，增加至RF頻率)，集膚深度減少。另外，渦流電流亦致使導體之邊緣處之交流RF電流之擁擠。因此，RF電流之一主要部分在導體112之邊緣及側壁上行進。 圖5圖解說明根據本發明之另一實施例之一RFIC模組131之一擴大部分，該RFIC模組包括一RFIC 132、一基板141、一銅跡線133、線接合墊134及136以及接合線116。RFIC 132透過接合線116線接合至線接合墊134及136。在所圖解說明之實施例中，線接合墊134係一6導線線接合墊且線接合墊136係一3導線線接合墊。在其他實施例中，其他數目個導線116 (諸如，舉例而言，1、2、3、4、5或6個以上)可附著至線接合墊134及136。線接合墊136包括一接合區139、側壁137及邊緣138。 為減小RF信號損耗，製作程序可將Ni/Pd/Au線接合墊134限於(舉例而言)接合區139，從而使側壁137及邊緣138不含Ni/Pd/Au電鍍材料。大多數RF電流行進通過環繞經電鍍線接合區139之未電鍍之邊緣及側壁，而非行進通過如圖2及圖4中所圖解說明之經電鍍邊緣138及側壁137。因此，RF損耗減小。 在圖6中，其展示根據本發明之另一實施例之用於形成Ni/Pd/Au線接合墊134及136之一例示性程序142之一流程圖。關於圖5中所圖解說明之實施例闡述程序142。陳述143以基板141開始，該基板形成有介電層及導體層133 (包括基板141 (圖7)之一上部表面上之跡線133)以形成電路路徑，如熟習半導體製作之技術者可能知曉。 在陳述144處，在一實施例中，重新組態焊料遮罩以覆蓋例示性地線接合墊134之邊緣138及側壁137。在另一實施例中，重新組態焊料遮罩以覆蓋跡線133以及線接合墊之邊緣138及側壁137。焊料遮罩開口覆蓋線接合區139，以使得線接合區139對電鍍程序開放，而邊緣138及側壁137不對電鍍程序開放。在本發明之一實施例中，由焊料遮罩覆蓋的邊緣138之寬度應至少寬於焊料遮罩開口對齊公差。在另一實施例中，由焊料遮罩覆蓋的邊緣138之寬度係大約10微米至200微米，且較佳地係50微米至100微米。 在陳述146處，程序142將經重新組態焊料遮罩施加至RFIC模組131，如熟習半導體製作之技術者可能知曉。 在陳述147處，程序142用Ni/Pd/Au電鍍材料電鍍RFIC模組131以形成線接合墊，如熟習半導體製作之技術者可能知曉。舉例而言，電鍍技術之實例包括浸鍍沈積、電解電鍍、無電極電鍍及諸如此類。 作為與本發明相關之其他細節之一實例，圖7圖解說明根據本發明之一實施例之基板141之表面上之例示性Ni/Pd/Au線接合墊134之一剖面。如所展示之Ni/Pd/Au線接合墊134包括一鎳層148、一鈀層149及一金層151。如圖7中所圖解說明，Ni/Pd/Au線接合墊134之邊緣138及側壁137不含Ni/Pd/Au鍍層。 現在共同參考圖6及圖7，鎳層148電鍍於銅跡線133上方；鈀層149電鍍於鎳層148上方，且金層151電鍍於鈀層149上方。舉例而言，電鍍技術之實例包括浸鍍沈積、電解電鍍、無電極電鍍及諸如此類。 在圖7中所圖解說明之實施例中，銅跡線133之一高度H Cu在約5微米與約50微米之間，且較佳地係大約20微米。鎳層148之一高度H Ni在約2.5微米至約7.6微米之間，且更佳地在約5微米至約7微米之間。鈀層149之一高度H Pd係大約0.09 +/- 0.06微米，且更佳地係大約0.1 +/- 0.01微米。金層151之一高度H Au係大約0.10 +/- 0.05微米，且更佳地係大約0.1 +/- 0.01微米。 圖8係根據本發明之一實施例之比較具有邊緣/側壁曝露之表面與邊緣/側壁電鍍之表面之跡線之RF損耗之一圖表152。圖表152沿y軸或垂直軸展示以分貝(dB)表達之功率損耗且沿x軸或水平軸展示以千兆赫(GHz)表達之頻率。RF信號之功率損耗在介於自約1.40 GHz至約2.25 GHz之範圍內之頻率下計算為10log 10[RFpowerout/RFpower in]。 圖表152包括表示通過一RFIC基板上之各個跡線之一RF信號之功率損耗的線153、156、158、161及163。線153指示通過一裸銅跡線(無表面處理層)之RF信號之一RF功率損耗。在大約1.9 GHz下，如點154所指示，功率損耗係大約0.614 dB。 線156指示通過包括使其邊緣及側壁不含鍍層之一Ni/Au接合墊之一銅跡線之RF信號之功率損耗，而線158指示通過包括其中其邊緣及側壁電鍍有Ni/Au電鍍材料之一Ni/Au接合墊之一銅跡線之功率損耗。線156上之點157指示功率損耗在大約1.9 GHz下係大約0.729 dB，且線158上之點159指示功率損耗在大約1.9 GHz下係大約0.795 dB。 線161指示通過包括使其邊緣及側壁不含鍍層之一Ni/Pd/Au接合墊之一銅跡線之RF信號之功率損耗，而線163指示通過包括其中其邊緣及側壁電鍍有Ni/Pd/Au電鍍材料之一Ni/Pd/Au接合墊之一銅跡線之功率損耗。線161上之點162指示功率損耗在大約1.9 GHz下係大約0.923 dB，且線163上之點164指示功率損耗在大約1.9 GHz下係大約1.191 dB。 參考圖8中所圖解說明之實施例，裸銅跡線(線153)提供最小功率損耗，且包括具有經電鍍邊緣及側壁之Ni/Pd/Au接合墊之跡線(線163)提供最大RF功率損耗。具有Ni/Au接合墊之跡線(線156、158)產生比具有Ni/Pd/Au接合墊之跡線(線161、163)對RF信號少之功率損耗。比較Ni/Au接合墊之跡線，具有經曝露邊緣及側壁之跡線(線156)產生比具有經電鍍邊緣及側壁之跡線(線158)少之功率損耗。類似地，具有包含經曝露邊緣及側壁之Ni/Pd/Au接合墊之跡線(線161)產生比具有經電鍍邊緣及側壁之Ni/Pd/Au接合墊之跡線(線163)對RF信號少之功率損耗。如箭頭166所指示，在一實施例中，通過不使其邊緣及側壁電鍍有Ni/Pd/Au電鍍材料之Ni/Pd/Au接合墊之RF信號之RF功率損耗比通過具有電鍍有Ni/Pd/Au之邊緣及側壁之Ni/Pd/Au接合墊之RF信號之RF功率損耗小大約0.26 dB。 在本發明之一特定實施例中，存在曝露於程序142之經電鍍線接合區139之一最小寬度以達成成功且可靠線接合連接。上文所闡述之圖5及圖7圖解說明配合於銅跡線133之均勻寬度內之線接合墊134及136之實施例。換言之，經電鍍線接合區139之寬度以及未電鍍之邊緣138及側壁137之寬度不超出線接合墊134之區中的跡線133之均勻寬度，且類似地適用於線接合墊136及毗鄰於各別線接合墊的跡線133之區。 接下來關於圖9A至圖9F，其圖解說明線接合墊之例示性佈局，其中經電鍍接合區139之最小寬度及至少一個未電鍍之邊緣138之寬度超出各別線接合墊之區及毗鄰於該線接合墊的跡線133之區中的跡線133之均勻寬度。在一實施例中，若在用焊料遮罩覆蓋線接合墊之邊緣138以使得其保持不含鍍層之後，線接合區139之最小大小需要未被滿足，則可使跡線133之寬度隨最小邊緣曝露成比例地增加以滿足大小需要。 更具體而言，圖9A至圖9D圖解說明具有環繞線接合墊之經曝露邊緣138及側壁137之線接合墊之例示性佈局。在用於特定所要應用之本發明之一實施例中，若在用焊料遮罩覆蓋線接合墊之邊緣138以使得其保持不含鍍層之後，線接合區139之最小大小需要未被滿足，則可使跡線133之寬度隨最小邊緣曝露變形以滿足線接合區139大小需要。換言之，線接合區之一佈局滿足或大於由一基板技術之設計規則設定之最小尺寸，且同時最小化包括接合區之銅跡線之經電鍍邊緣及側壁。因此，RF電流在高電阻性經電鍍邊緣及側壁上流動通過一最小距離。在圖9A至圖9D中，跡線133在線接合墊之區中在寬度上擴展以容納線接合區139。此外，經擴展跡線133准許線接合墊在焊料遮罩程序期間維持經覆蓋邊緣138及側壁137 (未圖解說明)，此又准許完成之線接合墊沿一各別線接合墊之所有周界維持經曝露邊緣138及側壁137。 圖9E及圖9F圖解說明其中跡線133包括線接合墊，但電路佈局考量限制墊大小且阻止在遮蔽程序期間用焊料遮罩覆蓋邊緣138之例示性佈局。在一項實施例中，跡線133隨一線接合墊變形以容納線接合區139。在另一實施例中，跡線133在線接合墊之區中變形以容納線接合區139。在圖9E中，跡線133隨一個線接合墊變形以容納一3導線線接合區139。在圖9F中，跡線133隨各自具有一接合墊區139之兩個線接合墊變形以容納兩個2線接合區139，如所展示。因此，經變形跡線133准許電鍍邊緣及側壁之一最小長度，或換言之，最大化未電鍍之邊緣及側壁之長度以減小RF損耗且維持線接合墊之所需可接合區。 作為本發明之一優點，為減小成本，在某些實施例中，代替Ni/Au將Ni/Pd/Au電鍍至RFIC模組之基板之表面跡線上以形成線接合區。然而，Ni/Pd/Au具有比Ni/Au高之一RF薄片電阻，且此導致行進通過Ni/Pd/Au線接合區之信號比行進通過Ni/Au線接合區之信號高之RF損耗。為減小與高RF損耗鍍層(諸如，舉例而言，Ni/Pd/Au鍍層)相關聯之RF損耗，在某些實施例中，重新組態焊料遮罩以阻止電鍍線接合區之邊緣及側壁。使線接合區之邊緣及側壁不含高RF損耗鍍層(諸如Ni/Pd/Au鍍層)提供RF電流流動通過低電阻率材料之一路徑，此減小與高電阻率電鍍材料相關聯之RF信號損耗。 儘管已關於Ni/Pd/Au表面鍍層闡述實施例，但所揭示系統及方法適用於任何高RF損耗表面鍍層，諸如，舉例而言，Sn、Pb、鐵磁性材料之其他表面及諸如此類。 特定實施例之以上詳細說明並非意欲係窮盡性或將本發明限於上文所揭示之精確形式。儘管上文出於說明性目的而闡述本發明之特定實施例及實例，但如熟習相關技術者可認識到，可在本發明之範疇內做出各種等效修改。舉例而言，儘管以一給定次序呈現程序或方塊，但替代實施例可以一不同次序執行具有步驟之常式或使用具有方塊之系統，且可刪除、移動、添加、細分、組合及/或修改某些程序或方塊。此等程序、方塊或步驟中之每一者可以多種不同方式實施。此外，儘管有時將程序、方塊或步驟展示為串列執行，但可替代地並行執行或者可在不同時間執行此等程序、方塊或步驟。 熟習相關技術者應理解，如本文中所提供之本發明之此等態樣之教示可應用於其他系統，而不必僅應用於本文中上文或下文闡述之系統。因此，可以一寬廣且變化之方式組合上文所闡述之各種實施例之元件及動作以提供多種其他實施例。 III. 用於減小高 RF 損耗鍍層之影響之設備及方法 為減小與高射頻(RF)損耗鍍層(諸如，舉例而言，鎳/鈀/金(Ni/Pd/Au)鍍層)相關聯之RF損耗，相對於一射頻積體電路(RFIC)之RF信號輸出將與該RFIC相關聯之一晶粒上被動裝置(諸如一電容器、電阻器或電感器)放置於一RF上行信號路徑中。藉由將晶粒上被動裝置放置於RF上行信號路徑中，RF電流不直接通過被動裝置接合墊之高RF損耗電鍍材料。如上文所指示，本發明之此等態樣可與本發明之其他態樣組合以進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 晶圓製作通常係指在矽或半導體晶圓上建立積體電路之程序。存在熟習晶圓製作之技術者已知之諸多程序(諸如，舉例而言，磊晶、遮蔽及蝕刻、擴散、離子植入、多晶矽之沈積、電介質製作、微影及蝕刻、薄膜沈積、金屬化、玻璃鈍化、晶圓上之每一晶粒之探測及修整及諸如此類)以形成符合任何給定設計規範之積體電路。 在特定實施例中，將一晶粒上被動裝置(諸如一電阻器、電容器、電感器或諸如此類)定位於進一步包括一RF輸出信號之一RFIC上係合意的。晶粒上被動裝置可充當RF電路中之一濾波器、一支管濾器、一諧波頻率捕捉器或諸如此類。 現在參考圖10，其圖解說明包括一基板168及一RFIC 174之一RFIC模組167之一擴大部分。為了簡化而省略額外電路。基板168包括一RFIC電路跡線169以及線接合墊171及172。在本發明之一實施例中，線接合墊171及172包括Ni/Pd/Au。在另一實施例中，線接合墊171及172包括一高RF損耗電鍍材料。在又一實施例中，線接合墊171及172包括Ni/Au。在一實施例中，線接合墊171及172形成有經電鍍邊緣及側壁，如圖10中所圖解說明。在另一實施例中，線接合墊171及172形成有不含表面電鍍材料之邊緣及側壁。 RFIC 174包括一RF輸出176及一晶粒上被動裝置177 (諸如一電容器177)。RF輸出176定位於來自RFIC之內部電路之RF輸出信號自其退出RFIC 174且輸入至模組167之RF電路中的RFIC 174上之位置處。在一實施例中，RFIC 174之佈局經組態以使得電容器177在RF輸出176之後放置於RF模組167之RF電路169中。在此佈局中，當RF輸出176線接合至線接合墊171且晶粒上電容器177線接合至線接合墊172時，晶粒上電容器177在RFIC 174之RF輸出176與模組167之RF輸出之間。 一箭頭173指示RF信號之RF電流之方向。如所展示，RF電流自RF輸出信號176流動至模組167之RF輸出。在RF輸出信號176與模組167之RF輸出之間的RF跡線169之部分在RF信號下行路徑中，且位於不接收RF電流之RF輸出176上方的跡線169之部分在RF信號上行路徑中。在圖10中，電容器接合墊172位於RF下行路徑中。換言之，RF電流在自RF輸出176行進至基板168上之電路之其餘部分時通過電容器線接合墊172。在本發明之一實施例中，使RF信號通過高RF損耗電鍍材料(諸如Ni/Pd/Au電容器接合墊172)產生額外RF信號損耗。 圖11圖解說明包括一基板179及一RFIC 186之一RFIC模組178之擴大部分。為了簡化而省略額外電路。基板179包括一RFIC電路跡線181以及線接合墊182及183。在本發明之一特定實施例中，線接合墊182及183包括Ni/Pd/Au。在另一實施例中，線接合墊182及183包括一高RF損耗電鍍材料。在又一實施例中，線接合墊182及183包括Ni/Au。在本發明之一特定實施例中，線接合墊182及183形成有經電鍍邊緣及側壁，如圖11中所圖解說明。在另一實施例中，線接合墊182及183形成有不含表面電鍍材料之邊緣及側壁。 圖11之RFIC 186之佈局已經重新組態以減小與流動通過晶粒上被動裝置之高RF損耗接合墊之RF電流相關聯之RF損耗。RFIC 186包括一RF輸出187及一晶粒上被動裝置(諸如一電容器188)。RF輸出187係來自RFIC之內部電路之RF輸出信號自其退出RFIC 186且輸入至模組178之RF電路中的RFIC 186上之位置。在本發明之一實施例中，RFIC 186之佈局經組態以使得電容器188在RF輸出187之前放置於RF模組178之RF電路181中。在此佈局中，當RF輸出187線接合至線接合墊183且晶粒上電容器188線接合至線接合墊182時，晶粒上電容器188不在RFIC 186之RF輸出187與模組178之RF輸出之間。 箭頭173再次指示RF信號之RF電流之方向。如所展示，RF電流自RF輸出信號187流動至模組178之RF輸出。在圖11中，被動裝置接合墊182位於RF上行路徑中。換言之，RF電流在自RF輸出187行進至基板179上之電路之其餘部分時不通過被動裝置線接合墊182。因此，在本發明之一實施例中，將晶粒上被動裝置放置於RFIC 186之佈局中以使得針對晶粒上被動裝置基板179上之接合墊182在RF上行信號路徑中減小與將晶粒上被動裝置接合墊182放置於RF信號下行路徑中相關聯之RF信號損耗。 為減小成本，在某些實施例中，代替Ni/Au將Ni/Pd/Au電鍍至RFIC模組之基板之表面跡線上以形成線接合區。然而，Ni/Pd/Au具有比Ni/Au高之一RF薄片電阻，且此導致行進通過Ni/Pd/Au線接合區之信號比行進通過Ni/Au線接合區之信號高之RF損耗。為減小與高RF損耗鍍層(諸如，舉例而言，Ni/Pd/Au鍍層)相關聯之RF損耗，相對於RFIC輸出信號，將與一RFIC相關聯之一晶粒上被動裝置(諸如一電容器、電阻器、電感器或諸如此類)放置於一RF上行路徑中。藉由將具有被動裝置之IC佈置於RF信號上行路徑中，RF信號電流在組裝模組時不通過被動裝置之高RF損耗接合墊。 儘管已關於Ni/Pd/Au表面鍍層闡述了本文中所呈現之特定實施例，但所揭示系統及方法適用於任何高RF損耗表面鍍層，諸如，舉例而言，Sn、Pb、鐵磁性材料之其他表面及諸如此類。特定實施例之此詳細說明並非意欲係窮盡性或將本發明限於本發明之此章節中之此處所揭示之精確形式。儘管上文出於說明性目的而闡述本發明之特定實施例及實例，但如熟習相關技術者在給出本文中所提供之揭示內容之情況下將認識到，可在本發明之範疇內做出各種等效修改。 IV. 具有包含分級之集極之雙極電晶體 本發明之此章節係關於在集極中具有至少一個分級之雙極電晶體，諸如異質接面雙極電晶體。本發明之一項態樣係包括在與基極之一接面處具有一高摻雜濃度及其中摻雜濃度遠離基極增加之至少一個分級之一集極之一雙極電晶體。在本發明之某些實施例中，高摻雜濃度可係至少約3×10 16cm 3。根據特定實施例，集極包括兩個分級。此等雙極電晶體可實施於(舉例而言)功率放大器中。如上文所指示，本發明之此等態樣可與本發明之其他態樣組合以更佳地改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 進一步如通常所闡述，本發明之此章節之態樣係關於在鄰接一基極之一第一集極區域中具有一高摻雜濃度(舉例而言，至少約3×10 16cm -3)且在毗鄰該第一集極區域之另一集極區域中具有至少一個分級之一雙極電晶體。雙極電晶體之鄰接一基極之一第一集極區域中之一高摻雜濃度可改良功率放大器系統中之第二通道線性量度，諸如ACPR2及/或ACLR2。然而，第一集極區域中之高摻雜濃度亦可減少雙極電晶體之一增益，諸如RF增益。為抵消由於第一集極區域中之高摻雜濃度導致之增益之減少，可在另一集極區域中包括一或多個分級以自第一集極區域中之高摻雜濃度轉變至一子集極。在本發明之某些實施例中，另一集極區域包括其中摻雜濃度遠離基極以不同速率變化(舉例而言，增加)之兩個不同分級。適當地選擇分級或多個分級(在期望一個以上分級時)及第一集極區域中之摻雜濃度可產生雙極電晶體之合意之RF增益及耐用性特性，尤其與若雙極電晶體包括一平坦摻雜或步階摻雜之集極結構相比時尤如此。 實驗資料指示，包括此等雙極電晶體之功率放大器系統可滿足苛刻第二通道線性規範且亦滿足RF增益規範。例如，包括此一雙極電晶體之一功率放大器系統在以圍繞大約833 MHz為中心之一頻帶內之一頻率操作時可具有不大於約-65 dBc之一ACPR2及至少約29 dBm之一增益。相比而言，已嘗試達成ACPR2或ACLR2之所要位準之單純電路設計技術已具有有限成功。此外，具有經增強ACPR2及/或ACLR2之其他雙極電晶體已使RF增益降級。 現在參考圖12A，其展示根據本發明之一項特定實施例之一雙極電晶體189之一說明性剖面。如所圖解說明，雙極電晶體189係一異質接面雙極電晶體(HBT)。雙極電晶體189可在一基板191上形成。基板191可係一半導體基板，諸如一GaAs基板。雙極電晶體189可安置於隔離區域193與195之間。隔離區域193及195係可提供雙極電晶體189與一毗鄰電晶體或其他電路元件之間的電隔離之非導電區域。舉例而言，隔離區域193及195可各自包括填充有氮化物、聚醯亞胺或適合於電隔離之其他材料之一溝渠。雖然未展示，但應理解，在基板191與一子集極192之間可包括一或多個緩衝層。該一或多個緩衝層可包括使此材料半絕緣之植入損壞之材料。 雙極電晶體189可包括一集極194、一基極196及一射極203。集極194可包括具有不同摻雜分佈概況之複數個收集區域。例如，集極194可包括一第一集極區域197，該第一集極區域鄰接基極196及包括其中摻雜濃度遠離第一集極區域197增加之至少一個分級之另一集極區域201。如圖12A中所圖解說明，另一集極區域201可包括在第一集極區域197下方之一第二集極區域198及在第二集極區域198下方之一第三集極區域199。 第一集極區域197可鄰接基極196以形成一集極-基極接面。該集極-基極接面可係一p-n接面。第一集極區域197可包括N+摻雜之GaAs。第一集極區域197可係一平坦摻雜之區域。因此，在第一集極區域197內，摻雜濃度可係實質上恆定的。雙極電晶體189之集極-基極界面處之第一集極區域197中之摻雜濃度可影響包括雙極電晶體189之一系統之線性。例如，第一集極區域197之摻雜濃度連同第一集極區域197之厚度一起可影響一功率放大器系統之ACPR2及/或ACLR2。第一集極區域197之較低摻雜濃度連同第一集極區域197之較小厚度一起不可達成ACPR2及/或ACLR2之一所要位準。另一方面，第一集極區域197之較高摻雜濃度連同第一集極區域197之較大厚度一起可使雙極電晶體189之一增益降級以使得包括雙極電晶體189之一系統不滿足增益規範，諸如RF增益規範。鑒於此折衷，第一集極區域197之摻雜濃度及第一集極區域197之厚度之特定值可需要經選擇以達成一所要增益及一所要線性兩者。作為一項實例，針對一GaAs雙極電晶體189，圖12B指示第一集極區域197具有6×10 16cm -3之一摻雜濃度及2000 Å之一厚度。 第一集極區域197可具有經選擇以滿足包括雙極電晶體189之一功率放大器系統之ACPR2及/或ACLR2規範之一摻雜濃度。作為一項實例，第一集極區域197可具有經選擇以使得包括雙極電晶體189之一系統在以圍繞大約833 MHz為中心之一頻帶內之一頻率操作時具有不大於約-65 dBc之一ACPR2及至少約29 dBm之一增益之一摻雜濃度。在某些實施例中，第一集極區域197可具有經選擇以使得包括雙極電晶體189之一系統具有不大於約-55 dBc、不大於約-57 dBc、不大於約-60 dBc、不大於約-62 dBc、不大於約-65 dBc、不大於約-67 dBc、不大於約-70 dBc、不大於約-72 dBc或不大於約-75 dBc之一ACPR2之一摻雜濃度。ACPR2之此等值可保持系統之輸出功率之一整個範圍及/或RF頻率範圍內之一或多個操作頻帶。作為一項實例，為滿足某些ACPR2及/或ACLR2規範，第一集極區域197可具有至少約3×10 16cm -3之一摻雜濃度。 在本發明之某些特定實施例中，第一集極區域197可具有以下之一摻雜濃度：至少約3×10 16cm -3、至少約3.5×10 16cm -3、至少約4×10 16cm -3、至少約4.5×10 16cm -3、至少約5×10 16cm -3、至少約5.5×10 16cm -3、至少約6×10 16cm -3、至少約6.5×10 16cm -3、至少約7×10 16cm -3、至少約7.5×10 16cm -3、至少約8×10 16cm -3、至少約8.5×10 16cm -3或至少約9×10 16cm -3。根據特定實施例，第一集極區域197可具有在以下範圍中之一者內選擇之一摻雜濃度：約3×10 16cm -3至9×10 16cm -3、約3×10 16cm -3至8×10 16cm -3、約3×10 16cm -3至7×10 16cm -3、約3×10 16cm -3至6×10 16cm -3、約3×10 16cm -3至5×10 16cm -3、約4×10 16cm -3至9×10 16cm -3、約4×10 16cm -3至8×10 16cm -3、約4×10 16cm -3至7×10 16cm -3、約4×10 16cm -3至6×10 16cm -3、約4×10 16cm -3至5×10 16cm -3、約5×10 16cm -3至9×10 16cm -3、約5×10 16cm -3至8×10 16cm -3、約5×10 16cm -3至7×10 16cm -3、約5×10 16cm -3至6×10 16cm -3、約6×10 16cm -3至9×10 16cm -3、約6×10 16cm -3至8×10 16cm -3、約6×10 16cm -3至7×10 16cm -3、約7×10 16cm -3至9×10 16cm -3、約7×10 16cm -3至8×10 16cm -3或約8×10 16cm -3至9×10 16cm -3。 根據特定實施例，第一集極區域197之厚度可在自約500 Å至4000 Å之範圍內選擇。在此等實施例中之某些實施例中，第一集極區域197之厚度可在以下範圍中之一者內選擇：約500 Å至1000 Å、約1000 Å至2000 Å、約1000 Å至3000 Å、約1500 Å至2000 Å、約2000 Å至3000 Å、約2000 Å至4000 Å、約2500 Å至4000 Å或約3000 Å至4000 Å。此等厚度範圍中之任一者可與較早論述之摻雜濃度中之任一者組合地實施。在圖12A之雙極電晶體189中，第一集極區域197之厚度可量測為基極196與另一集極區域201之間的一最短距離。 第一集極區域197中之較高摻雜濃度可減小雙極電晶體189之RF增益。為了滿足包括雙極電晶體189之一系統(諸如一功率放大器系統)之RF增益規範，可需要對雙極電晶體189之特徵之其他改變來抵消RF增益之此一減少。雙極電晶體189之另一集極區域201中之一或多個分級可補償與第一集極區域197中之一較高摻雜濃度相關聯之RF增益之損耗中之某些或所有損耗。同時，仍可滿足包括雙極電晶體189之一功率放大器系統之ACPR2及/或ACLR2規範。 另一集極區域201可包括其中摻雜以不同速率變化之多個分級。如圖12A及圖12B中所圖解說明，另一集極區域201可包括具有第一分級之一第二集極區域198及具有第二分級之一第三集極區域199。在第一分級中，摻雜濃度可在遠離基極196之一方向上增加。摻雜濃度亦可在第二分級中在遠離基極196之一方向上增加。摻雜濃度可在第二分級中以與在第一分級中不同之一速率增加。例如，如圖12B中所圖解說明，摻雜濃度可在第二分級中以比在第一分級中大之一速率增加。在本發明之某些其他實施方案中，第一分級及第二分級可具有以實質上相同速率增加之各別摻雜濃度。例如，可存在其中集極自第一分級轉變至第二分級之摻雜濃度之一不連續及/或可存在在第一分級與第二分級之間具有一平坦摻雜之一集極區域。第一分級及/或第二分級可線性或非線性地(舉例而言，拋物線地)變化。在圖12B中所圖解說明之實例中，第一分級及第二分級兩者可具有線性地變化之摻雜濃度。 第二集極區域198可包括N-摻雜之GaAs。第一分級可跨越第二集極區域198。第二集極區域198中之摻雜濃度可遠離基極196及第一集極區域197增加。在某些實施例中，毗鄰第一集極區域197之第二集極區域198之摻雜濃度可以比第一集極區域196之摻雜濃度低約一個數量級之一摻雜濃度開始。舉例而言，如圖12B中所展示，第一集極區域196之摻雜濃度可係約6×10 16cm -3且第二集極區域之最低摻雜濃度可係約7.5×10 15cm -3。亦如圖12B中所展示，第二集極區域198可具有約5000 Å之一厚度且摻雜濃度可自與第一集極區域196之一界面處之約7.5×10 15cm -3至與第三集極區域199之一界面處之3×10 16cm -3分級。在某些實施例中，與第三集極區域199之界面處之摻雜濃度可與第一分級遇到第二分級處實質上相同。此可減小與集極194相關聯之電容之不連續。第一分級可減小基極至集極電容且因此增加雙極電晶體189之一增益，諸如一RF增益。 第三集極區域199可包括N-摻雜之GaAs。第二分級可跨越第三集極區域199。第三集極區域199中之摻雜濃度可遠離第二集極區域198增加。毗鄰第二集極區域198之第三集極區域199之摻雜濃度可具有大約等於第二集極區域198之最大摻雜濃度之一摻雜濃度。亦如圖12B中所展示，第三集極區域199可具有約3000 Å之一厚度且摻雜濃度可自與第二集極區域198之一界面處之約3×10 16cm -3至與子集極192之一界面處之6×10 16cm -3分級。在某些實施例中，第三集極區域199之最大摻雜濃度可比子集極192之摻雜濃度低約兩個數量級。舉例而言，如圖12B中所展示，第三集極區域199之最大摻雜濃度可係約6×10 16cm -3且子集極192之摻雜濃度可係約5×10 18cm -3。 第三集極區域199在與子集極192之一界面處之摻雜濃度可判定自集極至射極之一撃穿電壓，其中基極具有耦合至一電位之一電阻器。此一撃穿電壓可稱為「BV CEX」。一較高BV CEX可增加一安全操作區域(SOA)。與子集極192之界面處之第三集極區域199中之較高摻雜可減小SOA。在與子集極192之界面處將第三集極區域199摻雜太低可產生太陡峭之一撃穿電流，因此減小雙極電晶體189之穩健性。在特定實施例中，與子集極192之界面處之第三集極區域199中之摻雜濃度可在自約5×10 16cm -3至9×10 16cm -3之範圍內選擇。此等摻雜濃度可產生雙極電晶體189及/或一合意之SOA之合意之BV CEX值。關於與雙極電晶體189相關聯之BV CEX值之更多細節將參考圖13提供。 基極196可包括P+摻雜之GaAs。基極196可比功率放大器系統中所使用之其他雙極電晶體中之基極薄及/或具有一較高摻雜濃度。減小基極196之厚度且增加基極196之摻雜濃度可增加RF增益且使DC增益維持實質上相同。舉例而言，在特定實施方案中，基極196之摻雜濃度可在自約2×10 19cm -3至7×10 19cm -3之一範圍內選擇。根據特定實施方案，基極196之厚度可在自約350 Å至1400 Å之範圍內選擇。在某些實施方案中，基極196之厚度可在自約500 Å至900 Å之範圍內選擇。選自本文中所揭示之範圍之任何基極厚度可與選自本文中所揭示之範圍之基極摻雜濃度中之任一者組合地實施。作為一項實例，基極196可具有5.5×10 19cm -3之一摻雜濃度及500 Å之一厚度。在圖12A之雙極電晶體189中，厚度可係射極203與第一集極區域196之間的最短距離。 摻雜之產物及基極196之厚度可稱為一「甘梅數」。在某些實施例中，甘梅數可係大約恆定的，以使得雙極電晶體189可具有一大約恆定β值。舉例而言，在一選定範圍內增加基極196之厚度可伴隨基極196之摻雜濃度之一對應減少以使甘梅數保持大約恆定。作為另一實例，在一選定範圍內減少基極196之厚度可伴隨基極196之摻雜濃度之一對應增加以使甘梅數保持大約恆定。減小基極196之厚度且增加基極196之摻雜可導致與基極196相關聯之電阻之不顯著改變。例如，將基極196之厚度自900 Å改變為500 Å且將基極196之摻雜濃度自4×10 19cm -3改變為5.5×10 19cm -3可對基極196之電阻具有一不顯著效應。 雙極電晶體189可包括至集極之一集極觸點208、至基極196之基極觸點209及至射極202之一射極觸點212。此等觸點可提供去往及/或來自雙極電晶體189之一電連接。觸點208、209及212可由任何適合導電材料形成。如圖12A中所圖解說明，射極觸點212可安置於一頂部觸點207、一底部觸點206及一射極蓋202上方。 雙極電晶體189可包括基板191上方之子集極192。子集極192可在另一集極區域201下方。舉例而言，如圖12A中所圖解說明，子集極192可安置於第三集極區域199與基板191之間。子集極192可鄰接第三集極區域199。子集極192可係一平坦摻雜之區域。在某些實施例中，子集極192之摻雜濃度可比第三集極區域199之最高摻雜濃度高至少一個或兩個數量級。如圖12B中所展示，在特定實施例中，子集極192可具有大約5×10 18cm -3之一摻雜濃度且具有至少約8000 Å之一厚度。實體接觸子集極192之集極觸點208可提供至集極194之一電連接。 圖12C係圖解說明對應於圖12A之雙極電晶體189之部分之實例性材料的一圖例200。圖12A與圖12C之間的虛線經包括以指示圖例200中之材料對應於雙極電晶體189之特定部分。圖例200指示，在特定實施例中，基板191可係半絕緣GaAs，子集極192可係N+ GaAs，第三集極區域199可係N- GaAs，第二集極區域198可係N- GaAs，第一集極區域197可係N+ GaAs，基極196可係P+ GaAs，射極203可係N- InGaP，射極蓋202可係N- GaAs，底部觸點206可係N+ GaAs，且頂部觸點207可係InGaAs。應理解，在某些實施例中，雙極電晶體189之區域中之一或多者可包括代替圖例200中所提供之實例性材料之一適合替代材料。此外，在本文中所闡述之雙極電晶體中之任一者中，n型摻雜與p型摻雜可貫通電晶體中之某些或所有電晶體互換。因此，本文中所闡述之特徵之任何組合可應用於NPN電晶體及/或PNP電晶體。 實驗資料指示，包括圖12A之雙極電晶體189之一功率放大器系統當前已滿足包括ACPR2及ACLR2之線性規範及滿足起來特別具挑戰性之RF增益規範。此外，實驗資料指示，圖12A之雙極電晶體189具有合意之耐用性品質，舉例而言，如BV CEX值及安全操作區域(SOA)所指示。 圖13係圖解說明圖12A之雙極電晶體100及一習用雙極電晶體之BV CEX與電流密度之間的關係之一圖表。在圖13中，「+」符號表示對應於雙極電晶體189之資料且「o」符號表示對應於一當前目前技術狀況雙極電晶體之資料。如較早所提及，BV CEX可表示其中基極具有耦合至一電位之一電阻器之一雙極電晶體中之自集極至射極之一撃穿電壓。 在圖13中，SOA由所圖解說明之BV CEX曲線下方之區表示。當一雙極電晶體以對應於其BV CEX曲線之一電壓及電流密度操作時，雙極電晶體達到其崩潰之一點。此外，當一雙極電晶體以高於其對應BV CEX曲線之一電壓及電流密度操作時，雙極電晶體崩潰。 圖13中之資料指示，雙極電晶體189在於一特定電流密度下在低於對應BV CEX曲線上之一BV CEX值之電壓下操作時在SOA內操作。圖13中之資料亦指示，雙極電晶體189在於特定電壓位準下在低於對應BV CEX上之電流密度之電流密度下操作時在SOA內操作。此外，只要一電壓與電流密度組合低於BV CEX曲線，則雙極電晶體應在SOA內操作。如圖13中所展示，雙極電晶體189具有比習用雙極電晶體大之一SOA。與習用雙極電晶體相比，雙極電晶體189具有增加之耐用性，此乃因其具有一較大SOA且可在不崩潰之情況下在較高電流密度及電壓下操作。因此，雙極電晶體189具有合意之耐用性特性。 圖14A繪示根據另一實施例之一雙極電晶體213之一說明性剖面。圖14A之雙極電晶體213與圖12A之雙極電晶體189實質上相同，惟圖14A之集極區域217不同於圖12A之另一集極區域201除外。更具體而言，圖14A中所展示之本文中之集極區域217具有不同於圖12A之另一集極區域201之一摻雜分佈概況。圖14B係展示圖14A之雙極電晶體213之部分之說明性摻雜濃度的一圖表。 雙極電晶體213可類似地包括具有一第一集極區域197及另一集極區域217之一集極194。第一集極區域197可包括參考圖12A之第一集極區域197所闡述之特徵之任何組合。另一集極區域217可包括其中摻雜濃度遠離基極196變化(舉例而言，增加)之一單個分級。 為了滿足包括雙極電晶體213之一系統(諸如一功率放大器系統)之RF增益規範，雙極電晶體213之另一集極區域217中之單個分級可補償與第一集極區域197中之一較高摻雜濃度相關聯之RF增益之損耗中之某些或所有損耗。同時，仍可滿足包括雙極電晶體213之一功率放大器系統之ACPR2及/或ACLR2規範。另一集極區域217可包括一第二集極區域214及一第三集極區域216，如圖14A及圖14B中所圖解說明。在其他實施例中，舉例而言，如圖14D至圖14F中所展示，可自集極區域217省略平坦摻雜之部分。 如圖14A及圖14B中所圖解說明，集極區域217可包括具有一平坦摻雜之一第二集極區域214。第二集極區域214可包括N-摻雜之GaAs。在某些實施例中，第二集極區域214之摻雜濃度具有比第一集極區域197之摻雜濃度低約一個數量級之一摻雜濃度。根據特定實施例，第二集極區域之摻雜濃度可選自約7.5×10 15cm -3至1.5×10 16cm -3之範圍。第二集極區域214可具有選自自約2000 Å至4000 Å之範圍之一厚度。在某些實施例中，第二集極區域214之摻雜濃度可大約等於第三集極區域216在其下開始分級之摻雜濃度。此可減小與集極194相關聯之電容之不連續。 第三集極區域216可包括N-摻雜之GaAs。單個分級可跨越第三集極區域216。在其他實施例中，舉例而言，如圖14D至圖14F中所展示，單個分級可跨越一各別集極區域219。圖14A之第三集極區域216中之摻雜濃度可遠離基極196、第一集極區域197及/或第二集極區域214增加。毗鄰第二集極區域214之第三集極區域216之摻雜濃度可具有大約等於第二集極區域214之摻雜濃度之一摻雜濃度。第三集極區域216可具有選自自約4000 Å至7000 Å之範圍之一厚度。第三集極區域216中之摻雜濃度可自與第二集極區域214之一界面處之約7.5×10 15cm -3至與子集極192之一界面處之至少約5×10 16cm -3分級。在某些實施例中，第三集極區域216之最大摻雜濃度可比子集極192之摻雜濃度低約兩個數量級。 繼續參考圖14A，第三集極區域216在與子集極192之一界面處之摻雜濃度可判定BV CEX。與子集極192之界面處之第三集極區域216中之較高摻雜可減小SOA。在與子集極192之界面處將第三集極區域216摻雜太低可產生太陡峭之一撃穿電流，因此減小雙極電晶體213之穩健性。在特定實施例中，與子集極192之界面處之第三集極區域216中之摻雜濃度可在自約5×10 16cm -3至9×10 16cm -3之範圍內選擇。此等摻雜濃度可產生雙極電晶體213之合意之BV CEX值及/或一合意之SOA。 如圖14C之圖例200中所展示，雙極電晶體213可由與雙極電晶體189實質上相同之材料形成，其中在集極194中具有一不同摻雜分佈概況。 圖14D繪示根據本發明之另一實施例之一雙極電晶體218之一說明性剖面。圖14D之雙極電晶體218與圖14A之雙極電晶體213實質上相同，惟圖14D之集極區域219不同於圖14A之集極區域217除外。更具體而言，一分級跨越圖14D中之集極區域219。雙極電晶體218之集極194可由第一集極區域197及另一集極區域219組成。如圖14D中所圖解說明，雙極電晶體218之集極194僅包括第一集極區域197及另一第二集極區域219。圖14E係展示圖14D之雙極電晶體218之部分之說明性摻雜濃度的一圖表。如圖14F之圖例200中所展示，雙極電晶體218可由與雙極電晶體189及/或雙極電晶體213實質上相同之材料形成，其中在集極194中具有一不同摻雜分佈概況。 雙極電晶體218可包括具有一第一集極區域197及另一集極區域219之集極194。第一集極區域197可包括參考圖12A之第一集極區域197所闡述之特徵之任何組合。集極區域219可包括其中摻雜濃度遠離基極196變化(舉例而言，增加)且跨越整個集極區域219之一單個分級。 為了滿足包括雙極電晶體218之一系統(諸如一功率放大器系統)之RF增益規範，雙極電晶體218之集極區域219中之單個分級可補償與第一集極區域197中之一較高摻雜濃度相關聯之RF增益之損耗中之某些或所有損耗。同時，仍可滿足包括雙極電晶體218之一功率放大器系統之ACPR2及/或ACLR2規範。另一集極區域219中之分級可增加雙極電晶體218之BV CEX及/或SOA。例如，在特定實施例中，集極區域219中之摻雜濃度可在與子集極192之界面處具有可在自約5×10 16cm -3至9×10 16cm -3之範圍內選擇之一摻雜濃度。集極區域219可具有任何適合厚度或本文中所闡述之分級以達成本文中所闡述之一或多個特徵。在某些實施例中，集極區域可具有選自自約4000 Å至7000 Å之範圍之一厚度。根據特定實施例，集極219中之分級可自與第一集極區域197之一界面處之約7.5×10 15cm -3至子集極192附近或該子基極處之一界面處之至少約5×10 16cm -3分級。 圖15係根據與本發明相關之方法之一實施例之形成一雙極電晶體之一程序221的一說明性流程圖。應理解，本文中所論述之程序中之任一者可包括較多或較少操作，且該等操作可視需要以任何次序執行。此外，該程序之一或多個動作可串行或並行執行。程序221可在形成圖12A之雙極電晶體189、圖14A之雙極電晶體213、圖14D之雙極電晶體218或其任何組合時執行。在方塊222處，形成一雙極電晶體之一子集極。該子集極可包括本文中所闡述之子集極(舉例而言，子集極192)之特徵之任何組合。在方塊223處，可形成包括至少一個分級之一集極區域。可藉由此項技術中已知之任何適合摻雜方法形成該至少一個分級。集極區域可毗鄰子集極，舉例而言，在圖12A、圖14A及圖14D之定向上直接在子集極上方。集極區域可包括本文中參考其他集極區域201、217及/或219所闡述之特徵之任何組合。例如，在某些實施例中，集極區域可具有兩個分級。集極區域之至少一個分級可增加雙極電晶體之RF增益及/或增加雙極電晶體之耐用性。舉例而言，至少一個分級可補償由於第一集極區域中之高摻雜濃度導致之雙極電晶體之增益之減少中之某些或所有減少。在方塊224處，可鄰接基極形成具有一高摻雜濃度之一不同集極區域。高摻雜濃度可係本文中所闡述之第一集極區域197之摻雜濃度中之任一者，舉例而言，至少約3.0×10 16cm -3。此外，第一集極區域之高摻雜濃度及厚度可共同改良一或多個第二通道線性量度。 圖16係可包括圖12A之一或多個雙極電晶體189、圖14A之一或多個雙極電晶體213、圖14D之一或多個雙極電晶體218或其任何組合之一模組226之一示意性方塊圖。模組226可係一功率放大器系統之某些或所有部分。在某些實施方案中，模組226可稱為多晶片模組及/或一功率放大器模組。模組226可包括一基板227 (舉例而言，一封裝基板)、一晶粒228 (舉例而言，一功率放大器晶粒)、一匹配網路229、諸如此類或其任何組合。雖然未圖解說明，但在某些實施方案中，模組226可包括耦合至基板227之一或多個其他晶粒及/或一或多個電路元件。舉例而言，該一或多個其他晶粒可包括一控制器晶粒，該控制器晶粒可包括一功率放大器偏壓電路及/或一直流轉直流(DC-DC)轉換器。舉例而言，安裝於封裝基板上之實例性電路元件可包括任何所要數目個電感器、電容器、阻抗匹配網路及諸如此類或其任何組合。 模組226可包括安裝於模組226之基板227上及/或耦合至該基板之複數個晶粒及/或其他組件。在某些實施方案中，基板227可係經組態以支撐晶粒及/或組件且在模組226安裝於一電路板(諸如一電話板)上時提供至外部電路之電連接性之一多層基板。 功率放大器晶粒228可在模組226之一輸入接針RF_IN處接收一RF信號。功率放大器晶粒228可包括一或多個功率放大器，該一或多個功率放大器包括(舉例而言)經組態以放大RF信號之多級功率放大器。功率放大器晶粒228可包括一輸入匹配網路231、一第一級功率放大器232 (其可稱為一驅動器放大器(DA))、一級間匹配網路233、一第二級功率放大器234 (其可稱為一輸出放大器(OA))或其任何組合。 一功率放大器可包括第一級功率放大器232及第二級功率放大器234。第一級功率放大器232及/或第二級功率放大器234可包括圖12A之一或多個雙極電晶體189、圖14A之一或多個雙極電晶體213、圖14D之一或多個雙極電晶體218或其任何組合。此外，圖12A之雙極電晶體189、圖14A之雙極電晶體213及/或圖14D之雙極電晶體218可幫助滿足功率模組226及/或功率放大器晶粒228以滿足本文中所闡述之線性及/或RF增益規範中之任一者。 RF輸入信號可經由輸入匹配網路231提供至第一級功率放大器232。匹配網路231可接收一第一級偏壓信號。第一偏壓信號可在PA晶粒228上、在模組226中之PA晶粒228外部或在模組226外部產生。第一級功率放大器232可放大RF輸入且經由級間匹配電路233將經放大RF輸入提供至第二級功率放大器234。級間匹配電路233可接收一第二級偏壓信號。第二級偏壓信號可在PA晶粒228上、在模組226中之PA晶粒228外部或在模組226外部產生。第二級功率放大器234可產生經放大RF輸出信號。 經放大RF輸出信號可經由一輸出匹配網路229提供至功率放大器晶粒228之一輸出接針RF_OUT。匹配網路229可提供於模組226上以幫助減小信號反射及/或其他信號失真。功率放大器晶粒228可係任何適合晶粒。在某些實施方案中，功率放大器228晶粒係一個砷化鎵(GaAs)晶粒。在此等實施方案中之某些實施方案中，GaAs晶粒具有使用一異質接面雙極電晶體(HBT)程序形成之電晶體。 模組226亦可包括可電連接至(舉例而言)功率放大器晶粒228之一或多個電源供應器接針。在某些實施方案中，該一或多個電源供應器接針可將可具有不同電壓位準之供應電壓(諸如V SUPPLY1及V SUPPLY2)提供至功率放大器。模組226可包括可(舉例而言)由多晶片模組上之一跡線形成之電路元件，諸如電感器。該等電感器可操作為一扼流圈電感器，且可安置於供應電壓與功率放大器晶粒228之間。在某些實施方案中，該等電感器係表面安裝的。另外，該等電路元件可包括與該等電感器並聯電連接且經組態以在於接針RF_IN上接收之一信號之頻率附近之一頻率下諧振之電容器。在某些實施方案中，該等電容器可包括一表面安裝電容器。 模組226可經修改以包括較多或較少組件，包括(舉例而言)額外功率放大器晶粒、電容器及/或電感器。例如，模組226可包括一或多個額外匹配網路229。作為另一實例，模組226可包括一額外功率放大器晶粒以及經組態以操作為安置於模組226之該額外功率放大器晶粒與電源供應器接針之間的一並聯LC電路之一額外電容器及電感器。模組226可經組態以具有額外接針，諸如在其中一單獨電源供應被提供至安置於功率放大器晶粒228上之一輸入級之實施方案及/或其中模組226跨過複數個頻帶操作之實施方案中。 模組226可具有約3.2 V至4.2 V之一低電壓正偏壓供應、良好線性(舉例而言，滿足本文中所闡述之第二通道線性規範中之任一者)、高效率(舉例而言，在28.25 dBm下大約40％之PAE)、大的動態範圍、一小且低輪廓封裝(舉例而言，具有一10墊組態之3 mm×3 mm×0.9 mm)、關閉電源控制、支援低集極電壓操作、數位啟用、不需要一參考電壓、CMOS相容控制信號、一整合式方向耦合器或其任何組合。 在本發明之某些實施方案中，模組226係一功率放大器模組，該功率放大器模組係針對寬頻分碼多重存取(WCDMA)應用開發之一完全匹配之10墊表面安裝模組。此小且高效模組可將全1920 MHz至1980 MHz頻寬涵蓋範圍包裝成一單個緊湊封裝。由於貫通整個功率範圍獲得之高效率，因此模組226可給行動電話提供合意之通話時間優點。模組226可藉助高功率附加效率滿足高速下行連結封包存取(HSDPA)、高速上行連結封包存取(HSUPA)及長期演進(LTE)資料傳輸之嚴格光譜線性需要。一方向耦合器可整合至模組226中且可因此消除對一外部耦合器之需要。 晶粒228可係體現於包括模組226之所有主動電路(諸如圖12A之一或多個雙極電晶體189、圖14A之一或多個雙極電晶體213、圖14D之一或多個雙極電晶體218或其任何組合)之一單個砷化鎵(GaAs)微波單片積體電路(MMIC)中之一功率放大器晶粒。MMIC可包括板上偏壓電路以及輸入匹配網路231及級間匹配網路233。一輸出匹配網路229可具有體現為與模組226之封裝內之晶粒228分離以增加及/或最佳化效率及功率效能之一50歐姆負載。 模組226可藉助提供所有正電壓DC供應操作同時維持高效率及良好線性(舉例而言，滿足本文中所闡述之第二通道線性規範中之任一者)之一GaAs異質接面雙極電晶體(HBT) BiFET程序製造。至模組226之初級偏壓可由任何三節Ni-Cd電池、一單節Li離子電池或具有選自約3.2 V至4.2 V之範圍內之一輸出之其他適合電池直接或經由一中間組件供應。在某些實施方案中，不需要參考電壓。關閉電源可藉由將一啟用電壓設定為零伏而實現。根據某些實施方案，不需要外部供應器側切換器，此乃因在由電池供應全初級電壓之情況下典型「斷開」洩漏係幾微安。 本文中所闡述之裝置、系統、方法及設備中之任一者可實施於多種電子裝置(諸如一行動裝置(其亦可稱為一無線裝置))中。圖17係可包括圖12A之一或多個雙極電晶體189、圖14A之一或多個雙極電晶體213、圖14D之一或多個雙極電晶體218或其任何組合之一實例性行動裝置236之一示意性方塊圖。 行動裝置236之實例可包括但不限於一蜂巢式電話(舉例而言，一智慧型電話)、一膝上型電腦、一平板電腦、一個人數位助理(PDA)、一電子書讀取器及一可攜式數位媒體播放器。例如，行動裝置236可係經組態以使用(舉例而言)全球行動系統(GSM)，分碼多重存取(CDMA)，3G、4G及/或長期演進(LTE)通信之一多頻帶及/或多模式裝置(諸如一多頻帶/多模式行動電話)。 在特定實施例中，行動裝置236可包括以下裝置中之一或多者：切換組件237，一收發器組件238，一天線239，可包括圖1A之一或多個雙極電晶體189、圖14A之一或多個雙極電晶體213、圖14D之一或多個雙極電晶體218之功率放大器241，一控制組件242，一電腦可讀媒體243，一處理器244，一電池246及供應控制區塊247。 收發器組件238可產生RF信號以供經由天線239傳輸。此外，收發器組件238可自天線239接收傳入RF信號。 應理解，與RF信號之傳輸及接收相關聯之各種功能性可藉由在圖17中共同表示為收發器238之一或多個組件達成。舉例而言，一單個組件可經組態以傳輸及接收功能性兩者。在另一實例中，傳輸及接收功能性可由單獨組件提供。 類似地，應進一步理解，與RF信號之傳輸及接收相關聯之各種天線功能性可藉由在圖17中共同表示為天線239之一或多個組件達成。舉例而言，一單個天線可經組態以提供傳輸及接收功能性兩者。在另一實例中，傳輸及接收功能性可由單獨天線提供。在又一實例中，可藉助不同天線提供與行動裝置236相關聯之不同頻帶。 在圖17中，將來自收發器238之一或多個輸出信號繪示為經由一或多個傳輸路徑提供至天線239。在所展示之實例中，不同傳輸路徑可表示與不同頻帶及/或不同功率輸出相關聯之輸出路徑。例如，所展示之兩個實例性功率放大器241可表示與不同功率輸出組態(例如，低功率輸出及高功率輸出)相關聯之放大及/或與不同頻帶相關聯之放大。 在圖17中，將來自天線239之一或多個經偵測信號繪示為經由一或多個接收路徑提供至收發器238。在所展示之實例中，不同接收路徑可表示與不同頻帶相關聯之路徑。舉例而言，所展示之四個實例性路徑可表示某些行動裝置236具備之四頻帶能力。 為促進接收與傳輸路徑之間的切換，切換組件237可經組態以將天線239電連接至一選定傳輸或接收路徑。因此，切換組件237可提供與行動裝置236之一操作相關聯之若干個切換功能性。在特定實施例中，切換組件237可包括經組態以提供與(舉例而言)不同頻帶之間的切換、不同功率模式之間的切換、傳輸與接收模式之間的切換或其某一組合相關聯之功能性之若干個切換器。切換組件237亦可經組態以提供包括信號之濾波之額外功能性。舉例而言，切換組件237可包括一或多個雙工器。 行動裝置236可包括一或多個功率放大器241。RF功率放大器可用以使具有一相對低功率之一RF信號之功率升壓。此後，經升壓RF信號可用於多種目的，包括驅動一傳輸器之天線。電子裝置(諸如行動電話)中可包括功率放大器241以放大一RF信號以供傳輸。舉例而言，在具有用於在3G及/或4G通信標準下通信之一架構之行動電話中，可使用一功率放大器來放大一RF信號。管理RF信號之放大可係合意的，此乃因一所要傳輸功率位準可取決於使用者遠離一基地台及/或行動環境多遠。功率放大器亦可用以幫助隨時間調節RF信號之功率位準，以便在一經指派接收時槽期間阻止傳輸信號干擾。一功率放大器模組可包括一或多個功率放大器。 圖17展示在特定實施例中，可提供一控制組件242，且此一組件可包括經組態以提供與切換組件237、功率放大器241、供應控制件247及/或其他操作組件之操作相關聯之各種控制功能性之電路。 在本發明之特定實施例中，處理器244可經組態以促進本文中所闡述之各種功能性之實施。與本文中所闡述之組件中之任一者之操作相關聯之電腦程式指令可儲存於可指導處理器244之電腦可讀記憶體243中，以使得儲存於電腦可讀記憶體中之指令產生包括實施本文中所闡述之行動裝置、模組等之各種操作特徵之指令之一製造物件。 所圖解說明之行動裝置236亦包括供應控制區塊247，該供應控制區塊可用以將一電源供應提供至一或多個功率放大器241。舉例而言，供應控制區塊247可包括一DC轉DC轉換器。然而，在特定實施例中，供應控制區塊247可包括其他區塊，諸如，舉例而言，經組態以基於將放大之RF信號之一包絡使提供至功率放大器241之供應電壓變化之一包絡追蹤器。 供應控制區塊247可電連接至電池246，且供應控制區塊247可經組態以基於一DC-DC轉換器之一輸出電壓使提供至功率放大器241之電壓變化。電池246可係供在行動裝置236中使用之任何適合電池，包括(舉例而言)一鋰離子電池。藉助包括圖1A之一或多個雙極電晶體189、圖14A之一或多個雙極電晶體213、圖14D之一或多個雙極電晶體218或其任何組合之至少一個功率放大器241，電池246之電力消耗可減小及/或功率放大器241之可靠性可得以改良，藉此改良行動裝置236之效能。 上文所闡述之實施例中之某些實施例已連同包括功率放大器之模組及/或電子裝置(諸如行動電話)一起提供實例。然而，該等實施例之原理及優點可用於需要在不犧牲RF增益之情況下具有一高位準之第二通道線性之一雙極電晶體之任何其他系統或設備。 實施本發明之一或多項態樣之系統可在各種電子裝置中實施。電子裝置之實例可包括但不限於消費電子產品、消費電子產品之部分、電子測試裝備等。更具體而言，經組態以實施本發明之一或多項態樣之電子裝置可包括但不限於一RF傳輸裝置、具有一功率放大器之任何可攜式裝置、一行動電話(舉例而言，一智慧型電話)、一電話、一基地台、一超微型小區、一雷達、經組態以根據無線保真及/或藍芽標準通信之一裝置、一電視、一電腦監視器、一電腦、一手持式電腦、一平板電腦、一膝上型電腦、一個人數位助理(PDA)、一微波、一冰箱、一汽車、一立體聲系統、一DVD播放器、一CD播放器、一VCR、一MP3播放器、一無線電器件、一攝錄影機、一相機、一數位相機、一可攜式記憶體晶片、一清洗機、一乾燥機、一清洗機/乾燥機、一影印機、一傳真機器、一掃描儀、一多功能周邊裝置、一腕錶、一時脈等。消費電子產品之部分可包括一多晶片模組(包括一RF傳輸線)、一功率放大器模組、一積體電路(包括一RF傳輸線)、一基板(包括一RF傳輸線)、諸如此類或其任何組合。此外，電子裝置之其他實例亦可包括但不限於記憶體晶片、記憶體模組、光學網路或其他通信網路之電路及磁碟機電路。此外，電子裝置可包括未完成之產品。 V. 具有三模式輸入 / 輸出介面之雙模式功率放大器控制件 根據本發明之某些實施例，本發明之此章節係關於一種可用以在一單個數位控制介面晶粒內提供一射頻前端(RFFE)串列介面及一個三模式一般用途輸入/輸出(GPIO)介面兩者之雙模式控制介面。在特定實施例中，該雙模式控制介面或數位控制介面可與一功率放大器通信。此外，該雙模式控制介面可用以設定該功率放大器之模式。如上文所指示，本發明之此等態樣可與本發明之其他態樣組合以進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 當引入一新標準或修改一現有標準時，通常有必要引入新組件或修改現有組件以使用新或經更新標準。舉例而言，採用用於支援一模組(諸如一功率放大器模組)內之多個組態模式之MIPI® RF前端(RFFE)標準串列介面可意指希望支援新標準之裝置製造商可需要使用支援RFFE標準之一新前端組件。具有使用RFFE標準之消費者及使用一不同標準(諸如一般用途輸入/輸出(GPIO)介面)之消費者的前端組件之製造商必須製造兩種單獨組件。此可係高成本的，此乃因(舉例而言)必須花費更多時間及人力資源來生產兩種類型之前端裝置。 此外，可通常需要希望支援兩個標準之裝置製造商重新設計其產品以配合兩個或兩個以上組件來支援該等標準。此可不僅需要更大實體空間，而且其亦可導致較大電力消耗，此乃因(舉例而言)多個介面組件可各自消耗電力。 有利地，本發明之此章節之實施例提供一種用於在不增加晶粒之大小或支援前端介面所需之接針之數目之情況下在一單個晶粒中實施多個標準之系統及方法。此外，在某些實施例中，與使用實施一單個介面標準之組件之裝置相比，未增加電力消耗。此外，本發明之實施例提供一單個介面組件或晶粒以在不對現有裝置進行任何修改之情況下支援RFFE串列介面、GPIO介面或兩個介面。在特定實施方案中，單個組件之大小及接針計數可保持與實施RFFE介面及GPIO介面中之僅一者之一晶粒相同。 在本發明之特定實施例中，介面組件或數位控制介面包括實施MIPI® RFFE串列介面之功能性之一RFFE核心。此RFFE核心可經組態以自一電壓輸入/輸出(VIO)接針接收電力。在若干個實施方案中，當未在使用中時，該RFFE核心可停止接收電力。當不給RFFE核心供電時，數位控制介面可經組態以使用將信號提供至RFFE核心之接針作為一GPIO介面。藉由使用組合邏輯，數位控制介面可控制是否將與RFFE串列介面或GPIO介面之使用相關聯之信號提供至(舉例而言)一功率放大器。有利地，在特定實施例中，藉由在一單個晶粒上合併RFFE串列介面與GPIO介面，可能在不疏遠仍使用GPIO介面之任何製造商之情況下無縫採用RFFE串列標準。本文中闡述關於組合RFFE串列標準與GPIO介面之更多細節。 A. 電子裝置圖18圖解說明根據本發明之態樣之一無線裝置248之一實施例。本發明之應用並不限於無線裝置且可應用於具有或不具有一功率放大器之任何類型之電子裝置。舉例而言，實施例可應用於有線裝置、天氣感測裝置、RADAR、SONAR、微波爐及可包括一功率放大器之任何其他裝置。此外，本發明之實施例可應用於可包括經由一前端介面控制之一或多個組件之裝置。舉例而言，本發明之實施例可應用於可用於(僅列舉幾個)功率放大器供應調節、天線切換模組(ASM)及天線負載調諧模組之切換模式電源供應器(SMPS)裝置。雖然本發明並不限於無線裝置或控制功率放大器，但為簡化論述，將關於無線裝置248及一功率放大器模組249闡述若干個實施例。 無線裝置248可包括功率放大器模組249。功率放大器模組249可通常包括具有一功率放大器251及用於控制功率放大器251之一功率放大器控制器252之任何組件或裝置。雖然未如此限制，但控制功率放大器251通常指設定、修改或調整由功率放大器251提供之功率放大量。在某些實施方案中，功率放大器251可包括功率放大器控制器252。此外，功率放大器模組249可係包括功率放大器控制器252及功率放大器251之功能性之一單個組件。在其他實施方案中，無線裝置248可包括作為單獨且相異之組件之功率放大器251及功率放大器控制器252。 此外，無線裝置248可包括一數位控制介面253。在某些實施例中，功率放大器模組249包括數位控制介面253。一般而言，數位控制介面253可包括可支援多種類型之前端介面之任何類型之控制介面。舉例而言，所圖解說明之數位控制介面253可支援一MIPI®射頻(RF)前端(RFFE)串列介面254及一般用途輸入/輸出(GPIO)介面256兩者。在若干個實施例中，數位控制介面253可支援多種類型之前端介面以使得該等介面可在不需要電路設計改變或接合改變之情況下在同一組件晶粒上共存。此外，在某些實施例中，數位控制介面253可在不增加經曝露以供無線裝置248使用之介面接針或連接點之數目之情況下支援多個前端介面。有利地，在若干個實施例中，數位控制介面253可與在不修改數位控制介面253之情況下支援不同介面標準之裝置一起使用。舉例而言，圖18之所圖解說明之數位控制介面253可在不修改數位控制介面253之情況下與支援MIPI® RFFE、GPIO或該兩者之一組合之裝置一起使用。 在特定實施方案中，數位控制介面253可用作功率放大器模組249與判定或設定功率放大器模組249、功率放大器控制器252、功率放大器251或可由數位控制介面253控制之任何其他組件之操作模式之一信號源之間的一中間物或一管理器。該信號源可包括經組態以將可致使數位控制介面253判定或設定(舉例而言)功率放大器模組249之操作模式之信號提供至數位控制介面253之任何組件。例如，如圖18中所圖解說明，該信號源可係一收發器257。另一選擇係或另外，該信號源可包括一基帶晶片258、一數位信號處理器(DSP) 259或可將一或多個信號提供至數位控制介面253以致使數位控制介面253設定功率放大器模組249或功率放大器251之操作模式之任何其他組件。 在設定功率放大器251之模式之一情景之一項實例中，收發器自(舉例而言)天線261或DSP 259接收一信號。回應於接收到該信號，收發器257可將一或多個信號提供至與設定功率放大器251之操作模式相關聯之數位控制介面253。數位控制介面253可基於來自收發器257之所接收信號而判定該等所接收信號是與一RFFE串列介面254還是一GPIO介面256相關聯。數位控制介面253可接著使用所識別介面(例如，RFFE串列介面254、GPIO介面256或數位控制介面253可包括之任何其他介面)處理該等所接收信號。接著，基於處理該等所接收信號之結果，數位控制介面253可將模式設定信號提供至功率放大器控制件252，該功率放大器控制件可基於該等模式設定信號而設定功率放大器251之模式。 一般而言，功率放大器251之模式設定對應於接著被提供至一裝置(例如，無線裝置248)之組件之一信號之功率放大之速率或數量。此信號可經提供以給該等組件供電或以供由無線裝置248之該等組件處理。功率放大器模組可自一電源供應器262接收電力。功率放大器模組249可接著藉由一電力分配匯流排263將電力分配至如所圖解說明之無線裝置248中所包括之若干個組件。 無線裝置248可包括若干個額外組件。此等額外組件中之至少某些組件可經由電力分配匯流排263接收電力。此外，該等額外組件中之至少某些組件可與數位控制介面253通信且可致使數位控制介面253修改功率放大器模組249之設定。舉例而言，無線裝置248可包括一數位轉類比轉換器(DAC) 264、一顯示處理器266、一中央處理器267、一使用者介面處理器268、一類比轉數位轉換器269及記憶體271。 此外，提供圖18中所圖解說明之無線裝置248之組件作為實例。無線裝置248可包括其他組件。舉例而言，無線裝置248可包括一音訊處理器、一陀螺儀或一加速度計。此外，各種所圖解說明之組件可組合成較少組件或分離成額外組件。舉例而言，DAC 264與ADC 269可組合成一單個組件，且基帶晶片258可與收發器257組合。作為另一實例，收發器257可分解成一單獨接收器與傳輸器。 B. 數位控制介面圖19圖解說明根據本發明之態樣之識別為數位控制介面272之一數位控制介面之一特定實施例。數位控制介面272包括一RFFE串列介面及一GPIO介面兩者。有利地，在特定實施例中，數位控制介面272可實施於具有與包括一RFFE串列介面及一GPIO介面中之一者之一控制介面相同之數目個接針之相同大小之封裝中。對使用或需要小封裝之應用(諸如可需要3 mm×3 mm模組之應用)而言，在不擴展一單個晶片之大小之情況下在該晶片內組合多個介面類型之能力係特別有利的。 數位控制介面272包括經組態以提供一MIPI® RFFE串列介面之功能性之一RFFE核心273。此外，數位控制介面272包括若干個輸入接針：一VIO接針274、一時脈/模式接針276及一資料/啟用接針277。 VIO接針274經組態以接收指示數位控制介面272應操作為一RFFE串列介面還是一GPIO介面之一信號。在所圖解說明之實施例中，數位控制介面272在VIO接針274接收到一邏輯高信號時操作為一RFFE串列介面且在VIO接針274接收到一邏輯低信號時操作為一GPIO介面。然而，在某些實施方案中，數位控制介面272可經組態以在VIO接針274接收到一邏輯低信號時操作為一RFFE串列介面且在VIO接針274接收到一邏輯高信號時操作為一GPIO介面。該邏輯低信號可與定義為低之任何值(諸如0伏、-5伏或其他)相關聯。類似地，該邏輯高信號可與定義為高之任何值(諸如0伏、+5伏或其他)相關聯。在某些實施方案中，該邏輯低信號可與將VIO接針274連接至接地相關聯。類似地，在某些情形中，該邏輯高信號可與將VIO接針274連接至一電壓源相關聯。 除設定數位控制介面272之操作模式之外，VIO接針274亦可將電力自一電源(諸如電源供應器262 (圖18))提供至RFFE核心273。因此，在某些實施例中，當VIO接針274被設定為邏輯低或接地時，不給RFFE核心273供電且數位控制介面272經組態以充當一GPIO介面。另一方面，在某些實施例中，當VIO接針274被設定為邏輯高或者直接或間接地連接至一電源時，給RFFE核心273提供電力且數位控制介面272經組態以充當一RFFE串列介面。 此外，數位控制介面272包括一電力接通重設278，該電力接通重設可以硬體、軟體或該兩者之一組合實施。電力接通重設278經組態以促進重設RFFE核心273。在某些實施例中，電力接通重設278可用作一反轉延遲函數。該反轉延遲函數經組態以在將數位控制介面272組態為一RFFE串列介面時提供用於將與RFFE核心273相關聯之一或多個邏輯區塊及/或一或多個暫存器設定為一已知條件或值之充足時間。雖然在某些情形中時間之長度可係應用特定的，但在其他情形中時間之長度可基於硬體設計及/或實施方案之特性。舉例而言，所需時間量可取決於時脈頻率、邏輯組件之大小、直接或間接地連接至數位控制介面272之組件之類型等。此外，當初始化RFFE核心273或使RFFE核心273脫離一重設狀態時，將邏輯區塊及/或暫存器設定為已知值可發生。 在某些實施方案中，電力接通重設278可經組態以將一選擇信號提供至組合邏輯區塊279。舉例而言，假定數位控制介面272經組態以在VIO接針274接收到一邏輯低信號時操作為一GPIO介面且在VIO接針274接收到一邏輯高信號時操作為一RFFE串列介面。繼續此實例，當VIO接針274接收到一邏輯低信號時，由電力接通重設278提供之選擇信號可致使組合邏輯區塊279將輸入至資料/啟用接針277及時脈/模式接針276之信號分別輸出至啟用位準移位器282及模式位準移位器283。另一選擇係，若VIO接針274接收到一邏輯高信號，則由電力接通重設278提供之選擇信號可致使組合邏輯區塊279將由RFFE核心273提供之信號輸出至啟用位準移位器282及模式位準移位器283。在特定實施例中，組合邏輯區塊279可在將自資料/啟用接針277及時脈/模式接針276或RFFE核心273接收之信號輸出至該等位準移位器之前延遲或以其他方式修改該等信號。 此外，在某些情形中，電力接通重設278可經組態以將位準移位器281中之一或多者置於一預設狀態中。舉例而言，當RFFE核心273處於一重設狀態中時，可將位準移位器281置於一預設或重設狀態中。在某些設計中，電力接通重設278可連接至與經組態以在GPIO介面模式期間為高之每一位準移位器相關聯之一預設高接針且連接至與經組態以在GPIO介面模式期間為低之每一位準移位器相關聯之一預設低接針。在某些實施方案中，將一位準移位器281設定至一預設狀態中可致使位準移位器281基於由預設接針284提供之一預設輸入信號而輸出一值。雖然將預設接針284圖解說明為接收到一預設輸入信號，但在若干個實施例中，預設接針284繫結至一預設高及一預設低輸入中之一者。因此，在某些情形中，該預設值可被預組態，而在其他情形中，該預設值可基於組態或操作而係可變化的。在某些設計中，每一位準移位器281可與一不同預設值或信號相關聯係可能的。另一選擇係，每一位準移位器281可與同一預設值或信號相關聯。 可透過一Vcc接針287給位準移位器281中之每一者供電。在某些實施方案中，每一位準移位器281可單獨連接至一電源。另一選擇係，一單個位準移位器281可直接或間接地連接至一電源，且其餘位準移位器281可藉由至位準移位器281之一連接或連接至電源之其他組件而獲得電力。此外，位準移位器282及283可以類似方式各自連接至一電源，或可連接至一位準移位器或者可將電力提供至位準移位器282及283之其他組件。在特定實施例中，位準移位器281、282及283經組態以調整所接收信號之電壓位準且輸出經修改信號。雖然未如此限制，但位準移位器281、282及283可調整所接收信號之電壓位準以實質上匹配在Vcc接針287處施加之電壓。 雖然圖19圖解說明兩個位準移位器281，但本發明並未如此限制。RFFE核心273可與一個、兩個、三個或任何所要數目個額外位準移位器281直接或間接地通信。此外，在某些情形中，數位控制介面272包括與RFFE核心273包括之暫存器(未展示)之數目一樣多之位準移位器281。每一暫存器可將與暫存器之值相關聯之一信號提供至一對應位準移位器281。在某些情形中，可存在比暫存器多或少之位準移位器281。舉例而言，每一位準移位器281可與兩個暫存器相關聯。在此實例中，RFFE核心273內部之邏輯可判定哪一暫存器之值被提供至對應位準移位器281。作為一第二實例，RFFE核心273可包括經包括以供RFFE核心273內部使用之額外暫存器。在此實例中，並非RFFE核心273之所有暫存器皆可與一位準移位器281相關聯。下文關於圖20更詳細地闡述位準移位器281、282及283。 如先前所指示，RFFE核心273可包括一組暫存器(未展示)。在特定情形中，可將該組暫存器設定為未知值。舉例而言，當第一次給無線裝置248供電時，可將該組暫存器設定為未知值。作為一第二實例，在其中VIO接針274用作RFFE核心273之電源及RFFE與GPIO模式之間的模式選擇器兩者之實施方案中，當將數位控制介面272第一次自一GPIO介面轉變至一RFFE串列介面時，可將該組暫存器設定為未知值。為確保在最初給RFFE核心273供電或使該RFFE核心脫離一重設狀態時將暫存器設定為已知值，RFFE核心273可經組態以將該組暫存器中之每一者之值設定為由一組搭接預設286提供之值。在特定實施方案中，搭接預設286可等效於提供至預設接針284之值。 RFFE核心273可經組態以自時脈/模式接針276接收一時脈信號。此時脈信號可基於RFFE核心273之實施方案而設定為任何頻率或信號形狀。在某些實施方案中，該時脈信號可係具有26 MHz或26 MHz以下之一頻率之一方形波。此外，RFFE核心273之資料介面可係雙向的。因此，RFFE核心273可在RFFE核心273之資料輸入處自資料/啟用接針277接收資料。類似地，RFFE核心273可將資料自RFFE核心273之資料輸出提供至資料/啟用接針277。如圖19中所圖解說明，藉由緩衝器288及289，可緩衝資料輸入及資料輸出兩者。在某些實施例中，該等緩衝器可係三態緩衝器。在某些實施方案中，RFFE核心273之輸出啟用經組態以控制緩衝器288及289以啟用資料輸出及資料輸入兩者以共用去往及來自資料/啟用接針277之同一線。因此，在某些實例中，當自RFFE核心273讀取資料時，緩衝器288啟用資料流，而緩衝器289阻止資料流或被設定為高阻抗。類似地，在某些實例中，當將資料寫入至RFFE核心273時，緩衝器289啟用資料流，而緩衝器288阻止資料流或被設定為高阻抗。 以下係針對數位控制介面272之使用情形之非限制性實例。根據本文所闡述之各種實施例，其他操作及使用係可能的。在一個實例性使用情形中，在VIO接針274處接收一邏輯低信號。舉例而言，此信號可自收發器257 (圖18)接收。接收到邏輯低信號致使數位控制介面272操作為一GPIO介面。因此，在此實例中，RFFE核心273係非作用的。此外，組合邏輯區塊279將在時脈/模式接針276及資料/啟用接針277處接收之信號分別傳遞至模式位準移位器283及啟用位準移位器282。位準移位器282及283在修改該等信號之電壓位準後旋即將該等信號提供至功率放大器控制器252。功率放大器控制器252 (圖18)基於自位準移位器282及283接收之該等信號而控制功率放大器251以設定由功率放大器251接收之一信號(諸如由電源供應器262或收發器257提供之一信號)之放大位準。功率放大器控制器252亦可自位準移位器281接收與一預設相關聯之信號。若如此，則功率放大器控制器252可忽視來自位準移位器281之信號或可部分地基於自位準移位器281接收之信號而控制功率放大器251。 作為一第二實例性使用情形，繼續參考圖18及圖19，在VIO接針274處接收一邏輯高信號。舉例而言，此信號可自圖18之一基帶晶片258接收。接收到邏輯低信號致使數位控制介面272操作為一RFFE串列介面。因此，在此實例中，RFFE核心273係作用的且組合邏輯區塊279將自RFFE核心273接收之模式及啟用信號分別傳遞至模式位準移位器283及啟用位準移位器282。位準移位器282及283在修改該等信號之電壓位準後旋即將該等信號提供至功率放大器控制器252。功率放大器控制器252可部分地基於自位準移位器282及283接收之信號而控制功率放大器251。在特定實施例中，當數位控制介面272正操作為一RFFE串列介面時，功率放大器控制器252可忽視位準移位器282及283之信號。 繼續第二實例性使用情形，RFFE核心273可自時脈/模式接針276接收一時脈信號且自資料/啟用接針277接收一位址信號。另一選擇係或另外，RFFE核心273可自資料/啟用接針277接收一資料信號。在某些情形中，在位址信號之後接收資料信號。另一選擇係，可在位址信號之前接收資料信號。此外，在其中數位控制介面272包括一單獨位址接針(未展示)之實施例中，RFFE核心273可至少部分地並行接收位址信號及資料信號。 RFFE核心273可使用時脈信號來同步化與RFFE核心273相關聯之一或多個組件之操作。此外，可使用時脈信號來促進識別暫存器位址及與自資料/啟用接針277接收之一信號相關聯之資料。RFFE核心273可使用位址信號來識別與RFFE核心273相關聯之一暫存器。RFFE核心273可接著將與資料信號相關聯之資料儲存於暫存器處。在某些實施例中，RFFE核心273可基於資料信號而修改暫存器處之現有資料。此外，在某些情形中，在資料/啟用接針277處接收之信號可控制RFFE核心273或致使RFFE核心273修改其操作。 在特定實施例中，RFFE核心273可將一或多個信號提供至位準移位器281。由RFFE核心273提供之信號可與儲存於與RFFE核心273相關聯之暫存器處之值及/或信號相關聯。此外，位準移位器281可接著將信號及/或信號之經修改版本提供至功率放大器控制器252。功率放大器控制器252至少部分地基於來自位準移位器281之信號(且在某些情形中，至少部分地基於來自模式位準移位器283及/或啟用位準移位器282之信號)而設定功率放大器251之組態。 一般而言，在VIO接針274、時脈/模式接針276及資料/啟用接針277處接收之信號係數位信號。然而，在某些實施例中，該等所接收信號中之一或多者可係類比信號。例如，在VIO接針274處接收之信號可係一類比信號。此外，圖19中所圖解說明之組件中之每一者可包括於一單個晶片或晶粒(諸如數位控制介面253)中。有利地，在特定實施例中，在一單個晶粒中包括數位控制介面272之組件中之每一者啟用一無線裝置(諸如無線裝置248)以具有在不需要多個晶片之情況下使用RFFE串列介面、GPIO介面或兩種類型之介面之能力。藉由代替多個晶片使用一單個晶片，特定實施例可減小電力消耗且減小功率放大器251或可使用一控制介面之任何其他模組之控制介面所需之佔用面積。 C. 位準移位器圖20圖解說明根據本發明之態樣之一位準移位器291之一實施例。位準移位器281、282及283之實施例可等效於或實質上等效於位準移位器291。在某些實施方案中，位準移位器281、282及283可在設計上不同於位準移位器291。然而，該等位準移位器中之每一者能夠修改一輸入信號之電壓。在某些情形中，輸入信號之電壓經移位或修改以匹配在Vcc接針287 (圖19)處提供之電壓。在其他情形中，在介於輸入電壓與在Vcc接針287處提供之電壓之間的一範圍內移位或修改輸入信號之電壓。 在操作期間，位準移位器291能夠在一輸入292處接收一輸入信號。此輸入信號可通常包括使得其電壓位準被修改之任何信號。因此，例如，該輸入信號可包括先前關於圖19所闡述之信號中之一或多者。舉例而言，該輸入信號可係自RFFE核心273 (包括自與RFFE核心273相關聯之暫存器中之一者)提供之一信號。作為一第二實例，該輸入信號可係由組合邏輯區塊279提供之一信號。 將在輸入292處接收之輸入信號提供至一鎖存器293。鎖存器293可包括任何類型之正反器。舉例而言，如圖20中所圖解說明，鎖存器293可係一基於「反及」之RS正反器。然而，其他類型之正反器係可能的。舉例而言，鎖存器293可係一基於「反或」之RS正反器。在特定實施例中，鎖存器293確保來自鎖存器293之一非重疊輸出。確保一非重疊輸出確保每一對NFET電晶體294不在同時啟動。在某些實施例中，可使用具有延遲元件之兩個並行信號路徑來確保每一對NFET電晶體294不在同時啟動。 在某些實施方案之情況下，鎖存器293提供兩個信號，一個信號來自「反及」閘中之每一者(例如，一設定信號及一重設信號)。可將該等信號中之每一者提供至一對NFET電晶體294。可藉由來自鎖存器293之信號啟動NFET電晶體294。當啟動時，該等NFET電晶體設定一交叉耦合對PFET電晶體296之狀態。交叉耦合對PFET電晶體296致使輸入信號之電壓位準被位準移位。接著在輸出297處將此經位準移位之信號提供至(舉例而言)圖18中所展示之功率放大器控制器252或功率放大器251。在某些實施例中，諸如在可能期望一負輸出電壓操作時，NFET電晶體294可係PFET電晶體且PFET電晶體296可係NFET電晶體。 在本發明之某些實施例中，不在輸入292處提供一信號或該信號實質上係零係可能的。在此等實施例中，可由一預設低輸入298及/或一預設高輸入299所提供之一預設信號設定或啟動NFET電晶體294。雖然圖20圖解說明兩個預設(預設高輸入299及預設低輸入298)，但在若干個實施例中，將僅一單個預設信號提供至位準移位器291。若期望輸出297在重設期間為高，則預設高輸入299將經組態以在重設期間提供一信號。若代替地期望位準移位器291在重設期間提供一低輸出，則預設低輸入298將經組態以在重設期間提供一信號。未經組態以在重設期間設定NFET電晶體294之預設輸入可繫結至接地，或在特定實施方案中可不存在。在某些實施方案中，預設低輸入298及/或預設高輸入299經預組態或連接至提供一預定信號之一信號產生器。另一選擇係，預設低輸入298及/或預設高輸入299可連接至圖19中所展示之電力接通重設278。在某些實施例中，預設輸入298及299中之一者或兩者可係選用的。舉例而言，在某些情形中，啟用位準移位器282及模式位準移位器283在其輸入處接收一信號。 D. 操作一數位控制介面之程序圖21表示根據本發明之態樣之用於操作一數位控制介面之一程序301之一流程圖。程序301可由經組態以操作為一RFFE串列介面且操作為一GPIO介面之任何類型之數位控制介面實施。舉例而言，程序301可由數位控制介面253 (圖18)及數位控制介面272 (圖19)實施。此外，在某些實施例中，程序301可由經組態以在不同介面模式中操作之任何類型之數位控制介面實施。雖然程序301之實施方案並未如此限制，但為簡化論述，程序301將被闡述為由圖19之數位控制介面272實施。 在方塊302處，當(舉例而言)數位控制介面272在VIO接針274、時脈/模式接針276及資料/啟用接針277處接收信號時，程序301開始。在某些實施例中，在時脈/模式接針276及資料/啟用接針277中之一或多者處接收之信號可被延遲、可係雜訊或可係被忽視直至數位控制介面272完成一初始化程序之某些已知或未知信號。 在方塊303處，將在VIO接針274處接收之信號提供至RFFE核心273。在某些實施方案中，來自VIO接針274之信號給RFFE核心273供電。此外，來自VIO接針274之信號或該信號之缺乏可導致RFFE核心273不接收電力。除將VIO信號提供至RFFE核心273之外，方塊303亦可包括將VIO信號提供至電力接通重設278。在某些實施例中，電力接通重設278 (圖19)可將信號自VIO接針274提供至組合邏輯區塊279。此外，電力接通重設278可在延遲或以其他方式修改來自VIO接針274之信號之後將經延遲或經修改信號提供至組合邏輯區塊279。類似地，在特定實施例中，電力接通重設278可將VIO信號、VIO信號之一經延遲版本或VIO信號之一經修改版本提供至與RFFE核心273相關聯之一重設輸入。 在圖21中所展示之方塊304處，將在時脈/模式接針276處接收之信號提供至組合邏輯區塊279。類似地，在方塊306處，將在資料/啟用接針277處接收之信號提供至組合邏輯區塊279。此外，在方塊307處，將來自與RFFE核心273相關聯之一RFFE模式暫存器之一模式信號提供至組合邏輯區塊279。類似地，在方塊308處，將來自與RFFE核心273相關聯之一RFFE啟用暫存器之一啟用信號提供至組合邏輯區塊279。在特定操作狀態期間，在方塊307及308處提供之信號可係雜訊或可係不影響數位控制介面272之操作之某些已知或未知信號。此外，在某些操作狀態中，在方塊307及308處無信號待提供係可能的。舉例而言，在其中不給RFFE核心273供電之實施方案中，諸如當數位控制介面272正操作為一GPIO介面時，在方塊307及308處無信號待提供係可能的。在某些實施方案中，方塊307及308可係選用的。 在決策方塊309處，數位控制介面272判定VIO信號是否為邏輯高。在特定實施方案中，判定VIO信號是否為邏輯高包括基於該VIO信號而組態數位控制介面272。組態數位控制介面272包括調整數位控制介面272之部分之操作以及調整數位控制介面272內之信號之流動，如關於圖21之其餘方塊所進一步闡述。 若在決策方塊309處VIO信號並非邏輯高，則數位控制介面272操作為一GPIO介面且程序301繼續進行至其中將RFFE核心273置於一重設模式中之方塊311。此重設模式可係其中RFFE核心273維持其暫存器中之已知或未知值且自其輸出埠輸出值之一作用重設。另一選擇係，若(舉例而言)藉由使VIO接針274接地或藉由將VIO接針274與一電源切斷連接而提供邏輯低VIO信號，則在處於重設模式中時停止給RFFE核心273供電。 在圖21之方塊312處，將在方塊304處所提供之來自時脈/模式接針276之信號提供至模式位準移位器283。類似地，在方塊313處，將在方塊306處所提供之來自資料/啟用接針277之信號提供至啟用位準移位器282。在特定實施方案中，在方塊312及313處提供至位準移位器之信號可基於由電力接通重設278提供至組合邏輯區塊279之信號或基於該信號而選擇。此外，在某些情形中，可在將分別在方塊312及313處提供至位準移位器283及282之信號提供至位準移位器283及282之前由組合邏輯區塊279延遲或修改該等信號。 在方塊314處，數位控制介面272在RFFE暫存器位準移位器281處維持預設值。經由預設接針284提供此等預設值。在若干個實施方案中，該等預設值可係應用特定的。此外，可預組態及/或硬編碼該等預設值。另一選擇係，可基於數位控制介面272及/或與無線裝置248相關聯之組件中之一或多者之操作而產生或判定該等預設值。在特定實施例中，方塊314可係選用的。 若在決策方塊309處VIO信號係邏輯高，則數位控制介面272操作為一RFFE串列介面且程序301繼續進行至其中使RFFE核心273脫離一重設模式之方塊316。在某些情形中，當在未被供電之一時間段之後第一次給無線裝置248供電或初始化該無線裝置時，執行程序301。在此等情形中，可作為數位控制介面272之初始化之部分執行方塊316。此外，代替或除使RFFE核心273脫離一重設模式之外，方塊316亦可包括初始化RFFE核心273。自重設模式移除RFFE核心273可係一經延遲程序以提供用於穩定化及/或初始化與RFFE核心273相關聯之一或多個暫存器、信號及/或組件之充足時間。可由電力接通重設278控制及/或實施此延遲程序。在某些實施例中，方塊316可係選用的。 在方塊317處，程序301包括將與RFFE核心273相關聯之內部暫存器(未展示)組態為一預設值集合。可由搭接預設286提供此等預設值。另一選擇係，可基於與RFFE核心273相關聯之內部邏輯而判定該等預設值且回應於自VIO接針274、時脈/模式接針276及資料/啟用接針277中之一或多者接收之信號而設定該等預設值。 在方塊318處，將來自RFFE核心273之一模式信號提供至模式位準移位器283。此模式信號可與RFFE核心273之一模式暫存器相關聯或自該模式暫存器獲得。另一選擇係或另外，該模式信號可至少部分地基於以下各項中之一或多者，其包括：自時脈/模式接針276接收之一信號、自資料/啟用接針277接收之一信號、基於搭接預設286之一值及RFFE核心273內部之邏輯。 此外，在方塊319處，將來自RFFE核心273之一啟用信號提供至啟用位準移位器282。此啟用信號可與RFFE核心273之一啟用暫存器相關聯或自該啟用暫存器獲得。另一選擇係或另外，該啟用信號可至少部分地基於以下各項中之一或多者：自時脈/模式接針276接收之一信號、自資料/啟用接針277接收之一信號、基於搭接預設286之一值及RFFE核心273內部之邏輯。 在本發明之特定實施方案中，在方塊318及319處提供至位準移位器之信號可基於由電力接通重設278提供至組合邏輯區塊279之信號或基於該信號而選擇。此外，在某些情形中，可在將分別在方塊318及319處提供至位準移位器283及282之信號提供至位準移位器283及282之前由組合邏輯區塊279延遲或修改該等信號。 在方塊321處，程序301包括將與RFFE暫存器相關聯之RFFE暫存器值或信號提供至RFFE位準移位器281。該等RFFE暫存器值來自與RFFE核心273相關聯之暫存器。雖然在某些情形中此等暫存器可包括上文關於方塊318及319所闡述之暫存器，但一般而言，方塊321之暫存器係不同暫存器。此外，使用由暫存器提供之值來設定或規定功率放大器251之模式。當在GPIO介面模式中時，數位控制介面272可限於規定與兩個電壓值及/或兩個功率放大位準相關聯之兩種模式，諸如高及低。在其中數位控制介面包括額外接針之實施例中，數位控制介面272可能夠在GPIO模式中時規定額外模式。當在RFFE串列介面模式中時，數位控制介面272可基於計時至RFFE核心273中之值、儲存於與RFFE核心273相關聯之暫存器中之值或該兩者之一組合而設定或規定用於功率放大器251之不同模式。 無論VIO信號是邏輯高還是邏輯低，皆在方塊322處將模式位準移位器283之輸出提供至功率放大器251。類似地，無論VIO信號是邏輯高還是邏輯低，皆在方塊322處將啟用位準移位器282之輸出提供至功率放大器251。在特定實施例中，將模式位準移位器283及啟用位準移位器282之輸出提供至功率放大器控制器252。功率放大器控制器252可接著至少部分地基於來自模式位準移位器283及啟用位準移位器282之所接收信號而組態功率放大器251。 在方塊324處，將RFFE位準移位器281之輸出提供至功率放大器251。另一選擇係，可將RFFE位準移位器281之輸出提供至功率放大器控制器252，該功率放大器控制器可接著至少部分地基於來自RFFE位準移位器281之所接收信號而組態功率放大器251。當數位控制介面272正操作為一GPIO介面時，RFFE位準移位器281之輸出可至少部分地基於在預設接針284處接收之預設值或信號。相比而言，當數位控制介面272正操作為一RFFE串列介面時，RFFE位準移位器281之輸出可至少部分地基於自RFFE核心273接收之值或信號，包括儲存於與RFFE核心273相關聯之暫存器中之值。在某些實施例中，方塊322、323及324中之一或多者可係選用的。舉例而言，當數位控制介面272正操作為一GPIO介面時，位準移位器281可不將值提供至功率放大器251或功率放大器控制器252。 E. 第二電子裝置圖22圖解說明根據本發明之態樣實施之其中稱為無線裝置326之一無線裝置之一替代實施例。在本發明之某些實施方案中，上文關於無線裝置248所闡述之實施例中之某些或所有實施例可應用於無線裝置326。 無線裝置326可包括一功率放大器模組327。功率放大器模組327可通常包括具有一功率放大器328、用於控制功率放大器328之一功率放大器控制器329、一模式選擇器330及一數位控制介面331之任何組件或裝置。雖然未如此限制，但控制功率放大器328通常指設定、修改或調整由功率放大器328提供之功率放大量。 如同圖18之數位控制介面253，本文中所展示之數位控制介面331可包括可支援用於控制功率放大器328及/或用於組態功率放大器控制器329以控制功率放大器328之多種類型之介面之任何類型之控制介面。舉例而言，數位控制介面331可包括一串列介面332及一GPIO介面333。串列介面332可包括任何類型之串列介面。舉例而言，該串列介面可係(列舉幾個)一RFFE串列介面(例如，MIPI® RFFE串列介面)、一串列周邊介面(SPI)匯流排、一3導線串列匯流排或一I 2C匯流排。在某些實施方案中，上文關於數位控制介面253所闡述之實施例中之某些或所有實施例可應用於數位控制介面331。 在若干個實施例中，數位控制介面331可在不需要現有組件晶粒組態(例如，現有功率放大器、現有功率放大器模組、現有收發器或可將控制信號提供至一數位控制介面或可自一數位控制介面接收控制信號之其他組件)之電路設計改變或接合改變之情況下在同一組件晶粒上包括多種介面類型。此外，在某些實施例中，數位控制介面331可在不增加經曝露以供無線裝置326或功率放大器模組327使用之介面連接(例如，接針、引線、導線、球柵陣列等)之數目之情況下支援多個介面。有利地，在若干個實施例中，數位控制介面331可與在不修改數位控制介面331之情況下支援不同介面標準之裝置一起使用。舉例而言，圖22之所圖解說明之數位控制介面331可與在不修改數位控制介面之情況下支援一串列介面、一GPIO介面或該兩者之一組合之裝置一起使用。在某些情形中，數位控制介面331可在操作期間在不同介面類型之間切換。 模式選擇器330可包括經組態以選擇數位控制介面331之操作模式之任何裝置或組件。選擇數位控制介面331之操作模式可包括選擇數位控制介面331用以與功率放大器控制器329通信之介面類型。舉例而言，模式選擇器330可選擇或組態數位控制介面331以用作一串列介面或一GPIO介面。此選擇可基於自天線338、收發器334、一基帶晶片336或可提供可用以選擇介面類型或判定介面類型以自數位控制介面331之可用介面類型選擇之一信號之任何其他信號源接收之一信號。 此外，在特定實施方案中，數位控制介面331可基於自信號源接收之一或多個信號而直接或經由功率放大器控制器329設定功率放大器328之操作模式。在特定實施例中，數位控制介面331自(舉例而言)天線338、收發器334、基帶336或DSP 337接收致使數位控制器介面331設定功率放大器328之操作模式之一或多個信號，同時自模式選擇器330接收選擇數位控制介面331之操作性介面類型之信號。另一選擇係，數位控制介面331可自模式選擇器330接收致使數位控制介面331設定功率放大器328之操作模式之一或多個信號及選擇數位控制介面331之操作性介面類型之信號。模式選擇器330可自(舉例而言)天線338、收發器334、基帶336或DSP 337接收該等信號中之某些或所有信號。另一選擇係或另外，模式選擇器330可基於自(舉例而言)天線338、收發器334、基帶336或DSP 337接收之一或多個信號而產生提供至數位控制介面331之該等信號中之某些或所有信號。 在用於設定功率放大器328之模式之一情景之一項實例中，收發器334自(舉例而言)天線338或DSP 337接收一信號。回應於接收到該信號，收發器334可將一或多個信號提供至模式選擇器330。基於自收發器334接收之一或多個信號，模式選擇器330可組態數位控制介面331以操作為一串列介面或一GPIO介面。此外，收發器334可將一或多個信號提供至數位控制介面331，該數位控制介面基於由模式選擇器330規定之模式而處理處於串列模式或GPIO模式中之信號。基於處理該等信號之結果，數位控制介面331可將一或多個模式設定信號提供至功率放大器控制器329，該功率放大器控制器可基於該等模式設定信號而設定功率放大器328之模式。另一選擇係，數位控制介面331可設定功率放大器328之模式。 在某些實施方案中，功率放大器328可包括功率放大器控制器329、數位控制介面331及模式選擇器330中之一或多者。針對某些實施方案，功率放大器控制器329可包括數位控制介面331及模式選擇器330中之一或多者。此外，在某些情形中，該數位控制介面可包括模式選擇器330。此外，功率放大器模組327可係包括模式選擇器330、數位控制介面331、功率放大器控制器329及功率放大器328之功能性之一單個組件。另一選擇係，功率放大器模組327可包括多個組件，該多個組件包括模式選擇器330、數位控制介面331、功率放大器控制器329及功率放大器328之功能性。在又一些實施方案中，無線裝置326可包括一或多個組件，該一或多個組件包括模式選擇器330、數位控制介面331、功率放大器控制器329及功率放大器328之功能性。 類似於圖18之功率放大器模組249，圖22中所展示之功率放大器模組327可自一電源供應器339接收電力。功率放大器模組327可接著經由(舉例而言)電力分配匯流排341將該電力分配至無線裝置326中所包括之若干個組件。 在特定實施例中，電源供應器339包括啟用電源供應器339 (在某些情形中)以組態功率放大器模組327之一或多個元件之組合邏輯及/或一或多個處理器。舉例而言，在某些情形中，電源供應器339可將一或多個信號提供至數位控制介面331以啟用數位控制介面331來組態功率放大器328。此外，電源供應器339可基於功率放大器328之輸出而將該等信號提供至(舉例而言)數位控制介面331，藉此在功率放大器模組327與電源供應器339之間形成一回饋環路。 無線裝置326可包括若干個額外組件。此等額外組件中之至少某些組件可經由電力分配匯流排341接收電力。舉例而言，無線裝置326可包括一數位轉類比轉換器(DAC) 342、一顯示處理器343、一中央處理器344、一使用者介面處理器346、一類比轉數位轉換器(ADC) 347及記憶體348。該等額外組件中之至少某些組件可與數位控制介面331通信且可致使數位控制介面331修改功率放大器模組327、功率放大器328及/或功率放大器控制器329之設定。另外，該等額外組件中之至少某些組件可與模式選擇器330通信且致使模式選擇器330選擇數位控制介面331之操作模式。 F. 第二數位控制介面圖23圖解說明如根據本發明之特定態樣實施的圖22之數位控制介面331之一實施例。在某些實施方案中，上文關於數位控制介面253及數位控制介面272所闡述之實施例中之某些或所有實施例可應用於數位控制介面331。 數位控制介面331包括一串列介面332、一GPIO介面333及若干個輸入接針。此等輸入接針可包括一VIO接針351、一時脈/模式接針352及一資料/啟用接針353。 VIO接針351可經組態以接收將數位控制介面331設定為操作為一串列介面或一GPIO介面之一信號。在所圖解說明之實施例中，數位控制介面331在VIO接針351接收到一邏輯高信號時操作為一串列介面且在VIO接針351接收到一邏輯低信號時操作為一GPIO介面。然而，在某些實施方案中，數位控制介面331可經組態以在VIO接針351接收到一邏輯低信號時操作為一串列介面且在VIO接針351接收到一邏輯高信號時操作為一GPIO介面。該邏輯低信號可與定義為低之任何值(諸如0伏、-5伏或其他)相關聯。類似地，該邏輯高信號可與定義為高之任何值(諸如0伏、+5伏或其他)相關聯。在某些實施方案中，該邏輯低信號可與將VIO接針351連接至接地相關聯。類似地，在某些情形中，該邏輯高信號可與將VIO接針351連接至一電壓源相關聯。 此外，VIO接針351可經組態以將電力自一電源(諸如電源供應器339 (圖22))提供至串列介面核心349。因此，在某些實施例中，當VIO接針351被設定為邏輯低或接地時，不給串列介面核心349供電且數位控制介面331經組態以充當一GPIO介面。另一方面，在某些實施例中，當VIO接針351被設定為邏輯高或者直接或間接地連接至一電源時，給串列介面核心349提供電力且數位控制介面331經組態以充當一串列介面。在某些實施方案中，上文關於VIO接針274所闡述之實施例中之某些或所有實施例可應用於VIO接針351。 串列介面332可包括一前端核心或一串列介面核心349。此外，串列介面332可包括一電力接通重設354、一對緩衝器368及369以及若干個位準移位器357。GPIO介面333可包括組合邏輯區塊356以及一對位準移位器358及359。當數位控制介面331充當一串列介面時，串列介面332之組件係作用的或操作以提供一串列介面且GPIO介面333之一或多個組件可係不作用的。類似地，當數位控制介面331充當一GPIO介面時，GPIO介面333之組件係作用的或操作以提供一GPIO介面且串列介面332之一或多個組件可係不作用的。 然而，在特定實施例中，當數位控制介面331充當一串列介面時，數位控制介面331可使用GPIO介面333之一或多個組件來促進提供一串列介面，且因此，GPIO介面333之一或多個組件可係作用的或操作以提供串列介面。類似地，在特定實施例中，當數位控制介面331充當一GPIO介面時，數位控制介面331可使用串列介面332之一或多個組件來促進提供一GPIO介面，且因此，串列介面332之一或多個組件可係作用的或操作以提供GPIO介面。舉例而言，在某些實施方案中，組合邏輯區塊356可包括由電力接通重設354控制之一多工器。此外，在此實例中，組合邏輯區塊356基於數位控制介面331之操作模式及因此由電力接通重設354輸出之值而可將不同信號提供至位準移位器358及359。因此，在此實例中，雖然電力接通重設354通常係串列介面332之部分，但當數位控制介面處於GPIO介面模式中時電力接通重設354可充當GPIO介面之部分。類似地，在此實例中，雖然組合邏輯區塊356以及位準移位器358及359通常係GPIO介面333之部分，但當數位控制介面331處於串列介面模式中時組合邏輯區塊356以及位準移位器358及359中之一或多者可操作以幫助提供一串列介面。 電力接通重設354可以硬體、軟體或該兩者之一組合實施。此外，電力接通重設354可經組態以促進重設一串列介面核心349。在某些實施例中，電力接通重設354可用作一反轉延遲函數。該反轉延遲函數經組態以在將數位控制介面331組態為一串列介面時提供用於將與串列介面核心349相關聯之一或多個邏輯區塊及/或一或多個暫存器設定為一已知條件或值之充足時間。雖然在某些情形中時間之長度可係應用特定的，但在其他情形中時間之長度可基於硬體設計及/或實施方案之特性。舉例而言，所需時間量可取決於時脈頻率、邏輯組件之大小、直接或間接地連接至數位控制介面之組件之類型等。此外，當初始化串列介面核心349或使串列介面核心349脫離一重設狀態時，將邏輯區塊及/或暫存器設定為已知值可發生。 在某些實施方案中，電力接通重設354可經組態以將一選擇信號提供至組合邏輯區塊356。舉例而言，假定數位控制介面331經組態以在VIO接針351接收到一邏輯低信號時操作為一GPIO介面且在VIO接針351接收到一邏輯高信號時操作為一串列介面。繼續此實例，當VIO接針351接收到一邏輯低信號時，由電力接通重設354提供之選擇信號可致使組合邏輯區塊356將基於至資料/啟用接針353及時脈/模式接針352之輸入之信號分別輸出至啟用位準移位器358及模式位準移位器359。例如，組合邏輯區塊356可將自時脈/模式接針352及資料/啟用接針353接收之信號解碼且將該等經解碼信號提供至啟用位準移位器358及模式位準移位器359。 若在此實例中VIO接針351接收到一邏輯高信號而非邏輯低信號，則由電力接通重設354提供之選擇信號可致使組合邏輯區塊356將基於自串列介面核心349接收之信號之信號輸出至啟用位準移位器358及模式位準移位器359。在特定實施例中，組合邏輯區塊356可在將自資料/啟用接針353及時脈/模式接針352或串列介面核心349接收之信號輸出至位準移位器358及359之前延遲或以其他方式修改該等信號。 在某些情形中，電力接通重設354可經組態以將位準移位器357中之一或多者置於一預設或重設狀態中。舉例而言，當串列介面核心349處於一重設狀態中時，此可發生。在某些設計中，電力接通重設354可連接至與經組態以在GPIO介面模式期間為高之每一位準移位器相關聯之一預設高接針且連接至與經組態以在GPIO介面模式期間為低之每一位準移位器相關聯之一預設低接針。在某些實施方案中，將一位準移位器357設定至一預設狀態中可致使位準移位器357基於由預設接針361提供之一預設輸入信號而輸出一值。雖然將預設接針361圖解說明為接收一預設輸入信號，但在若干個實施例中，預設接針361繫結至一預設高及一預設低輸入中之一者。因此，在某些情形中，預設值可係預組態的，而在其他情形中，預設值可係應用特定的且可基於數位控制介面331或功率放大器模組之組態或操作而變化。在某些設計中，每一位準移位器357可與一不同預設值或信號相關聯係可能的。另一選擇係，每一位準移位器357可與同一預設值或信號相關聯。 可透過一Vcc接針363給位準移位器357中之每一者供電。在某些實施方案中，每一位準移位器357可分別連接至一電源。另一選擇係，一單個位準移位器357可直接或間接地連接至一電源，且其餘位準移位器357可藉由至位準移位器357之一連接或連接至電源之其他組件而獲得電力。此外，位準移位器358及359可以類似方式各自連接至一電源，或可連接至一位準移位器或者可將電力提供至位準移位器358及359之其他組件。在特定實施例中，位準移位器357、358及359經組態以調整所接收信號之電壓位準且輸出經修改信號。雖然未如此限制，但位準移位器357、358及359可調整所接收信號之電壓位準以實質上匹配在Vcc接針363處施加之電壓。 在某些實施方案中，上文關於電力接通重設278所闡述之實施例中之某些或所有實施例可應用於電力接通重設354。類似地，在某些實施方案中，上文關於位準移位器284所闡述之實施例中之某些或所有實施例可應用於位準移位器357。此外，在某些實施方案中，上文關於位準移位器282及283所闡述之實施例中之某些或所有實施例可分別應用於位準移位器358及359。另外，上文參考上文圖20關於位準移位器291所闡述之實施例中之某些或所有實施例可應用於圖23中之本文所展示之位準移位器357、358及359。 串列介面核心349通常可包括啟用串列介面核心以提供一串列介面之電路或邏輯。在某些實施例中，串列介面核心349可包括一RFFE核心(例如，RFFE核心273)。此外，在某些例項中，串列介面核心349可包括上文關於RFFE核心273所闡述之實施例中之某些或所有實施例。 如同RFFE核心273，串列介面核心349可包括一組暫存器(未展示)。在特定情形中，可將該組暫存器設定為未知值。舉例而言，當第一次給無線裝置326供電時，可將該組暫存器設定為未知值。作為一第二實例，在其中VIO接針351用作串列介面核心349之電源及串列介面模式與GPIO介面模式之間的模式選擇器兩者之實施方案中，可在數位控制介面331第一次自一GPIO介面轉變至一串列介面時將該組暫存器設定為未知值。為確保在最初給串列介面核心349供電或使該串列介面核心脫離一重設狀態時將暫存器設定為已知值，串列介面核心349可經組態以將該組暫存器中之每一者之值設定為由一組搭接預設362提供之值。在特定實施方案中，搭接預設286 (圖19)可等效於提供至預設接針361之值。 在特定實施例中，串列介面核心349可經組態以自時脈/模式接針352接收一時脈信號。此時脈信號可基於串列介面核心349之實施方案而設定為任何頻率或信號形狀。在某些實施方案中，該時脈信號可係具有26 MHz或26 MHz以下之一頻率之一方形波。此外，串列介面核心349之資料介面可係雙向的。因此，串列介面核心349可在串列介面核心349之資料輸入處自資料/啟用接針388接收資料。類似地，串列介面核心349可將資料自串列介面核心349之資料輸出提供至資料/啟用接針353。如圖23中所圖解說明，藉由緩衝器368及369，可緩衝資料輸入及資料輸出兩者。在某些實施例中，該等緩衝器可係三態緩衝器。此外，串列介面核心349之輸出啟用可經組態以控制緩衝器368及369以啟用資料輸出及資料輸入兩者以共用去往及來自資料/啟用接針353之同一線。因此，在某些實例中，當自串列介面核心349讀取資料時，緩衝器368啟用資料流，而緩衝器369阻止資料流或被設定為高阻抗。類似地，在某些實例中，當將資料寫入至串列介面核心349時，緩衝器369啟用資料流，而緩衝器368阻止資料流或被設定為高阻抗。 組合邏輯區塊356通常包括致使數位控制介面331將一啟用信號及一模式信號分別提供至啟用位準移位器358及模式位準移位器359之任何邏輯。在某些實施例中，組合邏輯區塊356包括啟用一信號之解碼之邏輯。組合邏輯區塊356可接著將一經解碼信號提供至位準移位器358及359中之一者或兩者。在某些例項中，此實施例之組合邏輯區塊356可包括上文關於上文在圖19中展示之組合邏輯區塊279所闡述之實施例中之某些或所有實施例。 在某些實施方案中，數位控制介面331可執行上文關於圖21所闡述之程序301。在此等實施方案中，代替地，可由串列介面核心349執行與RFFE核心相關聯之操作。舉例而言，方塊311可包括將串列介面核心349置於一重設模式中。作為一第二實例，方塊321可包括將與串列介面核心349之暫存器相關聯之串列介面暫存器值或信號提供至串列介面位準移位器357。 G. 組合邏輯區塊圖24圖解說明圖23中展示且根據本發明之態樣實施之組合邏輯區塊356之一實施例之其他細節。如上文所闡述，組合邏輯區塊356可經組態以將一啟用信號及一模式信號分別輸出至位準移位器358及359。此外，組合邏輯區塊356包括判定啟用及模式信號是基於自串列介面核心349接收之輸入還是自時脈/模式接針352及資料/啟用接針353接收之輸入之邏輯。在某些情形中，當數位控制介面331正操作為一GPIO介面時，啟用信號及模式信號可基於經由自時脈/模式接針352及資料/啟用接針353接收輸入信號之額外邏輯或裝置(未展示)接收之輸入。類似地，在某些情形中，當數位控制介面331正操作為一串列介面時，啟用信號及模式信號可基於經由自串列介面核心349接收信號之額外邏輯或裝置(未展示)接收之輸入。在某些情形中，該等額外邏輯或裝置可在將該等信號提供至組合邏輯區塊356之前處理該等信號。 如圖24中所圖解說明，組合邏輯區塊356包括多工器378及多工器379。多工器378可將啟用信號提供至啟用位準移位器358且多工器379可將模式信號提供至模式位準移位器359。該等多工器中之每一者可由自重設輸入377接收至組合邏輯區塊356之一重設信號控制。如上文所闡述，該重設信號可自電力接通重設354接收，且在某些情形中，可係自VIO接針351接收之一信號之一反轉版本。 如先前所闡述，在某些實施例中，當在重設輸入377處接收至組合邏輯區塊356之重設信號係邏輯高或一「1」時，數位控制介面331操作為一GPIO介面。在此等情形中，多工器378輸出在資料/啟用輸入376處接收之信號，且多工器379輸出在時脈/模式輸入374處接收之信號。如藉由小方形所圖解說明，在某些情形中，在不具有任何介入邏輯或組件之情況下，可分別自資料/啟用接針353及時脈/模式接針352接收至資料/啟用輸入376及時脈/模式輸入374之輸入。在其他實施例中，接針352與接針353 (圖23)之間及輸入374與輸入376之間可分別存在額外邏輯。 在某些實施例中，組合邏輯區塊356可包括在資料/啟用輸入376與多工器378之間的一「及」閘381及/或在時脈/模式輸入374與多工器379之間的一「及」閘382。雖然某些實施例包括「及」閘，但由於在選擇資料/啟用輸入376及時脈/模式輸入374之輸入時重設輸入377係邏輯高，因此該等多工器之輸出不改變。在特定實施例中，「及」閘經包括以減小或消除由信號之頻率及/或信號路徑彼此之接近所致使之數位雜訊。該等資料及時脈信號在某些情形中可係高速數位信號，該等高速數位信號在某些實施方案中可快達26 MHz。在其他情形中，該等信號可比26 MHZ快或慢且可係應用相依的。可使用該等「及」閘來限制以信號之速率雙態切換之節點之數目，藉此限制可使與組合邏輯區塊356通信之一或多個裝置(例如，功率放大器控制器329、功率放大器328等)之RF效能態樣降級之時脈能量之量。在某些情形中，「及」閘可引入使得一或多個信號能夠同步化之一延遲。在特定實施例中，「及」閘可係選用的。 雖然圖24之組合邏輯區塊356包括「及」閘，但對組合邏輯區塊356而言，除「及」閘381及382之外或替代該等「及」閘，亦可能包括其他類型之邏輯。舉例而言，組合邏輯區塊356可分別在輸入376與輸入374之間及多工器378與多工器379之間包括一或多個「及」閘、「反及」閘、反相器、「或」閘、「反或」閘或「互斥或」閘。 當在重設輸入377處接收至組合邏輯區塊356之重設信號係邏輯低或一「0」時，數位控制介面331操作為一串列介面。在此等情形中，多工器378輸出在串列啟用輸入372處接收之信號，且多工器379輸出在串列模式輸入373處接收之信號。 雖然圖24未圖解說明除先前已闡述之外的任何額外邏輯，但在某些實施方案中，組合邏輯區塊356可包括額外邏輯組件。舉例而言，可包括額外閘以減小雜訊、延遲信號之時序或儲存先前信號。 H. 第三數位控制介面接下來參考圖25，其展示如根據本發明之其他態樣實施之此處參考為數位控制介面383之一數位控制介面之另一實施例。在某些情形中，數位控制介面383可替代無線裝置326 (圖22中所圖解說明)之數位控制介面331 (圖23中所圖解說明)。在某些實施方案中，上文關於數位控制介面253、數位控制介面272及數位控制介面331所闡述之實施例中之某些或所有實施例可應用於當前數位控制介面383。為簡化論述，下文未復述數位控制介面331與數位控制介面383之間共同之元件。 有利地，在特定實施例中，數位控制介面383可在組態為一GPIO介面時支援三種模式。在某些情形中，藉由啟用數位控制介面383以在組態為一GPIO介面時支援三種模式，數位控制介面383能夠支援比使用單獨模式及啟用接針之一信號控制介面多的功率放大器模式。此外，在某些情形中，可在不添加額外接針輸入且不擴展數位控制介面之封裝大小之情況下支援額外模式。在某些實施方案中，可藉由用提供一第二模式輸入之一接針替代數位控制介面331之資料/啟用接針353及藉由修改組合邏輯區塊356以將第四可用模式解譯為一未啟用信號而達成此等優點。 如圖25中所圖解說明，數位控制介面383可包括一時脈/模式0接針384及一資料/模式1接針386。接針384及386可分別以類似於數位控制介面331之接針352及353之方式組態。然而，當數位控制介面383組態為一GPIO介面時，時脈/模式0接針384可將一第一模式信號提供至組合邏輯區塊388且時脈/模式1接針386可將一第二模式信號提供至組合邏輯區塊388。 GPIO介面387可包括兩個模式位準移位器，模式0位準移位器389及模式1位準移位器391。當由啟用位準移位器358輸出之信號指示應啟用功率放大器328 (圖22)時，由兩個模式位準移位器輸出之信號可由功率放大器控制器329用以設定由功率放大器328接收之一信號之放大位準。在某些實施例中，無論啟用位準移位器358之輸出如何，皆啟用功率放大器328。在某些此類情形中，可由功率放大器控制器329使用啟用位準移位器358之輸出來基於兩個模式位準移位器389及391之輸出而判定是否調整功率放大器328之模式。 如下文將關於圖26更詳細地闡述，供應至啟用位準移位器358之信號可基於在模式接針384及386處接收之信號。此外，在某些情形中，串列介面核心349可將三個信號連接提供至組合邏輯區塊388，如圖25中所圖解說明。在其他情形中，串列介面核心349可將較多或較少信號線提供至組合邏輯區塊388。在此等情形中，該等信號線可使用一或多個邏輯區塊且至少部分地基於自組合邏輯區塊388接收輸出信號之位準移位器之數目組合或分解。 I. 第二組合邏輯區塊圖26圖解說明可根據本發明之又一些態樣實施之此處指定為組合邏輯區塊388之當前組合邏輯區塊之一替代實施例。在某些實施例中，組合邏輯區塊388可包括如先前關於組合邏輯區塊356所闡述之特性或特徵中之某些或所有特性或特徵。 類似於組合邏輯區塊356，組合邏輯區塊388包括判定啟用及模式信號是基於自串列介面核心349接收之輸入還是自時脈/模式0接針384及資料/模式1接針386接收之輸入之邏輯。在某些情形中，當數位控制介面383正操作為一GPIO介面時，啟用信號以及模式0及模式1信號可基於經由自時脈/模式0接針384及資料/模式1接針386接收輸入信號之額外邏輯或裝置(未展示)接收之輸入。類似地，在某些情形中，當數位控制介面383正操作為一串列介面時，啟用信號以及模式0及模式1信號可基於經由自串列介面核心349接收信號之額外邏輯或裝置(未展示)接收之輸入。在某些情形中，該等額外邏輯或裝置可在將該等信號提供至組合邏輯區塊388之前處理該等信號。 如圖26中所圖解說明，組合邏輯區塊388包括三個多工器。多工器401可將啟用信號提供至啟用位準移位器358。當數位控制介面383組態為一串列介面時，多工器401輸出經由串列啟用輸入396自串列介面核心349接收之一啟用信號。當數位控制介面383組態為一GPIO介面時，多工器401輸出基於自時脈/模式0輸入393及資料/模式1輸入394接收之信號之邏輯「或」之一啟用信號。可經由圖26中所圖解說明之「或」閘407獲得邏輯「或」。然而，其他邏輯等效物係可能的，諸如藉由使用一「反或」閘及一反相器。 多工器402可將一第一模式信號或模式0信號提供至模式0位準移位器389。類似地，多工器403可將一第二模式信號或模式1信號提供至模式1位準移位器391。當數位控制介面383組態為一串列介面時，多工器402輸出經由串列模式0輸入397自串列介面核心349接收之一模式0信號。同樣地，當數位控制介面383組態為一串列介面時，多工器403輸出經由串列模式1輸入398自串列介面核心349接收之一模式1信號。 當數位控制介面383組態為一GPIO介面時，多工器402輸出在時脈/模式0輸入393處接收之信號及在重設輸入399處接收之重設信號之邏輯「及」。類似地，當數位控制介面383組態為一GPIO介面時，多工器403輸出在資料/模式1輸入394處接收之信號及在重設輸入399處接收之重設信號之邏輯「及」。可藉由「及」閘404及406獲得邏輯「及」。然而，其他邏輯等效物係可能的，諸如藉由使用一「反及」閘及一反相器。如先前關於圖24所闡述，「及」閘404及406之使用可減小或消除數位雜訊。 該等多工器中之每一者可由自重設輸入399接收之重設信號控制。換言之，提供至該等多工器之選擇信號可係重設信號。如上文所闡述，重設信號可自電力接通重設354接收，且在某些情形中可係自VIO接針351接收之一信號之一反轉版本。當重設信號係一邏輯「1」時，數位控制介面383組態為一GPIO介面，且多工器輸出如上文針對GPIO介面模式所闡述之信號。當重設信號係一邏輯「0」時，數位控制介面383組態為一串列介面，且多工器輸出如上文針對串列介面模式所闡述之GPIO信號。 如先前所闡述，使用組合邏輯388之數位控制介面383可藉由使用模式0接針384及模式1接針386之值來判定是代替地輸出一啟用信號還是將一單獨接針專用於一啟用控制信號而將三種不同模式提供至功率放大器控制器329及/或功率放大器328。當選擇該三種經組態模式中之一者時，組合邏輯區塊388經組態以輸出一啟用信號。當選擇第四模式時，組合邏輯區塊388經組態以輸出一未啟用信號。下文所呈現之表1圖解說明在數位控制介面383組態為一GPIO介面時基於模式接針之值的組合邏輯區塊388至位準移位器之輸出之一項非限制性實例。表1之模式設定對應於基於模式0信號及模式1信號分別至模式0位準移位器389及模式1位準移位器391之輸出的功率放大器控制器329之設定。 表 1<TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 模式0 </td><td> 模式1 </td><td> 啟用 </td><td> 模式設定 </td></tr><tr><td> 0 </td><td> 0 </td><td> 否 </td><td> - </td></tr><tr><td> 0 </td><td> 1 </td><td> 是 </td><td> 1 </td></tr><tr><td> 1 </td><td> 0 </td><td> 是 </td><td> 2 </td></tr><tr><td> 1 </td><td> 1 </td><td> 是 </td><td> 3 </td></tr></TBODY></TABLE>在某些實施例中，數位控制介面383可執行圖21中所展示之程序301之一經修改版本。舉例而言，在某些情形中，方塊318可包括將一第一及第二模式信號自一串列介面核心分別提供至第一模式位準移位器389及第二模式位準移位器391。此外，在某些情形中，方塊312包括將一第一模式信號自時脈/模式接針384提供至第一模式位準移位器389及將一第二模式信號自資料/模式接針386提供至第二模式位準移位器391。在特定實施例中，藉由提供兩個模式信號，數位控制介面383可在操作為一GPIO介面時提供三種模式而非兩種。 在某些實施例中，方塊313之操作可經修改以將第一模式信號及第二模式信號分別自時脈/模式接針384及資料/模式接針386提供至組合邏輯區塊388。組合邏輯區塊388可接著判定是否基於第一及第二模式信號而將一啟用信號提供至啟用位準移位器358，藉此在不具有一專用啟用接針之情況下啟用數位控制介面383以將一啟用信號輸出至功率放大器控制器329。有利地，在特定情形中，藉由消除對一啟用接針之需要，數位控制介面可藉由將啟用接針改變用途為一第二模式接針而支援用於組態一功率放大器之更多種模式。 J. 額外實施例在某些實施例中，一數位控制介面包括經組態以接收一電壓輸入/輸出(VIO)信號之一VIO接針。此外，數位控制介面可包括經組態以提供一串列介面之一前端核心。前端核心可在VIO信號滿足一第一邏輯位準時處於一作用狀態中且在VIO信號滿足一第二邏輯位準時處於一非作用狀態中。此外，數位控制介面可經組態以在前端核心被設定為非作用狀態時提供一般用途輸入/輸出(GPIO)介面。另外，數位控制介面可包括經組態以將一啟用信號提供至一啟用位準移位器且將一模式信號提供至一模式位準移位器之一組合邏輯區塊。此外，數位控制介面可包括一時脈/模式接針及一資料/啟用接針。時脈/模式接針可經組態以在前端核心被設定為一作用狀態時將一時脈信號提供至前端核心且在前端核心被設定為一非作用狀態時將一模式信號提供至組合邏輯區塊。資料/啟用接針可經組態以在前端核心被設定為一作用狀態時將一資料信號提供至前端核心且在前端核心被設定為一非作用狀態時將一啟用信號提供至組合邏輯區塊。此外，數位控制介面可包括一電力接通重設，該電力接通重設經組態以基於VIO信號而選擇分別提供至啟用位準移位器及模式位準移位器之啟用信號及模式信號之一源。在某些實施方案之情況下，前端核心包括一射頻前端(RFFE)核心。 在某些情形中，資料/啟用接針進一步經組態以在前端核心被設定為一作用狀態時將一位址信號提供至前端核心，該位址信號與前端核心之一暫存器相關聯。 在某些實施方案中，數位控制介面可包括複數個暫存器位準移位器。複數個暫存器位準移位器中之每一暫存器位準移位器可經組態以自前端核心接收一暫存器信號且輸出該暫存器信號，藉此使得一功率放大器能夠基於該暫存器信號而組態，該暫存器信號與儲存於與前端核心相關聯之複數個暫存器中之一者中之一值相關聯。在某些情形中，至少一個暫存器位準移位器進一步經組態以在一重設狀態期間接收一預設信號。此外，電力接通重設區塊可進一步經組態以將至少一個暫存器位準移位器置於重設狀態中。在某些情形中，電力接通重設區塊可進一步經組態以將一經延遲重設信號提供至前端核心。 在特定實施例中，數位控制介面包括一第一緩衝器及一第二緩衝器。第一緩衝器可連接於資料/啟用接針與前端核心之一輸出埠之間，且第二緩衝器可連接於資料/啟用接針與前端核心之一輸入埠之間。此外，第一緩衝器可經組態以使得能夠自前端核心讀取資料且第二緩衝器可經組態以使得能夠將資料提供至前端核心。第一緩衝器及第二緩衝器兩者皆可係三態緩衝器。在某些設計中，第一緩衝器與資料/啟用接針之間的連接同第二緩衝器與資料/啟用接針之間的連接係一共用路徑。第一緩衝器及第二緩衝器可進一步經組態以阻止資料同時流動通過第一緩衝器及第二緩衝器。 本發明之某些實施例可經組態以實施一種用於在包括一前端核心及一組合邏輯區塊之一數位控制介面中提供多個控制介面之方法。該方法可包括在至數位控制介面之一VIO輸入處接收一VIO信號及判定該VIO信號是否係邏輯高。回應於判定VIO信號係邏輯高，該方法可包括藉由以下操作而組態數位控制介面以充當一串列介面：將一時脈信號自一時脈輸入提供至前端核心；將一資料信號自一資料輸入提供至前端核心；及在組合邏輯區塊處選擇一第一啟用信號及一第一模式信號以輸出至一啟用位準移位器及一模式位準移位器。第一啟用信號及第一模式信號兩者可自前端核心接收。回應於判定VIO信號係邏輯低，該方法可包括藉由以下操作而組態數位控制介面以充當一般用途輸入/輸出(GPIO)介面：將一第二啟用信號自一啟用輸入提供至組合邏輯區塊；將一第二模式信號自一模式輸入提供至組合邏輯區塊；及在組合邏輯區塊處選擇第二啟用信號及第二模式信號以輸出至啟用位準移位器及模式位準移位器。 在某些實施方案中，該方法可包括回應於判定VIO信號係邏輯高而將前端核心自一重設狀態重新組態為一作用狀態。將前端核心自重設狀態重新組態為作用狀態可包括將前端核心之一組內部暫存器組態為一預設值。在該方法之某些實施方案之情況下，將來自該組內部暫存器之至少一個暫存器組態為不同於來自該組內部暫存器之至少另一個暫存器之一預設值。 此外，該方法可包括將啟用位準移位器之一輸出及模式位準移位器之一輸出提供至一功率放大器控制器，藉此啟用該功率放大器控制器以基於啟用位準移位器之該輸出及模式位準移位器之該輸出而組態一功率放大器。另外，該方法可包括回應於判定VIO信號係邏輯低而將前端核心置於一重設模式中。將前端核心置於重設模式中可包括在一組暫存器位準移位器處維持一預設值。 此章節中之本發明揭示內容之特定態樣可包括為一功率放大器及功率放大器模組之部分，且因此有利地用於如本文中上文所詳細闡述之一無線行動裝置中。功率放大器可包括一數位控制介面及經組態以將一VIO信號提供至該數位控制介面之一模式選擇器。VIO信號可經組態以設定數位控制介面之一模式。在特定實施方案中，數位控制介面包括：一電壓輸入/輸出(VIO)接針，其經組態以接收VIO信號；及一前端核心，其經組態以提供一串列介面。前端核心可在VIO信號滿足一第一邏輯位準時處於一作用狀態中且在VIO信號滿足一第二邏輯位準時處於一非作用狀態中。數位控制介面可經組態以在前端核心被設定為非作用狀態時提供一般用途輸入/輸出(GPIO)介面。此外，數位控制介面可包括：一組合邏輯區塊，其經組態以將一啟用信號提供至一啟用位準移位器且將一模式信號提供至一模式位準移位器；及一時脈/模式接針，其經組態以在前端核心被設定為一作用狀態時將一時脈信號提供至前端核心且在前端核心被設定為一非作用狀態時將一模式信號提供至組合邏輯區塊。此外，數位控制介面可包括一資料/啟用接針，該資料/啟用接針經組態以在前端核心被設定為一作用狀態時將一資料信號提供至前端核心且在前端核心被設定為一非作用狀態時將一啟用信號提供至組合邏輯區塊。在某些情形中，數位控制介面包括一電力接通重設區塊，該電力接通重設區塊經組態以基於VIO信號而選擇分別提供至啟用位準移位器及模式位準移位器之啟用信號及模式信號之一源。在某些實施方案中，功率放大器控制模組亦包括一功率放大器及一功率放大器控制器，該功率放大器控制器經組態以自啟用位準移位器接收啟用信號及自模式位準移位器接收模式信號且基於該模式信號而將一控制信號提供至功率放大器。控制信號可規定功率放大器之一操作模式。 在當前功率放大器模組之某些實施方案中，資料/啟用接針進一步經組態以在前端核心被設定為一作用狀態時將一位址信號提供至前端核心。位址信號可與前端核心之一暫存器相關聯。此外，在某些情形中，數位控制介面包括複數個暫存器位準移位器。複數個暫存器位準移位器中之每一暫存器位準移位器可經組態以自前端核心接收一暫存器信號且輸出該暫存器信號，藉此使得一功率放大器能夠基於該暫存器信號而組態。暫存器信號可與儲存於與前端核心相關聯之複數個暫存器中之一者中之一值相關聯。此外，在某些情形中，至少一個暫存器位準移位器進一步經組態以在一重設狀態期間接收一預設信號。電力接通重設區塊可經組態以將至少一個暫存器位準移位器置於重設狀態中。 在某些實施例中，一數位控制介面包括經組態以接收一電壓輸入/輸出(VIO)信號之一VIO接針。VIO信號可對應於一第一邏輯位準及一第二邏輯位準中之一者。此外，數位控制介面可包括：一時脈/模式接針，其經組態以接收對應於第一邏輯位準及第二邏輯位準中之一者之一第一信號；及一資料/模式接針，其經組態以接收對應於第一邏輯位準及第二邏輯位準中之一者之一第二信號。另外，數位控制介面可包括一般用途輸入/輸出(GPIO)介面模組及一串列介面模組。在某些情形中，GPIO介面模組包括一啟用位準移位器、一第一模式位準移位器、一第二模式位準移位器及一組合邏輯區塊。組合邏輯區塊可經組態以將一啟用信號提供至啟用位準移位器以供輸出至一功率放大器控制器。此外，組合邏輯區塊可經組態以將一第一模式信號提供至第一模式位準移位器以供輸出至功率放大器控制器且將一第二模式信號提供至第二模式位準移位器以供輸出至功率放大器控制器。當第一信號及第二信號中之一或多者對應於第一邏輯位準且VIO信號對應於第二邏輯位準時，啟用信號可對應於一啟用邏輯值。此外，當VIO信號對應於第二邏輯位準時，第一模式信號可對應於第一信號且第二模式信號可對應於第二信號。在某些情形中，功率放大器控制器經組態以至少部分地基於第一模式信號及第二模式信號而控制一功率放大器。串列介面模組之某些實施方案包括一串列介面核心及一重設邏輯區塊。串列介面核心可經組態以在VIO信號對應於第一邏輯位準時提供一串列介面，且重設邏輯區塊可經組態以在VIO信號對應於第二邏輯位準時將串列介面核心置於一重設模式中。 在某些實施例中，當第一信號及第二信號各自對應於第二邏輯位準且VIO信號對應於第二邏輯位準時，啟用信號對應於一未啟用邏輯值。此外，當VIO信號對應於第一邏輯值時，啟用信號可對應於自串列介面核心接收之一串列啟用值。另外，當VIO信號對應於第一邏輯值時，第一模式信號可對應於自串列介面核心接收之一第一串列模式信號，且當VIO信號對應於第一邏輯值時，第二模式信號可對應於自串列介面核心接收之一第二串列模式信號。 在本發明之某些實施方案之情況下，資料/模式接針進一步經組態以在VIO信號對應於第一邏輯位準時將一位址信號提供至串列介面核心。位址信號可與串列介面核心之一暫存器相關聯。另外，時脈/模式接針可進一步經組態以在VIO信號對應於第一邏輯位準時將一時脈信號提供至串列介面核心。 在某些實施例中，數位控制介面包括複數個暫存器位準移位器。複數個暫存器位準移位器中之每一暫存器位準移位器可經組態以自串列介面核心接收一暫存器信號且將該暫存器信號輸出至功率放大器控制器。在某些情形中，此啟用功率放大器控制器以基於暫存器信號而組態功率放大器。暫存器信號可與儲存於與串列介面核心相關聯之複數個暫存器中之一者中之一值相關聯。 在某些實施例中，串列介面模組進一步包括一第一緩衝器及一第二緩衝器。當一緩衝器控制信號被設定為一第一值時，第一緩衝器可經組態以使得能夠自串列介面核心讀取資料，且第二緩衝器經組態以阻止將資料寫入至串列介面核心。此外，當緩衝器控制信號被設定為一第二值時，第一緩衝器可經組態以阻止自串列介面核心讀取資料，且第二緩衝器經組態以使得能夠將資料寫入至串列介面核心。在某些情形中，由串列介面核心產生緩衝器控制信號。 本發明之某些實施例可經組態以實施一種用於在包括一GPIO介面模組及一串列介面模組之一數位控制介面中提供多個控制介面之方法，該串列介面模組可包括一串列介面核心。該方法可包括在至數位控制介面之一VIO輸入處接收一VIO信號及判定該VIO信號是否對應於一邏輯高值。回應於判定VIO信號對應於邏輯高值，該方法可包括藉由以下操作而組態數位控制介面以充當一串列介面：將一時脈信號自一時脈輸入提供至串列介面核心；將一資料信號自一資料輸入提供至串列介面核心；及在一組合邏輯區塊處選擇一第一啟用信號以輸出至一啟用位準移位器、選擇一第一模式信號以輸出至一第一模式位準移位器且選擇一第二模式信號以輸出至一第二模式位準移位器。第一啟用信號、第一模式信號及第二模式信號可各自自一串列介面核心接收。回應於判定VIO信號對應於一邏輯低值，該方法可包括藉由以下操作而組態數位控制介面以充當一般用途輸入/輸出(GPIO)介面：將一第一輸入信號及一第二輸入信號提供至組合邏輯區塊；及在組合邏輯區塊處選擇一第二啟用信號以輸出至啟用位準移位器、選擇一第三模式信號以輸出至第一模式位準移位器且選擇一第四模式信號以輸出至第二模式位準移位器。第二啟用信號可基於第一輸入信號及第二輸入信號之一邏輯運算。此外，第三模式信號可至少部分地基於第一輸入信號，且第四模式信號可至少部分地基於第二輸入信號。 在某些情形中，所指示之方法包括回應於判定VIO信號對應於邏輯高值而將串列介面核心自一重設狀態重新組態為一作用狀態。將串列介面核心自重設狀態重新組態為作用狀態可包括將串列介面核心之一組內部暫存器組態為一預設值。 此外，該方法可包括將啟用位準移位器之一輸出、第一模式位準移位器之一輸出及第二模式位準移位器之一輸出提供至一功率放大器控制器，藉此啟用該功率放大器控制器以在啟用位準移位器之該輸出對應於一啟用值時基於第一模式位準移位器之該輸出及第二模式位準移位器之該輸出而組態一功率放大器。此外，該方法可包括回應於判定VIO信號對應於邏輯低值而將串列介面核心置於一重設模式中。將串列介面核心置於重設模式中可包括將一預設值集合載入至串列介面核心之一組暫存器中。 可包括本發明之特定態樣作為一功率放大器之部分。功率放大器可包括一數位控制介面、一功率放大器、一功率放大器控制器及經組態以將一VIO信號提供至該數位控制介面之一模式選擇器。在某些情形中，VIO信號經組態以設定一數位控制介面之模式且可對應於一第一邏輯位準及一第二邏輯位準中之一者。數位控制介面可包括：一電壓輸入/輸出(VIO)接針，其經組態以接收VIO信號；一時脈/模式接針，其經組態以接收對應於第一邏輯位準及第二邏輯位準中之一者之一第一信號；及一資料/模式接針，其經組態以接收對應於第一邏輯位準及第二邏輯位準中之一者之一第二信號。此外，數位控制介面可包括一般用途輸入/輸出(GPIO)介面模組，該GPIO介面模組可包括一啟用位準移位器、一第一模式位準移位器、一第二模式位準移位器及一組合邏輯區塊。在某些情形中，組合邏輯區塊經組態以將一啟用信號提供至啟用位準移位器以供輸出至功率放大器控制器。組合邏輯區塊可進一步經組態以將一第一模式信號提供至第一模式位準移位器以供輸出至功率放大器控制器且將一第二模式信號提供至第二模式位準移位器以供輸出至功率放大器控制器。當第一信號及第二信號中之一或多者對應於一第一邏輯位準且VIO信號對應於第二邏輯位準時，啟用信號可對應於一啟用邏輯值。在某些情形中，當VIO信號對應於第二邏輯位準時，第一模式信號對應於第一信號且第二模式信號對應於第二信號。另外，數位控制介面可包括一串列介面模組，該串列介面模組可包括一串列介面核心及一重設邏輯區塊。串列介面核心可經組態以在VIO信號對應於第一邏輯位準時提供一串列介面，且重設邏輯區塊可經組態以在VIO信號對應於第二邏輯位準時將串列介面核心置於一重設模式中。此外，功率放大器控制器可經組態以自啟用位準移位器接收啟用信號，自第一模式位準移位器接收第一模式信號及自第二模式位準移位器接收第二模式信號。另外，功率放大器控制器可藉由至少部分地基於第一模式信號及第二模式信號將一控制信號提供至功率放大器而控制功率放大器。此控制信號可規定功率放大器之一操作模式。 在某些實施例中，一無線裝置可包括一功率放大器模組。功率放大器模組可包括先前所闡述之實施例中之一或多者。此外，無線裝置可包括：一電源供應器，其經組態以給功率放大器模組供電；及一收發器，其經組態以將一控制信號提供至功率放大器模組之一模式選擇器。 在某些實施例中，一數位控制介面包括經組態以接收一電壓輸入/輸出(VIO)信號之一VIO接針。此外，數位控制介面可包括一般用途輸入/輸出(GPIO)介面模組及一串列介面模組。GPIO介面模組可包括一啟用位準移位器、一第一模式位準移位器、一第二模式位準移位器及一組合邏輯區塊。組合邏輯區塊可經組態以將一啟用信號提供至啟用位準移位器以供輸出至一功率放大器控制器。組合邏輯區塊可進一步經組態以將一第一模式信號提供至第一模式位準移位器以供輸出至功率放大器控制器且將一第二模式信號提供至第二模式位準移位器以供輸出至功率放大器控制器。串列介面模組可包括一串列介面核心及一重設邏輯區塊。串列介面核心可經組態以在VIO信號對應於一第一邏輯位準時提供一串列介面。此外，重設邏輯區塊可經組態以在VIO信號對應於一第二邏輯位準時將串列介面核心置於一重設模式中。此外，GPIO介面模組可經組態以在VIO信號對應於第二邏輯位準時提供一GPIO介面。 在特定實施方案中，數位控制介面亦可包括一時脈/模式接針，該時脈/模式接針經組態以接收對應於第一邏輯位準及第二邏輯位準中之一者之一第一信號。此外，數位控制介面可包括一資料/模式接針，該資料/模式接針經組態以接收對應於第一邏輯位準及第二邏輯位準中之一者之一第二信號。在某些情形中，當第一信號及第二信號中之一或多者對應於第一邏輯位準且VIO信號對應於第二邏輯位準時，啟用信號可對應於一啟用邏輯值。另外，當VIO信號對應於第二邏輯位準時，第一模式信號可對應於第一信號且第二模式信號可對應於第二信號。在某些實施例中，功率放大器控制器經組態以至少部分地基於第一模式信號及第二模式信號而控制一功率放大器。 雖然已在此章節中闡述了本發明之特定實施例，但此等實施例僅藉助於實例呈現，且並非意欲限制本發明或任何申請專利範圍之範疇。事實上，本文中所闡述之新穎方法及系統可以多種其他形式體現。此外，可在不背離本發明之精神之情況下做出呈本文中所闡述之方法及系統之形式之各種省略、替代及改變，且如此章節中所揭示之本發明之此等態樣可與本發明之其他態樣組合以進一步改良功率放大器、功率放大器模組以及其中使用功率放大器、功率放大器模組之行動裝置之效能。 VI. 程序補償之 HBT 功率放大器偏壓電路及方法 本發明之此章節係關於一種用於加偏壓於一功率放大器之系統，該功率放大器包括：一第一晶粒，其包括一功率放大器電路及具有取決於該第一晶粒之一或多個條件之一電性質之一被動組件；及一第二晶粒，其包括一偏壓信號產生電路，該偏壓信號產生電路經組態以至少部分地基於該第一晶粒之該被動組件之該電性質之量測而產生一偏壓信號。如上文所指示，本發明之此等態樣可與本發明之其他態樣組合以進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 現在參考圖27，其展示包括其上形成有一積體電路(IC) 411之半導體晶粒409之一射頻(RF)組態408。在如本文中所闡述之某些實施方案中，晶粒409可包括取決於與晶粒409相關聯之一或多個條件之具有一或多個操作參數之一晶粒相依組件412。IC 411之至少一部分之操作可由位於晶粒409外部之一偏壓電路413促進。本文中下文更詳細地闡述此一晶粒相依組件之非限制性實例。 如圖27中所進一步展示，晶粒相依組件412可耦合至偏壓電路413以使得可至少部分地基於晶粒相依組件412之一條件操作偏壓電路413。由於晶粒相依組件412之此一條件表示晶粒409之一條件，因此以前述方式操作偏壓電路可允許IC 411以一經改良方式操作。本文中稍後更詳細地闡述此晶粒相依操作之各種實例。 圖28展示在某些實施方案中，圖27之IC 411及晶粒相依組件412可在一第一半導體晶粒409上形成，且偏壓電路413 (圖27)可在一第二半導體晶粒414上形成。下文更詳細地論述第一晶粒409及第二晶粒414之類型之實例。 接下來參考圖29，其展示圖28之兩個單獨晶粒409及414之一實例。第一晶粒409可係基於異質接面雙極電晶體(HBT)處理技術之一晶粒416。如圖29中所進一步展示，在此一晶粒上形成之IC可包括實施於IC 411中之一功率放大器(PA)電路415。如圖29中所進一步展示，程序相依組件412可包括一程序相依電阻412，該程序相依電阻與偏壓電路413具有一晶粒間連接同時PA IC與偏壓電路413具有一類似連接。 圖29進一步展示第二晶粒414可係基於矽處理技術之一晶粒417。偏壓電路413係展示為在此一晶粒上形成。雖然本文中在HBT及矽晶粒之上下文中闡述各種實例，但應理解，本發明之一或多個特徵亦可應用於其他組合之類型之晶粒中。亦應理解，雖然在PA操作及此一PA之偏壓之上下文中闡述，但本發明之一或多個特徵亦可應用於其他類型之IC及此等IC之控制件。 在一基於HBT之PA晶粒及一單獨矽晶粒上之一偏壓電路之上下文中，諸多線性HBT功率放大器設計中所使用之一標準「二極體堆疊」偏壓組態通常展現對裝置β之敏感性，此導致放大器之顯著靜態電流變化。靜態電流之變化可影響效能參數，諸如增益、線性及電流耗用。產品良率亦可由於此等參數之變化而降級。 不能夠處置此β敏感性或處置此β敏感性之能力之減小可導致需要參考電路之增加之偏壓之操作組態，此通常增加產品之電流耗用。在某些情形中，可將更複雜電路設計應用於二極體堆疊偏壓方法，此通常增加電路面積及電流耗用。可使用除二極體堆疊拓撲之外的替代偏壓方法，然而，此等方法可通常損害頻寬、使雜訊降級及/或需要外部被動組件。 圖30展示具有前述標準「二極體堆疊」偏壓組態之一實例性線性HBT PA晶粒418。出於說明之目的，將實例性PA晶粒418展示為包括兩級419及421。應理解，級之數目可多於或少於二。第一級419係展示為透過一輸入匹配電路423自一RFIN節點422接收將放大之一RF信號。第一級419之一輸出係展示為經由提供匹配及諧波終止之一級間電路424傳遞至第二級421。第二級421之一輸出係展示為經由一輸出匹配與諧波終止電路426傳遞至一RFOUT節點427。 在圖30中所展示之實例中，每一PA級419及421係展示為透過各別輸入428及429自一CMOS偏壓電路(未展示)接收DC偏壓電流。偏壓電流係展示為提供至具有一個二極體堆疊之一2×Vbe二極體鏡以產生一偏壓信號。此一設計拓撲示範對程序β之敏感性，此可導致靜態電流之增加之部分間變化，從而影響增益、效率及線性。 在某些實施方案中，本發明係關於一種利用放大器晶粒上之一被動裝置來有效地感測晶粒相依參數(諸如β)且補償相關聯效應(諸如靜態電流變化)以改良效能及/或減小產品之部分間變化之PA組態。在某些實施例中，此一PA組態可包括一矽偏壓晶粒及一HBT放大器晶粒。傳統上，矽晶粒將產生相對於PA晶粒之溫度實質上恆定且基本上僅藉由一離散電阻器之公差而變化的PA晶粒之一參考電流。 在本發明之某些實施方案中，此一離散參考電阻器可由HBT晶粒上之一整合式電阻器替代。在某些實施例中，此整合式電阻器可形成有HBT裝置基極材料，且可展現追蹤程序β之一薄片電阻特性。基於此電阻，一參考電流可經組態以追蹤β且取消或減小對β之「二極體堆疊」敏感性。 在某些實施例中，前述基極電阻器(Rb)類型可經組態以產生一高溫度係數，該高溫度係數可藉由矽控制晶粒內之偏壓產生電路補償以使得跨越參考電阻器施加之電壓隨周圍溫度增加。源於放大器之所得參考電流可在周圍溫度之一選定範圍內實質上恆定且實質上追蹤HBT程序β。 圖31展示其中一HBT PA晶粒416包括其電阻Rb係程序相依之一電阻器412之一實例性組態408。此一電阻器可用作用於產生兩個實例性PA級415a及415b之偏壓信號之一參考電阻。鑒於本發明，應容易地理解，與參考電阻及基於此一參考電阻之偏壓信號之產生相關聯之一或多個特徵可應用於具有較多或較少數目個級之PA組態。 在圖31之實例性組態408中，參考電阻器412之一端係展示為連接至一V-I電路432且另一端係展示為連接至一接地。V-I電路432係繪示為在一矽晶粒417上且係展示為促進電流源433及434給第一PA級415a及第二PA級415b提供偏壓信號。如本文中所闡述，可針對HBT PA晶粒416之一或多個條件之變化補償此等偏壓信號。本文中下文更詳細地闡述可如何組態且連同一與絕對溫度成比例(PTAT)電壓參考431及參考電阻器412一起操作V-I電路432之一實例。 圖32、圖33及圖34展示與參考電阻器412相關聯之電阻(Rref且亦稱為Rb)之量測可如何偵測β參數及溫度之變化。圖32展示在不同晶圓(W2至W10)上形成之HBT晶粒之1/Rb值之一曲線圖。圖33展示在實例性晶圓W2至W10上形成之相同HBT晶粒之β值之一曲線圖。可做出若干種觀察。例如，在圖33中可看出在一給定晶圓內可存在β參數之晶粒間變化。在不同晶圓之間，亦可存在β參數之顯著變化。類似地，在圖32中可觀察到可存在1/Rb之顯著晶粒間及晶圓間變化。 在經驗上，在圖32及圖33中亦可看出1/Rb之晶圓間值與β值相關。舉例而言，晶圓W2至W5之平均β值之一下降對應於相同晶圓之平均1/Rb值之一上升。此展示在β減少/增加時1/Rb之增加/減少之一趨勢貫通晶圓之實例性樣本繼續。 儘管不期望或不意欲受任何特定理論約束，但可考量與基極電阻Rb及β參數相關聯之某些理論。基極電阻Rb可表達為薄片電阻 R bsh ，該薄片電阻又可表達為 其中 q係載子電荷， μ n 係n型載子遷移率， N A 係淨雜質濃度，且 w b 係基極層厚度。β參數可表達為一 β max 之DC電流增益，其中 針對AlGaAs及Si，其中 N E 及 N B 係射極及基極摻雜濃度， w E 及 w B 係射極及基極厚度，且 ΔE v 係有效價帶障壁高度。在某些情形中，InGaP之DC電流增益可表達為 此可經操縱以展示 在方程式2C中，右側上之參數與射極相關，且因此可不在基極程序內顯著變化。因此，針對基極(其係Rb及β之大多數變化針對一HBT發生之處)之變化，β參數β及基極電阻Rb可實質上相等地或以一類似方式回應，以使得兩個參數之比率可大體恆定。因此，Rb之變化之量測可提供關於針對在基極中發生之改變的β之變化之資訊。 圖34展示一HBT PA之不同功率輸出設定(以dBM為單位)之參考電阻(Rref)對操作溫度之曲線圖。當考量此等曲線圖時，可觀察到Rref與溫度之間的關係係大約線性的。 如參考圖31至圖34所闡述，一PA晶粒(例如，一HBT PA晶粒)之基極電阻隨溫度及/或基極層參數變化。在某些實施方案中，此電阻可用作一參考電阻以產生補償與溫度及/或基極層參數相關聯之變化之一控制信號(例如，一偏壓信號)。圖35展示可產生此等經補償控制信號之一實例性V-I電路432。 現在繼續參考圖35，實例性V-I電路432係展示為在一矽晶粒417上形成，且可經組態以自一與絕對溫度成比例(PTAT)源431接收一PTAT信號(例如，大約0.6 V)。通常獨立於溫度及HBT PA晶粒之程序參數之此一信號可提供至基極電阻器(圖31中之412)。舉例而言，提供至基極電阻器412之電流可取決於基極電阻(Rb)之值而變化。在所展示之實例中，提供至一實例性Rb值6 kΩ之0.6 PTAT電壓產生汲取之大約408 μA電流。此電流可用以自V-I電路產生一輸出電壓，以產生將提供至HBT晶粒上之PA電路形式之一參考電流Iref。提供至HBT晶粒之此一參考電流(Iref)針對由基極電阻器412感測之HBT晶粒相關之效應補償。 圖36展示來自V-I電路之經量測輸出電壓對不同Vbatt設定(2.9 V、3.4 V、3.9 V、4.4 V)之溫度之曲線圖。類似於參考電阻與溫度之間的大體線性關係，V-I輸出電壓亦大體與HBT PA晶粒之基極溫度成比例。 參考圖37A至圖40闡述可自本發明之一或多個特徵實現之益處之實例。為在不同條件下模擬一功率放大器之效能，以下參數在正常值、高值及低值之間變化：β參數、通電電壓Vbe、Ft參數、電阻及電容。圖37A及圖37B之「未經補償」設計對應於圖30之實例性組態，且圖38A及圖38B之「經補償」設計對應於圖31之實例性組態。 圖37A及圖37B展示本文中所闡述之未經補償PA實例之第一及第二級之靜態電流對溫度之曲線圖。不同曲線圖對應於變化之參數之不同組合。在第一及第二級模擬中之每一者中，靜態電流變化約+/- 50％。 圖38A及圖38B展示本文中所闡述之經補償PA實例之第一及第二級之靜態電流對溫度之曲線圖。不同曲線圖對應於變化之參數之不同組合。針對第一級，靜態電流變化約+/- 10％。針對第二級，靜態電流變化約+/- 7％。在經考量審閱之後，可觀察到，針對兩個級，經補償組態中之靜態電流之相對變化量大幅度地小於未經補償組態之彼相對變化量。 圖39及圖40展示可由靜態電流之經減小變化提供之增益特性之改良之實例。圖39展示在三個實例性溫度(-20℃、25℃、85℃)下經計算增益(dB)對功率輸出(dBm)之曲線圖。針對每一溫度，中間曲線對應於一正常組態；上部曲線對應於在+ 10％下之靜態電流，且下部曲線對應於在- 10％下之靜態電流。應注意，10％係參考圖38所闡述之經補償組態之最糟糕情形變化。可看出，靜態電流之+/- 10％變化通常隨溫度係恆定的；且因此可產生一良好壓縮效能特性。 圖40展示參考圖38A及圖38B所闡述之變化之參數之不同組態之增益對功率輸出的曲線圖。此處，可看出，所有經補償增益曲線合意地配合於28dB +/- 3dB之一窗口內。 在根據本發明之此等態樣之某些實施方案中，具有如本文中所闡述之一或多個特徵之一基極電阻器可係在一III-V半導體晶粒(例如，HBT晶粒)上形成之一半導體電阻器。下文在本發明之章節VIII中闡述關於此等電阻器之額外細節。 在本發明之某些實施例中，具有本文中所闡述之一或多個特徵之PA及偏壓晶粒可實施於一經封裝模組中。圖41A (平面圖)及圖41B (側視圖)中展示此一模組之一實例。一模組436係展示為包括一封裝基板437。此一封裝基板可經組態以接納複數個組件，且可包括(舉例而言)一層壓基板。安裝於封裝基板437上之組件可包括一或多個晶粒。在所展示之實例中，一PA晶粒(例如，一HBT PA晶粒416)及一偏壓晶粒(例如，一矽偏壓晶粒417)係展示為安裝於封裝基板437上。PA晶粒416可包括如本文中所闡述之一PA電路415及一基極電阻器412；且偏壓晶粒417可包括本文中亦闡述之一V-I電路432。晶粒416及417可透過連接(諸如連接線接合443)電連接至模組之其他部分且可彼此電連接。此等連接線接合可形成於在晶粒上形成之接觸墊441與在封裝基板437上形成之接觸墊438之間。在某些實施例中，一或多個表面安裝裝置(SMD) 442可安裝於封裝基板437上以促進模組436之各種功能性。 根據實施例，可提供RF屏蔽特徵(諸如屏蔽線接合444)以促進一或多個組件(例如，晶粒416、晶粒417及/或SMD 442)之RF屏蔽。此RF屏蔽可抑制RF信號或雜訊在此等組件與模組436外部之區之間通過。在屏蔽線接合444之上下文中，此等線接合可在接觸墊439上形成以使得屏蔽線接合444通常形成圍繞一所要區(例如，模組436之周界附近)之一周界。此等屏蔽線接合之尺寸及間距可經選擇以提供所要RF屏蔽性質。 在某些實施例中，可如下提供一個三維RF屏蔽結構。如圖41B中所展示，屏蔽線接合444可電連接至在封裝基板437之表面下方之一接地平面440。屏蔽線接合444與接地平面440之間的此等連接可藉由接觸墊439及連接特徵450 (例如，穿孔)促進。上文屏蔽線接合444、一導電層(例如，導電塗料層) 445可經提供以使得導電層445與屏蔽線接合444之上部部分電連接。因此，導電層445、屏蔽線接合444及接地平面440可形成一個三維RF屏蔽結構。 根據本發明之某些實施例，封裝基板437與導電層445之間的空間可填充有一外模製結構446。此一外模製結構可提供若干個合意之功能性，包括保護組件及線接合免受外部元件破壞及經封裝模組436之較容易處置。 在某些實施方案中，一RF裝置(諸如一無線裝置)中可包括具有本文中所闡述之一或多個特徵之一裝置及/或一電路。此一裝置及/或一電路可以如本文中所闡述之一模組化形式或以其某一組合直接實施於無線裝置中。在某些實施例中，舉例而言，此一無線裝置可包括一蜂巢式電話、一智慧型電話、具有或不具有電話功能性之一手持式無線裝置、一無線平板電腦及提供對應功能性之其他類似裝置。 接下來參考圖42，其示意性地繪示具有本文中所闡述之一或多個有利特徵之一實例性無線裝置447。在如本文中所闡述之PA之偏壓之上下文中，具有一或多個PA之一PA晶粒416可係一模組436之部分。此處，在晶粒416中出於例示性目的而圖解說明四個PA。此一模組亦可包括具有如本文中所闡述之一或多個特徵之一偏壓晶粒417。在本發明之某些實施例中，此一PA模組可促進(舉例而言)無線裝置447之多頻帶操作。 模組436中之PA可自一收發器454接收其各別RF信號，該收發器可以已知方式組態且操作以產生將放大且傳輸之RF信號並處理所接收信號。收發器454係展示為與一基帶子系統453相互作用，該基帶子系統經組態以提供適合於一使用者之資料及/或聲音信號與適合於收發器454之RF信號之間的轉換。收發器454亦展示為連接至經組態以管理用於無線裝置之操作之電力之一電力管理組件451。此電力管理亦可控制基帶子系統453及PA模組436之操作。 基帶子系統453係展示為連接至一使用者介面448以促進提供至使用者及自使用者接收之聲音及/或資料之各種輸入及輸出。基帶子系統453亦可連接至一記憶體449，該記憶體經組態以儲存資料及/或指令以促進無線裝置之操作及/或給使用者提供資訊儲存區。 在實例性無線裝置447中，模組436之PA之輸出可藉由一匹配網路匹配且經由其各別雙工器456及一頻帶選擇切換器457路由至一天線458。在某些實施例中，每一雙工器可允許使用一共同天線(例如，458)同時執行傳輸及接收操作。在圖42中，所接收信號係展示為路由至可包括(舉例而言)一低雜訊放大器(LNA)之「Rx」路徑(未展示)。 若干個其他無線裝置組態可利用本文中所闡述之一或多個特徵。舉例而言，一無線裝置不必係一多頻帶裝置。在另一實例中，一無線裝置可包括額外天線(諸如分集天線)及額外連接性特徵(諸如無線保真、藍芽及GPS)。 以上對此章節中所提供之本發明之實施例之詳細說明並非意欲係窮盡性或將本發明限於本文中所揭示之精確形式。儘管上文出於說明性目的而闡述本發明之特定實施例及實例，但如熟習相關技術者可認識到，可在本發明之範疇內做出各種等效修改。本文中所提供之本發明之教示可應用於其他系統，且因此並非意欲必要地限於上文所闡述之系統。可組合上文所闡述之各種實施例之元件及動作以提供其他實施例。 VII. 具有 HBT 及 FET 之結構之裝置及方法 本發明之此章節係關於一種半導體結構，該半導體結構包括：一異質接面雙極電晶體(HBT)，其包括位於一基板上方之一集極層，該集極層包括一半導體材料；及一場效電晶體(FET)，其位於該基板上方，該FET具有在形成該HBT之該集極層之該半導體材料中形成之一通道。在某些實施方案中，一第二FET可經提供以便位於該基板上方且經組態以包括在形成該HBT之一射極之一半導體材料中形成之一通道。前述特徵中之一或多者可實施於諸如一晶粒、一經封裝模組及一無線裝置之裝置中。本發明之熟習此項技術者應容易地理解，本發明之此等態樣可與本發明之其他態樣組合以進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 雖然特別參考在砷化鎵(GaAs)材料系統中製作之一裝置闡述，但此章節中所闡述之結構可使用其他III-V半導體材料(諸如磷化銦(InP)及氮化鎵(GaN))製作。此外，可使用多種半導體生長、形成及處理技術中之任一者來形成層及製作本文中所闡述之結構或若干結構。舉例而言，可使用以下技術形成半導體層：分子束磊晶(MBE)、金屬有機化學汽相沈積(MOCVD)(有時亦稱為有機金屬汽相磊晶(OMVPE))或任何其他技術。此外，下文所闡述之各種半導體層之厚度係接近的，且可改變為比所闡述之厚度厚或薄。類似地，本文中下文所闡述之經摻雜半導體層之摻雜位準係相對的。 此章節中所呈現之本發明之態樣係關於一種半導體結構，該半導體結構包括：一雙極裝置(諸如一異質接面雙極電晶體(HBT))；及一p型場效電晶體(pFET)，其整合於一共同基板上，該pFET通常稱為一BiFET且在一GaAs材料系統中形成。實施例亦包括一互補BiFET (BiCFET)，該BiCFET包括與一HBT整合於一GaAs材料系統中之一p型FET (pFET)及一n型FET (nFET)。以下說明含有有關本發明之實施方案之特定資訊。熟習此項技術者將認識到，本發明可以不同於本申請案中所具體論述之一方式實施。 本文中所論述之繪圖及其隨附詳細說明僅係關於本發明之例示性實施例。雖然本文中下文進一步論述之結構459圖解說明包含位於一半導體晶粒中之一基板上方之一NPN HBT及一pFET之一例示性BiFET，但本發明亦可應用於包含一PNP HBT及一NFET；一NPN HBT以及一nFET及一pFET兩者；及一PNP HBT以及一nFET及一pFET兩者之一BiFET。 現在參考圖43，其展示圖解說明根據本發明之一項實施例之包括一例示性BiFET之一例示性結構之一剖面圖的一示意圖。結構459包括BiFET 461，隔離區域466、467及469以及可係一半絕緣GaAs基板之基板464。BiFET 461包括：一HBT 462，其位於基板464上方於隔離區域466與467之間；及pFET 463，其位於基板464上方於隔離區域467與469之間。隔離區域466、467及469提供與基板464上之其他裝置之電隔離且可以此項技術中已知之一方式形成。 HBT 462包括子集極層471、一第一集極層節段472、一第二集極層節段473、一選用蝕刻停止層節段474、一基極層節段476、一射極層節段477、一射極蓋層節段478、一底部觸點層節段479、一頂部觸點層節段481、集極觸點482、基極觸點484及射極觸點486。 出於本文中之說明之目的，一射極可包括與一射極堆疊相關聯之一或多個部分。在圖43之實例性HBT組態462中，此一射極堆疊可包括射極層477、射極蓋層478、底部觸點層479及頂部觸點層481。因此，如本文中所闡述之一射極可包括射極層477及/或射極蓋層478。 亦出於本文中之說明之目的，在GaAs/InGaP之上下文中闡述實例性HBT拓撲。然而，應理解，本發明之一或多個特徵亦可應用於包括(舉例而言)基於磷化銦(InP)、銻化物或氮化物之材料之用於HBT之其他材料系統。 pFET 463包括一背閘極觸點468、一輕摻雜之N型GaAs節段488、一輕摻雜之P型GaAs節段489、一選用蝕刻停止層節段491 (通常包含輕摻雜之N型或P型InGaP)、源極觸點層492及汲極觸點層493 (通常包含重摻雜之P型GaAs)、閘極觸點494、源極觸點497以及汲極觸點498。另一選擇係，選用蝕刻停止層節段491可係未摻雜的。在本發明實施例中，HBT 462可係與pFET 463整合於一互補配置中之一NPN HBT。在另一實施例中，HBT 462可係與一nFET整合之一PNP HBT，或可係與pFET 463及與一nFET整合之一PNP HBT或一NPN HBT。在本發明實施例中，pFET 463可係一空乏模式FET或一增強模式FET。 子集極層471位於基板464上且可包含重摻雜之N型GaAs。子集極層471可藉由使用一金屬有機化學汽相沈積(MOCVD)程序或其他程序形成。第一集極層節段472及集極觸點482位於子集極層471上。第一集極層節段472可包含輕摻雜之N型GaAs。第二集極層節段473可包含輕摻雜之P型GaAs。第一集極層節段472及第二集極層節段473可藉由使用一MOCVD程序或其他程序形成。集極觸點482可由可在子集極層471上方沈積並圖案化之一適當金屬或金屬之組合形成。 選用蝕刻停止層節段474可位於第二集極層節段473上且可包含輕摻雜之N型或P型InGaP。另一選擇係，選用蝕刻停止層節段474可係未摻雜的。蝕刻停止層節段474可藉由使用一MOCVD程序或其他程序形成。 基極層節段476位於蝕刻停止層節段474上且可包含重摻雜之P型GaAs。基極層節段476可藉由使用一MOCVD程序或其他程序形成。 射極層節段477及基極觸點484位於基極層節段476上。射極層節段477可包含輕摻雜之N型磷化銦鎵(InGaP)且可藉由使用一MOCVD程序或其他程序而在基極層節段476上形成。基極觸點484可包含可在基極層節段476上方沈積並圖案化之一適當金屬或金屬之組合。射極蓋層節段478位於射極層節段477上且可包含輕摻雜之N型GaAs。射極蓋層節段478可藉由使用一MOCVD程序或其他程序形成。 底部觸點層節段479位於射極蓋層節段478上且可包含重摻雜之N型GaAs。底部觸點層節段479可藉由使用一MOCVD程序或其他程序形成。 頂部觸點層節段481位於底部觸點層節段479上且可包含重摻雜之N型砷化銦鎵(InGaAs)。頂部觸點層節段481可藉由使用一MOCVD程序或其他程序形成。射極觸點486位於頂部觸點層節段481上且可包含可在頂部觸點層節段481上方沈積並圖案化之一適當金屬或金屬之組合。 在HBT 462之操作期間，電流自射極觸點486流動通過頂部觸點層節段481、底部觸點層節段479、射極蓋層節段478、射極層節段477且流動至基極層節段476中，且由箭頭483指示。 為在HBT 462之集極中形成pFET 463，將一輕摻雜之P型GaAs層節段489定位於一輕摻雜之N型GaAs層節段488上方，將該輕摻雜之N型GaAs層節段定位於一重摻雜之N型GaAs層節段487上方。在重摻雜之N型GaAs層節段487上形成一背閘極觸點468以形成pFET 463之一背閘極。背閘極觸點468可包含可在重摻雜之N型GaAs層節段487上方沈積並圖案化之一適當金屬或金屬之組合。 輕摻雜之N型GaAs層節段488在組合物及形成上實質上類似於上文所論述之第一集極層節段472。輕摻雜之P型GaAs層節段489在組合物及形成上實質上類似於上文所論述之第二集極層節段473。 輕摻雜之P型GaAs層節段489形成pFET 463之通道。蝕刻停止層節段491位於輕摻雜之P型GaAs層節段489上且可包含輕摻雜之N型或P型InGaP。另一選擇係，蝕刻停止層節段491可係未摻雜的。蝕刻停止層節段491可藉由使用一MOCVD程序或其他適當程序而在輕摻雜之P型GaAs層節段489上形成。當實施時，蝕刻停止層節段491可具有在大約10奈米(nm)與大約15 nm之間的一厚度。在一項實施例中，pFET 463可係一增強模式FET且蝕刻停止層節段491可具有小於10 nm之一厚度。 源極觸點層492及汲極觸點層493位於蝕刻停止層節段491上且可包含重摻雜之P型GaAs以分別形成源極及汲極區域。源極觸點層492及汲極觸點層493可藉由使用一MOCVD程序或其他程序形成。一源極觸點497及汲極觸點498位於蝕刻停止層節段491上。源極觸點497及汲極觸點498可包含鉑金(「PtAu」)或其他適當金屬且可以此項技術中已知之一方式形成。一閘極觸點494位於蝕刻停止層節段491上於間隙496 (其形成於源極觸點層492與汲極觸點層493之間)中且可包含一適當金屬或金屬之組合。間隙496可藉由利用一適當蝕刻化學法來選擇性地蝕刻穿透一InGaAs層及一GaAs層且在蝕刻停止層節段491上停止而形成。在形成間隙496之後，可以此項技術中已知之一方式在蝕刻停止層節段491上形成閘極觸點494。在一項實施例中，FET 463可係一增強模式FET且閘極觸點494可直接在輕摻雜之P型GaAs層節段489上形成。在彼實施例中，可利用一適當蝕刻化學法來選擇性地蝕刻穿透蝕刻停止層節段491且在輕摻雜之P型GaAs層節段489上停止。 因此，藉由在包含HBT 462之集極之層中形成pFET 463，可整合一pFET與一NPN HBT，從而產生一互補BiFET。 接下來參考圖44，其展示圖解說明圖43之結構之一替代實施例之一剖面圖的一示意圖。圖44中所展示之結構499包括一BiCFET結構，該BiCFET結構包括一HBT 502、一pFET 503及一nFET 504。將不再詳細闡述類似於圖43中之對應元件及結構的圖44中之元件及結構。 BiCFET 501包括：HBT 502，其位於隔離區域506與隔離區域507之間；pFET 503，其位於隔離區域507與隔離區域509之間；及nFET 504，其位於隔離區域509與隔離區域510之間。 HBT 502包括子集極層511、一第一集極層節段512、一第二集極層節段513、一選用蝕刻停止層節段514、一基極層節段516、一射極層節段517、一射極蓋層節段518、一第二選用蝕刻停止層519、一底部觸點層節段521、一頂部觸點層節段522、集極觸點523、基極觸點524及一射極觸點525。 作為本文中之說明，一射極可包括與一射極堆疊相關聯之一或多個部分。在圖44之實例性HBT組態502中，此一射極堆疊可包括射極層517、射極蓋層518、第二蝕刻停止層519、底部觸點層521及頂部觸點層522。因此，如本文中所闡述之一射極可包括射極層517及/或射極蓋層518。 亦如本文中闡述，在GaAs/InGaP之上下文中闡述實例性HBT拓撲。然而，應理解，本發明之一或多個特徵亦可應用於包括(舉例而言)基於磷化銦(InP)、銻化物或氮化物之材料之用於HBT之其他材料系統。 pFET 503包括位於一輕摻雜之N型GaAs層節段527上方之一輕摻雜之P型GaAs層節段529，該輕摻雜之N型GaAs層節段位於一重摻雜之N型GaAs層節段526上方。一背閘極觸點508在重摻雜之N型GaAs層節段526上形成以形成pFET 503之一背閘極。背閘極觸點508可由可在重摻雜之N型GaAs層節段526上方沈積並圖案化之一適當金屬或金屬之組合形成。 輕摻雜之P型GaAs層節段529形成pFET 503之通道。蝕刻停止層節段531位於輕摻雜之P型GaAs層節段529上且可包含輕摻雜之N型或P型InGaP。另一選擇係，選用蝕刻停止層節段531可係未摻雜的。蝕刻停止層節段531可藉由使用一MOCVD程序或其他適當程序而在輕摻雜之P型GaAs層節段529上形成。當實施時，蝕刻停止層節段531可具有在大約10奈米(nm)與大約15 nm之間的一厚度。源極觸點層533及汲極觸點層538位於蝕刻停止層節段531上且可包含重摻雜之P型GaAs以分別形成源極及汲極區域。一源極觸點542及汲極觸點544位於蝕刻停止層節段531上於其各別觸點層533及538上方。一閘極觸點541位於蝕刻停止層節段531上於間隙540 (其形成於源極區域533與汲極區域538之間)中且可包含一適當金屬或金屬之組合。 為在包含HBT 462之射極之層中形成nFET 504，將一輕摻雜之P型GaAs層節段530定位於一輕摻雜之N型GaAs層節段528上方，將該輕摻雜之N型GaAs層節段定位於重摻雜之N型GaAs層節段526上方。輕摻雜之N型GaAs層節段528在組合物及形成上實質上類似於上文關於圖43所論述之第一集極層節段472。輕摻雜之P型GaAs層節段530在組合物及形成上實質上類似於上文在圖43中論述之第二集極層節段473。 一蝕刻停止層節段532位於輕摻雜之P型GaAs層節段530上且類似於蝕刻停止層節段531。 一重摻雜之P型GaAs層節段534位於蝕刻停止層節段532上且在組合物及形成上實質上類似於上文所論述之基極層節段476。一背閘極觸點536在重摻雜之P型GaAs層節段534上形成以形成nFET 504之一背閘極。背閘極觸點536可包含可在重摻雜之P型GaAs層節段534上方沈積並圖案化之一適當金屬或金屬之組合。一輕摻雜之N型InGaP節段537位於重摻雜之P型GaAs節段534上且在組合物及形成上實質上類似於上文所論述之射極層節段477。 一輕摻雜之N型GaAs層節段539位於輕摻雜之N型InGaP層節段537上且在組合物及形成上實質上類似於上文所論述之射極蓋層節段478。輕摻雜之N型GaAs層節段539形成nFET 504之一通道。第二選用蝕刻停止層節段543位於輕摻雜之N型GaAs層節段539上且可包含輕摻雜之N型或P型InGaP。另一選擇係，第二選用蝕刻停止層節段543可係未摻雜的。第二選用蝕刻停止層節段543可藉由使用一MOCVD程序或其他適當程序而在輕摻雜之N型GaAs層節段539上形成。在本發明之一實施例中，第二選用蝕刻停止層節段543可具有在大約10 nm與大約15 nm之間的一厚度。在一實施例中，nFET 504可係一增強模式FET且蝕刻停止層節段543可具有小於10 nm之一厚度。 一源極區域546及汲極區域547位於第二選用蝕刻停止層節段543上且可包含重摻雜之N型GaAs。源極區域546及汲極區域547可藉由使用一MOCVD程序或其他程序形成。觸點層節段548及549分別位於源極區域546及汲極區域547上且可包含重摻雜之N型InGaAs。觸點層節段548及549可藉由使用一MOCVD程序或其他程序形成。 一源極觸點551及一汲極觸點552分別位於頂部觸點層節段547及548上。一閘極觸點553位於第二選用蝕刻停止層節段543上於間隙554中。間隙554可藉由利用一適當蝕刻化學法來選擇性地蝕刻穿透一InGaAs層及一GaAs層且在第二選用蝕刻停止層節段543上停止而形成。在形成間隙554之後，可以此項技術中已知之一方式在第二選用蝕刻停止層節段543上形成閘極觸點553。在本發明之一實施例中，nFET 504可係一增強模式FET且閘極觸點553可直接在輕摻雜之N型GaAs層節段539上形成。在彼實施例中，可利用一適當蝕刻化學法來選擇性地蝕刻穿透第二選用蝕刻停止層節段543且在輕摻雜之N型GaAs層節段539上停止。 因此，可製作一BiCFET，該BiCFET包括與一NPN或一PNP HBT一起在一GaAs基板上形成之互補pFET 503及nFET 504。 在如本文中所闡述之某些實施例中，蝕刻停止層(例如，474、491、514、519、531、532及543)中之某些或所有蝕刻停止層可包括磷化銦鎵(InGaP)或砷化銦鎵(InGaAs)。此一蝕刻停止層可具有在10奈米(nm)與15 nm之間的一厚度範圍。亦可實施其他厚度範圍。在某些實施例中，前述蝕刻停止層中之某些或所有蝕刻停止層可包括具有對(舉例而言)一FET之一通道之蝕刻敏感性之任何材料。此一材料可在一適當厚度中或在一適當厚度範圍內實施以便達成與前述實例性材料InGaP或InGaAs類似之結果。 圖45展示可經實施以製作圖43之實例性BiFET 461或圖44之實例性BiCFET 501之一部分之一程序555。在方塊556中，可提供一半導體基板。在某些實施例中，此一半導體層可包括本文中所揭示之一或多個層，包括一半絕緣GaAs層(諸如圖43及圖44之實例性層464及505)。在方塊557中，可形成一異質接面雙極電晶體(HBT)以便包括安置於基板上方之一集極層。在某些實施例中，此一集極層可包括本文中所揭示之一或多個層，包括一p- GaAs層(圖43中之473及圖44中之513)。在方塊558中，可形成一場效電晶體(FET)以便包括安置於基板上方且由與HBT之集極層相同之材料形成之一通道區域。在某些實施例中，此一通道區域可包括本文中所揭示之一或多個層，包括p- GaAs層(圖43中之489及圖44中之529)。在某些實施方案中，可形成與HBT (例如，基極、射極及觸點)及FET (例如，源極、汲極及觸點)相關聯之其他結構。 圖46展示可經實施以製作圖44之實例性BiCFET 501之一程序559。在方塊561中，可提供一半導體基板。在某些實施例中，此一半導體層可包括本文中所揭示之一或多個層，包括一半絕緣GaAs層(諸如圖44之實例性層505)。在方塊562中，可在基板層上方形成一子集極層。在某些實施例中，此一子集極層可包括本文中所揭示之一或多個層，包括n+ GaAs層(圖44中之511及/或526)。在方塊563中，可在子集極層上方形成一HBT。在某些實施例中，此一HBT可經形成以便包括本文中參考圖44所闡述之實例性層，包括一集極513、512 (例如，p- GaAs)，一基極516 (例如，p+ GaAs)，一射極517 (例如，n- InGaP)及一射極蓋518 (例如，n- GaAs)。在方塊564中，可在子集極層上方形成一第一FET，以使得其通道區域由與HBT之集極區域相同之材料形成。在某些實施例中，此一第一FET可經形成以便包括本文中參考圖44所闡述之實例性層，包括一通道層529 (例如，p- GaAs)，一源極觸點層533 (例如，p+ GaAs)及一汲極觸點層538 (例如，p+ GaAs)。在方塊566中，可在子集極層上方形成一第二FET，以使得其通道區域由與HBT之射極蓋區域相同之材料形成。在某些實施例中，此一第二FET可經形成以便包括本文中參考圖44所闡述之實例性層，包括一通道層539 (例如，n- GaAs)，一源極觸點層546 (例如，n+ GaAs)及一汲極觸點層547 (例如，n+ GaAs)。 圖47、圖48及圖49在圖43及圖44之實例性組態之上下文中展示可係比參考圖45及圖46所闡述之程序更特定之實例之程序。圖47展示可經實施以製作一HBT (諸如圖43及圖44之彼等HBT)之一程序567。圖48展示可經實施以製作一FET (諸如圖43及圖44之彼等FET)之一程序581。圖49展示可經實施以製作一第二FET (諸如圖44之彼第二FET)之一程序588。出於圖47、圖48及圖49之說明之目的，將假定提供一半導體基板(諸如半絕緣GaAs)及一子集極層(諸如n+ GaAs)。 可按順序、在適當之情況下並行或以其任何組合執行實例性程序567、581及588。本文中更詳細地闡述整合一HBT與一或多個FET之此等方案之實例。 在其中製作一HBT之圖47之實例性程序567中，在方塊568中，可在子集極層上形成一第一集極層(例如，n- GaAs)。在方塊569中，可在第一集極層上形成一第二集極層(例如，p- GaAs)。在方塊571中，可在第二集極層上形成一第一蝕刻停止層(例如，n- InGaP或p- InGaP)。在方塊572中，可在第一蝕刻停止層上形成一基極層(例如，p+ GaAs)。在方塊573中，可在基極層上形成一射極層(例如，n- InGaP)。在方塊574中，可在射極層上形成一射極蓋層(例如，n- GaAs)。在方塊576中，可在射極蓋層上形成一第二蝕刻停止層(例如，n- InGaP或p- InGaP)。在方塊577中，可在第二蝕刻停止層上形成射極之一底部觸點層(例如，n+ GaAs)。在方塊578中，可在底部觸點層上形成射極之一頂部觸點層(例如，InGaAs)。在方塊579中，可形成射極、基極及集極之觸點以便產生HBT組態，諸如圖43及圖44之彼等HBT組態(462、502)。 在其中製作一第一FET (例如，一pFET)之圖48之實例性程序581中，在方塊582中，可在子集極層上形成一經摻雜層(例如，n- GaAs)。在方塊583中，可在經摻雜層上形成一通道層(例如，p- GaAs)。在方塊584中，可在通道層上形成一第一蝕刻停止層(例如，n- InGaP或p- InGaP)。在方塊586中，可在第一蝕刻停止層上形成源極及汲極觸點層(例如，p+ GaAs)。在方塊587中，可形成源極、汲極、閘極及背閘極之觸點以便產生FET組態，諸如圖43及圖44之實例性pFET 463及503。 在其中製作一第二FET (例如，一nFET)之圖49之實例性程序588中，在方塊589中，可在子集極層上形成一第一經摻雜層(例如，n- GaAs)。在方塊591中，可在第一經摻雜層上形成一第二經摻雜層(例如，p- GaAs)。在方塊592中，可在第二經摻雜層上形成一第一蝕刻停止層(例如，n- InGaP或p- InGaP)。在方塊593中，可在第一蝕刻停止層上形成一第三經摻雜層(例如，p+ GaAs)。在方塊594中，可在第三經摻雜層上形成一第四經摻雜層(例如，n- InGaP)。在方塊596中，可在第四經摻雜層上形成一通道層(例如，n- GaAs)。在方塊597中，可在通道層上形成一第二蝕刻停止層(例如，n- InGaP或p- InGaP)。在方塊598中，可在第二蝕刻停止層上形成源極及汲極區域(例如，n+ GaAs)。在方塊599中，可在源極及汲極區域上形成源極及汲極觸點層(例如，InGaAs)。在方塊601中，可形成源極、汲極、閘極及背閘極之觸點以便產生一FET組態，諸如圖44之實例性nFET (504)。 在某些實施方案中，一HBT與一或多個FET之前述整合可以若干種方式達成，包括一再生長方法、一兩步驟方法及/或一共整合方法。在再生長方法中，再生長可涉及一選擇區、多層及/或預圖案化多層技術。選定區技術可包括生長一個裝置、在一或多個選定區中進行蝕刻及接著在彼(等)選定區中生長另一裝置。多層技術可包括一單個生長期，其中裝置層被堆疊而非合併或共用。預圖案化多層技術可包括選擇性蝕刻一基板，之後沈積兩個或兩個以上裝置之層。 在兩步驟生長方法中，可首先形成一個裝置，後續接著毗鄰於第一裝置形成另一裝置。在整合三個裝置(諸如圖44之實例)之上下文中，可將此一兩步驟生長延伸為包括第三裝置之一第三步驟生長。 在共整合方法中，一單個生長可產生由兩個或兩個以上裝置共用之層。在某些實施方案中，共整合方法可包括構成兩個或兩個以上裝置之大多數層之單個生長產生之層。 圖50展示在某些實施例中，與本文中所闡述之BiFET及/或BiCFET組態相關聯之一或多個特徵可實施為一半導體晶粒602之部分。舉例而言，此一晶粒可包括具有如根據本文中所提供之結構及方法形成之一或多個BiFET及/或BiCFET裝置604之一功率放大器(PA)電路603。 此一PA電路603可經組態以便放大一輸入RF信號(RF_IN)以產生為一經放大輸出RF信號(RF_OUT)。 圖51展示包括由一PA/切換器控制器608控制之一PA電路607之另一實例性晶粒606。控制器608可經組態以包括如根據本發明之結構及方法形成之一或多個BiFET及/或BiCFET裝置604。 圖52展示在本發明之某些實施例中，一晶粒(諸如圖51之實例性晶粒606)可實施於一經封裝模組609中。晶粒606可包括一PA 607及具有一BiFET (及/或BiCFET) 604之一控制器608，該BiFET具有如本文中所闡述之有利特徵中之一或多者。此一模組可進一步包括經組態以促進去往及來自晶粒606之信號及/或電力之通過之一或多個連接611。此一模組可進一步包括給晶粒606提供諸如保護(例如，實體、電磁屏蔽等)之功能性之一或多個封裝結構612。連接611及封裝結構612可根據本發明之其他有利態樣實施以進一步改良功率放大器、功率放大器模組及其中使用功率放大器、功率放大器模組之無線裝置之效能。 圖53展示在某些實施例中，諸如圖51之晶粒606或圖52之模組609之一組件可包括於一無線裝置613 (諸如一蜂巢式電話、一智慧型電話或可受益於本發明之有利態樣之其他此類無線裝置)中。在圖53中，將經封裝RF模組609繪示為無線裝置613之部分；且將此一模組展示為包括具有如本文中所闡述之一或多個特徵之一BiFET及/或BiCFET 604。在某些實施例中，亦可利用具有類似功能性之一未經封裝晶粒來達成類似功能性。無線裝置613係繪示為包括其他共同組件(諸如一RFIC 616及一天線617)。無線裝置613亦可經組態以接納一電源，諸如一電池614。 儘管已在此章節中闡述本發明之各種實施例，但熟習此項技術者將顯而易見，更多實施例及實施方案係可能的，此將在本發明之範疇內。舉例而言，本文中之本發明不限於砷化鎵材料系統且可與如貫通本發明之全文闡述之本發明之任何其他數目個相關態樣、所要態樣或適合態樣組合，以甚至進一步改良積體電路、功率放大器、功率放大器模組及其中使用積體電路、功率放大器、功率放大器模組之裝置之效能。 VIII. 具有半導體電阻器之 RF 功率放大器 在諸多情形中，減小射頻(RF)裝置(諸如功率放大器(PA))之成本係合意的。移除程序步驟及/或使用不涉及額外處理步驟之「自由」裝置係可如何達成此成本減小之實例。如本文中所闡述且貫通如與本發明之其他態樣相關之本發明，半導體電阻器可提供此等有利成本減小。亦如本文中所闡述，亦可藉助半導體電阻器實現其他優點。舉例而言，取決於可用電阻值，可提供較小電阻器佔用面積，此又可幫助縮小晶粒大小。晶粒大小之此一減小可進一步減小成本。在另一實例中，某些半導體電阻器可對亦形成該等電阻器之相同半導體材料之條件敏感。如上文所指示，本發明之此等態樣可與本發明之其他態樣組合以進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 接下來現在繼續參考圖54，其圖解性地展示根據本發明之其他態樣之具有一積體電路(IC) 619之一半導體晶粒618。在本發明之某些實施例中，此一IC可包括一或多個半導體電阻器621。本文中下文更詳細地闡述此一半導體電阻器之實例。 圖55展示具有在一半導體基板630 (例如，半絕緣GaAs)上形成之一層堆疊之一HBT 622之一實例。如本文中藉助於實例所闡述，此一堆疊之不同層可用作一半導體電阻器。應理解，雖然在一HBT結構之上下文中闡述此等實例，但半導體電阻器亦可基於與其他類型之堆疊裝置相關聯之層而形成。此外，雖然在圖55中所展示之彼等層材料之上下文中闡述層材料之各種實例，但應進一步理解，亦可利用其他材料。 如圖55中所展示，一子集極層623 (例如，n+ GaAs)可在基板630上方形成。一集極層624 (例如，n- GaAs)可在子集極層623上方形成。一基極層625 (例如，p+ GaAs)可在集極層624上方形成。一射極層626 (例如，n- InGaP)可在基極層625上方形成。一射極蓋層627 (例如，n- GaAs)可在射極層626上方形成。一底部觸點層628 (例如，n+ GaAs)可在射極蓋層627上方形成。一頂部觸點層629 (例如，InGaAs)可在底部觸點層628上方形成。 如圖55中所進一步展示，一集極觸點631可在子集極層623上形成。一基極觸點632可在基極層625上形成。一射極觸點633可在頂部觸點層629上形成。 圖56A至圖56G展示可使用與圖55之實例性HBT 622相關聯之各種層形成之半導體電阻器之實例。圖56A-1至圖56G-1分別係圖56A至圖56G之半導體電阻器之電示意圖。圖56A至圖56G之半導體電阻器之電阻可基於一金屬-半導體界面之一接觸電阻及一或多個半導體區域之電阻。在某些實施方案中，半導體電阻器之電阻可基於一金屬-半導體界面之一接觸電阻及兩個或兩個以上半導體區域之電阻。 在圖56A中所展示之一實例中，在一晶粒618上形成之一半導體電阻器621可包括在形成一HBT 622之一子集極623之一步驟期間形成之一經隔離電阻性區域634。此一電阻性區域可由(舉例而言) n+ GaAs形成，且藉由隔離特徵638及639而與HBT 622及晶粒618之其他部分隔離。電觸點640可在電阻性區域634上形成以使得半導體電阻器621可用於一電路中。 在本發明之某些實施方案中，可在HBT 622之其他上部層之形成期間遮蔽電阻性區域634。在完成HBT 622後，可旋即移除電阻性區域634上方之遮罩。接著，可在其他觸點(例如，631、632及633)之形成期間形成電阻性區域634之電觸點640。 圖56A-1係圖56A之半導體電阻器106之一電示意圖。如圖56A-1中所展示，兩個電觸點640之間的電阻可由一金屬-半導體界面之一接觸電阻R C A模型化，該接觸電阻與電阻性區域634之一電阻及金屬-半導體界面之另一接觸電阻R C A串聯。一金屬-半導體界面之接觸電阻Rc可與exp(φBn/sqrt(Nd))成比例，其中φBn係障壁高度(其取決於接觸金屬之功函數)，且Nd係鄰接接觸金屬之半導體材料之摻雜濃度。當鄰接電觸點之半導體層具有不同摻雜濃度時，圖56A-1至圖56G-1中之接觸電阻彼此不同。圖56A-1至圖56G-1中之不同接觸電阻可貢獻於具有一選定電阻值之一半導體電阻器621。 在圖56B中所展示之一實例中，在一晶粒618上形成之一半導體電阻器621可包括在形成一HBT 622之一集極624之一步驟期間形成之一經隔離電阻性區域645。經隔離電阻性區域645可在電阻性區域634上方形成，如所圖解說明。此一電阻性區域645可由(舉例而言) n- GaAs形成，且藉由隔離特徵638及639與HBT 622及晶粒618之其他部分隔離。電觸點641可在電阻性區域645上形成以使得半導體電阻器621可用於一電路中。 在某些實施方案中，可在HBT 622之其他上部層之形成期間遮蔽電阻性區域645。在完成HBT 622後，可旋即移除電阻性區域645上方之遮罩。接著，可在其他觸點(例如，631、632、633)之形成期間形成電阻性區域645之電觸點641。 圖56B-1係圖56B之半導體電阻器621之一電示意圖。圖56B-1之示意圖具有不同於圖56A-1之示意圖之一接觸電阻值。另外，圖56B-1之示意圖亦包括與電阻性區域634之電阻並聯的電阻性區域645之電阻。如圖56B-2中所展示，兩個電觸點641之間的電阻可由一金屬-半導體界面之一接觸電阻R C B模型化，該接觸電阻與電阻性區域612及電阻性區域614之一並聯電阻串聯，且進一步與金屬-半導體界面之另一接觸電阻R C B串聯。 在圖56C中所展示之一實例中，在一晶粒618上形成之一半導體電阻器621可包括在形成一HBT 622之一基極625之一步驟期間形成之一額外經隔離電阻性區域650。此一電阻性區域可由(舉例而言) p+ GaAs形成，且藉由隔離特徵638及639與HBT 622及晶粒618之其他部分隔離。電觸點642可在電阻性區域650上形成以使得半導體電阻器621可用於一電路中。 在某些實施方案中，可在HBT 622之其他上部層之形成期間遮蔽電阻性區域650。在完成HBT 622後，可旋即移除電阻性區域650上方之遮罩。接著，可在其他觸點(例如，631、632及633)之形成期間形成電阻性區域650之電觸點642。 圖56C-1係圖56C之半導體電阻器621之一電示意圖。圖56C-1之示意圖具有不同於圖56A-1及圖56B-1之示意圖之一接觸電阻值。圖56C-1之示意圖包括電阻性區域645與電阻性區域650之間的PN接面處之二極體。應加反向偏壓於此等二極體中之一者。因此，電阻性區域634及645之電阻不應顯著貢獻於電觸點642之間的電阻。因此，電觸點642之間的電阻可由一金屬-半導體界面之一接觸電阻R C C接近，該接觸電阻與電阻性區域650之一電阻串聯，且進一步與金屬-半導體界面之另一接觸電阻R C C串聯。 在圖56D中所展示之一實例中，在一晶粒618上形成之一半導體電阻器621可包括在形成一HBT 622之一射極626之一步驟期間形成之一經隔離電阻性區域655。此一電阻性區域可由(舉例而言) n- InGaP形成且與HBT 622及晶粒618之其他部分隔離，如所圖解說明。電觸點643可在電阻性區域655上形成以使得半導體電阻器621可用於一電路中。 在某些實施方案中，可在HBT 622之其他上部層之形成期間遮蔽電阻性區域655。在完成HBT 622後，可旋即移除電阻性區域655上方之遮罩。接著，可在其他觸點(例如，631、632及633)之形成期間形成電阻性區域655之電觸點643。 圖56D-1係圖56D之半導體電阻器621之一電示意圖。圖56D-1之示意圖包括電阻性區域650與電阻性區域655之間的PN接面處之二極體。應加反向偏壓於此等二極體中之一者。因此，電阻性區域634、645及650之電阻不應顯著貢獻於電觸點643之間的電阻。因此，電觸點643之間的電阻可由一金屬-半導體界面之一接觸電阻R C D接近，該接觸電阻與電阻性區域655之一電阻及金屬-半導體界面之另一接觸電阻R C D串聯。 在圖56E中所展示之一實例中，在一晶粒618上形成之一半導體電阻器621可包括在形成一HBT 622之一射極蓋627之一步驟期間形成之一額外經隔離電阻性區域635。此一電阻性區域可由(舉例而言) n- GaAs形成且與HBT 622及晶粒618之其他部分隔離，如所圖解說明。電觸點644可在電阻性區域635上形成以使得半導體電阻器621可用於一電路中。 在某些實施方案中，可在HBT 622之其他上部層之形成期間遮蔽電阻性區域635。在完成HBT 622後，可旋即移除電阻性區域635上方之遮罩。接著，可在其他觸點(諸如，舉例而言，觸點631、632及633)之形成期間形成電阻性區域635之電觸點644。 圖56E-1係圖56E之半導體電阻器621之一電示意圖。圖56E-1之示意圖類似於圖56D-1之示意圖，惟電阻性區域635之一電阻經包括以與電阻性區域655之電阻並聯且一金屬-半導體界面之接觸電阻係不同的除外。電觸點644之間的電阻可由一金屬-半導體界面之一接觸電阻R C E接近，該接觸電阻與電阻性區域655及635之一並聯電阻串聯，且進一步與金屬-半導體界面之另一接觸電阻R C E串聯。 在如接下來在圖56F中展示之本發明之一實例中，在一晶粒618上形成之一半導體電阻器621可包括在形成一HBT 622之一底部觸點層628之一步驟期間形成之一經隔離電阻性區域636。此一電阻性區域可由(舉例而言) n+ GaAs形成且與HBT 622及晶粒618之其他部分隔離，如所圖解說明。電觸點646可在電阻性區域636上形成以使得半導體電阻器621可用於一電路中。 在本發明之某些實施方案中，可在HBT 622之其他上部層之形成期間遮蔽電阻性區域636。在完成HBT 622後，可旋即移除電阻性區域636上方之遮罩。接著，可在其他觸點(諸如觸點631、632及633)之形成期間形成電阻性區域636之電觸點646。 圖56F-1係圖56F之半導體電阻器621之一電示意圖。圖56F-1之示意圖類似於圖56E-1之示意圖，惟電阻性區域636之一電阻經包括以與電阻性區域655及635之電阻並聯且一金屬-半導體界面之接觸電阻係不同的除外。觸點646之間的電阻可由一金屬-半導體界面之一接觸電阻R C F接近，該接觸電阻與電阻性區域655、635及636之一並聯電阻串聯，且進一步與金屬-半導體界面之另一接觸電阻R C F串聯。 在圖56G中所展示之一實例中，在一晶粒618上形成之一半導體電阻器621可包括在形成一HBT 622之一頂部觸點層629之一步驟期間形成之一經隔離電阻性區域637。此一電阻性區域可由(舉例而言) n- InGaAs形成且與HBT 622及晶粒618之其他部分隔離，如所圖解說明。電觸點647可在電阻性區域637上形成以使得半導體電阻器621可用於一電路中。 在某些實施方案中，可在HBT 622之任何其他上部層之形成期間遮蔽電阻性區域637。在完成HBT 622後，可旋即移除電阻性區域637上方之遮罩。接著，可接著在其他觸點(諸如觸點631、632及633)之形成期間形成電阻性區域637之電觸點647。 圖56G-1係圖56G之半導體電阻器621之一電示意圖。圖56G-1之示意圖類似於圖56F-1之示意圖，惟一金屬-半導體界面之接觸電阻係不同的且電阻性區域637之一電阻經包括以與電阻性區域655、635及636之電阻並聯除外。電觸點647之間的電阻可由一金屬-半導體界面之一接觸電阻R C G接近，該接觸電阻與電阻性區域655、635、636及637之一並聯電阻串聯，且進一步與金屬-半導體界面之另一接觸電阻R C G串聯。 在圖56A至圖56G之實例性組態中，電阻器621之頂部層之電阻性區域可表示HBT 622堆疊中之對應層。因此，舉例而言，電阻性區域645對應於集極624。類似地，電阻性區域650對應於基極625。電阻器621中之一或多個電阻性區域之電阻可貢獻於電阻器621之總電阻。在某些情形中，電阻器621中之兩個或兩個以上電阻性區域之電阻可貢獻於電阻器621之總電阻。如上文所論述，在某些實施方案中，與來自包括電觸點之一或多個上部層之貢獻相比，下部層可對半導體電阻器621之電阻具有一相對小貢獻。在某些情形中，電阻器621之頂部層之電阻可與HBT 622之對應層之一特性之一量測相關。 圖56A至圖56G之實例性組態展示一堆疊裝置中之層中之某些或所有層中之一選定者可用以形成一半導體電阻器。圖57A中示意性地繪示此一概念，其中一晶粒618被展示為包括具有複數個層之一堆疊裝置。在此複數個層當中的係一選定層651；且可存在在上方(共同繪示為652)及/或在下方共同繪示為649之額外層。為形成對應於選定層651之一電阻性區域654，可在對應下部部分或若干部分649之形成期間分別形成一層653或共同繪示為653之若干層。接著，可在選定層651之形成期間形成所要電阻性區域654。若需要形成堆疊648之上部部分652，則可在此等形成步驟期間遮蔽電阻性區域654。在完成此等步驟後，可旋即移除遮罩以允許形成電觸點656。具有觸點656之所得電阻性區域654接著形成一半導體電阻器621。 在某些實施例中，電阻性區域654可具有：一厚度「t」，其與堆疊648之選定層651之彼厚度實質上相同；及橫向尺寸「d1」及「d2」，如圖57A及圖57B中所展示。此等尺寸可經選擇以產生諸如電阻器621之所要電阻及佔用面積大小之特徵。 圖57C展示參考圖57A及圖57B所闡述之半導體電阻器621可示意性地表示為具有電阻「R」之一電阻器。本文中更詳細地闡述可如何在不同應用中利用此一電阻器之實例。 圖58展示在某些實施例中，在一晶粒上形成且具有本文中所闡述之一或多個特徵之一半導體電阻器621可與在同一晶粒上形成之一堆疊裝置(諸如一電晶體648 (例如，一HBT))耦合。圖59A、圖59B及圖59C展示圖58之組態之不同實例性實施例。在所圖解說明之實例中，半導體電阻器621係展示為給HBT 648之基極(圖59A)、HBT 648之射極(在實例性NPN組態之上下文中，圖59B)及HBT 648之集極(圖59C)提供鎮流電阻。關於半導體鎮流之額外細節可在標題為「HBT WITH SEMICONDUCTOR BALLASTING」之美國專利第5,378,922號中找到，該專利以全文引用方式明確併入本文中且被視為本申請案之說明之部分。 在某些實施例中，具有如本文中所闡述之一或多個特徵之一電阻器621可出於除鎮流之外的目的而耦合至一電晶體648。在某些實施例中，此一電阻器可用於具有一電晶體之一電路中；但不必要與該電晶體直接耦合。 在某些實施例中，具有如本文中所闡述之一或多個特徵之一電阻器可實施於一晶粒上且連接至位於晶粒外部之另一電路。舉例而言，圖60展示其中一半導體電阻器621在一晶粒618上形成之一實例。電阻器621之一個端子(參考為657)係展示為經組態以電連接至晶粒618外部之一位置，且另一端子658係展示為在晶粒618內。晶粒618可包括具有一或多個電晶體648之一積體電路(例如，功率放大器電路)；且此一電路可自一外部電路(如舉例而言，透過端子659)控制。位於晶粒618外部之一偏壓電路可係此一外部電路。此一偏壓電路可連接至電阻器621及電晶體648以允許電晶體之操作基於自電阻器621獲得之一參數。由於電阻器621可由與電晶體648之一層實質上相同之材料形成，因此與電阻器621相關聯之此一參數可追蹤電晶體648與電阻器兩者共同之一條件。此條件追蹤及其應用之實例係在上文在章節VI中。 如上文所指示，當與在一給定晶粒上製作堆疊結構相比時，製作具有如本文中所闡述之一或多個特徵之一半導體電阻器可不藉助額外處理步驟或藉助程序步驟之極小修改達成。雖然本文中在HBT之上下文中闡述各種實例，但應理解，類似電阻器結構及製作方法可應用於其他組態。舉例而言，可形成額外層以用於製作包括一HBT及一或多個其他電晶體結構之裝置。此等裝置之實例包括但不限於如上文在本發明之發明內容章節中引用之美國專利第6,906,359號及PCT公開案第WO 2012/061632號。 如上文所論述，本發明之一或多個特徵可實施於III-V半導體晶粒中。在某些實施例中，此III-V半導體晶粒可包括基於GaAs之晶粒。在此等基於GaAs之晶粒上形成之電晶體及/或其他堆疊結構可或可不包括一HBT。 如上文先前所指示，若干個有利特徵可由半導體電阻器提供。舉例而言，其他優點可包括其中不同電阻溫度係數(TCR)值藉由選擇與電阻器層相關聯之一材料而提供之一合意之特徵。在另一實例中，電阻器之大小可由於可能電阻值(例如，約8歐姆/平方(例如，子集極)至約1,000歐姆/平方(例如，經植入基極層)之薄片電阻)之此一範圍而以一合意之方式最佳化或組態。在又一實例中，電阻器之RF衰減可取決於選擇哪一電阻器而選擇及/或調諧(例如，藉由修改如何加偏壓於裝置上之第三端子)。 在某些實施例中，具有此章節中所闡述之一或多個特徵之一晶粒可實施於一經封裝模組(諸如上文在章節VI中關於本發明之圖41A及圖41B所論述之經封裝模組436)中。如上文所論述，圖41A及圖41B之模組436係展示為包括一封裝基板437。此一封裝基板可經組態以接納複數個組件，且可包括(舉例而言)一層壓基板。安裝於封裝基板437上之組件可包括一或多個半導體晶粒。在所展示之實例中，PA晶粒416可實施為此章節中所論述之HBT PA晶粒618，且模組436可類似地包括如展示為安裝於封裝基板437上之矽偏壓晶粒417。如實施於圖41A及圖41B之例示性模組436中之PA晶粒618可包括如此章節中所闡述之一電晶體648及一半導體電阻器621；且偏壓晶粒417可包括經組態以給PA晶粒618提供控制信號之一電路。在此實施例中，晶粒618及417可透過連接(諸如連接線接合443)電連接至模組之其他部分且彼此電連接。此等連接線接合可形成於在晶粒上形成之接觸墊441與在封裝基板437上形成之接觸墊438之間。在某些實施例中，一或多個表面安裝裝置(SMD) 442可安裝於封裝基板437上以促進如藉助本發明之此等態樣及特徵實施之模組436之各種功能性。 在某些實施例中，RF屏蔽特徵(諸如屏蔽線接合444)可經提供以促進一或多個組件(諸如當前晶粒HBT 618、晶粒417及/或SMD 442)之RF屏蔽。如本發明之上下文中所論述之此RF屏蔽可抑制RF信號或雜訊在此等組件與模組436外部之區之間通過。在屏蔽線接合444之實施方案中，此等線接合可在接觸墊439上形成以使得屏蔽線接合444通常形成圍繞一所要區(例如，在模組436之周界附近)之一周界。此等屏蔽線接合之尺寸及間距可經選擇以提供所要RF屏蔽性質。 在某些實施例中，可如下提供一個三維RF屏蔽結構。如圖41B中所展示，屏蔽線接合444可電連接至在封裝基板437之表面下方之一接地平面440。屏蔽線接合444與接地平面440之間的此等連接可藉由接觸墊439及連接特徵450 (例如，在基板437中形成之穿孔)促進。以上屏蔽線接合444以及導電層(例如，導電塗料層) 445可經提供以使得導電層445與屏蔽線接合444之上部部分電連接。因此，導電層445、屏蔽線接合444及接地平面440可形成一個三維RF屏蔽結構。 在本發明之某些實施例中，封裝基板437與導電層445之間的空間可填充有上文所論述之外模製結構446。此一外模製結構可提供若干個合意之功能性，包括保護組件及線接合免受外部元件破壞及經封裝模組436之較容易處置。 本文中下文在章節XII及XIII中進一步詳細呈現根據本發明之態樣之此等RF屏蔽及外模製結構之額外態樣。 在本發明之某些實施方案中，具有本文中所闡述之電阻器特徵中之一或多者之一裝置及/或一電路可包括於一RF裝置(諸如一無線裝置)中。此一裝置及/或一電路可以如本文中所闡述之一模組化形式或以其某一組合直接實施於無線裝置中。在某些實施例中，舉例而言，此一無線裝置可包括一蜂巢式電話、一智慧型電話、具有或不具有電話功能性之一手持式無線裝置、一無線平板電腦及現在已知或此後達成之此等類似裝置。 現在往回再次參考圖42，其中所闡述之PA模組436可有利地藉助此章節中所論述之PA晶粒618實施。此一模組亦可包括如本文中先前所闡述之偏壓晶粒417。在某些實施例中，此一PA模組可更佳地促進(舉例而言)無線裝置447之多頻帶操作。 如上文所闡述，模組436中之PA可自收發器454接收其各別RF信號，該收發器可以已知方式組態及操作以產生將放大及傳輸之RF信號並處理所接收信號。收發器454係展示為與基帶子系統453相互作用，該基帶子系統經組態以提供適合於一使用者之資料及/或聲音信號與適合於收發器454之RF信號之間的轉換。收發器454亦展示為連接至經組態以管理用於無線裝置之操作之電力之電力管理組件451。此電力管理亦可控制基帶子系統453及模組436之操作。 基帶子系統453係展示為連接至使用者介面448以促進提供至使用者及自使用者接收之聲音及/或資料之各種輸入及輸出。基帶子系統453亦可連接至記憶體649，該記憶體經組態以儲存資料及/或指令以促進無線裝置之操作及/或給使用者提供資訊儲存區。 在實例性無線裝置447中，模組436之PA之輸出可藉由一匹配網路匹配且經由其各別雙工器456及頻帶選擇切換器457路由至天線458。在某些實施例中，每一雙工器可允許使用一共同天線(例如，458)同時執行傳輸及接收操作。在圖42中，所接收信號係展示為路由至可包括(舉例而言)一低雜訊放大器(LNA)之「Rx」路徑(未展示)。 若干個其他無線裝置組態可利用本文中所闡述之一或多個特徵。舉例而言，一無線裝置不必係一多頻帶裝置。在另一實例中，一無線裝置可包括額外天線(諸如分集天線)及額外連接性特徵(諸如無線保真、藍芽及GPS)。任何此等無線裝置可有利地併入此章節中所揭示之電阻器總成中之任一者以使得任何PA、PA模組或使用該PA、該PA模組之無線裝置可藉此享受與其相關聯之益處、優點及經改良效能。 儘管已在此章節中闡述本發明之各種實施例以及相關特徵、態樣及特性，但熟習此項技術者將顯而易見，更多實施例及實施方案係可能的以使得將在本發明之範疇內。舉例而言，本文中之本發明不限於所闡述之材料或系統，且可進一步個別地或以其他方式與如貫通本發明之全文所闡述之本發明之任何其他數目個相關態樣、所要態樣或適合態樣組合、整合、組裝或連結在一起，以甚至進一步改良積體電路、功率放大器、功率放大器模組及其中使用積體電路、功率放大器、功率放大器模組之裝置之效能。 IX. 信號路徑傳輸 本發明之此章節係關於與一負載線分離之諧波終止電路。在一項實施例中，負載線經組態以在功率放大器輸出之一基本頻率下匹配功率放大器輸出處之一阻抗，且諧波終止電路經組態而以對應於功率放大器輸出之一諧波頻率之一相位終止。根據特定實施例，負載線及諧波終止電路可一經由功率放大器晶粒之不同輸出接針電耦合至該功率放大器晶粒外部之功率放大器輸出。且至此進一步，熟習本發明之技術者應容易地理解，本發明之此等態樣可與本發明之其他態樣組合以更佳地改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 如通常所闡述，本發明之態樣係關於經組態以阻止一信號之一反射或若干反射之電路，諸如終止電路。更具體而言，本文中之本發明之態樣係關於經組態以阻止反射一信號之不同頻率分量之功率之部分之單獨終止電路。使用本文中所闡述之系統、設備及方法，電子系統(諸如包括一功率放大器之系統及/或經組態以傳輸射頻(RF)信號之系統)可更高效地操作及/或消耗較少電力。例如，可將較少能量轉換為一RF信號之諧波頻率，及/或可將來自一RF信號之諧波頻率分量之能量轉換成在該RF信號之一基本頻率下之能量。根據本文中所闡述之一或多個特徵，可將直流(DC)能量更高效地轉換成RF能量。 如上文所論述，客戶(諸如原始裝備製造商(OEM))通常期望高PAE及高線性。一功率放大器之一輸出處之一負載線可影響PAE及線性。輸出功率放大器處之負載線可經組態以增加及/或最佳化線性及/或PAE。此可包括匹配基本頻率分量及/或終止功率放大器輸出之一或多個諧波頻率分量。此一負載線可由終止電路實施。 一功率放大器輸出可包括一基本頻率分量及一或多個諧波頻率分量。類似地，至一功率放大器或一功率放大器級之一輸入可包括一基本頻率分量及一或多個諧波頻率分量。某些習用功率放大器系統已包括一單個終止電路(例如，一負載線)以匹配節點處之信號之一基本頻率之一阻抗且以對應於節點處之信號之一諧波頻率之一相位終止。然而，調諧單個終止電路而以最佳化PAE及線性兩者之一方式實現匹配一經放大功率放大器輸出信號之基本頻率之一阻抗且以該經放大功率放大器輸出信號之一諧波頻率之一相位終止兩者可係困難的。因此，PAE可由於最佳化匹配經放大功率放大器輸出之基本頻率之一阻抗或以諧波頻率之一相位終止經放大功率放大器輸出中之任一者而減少。 如此章節中所闡述，一電子系統可包括各自耦合至一信號路徑中之一節點(諸如一功率放大器輸出或至一功率放大器級之一輸入)之兩個或兩個以上單獨終止電路。一第一終止電路可經組態以匹配一節點處之一信號之一基本頻率之一阻抗。在某些實施方案中，該第一終止電路可包括於一基本負載線中。與該第一終止電路分離之一第二終止電路可經組態而以對應於該節點處之該信號之一諧波頻率之一相位終止。第一終止電路及第二終止電路之電路元件可經選擇以便改良一功率放大器系統中之PAE及線性。 在本發明之某些實施方案中，第一終止電路及/或第二終止電路之至少一部分可體現於一晶粒外部，該晶粒包括驅動該晶粒之一輸出節點(諸如一功率放大器晶粒之一功率放大器輸出)之(若干)電路元件。舉例而言，第一終止電路可包括一或多個互連件(諸如線接合)，該一或多個互連件電連接至耦合至一封裝基板之一功率放大器晶粒之一或多個接針及與該功率放大器晶粒分離且耦合至該封裝基板之一或多個電容器。另一選擇係或另外，第二終止電路可包括一或多個互連件(諸如線接合)，該一或多個互連件電連接至功率放大器晶粒之一或多個接針及耦合至一封裝基板之一或多個其他電容器。當在一終止電路中包括複數個互連件時，該等互連件可彼此並聯耦合。在第一及第二終止電路中之至少一者中，一或多個線接合可充當一電感性電路元件且與耦合至封裝基板之一或多個電容器串聯耦合。 在晶粒外部，第一終止電路及第二終止電路可具有至晶粒之輸出節點之不同電連接。在特定實施方案中，晶粒之一第一輸出接針可藉由一第一線接合耦合至第一終止電路，且晶粒之一第二輸出接針可藉由一第二線接合耦合至第二終止電路。在此等實施方案中之某些實施方案中，第一數目個線接合可將第一終止電路耦合至晶粒之接針，且第二數目個線接合可將第二終止電路耦合至晶粒之接針，其中第一數目不同於第二數目。根據若干個其他實施方案，晶粒之一第一輸出接針可藉由一第一凸塊耦合至第一終止電路，且晶粒之一第二輸出接針可藉由一第二凸塊耦合至第二終止電路。在此等實施方案中之某些實施方案中，第一數目個凸塊可將第一終止電路耦合至晶粒之接針，且第二數目個凸塊可將第二終止電路耦合至晶粒之接針，其中第一數目不同於第二數目。 第一終止電路及第二終止電路可包括在晶粒外部之不同信號路徑。例如，第一終止電路可包括實施於封裝基板上之一第一跡線，且第二終止電路可包括基板上之一第二跡線。第一跡線及第二跡線可係基板上之單獨信號路徑之部分。例如，在某些實施方案中，第一跡線可係一RF信號路徑之部分，且第二跡線可係一DC信號路徑之部分。第一跡線及第二跡線可在晶粒外部彼此電分離。 另一選擇係或另外，在晶粒內，輸出節點可電耦合至分支導電特徵以使得輸出被提供至晶粒上之單獨信號路徑。單獨信號路徑可包括第一終止電路中所包括之一第一路徑及第二終止電路中所包括之一第二路徑。以此方式，第一終止電路及第二終止電路可在晶粒之設計期間在晶粒內單獨調諧。例如，晶粒中之第一信號路徑可引導至晶粒之一第一輸出接針，且第二信號路徑可在引導至一第二輸出接針之前包括實施於晶粒上之一電容器。在一項實施例中，一功率放大器之一輸出級之一集極可藉由晶粒之導電特徵直接電耦合至第一終止電路及第二終止電路兩者。 藉由使用兩個或兩個以上單獨終止電路，每一終止電路可經調諧以阻止信號在一所要頻率下之反射。例如，每一終止電路之電感及/或電容可經選擇以使得每一終止電路阻止一信號之一所要頻率分量之反射。 此章節中所闡述之信號路徑終止之方法、系統及設備可能夠達成以下有利特徵中之一或多者以及其他有利特徵。有利地，經組態以阻止一信號之兩個或兩個以上相異頻率分量之反射之單獨終止電路可增加一功率放大器之PAE、線性及基帶效能(舉例而言，一較寬廣頻率回應及/或較大頻寬)中之一或多者。在某些實施方案中，可增加功率放大器之PAE及線性兩者。此外，亦可增加一功率放大器之優值(FOM)。此外，可延長電池壽命、可減小消散之一熱量、可增加單獨終止電路對其阻止反射之信號之信號品質或其任何組合。當此章節中所闡述之信號路徑終止之方法、系統及設備與如貫通本發明之全文揭示之本發明之其他態樣組合時，可達成甚至進一步優點及改良。 A. 無線裝置現在參考圖61A，其在一示意性方塊圖中展示可經實施以有利地包括本發明之特徵之一無線裝置661。本文中所闡述之用於阻止一信號之兩個或兩個以上頻率分量之反射之系統、方法及設備中之任一者可實施於多種電子裝置(諸如一無線裝置或一行動裝置)中。無線裝置661之實例包括但不限於一蜂巢式電話(例如，一智慧型電話)、一膝上型電腦、一平板電腦、一個人數位助理(PDA)、一電子書讀取器、一可攜式數位媒體播放器及當前已知或此後達成之其他此等裝置。例如，無線裝置661可係經組態以使用(舉例而言)全球行動系統(GSM)、分碼多重存取(CDMA)，3G、4G、長期演進(LTE)，諸如此類或其任何組合通信之一多頻帶及/或多模式裝置(諸如一多頻帶/多模式行動電話)。 在特定實施例中，無線裝置661可包括一RF前端662、一收發器組件663、一天線664、功率放大器665、一控制組件666、一電腦可讀媒體667、一處理器668、一電池669及一供應控制區塊670或其任何組合。 收發器組件663可產生RF信號以供經由天線664傳輸。此外，收發器組件663可自天線664接收傳入RF信號。 應理解，與RF信號之傳輸及接收相關聯之各種功能性可由在圖61A中共同表示為收發器663之一或多個組件達成。舉例而言，一單個組件可經組態以提供傳輸及接收功能性兩者。在另一實例中，傳輸及接收功能性可由單獨組件提供。 類似地，亦應理解，與RF信號之傳輸及接收相關聯之各種天線功能性可由在圖61A中共同表示為天線664之一或多個組件達成。舉例而言，一單個天線可經組態以提供傳輸及接收功能性兩者。在另一實例中，傳輸及接收功能性可由單獨天線提供。在又一實例中，可藉助不同天線提供與無線裝置661相關聯之不同頻帶。 如圖61A中所表示，將來自收發器663之一或多個輸出信號繪示為經由一或多個傳輸路徑經由RF前端662提供至天線664。在所展示之實例中，不同傳輸路徑可表示與不同頻帶及/或不同功率輸出相關聯之輸出路徑。例如，所展示之兩個實例性功率放大器665可表示與不同功率輸出組態(例如，低功率輸出及高功率輸出)相關聯之放大及/或與不同頻帶相關聯之放大。在某些實施方案中，傳輸路徑中之一或多者中可包括一或多個終止電路。 在圖61A中，將來自天線664之一或多個經偵測信號繪示為經由一或多個接收路徑提供至收發器663。在所展示之實例中，不同接收路徑可表示與不同頻帶相關聯之路徑。舉例而言，所展示之四個實例性路徑可表示某些無線裝置具備之四頻帶能力。 為促進接收與傳輸路徑之間的切換，RF前端662可經組態以將天線664電連接至一選定傳輸或接收路徑。因此，RF前端662可提供與無線裝置661之一操作相關聯之若干個切換功能性。在特定實施例中，RF前端662可包括經組態以提供與(舉例而言)不同頻帶之間的切換、不同功率模式之間的切換、傳輸與接收模式之間的切換或其某一組合相關聯之功能性之若干個切換器。RF前端662亦可經組態以提供包括信號之濾波之額外功能性。舉例而言，RF前端662可包括一或多個雙工器。此外，在某些實施方案中，RF前端662可包括經組態以阻止一信號之一頻率分量之反射之一或多個終止電路。 無線裝置661可包括一或多個功率放大器665。RF功率放大器可用以使具有一相對低功率之一RF信號之功率升壓。此後，經升壓RF信號可用於多種目的，包括驅動一傳輸器之天線。電子裝置(諸如行動電話)中可包括功率放大器665以放大一RF信號以供傳輸。舉例而言，在具有用於在3G及/或4G通信標準下通信之一架構之行動電話中，可使用一功率放大器來放大一RF信號。管理RF信號之放大可係合意的，此乃因一所要傳輸功率位準可取決於使用者遠離一基地台及/或行動環境多遠。功率放大器亦可用以幫助隨時間調節RF信號之功率位準，以便在一經指派接收時槽期間阻止傳輸信號干擾。一功率放大器模組可包括一或多個功率放大器。 圖61A圖解說明，在特定實施例中，可提供一控制組件666，且此一組件可經組態以提供與RF前端662、功率放大器665、供應控制件670及/或其他操作組件之操作相關聯之各種控制功能性。 在特定實施例中，一處理器668可經組態以促進本文中所闡述之各種程序之實施。出於說明之目的，亦可參考流程圖圖解說明及/或方法、設備(系統)及電腦程式產品之方塊圖闡述本發明之實施例。應理解，流程圖圖解說明及/或方塊圖之每一方塊及流程圖圖解說明及/或方塊圖中之方塊之組合可由電腦程式指令實施。此等電腦程式指令可提供至一般用途電腦、特殊用途電腦或其他可程式化資料處理設備之一處理器以產生一機器，以使得經由電腦或其他可程式化資料處理設備之處理器執行之指令形成用於實施流程圖及/或方塊圖方塊或若干方塊中所規定之動作之構件。 在特定實施例中，此等電腦程式指令亦可儲存於一電腦可讀記憶體667中，該電腦可讀記憶體可指導一電腦或其他可程式化資料處理設備以一特定方式操作以使得儲存於該電腦可讀記憶體中之指令產生包括實施流程圖及/或方塊圖方塊或若干方塊中所規定之動作之指令之一製造物件。電腦程式指令亦可載入至一電腦或其他可程式化資料處理設備上以致使在電腦或其他可程式化設備上執行一系列操作以產生一電腦實施之程序，以使得在電腦或其他可程式化設備上執行之指令提供用於實施一流程圖及/或方塊圖方塊或若干方塊中所規定之動作之操作。 所圖解說明之無線裝置661亦包括一供應控制件670，該供應控制件可用以將一電源供應提供至功率放大器665中之一或多者。舉例而言，供應控制件670可係一DC轉DC轉換器。然而，在特定實施例中，供應控制件670可包括其他功能，諸如，舉例而言，經組態以基於將放大之RF信號之一包絡使提供至功率放大器665之供應電壓變化之一包絡追蹤器。 供應控制件670可電連接至一電池669，且供應區塊670可經組態以基於一DC-DC轉換器之一輸出電壓使提供至功率放大器665之電壓變化。電池669可係供在無線裝置661中使用之任何適合電池，包括(舉例而言)一鋰離子電池。藉由減小功率放大器665之一輸出信號之反射，電池669之電力消耗可減小，藉此改良無線裝置661之效能。例如，本文中所闡述之終止電路可延長電池669放電所花費之一時間量。 圖61B係可實施本發明之一或多項態樣之另一說明性無線裝置672之一示意性方塊圖。在某些實施方案中，圖61B之說明性無線裝置672可係一行動電話。本文中所闡述之終止電路之特徵之任何組合可連同功率放大器一起實施於(舉例而言)無線裝置672之2.5G模組及/或3G/4G前端模組(FEM)中。 所圖解說明之無線裝置672包括一主要天線673、一切換器模組674、一2.5G模組676、一3G/4G前端模組677、一LNA模組678、一分集天線679、一分集前端模組681、一收發器682、一全球定位系統(GPS)_天線683、一電力管理控制器684、一基帶應用處理器686、一記憶體687、一使用者介面688、一加速度計689、一相機691、一WLAN/FM藍芽系統單晶片(SOC) 692、一WLAN藍芽天線693及一FM天線694。應理解，無線裝置672可包括比圖61B中所圖解說明多或少之組件。 收發器682可係一多模式收發器。收發器682可用以使用多種通信標準(舉例而言，包括全球行動通信系統(GSM)、分碼多重存取(CDMA)、寬頻CDMA (W-CDMA)、增強資料速率GSM演進(EDGE)、其他專利性及非專利性通信標準或其任何組合)產生且處理RF信號。如所圖解說明，收發器682電耦合至2.5G模組676及3G/4G前端模組677。2.5G模組676及3G/4G前端模組677中之一功率放大器可使具有一相對低功率之一RF信號之功率升壓。此後，經升壓RF信號可用以驅動主要天線673。此等功率放大器可包括本文中所闡述之終止電路中之任一者以減小一輸入及/或一輸出處之反射及/或雜訊。切換器模組674可將2.5G模組676及3G/4G前端模組677中之功率放大器選擇性地電耦合至主要天線673。切換器模組674可將主要天線673電連接至一所要傳輸路徑。 在特定實施方案中，分集前端模組681及分集天線679可藉由減小視線損耗及/或減輕相移、時間延遲及/或與主要天線673之信號干擾相關聯之失真之影響而幫助改良一無線連結之品質及/或可靠性。在某些實施例中，複數個分集前端模組及分集天線可經提供以進一步改良分集。 無線裝置672可包括可產生且處理所接收WLAN藍芽及/或FM信號之WLAN/FM藍芽SOC模組692。舉例而言，WLAN/FM藍芽SOC模組692可用以連接至一藍芽裝置(諸如一無線耳機)，及/或經由WLAN藍芽天線693及/或FM天線694經由使用一無線存取點或熱點之網際網路通信。 無線裝置672亦可包括用以處理基帶信號之一基帶應用處理器686。相機691、加速度計689、使用者介面688及諸如此類或其任何組合可與基帶應用處理器686通信。由基帶應用處理器處理之資料可儲存於記憶體687中。 雖然已在無線裝置之兩項實例之上下文中圖解說明並闡述了終止電路，但此章節中所闡述之終止電路可用於其他無線裝置及電子器件中。 B. 模組圖61C係一功率放大器模組696之一示意性方塊圖。雖然將出於說明性目的而論述具有一功率放大器晶粒之一功率放大器模組，但應理解，本文中所闡述之原理及優點可應用於任何適合晶粒及/或任何適合電子模組。功率放大器模組696可包括一功率放大器系統之某些或所有部分。在特定實施方案中，功率放大器模組696可稱為多晶片模組。功率放大器模組696可包括一封裝基板697、一或多個功率放大器晶粒698、一匹配網路699、一或多個其他晶粒700及耦合至封裝基板697之一或多個電路元件701、諸如此類或其任何組合。 一或多個其他晶粒700可包括(舉例而言)一控制器晶粒，該控制器晶粒可包括一功率放大器偏壓電路及/或一直流轉直流(DC-DC)轉換器。安裝於封裝基板上之實例性電路元件701可包括(舉例而言)電感器、電容器及諸如此類或其任何組合。功率放大器模組696可包括附著至及/或耦合至功率放大器模組696之封裝基板697之複數個晶粒及/或其他組件。在某些實施方案中，基板697可係經組態以支撐晶粒及/或其他組件且在功率放大器模組696安裝於一電路板(諸如一電話板)上時提供至外部電路之電連接性之一多層基板。因此，基板697可經組態以接納複數個組件，諸如晶粒及/或單獨被動組件。基板697可係具有一表面處理鍍層之一層壓基板。 功率放大器晶粒698可在功率放大器模組696之一或多個輸入接針處接收一RF信號。功率放大器晶粒698可包括一或多個功率放大器，包括(舉例而言)經組態以放大RF信號之多級功率放大器。經放大RF信號可提供至功率放大器晶粒698之一或多個輸出接針。該一或多個輸出接針可係(舉例而言)經組態以用於線接合之接合墊。匹配網路699可提供於功率放大器模組696上以幫助減小信號反射及/或其他信號失真。匹配網路699可包括實施本文中所闡述之特徵之任何組合之一或多個終止電路。儘管將匹配網路展示為在功率放大器晶粒698外部，但應理解，匹配網路699之至少一部分可實施於功率放大器晶粒698上。功率放大器晶粒698可係任何適合晶粒。在某些實施方案中，該功率放大器晶粒係一個砷化鎵(GaAs)晶粒。在此等實施方案中之某些實施方案中，GaAs晶粒具有使用一異質接面雙極電晶體(HBT)程序形成之電晶體。 功率放大器模組696之一或多個電路元件701可包括一電容器及一電感器。一電感器701可在基板697上實施為基板697上之一跡線或安裝至基板697之一表面安裝組件(SMC)。該電感器可操作為一扼流圈電感器，且可安置於在一供應電壓接針V CC上接收之一供應電壓與功率放大器晶粒698之間。該電感器可給功率放大器晶粒698上之一功率放大器提供在供應電壓接針V CC上接收之一供應電壓，同時對高頻率RF信號分量進行扼流及/或阻擋。該電感器可包括電連接至供應電壓接針V CC之一第一端及電連接至與功率放大器晶粒698相關聯之一雙極電晶體之一集極之一第二端。該電容器可充當一解耦電容器。該電容器可包括電連接至該電感器之該第一端之一第一端及電耦合至接地之一第二端，該接地在特定實施方案中使用功率放大器模組696之一接地接針(未圖解說明)提供。該電容器可將一低阻抗路徑提供至高頻率信號，藉此減小功率放大器供應電壓之雜訊，從而改良功率放大器穩定性及/或改良該電感器作為一RF扼流圈之效能。在某些實施方案中，該電容器可包括一SMC。 匹配網路699可包括兩個或兩個以上終止電路。在某些實施方案中，匹配網路699可包括用以將功率放大器晶粒698之輸入及/或輸出接針電連接至封裝基板697之線接合。該等線接合可充當電感性電路元件。電感可藉由添加額外並聯線接合而增加。並聯線接合可各自耦合至功率放大器晶粒698之一不同接針。電感可藉由移除並聯線接合及/或添加串聯線接合而減少。匹配網路699亦可包括基板697上之一或多個導電跡線及安裝於基板697上之一或多個電容器。每一終止電路可包括與電連接至功率放大器晶粒698之一或多個接針之一或多個線接合串聯之導電跡線及/或電容器。電容及/或電感值可經選擇以便阻止由於阻抗不匹配而反射特定頻率分量(舉例而言，自一天線)。此可有利地增加PAE、功率放大器線性、功率放大器跨過其在一規範內操作之頻寬、FOM、諸如此類或其任何組合。本文中下文將更詳細地闡述可包括於匹配網路699中之終止電路。 功率放大器模組696可經修改以包括較多或較少組件，包括(舉例而言)額外功率放大器晶粒、電容器及/或電感器。例如，功率放大器模組696可包括一或多個額外匹配網路699。特定而言，可存在RF_IN與至功率放大器晶粒698之一輸入之間的另一匹配網路及/或功率放大器級之間的一額外匹配網路。作為另一實例，功率放大器模組696可包括一額外功率放大器晶粒以及經組態以操作為安置於額外功率放大器晶粒與模組之V CC接針之間的一LC電路之一額外電容器及電感器。功率放大器模組696可經組態以具有額外接針，諸如在其中將一單獨電源供應提供至安置於功率放大器晶粒上之一輸入級之實施方案及/或其中多晶片模組跨過複數個頻帶操作之實施方案中。 C. 終止電路如本文中所使用，一終止電路可指經組態以阻止反射一信號(諸如一RF信號)之功率之一部分之一電路。一終止電路可經組態以藉由使阻抗匹配而減小及/或最小化信號之反射。此可增加PAE及/或功率放大器增益。終止電路可包括(舉例而言)經組態以匹配一節點處之一基本頻率之一阻抗之一負載線及一或多個諧波終止電路。 參考圖62，將闡述具有實例性終止電路之一功率放大器系統之一電路圖。功率放大器系統之某些或所有部分可實施於圖61C之功率放大器模組696上。如圖62中所展示，功率放大器模組696可包括功率放大器級713及/或714 (諸如GaAs雙極電晶體)、電源供應器接針(諸如一V SUP1及V SUP2)、電感器716及/或717、匹配網路705及708以及輸入匹配電路712或其任何組合。一RF輸入信號RF_IN可經由一輸入匹配電路712提供至一第一級功率放大器713。一第一級經放大RF信號可由第一級功率放大器713產生。該第一級經放大RF信號可經由一級間功率放大器匹配網路706提供至第二級功率放大器714。一第二級經放大RF信號可由第二級功率放大器714產生。該第二級經放大RF信號可經由一輸出匹配網路709提供至一輸出負載。在某些實施方案中，提供至輸出負載之RF信號RF_OUT可提供至一功率放大器模組之一輸出。 第一級功率放大器713可經由扼流圈電感器716耦合至一電源供應器(舉例而言，將供應V SUP1之一電池或其他源)。類似地，第二級放大器714可經由扼流圈電感器717耦合至電源供應器(舉例而言，用以提供V SUP2之一電池)。第一功率放大器級713可在對應終止電路經調諧以阻止第一級經放大RF信號之一基本頻率分量及第一級經放大RF信號之一或多個諧波分量之反射時消耗來自電源供應器之較少電力。類似地，第二功率放大器級714可在對應終止電路經調諧以阻止第二級經放大RF信號之一基本頻率分量及第二級經放大RF信號之一或多個諧波分量之反射時消耗來自電源供應器之較少電力。 如圖62中所圖解說明，功率放大器模組696可包括第一匹配網路705及第二匹配網路708。第一匹配網路705可包括級間基本終止電路706及一級間諧波終止電路707。第二匹配網路708可包括輸出基本終止電路709及一輸出諧波終止電路711。第二匹配網路708之特徵之任何組合可視需要應用於第一匹配網路705。 出於說明性目的，將更詳細地闡述第二匹配網路708。輸出基本終止電路709可係一基本負載線。輸出基本終止電路709可經組態以阻止自負載反射第二級經放大RF信號之一基本頻率分量之功率之一部分。該負載可包括(舉例而言)一切換器模組674中之一RF切換器及一天線673。輸出諧波終止電路711可經組態以阻止朝向一負載洩漏第二級經放大RF信號之一或多個諧波頻率分量之功率之一部分。更具體而言，輸出諧波終止電路711可包括經組態以阻止朝向負載洩漏第二級經放大RF信號之一個二階諧波頻率分量之功率之一部分的一終止電路。在某些實施方案中，輸出諧波終止電路711可替代地或額外地包括經組態以阻止朝向負載洩漏第二級經放大RF信號之一個三階諧波頻率分量之功率之一部分的一終止電路。經組態以阻止第二級經放大RF之一諧波頻率分量之功率之一部分之反射的單獨終止電路之原理及優點可應用於任何所要諧波頻率分量及/或任何適合數目個諧波頻率分量。雖然參考諧波頻率闡述了某些實施例，但本文中所闡述之一或多個特徵可應用於任何所要頻率。 對應於第二級經放大RF信號之一所要頻率分量之一終止電路可包括與一或多個電容性電路元件串聯之一或多個電感性電路元件。終止電路之該等串聯電路元件可將一基本負載線(諸如輸出基本終止電路709)之一輸入節點耦合至一接地參考電壓。該等串聯電路元件可包括(舉例而言)一線接合、基板上之一跡線及一表面安裝電容器。在特定實施方案中，該等串聯電路元件可包括一線接合，該線接合具有耦合至一晶粒之一輸出接針之一第一端及耦合至一封裝基板上之一導電跡線之一第二端。根據此等實施方案中之某些實施方案，該等串聯電路元件亦可包括安裝於封裝基板上之一電容器。此一電容器可具有耦合至導電跡線之一第一端及耦合至一參考電壓(諸如一接地電位)之一第二端。電感性電路元件之一有效電感及/或電容性電路元件之一有效電容可經選擇以便調諧終止電路以阻止第二級經放大RF信號之所要頻率分量之反射。 在節點n1處，功率放大器輸出可包括一基本頻率分量及一或多個諧波頻率分量。提供至輸出負載之RF輸出信號RF_OUT可係此等頻率分量中之每一者之總和。具有有效用於傳輸一信號之一波形之一功率放大器輸出可產生功率放大器之一所要線性。例如，使節點n1處的功率放大器輸出之頻率分量組合以形成一完美正弦波可係合意的。另一選擇係或另外，阻止功率放大器輸出級714之雙極電晶體之集極處之輸出進行削波可係合意的。 節點n1處之阻抗可由方程式3及4表達： <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td><img wi="114" he="55" file="02_image009.jpg" img-format="jpg"></img></td><td> (3) </td></tr><tr><td> </td><td><img wi="110" he="51" file="02_image011.jpg" img-format="jpg"></img></td><td> (4) </td></tr></TBODY></TABLE>在方程式3中， Z可表示節點n1處之阻抗， jx可表示節點n1與一終止電容器之間的一傳輸線之阻抗，且1/ jwC可表示終止電容器之阻抗。在方程式4中， 可表示傳輸線之阻抗之一電感性分量，且1/ wC可表示傳輸線在一基本頻率 w下之一電容性分量。因此，傳輸線可充當一電容性及/或一電感性電路元件。傳輸線可包括(舉例而言)自功率放大器晶粒之一或多個接針至一封裝基板上之一導電跡線之一或多個互連件。傳輸線亦可包括封裝基板上之導電跡線。 節點n1處的功率放大器輸出之相位可藉由調整傳輸線之阻抗而移位。作為一項實例，添加將節點n1耦合至與一或多個線接合並聯的一包裝基板上之一導電跡線之一額外線接合可減少傳輸線之電感性阻抗分量。此可使一特定頻率之阻抗之相位在一史密斯圖上針對該特定頻率沿一電路移位。使阻抗之相位移位又可調整阻抗之電容性及電感性分量，(舉例而言)如方程式3及4所表示。作為另一實例，調整封裝基板上之一導電跡線之一長度可調整傳輸線之阻抗。藉由調整傳輸線之阻抗及/或一諧波終止電路中之一終止電容器之一電容，該諧波終止電路可經組態而以節點n1處的功率放大器輸出之一諧波頻率之一相位終止。 在本發明之特定實施方案中，節點n1處之阻抗可在一第二諧波下係大約0 (短路)，且節點n1處之阻抗可在一第三諧波下顯現為極大或無限(開路)。例如，一短路阻抗可藉由使該阻抗在方程式3及4中等於0而實現。作為另一實例，當傳輸線之電容接近零時，則根據方程式3及4該阻抗將顯現為一開路。在某些其他實施方案中，節點n1處之阻抗可在一第二諧波下係一開路且在一第三諧波下係一短路。因此，諧波終止電路可經組態以滿足一所要應用之需要。 參考圖63A，將闡述根據另一實施例之包括說明性終止電路之另一功率放大器系統之一方塊圖。圖63A中所圖解說明之功率放大器系統之某些或所有部分可實施於一功率放大器模組696上。功率放大器模組696可包括安裝於一封裝基板697上之一功率放大器晶粒698。功率放大器晶粒698可包括諸如輸出接針721及722之接針。雖然將輸出接針721及722分別圖解說明為單個接針，但在特定實施例中，此等接針可各自表示兩個或兩個以上接針之一群組。一功率放大器之一輸出可提供至輸出接針721及722。輸出接針721及722兩者皆可耦合至圖62之節點n1。如圖62中所圖解說明，節點n1耦合至一GaAs雙極電晶體之一集極、至輸出匹配網路709之一輸入及輸出諧波終止電路711之一輸入。 圖63A之功率放大器模組696包括與一輸出諧波終止電路711分離之一輸出基本終止電路709。基本終止電路709及諧波終止電路711可具有至在功率放大器模組698外部之一功率放大器之一輸出節點(諸如圖62中之節點n1)之不同電連接。例如，不同互連件可將基本終止電路709及諧波終止電路711電耦合至功率放大器模組698之不同接針。基本終止電路709及諧波終止電路711可包括於基板697上之單獨信號路徑中。此等單獨信號路徑可不在基板697上或經由功率放大器模組698外部之電路元件彼此電連接。基本終止電路709及諧波終止電路711可包括於單獨信號路徑中。例如，一功率放大器之輸出可提供至兩個或兩個以上單獨信號路徑，其中一個路徑去往基本終止電路709且一不同路徑去往諧波終止電路711。該兩個或兩個以上單獨路徑可包括與一RF路徑分離之一DC路徑，舉例而言，如所圖解說明。 基本終止電路709可包括將一或多個輸出接針722耦合至封裝基板697之一導電跡線之一或多個互連件719，諸如線接合及/或凸塊。在具有一個以上輸出接針722之實施方案中，將接針722電連接至導電跡線之互連件719可彼此並聯。互連件719 (舉例而言，線接合)之數目可經調整以改變輸出基本終止電路709之阻抗以便阻止輸出接針722處的信號路徑上之一信號之一所要頻率分量之反射。包括並聯之更多互連件719可減小一有效電感。導電跡線可將互連件719與一電容器串聯耦合。導電跡線亦可給終止電路添加一電感及/或一電容，舉例而言，如上文所論述。該電容器之一電容可經選擇以便阻止輸出接針722處的信號路徑上之一信號之一所要頻率分量之反射。另一選擇係或另外，終止電路之一有效電容可藉由包括與該電容器串聯及/或並聯之額外電容器及/或藉由包括其他電容性電路元件而調整。終止電路之有效電感及有效電容可彼此組合地組態以便增加功率放大器模組696之線性及/或PAE。有效電感及有效電容可(舉例而言)基於耦合至功率放大器晶粒698之一輸出接針之互連件之數目、基板上之一導電跡線之尺寸(諸如長度)及安裝於基板上之一電容器之電容而判定。 輸出諧波終止電路711包括將一或多個輸出接針721耦合至封裝基板697之一導電跡線之一或多個互連件718，諸如線接合及/或凸塊。在具有一個以上輸出接針721之實施方案中，將接針721電連接至導線跡線之互連件718可並聯耦合。輸出諧波終止電路711中所包括之互連件718 (舉例而言，線接合)之數目可與輸出基本終止電路709之互連件719之數目單獨地組態。以此方式，不同終止電路之電感可經調諧以增加功率放大器模組696之線性及/或PAE。此可包括匹配輸出基本終止電路709中之節點處之一信號之一基本頻率之一阻抗及以對應於輸出諧波終止電路711中之節點處之該信號之一諧波頻率之一相位終止。不同終止電路之有效電容亦可單獨地且彼此獨立地組態。由於不同終止電路可包括於不同信號路徑中，因此對任一終止電路之改變可不影響另一終止電路。 一導電跡線可耦合與圖63A中所圖解說明之輸出匹配網路中之一或多個電容性電路元件(諸如電容器)串聯之互連件(諸如線接合)。終止電路之一有效電容可經選擇以便阻止不同於輸出基本終止電路709經組態以阻止反射的輸出接針721處之信號路徑上之一信號之所要頻率分量的該信號之另一所要頻率分量之反射。在特定實施方案中，不同終止電路可包括可給各別終止電路添加電感及/或電容的基板697上之不同導電跡線。不同導電跡線可單獨地且彼此獨立地組態以使得每一導電跡線可在一選定頻率下提供所要終止。終止電路之有效電感及有效電容可彼此組合地組態以便增加功率放大器模組696之線性及/或PAE。 圖63B圖解說明根據本發明之一特定實施例之一實例性基板697。基板697可係一封裝基板，諸如一層壓基板。基板697可包括於本文中所論述之模組(諸如功率放大器模組696)中之任一者中。基板697經組態以接納複數個組件且包括導電跡線。圖63B中之虛線圖解說明其中基板697經組態以接納組件之區。例如，如所圖解說明，基板697經組態以接納一功率放大器模組698及複數個表面安裝電容器726、727及728。所圖解說明之基板697亦包括一第一導電跡線723及一第二導電跡線724。如圖63B中所圖解說明，一分離720將第一導電跡線723與第二導電跡線724分離。分離720可在一所要應用之任何適合點處將第一導電跡線723與第二導電跡線724實體分離。因此，第一導電跡線723及第二導電跡線724係基板697上之不同信號路徑之部分。 基板697可經組態以實施本文中所論述之終止電路之至少一部分。例如，第一導電跡線723可包括於經組態以在功率放大器輸出信號之一基本頻率下匹配功率放大器晶粒698之輸出節點處之一阻抗的一負載線中。如所圖解說明，基板697亦經組態以接納一表面安裝電容器726，該表面安裝電容器係該負載線之部分。第二導電跡線724可包括於與該負載線分離之一諧波終止電路中。該諧波終止電路可經組態而以對應於功率放大器輸出之一諧波頻率之一相位終止。如所圖解說明，第二導電跡線724經組態以接納一或多個表面安裝電容器727及728，該一或多個表面安裝電容器係該諧波終止電路之部分。 圖64A、圖64B及圖64C展示比較圖63A之功率放大器模組696與具有一單個終止電路之一習用功率放大器之效能之模擬結果。如圖64A中所展示，在1850 MHz至1910 MHz之頻率範圍內，與一習用設計相比，在圖63A之功率放大器模組696之一項實施例中，PAE增加約2％至3％。此外，在某些模擬中，根據本文中所闡述之原理及優點，PAE已增加5％或5％以上。一系統之PAE之增加可(舉例而言)增加給系統供電之一電池放電之一時間量。 圖64B展示與一習用設計相比，在圖63A之功率放大器模組696之一項實施例中，如由一毗鄰通道功率比(ACPR)量測之線性之一改良。如圖64B中所圖解說明，在1850 MHz至1910 MHz之頻率範圍內，ACPR改良約2 dB至3 dB。圖64A及圖64B共同展示圖63A之功率放大器系統可同時改良PAE及ACPR兩者。 優值(FOM)係用以表徵一功率放大器之總體品質之一種方式。圖64C展示在1850 MHz至1910 MHz之頻率範圍內，與一習用設計相比，在圖63A之功率放大器模組696之一項實施例中，FOM自約86增加至約90。此外，在某些實施方案中，根據本文中所闡述之原理及優點中之一或多者，FOM已自約82增加至約90。 此外，已在若干個其他頻帶(舉例而言，1710 MHz至1780 MHz)下示範PAE、ACPR、FOM或其任何組合之增加。模擬資料指示，一信號之一基本頻率分量及諧波頻率分量之單獨終止電路可在RF光譜及其他頻譜中之多個頻率內增加PAE、ACPR、FOM或其任何組合。另外，已在不同功率位準內展示PAE、ACPR、FOM或其任何組合之改良。 參考圖65，將闡述圖解說明根據另一實施例之一晶粒及實例性終止電路之一方塊圖。圖65圖解說明可基於一所要應用實施任何適合數目個單獨終止電路。此外，圖65圖解說明可在一電子系統內之多個節點(諸如一晶粒之一(若干)輸入接針及/或一晶粒之輸出接針)處實施複數個單獨終止電路。雖然圖65圖解說明一晶粒之輸入接針及一晶粒之輸出接針處之複數個單獨終止電路，但本文中所闡述之單獨終止電路之特徵之任何組合可應用於一電子系統之其他節點處(舉例而言，在一晶粒(諸如一功率放大器晶粒)內)之一信號。此外，根據特定實施方案，耦合至一節點之單獨終止電路中之一或多者之至少一部分可體現於一晶粒內。在此等實施方案中之某些實施方案中，耦合至該節點之單獨終止電路中之一或多者可體現於該晶粒外部。 如圖65中所展示，一電子系統732可包括一晶粒733以及複數個終止電路743及747。電子系統732可包括於(舉例而言)圖61A或圖61B之一無線裝置、圖61C之一功率放大器模組、諸如此類或其任何組合中。在某些實施方案中，一晶粒733可係一功率放大器晶粒698。在其他實施方案中，晶粒733可包括(舉例而言)一頻率倍增器、一混合器或諸如此類。 晶粒733可包括複數個輸入接針734a至734n及/或輸出接針738a至738n。包括本文中所闡述之特徵之任何組合之單獨終止電路可耦合至不同接針及/或兩個或兩個以上接針之一不同群組。例如，輸入終止電路743a至743n可各自經組態以阻止耦合至晶粒733之一或多個輸入接針之一節點處之一信號之一不同頻率分量的反射。輸入終止電路可分別耦合至晶粒733之輸入接針734a至734n，如所展示。在某些實施方案中，一輸入終止電路可耦合至晶粒733之兩個或兩個以上輸入接針734。另一選擇係或另外，兩個或兩個以上輸入終止電路可耦合至晶粒733之一單個接針。類似地，輸出終止電路747a至747n可各自經組態以阻止包括一或多個輸出接針之一節點處之一信號之一不同頻率分量之反射。輸出終止電路可分別耦合至晶粒733之輸出接針738a至738n。在某些實施方案中，一輸出終止電路可耦合至晶粒733之兩個或兩個以上輸出接針738。另一選擇係或另外，兩個或兩個以上輸出終止電路可耦合至晶粒733之一單個接針。 任何適合數目個輸入接針734a至734n及/或輸出接針738a至738n可包括於晶粒733上。此外，任何適合數目個輸入終止電路743a至743n及/或輸出終止電路747a至747n可包括於電子系統732中。在某些實施方案中，單獨輸入終止電路743a至743n及/或單獨輸出終止電路747a至747n之數目可基於將終止之諧波頻率分量之一所要數目而選擇。 圖66係根據又一實施例之製造一模組之一說明性方法752之一流程圖。應理解，本文中所論述之方法中之任一者可包括較多或較少操作，且該等操作可視需要以任何次序執行。此外，該等方法之一或多個動作可串行或並行執行。例如，方法752之方塊754及756處之動作可串行或並行執行。方法752可作為製造本文中所論述之模組中之任一者(諸如功率放大器模組696)之部分執行。 在方塊或步驟753處，可將一晶粒附著至一基板。例如，可將一功率放大器晶粒698附著至一封裝基板697。 在方塊或步驟754處，可在基板上之晶粒與一第一導電跡線之間形成一第一互連件。可將第一互連件耦合至晶粒之一或多個輸出接針。第一互連件可包括(舉例而言)一或多個線接合及/或一或多個凸塊。在特定實施方案中，第一互連件可包括接合至晶粒之一墊之一線接合。根據此等實施方案中之某些實施方案，該線接合亦可接合至基板之一表面處理鍍層。第一互連件可包括於經組態以匹配晶粒之一輸出信號之一基本頻率之一阻抗的一第一終止電路中。 在方塊756處，可在基板上之晶粒與一第二導電跡線之間形成一第二互連件。可將第二互連件耦合至晶粒之一或多個輸出接針。第二互連件可包括(舉例而言)一或多個線接合及/或一或多個凸塊。在特定實施方案中，第二互連件可包括接合至晶粒之一墊之一線接合。根據此等實施方案中之某些實施方案，該線接合亦可接合至基板之一表面處理鍍層。第二互連件可包括於經組態而以對應於經放大輸出信號之一諧波之一相位終止之一第二終止電路中。 D. 應用上文在此章節中所闡述之實施例中之某些實施例已連同包括功率放大器之無線裝置一起提供實例。然而，該等實施例之原理及優點可用於需要經組態以阻止一信號之兩個或兩個以上不同頻率分量之反射之兩個或兩個以上單獨終止電路的任何其他系統或設備。舉例而言，單獨終止電路可連同倍增器(諸如頻率倍增器)及/或混合器而非功率放大器一起實施。作為另一實例，單獨終止電路可實施於一信號路徑上之任何點處，在該點處用於兩個或兩個以上不同頻率分量(諸如一基本頻率分量及一諧波頻率分量)之單獨終止電路係合意的。 實施本發明之一或多項態樣之系統可在各種電子裝置中實施。電子裝置之實例可包括但不限於消費電子產品、消費電子產品之部分、電子測試裝備、任何此等類似產品及裝備。更具體而言，經組態以實施本發明之一或多項態樣之電子裝置可包括但不限於一RF傳輸裝置、具有一功率放大器之任何可攜式裝置、一行動電話(舉例而言，一智慧型電話)、一電話、一基地台、一超微型小區、一雷達、經組態以根據無線保真標準通信之一裝置、一電視、一電腦監視器、一電腦、一手持式電腦、一平板電腦、一膝上型電腦、一個人數位助理(PDA)、一微波、一冰箱、一汽車、一立體聲系統、一DVD播放器、一CD播放器、一VCR、一MP3播放器、一無線電器件、一攝錄影機、一相機、一數位相機、一可攜式記憶體晶片、一清洗機、一乾燥機、一清洗機/乾燥機、一影印機、一傳真機器、一掃描儀、一多功能周邊裝置、一腕錶及一時脈(列舉其某些特定此類器件)。消費電子產品之部分可包括一多晶片模組、一功率放大器模組、包括兩個或兩個以上終止電路之一積體電路、包括一或多個電路元件之一封裝基板及諸如此類。此外，電子裝置之其他實例亦可包括但不限於記憶體晶片、記憶體模組、光學網路或其他通信網路之電路及磁碟機電路。此外，電子裝置可包括未完成之產品。 X. 用於高效能射頻應用之傳輸線 本發明之此章節係關於一種用於高效能射頻(RF)應用之傳輸線。一種此類傳輸線可包括經組態以接收一RF信號之一接合層、一障壁層、一擴散障壁層及接近於該擴散障壁層之一導電層。擴散障壁層可具有允許一所接收RF信號穿透該擴散障壁層到達導電層之一厚度。在本發明之特定實施方案中，擴散障壁層可係鎳。在此等實施方案中之某些實施方案中，傳輸線可包括一金接合層、一鈀障壁層及一鎳擴散障壁層。如上文所指示，本發明之此等態樣可與本發明之其他態樣組合以進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 如通常所闡述，本發明之態樣係關於包括一擴散障壁層之一射頻(RF)傳輸線。擴散障壁層可包括一材料且具有一厚度以使得阻止污染物擴散及通過擴散障壁層。擴散障壁層之厚度可係充分小的以使得一RF信號穿透擴散障壁層且在一導電層中傳播。舉例而言，擴散障壁層之厚度可小於材料在一RF範圍中之一頻率下(舉例而言，在自約0.45 GHz至20 GHz之範圍內選擇之一頻率下)之集膚深度。在某些實施方案中，擴散障壁層可係鎳。根據此等實施方案中之某些實施方案，鎳擴散障壁層可具有選自約0.04 um至0.5 um之一範圍之一厚度。RF傳輸線亦可包括一接合層、用於阻止一污染物進入該接合層之一障壁層及RF信號在其中傳播之導電層。 本發明之此章節中所闡述之標的物之特定實施方案可經實施以實現以下潛在優點中之一或多者以及其他優點。使用本文中所闡述之系統、設備及方法之一或多個特徵，電子系統(諸如包括一功率放大器之系統及/或經組態以傳輸及/或接收射頻(RF)信號之系統)可更高效地操作及/或消耗較少電力。另一選擇係或另外，此等系統中之RF信號之信號品質可得以改良。在某些實施方案中，用以實施一傳輸線之一金量可在不使電效能顯著降級之情況下減少。事實上，根據特定實施方案，模擬資料及實驗資料指示用於傳輸線上之金量可減少且電效能可得以改良。 一傳輸線可體現於可包括一多層層壓物之一封裝基板或印刷電路板(PCB)上。多層層壓PCB或封裝基板廣泛地用於RF行業中。多數RF區塊(諸如低雜訊放大器(LNA)、混合器、電壓控制振盪器(VCO)、濾波器、切換器及全部收發器)可使用半導體技術實施。 然而，在RF模組(舉例而言，包括功率放大器、切換器、濾波器、諸如此類或其任何組合之一RF前端模組)中，單晶片整合可由於不同區塊以不同半導體技術實施而不實際。例如，一功率放大器可藉由一GaAs程序形成，而相關控制及/或偏壓電路可藉由一CMOS程序形成。電磁相互作用可使區塊之電效能降級，此可致使一系統未能實現電效能規範。在一個以上晶片中實施一RF模組之一個原因係晶片上被動器件(諸如長傳輸線、電感器、平衡不平衡轉換器(balun)、變壓器、諸如此類或其任何組合)可具有低Q因子及/或可消耗大的晶片面積。因此，多晶片模組(MCM)及/或系統級封裝(SiP)組裝技術可用以達成RF模組應用中之低成本、小的大小及/或高效能。 出於成本效益及/或導體效能考量，層壓技術可用於MCM組裝。層壓技術可包括供在一傳輸線中使用之銅。使用銅傳播電信號可由於銅之物理性質而係合意的。高Q傳輸線、電感器、變壓器、諸如此類或其任何組合可實施於一層壓基板上。舉例而言，功率放大器模組、輸出匹配網路、諧波濾波器、耦合器、諸如此類或其任何組合可耦合至一層壓基板。導體損耗可對此等元件中之任一者之效能具有一顯著影響。因此，層壓電鍍技術可顯著影響RF損耗。 一層壓物之外層上之銅跡線可在其中不期望至外部組件之互連件之區中用一焊料遮罩、氧化物或其他適合材料覆蓋。此等互連件可包括用於組件之焊料接點及/或至晶粒之線接合連接。在其中保存可銲性及/或線接合性之區中，可用一有機可銲性保護劑(OSP)或表面處理鍍層覆蓋銅跡線。表面處理鍍層之冶金及/或金屬層厚度可取決於經曝露區(諸如一焊接表面及/或一線接合表面)之功能。一惰性無氧化物表面可維持可銲性及/或線接合性。 用於表面處理鍍層之此等冶金術通常包括用以阻止銅擴散至經電鍍表面且隨後在組裝期間由於曝露於空氣及/或升高之溫度而氧化之一擴散障壁。取決於所使用之化學法，擴散障壁可係(舉例而言)經電鍍鎳(Ni)或無電鍍Ni(P)。按慣例，已將具有約2.5 um至約8 um之一厚度之鎳建立為層壓基板之一充分厚擴散障壁層以在MCM及/或SiP組裝期間遭遇之熱偏離期間維持可銲性。針對金(Au)線接合，可使用電解或無電鍍Au來形成具有在自約0.4 um至0.9 um之一範圍內選擇之一厚度之一金接合層。然而，在高產量組裝操作中，Ni上方之較薄浸Au層通常不提供可靠Au線接合表面。無電鍍Ni/無電鍍鈀(Pd)/浸Au已變得可用於焊接及線接合(包括Au線接合)。由於Au厚度之一減小，因此此可係一具成本效益表面處理層。無電鍍Ni/無電鍍Pd/浸Au可尤其在較高頻率下增加經曝露(經表面處理電鍍)區中之導體損耗。 電解或無電鍍NiAu或NiPdAu電鍍技術當前與層壓基板一起使用。雖然具有較有損電特性，但已成功實施無電鍍NiPdAu。雖然由於較厚金而具有較高成本，但某些RF模組尤其在較高頻率下(舉例而言，在約1.9 GHz或1.9 GHz以上之頻率下)仍使用具有較低損耗之電解或無電鍍NiAu以實現模組效能。 A. 傳輸線現在參考圖67A，其圖解說明根據本發明之某些實施例之一傳輸線757之一剖面。圖67A中所展示之剖面可表示傳輸線757之某些或所有部分之剖面。傳輸線757可包括一接合層758、一障壁層759、一擴散障壁層761及一導電層762。傳輸線757可實施於一RF電路中且經組態以用於傳輸RF信號。傳輸線757可體現於一層壓基板上。根據某些實施方案，接合層758、障壁層759及擴散障壁層761可視為表面處理鍍層且導電層762可視為一導線。在某些實施方案中，傳輸線757可係至少約5 um、10 um、15 um、20 um、25 um、50 um、75 um、100 um、250 um或500 um長。 在特定實施方案中，傳輸線757可包括一金接合層、一鈀障壁層、一鎳擴散障壁層及一銅導電層。舉例而言，在此等實施方案中之某些實施方案中，傳輸線757可包括：一金接合層，其具有約0.1 um之一厚度；一鈀障壁層，其具有約0.1 um之一厚度；一鎳擴散障壁層，其具有選自自約0.04 um至0.5 um之一範圍之一厚度；及一銅導電層，其具有約20 um之一厚度。傳輸線757之表面處理鍍層可藉由在銅導電層上方無電極電鍍鎳、在鎳上方無電極電鍍鈀及在鈀上方浸鍍金而形成。可替代地實施形成此一傳輸線之表面處理鍍層之其他適合程序及/或子程序。例如，可在一銅導電層上方電鍍一鎳擴散障壁層。 雖然在特定實施方案中，傳輸線757包括一金接合層、一鈀障壁層、一鎳擴散障壁層及一銅導電層，但應理解，可替代地使用其他材料來實施傳輸線757之一或多個層。 傳輸線757之接合層758可具有經組態以用於焊接及/或線接合之一接合表面。接合層758可經組態以在接合表面處接收一RF信號。根據某些實施方案，一晶粒之一接針可接合至接合層758之接合表面。例如，一功率放大器晶粒之一輸出可接合至接合層758之接合表面且經由傳輸線757傳輸至一或多個RF組件(諸如一濾波器及/或一RF切換器)。接合層758可包括金。在某些實施方案中，一金接合層之一厚度可選自自約0.05 um至0.15 um之一範圍。根據特定實施方案，一金接合層之厚度可係約0.1 um。 傳輸線757之障壁層759可阻止一污染物進入接合層758。障壁層759可接近於接合層758。在圖67A之定向上，接合層758安置於障壁層759上方。在某些實施方案中，障壁層759之一主表面可直接接觸接合層758之一主表面，舉例而言，如圖67A中所展示。如圖67A中所圖解說明，障壁層759可在接合層758與擴散障壁層761之間。障壁層759可包括鈀。在某些實施方案中，一鈀障壁層之一厚度可選自自約0.03 um至0.15 um之一範圍。根據特定實施方案，一鈀障壁層之厚度可係約0.1 um。 傳輸線757之擴散障壁層761可經組態以阻止一污染物進入接合層758及/或障壁層759。例如，在某些實施方案中，擴散障壁層761可阻止來自一銅導電層之銅擴散至一金接合層。擴散障壁層761可給導電層762提供一黏著表面。根據特定實施方案，擴散障壁層761之黏著表面可黏著至一銅導電層。 擴散障壁層761可具有充分小以使得允許一RF信號在導電層762中傳播之一厚度。例如，擴散障壁層761之厚度可小於擴散障壁層761在RF範圍中之一頻率下(舉例而言，在自約0.9 GHz至20 GHz之範圍內選擇之一頻率下)之集膚深度。此可允許一RF信號穿透擴散障壁層761。在一材料且具有小於該材料在RF範圍中之一所要頻率下之集膚深度之一厚度之一擴散障壁層761之情況下，假定RF信號亦穿透接合層758及障壁層759，則實質上所有RF信號應在傳輸線757之導電層762中行進。為了使RF信號穿透接合層758，接合層758之厚度可小於形成接合層758之材料在RF範圍中之所要頻率下之集膚深度。類似地，為了使RF信號穿透障壁層759，障壁層759之厚度可小於形成障壁層759之材料在RF範圍中之所要頻率下之集膚深度。 擴散障壁層761可在接合層758與導電層762之間。在圖67A之定向上，障壁層759安置於擴散障壁層761上方且擴散障壁層761安置於導電層762上方。在某些實施方案中，擴散障壁層761之一主表面可直接接觸障壁層759及/或導電層762之一主表面，舉例而言，如圖67A中所展示。 擴散障壁層761可包括鎳。在某些實施方案中，擴散障壁層761可係鎳。鎳擴散障壁層亦可阻止來自導電層之銅擴散至一金接合層。鎳障壁層之一厚度可小於鎳在RF範圍中之一頻率下之集膚深度。例如，鎳之厚度可小於鎳在選自約0.45 GHz至20 GHz之一範圍之一頻率下之集膚深度。此可允許一RF信號穿透通過擴散障壁層761到達導電層762。根據某些實施方案，一鎳擴散層之厚度可小於鎳在約0.3 GHz、0.35 GHz、0.4 GHz、0.45 GHz、0.5 GHz、0.6 GHz、0.7 GHz、0.8 GHz、0.9 GHz、1 GHz、2 GHz、5 GHz、6 GHz、10 GHz、12 GHz、15 GHz或20 GHz下之集膚深度。當替代鎳將一替代材料用於擴散障壁層時，此一擴散障壁層之厚度可小於該替代材料在約0.3 GHz、0.35 GHz、0.4 GHz、0.45 GHz、0.5 GHz、0.6 GHz、0.7 GHz、0.8 GHz、0.9 GHz、1 GHz、2 GHz、5 GHz、6 GHz、10 GHz、12 GHz、15 GHz或20 GHz下之集膚深度。 在某些實施方案中，一鎳擴散障壁層之厚度可小於約2 um、1.75 um、1.5 um、1.25 um、1 um、0.95 um、0.9 um、0.85 um、0.8 um、0.75 um、0.7 um、0.65 um、0.6 um、0.55 um、0.5 um、0.45 um、0.4 um、0.35 um、0.3 um、0.25 um、0.2 um、0.15 um、0.1 um、0.09 um、0.05 um或0.04 um。在特定實施方案中，一鎳擴散障壁層之厚度可選自以下範圍中之一者：約0.04 um至0.7 um、約0.05 um至0.7 um、約0.1 um至0.7 um、約0.2 um至0.7 um、約0.04 um至0.5 um、約0.05 um至0.5 um、約0.09 um至0.5 um、約0.04 um至0.16 um、約0.05 um至0.15 um、約0.1 um至0.75 um、約0.2 um至0.5 um、約0.14 um至0.23um、約0.09 um至0.21 um、約0.04 um至0.2 um、約0.05 um至0.5 um、約0.15 um至0.5 um或約0.1 um至0.2 um。作為一項實例，一鎳擴散障壁層之厚度可係約0.1 um。在所有此等說明性實施方案中，鎳擴散障壁層具有一非零厚度。 一RF信號可在傳輸線757之導電層762中傳播。例如，RF信號可穿透接合層758、障壁層759及擴散障壁層761以在導電層762中傳播。實質上所有RF信號可在傳輸線757之導電層762中傳播。導電層762可黏著至擴散障壁層761之黏著表面。導電層762可包括用於使一RF信號沿傳輸線757傳播之任何適合材料。舉例而言，導電層可包括銅、鋁、銀、諸如此類或其任何組合。在特定實施方案中，導電層762可係銅。根據特定實施方案，導電層762之厚度可選自自約10 um至50 um之一範圍。在此等實施方案中之某些實施方案中，導電層之厚度可選自自約15 um至30 um之一範圍。 圖67B示意性地圖解說明圖67A之實例性傳輸線。根據特定實施方案，一傳輸線757可包括用以將一RF信號自一個節點傳輸至另一節點之一個以上傳輸線757。舉例而言，圖67B中所圖解說明之傳輸線757可共同實施圖69之傳輸線757。圖67B中之傳輸線757用作用以將一RF信號自一第一節點RF IN傳輸至一第二節點RF OUT之一介質。一或多個傳輸線757可具有耦合至一電力軌(諸如電力(舉例而言，Vcc)或接地)之一端。如所圖解說明，一各別傳輸線757可經由一電容器C 1、C 2或C 3耦合至接地。 B. 集膚深度計算如較早所提及，傳輸線757之擴散障壁層761可包括一材料且具有充分小以使得允許一RF信號在一導電層中傳播之一厚度。因此，擴散障壁層761可具有小於材料在一所要頻率下之一集膚深度之一厚度。集膚深度可由方程式5表示。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td><img wi="182" he="80" file="02_image015.jpg" img-format="jpg"></img></td><td> (5) </td></tr></TBODY></TABLE>在方程式5中，δ可表示以米為單位之集膚深度，μ o可表示具有4π×10 −7亨利/米(約1.2566370614×10 −6亨利/米)之一值之自由空間磁導率(亦稱為真空磁導率或磁性常數)，μ r可表示介質之一相對磁導率，ρ可表示以Ω–m為單位的介質之電阻率(其可等於介質之倒數導電率)，且 f可表示以Hz為單位的透過介質傳播之一電流之頻率。 下文表2包括三個傳輸線之各種層之鍍層厚度。表2中之資料對應於具有NiAu表面處理鍍層之一傳輸線及具有包含不同鎳層厚度之NiPdAu表面處理鍍層之兩個不同傳輸線。具有NiPdAu表面處理鍍層之傳輸線中之一者具有5 um之一鎳厚度且具有NiPdAu表面處理鍍層之另一傳輸線具有0.1 um之一鎳厚度。5 um之一鎳厚度係在按慣例已使用之可接受鎳厚度之一範圍(舉例而言，自2.5 um至8 um)內。在對應於表2中之資料之所有三個傳輸線中，導電層係銅。具有NiPdAu表面處理鍍層之傳輸線可具有如圖67A中所展示之一剖面。具有NiAu表面處理鍍層之傳輸線可具有類似於圖67A之一剖面(不具有障壁層759)，其中一金層接合層直接在一鎳擴散障壁層上方且鎳層直接在一銅導電層上方。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td><b>NiPdAu (</b><b>um)</b></td><td><b>薄</b><b>「</b><b>Ni</b><b>」</b><b>— NiPdAu (</b><b>um)</b></td><td><b>NiAu (</b><b>um)</b></td></tr><tr><td><b>Cu</b></td><td> 21 </td><td> 21 </td><td> 21 </td></tr><tr><td><b>Ni</b></td><td> 5 </td><td> 0.1 </td><td> 5 </td></tr><tr><td><b>Pd</b></td><td> 0.09 </td><td> 0.09 </td><td> --- </td></tr><tr><td><b>Au</b></td><td> 0.1 </td><td> 0.1 </td><td> 0.4 </td></tr></TBODY></TABLE>表 2 – 鍍層厚度此三個傳輸線之集膚深度可使用方程式5及下文表3中所包括之材料性質計算。鎳之相對磁導率可取決於用以形成鎳層之一程序而變化。舉例而言，一無電鍍鎳程序中之磷含量可影響鎳之相對磁導率。表3中所列示之鎳磁導率之範圍可擷取鎳磁導率之典型範圍。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td><b>電阻率，</b><b>ρ (</b>μ<b>Ω-cm)</b></td><td> μ<b><sub>r</sub></b></td></tr><tr><td><b>Cu</b></td><td> 1.673 </td><td> 1 </td></tr><tr><td><b>Ni</b></td><td> 8.707 </td><td> 100至600 </td></tr><tr><td><b>Pd</b></td><td> 10.62 </td><td> 1 </td></tr><tr><td><b>Au</b></td><td> 2.44 </td><td> 1 </td></tr></TBODY></TABLE>表 3 – 材料性質下文表4中展示銅、鎳、鈀及金在RF範圍中之六個不同頻率下之所計算集膚深度。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td><b>在</b><b>0.45 G</b><b>Hz</b><b>下之集膚深度</b><b>(</b><b>um)</b></td><td><b>在</b><b>0.9 G</b><b>Hz</b><b>下之集膚深度</b><b>(</b><b>um)</b></td><td><b>在</b><b>1.9 G</b><b>Hz</b><b>下之集膚深度</b><b>(</b><b>um)</b></td><td><b>在</b><b>5 G</b><b>Hz</b><b>下之集膚深度</b><b>(</b><b>um)</b></td><td><b>在</b><b>12 G</b><b>Hz</b><b>下之集膚深度</b><b>(</b><b>um)</b></td><td><b>在</b><b>20 G</b><b>Hz</b><b>下之集膚深度</b><b>(</b><b>um)</b></td></tr><tr><td><b>Cu</b></td><td> 3.07 </td><td> 2.17 </td><td> 1.49 </td><td> 0.92 </td><td> 0.59 </td><td> 0.46 </td></tr><tr><td><b>Ni</b></td><td> 0.29至0.7 </td><td> 0.2至0.5 </td><td> 0.14至0.34 </td><td> 0.09至0.2 </td><td> 0.06至0.14 </td><td> 0.04至0.11 </td></tr><tr><td><b>Pd</b></td><td> 7.73 </td><td> 5.47 </td><td> 3.76 </td><td> 2.32 </td><td> 1.50 </td><td> 1.16 </td></tr><tr><td><b>Au</b></td><td> 3.70 </td><td> 2.62 </td><td> 1.8 </td><td> 1.11 </td><td> 0.72 </td><td> 0.56 </td></tr></TBODY></TABLE>表 4 – 所計算集膚深度表4中所展示之資料指示，具有.045 GHz、0.9 GHz、1.9 GHz、5 GHz、12 GHz或20 GHz之一頻率之一信號中之大多數應在具有NiAu表面處理鍍層之傳輸線中之鎳中行進。由於金之厚度(亦即，0.4 um)小於金之集膚深度(亦即，在0.45 GHz下係3.70 um、在0.9 GHz下係2.62 um、在1.9 GHz下係1.8 um、在5 GHz下係1.11 um、在12 GHz下係0.72 um且在20 GHz下係0.56 um)，且鎳之厚度(亦即，5 um)大於鎳之集膚深度(亦即，在0.45 GHz下係0.29 um至0.7 um、在0.9 GHz下係0.2 um至0.5 um、在1.9 GHz下係0.14 um至0.34 um、在5 GHz下係0.09 um至0.21 um、在12 GHz下係0.06 um至0.14 um且在20 GHz下係0.04 um至0.11 um)，因此在0.45 GHz、0.9 GHz、1.9 GHz、5 GHz、12 GHz及20 GHz下之信號應在金層及鎳層兩者中行進。由於鎳之厚度在自約0.45 GHz至20 GHz之頻率範圍中大於集膚深度，因此在頻率範圍中之信號不應穿透鎳層。由於集膚深度應在較高頻率下較小，因此在大於20 GHz之頻率下之信號亦不應穿透鎳層。由於金在具有NiAu表面處理鍍層之傳輸線中之厚度(亦即，0.4 um)比在具有包含5 um之一鎳厚度之NiPdAu表面處理鍍層之傳輸線中之厚度(亦即，0.1 um)厚，因此相對更多信號在NiAu傳輸線中比在具有5 um鎳之NiPdAu傳輸線中在金對鎳中導電，從而使NiAu傳輸線相比較地損耗較少。 表4中所展示之資料亦指示，具有0.45 GHz、0.9 GHz、1.9 GHz、5 GHz、12 GHz或20 GHz之一頻率之一信號中之大多數應在具有包含5 um之一鎳厚度之NiPdAu表面處理鍍層之傳輸線中的鎳中行進。由於金之厚度(亦即，0.1 um)及鈀之厚度(0.09 um)兩者皆小於其各別集膚深度(亦即，針對金，在0.45 GHz下係3.70 um、在0.9 GHz下係2.62 um、在1.9 GHz下係1.8 um、在5 GHz下係1.11 um、在12 GHz下係0.72 um且在20 GHz下係0.56 um；針對鈀，在0.45 GHz下係7.73 um、在0.9 GHz下係5.47 um、在1.9 GHz下係3.76 um、在5 GHz下係2.32 um、在12 GHz下係1.50 um且在20 GHz下係1.16 um)，且鎳之厚度(亦即，5 um)大於鎳之集膚深度(亦即，在0.45 GHz下係0.29 um至0.7 um、在0.9 GHz下係0.2 um至0.5 um、在1.9 GHz下係0.14 um至0.34 um、在5 GHz下係0.09 um至0.21 um、在12 GHz下係0.06 um至0.14 um且在20 GHz下係0.04 um至0.11 um)，因此在0.45 GHz、0.9 GHz、1.9 GHz、5 GHz、12 GHz或20 GHz下之信號中之大多數應在鎳中行進。由於鎳之厚度在自約0.45 GHz至20 GHz之頻率範圍中大於集膚深度，因此在頻率範圍中之信號不應穿透鎳層。由於集膚深度應在較高頻率下較小，因此在大於20 GHz之頻率下之信號亦不應穿透鎳層。因此，經由一金接合表面電耦合至具有5 um之一鎳厚度之NiPdAu傳輸線之一RF信號中之大多數應在鎳中傳播。 相比而言，表4中所展示之資料指示，具有一頻率0.45 GHz、0.9 GHz、1.9 GHz、5 GHz、12 GHz或20 GHz之一信號中之大多數應在具有包含0.1 um之一鎳厚度之NiPdAu表面處理鍍層之傳輸線中的銅中行進。由於金、鈀及鎳之厚度各自小於其各別集膚深度，因此在0.45 GHz、0.9 GHz、1.9 GHz、5 GHz、12 GHz或20 GHz下之信號中之大多數應穿透至銅。由於集膚深度在較高頻率下較小，因此在大於20 GHz之頻率下之信號亦應穿透至銅。因此，經由一金接合表面電耦合至具有一0.1 um鎳厚度之NiPdAu傳輸線之一RF信號中之大多數應在銅中傳播。 如表3中所展示，銅具有係鎳之電阻率之約五分之一之一電阻率。因此，當在0.45 GHz或0.45 GHz以上之一頻率下傳輸信號時，具有包含0.1 um之一鎳厚度之NiPdAu表面處理鍍層之傳輸線應具有對應於表1及表3中之資料之三個傳輸線之最小電阻損耗。表4中之資料亦指示，具有20 GHz之一頻率之一信號可穿透具有小於0.11 um之一厚度之鎳，具有12 GHz之一頻率之一信號可穿透具有小於0.14 um之一厚度之鎳，具有5 GHz之一頻率之一信號可穿透具有小於0.2 um之一厚度之鎳，具有1.9 GHz之一頻率之一信號可穿透具有小於0.34 um之一厚度之鎳，具有0.9 GHz之一頻率之一信號可穿透具有小於0.5 um之一厚度之鎳，且具有0.45 GHz之一頻率之一信號可穿透具有小於0.7 um之一厚度之鎳。因此，此等信號應在具有0.1 um之一鎳厚度之NiPdAu表面處理鍍層之傳輸線中的銅中傳播，前提條件係金厚度及鈀厚度小於在信號之各別頻率下之集膚深度。基於方程式5以及表2及表3中之資料，具有高達約22 GHz之一頻率之一信號應能夠穿透至具有約0.1 um之一厚度之鎳。 C. 線接合在某些實施方案中，傳輸線757可經由一線接合電耦合至一晶粒之一接針。一導體(諸如一導線)可將一RF信號提供至傳輸線757。圖68A圖解說明接合至圖67A之傳輸線757之一導線之一實例。如圖68A中所圖解說明，傳輸線757可包括於一基板772上。一晶粒774亦可耦合至基板772。一導線763可將傳輸線757之接合層758之一接合表面電連接至晶粒774。以此方式，傳輸線757可在接合層758之接合表面處接收一RF信號。導線763可包括一球形接合764、一頸部766、一拉線767、一根部768、一縫線接合769 (或替代地一楔形接合)或其任何組合。 某些線接合規範規定導線763應在不經歷一特定故障或若干故障之情況下具有一最小拉力強度。例如，在某些應用中，一線接合規範規定，導線應在熱曝露(舉例而言，在175℃下回流或烘烤12小時)之後具有至少3 g之一拉力強度及無縫線提拉故障模式。 針對20 um厚Au及20 um厚Cu導線收集了實驗資料。在包括具有NiAu表面處理鍍層之一傳輸線及具有包含不同鎳層厚度(5 um及0.1 um)之NiPdAu表面處理鍍層之兩個不同傳輸線之三個不同傳輸線中測試了Au導線。在包括具有NiAu表面處理鍍層之一傳輸線及具有包含不同鎳層厚度(5 um及0.1 um)之NiPdAu表面處理鍍層之兩個不同傳輸線之三個不同傳輸線中測試了Cu導線。表面處理鍍層對應於表2中針對NiAu及NiPdAu所展示之值。實驗之樣本條件包括線接合之前的標準組裝程序(表面安裝附著及電漿)及極端熱曝露以測試影響線接合性之Cu擴散通過Ni擴散障壁層(表面安裝附著及烘烤以及電漿)。標準組裝程序之實驗資料指示，取決於導線直徑，所有Au導線應在熱曝露之後超過一3 g至4 g拉力強度規範。標準組裝程序之實驗資料亦指示，多數Cu導線應超過3 g至4 g拉力強度規範，但程序參數未最佳化。在極端熱曝露下測試之所有導線拉力滿足或超過3 g拉力強度規範及無縫線提拉故障模式準則。因此，實驗資料確認MCM之具有0.1 um Ni厚度之NiPdAu表面處理鍍層之線接合性之可行性。 D. 基板及陣列圖68B圖解說明包括圖67A之傳輸線757之一基板772之一實例。基板772可包括一或多個傳輸線757。基板772可包括本文中所闡述之基板之特徵之任何組合。舉例而言，基板772可係包括NiPdAu表面處理鍍層之一層壓基板。 可藉助相同處理裝備同時製造多個基板772。圖68C圖解說明包括圖68B之多個基板772之一陣列773之一實例。在某些實施方案中，陣列773可係包括具有經組態以用於傳輸一RF信號之一傳輸線757之一基板772之一層壓面板。雖然圖68C中所展示之陣列773包括二十五個基板772，但在其他實施方案中，陣列773可包括任何適合數目個基板772。舉例而言，可在包括本文中所闡述之表面處理鍍層技術之特徵之任何組合之程序中在多個基板772上形成傳輸線757。接著，可在形成傳輸線757之後(舉例而言)藉由雷射切割、鑽石鋸或任何其他適合方法將個別基板772彼此分離。 E. 電鍍技術具有0.1 um鎳厚度之NiPdAu電鍍技術可減小成本。此電鍍技術亦可改良RF效能或具有最小RF效能影響。如較早所論述之資料及計算所指示，在具有0.1 um鎳厚度之NiPdAu鍍層中，在金、鈀及鎳層中行進之RF信號之一量可減小且RF能量可在層壓物上之一導電層(諸如一銅層)中增加及/或最大化同時維持可銲性及/或線接合性。其他實驗資料指示，無表面處理鍍層(在所有信號在銅層中行進之情況下)提供最低插入損耗。 NiPdAu電鍍技術之一項實例係無電鍍NiPdAu。針對無電鍍NiPdAu，若鎳層比在RF信號之一頻率下之集膚深度厚，則該信號不可穿透通過鎳層，舉例而言，如較早所論述之計算及資料所指示。若鎳厚度減小至小於鎳之集膚深度(舉例而言，減小至約0.1 um)，則一RF信號可穿透通過鎳、鈀及金電鍍層。因此，RF信號能量之一主要部分應在銅層中。與金、鈀及鎳相比，銅具有實質上較低RF損耗。具有包含0.1 um厚鎳之NiPdAu表面處理鍍層之一傳輸線中之RF可小於藉助電解NiAu及/或無電鍍NiAu表面處理鍍層之一相當傳輸中之RF損耗。因此，可藉由使用具有0.1 um厚鎳之NiPdAu表面處理鍍層而改良總體電效能。在某些實施方案中，輸出匹配網路損耗可在1.9 GHz下自約0.8 dB減小至0.5 dB，此可將PA功率附加效率改良約3％。此可轉譯成顯著良率改良及/或包括具有0.1 um厚鎳之NiPdAu表面處理鍍層之產品之競爭力之增強。 藉助一輸出匹配網路中之兩個不同阻抗(6歐姆及4歐姆)針對RF損耗特性搜集了實驗資料。針對6歐姆輸出匹配網路，實驗資料指示損耗被改良約0.2 dB。針對4歐姆輸出匹配網路，實驗資料指示損耗被改良約0.3 dB。包括具有0.1 um厚Ni之無電鍍NiPdAu表面處理鍍層之傳輸線具有比具有包含5 um厚Ni之標準無電鍍NiPdAu之相當傳輸線或無電鍍NiAu傳輸線低之損耗。 F. 模組圖69係可包括圖67A之傳輸線757之一模組770之一示意性方塊圖。在某些實施方案中，模組770可稱為多晶片模組及/或一功率放大器模組。模組770可包括一基板772 (舉例而言，一封裝基板)、一晶粒774 (舉例而言，一功率放大器晶粒)、一匹配網路775、諸如此類或其任何組合。雖然未圖解說明，但在某些實施方案中，模組770可包括耦合至基板772之一或多個其他晶粒及/或一或多個電路元件。舉例而言，該一或多個其他晶粒可包括一控制器晶粒，該控制器晶粒可包括一功率放大器偏壓電路及/或一直流轉直流(DC-DC)轉換器。舉例而言，安裝於封裝基板上之實例性電路元件可包括電感器、電容器、阻抗匹配網路、諸如此類或其任何組合。 模組770可包括安裝於模組770之基板772上及/或耦合至該基板之複數個晶粒及/或其他組件。在某些實施方案中，基板772可係經組態以支撐晶粒及/或組件且在模組770安裝於一電路板(諸如一電話板)上時提供至外部電路之電連接性之一多層基板。基板772可包括具有表面處理鍍層之一層壓物，該層壓物(舉例而言)包括本文中所闡述之層壓物及/或表面處理鍍層之特徵之任何組合。基板772可經由包括本文中所闡述之傳輸線之特徵之任何組合之一傳輸線757提供組件之間的電連接性。舉例而言，如所圖解說明，傳輸線757可將功率放大器晶粒774電連接至輸出匹配網路775。 功率放大器晶粒774可在模組770之一輸入接針RF_IN處接收一RF信號。功率放大器晶粒774可包括一或多個功率放大器，該一或多個功率放大器包括(舉例而言)經組態以放大RF信號之多級功率放大器。功率放大器晶粒774可包括一輸入匹配網路776、一第一級功率放大器777 (其可稱為一驅動器放大器(DA))、一級間匹配網路778、一第二級功率放大器779 (其可稱為一輸出放大器(OA))、經組態以加偏壓於第一級功率放大器777之一第一級偏壓電路780、經組態以加偏壓於第二級功率放大器779之一第二級偏壓電路781或其任何組合。一功率放大器可包括第一級功率放大器777及第二級功率放大器779。RF輸入信號可經由輸入匹配網路776提供至第一級功率放大器777。第一級功率放大器777可放大RF輸入且經由級間匹配電路778將經放大RF輸入提供至第二級功率放大器779。第二級功率放大器779可產生經放大RF輸出信號。 經放大RF輸出信號可經由輸出匹配網路775提供至功率放大器晶粒774之一輸出接針RF_OUT。本文中所闡述之傳輸線757中之任一者可經實施以將一功率放大器之一輸出(舉例而言，由第二級功率放大器779產生之經放大RF輸出信號)及/或功率放大器晶粒774之一輸出耦合至另一組件。因此，本文中所闡述之擴散障壁層761之特徵之任何組合亦可實施於一功率放大器之一輸出及/或功率放大器晶粒774之一輸出處。匹配網路775可提供於模組770上以幫助減小信號反射及/或其他信號失真。功率放大器晶粒774可係任何適合晶粒。在某些實施方案中，功率放大器774晶粒係一個砷化鎵(GaAs)晶粒。在此等實施方案中之某些實施方案中，GaAs晶粒具有使用一異質接面雙極電晶體(HBT)程序形成之電晶體。 模組770亦可包括可電連接至(舉例而言)功率放大器晶粒774之一或多個電源供應器接針。在某些實施方案中，該一或多個電源供應器接針可將可具有不同電壓位準之供應電壓(諸如V SUPPLY1及V SUPPLY2)提供至功率放大器。模組770可包括可(舉例而言)由多晶片模組上之一跡線形成之電路元件，諸如電感器。該(等)電感器可操作為一扼流圈電感器，且可安置於供應電壓與功率放大器晶粒774之間。在某些實施方案中，該(等)電感器係表面安裝的。另外，該(等)電路元件可包括與該(等)電感器並聯電連接且經組態以在於接針RF_IN上接收之一信號之頻率附近之一頻率下諧振之電容器。在某些實施方案中，該(等)電容器可包括一表面安裝電容器。 模組770可經修改以包括較多或較少組件，包括(舉例而言)額外功率放大器晶粒、電容器及/或電感器。例如，模組770可包括一或多個額外匹配網路775。作為另一實例，模組770可包括一額外功率放大器晶粒以及經組態以操作為安置於模組770之該額外功率放大器晶粒與電源供應器接針之間的一並聯LC電路之一額外電容器及電感器。模組770可經組態以具有額外接針，諸如在其中一單獨電源供應提供至安置於功率放大器晶粒774上之一輸入級之實施方案及/或其中模組770跨過複數個頻帶操作之實施方案中。 模組770可具有約3.2 V至4.2 V之一低電壓正偏壓供應、良好線性、高效率(舉例而言，在28.25 dBm下大約40％之PAE)、大的動態範圍、一小且低輪廓封裝(舉例而言，具有一10墊組態之3 mm×3 mm×0.9 mm)、關閉電源控制、支援低集極電壓操作、數位啟用、不需要一參考電壓、CMOS相容控制信號、一整合式方向耦合器或其任何組合。 在某些實施方案中，模組770係一功率放大器模組，該功率放大器模組係針對寬頻分碼多重存取(WCDMA)應用開發之一完全匹配之10墊表面安裝模組。此小且高效模組可將全1920 MHz至1980 MHz頻寬涵蓋範圍包裝成一單個緊湊封裝。由於貫通整個功率範圍獲得之高效率，因此模組770可給行動電話提供合意之通話時間優點。模組770可藉助高功率附加效率滿足高速下行連結封包存取(HSDPA)、高速上行連結封包存取(HSUPA)及長期演進(LTE)資料傳輸之嚴格光譜線性需要。一方向耦合器可整合至模組770中且可因此消除對一外部耦合器之需要。 晶粒774可係體現於包括模組770之所有主動電路之一單個砷化鎵(GaAs)微波單片積體電路(MMIC)中之一功率放大器晶粒。MMIC可包括板上偏壓電路以及輸入匹配網路776及級間匹配網路778。一輸出匹配網路775可具有體現為與模組770之封裝內之晶粒774分離之一50歐姆負載以增加及/或最佳化效率及功率效能。 模組770可藉助提供所有正電壓DC供應操作同時維持高效率及良好線性之一GaAs異質接面雙極電晶體(HBT) BiFET程序製造。至模組770之初級偏壓可由任何三節Ni-Cd電池、一單節Li離子電池或具有選自約3.2 V至4.2 V之範圍內之一輸出之其他適合電池直接或經由一中間組件供應。在某些實施方案中，不需要參考電壓。關閉電源可藉由將一啟用電壓設定為零伏而實現。根據某些實施方案，不需要外部供應器側切換器，此乃因在由電池供應全初級電壓之情況下典型「斷開」洩漏係幾微安。 G. 模組資料圖70A至圖70D係圖解說明圖67A之傳輸線與實施於圖69之模組中之其他傳輸線當中之關係之圖表。藉助上文參考表2至表4所闡述之三個傳輸線測試了在功能上類似於在圖69中闡述及參考該圖圖解說明之模組770之一模組。NiAu傳輸線具有5.5 um之一鎳厚度。兩個NiPdAu傳輸線表面處理鍍層分別具有6 um及0.1 um之不同鎳厚度。所測試之傳輸線包括具有約25 um之一厚度之一銅導電層。在其他方面，所測試之傳輸線具有上文參考表2至表4所闡述之層厚度及其他性質。 如圖70A至圖70D之圖表中所展示，具有NiPdAu表面處理鍍層及0.1 um之一鎳厚度之傳輸線具有三種類型之傳輸線測試之最佳效能，如優值(FOM)所量測。另外，下文表5中所包括之資料指示，良率針對具有包含0.1 um之一鎳厚度之NiPdAu表面處理鍍層之傳輸線與具有包含6 um之一鎳厚度之NiPdAu表面處理鍍層之傳輸線相當。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td><b>表面處理鍍層</b></td><td><b>良率</b></td></tr><tr><td> NiAu (5.5 um Ni) </td><td> 99.36％ </td></tr><tr><td> NiPdAu (6 um Ni) </td><td> 96.86％ </td></tr><tr><td> Ni NiPdAu (0.1 um Ni) </td><td> 98.90％ </td></tr></TBODY></TABLE>表 5 – 不同表面處理鍍層之良率功率放大器可基於若干個度量(諸如毗鄰通道功率比(ACPR)、功率附加效率(PAE)、優值(FOM)、諸如此類或其任何組合)評定。ACPR係用以評估一功率放大器之線性之一個度量。PAE係用以評估一功率放大器之功率效率之一個度量。例如，一較低PAE可減小包括一功率放大器之一電子裝置(諸如一行動電話)之電池壽命。FOM係用以表徵一功率放大器之總體品質之一種方式。 圖70A及圖70B分別係對應於三種類型之傳輸線之高功率、高頻率操作之模組770之功率放大器之ACPR及PAE的圖表。表6總結來自圖70A及圖70B之資料中之某些資料。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td><b>表面處理鍍層</b></td><td><b>n=</b></td><td><b>ACPR</b><b>平均值</b></td><td><b>ACPR</b><b>標準差</b></td><td><b>PAE</b><b>平均值</b></td><td><b>PAE</b><b>標準差</b></td><td><b>FOM</b><b>(</b><b>平均值</b><b>)</b></td></tr><tr><td> NiAu (5.5 um Ni) </td><td> 469 </td><td> -42.75 </td><td> 0.40 </td><td> 38.90 </td><td> 0.57 </td><td> 81.65 </td></tr><tr><td> Ni NiPdAu (6 um Ni) </td><td> 492 </td><td> -40.28 </td><td> 1.16 </td><td> 39.30 </td><td> 0.51 </td><td> 79.58 </td></tr><tr><td> Ni NiPdAu (0.1 um Ni) </td><td> 451 </td><td> -42.12 </td><td> 0.79 </td><td> 39.88 </td><td> 0.50 </td><td> 82.00 </td></tr></TBODY></TABLE>表 6 – FOM 高功率、高頻率圖70C及圖70D分別係對應於三種類型之傳輸線之高功率、低頻率操作之模組770之功率放大器之ACPR及PAE的圖表。表7總結來自圖70C及圖70D之資料中之某些資料。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td><b>表面處理鍍層</b></td><td><b>n=</b></td><td><b>ACPR</b><b>平均值</b></td><td><b>ACPR</b><b>標準差</b></td><td><b>PAE</b><b>平均值</b></td><td><b>PAE</b><b>標準差</b></td><td><b>FOM</b><b>(</b><b>平均值</b><b>)</b></td></tr><tr><td> NiAu (5.5 um Ni) </td><td> 469 </td><td> -42.48 </td><td> 0.57 </td><td> 37.63 </td><td> 0.56 </td><td> 80.11 </td></tr><tr><td> Ni NiPdAu (6 um Ni) </td><td> 492 </td><td> -42.56 </td><td> 0.32 </td><td> 38.48 </td><td> 0.55 </td><td> 81.04 </td></tr><tr><td> Ni NiPdAu (0.1 um Ni) </td><td> 451 </td><td> -43.40 </td><td> 0.40 </td><td> 38.98 </td><td> 0.47 </td><td> 82.38 </td></tr></TBODY></TABLE>表 7 – FOM 高功率、低頻率表6及表7中之資料指示，具有包含0.1 um厚鎳之NiPdAu表面處理鍍層之傳輸線具有所測試傳輸線之最佳FOM。表6之資料指示，具有包含0.1 um厚鎳之NiPdAu表面處理鍍層之傳輸線之平均FOM比具有NiAu鍍層之相當傳輸線之平均FOM優0.35，且比具有包含6 um鎳厚度之NiPdAu鍍層之相當傳輸線之平均FOM優2.42。表7中之資料指示，具有包含0.1 um厚鎳之NiPdAu表面處理鍍層之傳輸線之平均FOM比具有包含NiAu鍍層之相當傳輸線之平均FOM優2.27，且比具有包含6 um鎳厚度之NiPdAu鍍層之相當傳輸線之平均FOM優1.34。 表8總結具有所測試之三種類型之傳輸線之模組770之高功率靜態集極電流I QCC之資料。資料指示，包括每一類型之傳輸線之模組具有類似DC效能。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td><b>表面處理鍍層</b></td><td><b>n=</b></td><td><b>平均</b><b>IQCC (mA)</b></td><td><b>標準差</b><b>(mA)</b></td></tr><tr><td> NiAu (5.5 um Ni) </td><td> 469 </td><td> 95.60 </td><td> 5.46 </td></tr><tr><td> NiPdAu (6 um Ni) </td><td> 492 </td><td> 94.84 </td><td> 5.21 </td></tr><tr><td> NiPdAu (0.1 um) </td><td> 451 </td><td> 96.15 </td><td> 5.26 </td></tr></TBODY></TABLE>表 8 – DC 效能表9總結對應於所測試之三種類型之傳輸線之模組770中之功率放大器之高功率、高頻率增益之資料。表9中之資料指示，具有包含NiPdAu表面處理鍍層(具有0.1 um厚鎳)之傳輸線之模組中之功率放大器具有一最低插入損耗，此乃因此等功率放大器具有最高平均增益。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td><b>表面處理鍍層</b></td><td><b>n=</b></td><td><b>平均增益</b></td><td><b>Δ</b><b>增益</b></td></tr><tr><td> NiAu (5.5 um Ni) </td><td> 469 </td><td> 28.65 </td><td> --- </td></tr><tr><td> NiPdAu (6 um Ni) </td><td> 492 </td><td> 28.47 </td><td> -0.18 </td></tr><tr><td> NiPdAu (0.1 um) </td><td> 451 </td><td> 28.77 </td><td> 0.12 </td></tr></TBODY></TABLE>表 9 – 增益 / 插入損耗 H. 藉由 RF 傳輸線耦合之實例性組件圖71係經由圖67A之傳輸757線彼此耦合之兩個射頻(RF)組件之一示意性方塊圖。圖72A至圖72F係可經由圖67A之傳輸線757彼此電耦合之各種組件之示意性方塊圖。所圖解說明之組件可耦合至一基板772，該基板包括本文中所闡述之基板之特徵之任何組合，舉例而言，如連同圖69一起闡述。作為一項實例，基板772可具有表面處理鍍層。另一選擇係或另外，各種組件可包括於一行動裝置(諸如參考圖73所闡述之行動裝置788)中。 如圖71中所展示，傳輸線757可將一第一RF組件782電耦合至一第二RF組件783。第一RF組件782可包括經組態以傳輸一RF信號、接收一RF信號、處理一RF信號、調整一RF信號、諸如此類或其任何組合之任何適合電路元件。類似地，第二RF組件783可包括經組態以傳輸一RF信號、接收一RF信號、處理一RF信號、調整一RF信號、諸如此類或其任何組合之任何適合電路元件。RF組件之非限制性實例包括功率放大器、RF切換器、濾波器及天線。 如圖72A及圖72B中所圖解說明，一功率放大器779可具有電耦合至包括於基板772上之傳輸線757之一輸出。舉例而言，功率放大器779之輸出可線接合至傳輸線757。在圖72A中所展示之實施方案中，傳輸線757經組態以將功率放大器779之輸出傳輸至一RF切換器784。RF切換器784可係經組態以在接通時傳遞一RF信號且在關斷時阻擋RF信號之任何適合切換器。在圖72B中所展示之實施方案中，傳輸線757經組態以將功率放大器779之輸出傳輸至一濾波器786。濾波器786可係經組態以將一RF信號濾波之任何適合濾波器。例如，濾波器786可係一低通濾波器、一帶通濾波器或一高通濾波器。 如圖72C及圖72D中所圖解說明，一RF切換器784可具有電耦合至包括於基板772上之傳輸線757之一輸出。舉例而言，RF切換器784之輸出可線接合至傳輸線757。在圖72C中所展示之實施方案中，傳輸線757經組態以將RF切換器784之輸出傳輸至一天線787。在圖72D中所展示之實施方案中，傳輸線757經組態以將RF切換器784之輸出傳輸至一濾波器786。 如圖72E及圖72F中所圖解說明，一濾波器786可具有電耦合至包括於基板772上之傳輸線757之一輸出。舉例而言，濾波器786之輸出可線接合至傳輸線757。在圖72E中所展示之實施方案中，傳輸線757經組態以將濾波器786之輸出傳輸至一RF切換器784。在圖72F中所展示之實施方案中，傳輸線757經組態以將濾波器786之輸出傳輸至一天線787。 I. 行動裝置本文中所闡述之系統、方法及設備中之任一者可實施於多種電子裝置(諸如一行動裝置(其亦可稱為一無線裝置))中。圖73係包括圖67A之傳輸線之一實例性行動裝置788之一示意性方塊圖。行動裝置788之實例包括但不限於一蜂巢式電話(舉例而言，一智慧型電話)、一膝上型電腦、一平板電腦、一個人數位助理(PDA)、一電子書讀取器及一可攜式數位媒體播放器。例如，行動裝置788可係經組態以使用(舉例而言)全球行動系統(GSM)，分碼多重存取(CDMA)，3G、4G及/或長期演進(LTE)通信之一多頻帶及/或多模式裝置(諸如一多頻帶/多模式行動電話)。 在特定實施例中，行動裝置788可包括以下各項中之一或多者：一切換組件789、一收發器組件791、一天線787、功率放大器792、一控制組件793、一電腦可讀媒體794、一處理器796、一電池797及供應控制件798。本文中所闡述之傳輸線757中之任一者可實施於行動裝置788中之多種位置中。例如，如圖73中所圖解說明，一傳輸線757可將一功率放大器792之一輸出電連接至切換組件789及/或將切換組件789電連接至天線787。 收發器組件791可產生RF信號以供經由天線787傳輸。此外，收發器組件791可自天線787接收傳入RF信號。 應理解，與RF信號之傳輸及接收相關聯之各種功能性可由在圖73中共同表示為收發器791之一或多個組件達成。舉例而言，一單個組件可經組態以提供傳輸及接收功能性兩者。在另一實例中，傳輸及接收功能性可由單獨組件提供。 類似地，應理解，與RF信號之傳輸及接收相關聯之各種天線功能性可由在圖73中共同表示為天線787之一或多個組件達成。舉例而言，一單個天線可經組態以提供傳輸及接收功能性兩者。在另一實例中，傳輸及接收功能性可由單獨天線提供。在又一實例中，與行動裝置788相關聯之不同頻帶可具備不同天線。 在圖73中，將來自收發器791之一或多個輸出信號繪示為經由一或多個傳輸路徑提供至天線787。在所展示之實例中，不同傳輸路徑可表示與不同頻帶及/或不同功率輸出相關聯之輸出路徑。例如，所展示之兩個實例性功率放大器792可表示與不同功率輸出組態(例如，低功率輸出及高功率輸出)相關聯之放大及/或與不同頻帶相關聯之放大。 在圖73中，將來自天線787之一或多個經偵測信號繪示為經由一或多個接收路徑提供至收發器791，該一或多個接收路徑中之每一者可受益於如本文中所展示及闡述之本發明之一傳輸線757。在所展示之實例中，不同接收路徑可表示與不同頻帶相關聯之路徑。舉例而言，所展示之四個實例性路徑可表示某些行動裝置788具備之四頻帶能力。 為促進接收與傳輸路徑之間的切換，切換組件789可經組態以將天線787電連接至一選定傳輸或接收路徑。因此，切換組件789可提供與行動裝置788之一操作相關聯之若干個切換功能性。在特定實施例中，切換組件789可包括經組態以提供與(舉例而言)不同頻帶之間的切換、不同功率模式之間的切換、傳輸與接收模式之間的切換或其某一組合相關聯之功能性之若干個切換器。切換組件789亦可經組態以提供包括信號之濾波之額外功能性。舉例而言，切換組件789可包括一或多個雙工器。 行動裝置788可包括一或多個功率放大器792。RF功率放大器可用以使具有一相對低功率之一RF信號之功率升壓。此後，經升壓RF信號可用於多種目的，包括驅動一傳輸器之天線。功率放大器792可包括於電子裝置(諸如行動電話)中以放大一RF信號以供傳輸。舉例而言，在具有用於在3G及/或4G通信標準下通信之一架構之行動電話中，可使用一功率放大器來放大一RF信號。管理RF信號之放大可係合意的，此乃因一所要傳輸功率位準可取決於使用者遠離一基地台及/或行動環境多遠。功率放大器亦可用以幫助隨時間調節RF信號之功率位準，以便在一經指派接收時槽期間阻止傳輸信號干擾。一功率放大器模組可包括一或多個功率放大器。 圖73展示在特定實施例中，可提供一控制組件793，且此一組件可包括經組態以提供與切換組件789、功率放大器792、供應控制件798及/或其他操作組件之操作相關聯之各種控制功能性之電路。 在特定實施例中，一處理器796可經組態以促進本文中所闡述之各種功能性之實施。與本文中所闡述之組件中之任一者之操作相關聯之電腦程式指令可儲存於可指導處理器796之一電腦可讀記憶體794中，以使得儲存於電腦可讀記憶體中之指令產生包括實施本文中所闡述之行動裝置、模組等之各種操作特徵之指令之一製造物件。 所圖解說明之行動裝置788亦包括供應控制區塊798，該供應控制區塊可用以將一電源供應提供至一或多個功率放大器792。舉例而言，供應控制區塊798可包括一DC轉DC轉換器。然而，在特定實施例中，供應控制區塊798可包括其他區塊，諸如，舉例而言，經組態以基於將放大之RF信號之一包絡使提供至功率放大器792之供應電壓變化之一包絡追蹤器。 供應控制區塊798可電連接至電池797，且供應控制區塊798可經組態以基於一DC-DC轉換器之一輸出電壓使提供至功率放大器792之電壓變化。電池797可係供在行動裝置788中使用之任何適合電池，包括(舉例而言)一鋰離子電池。藉助用於包括由一材料(諸如鎳)製成且具有小於該材料在RF範圍中之一頻率下之集膚深度之一厚度之一擴散障壁層之傳輸路徑的一傳輸線757，電池797之電力消耗可減小及/或信號品質可得以改良，藉此改良行動裝置788之效能。 J. 應用上文在此章節中所闡述之實施例中之某些實施例已連同包括功率放大器之模組及/或電子裝置(諸如行動電話)一起提供實例。然而，該等實施例之原理及優點可用於需要一高效能RF傳輸線之任何其他系統或設備。 實施本發明之一或多項態樣之系統可在各種電子裝置中實施。電子裝置之實例可包括但不限於消費電子產品、消費電子產品之部分、電子測試裝備及諸如此類。更具體而言，經組態以實施本發明之一或多項態樣之電子裝置可包括但不限於一RF傳輸裝置、具有一功率放大器之任何可攜式裝置、一行動電話(舉例而言，一智慧型電話)、一電話、一基地台、一超微型小區、一雷達、經組態以根據無線保真及/或藍芽標準通信之一裝置、一電視、一電腦監視器、一電腦、一手持式電腦、一平板電腦、一膝上型電腦、一個人數位助理(PDA)、一微波、一冰箱、一汽車、一立體聲系統、一DVD播放器、一CD播放器、一VCR、一MP3播放器、一無線電器件、一攝錄影機、一相機、一數位相機、一可攜式記憶體晶片、一清洗機、一乾燥機、一清洗機/乾燥機、一影印機、一傳真機器、一掃描儀、一多功能周邊裝置、一腕錶、一時脈等。消費電子產品之部分可包括一多晶片模組(包括一RF傳輸線)、一功率放大器模組、一積體電路(包括一RF傳輸線)、一基板(包括一RF傳輸線)、諸如此類或其任何組合。此外，電子裝置之其他實例亦可包括但不限於記憶體晶片、記憶體模組、光學網路或其他通信網路之電路及磁碟機電路。此外，電子裝置可包括未完成之產品。 儘管已在此章節中闡述本發明之各種實施例以及相關特徵、態樣及特性，但熟習此項技術者將顯而易見，更多實施例及實施方案係可能的以使得將在本發明之範疇內。舉例而言，本文中之本發明不限於所闡述之材料或系統，且可進一步個別地或以其他方式與如貫通本發明之全文所闡述之本發明之任何其他數目個相關態樣、所要態樣或適合態樣組合、整合、組裝或連結在一起，以甚至進一步改良積體電路、功率放大器、功率放大器模組及其中使用積體電路、功率放大器、功率放大器模組之裝置之效能。 XI. 氮化鉭終止之晶圓貫穿孔 本文中闡述氮化鉭終止之晶圓貫穿孔之設備及方法。在特定實施方案中，一個氮化鉭(TaN)終止層在一個砷化鎵(GaAs)晶圓之一第一側或前側上形成，且一金導電層在該TaN終止層上方形成。此後，一晶圓貫穿孔被蝕刻至GaAs晶圓之一第二側或背側中以便延伸通過GaAs晶圓及TaN終止層之一第一部分或內部分以到達金導電層。在特定實施方案中，晶圓貫穿孔電鍍有一鎳釩(NiV)障壁層、一金晶種層及一銅層。在晶圓貫穿孔形成期間，TaN終止層之一第二部分或外部分被維持且經組態以環繞金導電層與銅層之間的一界面以便抑制銅至GaAs晶圓中之擴散。 相對於使用氮化矽終止及一經濺鍍障壁層之方案，TaN終止之晶圓貫穿孔可提供經改良金屬黏著及經減小銅遷移。此外，在特定實施方案中，使用一TaN終止層來終止一晶圓貫穿孔可准許在不改變與在GaAs晶圓之前側上形成之電晶體結構相關聯之製作或微影遮罩之情況下移動晶圓貫穿孔之位置或定位。將晶圓貫穿孔組態為可在不改變與電晶體相關聯之微影遮罩之情況下移動可增加設計靈活性及/或減小與包括晶圓貫穿孔之積體電路設計之漸進式調整或成品出廠驗證相關聯之時間及成本。鑒於本發明，熟習相關技術者應容易地理解，本發明之此等態樣可與本文中所揭示之其他態樣組合以進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 現在繼續接下來參考圖74A，其展示根據本發明之特定態樣之一項實施例之一晶圓799之一示意性平面圖。晶圓799包括複數個晶圓貫穿孔802，且已安裝至一載體基板或板801。 晶圓799可係可包括在其上形成之電子電路(諸如電晶體、電阻器及/或二極體結構)之一個砷化鎵(GaAs)晶圓。在特定實施方案中，電子電路經組態以操作為一功率放大器電路。 晶圓799進一步包括可用以提供晶圓799之相對側之間的電連接之晶圓貫穿孔802。在特定實施方案中，晶圓貫穿孔802用以用一接地或使用安置於晶圓799之一第二側或背側上之導體提供之電力低供應電壓將在晶圓799之一第一側或前側上形成之電子電路以電方式供電。 為幫助形成晶圓貫穿孔802，晶圓799可經組態以具有一相對小厚度，諸如小於約200 mm之一厚度。載體板801可用以藉由在處理期間阻止對晶圓799之破壞或其他損害而幫助在晶圓799上形成晶圓貫穿孔802。 雖然圖74A為了清晰而將晶圓799展示為包括小於100個晶圓貫穿孔，但晶圓799通常包括更多晶圓貫穿孔，諸如100,000個或100,000個以上晶圓貫穿孔。 圖74B係圖74A之晶圓799之一部分之一部分放大之平面圖。所圖解說明之晶圓貫穿孔802界定晶圓799中之一空腔，且該空腔包括一第一端及一第二端。在特定實施方案中，使用一各向異性蝕刻程序來蝕刻晶圓799，此可導致晶圓貫穿孔之空腔之第一端與第二端具有不同大小。 在一項實施例中，空腔之一第一端具有一寬度W 1及一長度L 1，且空腔之第二端具有一寬度W 2及一長度L 2，且W 1介於約15 μm至約60 μm之間的範圍內，L 1介於約15 μm至約60 μm之間的範圍內，W 2介於約50 μm至約70 μm之間的範圍內，且L 2介於約60 μm至約90 μm之間的範圍內。 雖然圖74A及圖74B係針對晶圓貫穿孔802在晶圓799自上方觀看時在形狀上實質上係矩形之情形圖解說明，但晶圓貫穿孔802可以其他方式成形，包括(舉例而言)圓形形狀、橢圓形形狀、梯形形狀及/或正方形形狀。 圖75A至圖75I係圖解說明根據用於形成晶圓貫穿孔的本發明之一項實施例之一晶圓之一製造程序之示意性剖面。 圖75A圖解說明在一基板803之一第一側或前側上方形成一鈍化層804，該基板可在特定實施例中係一個砷化鎵(GaAs)基板。基板803之前側可包括在其上形成之電子電路，諸如一功率放大器電路。鈍化層804可在基板803之前側上方形成以幫助鈍化基板803及/或包封電子電路。在一項實施例中，鈍化層804係一個氮化矽(SiN)層。鈍化層804可具有任何適合厚度，諸如約190 nm之一厚度。 圖75B圖解說明在鈍化層804上方形成並圖案化一光阻劑層806，且使用光阻劑層806來圖案化鈍化層804。可使用任何適合技術形成光阻劑層806，包括使用旋塗沈積光阻劑且隨後使用微影圖案化光阻劑。 可使用任何適合程序蝕刻鈍化層804，包括(舉例而言)一化學汽相(CV)蝕刻。如圖75B中所展示，鈍化層804之蝕刻可在光阻劑層806之邊緣下方延伸，此可幫助隨後移除或剝離光阻劑層806。在一項實施例中，用以蝕刻鈍化層804之程序經組態以將光阻劑層806不完全蝕刻至少約3 mm。 圖75C圖解說明使用光阻劑層806作為一遮罩形成一個氮化鉭(TaN)終止層807。可使用任何適合程序(諸如一濺鍍程序)形成TaN終止層807。如下文將進一步闡述，TaN終止層807可用以終止穿過基板803形成之一晶圓貫穿孔。在一項實施例中，TaN終止層807具有在約50 nm至約100 nm之範圍內之一厚度。 特定半導體程序利用TaN來在安置於一基板803之前側上之電子電路中形成薄膜電阻器。在此等程序中，可藉由使用TaN薄膜電阻器層形成TaN終止層807，藉此減小晶圓之製造程序之若干個步驟及/或成本。 圖75D圖解說明移除光阻劑層806，且在TaN終止層807上方形成一導電層809。可使用任何適合程序(諸如使用一反應性物種(諸如氧(O)及/或氟(Fl))之一電漿灰化程序)移除光阻劑層806。 在特定實施方案中，導電層809係經組態以操作為用於在基板803之前側上形成之電子電路之一金屬化層之一金層。如圖75D中所展示，導電層809之一部分已在TaN終止層807上方形成。相對於使用一個氮化矽終止層之方案，導電層809可具有至TaN終止層807之經改良黏著。 如下文將進一步詳細闡述，一晶圓貫穿孔可在基板803中形成以將在TaN終止層807上方形成的導電層809之部分電連接至在基板803之一第二側或背側上形成之一背側導電結構。該背側導電結構可包括一銅層，且TaN終止層807可減小或抑制至基板803中之銅遷移。 雖然導電層809係圖解說明為在圖75D中所展示之基板803之部分上方連續，但導電層809通常在基板803上方圖案化。可使用任何適合圖案化程序(諸如一光阻劑程序)圖案化導電層809。 圖75E圖解說明使用一黏著劑808將一載體板801附著或接合至基板803之前側，且在基板803之一背側上形成並圖案化一光阻劑層811。黏著劑808可用以將基板803接合至載體板801。該黏著劑可係(舉例而言)任何適合聚合物或蠟。 在特定實施方案中，載體板801係具有大於基板803之彼直徑之一直徑之一藍寶石基板。載體板801可在處理期間阻止基板803之破壞且可稍後被移除。另外，載體板801可對與基板803之處理相關聯之化學物及/或環境有抗性。 圖75F圖解說明將一晶圓貫穿孔802自基板803之背側形成至基板803中。可藉由使用(舉例而言)一電漿蝕刻程序而形成晶圓貫穿孔802。晶圓貫穿孔802可延伸通過基板803且通過TaN終止層807之一內部分以到達導電層809。在一項實施例中，晶圓貫穿孔802之高度係在約80 mm至約200 mm之範圍內。 圖75G圖解說明移除光阻劑層811且在晶圓貫穿孔802上方形成一障壁層812。可使用任何適合程序(諸如較早關於圖75D所闡述之彼等程序)移除光阻劑層811。障壁層812可用以減小一隨後沈積之銅層至基板803中之銅擴散。在特定實施方案中，障壁層812係一鎳釩(NiV)層。可使用任何適合程序(諸如一濺鍍程序)形成障壁層812。雖然障壁層812可減小一隨後沈積之銅層之銅擴散，但某些銅仍可由於多種原因(諸如障壁層812之不完美步階覆蓋)而遷移穿過障壁層812。 圖75H圖解說明在障壁層812上方形成晶種層813，且在晶種層813上方形成一銅層814。可使用多種程序(諸如藉由將基板803曝露於含有金屬離子之一溶液)形成晶種層813。晶種層813可包括任何適合金屬(諸如金)。銅層814已在晶種層813上方形成。可使用任何適合程序(包括(舉例而言)電化學電鍍)在晶種層813上方形成銅層814。 如圖75H中所圖解說明，終止層807之一外部分已在處理期間被保存且經組態以環繞導電層809與銅層814之間的一界面以便終止晶圓貫穿孔802。TaN終止層807可藉由鈍化晶圓貫穿孔802附近的基板803之部分且抑制遷移通過障壁層812之銅到達基板803而減小銅遷移。在一項實施例中，環繞導電層809與銅層814之間的界面的TaN終止層807之部分具有至少約10 mm之一寬度。 銅層814及導電層809使用晶圓貫穿孔802彼此電連接。在特定實施方案中，基板803之前側包括在其上形成之電晶體，且晶圓貫穿孔802用以將該等電晶體電連接至由銅層814形成之一導電接地平面及/或消散由該等電晶體產生之熱。舉例而言，基板803之前側可包括在其上形成之一功率放大器電路，且與該功率放大器電路相關聯之一雙極電晶體之一射極可使用晶圓貫穿孔802電連接至由銅層814形成之一導電接地平面。 圖75I圖解說明將載體板801自基板803移除或去接合。可以多種方式(包括(舉例而言)將黏著劑808加熱以減小接合強度及使用機械力)將載體板801自基板803移除。可在移除載體板801之後藉由(舉例而言)使用一電漿蝕刻及/或使用一清潔液(諸如丙酮)以使得如所期望地移除黏著劑808而清潔基板803。 雖然圖75A至圖75I中所展示之製造程序係圖解說明為以一去接合程序結束，但所圖解說明之晶圓可經歷進一步處理。舉例而言，晶圓可經歷單粒化以由晶圓形成晶粒。在一項實施例中，晶圓經組態以包括功率放大器電路，且經單粒化以形成功率放大器晶粒。 以上對實施例之詳細說明並非意欲係窮盡性或將本發明限於上文所揭示之精確形式。儘管上文已出於說明性目的闡述了一特定製造程序，但可在本發明之範疇內做出各種修改，如熟習相關技術者將認識到。舉例而言，可在不背離本發明之此等態樣之範疇之情況下對本文中所闡述之製造程序做出各種省略、替代及/或改變。 因此，儘管已在此章節中闡述了本發明之各種實施例及相關特徵、態樣及特性，但熟習此項技術者將顯而易見，更多實施例及實施方案係可能的以使得將在本發明之範疇內。舉例而言，本文中之本發明不限於所闡述之材料或系統，且可進一步個別地或以其他方式與如貫通本發明之全文所闡述之本發明之任何其他數目個相關態樣、所要態樣或適合態樣組合、整合、組裝或連結在一起，以甚至進一步改良積體電路、功率放大器、功率放大器模組及其中使用積體電路、功率放大器、功率放大器模組之裝置之效能。 XII. 射頻屏蔽應用中之穿孔密度及放置 此章節中所論述之本發明之態樣係關於判定形成一經封裝模組之一RF隔離結構之部分之穿孔及所得RF隔離結構之位置及/或密度。依據電磁干擾(EMI)資料，可識別其中可在不使RF隔離結構之EMI效能顯著降級之情況下增加及/或減少穿孔密度之位置。在特定實施例中，可基於EMI資料給經封裝模組之一選定區添加及/或自該選定區移除一或多個穿孔。如上文所指示，本發明之此等態樣可與本發明之其他態樣組合以進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 穿孔可形成一RF隔離結構之頂部導電層與底部導電層之間的一電連接之部分。具有(舉例而言)自導電層中之一者至RF隔離結構之一強接地連接可係合意的。RF隔離結構之強度可基於接地連接之強度。更多穿孔可提供一更強接地連接。在先前設計中，包括儘可能多的穿孔以便提供至特定RF隔離結構之一強接地連接。然而，彼等穿孔消耗顯著晶粒面積且增加經封裝模組之成本。 在本發明之此章節中，應認識到，可基於電磁干擾(EMI)資料(諸如EMI探測資料及/或近場掃描資料)判定穿孔放置。本發明中亦識別相關於與RF信號相關聯之隔離之特定特徵。本文中所闡述之一或多個特徵係關於選擇性地放置穿孔以使得一RF隔離結構在不消耗過多晶粒面積之情況下提供所要RF隔離。例如，可獲得來自一特定環境之EMI資料，且可基於此資料判定穿孔放置。 如通常所闡述，此章節中之本發明之態樣係關於判定形成一RF隔離結構之部分之穿孔之位置及/或密度。依據模擬及/或EMI資料，可判定一經封裝模組之「熱點」及/或「非輻射區」之位置。一「熱點」可係發出相對高量之電磁輻射的經封裝模組之一區及/或接收相對高量之外部電磁輻射的經封裝模組之一區。一「非輻射區」可係發出相對低量之電磁輻射的經封裝模組之一區及/或接收相對低量之外部電磁輻射的經封裝模組之一區。基於熱點及/或非輻射區之位置，可在不使RF隔離結構之EMI效能顯著降級之情況下在經封裝模組之一選定區中調整形成RF隔離結構之部分之穿孔之一密度。在特定實施例中，可給經封裝模組之一選定區添加及/或自該選定區移除一或多個穿孔。例如，可圍繞非輻射區移除穿孔。作為另一實例，可圍繞熱點添加穿孔。另一選擇係或另外，可判定經封裝模組之位置對外部輻射之敏感性。基於敏感性資料，可調整穿孔之位置及/或密度。 藉由調整穿孔之位置及/或密度，RF隔離結構可消耗一基板上之較少面積。因此，經封裝模組可較小、較低廉、消耗較少電力或其任何組合。按照特定RF隔離需要修整穿孔位置及/或密度可在不使EMI效能顯著降級之情況下減小穿孔之總數。此可使得使用較少穿孔，此可減小包括穿孔之一基板之總成本。在生產中，在製造大量經封裝模組時，此等成本節省可係重要的。 此處在此章節中闡述與具有一射頻(RF)電路及基於線接合之電磁(EM)隔離結構之經封裝模組之製作相關之系統、設備、裝置結構、材料及/或方法之各種實例。雖然在RF電路之上下文中闡述，但本文中所闡述之一或多個特徵亦可用於涉及非RF組件之封裝應用中。類似地，本文中所闡述之一或多個特徵亦可用於不具有EM隔離功能性之封裝應用中。亦應理解，本文中所闡述之一或多個特徵可應用於不包括線接合之隔離結構。 現在接下來參考圖76A，其展示一說明性經封裝模組816之一俯視平面圖。經封裝模組816可包括一或多個電路元件。在若干個實施例中，該一或多個電路元件包括一RF電路元件。經封裝模組816可包括一RF隔離結構，該RF隔離結構包括複數個穿孔。經封裝模組816可係一經封裝積體電路。所圖解說明之經封裝模組816包括一射頻(RF)隔離結構818及一RF組件，該RF組件包括一高頻帶部分819及一低頻帶部分821。雖然圖76A中為了清晰而未圖解說明，但經封裝模組816可包括眾多其他結構。 RF隔離結構818可充當一法拉第籠。RF隔離結構818可包括圍繞至少一個RF組件之導電特徵。在特定實施方案中，該等導電特徵可包括與穿孔組合之複數個線接合832，該複數個線接合經組態以提供RF隔離。稍後將(舉例而言)參考圖87A及圖87B提供複數個線接合832之更多細節。在某些其他實施方案中，該等導電特徵可包括其他結構，諸如一固體金屬罐。 所圖解說明之經封裝模組816係一經封裝功率放大器積體電路(IC)，其中高頻帶部分819包括一高頻帶功率放大器電路且低頻帶部分821包括一低頻帶功率放大器電路。功率放大器可用以使一相對弱RF信號之振幅升壓。此後，經升壓RF信號可用於多種目的，包括(舉例而言)驅動一天線、一切換器、一混合器、一濾波器、或諸如此類或者一RF系統中之其任何組合。在特定電子系統(諸如多頻帶系統)中，不同功率放大器結構可用以放大不同頻率之RF信號。在所圖解說明之組態中，經封裝模組816包括用於放大相對高頻率RF信號之高頻帶功率放大器電路及用於放大相對低頻率RF信號之低頻帶功率放大器電路。 雖然經封裝模組816圖解說明可在本文中使用之一經封裝IC之一項實例，但本文中所闡述之方法及設備可連同多種其他隔離結構一起實施。 圖76B展示經封裝模組816沿圖76A之線A-A之一剖面。所圖解說明之剖面展示RF隔離結構818之一側視圖。如所圖解說明，經封裝模組816包括一系統板826、一印刷電路板825、線接合832、外模製結構833及在外模製結構833上方形成之一導電層834。系統板826可包括一基板系統板基板822及一電參考平面831，該電參考平面可係一接地平面。印刷電路板可係一層壓基板。印刷電路板825可包括輸入輸出(I/O)墊(舉例而言，接地接觸墊829)、複數個穿孔823及一或多個軌道(racetrack) 824。複數個穿孔823及一或多個軌道824可將接地接觸墊829電連接至線接合墊828，藉此將參考平面831電連接至線接合832。在圖76B中所展示之定向上，線接合832可安置於印刷電路板825上方。外模製結構833可包封線接合832。稍後將(舉例而言)參考圖89及圖90提供關於外模製結構833之更多細節。線接合832可電連接至導電層834。 如所圖解說明，RF隔離結構818包括接地平面831、接地接觸墊829、軌道824、複數個穿孔823、線接合832及導電層834。例如，複數個穿孔823可提供與由RF隔離結構818內及/或RF隔離結構818外部之RF電路產生之RF信號之RF隔離。穿孔823可藉由距離間隔開以使得一RF信號之多數功率被穿孔823阻擋。可根據本文中所闡述之一或多個特徵判定穿孔823之放置。 雖然圖76B之說明性剖面展示兩層的穿孔823，但應理解，本文中所闡述之一或多個特徵可應用於包括任何適合數目個層的穿孔823之RF隔離結構。例如，在其他實施方案中，可存在一層之穿孔823。作為另一實例，在特定實施方案中，可存在三層或三層以上之穿孔823。在具有兩個或兩個以上層之穿孔823之實施方案中，穿孔823可安置成相同放置或在不同層中安置成一不同放置。儘管將複數個穿孔823圖解說明為相同大小，但應理解，兩個或兩個以上穿孔可具有不同大小。 圖77展示可經實施以製作一經封裝模組816 (諸如具有如本文中所闡述之一或多個特徵及/或藉助於如本文中所闡述之一或多個特徵製作之一經封裝模組)之一程序836。圖77展示與圖77之程序836相關聯之各種操作之各個部分及/或階段。 在圖77之方塊837中，可提供一封裝基板及將安裝於該封裝基板上之部分。此等部分可包括(舉例而言)一或多個表面安裝技術(SMT)組件及具有積體電路(IC)之一或多個經單粒化晶粒。圖78A及圖78B展示在某些實施例中，封裝基板可包括一層壓面板858。圖78A展示實例性層壓面板858之前側；且圖78B展示實例性層壓面板858之背側。層壓面板858可包括配置成群組(有時稱為陣列) 859之複數個個別模組基板827。雖然圖78A、圖78B、圖90及圖94中展示四個單獨模製區段，但本應用中所闡述之特徵中之任一者可應用於其他適合配置，諸如不具有斷裂之一單個陣列模蓋。 圖79A、圖79B、圖79C分別展示個別模組基板827之一實例性組態之俯視圖、側視圖及仰視圖。出於說明性目的，一邊界863可界定由面板858上之模組基板827佔據之一區，圖78A及圖78B。在邊界863內，模組基板827可包括一頂部表面或前表面862及一底部表面或背表面869。在前表面862上展示經定尺寸以接納一晶粒(未展示)之一實例性安裝區864。複數個實例性接觸墊866圍繞晶粒接納區或晶粒墊864配置以便允許在晶粒與配置於背表面869上之底部接觸墊871之間形成連接線接合。雖然未展示，但可以若干種方式組態線接合接觸墊866與模組之接觸墊871之間的電連接。經組態以允許安裝(舉例而言)被動SMT裝置(未展示)之兩組實例性接觸墊867亦在邊界863內。該等接觸墊可電連接至模組之接觸墊及/或安置於背表面869上之接地接觸墊829中之某些接觸墊。經組態以允許形成複數個EM隔離線接合(未展示)之複數個線接合墊828亦在邊界863內。線接合墊828可電連接至一電參考平面(諸如一接地平面) 831。可以若干種方式達成線接合墊828與接地平面831之間的此等連接(繪示為點線874)。例如，如圖76B中所展示，複數個穿孔823及/或一或多個軌道824可形成線接合墊828與接地平面873之間的電連接之至少部分。穿孔823及/或軌道824 (圖76B)可形成圍繞模組中之一RF電路之一RF隔離結構818 (圖76A)之一部分。在某些實施例中，接地平面831、873可或可不連接至安置於背表面869上之接地接觸墊829。 圖80展示包括等待切割(或有時稱為單粒化)成若干個別晶粒之複數個功能晶粒877之一實例性經製作晶圓876。可以若干種方式達成晶粒877之此切割。圖81示意性地繪示其中可提供複數個金屬化接觸墊878之一個別晶粒877。此等接觸墊可經組態以允許在晶粒877與模組基板之接觸墊866 (例如，圖79A)之間形成連接線接合。 在圖77之方塊838中，可在模組基板上施加焊料膏以允許安裝一或多個SMT裝置。圖82A及圖82B展示其中在模組基板827之前表面或頂部表面上之接觸墊867中之每一者上提供焊料膏881之一實例性組態879。在某些實施方案中，可藉由一SMT模板印刷機以所要量將焊料膏881施加至面板(例如，圖78A中之858)上之所要位置。 在圖77之方塊839中，可將一或多個SMT裝置定位於具有焊料膏之焊料觸點上。圖83A及圖83B展示其中將實例性SMT裝置883定位於提供於接觸墊867中之每一者上之焊料膏881上之一實例性組態882。在某些實施方案中，可藉由自帶捲軸用SMT裝置饋入之一自動化機器將SMT裝置883定位於面板上之所要位置上。 在圖77之方塊841中，可執行一回流操作以使焊料膏熔化以將一或多個SMT裝置焊接於其各別接觸墊上。在某些實施方案中，可選擇焊料膏881，且可在一第一溫度下執行回流操作以使焊料膏881熔化以藉此允許在接觸墊867與SMT裝置883之間形成所要焊料觸點。 在圖77之方塊842中，可移除來自方塊841之回流操作之焊料殘留物。 在圖77之方塊843中，可在模組基板827上之一或多個選定區上施加黏著劑以允許安裝一或多個晶粒。圖84A及圖84B展示其中在晶粒安裝區864中施加黏著劑886之一實例性組態884。在某些實施方案中，可藉由諸如絲網印刷之技術以所要量將黏著劑886施加至面板(例如，圖78A中之858)上之所要位置。 在圖77之方塊844中，可藉助在一或多個晶粒上施加之黏著劑而將其定位於選定區上。圖85A及圖85B展示其中經由黏著劑886將一晶粒877定位於晶粒安裝區864上之一實例性組態887。在某些實施方案中，可為了生產量而藉由自纏繞在一捲軸上之一晶粒帶用晶粒饋入之一自動化機器將晶粒877定位於面板上之晶粒安裝區上。 在圖77之方塊846中，可使晶粒與晶粒安裝區之間的黏著劑固化。較佳地，可在低於用於將一或多個SMT裝置安裝於其各別接觸墊上之上文所闡述之回流操作之一或多個溫度下執行此一固化操作。此一組態允許SMT裝置之焊料連接在固化操作期間保持完整。 在圖77之方塊847中，可移除來自方塊843及844之安裝操作之黏著劑殘留物。 在圖77之方塊848中，可在經安裝晶粒與模組基板827上之對應接觸墊之間形成電連接(諸如線接合)。圖86A及圖86B展示其中在晶粒877之接觸墊878與模組基板827之接觸墊866之間形成若干個線接合889之一實例性組態888。此等線接合可給去往及來自晶粒877之一或多個電路之信號及/或電力提供電連接。在某些實施方案中，前述線接合之形成可藉由一自動化線接合機器達成。 在圖77之方塊849中，可圍繞模組基板827上之一選定區形成複數個RF屏蔽線接合。圖87A及圖87B展示其中在線接合墊828上形成複數個RF屏蔽線接合832之一實例性組態891。線接合墊828係示意性地繪示為與一或多個參考平面(諸如一接地平面873)電連接(點線874)。在某些實施例中，此一接地平面可安置於模組基板827內。RF屏蔽線接合832與接地平面873之間的前述電連接可在由RF屏蔽線接合832界定之區之側及底側處產生一互連之RF屏蔽結構。RF屏蔽線接合832與接地平面873之間的電連接可包括穿孔823及/或一或多個軌道824，舉例而言，如參考圖76B所闡述。如本文中所闡述，一導電層可在此一區上方形成且連接至RF屏蔽線接合832之上部部分，以藉此形成具有一RF屏蔽之體積之一RF隔離結構818 (圖76A)。 在圖87A及圖87B之實例性組態891中，RF屏蔽線接合832係展示為形成圍繞晶粒877及SMT裝置883位於其中之區之一周界。其他周界組態亦係可能的。舉例而言，可圍繞晶粒、圍繞SMT裝置中之一或多者或其任何組合藉助RF線接合形成一周界。在某些實施方案中，可圍繞任何電路、裝置、組件或其中RF隔離係合意之區形成一基於RF線接合之周界。出於說明之目的，應理解，RF隔離可包括防止RF信號或雜訊進入或離開一給定屏蔽區。因此，出於說明之目的，應進一步理解，術語隔離與屏蔽可視需要交換地使用。舉例而言，一RF組件被屏蔽可包括其中來自另一源之一RF信號中之某些或實質上所有PF信號被阻擋到達該RF組件之一情形。作為另一實例，一RF組件被隔離可包括其中一RF信號(舉例而言，雜訊或一主動產生之信號)中之某些或實質上所有PF信號被阻擋到達另一裝置之一情形。應理解，除非上下文另外指示，否則術語屏蔽及隔離中之每一者可包括前述功能性中之任一者或兩者。 在圖87A及圖87B之實例性組態891中，RF屏蔽線接合832係展示為具有經組態以在如本文中所闡述之一模製程序期間促進受控變形之一不對稱側輪廓。關於此等線接合之額外細節可在(舉例而言)標題為SEMICONDUCTOR PACKAGE WITH INTEGRATED INTERFERENCE SHIELDING AND METHOD OF MANUFACTURE THEREOF之PCT公開案第WO 2010/014103號中找到。在某些實施例中，亦可利用其他形狀之RF屏蔽線接合。舉例而言，通常如標題為OVERMOLDED SEMICONDUCTOR PACKAGE WITH A WIREBOND CAGE FOR EMI SHIELDING之美國專利第8,071,431號中所闡述之對稱弓形線接合可替代所展示之不對稱線接合或與其組合地用作RF屏蔽線接合。在某些實施例中，RF屏蔽線接合無需形成一迴路形狀且使其兩端在模組基板之表面上。舉例而言，亦可利用其中一端在模組基板之表面上且另一端定位於該表面上方(用於連接至一上部導電層)之導線延伸部。 在圖87A及圖87B之實例性組態891中，RF屏蔽線接合832係展示為具有通常比晶粒連接線接合889之高度高之類似高度。此一組態允許晶粒連接線接合889由如本文中所闡述之模製化合物包封，且與將在模製程序之後形成之一上部導電層隔離。 在圖77之方塊851中，可在SMT組件、晶粒及RF屏蔽線接合上方形成一外模製件。圖88展示可促進此一外模製件之形成之一實例性組態893。一模板蓋894係展示為定位於模組基板827上方以使得模板蓋894之下部表面896與模組基板827之上部表面862界定其中可引入模製化合物之一體積897。 在某些實施方案中，模板蓋894可經定位以使得其下部表面896嚙合RF屏蔽線接合832之上部部分且在該等上部部分上向下推動。此一組態允許移除RF屏蔽線接合832之任何高度變化以使得接觸模板蓋894之下部表面896之上部部分處於實質上同一高度下。當引入模製化合物且形成一外模製結構時，前述技術使經包封RF屏蔽線接合832之上部部分維持於外模製結構之所得上部表面處或靠近於該所得上部表面。 在圖88之實例性模製組態893中，可自模製體積897之一或多個側引入模製化合物，如箭頭898所指示。在某些實施方案中，可在經加熱且真空條件下執行模製化合物之此一引入以促進經加熱模製化合物至體積897中之較容易流動。 圖89展示其中模製化合物已被引入至體積897中(如參考圖88所闡述)且模製蓋被移除以產生包封各種模組元件(例如，晶粒、晶粒連接線接合及SMT裝置)之一外模製結構833之一實例性組態899。RF屏蔽線接合亦展示為由外模製結構833實質上包封。RF屏蔽線接合之上部部分係展示為在外模製結構833之上部表面902處或靠近於該上部表面。 圖90展示具有在多個陣列區段上方形成之外模製結構833之一實例性面板903。可如本文中參考圖88及圖89所闡述地形成每一陣列區段之外模製結構。所得外模製結構833係展示為界定覆蓋一給定陣列區段之多個模組之一共同上部表面902。 本文中參考圖88、圖89及圖90所闡述之模製程序可產生其中經包封RF屏蔽線接合之上部部分在外模製結構之上部表面處或靠近於該上部表面之一組態。此一組態可或可不使得RF屏蔽線接合與將在其上形成之一上部導體層形成一可靠電連接。 在圖77之方塊852中，可移除外模製結構之一薄頂部部分或層以更佳曝露RF屏蔽線接合之上部部分。圖91展示其中已執行此一移除之一實例性組態904。在該實例中，外模製結構833之上部部分係展示為被移除以產生低於原始上部表面902之一新上部表面906 (依據模製程序)。此一材料移除係展示為更佳曝露RF屏蔽線接合832之上部部分907。 可以若干種方式達成自外模製結構833之上部部分之前述材料移除。圖92A展示其中藉由噴砂達成此材料移除之一實例性組態908。在該實例中，較亮陰影部分係其中已將材料移除以產生新上部表面906及RF屏蔽線接合之更佳曝露之上部部分907之處。較暗陰影部分係其中未將材料移除以使得原始上部表面902仍保持之處。 在圖92A中所展示之實例中，容易地展示對應於下伏模組基板827 (用一點框863繪示)之一模組化結構。此等模組將在於新形成之上部表面906上方形成一導電層之後分離。 在圖77之方塊853中，可清潔由於移除材料產生之新曝露之上部表面。 在圖77之方塊854中，可在外模製結構之新曝露之上部表面上形成一導電層，以使得該導電層與RF屏蔽線接合之上部部分電接觸。可藉由若干種不同技術(包括諸如噴射或印刷之方法)形成此一導電層。圖92B圖解說明根據本發明之態樣之用於形成導電層834 (圖93)之一種方法。此處，在已藉由噴砂或其他剝蝕方法將組態908之整個頂部表面減小至高度906之後，一噴嘴909將導電塗料910噴射於該組態之頂部上。導電塗料910可係經調配以達成本發明之既定態樣之一導電金屬塗料。關於其之進一步細節在如上文併入本文中之美國專利申請案第13/893,605號、第13/893,614號及第13/904,566號中找到。 圖93展示其中已在外模製結構833之上部表面906上方形成一導電層834之一實例性組態911。如本文中所闡述，上部表面906更佳曝露RF屏蔽線接合832之上部部分907。因此，所形成之導電層834與RF屏蔽線接合832之上部部分907形成經改良接觸。 如參考圖87A及圖87B所闡述，RF屏蔽線接合832及接地平面873可在由RF屏蔽線接合832界定之區之側及底側處產生一互連之RF隔離結構。在上部導電層834與RF屏蔽線接合832電接觸之情況下，該區上方之上部側現在亦被屏蔽，藉此產生一經屏蔽體積。 圖94展示已用導電塗料噴射以產生覆蓋多個陣列區段之一導電層834之一實例性面板913。如參考圖90所闡述，每一陣列區段包括將分離以形成完成之經封裝模組之多個模組。 在圖77之方塊856中，可將具有一共同導電層(例如，一導電塗料層)之一陣列區段中之模組單粒化成若干個別經封裝模組。可以若干種方式(包括一鋸切技術)達成此模組單粒化。 圖95展示其中已將本文中所闡述之模組化區段827單粒化成一經分離模組917之一實例性組態916。外模製件部分係展示為包括一側壁919；且模組基板部分係展示為包括一側壁918。共同地，側壁919與918係展示為界定經分離模組917之一側壁921。經分離模組917之上部部分保持由導電層834覆蓋。如本文中參考圖79A、圖79B及圖79C所闡述，經分離模組917之下部表面869包括接觸墊871、829以促進模組917與一電路板(諸如一電話板)之間的電連接。 圖96A、圖96B及圖96C展示經單粒化模組917之前視圖(本文中亦稱為俯視圖)、後視圖(本文中亦稱為仰視圖)及透視圖。如本文中所闡述，此一模組包括包封於外模製結構內之RF屏蔽結構；且在某些實施方案中，模組917之總體尺寸不必大於不具有RF屏蔽功能性之一模組。因此，具有整合式RF屏蔽功能性之模組可有利地產生一更緊湊組裝之電路板，此乃因不需要外部RF屏蔽結構。此外，經封裝模組化形式允許在操縱及組裝程序期間更容易處置模組。 在圖77之方塊857中，可針對適當功能性測試經單粒化模組。如上文所論述，模組化形式允許較容易執行此測試。此外，模組之內部RF屏蔽功能性允許在不具有外部RF屏蔽裝置之情況下執行此測試。 圖97展示在某些實施例中，包括於一電路板(諸如一無線電話板)中之模組中之一或多者可組態有如本文中所闡述之一或多個封裝特徵。可受益於此等封裝特徵之模組之非限制性實例包括但不限於一控制器模組、一應用處理器模組、一音訊模組、一顯示介面模組、一記憶體模組、一數位基帶處理器模組、GPS模組、一加速度計模組、一電力管理模組、一收發器模組、一切換模組及一功率放大器(PA)模組。 圖98A展示可經實施以將具有如本文中所闡述之一或多個特之一經封裝模組組裝於一電路板上之一程序923。在方塊924中，可提供一經封裝模組。在某些實施例中，經封裝模組可表示參考圖97所闡述之一模組。在方塊926中，可將經封裝模組安裝於一電路板(例如，一電話板)上。圖98B示意性地繪示其上安裝有模組816之一所得電路板928。儘管一個模組係圖解說明為安裝於電路板928上，但應理解，一或多個其他模組亦可安裝於其上。電路板928亦可包括其他特徵(諸如複數個連接930)以促進安裝於其上之各種模組之操作。 在圖98A之方塊927中，可將其上安裝有模組之一電路板安裝於一無線裝置中。圖98C示意性地繪示具有一電路板928 (例如，一電話板)之一無線裝置931 (例如，一蜂巢式電話)。電路板928係展示為包括具有如本文中所闡述之一或多個特徵之一模組929。該無線裝置係展示為進一步包括其他組件，諸如一天線932、一使用者介面933及一電源供應器934。 圖98D示意性地繪示具有一經封裝模組816 (諸如一晶片或一模組)之一無線裝置931。圖98D中所圖解說明之無線裝置931可包括圖98C中所展示之一或多個特徵，出於說明性目的已自圖98D省略該等特徵中之某些特徵。在某些實施例中，經封裝模組816可包括本文中所闡述之模組中之任一者。如所圖解說明，經封裝模組816包括一RF組件938及圍繞RF組件938形成以便提供RF隔離性質之一RF隔離結構818。RF隔離結構818可圍繞經封裝模組816之周界安置或圍繞經封裝模組816之其他適合區上之RF組件938安置。RF隔離結構818可提供一或多個RF隔離功能性，諸如將RF組件938與來自電子無線裝置931中之另一組件939之一RF影響隔離(箭頭936)，將RF組件938與無線裝置931外部之一外部RF源隔離(箭頭937)及/或阻止來自RF信號之電磁輻射及/或來自RF組件938之雜訊到達無線裝置931中之另一組件939及/或電子無線裝置931外部之一外部RF源(未展示)(箭頭941及942)。RF組件938可包括經組態以傳輸及/或接收一RF信號之一或多個電路元件。RF組件之非限制性實例包括功率放大器、電壓控制振盪器、濾波器、切換器及諸如此類。例如，在圖76A中所圖解說明之實施例中，RF組件可包括高頻帶部分819及/或低頻帶部分821。 雖然圖98D中展示一個RF組件938，但應理解，兩個或兩個以上RF組件可包括於由RF隔離結構818產生之一RF隔離體積內。根據某些實施例，經封裝模組816可包括各自具有一專用RF隔離結構之兩個或兩個以上RF組件。 圖99A係判定穿孔放置之一說明性程序943之一流程圖。程序943或本文中所闡述之其他程序中之任一者之特徵之任何組合可體現於一非暫時性電腦可讀媒體中且儲存於記憶體中。當執行時，非暫時性電腦可讀媒體可致使執行程序943或其他程序中之某些或所有部分。應理解，本文中所論述之方法中之任一者可包括較多或較少操作，且該等操作可視需要以任何次序執行。 程序943可判定圍繞一經封裝模組之周邊之一穿孔放置。穿孔可係圍繞一或多個RF組件形成一RF隔離體積之一RF隔離結構之部分。可在一基板之一個層或一個以上層中形成穿孔。在某些實施例中，可將穿孔形成為一印刷電路板之部分，舉例而言，如圖76B中所展示。在圍繞經封裝模組之周界之一選定經界定區中具有一較高穿孔密度可在該選定區中提供一較強接地連接及/或較強RF隔離。相反地，在一選定區中減小穿孔密度可減小晶粒大小及經封裝模組之總體成本。程序943可判定其中可移除穿孔以節省晶粒面積之處及/或其中添加穿孔可改良RF隔離之處。 程序943可包括在方塊944處獲得電磁干擾(EMI)資料、在方塊946處識別與相對高EMI及/或相對低EMI相關聯之區及在方塊947處判定一經更新穿孔放置。在方塊948處，可將此程序反覆直至滿足一EMI規範。現在將參考圖100A及圖100B中所圖解說明之實例性EMI分佈概況、圖101中所展示之穿孔密度與逆輻射功率之間的關係以及圖102A及圖102B中所圖解說明之穿孔放置論述程序943。 在方塊944處，可針對一初始穿孔放置獲得EMI資料。在某些實施例中，可在初始穿孔放置中執行一電磁掃描/探測以獲得EMI資料。例如，可執行一近場掃描。EMI資料可與RF應用相關聯。根據特定實施例，EMI資料可對應於經封裝模組之兩個或兩個以上操作模式。舉例而言，EMI資料可對應於一高頻帶操作模式及其中經封裝模組在比在該高頻帶操作模式中低之一頻帶內操作之一低頻帶操作模式。不同RF隔離考量可應用於不同操作頻帶。舉例而言，在較高頻率下，RF信號可具有較小波長。因此，使穿孔在經封裝模組之高頻帶部分附近更靠近在一起可係合意的。作為另一實例，EMI資料可對應於一低功率操作模式及一高功率操作模式。根據特定實施方案，初始穿孔放置可對應於不具有提供RF屏蔽之任何穿孔之RF組件。另一選擇係，初始穿孔放置可對應於圍繞RF組件安置之至少一個穿孔之任何其他放置。在特定實施方案中，初始放置可對應於可包括於一特定大小之一經封裝模組中之最大數目個穿孔。 圖100A及圖100B中所展示之EMI分佈概況中反映實例性EMI資料。圖100A及圖100B之EMI分佈概況分別對應於圖102A及圖102B中所展示之穿孔放置。圖100A中所反映之EMI資料可對應於一初始穿孔放置或判定經更新穿孔放置之一或多個反覆之後的一穿孔放置。圖100B中所反映之EMI資料可對應於基於圖100A中所展示之EMI分佈概況判定之一經更新穿孔放置。 圖100A展示對應於環繞RF組件之一經封裝模組之一周界安置之複數個穿孔之一EMI分佈概況的一實例。更具體而言，圖100A中所展示之EMI分佈概況對應於圖102A中所展示之穿孔放置。EMI分佈概況圖解性地圖解說明與一經封裝模組之一表面之部分相關聯之EMI。在圖100A中，區域對應於可藉由沿圖100A中之EMI分佈概況之頂部側由左向右編號之一行及沿圖100A中之EMI分佈概況之左側具有一字母之一列識別之一正方形。EMI分佈概況之陰影指示與經封裝模組之一對應區相關聯之一EMI值。更具體而言，圖100C之圖例指示以dBm為單位之對應EMI值，dBm可表示參考一毫瓦之所量測EMI之以分貝為單位之一功率比。應理解，一較低EMI值係具有一較高負值之所表示數。例如，-14 dBm之一EMI值高於-24 dBm之一EMI值。圖100A及圖100B中之EMI分佈概況之陰影對應於圖100C之圖例中之以dBm為單位之EMI值。 EMI分佈概況之每一區域可對應於一經封裝模組及/或其之一印刷電路板之一經界定表面區。該經界定表面區可包括零個、一個、兩個或兩個以上穿孔。包括至少一個穿孔之區域中之每一者可在實質上平行於經封裝模組之外邊緣之一維度上具有大約相同寬度。在特定實施方案中，每一區域可具有大約相同面積。在其他實施方案中，兩個或兩個以上區域可具有不同面積。應理解，區域可比所圖解說明之區域小或大。任何特定區域可與一或多個EMI值相關聯。例如，圖100A中之區域B1與複數個EMI值相關聯，且區域F1與一單個EMI值相關聯。 往回參考圖99A，在方塊946處，可識別與相對高及/或相對低EMI相關聯之區。例如，可識別與一最高EMI值相關聯的一經封裝模組之一區。作為另一實例，可識別與高於一預定義臨限值之一EMI值相關聯的經封裝模組之一或多個區。另一選擇係或另外，可識別與低於一預定義臨限值之EMI值相關聯的一經封裝模組之一或多個區。在又一實例中，可識別具有最低EMI值之一區。 與相對高EMI相關聯的經封裝模組之區可藉由與經封裝模組之其他區相比之較強RF隔離而受益。在某些實施方案中，與相對高EMI相關聯的經封裝模組之一區可係一熱點及/或RF隔離結構針對其提供比經封裝模組之其他區少之RF隔離之一區。此等區可提供比產品規範中所定義及/或比所要EMI位準少之RF隔離。根據某些實施例，熱點可發生於產生具有一高功率位準之信號的一經封裝模組之區(諸如一功率放大器(PA)之一輸出)處或附近。相比而言，針對一低雜訊放大器(LNA)，一熱點可發生於該LNA之一輸入處或附近。另一選擇係或另外，熱點可發生於具有一高活動因子的一經封裝模組之區處或附近，諸如在一振盪器(舉例而言，一電壓控制振盪器)及/或一LNA附近。 與相對低EMI相關聯的經封裝模組之區可提供具有一相對低穿孔密度之一充分位準之RF隔離。在某些實施方案中，與相對低EMI相關聯的經封裝模組之一區可係一非輻射區及/或RF隔離結構針對其提供比經封裝模組之其他區多之RF隔離之一區。此等區可提供比產品規範中所定義及/或比EMI所要位準多之RF隔離。根據某些實施例，一非輻射區可發生於不產生信號或產生具有一低功率位準之信號的一經封裝模組之區處或附近。另一選擇係或另外，非輻射區可發生於具有一低活動因子的一經封裝模組之區處或附近。作為另一實例，針對一功率放大器模組，與一輸出匹配網路(OMN)相比，一RF輸入及DC路徑可對EMI輻射較不敏感。 圖100A之EMI分佈概況指示，區域B1及C1與相對高EMI相關聯且區域A8、B8、C8、D8、E8及F8與相對低EMI相關聯。特定而言，與區域B1相關聯之一EMI值係大約-14 dBm。在特定應用中，此一EMI值可係有問題的。因此，調整經封裝模組之一穿孔密度以改良EMI可係合意的。可藉由與初始穿孔放置相比，改變一經更新穿孔放置中之數目、位置、大小或其任何組合而調整穿孔密度。 包括複數個穿孔之一RF隔離結構可藉由至一接地平面之連接(舉例而言，藉由至經組態為一接地平面的一RF組件下方之一下部導電層之一電連接)而接地。儘管接地平面理想地具有一寄生電感零，但在現實中，接地平面具有一非零寄生電感零。添加額外穿孔可減小接地平面之一電感。相反地，減小穿孔之數目可增加接地平面之電感。與接地平面相關聯之較高電感可導致一較不穩定接地平面，該較不穩定接地平面可影響由藉由RF隔離結構隔離之一RF組件產生之信號。舉例而言，當接地平面不穩定時，RF隔離結構可與一天線功能相似。此可致使RF隔離結構放大輻射，而非提供RF隔離。此一影響可發生於對應於相對高EMI的一經封裝模組之位置(舉例而言，對應於圖100A中所展示之EMI分佈概況中之區域B1及C1的經封裝模組之位置)處。 圖101圖解說明穿孔密度與逆輻射功率當中的一關係。當穿孔表面區密度低於d1時，RF隔離結構可由於一弱接地連接而浮動。一弱接地連接可致使經封裝模組之部分與相對高EMI相關聯，舉例而言，如圖100A之EMI分佈概況之區域B1及C1所展示。密度d1可表示一下臨限值，低於該下臨限值，RF隔離結構與一弱接地地方功能相似。圖101中所圖解說明之曲線具有一低逆輻射功率且因此具有與低於密度d1之穿孔表面區密度相關聯之一相對高輻射。此可致使RF隔離結構充當一天線。因此，增加低於密度d1之表面區密度以便增加逆輻射功率(減少所輻射功率)可係合意的。密度d2可表示一上臨限值，高於該上臨限值，經增加穿孔密度可能不顯著改良RF隔離。高於密度d2，圖101中所圖解說明之曲線變平。當穿孔表面區密度高於密度d2時，增加穿孔密度之優點可能不提供逆輻射功率及因此RF隔離結構之RF隔離之一顯著增加。因此，穿孔表面區密度在圖101中之密度d1與密度d2之間可係合意的。此可(舉例而言)減小晶粒面積及/或減小製造成本。 再次往回參考圖99A，在方塊947處，可判定一經更新穿孔放置。在該經更新穿孔放置中，與初始放置相比，可增加與高EMI相關聯之區中之穿孔密度。另一選擇係或另外，在該經更新穿孔放置中，與初始放置相比，可減少與低EMI相關聯之區中之穿孔密度。根據特定實施例，經更新放置中之穿孔密度可經判定以使得穿孔密度高於一下臨限值(低於該下臨限值，RF隔離結構充當一弱接地地方)且低於一上臨限值(高於該上臨限值，經增加穿孔密度可能不顯著改良RF隔離)。例如，經更新放置中之穿孔密度可在圖101中之密度d1與密度d2之間。 在經更新穿孔放置中，與初始穿孔放置相比，可調整穿孔之數目、穿孔之位置、穿孔之大小或其任何組合。例如，可遠離與相對低EMI相關聯之一區朝向相對高EMI之一區移動穿孔。作為另一實例，可給與相對高EMI相關聯之一區添加穿孔及/或可自與相對低EMI相關聯之一區移除穿孔。在又一實例中，可在與相對高EMI相關聯之一區中增加一或多個穿孔之大小及/或可在與相對低EMI相關聯之一區中減少一或多個穿孔之大小。 出於說明性目的，將參考給沿一基板之周邊之選定區域添加穿孔提供更多細節。圖102A展示具有圍繞周界配置之穿孔823之一放置之一基板的一俯視平面圖。如圖102A中所展示，穿孔823可圍繞基板之周界對準。圖102A中所圖解說明之穿孔823可包括於基板之同一層中。圖102A中所展示之穿孔823之放置可對應於圖100A中所展示之EMI分佈概況。圖102B展示具有圍繞周界配置之穿孔823及823’之一經更新放置之基板的另一俯視平面圖。圖102B中所展示之穿孔823及823’之放置可對應於圖100B中所展示之EMI分佈概況。根據某些實施例，圖102B中之穿孔823及823’之放置可係一經製造經封裝模組中所使用之一最後穿孔放置。 在圖102B中所展示之經更新放置中，與圖102A中所展示之穿孔823之放置相比，在對應於區域B1及C1的基板之區中添加兩個額外穿孔823’。圖100B之EMI分佈概況展示，兩個額外穿孔823’改良了與EMI分佈概況中之一對應區域相關聯之EMI。例如，圖100B之EMI分佈概況指示，與不具有兩個額外穿孔823’的圖100A之EMI分佈概況相比，區域C1之EMI改良了約10 dBm。圖100B之EMI分佈概況展示，兩個額外穿孔823’改良了與EMI分佈概況中之其他相鄰區域相關聯之EMI。例如，圖100B之EMI分佈概況指示，與不具有兩個額外穿孔823’的圖100A之EMI分佈概況相比，區域A1之EMI改良了約4 dBm且區域A4之EMI改良了約7 dBm。 往回參考圖99A，在方塊948處，可將程序反覆任何適合次數直至滿足一EMI規範。更具體而言，可獲得EMI資料，可識別與相對高及/或相對低EMI相關聯之區且可判定一經更新穿孔放置。因此，在特定實施方案中，程序943可係一反覆程序。例如，圖100A之EMI分佈概況及圖102A中所展示之穿孔放置可對應於一初始穿孔放置與生產中所使用之一最後穿孔放置之間的程序943之一反覆。根據特定實施例，在方塊948處，可針對不同操作模式將程序943反覆以使得針對不同操作模式滿足EMI規範。不同操作模式可(舉例而言)與不同頻帶及/或不同功率模式相關聯。在某些實施例中，在方塊948處，可針對不同層的穿孔823將程序943反覆。 藉由執行程序943，穿孔放置可經改良以使得與一經封裝模組相關聯之EMI在不使用過多穿孔之情況下滿足一規範。因此，程序943可產生具有經組態以在高效利用晶粒面積之情況下提供RF隔離之穿孔之經封裝模組。 圖99B係判定穿孔放置之一說明性程序949之一流程圖。程序949可實質上相同於程序943，惟在程序949中用方塊951中替代程序943之方塊946除外。因此，程序949可包括較早參考在方塊944處獲得EMI資料、在方塊947處判定一經更新穿孔放置及在方塊948處將程序反覆所闡述之特徵之任何組合。程序949可包括在方塊944處獲得EMI資料、在方塊951處判定區對外部輻射之敏感性及在方塊947處判定一經更新穿孔放置。在方塊948處，可將程序949反覆直至滿足一EMI規範。應理解，根據特定實施例，可共同、串行、並行或其任何組合執行程序943及程序949。因此，穿孔放置可基於與一經封裝模組之區相關聯之EMI之一相對位準及/或經封裝模組之區對外部輻射之一敏感性。 在方塊951處，可將連同與相對低及/或相對高EMI相關聯的一經封裝模組之區一起闡述之原理及優點應用於對外部輻射相對敏感及/或相對不敏感的經封裝模組之區。例如，可獲得敏感性資料，且可識別對電磁輻射相對較敏感之區及/或對電磁輻射相對較不敏感之區。在某些實施例中，敏感性資料可包括EMI資料，諸如圖100A中所展示之EMI分佈概況及/或衍生自此EMI資料之資料。可類似於與相對高EMI相關聯的經封裝模組之區地處理對外部輻射敏感的經封裝模組之區。例如，在方塊951處，可在方塊951處增加此等區中之穿孔密度。另一選擇係或另外，可類似於與相對低EMI相關聯的經封裝模組之區地處理對外部輻射不敏感的經封裝模組之區。對外部輻射敏感之區可包括(舉例而言)一功率放大器模組之一輸出匹配網路(OMN)區及/或一VCO之一輸出。相比而言，對外部輻射不敏感之區可包括(舉例而言)輸入區及/或DC路徑。 根據本文中所闡述之一或多個特徵之經封裝模組可包括特定穿孔放置。例如，複數個穿孔可圍繞一RF組件安置以使得在經封裝模組之一第一區域中比在經封裝模組之一第二區域中存在一更高密度，其中該第一區域比該第二區域與一更高電磁干擾相關聯。例如，圖102B中之穿孔823及823’包括於對應於所圖解說明之EMI分佈概況之區域B1及C1之區域952中。區域952具有比對應於所圖解說明之EMI分佈概況之區域B8及C8之區域953高之一密度。出於說明性目的而提供區域952及953，且應理解，可連同本文中所闡述之一或多個特徵一起實施其他區域及/或區域大小。 可以多種方式達成不同穿孔密度。舉例而言，如圖102B中所圖解說明，區域952比區域953包括更多穿孔。當複數個穿孔中之穿孔係約相同大小時，基板之同一層中之更靠近在一起地間隔開之穿孔具有一較高穿孔密度。例如，穿孔823及823’在區域952中比穿孔823在區域953中更靠近在一起地間隔開。作為另一實例，可藉由使用不同大小之穿孔達成不同穿孔密度。 如圖102B中所圖解說明，區域952係沿經封裝模組之一周邊安置且區域953亦沿經封裝模組之該周邊安置。區域952與953在實質上平行於經封裝模組之外邊緣之一維度上具有大約相同之一寬度。如圖102B中所圖解說明，區域952具有與區域953大約相同之面積。在特定實施例中，第一區域可具有與沿具有與第一區域之面積至少同樣大之一面積之經封裝模組之周邊之任何區域至少同樣大的一穿孔密度。另一選擇係或另外，第二區域可具有不大於沿具有與第二區域之面積至少同樣大之一面積之經封裝模組之周邊之任何區域之密度的一穿孔密度。 沿經封裝模組之周邊安置之穿孔823及823’可在一熱點中比在一低輻射區中沿經封裝模組之周邊更靠近在一起地間隔開。此穿孔間距可在基板之一或多個層中。例如，在基板之一單個層中，沿經封裝模組之周邊安置之穿孔823及823’可在一熱點中比在一低輻射區中沿經封裝模組之周邊更靠近在一起地間隔開。作為另一實例，穿孔可在基板之兩個或兩個以上層中之每一者中在一熱點中比在一低輻射區中沿經封裝模組之周邊更靠近在一起地間隔開。參考圖102B，所圖解說明之穿孔823及823’在區域952中比在區域953中更靠近在一起地間隔開。穿孔823與823’可沿經封裝模組之周邊對準，舉例而言，如圖102A及圖102B中所展示。 在經封裝模組中，第一區域及具有比第一區域低之一穿孔密度之第二區域可各自包括至少一個穿孔。第一區域及具有比第一區域低之一穿孔密度之第二區域可各自包括至少兩個穿孔。 藉由RF隔離結構隔離之一或多個RF組件可向第一區域發出比向第二區域多之輻射。例如，該(等)RF組件可向區域952發出比向區域953多之輻射。 第一區域可對應於經封裝模組之一熱點且第二區域可對應於經封裝模組之一低輻射區。舉例而言，區域952可毗鄰於一功率放大器輸出或產生一高功率信號之一不同RF組件之一輸出。作為另一實例，區域952可毗鄰於一電壓控制振盪器輸出或具有一高活動因子之一不同RF組件之一輸出。相比而言，第二區域可毗鄰於具有一低活動因子的經封裝模組之一區、不產生信號的經封裝模組之一區、其中低功率信號傳播的經封裝模組之一區、諸如此類或其任何組合。 另一選擇係或另外，第一區域可比第二區域曝露於更多外部輻射。例如，一毗鄰組件之一熱點可毗鄰於區域952。 本文中所闡述之穿孔放置可包括於一經封裝模組之一RF隔離結構中，該經封裝模組包括形成複數個穿孔與RF組件上方之一導電層之間的一電連接之至少一部分之一或多個導電特徵。作為一項實例，該一或多個導電特徵可包括線接合(舉例而言，圖76B中所圖解說明之線接合832)。另一選擇係，該一或多個導電特徵可包括環繞RF組件之一金屬罐。 在特定實施例中，由RF隔離結構形成之RF隔離體積內之RF組件包括一功率放大器。舉例而言，圖102B中所圖解說明之穿孔放置可對應於圖76A及圖76B中所圖解說明之經封裝模組。區域952可毗鄰於一功率放大器輸出。更具體而言，區域952可毗鄰於圖76A之經封裝模組816之高頻帶部分819中之一功率放大器之一輸出。 上文所闡述之實施例中之某些實施例已連同包括RF組件(諸如功率放大器)之經封裝模組及/或電子裝置一起提供實例。然而，此等實施例之原理及優點可用於需要一屏蔽及/或隔離之任何其他系統或設備。 實施本發明之一或多項態樣之系統可在各種電子裝置中實施。電子裝置之實例可包括但不限於消費電子產品、消費電子產品之部分、電子測試裝備等。更具體而言，經組態以實施本發明之一或多項態樣之電子裝置可包括但不限於一RF傳輸裝置、一RF接收裝置、一RF收發器、具有一RF組件(舉例而言，一功率放大器)之任何可攜式裝置、一行動電話(舉例而言，一智慧型電話)、一電話、一基地台、一超微型小區、一雷達、經組態以根據無線保真及/或藍芽標準通信之一裝置、一電視、一電腦監視器、一電腦、一手持式電腦、一平板電腦、一膝上型電腦、一個人數位助理(PDA)、一微波、一冰箱、一汽車、一立體聲系統、一DVD播放器、一CD播放器、一VCR、一MP3播放器、一無線電器件、一攝錄影機、一相機、一數位相機、一可攜式記憶體晶片、一清洗機、一乾燥機、一清洗機/乾燥機、一影印機、一傳真機器、一掃描儀、一多功能周邊裝置、一腕錶、一時脈、諸如此類等。消費電子產品之部分可包括一多晶片模組(包括一RF隔離結構)、一功率放大器模組、一積體電路(包括一RF隔離結構)、一基板(包括可用以形成一RF隔離結構之部分之穿孔)、諸如此類或其任何組合。此外，電子裝置之其他實例亦可包括但不限於記憶體晶片、記憶體模組、光學網路或其他通信網路之電路及磁碟機電路。此外，電子裝置可包括未完成之產品。 本文中所提供之本發明之教示可應用於其他系統而未必上文所闡述之系統。可組合上文所闡述之各種實施例之元件及動作以提供其他實施例。 儘管已在此章節中闡述本發明之各種實施例以及相關特徵、態樣及特性，但熟習此項技術者將顯而易見，更多實施例及實施方案係可能的以使得將在本發明之範疇內。舉例而言，本文中之本發明不限於所闡述之材料或系統，且可進一步個別地或以其他方式與如貫通本發明之全文所闡述之本發明之任何其他數目個相關態樣、所要態樣或適合態樣組合、整合、組裝或連結在一起，以甚至進一步改良積體電路、功率放大器、功率放大器模組及其中使用積體電路、功率放大器、功率放大器模組之裝置之效能。 XIII. 具有整合式干擾屏蔽之半導體封裝 本發明之此章節係關於一種用於一半導體模組封裝之整合式電磁干擾(EMI)屏蔽。整合式EMI屏蔽包括電連接於封裝之基板中之一接地平面與印刷於封裝模製化合物之頂部上之一導電層之間的複數個線接合彈簧。線接合彈簧具有致使一彈簧效應提供線接合彈簧之頂部與導電層之間的接觸電連接之一經界定形狀。線接合彈簧可圍繞包括於模組封裝中之裝置中之某些或所有裝置定位於封裝中之任何處以形成圍繞彼等裝置之一完整EMI屏蔽。且至此進一步，可能值得重複，熟習本發明之相關技術者應容易地理解，如此章節中所論述之本發明之此等特定態樣可與本發明之任何或所有其他態樣組合以進一步改良功率放大器模組及其中使用功率放大器模組之裝置之效能。 在諸多現代應用(包括蜂巢式電話手持器件、個人數位助理(PDA)、媒體播放器及使用射頻(RF)組件之其他可攜式裝置)中，完成之產品之大小(長度、寬度及厚度)及重量通常可係關鍵設計參數。舉例而言，特別是對於蜂巢式電話手持器件，存在朝向提供經增加功能性及特徵之較小且較輕裝置之持續努力。因此，此等裝置中所使用之個別組件之大小及重量亦可係重要的。如上文所論述，用於改良RF裝置之電磁干擾屏蔽之習用方法涉及將一接地金屬罐放置於將屏蔽之個別RF裝置上方，此給設計添加大小、重量及成本且因此在諸多應用中可係不合意的。 態樣及實施例係關於用以提供在封裝程序期間在於個別裝置或模組之大小及/或重量上具有最小增加之情況下整合至裝置或模組中之一干擾屏蔽之方法及設備。如本文中所使用，術語「EMI屏蔽」用以指電磁干擾及射頻干擾屏蔽兩者。在一項實施例中，一整合式EMI屏蔽可使用如下文進一步論述之線接合製造程序形成，且因此，可使用現有工具製造並與用以提供至模組中之電子裝置之電連接之習用線接合一起在一共同處理線上組裝。此方法可提供高設計靈活性以及藉由其製造EMI屏蔽之一較容易且較低廉方法。另外，根據本發明之態樣之一整合式「線接合籠」屏蔽提供用以達成一模組間/內隔離及低封裝輪廓(尚未藉由習用現有技術達成)之一方式。如下文所論述，一線接合籠可使用具有一特定且被充分控制之設計及形狀之「線接合彈簧」連接器形成以提供用於各種封裝及程序條件之一穩健且實用EMI屏蔽。 應瞭解，本文中所論述之方法及設備之實施例在應用中不限於以下說明中所列舉或隨附圖式中所圖解說明之組件之構造及配置之細節。該等方法及設備能夠實施於其他實施例中且能夠以各種方式實踐或執行。特定實施方案之實例在本文中僅出於說明性目的而提供且不意欲係限制性。特定而言，連同任一或多項實施例一起論述之動作、元件及特徵不意欲自任何其他實施例中之一類似作用排除。此外，本文中所使用之措辭及術語係為了說明之目的且不應視為限制性。對以單數形式參考之本文中之系統及方法之實施例或元件或者動作之任何參考亦可囊括包括複數個此等元件之實施例，且以複數形式對本文中之任何實施例或元件或者動作之任何參考亦可囊括包括僅一單個元件之實施例。呈單數或複數形式之參考不意欲限制當前所揭示之系統或方法、其組件、動作或者元件。本文中「包括」、「包含」、「具有」、「含有」、「涉及」及其變化形式之使用意欲涵蓋其後所列示之物項及其等效物以及額外物項。對「或」之參考可解釋為包括性的，以使得使用「或」所闡述之任何術語可指示一單個、一個以上及所有所闡述之術語中之任一者。對前及後、左及右、頂部及底部以及上部及下部之任何參考意欲方便說明，而非將本發明系統及方法或其組件限於任一位置或空間定向。 現在參考圖103，其圖解說明根據本發明之態樣之封裝併入有一整合式EMI屏蔽之一電子裝置或模組之一方法之一項實例。下文繼續參考圖103論述該方法之態樣及實施例。 一第一步驟954包括使一基板準備好併入至一電子模組中。此步驟954可包括在基板上形成金屬化件，該等金屬化件可用以互連電子模組之各種組件，且該等金屬化件中之至少某些金屬化件可成為整合式EMI屏蔽之部分，如下文所進一步論述。在步驟956中，可根據如熟習此項技術者可能已知之方法及技術組裝一電子模組。此步驟956可包括諸如以下各項之動作：將一或多個晶粒安裝至基板，形成任何必要內部或外部連接或連接點(包括沈積金屬化層及/或介電層)等。因此，應瞭解，雖然在圖103中將模組組裝圖解說明為一單個步驟956，但其可包含可同時、在不同時間及/或在不同位置中執行之數個步驟。此外，應瞭解，步驟954可視為步驟956之部分。 圖104中圖解說明此一模組之一實例。模組962包含安裝至一基板964之一或多個晶粒963。模組962之某些實例包括但不限於功率放大器、收發器、線性裝置、濾波器及可需要或受益於EMI屏蔽之其他裝置。如上文所論述，對於RF裝置EMI屏蔽通常係合意的，且因此，晶粒963中之至少一者可係一RF裝置且模組962可係一RF模組；然而，應瞭解，本發明不限於此，且晶粒963可包含任何類型之數位或類比裝置或者組件。在一項實例中，使用連接至接合墊967之線接合966將晶粒963安裝至基板964，如圖104中所圖解說明。另一選擇係，可使用覆晶接合方法或熟習此項技術者已知之任何其他適合技術將晶粒963安裝至基板964。 根據一項實施例，可藉由在封裝程序期間圍繞基板964之邊緣構造一線接合籠而將整合式EMI屏蔽併入至模組962中。可實施類似於用以形成線接合966之習用程序且使用相同裝備之一線接合程序以構造一線接合彈簧，如下文所論述。複數個此等線接合彈簧可圍繞基板964上之晶粒963放置且連接至封裝中之接地平面(如下文進一步論述)以提供形成整合式EMI屏蔽之一線接合彈簧籠。為在一模製模組中形成一整合式屏蔽，一製造困難存在於找到用以將基板中之接地平面連接至頂部導電屏蔽層之一方式。使用線接合彈簧連接器形成一整合式屏蔽之方法之實施例提供解決此困難之一穩健製造程序，如下文進一步論述。 再次參考圖103，如上文所論述，步驟954可包括在基板964上形成將成為整合式EMI屏蔽之部分之金屬化件。參考圖105，此等金屬化件可包括線接合墊968、一接地平面969及將該等線接合墊連接至該接地平面之穿孔971。接著，可將線接合彈簧972連接至線接合墊968 (步驟957)，如下文進一步論述。應瞭解，雖然在圖105中所圖解說明之實例中，針對每一線接合彈簧972提供兩個離散線接合墊968及相關聯穿孔971，但本發明不限於此且設想諸多其他組態。舉例而言，如圖106A及圖106B中所圖解說明，可用可至少部分地包圍晶粒963之一金屬化跡線或環973替代圖105之個別線接合墊968。在此實例中，可在沿跡線973之點處提供一或多個穿孔971 (圖106A)以將跡線及因此線接合彈簧972耦合至接地平面969。此外，在一項實例中，跡線973可在兩個或兩個以上線接合彈簧972之間連續，且因此，每一線接合彈簧不必具有一個別關聯之穿孔971。另外，雖然在圖105中，將線接合彈簧972圖解說明為兩個連接點(在線接合墊968處)藉由穿孔971耦合至接地平面969，但情形不必如此，且可使線接合彈簧之端中之一者浮動(亦即，不電耦合至接地平面)。 根據一項實施例，形成一整合式EMI屏蔽之方法包括用以將晶粒963包封於一模製化合物974中之一轉移模製程序(步驟958，圖103)。如下文進一步論述，在轉移模製程序期間，將基板964放置於一下部模具套中，將一上部模具套降低至該下部模具套上以密封圍繞裝置之一空腔，且使模製化合物974流動至該空腔中以包封基板上之晶粒963。轉移模製程序係熟習此項技術者眾所周知的。 仍參考圖103及圖105，在轉移模製程序(步驟958)之後，可使用一剝蝕程序(步驟959)來透過模製化合物974曝露線接合彈簧972之頂部。剝蝕程序可包括(舉例而言)研磨及/或拋光模製化合物974以移除一層模製化合物且曝露線接合彈簧972之頂部之一雷射剝蝕程序。在一項實例中，剝蝕程序可移除小於約40微米厚之一層模製化合物。在另一實例中，剝蝕程序可移除約10微米厚之一層模製化合物。在已曝露線接合彈簧972之頂部之後，可在模製化合物974之頂部上形成一薄導電塗層或層975 (步驟961)以接觸線接合彈簧972之經曝露頂部。可使用各種技術中之任一者(諸如藉由印刷、沈積、濺鍍及諸如此類)在模製化合物974之頂部上沈積導電層975。在一項實例中，導電層975包含噴刷於模製化合物974之頂部上之一金屬填充之環氧樹脂(諸如一銀填充之環氧樹脂)，如上文在章節XII中關於圖92B所論述。導電層975接觸線接合彈簧972之經曝露頂部且因此電連接經曝露線接合彈簧。 如本文中上文所論述，在一項實施例中，模組962包括沿基板964之一底部表面安置(如圖105中所展示)且藉由穿孔971連接至線接合彈簧972之一接地平面969。透過線接合彈簧972之頂部與導電層975之間的接觸，在該導電層與接地平面969之間形成一電連接，因此完成模組962中之一EMI屏蔽。線接合彈簧972在基板964中之接地平面969與頂部導電屏蔽層975之間提供一靈活(此乃因該等線接合彈簧可位於基板上之任何適合處)且完全整合之連接。在一項實施例中，線接合彈簧972具有一經界定形狀(如下文進一步論述)，該經界定形狀經控制以產生促進在該等線接合彈簧與導電層975之間形成可靠電連接之一彈簧效應。因此，晶粒963中之一或多者可實質上圍封於一接地EMI屏蔽中，該接地EMI屏蔽由導電層975、線接合彈簧972 (及其相關聯金屬化件(諸如穿孔971及接合墊968))及接地平面969形成。不同於習用EMI屏蔽解決方案之龐大金屬罐，根據本發明之實施例之此整合式EMI屏蔽可給模組962添加最小大小及重量。 根據本發明之一項實施例，線接合彈簧972具有被充分控制且實質上不同於習用線接合966之一特定形狀及高度。如熟習此項技術者可能已知，習用線接合966係使用一線接合機器藉由以下方式形成：將一接合線之一端連接至晶粒963且控制線接合機器之移動以拉製該接合線遠離該晶粒以形成一迴路(如圖104及圖105中所圖解說明)，且接著將該接合線之另一端連接至基板上之一墊。根據本發明之實施例之線接合彈簧972可使用一類似技術形成，但藉由操縱線接合機器之x軸及y軸運動而將導線迴路處理成提供所要彈簧效應及下文所論述之線接合彈簧之其他性質之一獨特形狀。 參考圖107，其圖解說明根據本發明之此等態樣之一線接合彈簧972之一項實施例。線接合彈簧972包含：一球形接合976，其提供該線接合彈簧與基板964之間的一第一連接點；及一導線迴路977，其自該球形接合延伸至該基板上之一第二連接點983。參考圖107及圖108，形成線接合彈簧972 (步驟957)之程序可以形成球形接合976之一第一步驟978開始。此步驟可包括將一金屬球放置於基板964上之一線接合墊968 (參見圖105)上(步驟979)及將該球接合至該線接合墊(步驟981)以形成球形接合976。線接合彈簧可使用多種金屬(包括金(如通常用於習用線接合)及銅)中之任一者形成。在其中線接合彈簧由金製成之一項實例中，線接合墊968可類似地係金或鍍金的，且球形接合976以超音波方式接合至基板964。可使用一類似熱音波程序來在鍍金、鍍銅或鍍錫線接合墊968上形成一銅球形接合976。 根據一項實施例，藉由以下方式形成導線迴路977：自球形接合976拉製導線，藉由操縱線接合機器之x軸及y軸運動而將導線成形(步驟982)及最後將導線迴路之尾端接合至線接合墊968 (步驟983)。在一項實施例中，導線迴路977經成形以具有圖107中所圖解說明之形狀或類似於其之一形狀。如圖108中所進一步展示，步驟978可包括用以將金屬球976放置於墊968上之子步驟979及其中將球976接合至墊968之子步驟981。 參考圖109，其圖解說明如上文所論述之接合至提供於基板964上之線接合墊968 (或一跡線973)之一線接合彈簧972之一項實施例。在一項實施例中，線接合彈簧972在球形接合976附近包含一反曲分區986。導線自反曲分區986向上延伸至線接合彈簧972之一頂峰987。一凸區域988在反曲分區986與頂峰987之間延伸。線接合彈簧972進一步包含接近頂峰987之一上部區域989及在上部區域989與第二連接點983之間延伸之一向下傾斜尾部區域991。在一項實例中，上部區域989係實質上平坦的，以便提供與上部導電層975 (參見圖106A)之一大接觸區，藉此促進與該導電層之一良好電連接。反曲分區986用以使線接合彈簧972與一習用線接合相比更有彈力，從而貢獻於線接合彈簧之彈簧效應及線接合彈簧承受由模具套及模製化合物施加之壓力之能力且在轉移模製程序期間保存其形狀，如下文進一步論述。在一項實例中，線接合彈簧之頂峰987實質上定位於反曲分區986上方(如點線992所指示)，此可進一步貢獻於線接合彈簧972之彈力，如下文所論述。 如熟習此項技術者已知及上文所論述，在轉移模製程序期間，將裝置放置於一下部模具套中，將一上部模具套降低至該下部模具套上以密封圍繞裝置之一空腔，且使模製化合物974流動至該空腔中，圖105及圖106A。可使自線接合墊968至頂峰987量測的線接合彈簧972之高度稍微高於模製化合物974之預期或經設計厚度。在轉移模製程序(步驟958，圖103)期間，藉由將上部模具套993下降而壓縮線接合彈簧972，如圖110中所圖解說明。在一項實例中，上部模具套993首先接觸線接合彈簧972之頂峰987，此乃因該頂峰係該線接合彈簧之最高點。由於由反曲分區986及頂峰987實質上在反曲分區上方之定位提供的線接合彈簧972之彈簧常數，線接合彈簧保持與上部模具套993之表面接觸，如圖110中所圖解說明。由線接合彈簧972之形狀提供之此彈簧效應使得整合式EMI屏蔽能夠穩健製造，此乃因藉由致使線接合彈簧之頂部保持與模具套之表面接觸，僅一薄層模製化合物可覆蓋線接合彈簧之頂部，以使得可在剝蝕程序(步驟959)之後容易且可靠地曝露線接合彈簧之頂部。在一項實例中，線接合彈簧972在垂直方向上具有一大彈簧範圍且能夠承受由於可在轉移模製程序期間發生之模製化合物厚度、基板厚度及翹曲之變化導致之完成之高度之變化。線接合彈簧之高度可經選擇以充分高以使得線接合彈簧在上部模具套993下降時被壓縮，但不過高以至於下降之上部模具套碾壓線接合彈簧。因此，線接合彈簧不應過高以至於容納下降之上部模具套993所需之變形量超過線接合彈簧之彈簧容量。類似地，若線接合彈簧不充分高，則線接合彈簧之頂部在轉移模製程序之後可能不接觸或充分接近模製化合物之上部表面，且因此可能不藉由剝蝕程序(步驟959，圖103)曝露，或可能不展現充分彈性變形(彈簧效應)以使線接合彈簧之頂部保持與模製化合物之上部表面接觸。在一項實例中，線接合彈簧972之高度比模製化合物之經設計厚度高約90微米。然而，應瞭解，線接合彈簧可取決於若干因素(諸如，舉例而言，用以形成線接合彈簧之金屬、模材料及其他類似因素)而具有一不同高度。 根據一項實施例，線接合彈簧972之形狀經最佳化以提供與導電層975之一大接觸區(圖105及圖106A)，藉此促進與導電層975之良好電連接。如上文所論述，在一項實例中，線接合彈簧972之上部區域989 (圖109及圖110)實質上係平坦的。因此，當被上部模具套993壓縮時，上部區域989可提供與模具套(或模製化合物之表面)接觸之一大平坦區(長度)。此係將藉由剝蝕步驟(步驟959)在封裝之頂部處曝露且與導電層975接觸以與導電層975形成一電連接並完成EMI屏蔽之區。 現在參考圖111，其圖解說明併入於一裝置封裝中之一線接合彈簧之一項實例之一影像。如圖111中所圖解說明，線接合彈簧之上部區域989形成在模製化合物974之頂部上且與導電層975接觸之一大平坦區。圖112中圖解說明在施加導電層975之前的圖111之線接合彈簧之一平面圖。參考圖112，可在模製化合物974之頂部上看到主要地但不必要完全地對應於線接合彈簧之上部區域989及頂峰987之經曝露導線之一長的長度994。已形成包括具有約400微米之一平均曝露長度994及約962微米之一最小曝露長度之線接合彈簧之封裝之經製造且經模擬實例。此等實例圖解說明與習用線接合迴路(圖106A中之966)相比，約10倍的導線之曝露長度之一改良。此增加之接觸區給整合式EMI屏蔽提供一穩健且低電阻電連接。此外，若將除金之外(舉例而言，為了減小成本)的一材料(諸如銅)用於線接合彈簧，則大接觸區可係特別重要的，此乃因銅具有比金低之一導電率。另外，由於不使用焊料來進行線接合彈簧之經曝露區域與導電層975之間的連接(僅藉由兩個導體之間的接觸做出連接)，因此接觸區越大，該連接可越可靠。 除提供一彈簧效應及大接觸區來促進與導電層975之一良好且穩健電連接之外，線接合彈簧972之形狀亦在轉移模製程序期間提供彈力。申請人已實驗性地判定，線接合彈簧在轉移模製程序期間保持垂直以使得上部區域在模製化合物之頂部處或附近且可容易地藉助最小剝蝕曝露係重要的。測試及模擬已證明，以習用方式塑形之線接合迴路由於其形狀提供極少或不提供穩定性而在轉移模製程序期間摺疊且倒塌。因此，該等迴路可在來自上部模具套993 (圖110)之壓力下沿任何方向移動且使模製化合物流動。相比而言，線接合彈簧972之形狀控制該線接合彈簧之移動以主要地沿垂直方向(圖105中之y方向)壓縮(彈性變形)，從而產生上文所論述之彈簧效應。在一項實例中，線接合彈簧在平面內方向(亦即，圖105中之x-z方向)上係剛性的且對模流及導線偏移缺陷具有良好阻力，此可係極高迴路之主要關注點。 總之，可僅使用以下各項而在任何經轉移模製模組中提供一有效、低成本且穩健整合式EMI屏蔽：接地平面，其通常已存在於模組基板中；一薄導電材料層，其沈積於模製化合物之頂部上；及本文中所論述之複數個線接合彈簧，其用以將導電層連接至接地平面，藉此形成模組中之裝置中之某些或所有裝置之一完整屏蔽。可將線接合彈簧放置於封裝中之任何處，其中選用多餘連接確保至導電層975之接觸滿足所有電需要，從而允許可容易地修改以容納不同模組佈局及裝置之一極靈活EMI屏蔽設計。類似地，如上文參考圖106A及圖106B所論述，將線接合墊968 (或跡線973)連接至接地平面之穿孔971不必與每一墊或與接地平面上之特定位置一致，從而允許模組中之靈活墊968及穿孔971放置。需要來提供一充分EMI屏蔽之線接合彈簧之數目取決於將屏蔽之裝置在操作頻率及所需屏蔽之位準。舉例而言，導線密度(亦即，在任何給定方向上緊緊毗鄰之線接合彈簧972之間的間距)可隨增加之信號頻率增加。在一項實例中，可使用約λ/20 (其中λ係將屏蔽之信號之波長)之一導線間距。應瞭解，導線間距不必均勻，只要維持用以在一給定頻率下達成所要屏蔽之最小間距即可。已測試線接合彈簧EMI籠之實例且發現其提供大約一20 dB屏蔽，此對於多數RF手持器件應用當前係充分的。因此，可使用本文中所論述之線接合彈簧來提供高度靈活且給模組添加最小成本、重量及/或大小之一完整整合式EMI屏蔽。可使用低成本、穩健且不需要採購任何額外或專門化總成裝備之傳統處理技術處理線接合彈簧。 因此，已在此章節中闡述了上文實施例之數個態樣，應瞭解，熟習此項技術者將容易地想出各種替代、修改及改良。此等替代、修改及改良意欲為本發明之部分且意欲在本發明之範疇內。因此，前述內容僅藉由實例方式，且本發明之範疇應依據以下申請專利範圍及其等效物之適當解釋判定。 XIV. 結論及論述 儘管已貫通本發明之全文闡述本發明之各種實施例以及相關特徵、態樣及特性，但熟習此項技術者將顯而易見，更多實施例及實施方案係可能的以使得將在本文中所闡述之任何各別發明之範疇內。舉例而言，本發明不限於上文所闡述之材料、程序技術、裝置或系統。且此外，本發明可個別地或以其他方式與如貫通本發明之全文所闡述之本發明之任何其他數目個相關、所選擇或適合態樣在各種所要組合中組合、整合、組裝或連結在一起，以甚至進一步改良積體電路、功率放大器、功率放大器模組及其中使用積體電路、功率放大器、功率放大器模組之裝置之效能。 本說明書中所提供之標題僅為了方便，且不必要影響以下申請專利範圍之範疇及意義。 除非上下文另外明確要求，否則貫通本說明及申請專利範圍，詞語「包含(comprise)」、「包含(comprising)」及諸如此類應解釋為在與一排他性或窮盡性意義相反之一包括性意義上；亦即，在「包括但不限於」之意義上。如本文中通常使用之詞語「耦合」係指可直接連接或藉助於一或多個中間元件連接之兩個或兩個以上元件。另外，詞語「本文中」、「上文」、「下文」及具有類似含義之詞語在用於本申請案中時應指本申請案作為一整體而非本申請案之任何特定部分，除非本發明之上下文將指示藉此意欲實施方式之一個特定章節。在上下文准許之情況下，使用單數或複數之上文實施方式中之詞語亦可分別包括複數或單數。參考含兩個或兩個以上物項之一清單之詞語「或」涵蓋包括以下各項的該詞語之所有以下解釋：該清單中之物項中之任一者、該清單中之所有物項及該清單中之物項之任何組合。 對本發明之實施例之以上詳細說明並不意欲係窮盡性或將本發明限於上文所揭示之精確形式。儘管上文出於說明性目的而闡述本發明之特定實施例及實例，但如熟習相關技術者將認識到，可在本發明之範疇內做出各種等效修改。舉例而言，儘管以一給定次序呈現程序或方塊或者其步驟，但替代實施例可以一不同次序執行具有步驟之常式或使用具有方塊之系統，且可刪除、移動、添加、細分、組合及/或修改某些程序、方塊或步驟。此等程序、方塊或步驟中之每一者可以多種不同方式實施。此外，儘管有時將程序、方塊或步驟展示為串行執行，但可替代地並行執行或者可在不同時間執行此等程序、方塊或步驟。 本文中所提供之本發明之教示可應用於其他系統而未必上文所闡述之系統。可組合上文所闡述之各種實施例之元件及動作以提供其他實施例。 且此外，儘管已參考特定較佳實施例詳細闡述了本發明，但應瞭解，本發明不限於彼等精確實施例。而是，鑒於闡述用於實踐本發明之當前最佳模式之本發明，諸多修改及變化將在不背離本發明之範疇及精神之情況下將自身呈現給熟習此項技術者。因此，本發明之範疇由以下申請專利範圍而非由前述說明指示。歸屬於申請專利範圍之等效物之意義及範圍內之所有改變、修改及變化應視為在申請專利範圍範疇內。
<TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 101 </td><td> 模組/功率放大器模組 </td></tr><tr><td> 102 </td><td> 基板 </td></tr><tr><td> 103 </td><td> 功率放大器晶粒 </td></tr><tr><td> 104 </td><td> 匹配網路/輸出匹配網路 </td></tr><tr><td> 106 </td><td> 功率放大器偏壓控制晶粒/功率放大器晶粒/半導體電阻器 </td></tr><tr><td> 107 </td><td> 電容器 </td></tr><tr><td> 108 </td><td> 電感器 </td></tr><tr><td> 109 </td><td> 積體電路模組 </td></tr><tr><td> 111 </td><td> 積體電路/射頻積體電路 </td></tr><tr><td> 112 </td><td> 銅跡線/跡線/導體層/導體 </td></tr><tr><td> 113 </td><td> 線接合墊 </td></tr><tr><td> 114 </td><td> 線接合墊 </td></tr><tr><td> 116 </td><td> 接合線/導線 </td></tr><tr><td> 117 </td><td> 側壁 </td></tr><tr><td> 118 </td><td> 邊緣 </td></tr><tr><td> 119 </td><td> 接合區/線接合區 </td></tr><tr><td> 121 </td><td> 基板 </td></tr><tr><td> 127 </td><td> 鎳層 </td></tr><tr><td> 128 </td><td> 鈀層 </td></tr><tr><td> 129 </td><td> 金層 </td></tr><tr><td> 131 </td><td> 射頻積體電路模組 </td></tr><tr><td> 132 </td><td> 射頻積體電路 </td></tr><tr><td> 133 </td><td> 銅跡線/跡線/導體層 </td></tr><tr><td> 134 </td><td> 線接合墊 </td></tr><tr><td> 136 </td><td> 線接合墊 </td></tr><tr><td> 137 </td><td> 側壁 </td></tr><tr><td> 138 </td><td> 邊緣 </td></tr><tr><td> 139 </td><td> 接合區/線接合區/接合墊區 </td></tr><tr><td> 141 </td><td> 基板 </td></tr><tr><td> 148 </td><td> 鎳層 </td></tr><tr><td> 149 </td><td> 鈀層 </td></tr><tr><td> 151 </td><td> 金層 </td></tr><tr><td> 153 </td><td> 線 </td></tr><tr><td> 154 </td><td> 點 </td></tr><tr><td> 156 </td><td> 線 </td></tr><tr><td> 157 </td><td> 點 </td></tr><tr><td> 158 </td><td> 線 </td></tr><tr><td> 159 </td><td> 點 </td></tr><tr><td> 161 </td><td> 線 </td></tr><tr><td> 162 </td><td> 點 </td></tr><tr><td> 163 </td><td> 線 </td></tr><tr><td> 164 </td><td> 點 </td></tr><tr><td> 166 </td><td> 箭頭 </td></tr><tr><td> 167 </td><td> 射頻積體電路模組/射頻模組/模組 </td></tr><tr><td> 168 </td><td> 基板 </td></tr><tr><td> 169 </td><td> 射頻積體電路跡線/射頻電路/射頻跡線/跡線 </td></tr><tr><td> 171 </td><td> 線接合墊 </td></tr><tr><td> 172 </td><td> 線接合墊/電容器接合墊/電容器線接合墊 </td></tr><tr><td> 173 </td><td> 箭頭 </td></tr><tr><td> 174 </td><td> 射頻積體電路 </td></tr><tr><td> 176 </td><td> 射頻輸出/射頻輸出信號 </td></tr><tr><td> 177 </td><td> 晶粒上被動裝置/電容器/晶粒上電容器 </td></tr><tr><td> 178 </td><td> 射頻積體電路模組/射頻模組/模組 </td></tr><tr><td> 179 </td><td> 基板 </td></tr><tr><td> 181 </td><td> 射頻積體電路跡線/射頻電路 </td></tr><tr><td> 182 </td><td> 線接合墊/被動裝置線接合墊/被動裝置接合墊/接合墊 </td></tr><tr><td> 183 </td><td> 線接合墊 </td></tr><tr><td> 186 </td><td> 射頻積體電路 </td></tr><tr><td> 187 </td><td> 射頻輸出/射頻輸出信號 </td></tr><tr><td> 188 </td><td> 電容器/晶粒上電容器 </td></tr><tr><td> 189 </td><td> 雙極電晶體 </td></tr><tr><td> 191 </td><td> 基板 </td></tr><tr><td> 192 </td><td> 子集極 </td></tr><tr><td> 193 </td><td> 隔離區域 </td></tr><tr><td> 194 </td><td> 集極 </td></tr><tr><td> 195 </td><td> 隔離區域 </td></tr><tr><td> 196 </td><td> 基極 </td></tr><tr><td> 197 </td><td> 第一集極區域 </td></tr><tr><td> 198 </td><td> 第二集極區域 </td></tr><tr><td> 199 </td><td> 第三集極區域 </td></tr><tr><td> 200 </td><td> 圖例 </td></tr><tr><td> 201 </td><td> 另一集極區域 </td></tr><tr><td> 202 </td><td> 射極/射極蓋 </td></tr><tr><td> 203 </td><td> 射極 </td></tr><tr><td> 206 </td><td> 底部觸點 </td></tr><tr><td> 207 </td><td> 頂部觸點 </td></tr><tr><td> 208 </td><td> 集極觸點/觸點 </td></tr><tr><td> 209 </td><td> 基極觸點/觸點 </td></tr><tr><td> 212 </td><td> 射極觸點/觸點/組合邏輯區塊 </td></tr><tr><td> 213 </td><td> 雙極電晶體 </td></tr><tr><td> 214 </td><td> 第二集極區域 </td></tr><tr><td> 216 </td><td> 第三集極區域 </td></tr><tr><td> 217 </td><td> 集極區域/另一集極區域 </td></tr><tr><td> 218 </td><td> 雙極電晶體 </td></tr><tr><td> 219 </td><td> 集極區域/另一集極區域/第二另一集極區域/集極 </td></tr><tr><td> 226 </td><td> 模組/功率模組 </td></tr><tr><td> 227 </td><td> 基板 </td></tr><tr><td> 228 </td><td> 晶粒/功率放大器晶粒 </td></tr><tr><td> 229 </td><td> 匹配網路/輸出匹配網路 </td></tr><tr><td> 231 </td><td> 匹配網路/輸入匹配網路 </td></tr><tr><td> 232 </td><td> 第一級功率放大器 </td></tr><tr><td> 233 </td><td> 級間匹配網路/級間匹配電路 </td></tr><tr><td> 234 </td><td> 第二級功率放大器 </td></tr><tr><td> 236 </td><td> 行動裝置 </td></tr><tr><td> 237 </td><td> 切換組件 </td></tr><tr><td> 238 </td><td> 收發器組件/收發器 </td></tr><tr><td> 239 </td><td> 天線 </td></tr><tr><td> 241 </td><td> 功率放大器 </td></tr><tr><td> 242 </td><td> 控制組件 </td></tr><tr><td> 243 </td><td> 電腦可讀媒體/電腦可讀記憶體 </td></tr><tr><td> 244 </td><td> 處理器 </td></tr><tr><td> 246 </td><td> 電池 </td></tr><tr><td> 247 </td><td> 供應控制區塊/供應控制件 </td></tr><tr><td> 248 </td><td> 無線裝置 </td></tr><tr><td> 249 </td><td> 功率放大器模組 </td></tr><tr><td> 251 </td><td> 功率放大器 </td></tr><tr><td> 252 </td><td> 功率放大器控制器 </td></tr><tr><td> 253 </td><td> 數位控制介面 </td></tr><tr><td> 254 </td><td> 射頻前端串列介面 </td></tr><tr><td> 256 </td><td> 一般用途輸入/輸出介面 </td></tr><tr><td> 257 </td><td> 收發器 </td></tr><tr><td> 258 </td><td> 基帶晶片 </td></tr><tr><td> 259 </td><td> 數位信號處理器 </td></tr><tr><td> 261 </td><td> 天線 </td></tr><tr><td> 262 </td><td> 電源供應器 </td></tr><tr><td> 263 </td><td> 電力分配匯流排 </td></tr><tr><td> 264 </td><td> 數位轉類比轉換器 </td></tr><tr><td> 266 </td><td> 顯示處理器 </td></tr><tr><td> 267 </td><td> 中央處理器 </td></tr><tr><td> 268 </td><td> 使用者介面處理器 </td></tr><tr><td> 269 </td><td> 類比轉數位轉換器 </td></tr><tr><td> 271 </td><td> 記憶體 </td></tr><tr><td> 272 </td><td> 數位控制介面 </td></tr><tr><td> 273 </td><td> 射頻前端核心 </td></tr><tr><td> 274 </td><td> 電壓輸入/輸出接針 </td></tr><tr><td> 276 </td><td> 時脈/模式接針 </td></tr><tr><td> 277 </td><td> 資料/啟用接針 </td></tr><tr><td> 278 </td><td> 電力接通重設 </td></tr><tr><td> 279 </td><td> 組合邏輯區塊 </td></tr><tr><td> 281 </td><td> 位準移位器/射頻前端位準移位器 </td></tr><tr><td> 282 </td><td> 位準移位器/啟用位準移位器 </td></tr><tr><td> 283 </td><td> 位準移位器/模式位準移位器 </td></tr><tr><td> 284 </td><td> 預設接針 </td></tr><tr><td> 286 </td><td> 搭接預設 </td></tr><tr><td> 287 </td><td> 接針 </td></tr><tr><td> 288 </td><td> 緩衝器 </td></tr><tr><td> 289 </td><td> 緩衝器 </td></tr><tr><td> 291 </td><td> 位準移位器 </td></tr><tr><td> 292 </td><td> 輸入 </td></tr><tr><td> 293 </td><td> 鎖存器 </td></tr><tr><td> 294 </td><td> N型場效電晶體 </td></tr><tr><td> 296 </td><td> P型場效電晶體 </td></tr><tr><td> 297 </td><td> 輸出 </td></tr><tr><td> 298 </td><td> 預設低輸入/預設輸入 </td></tr><tr><td> 299 </td><td> 預設高輸入/預設輸入 </td></tr><tr><td> 326 </td><td> 無線裝置 </td></tr><tr><td> 327 </td><td> 功率放大器模組 </td></tr><tr><td> 328 </td><td> 功率放大器 </td></tr><tr><td> 329 </td><td> 功率放大器控制器 </td></tr><tr><td> 330 </td><td> 模式選擇器 </td></tr><tr><td> 331 </td><td> 數位控制介面 </td></tr><tr><td> 332 </td><td> 串列介面 </td></tr><tr><td> 333 </td><td> 一般用途輸入/輸出介面 </td></tr><tr><td> 334 </td><td> 收發器 </td></tr><tr><td> 336 </td><td> 基帶晶片/基帶 </td></tr><tr><td> 337 </td><td> 數位信號處理器 </td></tr><tr><td> 338 </td><td> 天線 </td></tr><tr><td> 339 </td><td> 電源供應器 </td></tr><tr><td> 341 </td><td> 電力分配匯流排 </td></tr><tr><td> 342 </td><td> 數位轉類比轉換器 </td></tr><tr><td> 343 </td><td> 顯示處理器 </td></tr><tr><td> 344 </td><td> 中央處理器 </td></tr><tr><td> 346 </td><td> 使用者介面處理器 </td></tr><tr><td> 347 </td><td> 類比轉數位轉換器 </td></tr><tr><td> 348 </td><td> 記憶體 </td></tr><tr><td> 349 </td><td> 串列介面核心 </td></tr><tr><td> 351 </td><td> 電壓輸入/輸出接針 </td></tr><tr><td> 352 </td><td> 時脈/模式接針/接針 </td></tr><tr><td> 353 </td><td> 資料/啟用接針/接針 </td></tr><tr><td> 354 </td><td> 電力接通重設 </td></tr><tr><td> 356 </td><td> 組合邏輯區塊 </td></tr><tr><td> 357 </td><td> 位準移位器 </td></tr><tr><td> 358 </td><td> 位準移位器/啟用位準移位器 </td></tr><tr><td> 359 </td><td> 位準移位器/模式位準移位器 </td></tr><tr><td> 361 </td><td> 預設接針 </td></tr><tr><td> 362 </td><td> 搭接預設 </td></tr><tr><td> 363 </td><td> 接針 </td></tr><tr><td> 368 </td><td> 緩衝器 </td></tr><tr><td> 369 </td><td> 緩衝器 </td></tr><tr><td> 372 </td><td> 串列啟用輸入 </td></tr><tr><td> 373 </td><td> 串列模式輸入 </td></tr><tr><td> 374 </td><td> 時脈/模式輸入/輸入 </td></tr><tr><td> 376 </td><td> 資料啟用輸入/輸入 </td></tr><tr><td> 377 </td><td> 重設輸入 </td></tr><tr><td> 378 </td><td> 多工器 </td></tr><tr><td> 379 </td><td> 多工器 </td></tr><tr><td> 381 </td><td> 「及」閘 </td></tr><tr><td> 382 </td><td> 「及」閘 </td></tr><tr><td> 383 </td><td> 數位控制介面 </td></tr><tr><td> 384 </td><td> 時脈/模式0接針/模式0接針/時脈/模式接針/模式接針/接針 </td></tr><tr><td> 386 </td><td> 資料/模式1接針/模式1接針/資料/模式接針/模式接針/接針 </td></tr><tr><td> 387 </td><td> 一般用途輸入/輸出介面 </td></tr><tr><td> 388 </td><td> 資料/啟用接針/組合邏輯區塊/組合邏輯/數位控制介面 </td></tr><tr><td> 389 </td><td> 模式0位準移位器/模式位準移位器/第一模式位準移位器 </td></tr><tr><td> 391 </td><td> 模式1位準移位器/模式位準移位器/第二模式位準移位器 </td></tr><tr><td> 393 </td><td> 時脈/模式0輸入 </td></tr><tr><td> 394 </td><td> 資料/模式1輸入 </td></tr><tr><td> 396 </td><td> 串列啟用輸入 </td></tr><tr><td> 397 </td><td> 串列模式0輸入 </td></tr><tr><td> 398 </td><td> 串列模式1輸入 </td></tr><tr><td> 399 </td><td> 重設輸入 </td></tr><tr><td> 401 </td><td> 多工器 </td></tr><tr><td> 402 </td><td> 多工器 </td></tr><tr><td> 403 </td><td> 多工器 </td></tr><tr><td> 404 </td><td> 「及」閘 </td></tr><tr><td> 406 </td><td> 「及」閘 </td></tr><tr><td> 407 </td><td> 「或」閘 </td></tr><tr><td> 408 </td><td> 射頻組態/組態 </td></tr><tr><td> 409 </td><td> 半導體晶粒/晶粒/第一晶粒 </td></tr><tr><td> 411 </td><td> 積體電路 </td></tr><tr><td> 412 </td><td> 晶粒相依組件/程序相依電阻/電阻器/參考電阻器 </td></tr><tr><td> 413 </td><td> 偏壓電路 </td></tr><tr><td> 414 </td><td> 第二半導體晶粒/晶粒/第二晶粒 </td></tr><tr><td> 415 </td><td> 功率放大器電路 </td></tr><tr><td> 415a </td><td> 功率放大器級/第一功率放大器級 </td></tr><tr><td> 415b </td><td> 功率放大器級/第二功率放大器級 </td></tr><tr><td> 416 </td><td> 晶粒/異質接面雙極電晶體功率放大器晶粒/功率放大器晶粒 </td></tr><tr><td> 417 </td><td> 晶粒/矽晶粒/矽偏壓晶粒/偏壓晶粒 </td></tr><tr><td> 418 </td><td> 線性異質接面雙極電晶體功率放大器晶粒/功率放大器晶粒 </td></tr><tr><td> 419 </td><td> 第一級/功率放大器級 </td></tr><tr><td> 421 </td><td> 第二級/功率放大器級 </td></tr><tr><td> 422 </td><td> 射頻輸入節點 </td></tr><tr><td> 423 </td><td> 輸入匹配電路 </td></tr><tr><td> 424 </td><td> 級間電路 </td></tr><tr><td> 426 </td><td> 諧波終止電路 </td></tr><tr><td> 427 </td><td> 射頻輸出節點 </td></tr><tr><td> 428 </td><td> 輸入 </td></tr><tr><td> 429 </td><td> 輸入 </td></tr><tr><td> 431 </td><td> 與絕對溫度成比例電壓參考/與絕對溫度成比例源 </td></tr><tr><td> 432 </td><td> V-I電路 </td></tr><tr><td> 433 </td><td> 電流源 </td></tr><tr><td> 434 </td><td> 電流源 </td></tr><tr><td> 436 </td><td> 模組/功率放大器模組/經封裝模組 </td></tr><tr><td> 437 </td><td> 封裝基板/基板 </td></tr><tr><td> 438 </td><td> 接觸墊 </td></tr><tr><td> 439 </td><td> 接觸墊 </td></tr><tr><td> 440 </td><td> 接地平面 </td></tr><tr><td> 441 </td><td> 接觸墊 </td></tr><tr><td> 442 </td><td> 表面安裝裝置 </td></tr><tr><td> 443 </td><td> 連接線接合 </td></tr><tr><td> 444 </td><td> 屏蔽線接合 </td></tr><tr><td> 445 </td><td> 導電層 </td></tr><tr><td> 446 </td><td> 外模製結構 </td></tr><tr><td> 447 </td><td> 無線裝置 </td></tr><tr><td> 448 </td><td> 使用者介面 </td></tr><tr><td> 449 </td><td> 記憶體 </td></tr><tr><td> 450 </td><td> 連接特徵 </td></tr><tr><td> 451 </td><td> 電力管理組件 </td></tr><tr><td> 453 </td><td> 基帶子系統 </td></tr><tr><td> 454 </td><td> 收發器 </td></tr><tr><td> 456 </td><td> 雙工器 </td></tr><tr><td> 457 </td><td> 頻帶選擇切換器 </td></tr><tr><td> 458 </td><td> 天線 </td></tr><tr><td> 459 </td><td> 結構 </td></tr><tr><td> 461 </td><td> 雙極場效電晶體 </td></tr><tr><td> 462 </td><td> 異質接面雙極電晶體/異質接面雙極電晶體組態 </td></tr><tr><td> 463 </td><td> p型場效電晶體/場效電晶體 </td></tr><tr><td> 464 </td><td> 基板/層 </td></tr><tr><td> 466 </td><td> 隔離區域 </td></tr><tr><td> 467 </td><td> 隔離區域 </td></tr><tr><td> 468 </td><td> 背閘極觸點 </td></tr><tr><td> 469 </td><td> 隔離區域 </td></tr><tr><td> 471 </td><td> 子集極層 </td></tr><tr><td> 472 </td><td> 第一集極層節段 </td></tr><tr><td> 473 </td><td> 第二集極層節段 </td></tr><tr><td> 474 </td><td> 選用蝕刻停止層節段/蝕刻停止層節段/蝕刻停止層 </td></tr><tr><td> 476 </td><td> 基極層節段 </td></tr><tr><td> 477 </td><td> 射極層節段/射極層 </td></tr><tr><td> 478 </td><td> 射極蓋層節段/射極蓋層 </td></tr><tr><td> 479 </td><td> 底部觸點層節段/底部觸點層 </td></tr><tr><td> 481 </td><td> 頂部觸點層節段/頂部觸點層 </td></tr><tr><td> 482 </td><td> 集極觸點 </td></tr><tr><td> 484 </td><td> 基極觸點 </td></tr><tr><td> 486 </td><td> 射極觸點 </td></tr><tr><td> 487 </td><td> N型砷化鎵層節段 </td></tr><tr><td> 488 </td><td> N型砷化鎵層節段 </td></tr><tr><td> 489 </td><td> P型砷化鎵層節段 </td></tr><tr><td> 491 </td><td> 選用蝕刻停止層節段/蝕刻停止層節段/蝕刻停止層 </td></tr><tr><td> 492 </td><td> 源極觸點層 </td></tr><tr><td> 493 </td><td> 汲極觸點層 </td></tr><tr><td> 494 </td><td> 閘極觸點 </td></tr><tr><td> 496 </td><td> 間隙 </td></tr><tr><td> 497 </td><td> 源極觸點 </td></tr><tr><td> 498 </td><td> 汲極觸點 </td></tr><tr><td> 499 </td><td> 結構 </td></tr><tr><td> 501 </td><td> 雙極場效電晶體 </td></tr><tr><td> 502 </td><td> 異質接面雙極電晶體/異質接面雙極電晶體組態 </td></tr><tr><td> 503 </td><td> p型場效電晶體/互補p型場效電晶體 </td></tr><tr><td> 504 </td><td> n型場效電晶體 </td></tr><tr><td> 505 </td><td> 層 </td></tr><tr><td> 506 </td><td> 隔離區域 </td></tr><tr><td> 507 </td><td> 隔離區域 </td></tr><tr><td> 508 </td><td> 背閘極觸點 </td></tr><tr><td> 509 </td><td> 隔離區域 </td></tr><tr><td> 510 </td><td> 隔離區域 </td></tr><tr><td> 511 </td><td> 子集極層 </td></tr><tr><td> 512 </td><td> 第一集極層節段/集極 </td></tr><tr><td> 513 </td><td> 第二集極層節段/集極 </td></tr><tr><td> 514 </td><td> 選用蝕刻停止層節段/蝕刻停止層 </td></tr><tr><td> 516 </td><td> 基極層節段/基極 </td></tr><tr><td> 517 </td><td> 射極層節段/射極層/射極 </td></tr><tr><td> 518 </td><td> 射極蓋層節段/射極蓋層/射極蓋 </td></tr><tr><td> 519 </td><td> 第二選用蝕刻停止層/第二蝕刻停止層/蝕刻停止層 </td></tr><tr><td> 521 </td><td> 底部觸點層節段/底部觸點層 </td></tr><tr><td> 522 </td><td> 頂部觸點層節段/頂部觸點層 </td></tr><tr><td> 523 </td><td> 集極觸點 </td></tr><tr><td> 524 </td><td> 基極觸點 </td></tr><tr><td> 525 </td><td> 射極觸點 </td></tr><tr><td> 526 </td><td> N型砷化鎵層節段 </td></tr><tr><td> 527 </td><td> N型砷化鎵層節段 </td></tr><tr><td> 528 </td><td> 輕摻雜之N型砷化鎵層節段 </td></tr><tr><td> 529 </td><td> P型砷化鎵層節段/通道層 </td></tr><tr><td> 530 </td><td> P型砷化鎵層節段 </td></tr><tr><td> 531 </td><td> 選用蝕刻停止層節段/蝕刻停止層節段/蝕刻停止層 </td></tr><tr><td> 532 </td><td> 蝕刻停止層節段/蝕刻停止層 </td></tr><tr><td> 533 </td><td> 源極觸點層/觸點層/源極區域 </td></tr><tr><td> 534 </td><td> 重摻雜之P型砷化鎵層節段 </td></tr><tr><td> 536 </td><td> 背閘極觸點 </td></tr><tr><td> 537 </td><td> 輕摻雜之N型砷化鎵層節段 </td></tr><tr><td> 538 </td><td> 汲極觸點層/觸點層/汲極區域 </td></tr><tr><td> 539 </td><td> 輕摻雜之N型砷化鎵層節段/通道層 </td></tr><tr><td> 540 </td><td> 間隙 </td></tr><tr><td> 541 </td><td> 閘極觸點 </td></tr><tr><td> 542 </td><td> 源極觸點 </td></tr><tr><td> 543 </td><td> 第二選用蝕刻停止層節段/蝕刻停止層 </td></tr><tr><td> 544 </td><td> 汲極觸點 </td></tr><tr><td> 546 </td><td> 源極觸點層/源極區域 </td></tr><tr><td> 547 </td><td> 汲極區域/頂部觸點層節段/汲極觸點層 </td></tr><tr><td> 548 </td><td> 頂部觸點層節段/觸點層節段 </td></tr><tr><td> 549 </td><td> 觸點層節段 </td></tr><tr><td> 551 </td><td> 源極觸點 </td></tr><tr><td> 552 </td><td> 汲極觸點 </td></tr><tr><td> 553 </td><td> 閘極觸點 </td></tr><tr><td> 554 </td><td> 間隙 </td></tr><tr><td> 602 </td><td> 半導體晶粒 </td></tr><tr><td> 603 </td><td> 功率放大器電路 </td></tr><tr><td> 604 </td><td> 雙極場效電晶體裝置/互補雙極場效電晶體裝置/雙極場效電晶體/互補雙極場效電晶體 </td></tr><tr><td> 606 </td><td> 晶粒 </td></tr><tr><td> 607 </td><td> 功率放大器電路/功率放大器 </td></tr><tr><td> 608 </td><td> 功率放大器/切換器控制器/控制器 </td></tr><tr><td> 609 </td><td> 經封裝模組/模組/經封裝積體電路模組 </td></tr><tr><td> 611 </td><td> 連接 </td></tr><tr><td> 612 </td><td> 封裝結構/電阻性區域 </td></tr><tr><td> 613 </td><td> 無線裝置 </td></tr><tr><td> 614 </td><td> 電池/電阻性區域 </td></tr><tr><td> 616 </td><td> 射頻積體電路 </td></tr><tr><td> 617 </td><td> 天線 </td></tr><tr><td> 618 </td><td> 半導體晶粒/晶粒/功率放大器晶粒/異質接面雙極電晶體功率放大器晶粒/異質接面雙極電晶體晶粒 </td></tr><tr><td> 619 </td><td> 積體電路 </td></tr><tr><td> 621 </td><td> 半導體電阻器/電阻器 </td></tr><tr><td> 622 </td><td> 異質接面雙極電晶體 </td></tr><tr><td> 623 </td><td> 子集極層/子集極 </td></tr><tr><td> 624 </td><td> 集極層/集極 </td></tr><tr><td> 625 </td><td> 基極層/基極 </td></tr><tr><td> 626 </td><td> 射極層/射極 </td></tr><tr><td> 627 </td><td> 射極蓋層/射極蓋 </td></tr><tr><td> 628 </td><td> 底部觸點層 </td></tr><tr><td> 629 </td><td> 頂部觸點層 </td></tr><tr><td> 630 </td><td> 半導體基板/基板 </td></tr><tr><td> 631 </td><td> 集極觸點/觸點 </td></tr><tr><td> 632 </td><td> 基極觸點/觸點 </td></tr><tr><td> 633 </td><td> 射極觸點/觸點 </td></tr><tr><td> 634 </td><td> 經隔離電阻性區域/電阻性區域 </td></tr><tr><td> 635 </td><td> 經隔離電阻性區域/電阻性區域 </td></tr><tr><td> 636 </td><td> 經隔離電阻性區域/電阻性區域 </td></tr><tr><td> 637 </td><td> 經隔離電阻性區域/電阻性區域 </td></tr><tr><td> 638 </td><td> 隔離特徵 </td></tr><tr><td> 639 </td><td> 隔離特徵 </td></tr><tr><td> 640 </td><td> 電觸點 </td></tr><tr><td> 641 </td><td> 電觸點 </td></tr><tr><td> 642 </td><td> 電觸點 </td></tr><tr><td> 643 </td><td> 電觸點 </td></tr><tr><td> 644 </td><td> 電觸點 </td></tr><tr><td> 645 </td><td> 經隔離電阻性區域/電阻性區域 </td></tr><tr><td> 646 </td><td> 電觸點/觸點 </td></tr><tr><td> 647 </td><td> 電觸點 </td></tr><tr><td> 648 </td><td> 堆疊/電晶體/異質接面雙極電晶體 </td></tr><tr><td> 649 </td><td> 額外層/部分/記憶體 </td></tr><tr><td> 650 </td><td> 經隔離電阻性區域/電阻性區域 </td></tr><tr><td> 651 </td><td> 選定層 </td></tr><tr><td> 652 </td><td> 上部部分 </td></tr><tr><td> 653 </td><td> 層 </td></tr><tr><td> 654 </td><td> 電阻性區域 </td></tr><tr><td> 655 </td><td> 經隔離電阻性區域/電阻性區域 </td></tr><tr><td> 656 </td><td> 電觸點/觸點 </td></tr><tr><td> 657 </td><td> 端子 </td></tr><tr><td> 658 </td><td> 端子 </td></tr><tr><td> 659 </td><td> 端子 </td></tr><tr><td> 661 </td><td> 無線裝置 </td></tr><tr><td> 662 </td><td> 射頻前端 </td></tr><tr><td> 663 </td><td> 收發器組件/收發器 </td></tr><tr><td> 664 </td><td> 天線 </td></tr><tr><td> 665 </td><td> 功率放大器 </td></tr><tr><td> 666 </td><td> 控制組件 </td></tr><tr><td> 667 </td><td> 電腦可讀媒體/電腦可讀記憶體 </td></tr><tr><td> 668 </td><td> 處理器 </td></tr><tr><td> 669 </td><td> 電池 </td></tr><tr><td> 670 </td><td> 供應控制區塊/供應控制件 </td></tr><tr><td> 672 </td><td> 無線裝置 </td></tr><tr><td> 673 </td><td> 主要天線/天線 </td></tr><tr><td> 674 </td><td> 切換器模組 </td></tr><tr><td> 676 </td><td> 2.5G模組 </td></tr><tr><td> 677 </td><td> 3G/4G前端模組 </td></tr><tr><td> 678 </td><td> 低雜訊放大器模組 </td></tr><tr><td> 679 </td><td> 分集天線 </td></tr><tr><td> 681 </td><td> 分集前端模組 </td></tr><tr><td> 682 </td><td> 收發器 </td></tr><tr><td> 683 </td><td> 全球定位系統_天線 </td></tr><tr><td> 684 </td><td> 電力管理控制器 </td></tr><tr><td> 686 </td><td> 基帶應用處理器 </td></tr><tr><td> 687 </td><td> 記憶體 </td></tr><tr><td> 688 </td><td> 使用者介面 </td></tr><tr><td> 689 </td><td> 加速度計 </td></tr><tr><td> 691 </td><td> 相機 </td></tr><tr><td> 692 </td><td> 無線區域網路/調頻藍芽系統單晶片/無線區域網路/調頻藍芽系統單晶片模組 </td></tr><tr><td> 693 </td><td> 無線區域網路藍芽天線 </td></tr><tr><td> 694 </td><td> 調頻天線 </td></tr><tr><td> 696 </td><td> 功率放大器模組 </td></tr><tr><td> 697 </td><td> 封裝基板/基板 </td></tr><tr><td> 698 </td><td> 功率放大器晶粒/功率放大器模組 </td></tr><tr><td> 699 </td><td> 匹配網路 </td></tr><tr><td> 700 </td><td> 晶粒 </td></tr><tr><td> 701 </td><td> 電路元件/電感器 </td></tr><tr><td> 705 </td><td> 匹配網路/第一匹配網路 </td></tr><tr><td> 706 </td><td> 級間功率放大器匹配網路/級間基本終止電路 </td></tr><tr><td> 707 </td><td> 級間諧波終止電路 </td></tr><tr><td> 708 </td><td> 匹配網路/第二匹配網路 </td></tr><tr><td> 709 </td><td> 輸出匹配網路/輸出基本終止電路/基本終止電路 </td></tr><tr><td> 711 </td><td> 輸出諧波終止電路/諧波終止電路 </td></tr><tr><td> 712 </td><td> 輸入匹配電路 </td></tr><tr><td> 713 </td><td> 功率放大器級/第一級功率放大器/第一功率放大器級 </td></tr><tr><td> 714 </td><td> 功率放大器級/第二級功率放大器/第二功率放大器級/第二級放大器 </td></tr><tr><td> 716 </td><td> 電感器/扼流圈電感器 </td></tr><tr><td> 717 </td><td> 電感器/扼流圈電感器 </td></tr><tr><td> 718 </td><td> 互連件 </td></tr><tr><td> 719 </td><td> 互連件 </td></tr><tr><td> 720 </td><td> 分離 </td></tr><tr><td> 721 </td><td> 輸出接針/接針 </td></tr><tr><td> 722 </td><td> 輸出接針/接針 </td></tr><tr><td> 723 </td><td> 第一導電跡線 </td></tr><tr><td> 724 </td><td> 第二導電跡線 </td></tr><tr><td> 726 </td><td> 表面安裝電容器 </td></tr><tr><td> 727 </td><td> 表面安裝電容器 </td></tr><tr><td> 728 </td><td> 表面安裝電容器 </td></tr><tr><td> 732 </td><td> 電子系統 </td></tr><tr><td> 733 </td><td> 晶粒 </td></tr><tr><td> 734a至734n </td><td> 輸入接針 </td></tr><tr><td> 738a至738n </td><td> 輸出接針 </td></tr><tr><td> 743a至743n </td><td> 輸入終止電路 </td></tr><tr><td> 747a至747n </td><td> 輸出終止電路 </td></tr><tr><td> 757 </td><td> 傳輸線 </td></tr><tr><td> 758 </td><td> 接合層 </td></tr><tr><td> 759 </td><td> 障壁層 </td></tr><tr><td> 761 </td><td> 擴散障壁層 </td></tr><tr><td> 762 </td><td> 導電層 </td></tr><tr><td> 763 </td><td> 導線 </td></tr><tr><td> 764 </td><td> 球形接合 </td></tr><tr><td> 766 </td><td> 頸部 </td></tr><tr><td> 767 </td><td> 拉線 </td></tr><tr><td> 768 </td><td> 根部 </td></tr><tr><td> 769 </td><td> 縫線接合 </td></tr><tr><td> 770 </td><td> 模組 </td></tr><tr><td> 772 </td><td> 基板 </td></tr><tr><td> 773 </td><td> 陣列 </td></tr><tr><td> 774 </td><td> 晶粒/功率放大器晶粒 </td></tr><tr><td> 775 </td><td> 匹配網路/輸出匹配網路 </td></tr><tr><td> 776 </td><td> 輸入匹配網路 </td></tr><tr><td> 777 </td><td> 第一級功率放大器 </td></tr><tr><td> 778 </td><td> 級間匹配網路/級間匹配電路 </td></tr><tr><td> 779 </td><td> 第二級功率放大器/功率放大器 </td></tr><tr><td> 780 </td><td> 第一級偏壓電路 </td></tr><tr><td> 781 </td><td> 第二級偏壓電路 </td></tr><tr><td> 782 </td><td> 第一射頻組件 </td></tr><tr><td> 783 </td><td> 第二射頻組件 </td></tr><tr><td> 784 </td><td> 射頻切換器 </td></tr><tr><td> 786 </td><td> 濾波器 </td></tr><tr><td> 787 </td><td> 天線 </td></tr><tr><td> 788 </td><td> 行動裝置 </td></tr><tr><td> 789 </td><td> 切換組件 </td></tr><tr><td> 791 </td><td> 收發器組件/收發器 </td></tr><tr><td> 792 </td><td> 功率放大器 </td></tr><tr><td> 793 </td><td> 控制組件 </td></tr><tr><td> 794 </td><td> 電腦可讀媒體/電腦可讀記憶體 </td></tr><tr><td> 796 </td><td> 處理器 </td></tr><tr><td> 797 </td><td> 電池 </td></tr><tr><td> 798 </td><td> 供應控制區塊/供應控制件 </td></tr><tr><td> 799 </td><td> 晶圓 </td></tr><tr><td> 801 </td><td> 載體基板/板 </td></tr><tr><td> 802 </td><td> 晶圓貫穿孔 </td></tr><tr><td> 803 </td><td> 基板 </td></tr><tr><td> 804 </td><td> 鈍化層 </td></tr><tr><td> 806 </td><td> 光阻劑層 </td></tr><tr><td> 807 </td><td> 氮化鉭終止層/終止層 </td></tr><tr><td> 808 </td><td> 黏著劑 </td></tr><tr><td> 809 </td><td> 導電層 </td></tr><tr><td> 811 </td><td> 光阻劑層 </td></tr><tr><td> 812 </td><td> 障壁層 </td></tr><tr><td> 813 </td><td> 晶種層 </td></tr><tr><td> 814 </td><td> 銅層 </td></tr><tr><td> 816 </td><td> 經封裝模組/模組 </td></tr><tr><td> 818 </td><td> 射頻隔離結構 </td></tr><tr><td> 819 </td><td> 高頻帶部分 </td></tr><tr><td> 821 </td><td> 低頻帶部分 </td></tr><tr><td> 822 </td><td> 基板系統板基板 </td></tr><tr><td> 823 </td><td> 穿孔 </td></tr><tr><td> 823’ </td><td> 穿孔 </td></tr><tr><td> 824 </td><td> 軌道 </td></tr><tr><td> 825 </td><td> 印刷電路板 </td></tr><tr><td> 826 </td><td> 系統板 </td></tr><tr><td> 827 </td><td> 模組基板/模組化區段 </td></tr><tr><td> 828 </td><td> 線接合墊 </td></tr><tr><td> 829 </td><td> 接地接觸墊/接觸墊 </td></tr><tr><td> 831 </td><td> 電參考平面/接觸墊/接地平面 </td></tr><tr><td> 832 </td><td> 線接合/射頻屏蔽線接合 </td></tr><tr><td> 833 </td><td> 外模製結構 </td></tr><tr><td> 834 </td><td> 導電層/上部導電層 </td></tr><tr><td> 858 </td><td> 層壓面板/面板 </td></tr><tr><td> 859 </td><td> 群組/陣列 </td></tr><tr><td> 862 </td><td> 頂部表面/前表面/上部表面 </td></tr><tr><td> 863 </td><td> 邊界/點框 </td></tr><tr><td> 864 </td><td> 安裝區/晶粒接納區/晶粒墊 </td></tr><tr><td> 866 </td><td> 接觸墊/線接合接觸墊 </td></tr><tr><td> 867 </td><td> 接觸墊 </td></tr><tr><td> 869 </td><td> 底部表面/背表面/下部表面 </td></tr><tr><td> 871 </td><td> 接觸墊/底部接觸墊 </td></tr><tr><td> 873 </td><td> 接地平面 </td></tr><tr><td> 874 </td><td> 點線 </td></tr><tr><td> 876 </td><td> 經製作晶圓 </td></tr><tr><td> 877 </td><td> 功能晶粒/晶粒 </td></tr><tr><td> 878 </td><td> 金屬化接觸墊/接觸墊 </td></tr><tr><td> 879 </td><td> 組態 </td></tr><tr><td> 881 </td><td> 焊料膏 </td></tr><tr><td> 882 </td><td> 組態 </td></tr><tr><td> 883 </td><td> 表面安裝技術裝置 </td></tr><tr><td> 884 </td><td> 組態 </td></tr><tr><td> 886 </td><td> 黏著劑 </td></tr><tr><td> 887 </td><td> 組態 </td></tr><tr><td> 888 </td><td> 組態 </td></tr><tr><td> 889 </td><td> 線接合/晶粒連接線接合 </td></tr><tr><td> 891 </td><td> 組態 </td></tr><tr><td> 893 </td><td> 組態/模製組態 </td></tr><tr><td> 894 </td><td> 模板蓋 </td></tr><tr><td> 896 </td><td> 下部表面 </td></tr><tr><td> 897 </td><td> 體積/模製體積 </td></tr><tr><td> 898 </td><td> 箭頭 </td></tr><tr><td> 899 </td><td> 組態 </td></tr><tr><td> 902 </td><td> 上部表面/共同上部表面/原始上部表面 </td></tr><tr><td> 903 </td><td> 面板 </td></tr><tr><td> 904 </td><td> 組態 </td></tr><tr><td> 906 </td><td> 上部表面/新上部表面/高度 </td></tr><tr><td> 907 </td><td> 上部部分 </td></tr><tr><td> 908 </td><td> 組態 </td></tr><tr><td> 909 </td><td> 噴嘴 </td></tr><tr><td> 910 </td><td> 導電塗料 </td></tr><tr><td> 911 </td><td> 組態 </td></tr><tr><td> 913 </td><td> 面板 </td></tr><tr><td> 916 </td><td> 組態 </td></tr><tr><td> 917 </td><td> 經分離模組/經單粒化模組/模組 </td></tr><tr><td> 918 </td><td> 側壁 </td></tr><tr><td> 919 </td><td> 側壁 </td></tr><tr><td> 921 </td><td> 側壁 </td></tr><tr><td> 928 </td><td> 電路板 </td></tr><tr><td> 929 </td><td> 模組 </td></tr><tr><td> 930 </td><td> 連接 </td></tr><tr><td> 931 </td><td> 無線裝置/電子無線裝置 </td></tr><tr><td> 932 </td><td> 天線 </td></tr><tr><td> 933 </td><td> 使用者介面 </td></tr><tr><td> 934 </td><td> 電源供應器 </td></tr><tr><td> 936 </td><td> 箭頭 </td></tr><tr><td> 937 </td><td> 箭頭 </td></tr><tr><td> 938 </td><td> 射頻組件 </td></tr><tr><td> 939 </td><td> 組件 </td></tr><tr><td> 941 </td><td> 箭頭 </td></tr><tr><td> 942 </td><td> 箭頭 </td></tr><tr><td> 952 </td><td> 區域 </td></tr><tr><td> 953 </td><td> 區域 </td></tr><tr><td> 962 </td><td> 模組 </td></tr><tr><td> 963 </td><td> 晶粒 </td></tr><tr><td> 964 </td><td> 基板 </td></tr><tr><td> 966 </td><td> 線接合 </td></tr><tr><td> 967 </td><td> 接合墊 </td></tr><tr><td> 968 </td><td> 線接合墊/接合墊/墊 </td></tr><tr><td> 969 </td><td> 接地平面 </td></tr><tr><td> 971 </td><td> 穿孔 </td></tr><tr><td> 972 </td><td> 線接合彈簧 </td></tr><tr><td> 973 </td><td> 金屬化跡線/環/跡線 </td></tr><tr><td> 974 </td><td> 模製化合物 </td></tr><tr><td> 975 </td><td> 薄導電塗層/層/導電層/頂部屏蔽導電層/上部導電層 </td></tr><tr><td> 976 </td><td> 球形接合/銅球形接合/金屬球/球 </td></tr><tr><td> 977 </td><td> 導電迴路 </td></tr><tr><td> 983 </td><td> 第二連接點 </td></tr><tr><td> 986 </td><td> 反曲分區 </td></tr><tr><td> 987 </td><td> 頂峰 </td></tr><tr><td> 988 </td><td> 凸區域 </td></tr><tr><td> 989 </td><td> 上部區域 </td></tr><tr><td> 991 </td><td> 向下傾斜尾部區域 </td></tr><tr><td> 992 </td><td> 點線 </td></tr><tr><td> 993 </td><td> 上部模具套 </td></tr><tr><td> BVcex </td><td> 撃穿電壓 </td></tr><tr><td> C<sub>1</sub></td><td> 電容器 </td></tr><tr><td> C<sub>2</sub></td><td> 電容器 </td></tr><tr><td> C<sub>3</sub></td><td> 電容器 </td></tr><tr><td> d1 </td><td> 橫向尺寸/密度 </td></tr><tr><td> d2 </td><td> 橫向尺寸/密度 </td></tr><tr><td> H<sub>AU</sub></td><td> 高度 </td></tr><tr><td> H<sub>CU</sub></td><td> 高度 </td></tr><tr><td> H<sub>NI</sub></td><td> 高度 </td></tr><tr><td> H<sub>PD</sub></td><td> 高度 </td></tr><tr><td> I<sub>REF</sub></td><td> 參考電流 </td></tr><tr><td> L<sub>1</sub></td><td> 長度 </td></tr><tr><td> L<sub>2</sub></td><td> 長度 </td></tr><tr><td> n1 </td><td> 節點 </td></tr><tr><td> RB </td><td> 基極電阻器/電阻/基極電阻 </td></tr><tr><td> R<sub>C</sub><sup>A</sup></td><td> 接觸電阻 </td></tr><tr><td> R<sub>C</sub><sup>B</sup></td><td> 接觸電阻 </td></tr><tr><td> R<sub>C</sub><sup>C</sup></td><td> 接觸電阻 </td></tr><tr><td> R<sub>C</sub><sup>D</sup></td><td> 接觸電阻 </td></tr><tr><td> R<sub>C</sub><sup>E</sup></td><td> 接觸電阻 </td></tr><tr><td> R<sub>C</sub><sup>F</sup></td><td> 接觸電阻 </td></tr><tr><td> R<sub>C</sub><sup>G</sup></td><td> 接觸電阻 </td></tr><tr><td> RF<sub>IN</sub></td><td> 第一節點 </td></tr><tr><td> RF_IN </td><td> 輸入接針/接針/輸入射頻信號/射頻輸入信號 </td></tr><tr><td> RF<sub>OUT</sub></td><td> 第二節點 </td></tr><tr><td> RF_OUT </td><td> 輸出接針/經放大輸出射頻信號/射頻輸出信號/射頻信號 </td></tr><tr><td> Rref </td><td> 電阻/參考電阻 </td></tr><tr><td> Vcc </td><td> 供應電壓接針 </td></tr><tr><td> V<sub>SUPPLY1</sub></td><td> 供應電壓 </td></tr><tr><td> V<sub>SUPPLY2</sub></td><td> 供應電壓 </td></tr><tr><td> V<sub>SUP1</sub></td><td> 電源供應器接針 </td></tr><tr><td> V<sub>SUP2</sub></td><td> 電源供應器接針 </td></tr><tr><td> W<sub>1</sub></td><td> 寬度 </td></tr><tr><td> W<sub>2</sub></td><td> 寬度 </td></tr></TBODY></TABLE>
自在隨附圖式中展示的本發明之較佳實施例之以下說明，本發明之其他態樣及特性以及貢獻於其之額外特徵及由其產生之優點將顯而易見，在隨附圖式中： 圖1係一功率放大器模組之一方塊圖； 圖2圖解說明根據特定實施例之包括一線接合墊之一例示性IC模組之一擴大部分； 圖3展示用於形成線接合墊之一例示性程序之一流程圖； 圖4圖解說明根據本發明之一特定實施例之圖2之IC模組上之一Ni/Pd/Au線接合墊之一剖面； 圖5繪示根據特定實施例之包括一線接合墊之一例示性RFIC模組之一擴大部分； 圖6呈現根據本發明之特定實施例之用於形成Ni/Pd/Au線接合墊之一例示性程序之一流程圖； 圖7圖解說明根據本發明之一實施例之圖5之RFIC模組上之一Ni/Pd/Au線接合墊之一剖面； 圖8係比較具有邊緣/側壁曝露之表面與邊緣/側壁電鍍之表面之跡線之RF損耗之一圖表； 圖9A、圖9B、圖9C、圖9D、圖9E及圖9F圖解說明具有曝露於電鍍之最小化邊緣及側壁之線接合區之例示性佈局； 圖10展示根據本發明之一實施例之具有包含一晶粒上被動裝置之一RFIC之一RFIC模組之一擴大部分； 圖11圖解說明根據本發明之另一實施例之具有包含一晶粒上被動裝置之一RFIC之一RFIC模組之一擴大部分； 圖12A繪示根據本發明之一特定實施例之一雙極電晶體之一說明性剖面； 圖12B係圖12A之雙極電晶體之部分之實例性摻雜濃度的一圖表； 圖12C係圖解說明對應於圖12A之雙極電晶體之部分之實例性材料的一圖例； 圖13係圖解說明圖12A之雙極電晶體及一目前技術狀況雙極電晶體之撃穿電壓與電流密度之間的關係之一圖表； 圖14A展示根據本發明之另一實施例之一雙極電晶體之一說明性剖面； 圖14B係圖14A之雙極電晶體之部分之實例性摻雜濃度的一圖表； 圖14C係展示對應於圖14A之雙極電晶體之部分之實例性材料的一圖例； 圖14D繪示根據本發明之另一實施例之一雙極電晶體之一說明性剖面； 圖14E係圖14D之雙極電晶體之部分之實例性摻雜濃度的一圖表； 圖14F係圖解說明對應於圖14D之雙極電晶體之部分之實例性材料的一圖例； 圖15係根據本發明之一方法之一實施例之用於製作一雙極電晶體之一說明性程序流程圖； 圖16係包括具有本文中所闡述之一或多個特徵之一雙極電晶體之一功率放大器模組之一項實施例的一方塊圖； 圖17係包括圖16之功率放大器模組的根據本發明之一個特定無線裝置之一說明性方塊圖； 圖18係根據本發明之特定態樣之一無線裝置之另一實施例之一方塊圖； 圖19圖解說明根據本發明之特定態樣實施之一數位控制介面之一實施例； 圖20係根據本發明實施之一位準移位器之一實施例之一示意圖。 圖21係根據本發明之態樣之用於一數位控制介面之操作之一程序之一流程圖。 圖22係根據本發明之特定態樣之一無線裝置之又一實施例之一方塊圖； 圖23圖解說明根據本發明之特定其他態樣之當前數位控制介面之另一實施例； 圖24係如實施於圖23之數位控制介面中的根據本發明之一組合邏輯區塊之一實施例之一示意圖； 圖25呈現根據一額外位準移位功能實施之本發明之數位控制介面之再一實施例； 圖26係實施於圖25之數位控制介面中之當前組合邏輯區塊之另一實施例； 圖27係根據本發明之一項實施例之包括一積體電路、晶粒相依組件及一偏壓電路之一半導體晶粒之一圖解性表示； 圖28表示圖27之總成之一雙晶粒組態； 圖29展示利用一HBT晶粒及一Si晶粒之一雙晶粒組態； 圖30係根據本發明之一功率放大器電路之一示意性表示； 圖31係根據本發明之包括用於產生偏壓信號之一電阻之一功率放大器電路之一個特定組態的一示意性及方塊圖； 圖32、圖33及圖34係展示圖31之電阻如何與一β參數及溫度相關之圖表； 圖35展示根據本發明之用以產生一經補償控制信號之一V-I電路之一實例； 圖36係圖解說明圖35之V-I電路之不同Vbatt設定之輸出電壓對溫度之不同曲線圖的一圖表； 圖37A及圖37B展示一未經補償功率放大器實例之第一級及第二級之靜態電流對溫度之曲線圖； 圖38A及圖38B係本發明之經補償功率放大器之第一級及第二級之靜態電流對溫度之曲線圖； 圖39展示在不同實例性溫度下之經計算增益對功率輸出之曲線圖； 圖40呈現參考圖38A及圖38B闡述之變化之參數之不同組合之增益對功率輸出的曲線圖； 圖41A係根據本發明之另一特定實施例實施之一功率放大器模組之一平面圖； 圖41B係圖41A之功率放大器模組之一側視圖； 圖42示意性地繪示根據本發明之特定態樣實施之一無線裝置之一特定實施例之一實例； 圖43係圖解說明包括由本發明例示之一BiFET之一結構之一剖面圖的一圖式； 圖44係展示圖43之結構之一替代實施例之一剖面圖的一圖式； 圖45展示可經實施以製作圖43之結構之根據本發明之一程序之步驟； 圖46呈現可經實施以製作圖44之結構之本發明之程序步驟； 圖47展示可經實施以製作圖43及圖44之HBT之本發明之一項實施例的程序步驟； 圖48展示可經實施以製作圖43之FET及圖44之第一FET之本發明之一程序之步驟； 圖49展示可經實施以製作圖44之第二FET之根據本發明之態樣之程序步驟； 圖50係展示針對本發明之某些實施例具有一電路(諸如一功率放大器(PA)電路)之一半導體晶粒可包括具有如本文中所闡述之一或多個特徵之一BiFET裝置的一方塊圖； 圖51係展示在某些實施例中具有一PA控制器及/或一切換器控制器電路之一半導體晶粒可包括具有如本文中所闡述之一或多個特徵之一BiFET裝置的一方塊圖； 圖52係展示在某些實施例中一經封裝模組可包括具有如本文中所闡述之一或多個特徵之一晶粒的一方塊圖； 圖53係展示在某些實施例中一無線裝置可包括具有如本文中所闡述之一或多個特徵之一模組(諸如經封裝模組(圖52))的一方塊圖； 圖54示意性地展示具有一積體電路之一半導體晶粒； 圖55展示根據本發明之具有形成於一半導體基板上之一層堆疊之一HBT之一實例； 圖56A、圖56B、圖56C、圖56D、圖56E、圖56F及圖56G呈現可使用與圖55之HBT相關聯之各種層形成之半導體電阻器之實施例； 圖56A-1、圖56B-1、圖56C-1、圖56D-1、圖56E-1、圖56F-1及圖56G-1分別係圖56A、圖56B、圖56C、圖56D、圖56E、圖56F及圖56G之半導體電阻器之電示意圖； 圖57A係根據本發明之包括一電阻性區域之一半導體結構之一側視圖； 圖57B係展示其中所提供之電阻性區域之端子的圖57A之結構之一俯視平面圖； 圖57C係由圖57A之電阻性區域形成之一電阻器之一示意性表示； 圖58展示連接至一電晶體的圖57C之電阻器； 圖59A、圖59B及圖59C係圖58之電路元件之不同實施例之示意性表示； 圖60係根據本發明之形成於一晶粒上之一半導體電阻器之一示意性及方塊圖表示； 圖61A係一說明性無線裝置之一示意性方塊圖； 圖61B係另一說明性無線裝置之一示意性方塊圖； 圖61C係可用於圖61A及圖61B之無線裝置中之一說明性功率放大器模組之一方塊圖； 圖62係展示根據本發明之一實施例之具有終止電路之一功率放大器系統之一示意性及電路方塊圖； 圖63A係圖解說明根據本發明之另一實施例之具有終止電路之一實例性功率放大器模組之一方塊圖； 圖63B圖解說明根據本發明之一特定實施例之一實例性基板； 圖64A、圖64B及圖64C展示比較圖63A之實施例之效能與一習用實施方案之模擬結果； 圖65係圖解說明根據本發明之另一實施例之一晶粒及實例性終止電路之一方塊圖； 圖66係根據本發明之又一實施例之製造一模組之一說明性方法之一程序流程圖； 圖67A係根據本發明之特定態樣之一傳輸線之一實施例之一剖面； 圖67B示意性地表示圖67A之實例性傳輸線； 圖68A係附著至圖67A之傳輸線之一線接合之一側視圖； 圖68B圖解說明包括圖67A之傳輸線之一基板之一實例； 圖68C表示包括圖68B之多個基板之一陣列之一實例； 圖69係包括圖67A之傳輸線之一實例性模組之一示意性方塊圖； 圖70A、圖70B、圖70C及圖70D係圖解說明圖67A之傳輸線及圖69之模組中所實施之其他傳輸線當中之關係之圖表； 圖71係經由圖67A之傳輸線彼此耦合之兩個射頻(RF)組件之一方塊圖； 圖72A、圖72B、圖72C、圖72D、圖72E及圖72F係可經由圖67A之傳輸線彼此電耦合之各種實例性RF組件之示意性方塊圖； 圖73係根據本發明實施以包括圖67A之傳輸線之另一實例性行動裝置之一示意性方塊圖； 圖74A係根據本發明之一項實施例之一晶圓之一平面圖； 圖74B係圖74A之晶圓之一部分之一部分放大之平面圖； 圖75A圖解說明根據本發明，在一基板之一第一側或前側上方形成一鈍化層； 圖75B展示根據本發明，在鈍化層上方形成並圖案化一光阻劑層且使用該光阻劑層來圖案化鈍化層； 圖75C繪示根據本發明，使用光阻劑層作為一遮罩形成一個氮化鉭(TaN)終止層； 圖75D描繪根據本發明，移除光阻劑層且在TaN終止層上方形成一導電層； 圖75E展示如本文中所教示，將一載體板附著至基板之前側且在基板之一背側上形成並圖案化一光阻劑層； 圖75F繪示根據本發明之此態樣，自背側至基板中形成一晶圓貫穿孔； 圖75G圖解說明作為本發明之背側程序之一項實施例之部分，移除光阻劑層且在晶圓貫穿孔上方形成一障壁層； 圖75H展示在障壁層上方形成一晶種層且在該晶種層上方形成一銅層； 圖75I描繪自晶圓之前側移除載體板； 圖76A係根據本發明之一說明性經封裝模組之俯視平面圖； 圖76B展示沿圖76A之線A-A截取的圖76A之經封裝模組之一剖面； 圖77展示可經實施以製作包括具有一積體電路(IC)之一晶粒之一經封裝模組之本發明的程序步驟； 圖78A及圖78B展示經組態以接納複數個晶粒以形成經封裝模組之一實例性層壓面板之前側及背側； 圖79A、圖79B及圖79C展示根據本發明之經組態以產生一個別模組之面板之一層壓基板之各種圖式； 圖80展示具有將被單粒化以安裝於層壓基板上之複數個晶粒之一經製作半導體晶圓之一實例； 圖81繪示展示用於在安裝於層壓基板上時促進連接性之實例性電接觸墊之一個別晶粒； 圖82A及圖82B展示經製備以用於安裝實例性表面安裝技術(SMT)裝置之層壓基板之俯視圖及側視圖； 圖83A及圖83B展示安裝於層壓基板上之實例性SMT裝置之俯視圖及側視圖； 圖84A及圖84B展示根據本發明之經製備以用於安裝一晶粒之層壓基板之俯視圖及側視圖； 圖85A及圖85B展示安裝於層壓基板上之晶粒之俯視圖及側視圖； 圖86A及圖86B展示根據本發明之藉由線接合電連接至層壓基板之晶粒之俯視圖及側視圖； 圖87A及圖87B展示形成於層壓基板上且經組態以促進由線接合界定之一區與線接合外部之區之間的電磁(EM)隔離之線接合之俯視圖及側視圖； 圖88展示根據本發明之用於將模製化合物引入至層壓基板上方之一區域之模製組態之一側視圖； 圖89展示經由圖88之模製組態形成之一外模製件之一側視圖； 圖90展示具有外模製件之一面板之前側； 圖91展示可如何移除外模製件之一上部部分以曝露EM隔離線接合之上部部分之一側視圖； 圖92A展示其中外模製件之一部分使其上部部分移除以更佳曝露EM隔離線接合之上部部分的一面板之一部分之一影像； 圖92B係類似於圖92A之一圖式，其展示噴射於面板之頂部上以與EM隔離線接合之經曝露上部部分形成一導電表面之金屬塗料之施加； 圖93展示一導電層之一側視圖，該導電層形成於外模製件上方以使得該導電層與EM隔離線接合之經曝露上部部分電接觸； 圖94展示根據本發明之教示之其中導電層可係一噴塗金屬塗料之一面板之一影像； 圖95展示自面板切割之個別經封裝模組； 圖96A、圖96B及圖96C展示一個別經封裝模組之圖式； 圖97係展示安裝於可包括如本文中所闡述之一或多個特徵之一無線電話板上之模組中之一或多者之一方塊圖； 圖98A係可經實施以將具有如本文中所闡述之一或多個特徵之一經封裝模組安裝於一電路板(諸如圖97之電話板)上之一程序之一流程圖； 圖98B係繪示其上安裝有經封裝模組之電路板之一方塊圖； 圖98C係展示具有其上安裝有經封裝模組之電路板之一無線裝置之一方塊圖； 圖98D繪示具有一射頻(RF)隔離結構之一電子裝置； 圖99A係根據本發明之一特定實施例之判定穿孔放置之一說明性程序之一流程圖； 圖99B係根據本發明之另一實施例之判定穿孔放置之一說明性程序之一流程圖； 圖100A及圖100B係對應於不同穿孔放置之說明性電磁干擾(EMI)分佈概況； 圖100C係圖100A及圖100B中之EMI資料之一圖例； 圖101係圖解說明穿孔密度與逆輻射功率之間的一關係之一圖表； 圖102A及圖102B分別係具有對應於圖100A及圖100B中所展示之EMI分佈概況之穿孔放置之一基板之俯視平面圖； 圖103係關於圖解說明根據本發明之態樣之作為一封裝程序之部分，提供一整合式EMI屏蔽之一方法之一項實例的程序步驟之一流程圖； 圖104係包括一基板及安裝至其之一或多個晶粒之一電子模組之一項實例之一側視圖； 圖105係根據本發明之態樣之併入一整合式EMI屏蔽之一裝置封裝之一項實例之一剖面側視圖； 圖106A係根據本發明之態樣之併入一整合式EMI屏蔽之一裝置封裝之另一實例之一剖面側視圖； 圖106B係圖解說明根據本發明之態樣之一連續線接合軌跡之一裝置封裝之一部分的一平面圖； 圖107係根據本發明之態樣之一線接合彈簧之一項實例之一圖解說明； 圖108係圖解說明根據本發明之態樣之形成一線接合彈簧之一方法之一項實例之一流程圖； 圖109係根據本發明之態樣之一線接合彈簧之一項實例之一詳細擴大圖； 圖110係類似於圖109之一圖式，其圖解說明根據本發明之態樣之一線接合彈簧在轉移模製程序期間之變形； 圖111係根據本發明之態樣之併入於一裝置封裝中之一線接合彈簧之一項實例之一剖面側視圖影像；及 圖112係根據本發明之態樣之一線接合彈簧之一項實例之一平面圖影像。

Claims (20)

  1. 一種功率放大器模組，其包含： 一功率放大器，其經組態以放大一射頻信號，該功率放大器包括一異質接面雙極電晶體及一p型場效電晶體，該異質接面雙極電晶體包括具有一半導體材料之一集極層，且該p型場效電晶體包括具有該半導體材料之一半導體部分，該半導體部分對應於該p型場效電晶體之一通道； 一射頻傳輸線，其電耦合至該功率放大器之一輸出，該射頻傳輸線包括具有小於0.5 µm之一厚度之一鎳層、在該鎳層下方之一導電層、在該鎳層上方之一鈀層、及在該鈀層上方之一金層。
  2. 如請求項1之功率放大器模組，其中該半導體材料包括p型砷化鎵。
  3. 如請求項1之功率放大器模組，其中該異質接面雙極電晶體及該p型場效電晶體設置於一單一砷化鎵基板上。
  4. 如請求項1之功率放大器模組，其中該異質接面雙極電晶體包括具有一第二半導體材料之一第二集極層，該p型場效電晶體包括具有該第二半導體材料之一第二半導體部分，且該半導體材料及該第二半導體材料具有不同導電類型。
  5. 如請求項1之功率放大器模組，其中該異質接面雙極電晶體包括一基極及設置於該集極層及該基極之間之一蝕刻停止。
  6. 如請求項5之功率放大器模組，其中該蝕刻停止包括砷化銦鎵或磷化銦鎵。
  7. 如請求項1之功率放大器模組，其進一步包含一n型場效電晶體，該異質接面雙極電晶體包括一射極堆疊，該射極堆疊包括具有一n型半導體材料之一層，且該n型場效電晶體包括具有該n型半導體材料之另外半導體部分，該另外半導體部分對應於該n型場效電晶體之一通道。
  8. 如請求項1之功率放大器模組，其中該鎳層之該厚度在0.04 µm至0.35 µm之一範圍內。
  9. 如請求項1之功率放大器模組，其中該功率放大器係實施在一晶粒上且該金層藉由從該晶粒延伸至該金層之一線接合方式電連接至該功率放大器之該輸出。
  10. 如請求項1之功率放大器模組，其中該射頻信號具有至少約1.9GHz之一頻率且該鎳層之該厚度小於該鎳層在約1.9 GHz之一集膚深度。
  11. 如請求項1之功率放大器模組，其中該鎳層之該厚度小於該鎳層在約5 GHz之一集膚深度且該鎳層之該厚度係至少0.04 µm。
  12. 如請求項1之功率放大器模組，其中該金層具有在約0.05 µm至約0.15 µm之一範圍內之一厚度。
  13. 一種功率放大器模組，其包含： 一功率放大器，其經組態以放大一射頻信號，該功率放大器包括在一基板上之一異質接面雙極電晶體及在該基板上之一p型場效電晶體，該異質接面雙極電晶體包括具有一p型半導體材料之一第一集極層及具有一n型半導體材料之一第二集極層，且該p型場效電晶體包括具有該p型半導體材料之一半導體部分，該半導體部分對應於該p型場效電晶體之一通道；及 一射頻傳輸線，其電耦合至該功率放大器之一輸出，該射頻傳輸線包括一鎳層、在該鎳層下方之一導電層、在該鎳層上方之一鈀層、及在該鈀層上方之一金層，該鎳層之一厚度小於該鎳層在0.45 GHz之一集膚深度。
  14. 如請求項13之功率放大器模組，其中該p型場效電晶體包括具有該n型半導體材料之一第二半導體部分。
  15. 如請求項13之功率放大器模組，其中該異質接面雙極電晶體包括一基極及設置於該第一集極層及該基極之間之一蝕刻停止。
  16. 如請求項13之功率放大器模組，其中該鎳層之該厚度在0.04 µm至0.35 µm之一範圍內。
  17. 如請求項16之功率放大器模組，其中該金層藉由一線接合方式電連接至該功率放大器之該輸出。
  18. 一種功率放大器模組，其包含： 一功率放大器，其經組態以放大一射頻信號，該功率放大器包括在一基板上之一異質接面雙極電晶體及在該基板上之一p型場效電晶體，該異質接面雙極電晶體包括具有一半導體材料之一集極層，且該p型場效電晶體包括具有該半導體材料之一半導體部分，該半導體部分對應於該p型場效電晶體之一通道； 一射頻傳輸線，其藉由一線接合方式電耦合至該功率放大器之一輸出，該射頻傳輸線包括一鎳層、在該鎳層下方之一導電層、在該鎳層上方之一鈀層、及在該鈀層上方且與該線接合接觸之一金層，該鎳層之一厚度在約0.04 µm至0.35 µm之一範圍內。
  19. 如請求項18之功率放大器模組，其中該射頻信號具有至少1.9GHz之一頻率且該鎳層之該厚度小於該鎳層在1.9 GHz之一集膚深度。
  20. 如請求項18之功率放大器模組，其中該異質接面雙極電晶體包括具有一第二半導體材料之一第二集極層，且該p型場效電晶體包括具有該第二半導體材料之一第二半導體部分。
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