JP5106758B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5106758B2 JP5106758B2 JP2005188811A JP2005188811A JP5106758B2 JP 5106758 B2 JP5106758 B2 JP 5106758B2 JP 2005188811 A JP2005188811 A JP 2005188811A JP 2005188811 A JP2005188811 A JP 2005188811A JP 5106758 B2 JP5106758 B2 JP 5106758B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- substrate
- semiconductor chip
- layer
- bonding region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Description
半導体装置80が備える基板91の両面には、所定のパターンを有する導体層93が形成されていて、両面に形成された導体層93の一部が、基板91に形成されたビアホール96によって接続されている。基板91の表面(上面)には、導体層93の一部を露出させて残りの導体層93及び基板91を覆うように、ソルダーレジスト層95が形成されていて、その露出した導体層93の表面には、複数のワイヤボンディングパッド94が形成されている。
(1) 上面に電極が設けられた半導体チップと、
上記半導体チップが接着材層を介してダイボンディングされるダイボンディング領域、及び、上記電極とワイヤを介して電気的に接続されるワイヤボンディング領域を有する基板と
を備えた半導体装置であって、
前記接着材層の厚さは、30〜50μmであり、
前記ワイヤボンディング領域と前記ダイボンディング領域との最短距離が、100μm以上であり、
前記ワイヤボンディング領域と前記ダイボンディング領域との間に溝が形成されており、
前記基板の表面にソルダーレジスト層が形成されており、前記ソルダーレジスト層に前記溝が当該ソルダーレジスト層を貫通しないように形成されており、
前記半導体チップには、周縁に沿って切欠部が設けられている
ことを特徴とする半導体装置。
(2)前記半導体チップには、上面の周縁に沿って切欠部が設けられていることを特徴とする(1)に記載の半導体装置。
(3)前記接着材層が前記ダイボンディング領域の外側にはみ出している、(1)に記載の半導体装置。
接着材層の厚さが30μm未満である場合、半導体チップの接合強度が低下したり、半導体チップと基板との間にボイドが生じたりするおそれがある。一方、接着材層の厚さが50μmを超えた場合、半導体チップのダイボンディング時に、未硬化の接着材が半導体チップの上面まで這い上がって、半導体チップの上面に設けられた電極を覆ってしまい、電極へワイヤをワイヤボンディングすることができなくなったり、電極とワイヤとの接続の信頼性が低下したりするおそれがある。
また、(1)〜(3)の発明によれば、ワイヤボンディング領域とダイボンディング領域との最短距離が100μm以上に設定されているため、半導体装置の小型化が可能であり、しかもワイヤボンディング領域とダイボンディング領域との間に溝が形成されている場合に、この溝に過剰な量の未硬化の接着材が流れ込まないようにすることができる。従って、適正な量の接着材によって半導体チップをダイボンディングすることができ、半導体チップの接合強度を高めることができ、半導体チップと基板との間にボイドが生じることがない。
また、(2)の発明によれば、半導体チップの上面の周縁に沿って、切欠部が形成されているため、半導体チップの側面に沿って這い上がった未硬化の接着材は一旦、切欠部に入り込むことになり、さらに接着材が半導体チップの上面に至るには、切欠部を這い上がらなければならない。このように、半導体チップの側面及び切欠部の両方を這い上がらなければ、接着材が半導体チップの上面に至らないようにすることにより、接着材が半導体チップの上面まで這い上がることをより確実に防止することができる。
一方、ワイヤボンディング領域とダイボンディング領域との最短距離は、400μm以下であることが好ましい。400μmを超えると、半導体装置の小型化を図ることが困難である。
(5)前記ソルダーレジスト層には、前記ワイヤボンディング領域と前記ダイボンディング領域との間に、4つの前記溝が形成されており、前記4つの溝は、それぞれ前記ダイボンディング領域の辺に沿って形成されている、(1)または(4)に記載の半導体装置。
(6)前記溝が、前記ダイボンディング領域の辺に沿って形成された溝である、(1)、(2)、(4)のいずれか一項に記載の半導体装置。
(7)前記溝は、1つより多い、(6)に記載の半導体装置。
(8)前記溝は、ダイボンディング領域を包囲する連続した溝である(1)、(2)、(4)、(6)、(7)のいずれか一項に記載の半導体装置。
(9)の発明によれば、半導体チップの下面の周縁に沿って、切欠部が形成されているため、切欠部によって、半導体チップの側面に沿った接着材の這い上がりをより確実に防止することができる。
(11)前記基板は、ビスマレイミド−トリアジン樹脂(BT樹脂)、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、およびフェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、ならびにセラミックのうちのいずれかを含む、(1)〜(10)のいずれか一項に記載の半導体装置。
(12)前記基板は、ガラス繊維を含浸したエポキシ樹脂からなる、(1)〜(10)のいずれか一項に記載の半導体装置。
(13)前記基板の両面に、導体層が形成されている、(1)〜(12)のいずれか一項に記載の半導体装置。
(14)前記導体層はCu層である、(13)記載の半導体装置。
(15)前記導体層は、前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とを含む、(13)または(14)に記載の半導体装置。
(16)前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とが、ビアホールによって接続されている、(15)に記載の半導体装置。
(17)前記基板の両面に形成された夫々の導体層がビアホールによって接続されている、(13)または(14)に記載の半導体装置。
(18)前記ビアホールは、前記基板に穿設された貫通孔の壁面に金属薄膜が形成され、該貫通孔に充填材が充填されたものである、(16)または(17)に記載の半導体装置。
(19)前記充填材は、絶縁性充填材、または金属充填材等の導電性充填材である、(18)に記載の半導体装置。
(20)前記基板の表面には、前記基板の外周部分に形成された前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆うように、第1のソルダーレジスト層が形成されており、前記露出した導体層の表面に、ワイヤボンディングパッドが形成されている、(15)〜(19)のいずれか一項に記載の半導体装置。
(21)前記基板の表面には、前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆う第1のソルダーレジスト層が形成されていて、前記第1のソルダーレジスト層から露出した前記導体層の表面にワイヤボンディングパッドが形成されている、(13)または(14)に記載の半導体装置。
(22)前記ワイヤボンディングパッドはNi層やAu層からなる、(20)または(21)に記載の半導体装置。
(23)前記ワイヤボンディングパッドは、前記半導体装置の外周に沿って複数設けられており、前記第1のソルダーレジスト層から露出している、(20)〜(22)のいずれか一項に記載の半導体装置。
(24)前記第1のソルダーレジスト層に、前記接着材層を介して前記半導体チップがダイボンディングされている、(20)〜(23)のいずれか一項に記載の半導体装置。
(25)前記基板の裏面には、前記導体層の一部を露出させて残りの前記導体層及び前記基板を覆うように第2のソルダーレジスト層が形成されており、前記第2のソルダーレジスト層から露出した前記導体層の表面にはランドが形成されており、前記ランド上には、半田バンプが形成されている、(13)〜(24)のいずれか一項に記載の半導体装置。
(26)前記基板の表面において、前記半導体チップの真下に位置する領域が、前記ダイボンディング領域である、(1)〜(25)のいずれか一項に記載の半導体装置。
(27)前記接着材層は、樹脂組成物によって形成されている、(1)〜(26)のいずれか一項に記載の半導体装置。
(28)前記基板の表面全体と前記半導体チップを封止する樹脂パッケージ部が形成されている、(1)〜(27)のいずれか一項に記載の半導体装置。
(29)前記樹脂パッケージ部は、エポキシ樹脂を含有している、(28)に記載の半導体装置。
(30)前記基板は、複数の板状体が積層されたものである、(1)〜(29)のいずれか一項に記載の半導体装置。
半導体装置10が備える基板21は、ガラス繊維を含浸したエポキシ樹脂からなるものである。なお、本発明において、基板としては、特に限定されるものではなく、例えば、ビスマレイミド−トリアジン樹脂(BT樹脂)、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、フェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、セラミック等からなる基板を挙げることができる。
基板21の表面の外周部分に形成された導体層23と、基板21の裏面の外周部分に形成された導体層23とは、ビアホール26によって接続されている。ビアホール26は、基板21に穿設された貫通孔の壁面に無電解メッキや電解メッキ等によって金属薄膜が形成され、さらに該貫通孔に充填材が充填されたものである。上記充填材としては、特に限定されるものではなく、例えば、樹脂充填材等の絶縁性充填材であってもよく、金属充填材等の導電性充填材であってもよい。
また、基板21の裏面には、導体層23の一部を露出させて残りの導体層23及び基板21を覆うように、ソルダーレジスト層29が形成されていて、その露出した導体層23の表面には、Ni層やAu層からなる複数のランド27が形成されている。
各ランド27上には、半田バンプ28が形成されている。本実施形態では、予めランド27上に半田バンプ28が形成されている場合について説明するが、本発明はこの例に限定されず、例えば、実装時に半田ボールや半田ペースト等を用いて直接、プリント基板に実装することとしてもよい。
図中、Tは、接着材層18の厚さを示している。接着材層18の厚さTは、30〜50μmである。なお、本発明において、接着材層18の厚さTは、図1に示すように、半導体チップ11の下面11aまでの厚さであり、接着材層18の厚さTには、切欠部12に入り込んだ接着材層18の厚さは含まれない。
半導体装置10には、基板21の表面(上面)全体を覆うように半導体チップ11を封止する樹脂パッケージ部19が形成されている。樹脂パッケージ部19は、例えば、エポキシ樹脂等を含有する樹脂組成物からなるものである。
図2においては、説明の便宜上、半導体チップ11の上面11cに形成された電極16、ワイヤ17及び樹脂パッケージ部19を、図示していない。
図中、ワイヤボンディングパッド24が設けられた領域は、ワイヤボンディング領域である。また、半導体チップ11がダイボンディングされた領域は、ダイボンディング領域である。ワイヤボンディング領域とダイボンディング領域との最短距離Lは、上述したように、100〜400μmである。
半導体装置30が備える基板41の両面には、所定のパターンを有する導体層43が形成されていて、夫々の導体層43は、ビアホール46によって接続されている。
基板41の表面には、基板41の外周部分に形成された導体層43の一部を露出させて、残りの導体層43及び基板41を覆うように、ソルダーレジスト層45が形成されていて、その露出した導体層43の表面には、複数のワイヤボンディングパッド44が形成されている。基板43の表面において、ワイヤボンディングパッド44が形成されている領域が、ワイヤボンディング領域である。
また、基板41の裏面には、導体層43の一部を露出させて残りの導体層43及び基板41を覆うように、ソルダーレジスト層49が形成されていて、その露出した導体層43の表面には、複数のランド47が形成されている。各ランド47上には、半田バンプ48が形成されている。
また、半導体チップ31の上面31cには、上面31cの周縁に沿って、切欠部32が形成されている。切欠部32は、半導体チップ31の上面31cと平行な平面32cと、半導体チップ31bの側面31bと平行な平面32bとを有している。
半導体チップ31の上面31cには、複数の電極36が設けられていて、各電極36とボンディングパッド44とがワイヤ37によって電気的に接続されている。
半導体装置30には、基板41の表面(上面)全体を覆うように半導体チップ31を封止する樹脂パッケージ部39が形成されている。
図4においては、説明の便宜上、半導体チップ31の上面31cに形成された電極36、ワイヤ37及び樹脂パッケージ部39を、図示していない。
半導体チップ31の側面31b及び切欠部32の両方を這い上がらなければ、接着材が半導体チップ31の上面31cに至らないため、接着材が半導体チップ31の上面31cまで這い上がることをより確実に防止することができるからである。
ここでは、図1及び図2に示した半導体装置の製造方法について説明することとする。また、先ず半導体装置の製造に用いられる基板(以下、半導体装置製造用基板という)の製造方法について説明し、その後、半導体装置製造用基板を用いた半導体装置の製造方法について説明することとする。
図5(a)〜(e)、及び、図6(a)〜(c)は、本発明の半導体装置の製造方法を模式的に示す断面図である。
後述するように、ソルダーレジスト層25の中央部分には、半導体チップ11がダイボンディングされる。基板21の表面において、半導体チップ11の真下に位置する領域が、ダイボンディング領域である。
上記(A)〜(D)の工程を経ることにより、半導体装置製造用基板20を製造することができる(図5(a)参照)。
このとき、厚さの異なる2種類のダイシング・ブレードを用いることにより、半導体ウエハのダイシングを行うと同時に、切欠部を形成することができる。
具体的には、相対的に厚い一のダイシング・ブレードによって、所定の厚さまで半導体ウエハのダイシングを行って、半導体ウエハに格子状の溝を形成し、その後、その溝に沿って、相対的に薄い他のダイシング・ブレードによってダイシングを行うことにより、半導体チップの下面又は上面の周縁に沿って切欠部を形成することができる。
このとき、ワイヤボンディング領域とダイボンディング領域との間に溝22が形成されているため、ワイヤボンディング領域に未硬化の接着材が流れ込むことを防止することができる。また、ワイヤボンディング領域とダイボンディング領域との最短距離が100〜400μmに設定されているため、溝22に過剰な量の未硬化の接着材が流れ込むことがない。従って、適正な量の接着材によって半導体チップ11をダイボンディングすることができる。その結果、半導体チップ11の接合強度を高めることができ、半導体チップ11とソルダーレジスト層25との間にボイドが生じることもない。
11、31 半導体チップ
11a、31a (半導体チップの)下面
11b、31b (半導体チップの)側面
11c、31c (半導体チップの)上面
12、32 切欠部
12a、12b、32b、32c (切欠部を構成する)平面
18、38 接着材層
19、39 樹脂パッケージ部
21、41 基板
23、43 導体層
24、44 ワイヤボンディングパッド
25、29、45、49 ソルダーレジスト層
26、46 ビアホール
27、47 ランド
28、48 半田バンプ
Claims (30)
- 上面に電極が設けられた半導体チップと、
前記半導体チップが接着材層を介してダイボンディングされるダイボンディング領域、及び、前記電極とワイヤを介して電気的に接続されるワイヤボンディング領域を有する基板と
を備えた半導体装置であって、
前記接着材層の厚さは、30〜50μmであり、
前記ワイヤボンディング領域と前記ダイボンディング領域との最短距離が、100μm以上であり、
前記ワイヤボンディング領域と前記ダイボンディング領域との間に溝が形成されており、
前記基板の表面にソルダーレジスト層が形成されており、前記ソルダーレジスト層に前記溝が当該ソルダーレジスト層を貫通しないように形成されており、
前記半導体チップには、周縁に沿って切欠部が設けられている
ことを特徴とする半導体装置。 - 前記半導体チップには、上面の周縁に沿って切欠部が設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記接着材層が前記ダイボンディング領域の外側にはみ出している、請求項1に記載の半導体装置。
- 前記溝には前記接着材層が流れ込んでいない、請求項1または2に記載の半導体装置。
- 前記ソルダーレジスト層には、前記ワイヤボンディング領域と前記ダイボンディング領域との間に、4つの前記溝が形成されており、前記4つの溝は、それぞれ前記ダイボンディング領域の辺に沿って形成されている、請求項1または4に記載の半導体装置。
- 前記溝が、前記ダイボンディング領域の辺に沿って形成された溝である、請求項1、2、4のいずれか一項に記載の半導体装置。
- 前記溝は、1つより多い、請求項6に記載の半導体装置。
- 前記溝は、ダイボンディング領域を包囲する連続した溝である請求項1、2、4、6、7のいずれか一項に記載の半導体装置。
- 前記切欠部は、前記半導体チップの下面に形成されており、前記半導体チップの下面と平行な平面と、前記半導体チップの側面と平行な平面とを有している、請求項1に記載の半導体装置。
- 前記切欠部は、前記半導体チップの上面と平行な平面と、前記半導体チップの側面と平行な平面とを有している、請求項2に記載の半導体装置。
- 前記基板は、ビスマレイミド−トリアジン樹脂(BT樹脂)、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、およびフェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、ならびにセラミックのうちのいずれかを含む、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記基板は、ガラス繊維を含浸したエポキシ樹脂からなる、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記基板の両面に、導体層が形成されている、請求項1〜12のいずれか一項に記載の半導体装置。
- 前記導体層はCu層である、請求項13記載の半導体装置。
- 前記導体層は、前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とを含む、請求項13または14に記載の半導体装置。
- 前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とが、ビアホールによって接続されている、請求項15に記載の半導体装置。
- 前記基板の両面に形成された夫々の導体層がビアホールによって接続されている、請求項13または14に記載の半導体装置。
- 前記ビアホールは、前記基板に穿設された貫通孔の壁面に金属薄膜が形成され、該貫通孔に充填材が充填されたものである、請求項16または17に記載の半導体装置。
- 前記充填材は、絶縁性充填材、または金属充填材等の導電性充填材である、請求項18に記載の半導体装置。
- 前記基板の表面には、前記基板の外周部分に形成された前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆うように、第1のソルダーレジスト層が形成されており、前記露出した導体層の表面に、ワイヤボンディングパッドが形成されている、請求項15〜19のいずれか一項に記載の半導体装置。
- 前記基板の表面には、前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆う第1のソルダーレジスト層が形成されていて、前記第1のソルダーレジスト層から露出した前記導体層の表面にワイヤボンディングパッドが形成されている、請求項13または14に記載の半導体装置。
- 前記ワイヤボンディングパッドはNi層やAu層からなる、請求項20または21に記載の半導体装置。
- 前記ワイヤボンディングパッドは、前記半導体装置の外周に沿って複数設けられており、前記第1のソルダーレジスト層から露出している、請求項20〜22のいずれか一項に記載の半導体装置。
- 前記第1のソルダーレジスト層に、前記接着材層を介して前記半導体チップがダイボンディングされている、請求項20〜23のいずれか一項に記載の半導体装置。
- 前記基板の裏面には、前記導体層の一部を露出させて残りの前記導体層及び前記基板を覆うように第2のソルダーレジスト層が形成されており、前記第2のソルダーレジスト層から露出した前記導体層の表面にはランドが形成されており、前記ランド上には、半田バンプが形成されている、請求項13〜24のいずれか一項に記載の半導体装置。
- 前記基板の表面において、前記半導体チップの真下に位置する領域が、前記ダイボンディング領域である、請求項1〜25のいずれか一項に記載の半導体装置。
- 前記接着材層は、樹脂組成物によって形成されている、請求項1〜26のいずれか一項に記載の半導体装置。
- 前記基板の表面全体と前記半導体チップを封止する樹脂パッケージ部が形成されている、請求項1〜27のいずれか一項に記載の半導体装置。
- 前記樹脂パッケージ部は、エポキシ樹脂を含有している、請求項28に記載の半導体装置。
- 前記基板は、複数の板状体が積層されたものである、請求項1〜29のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005188811A JP5106758B2 (ja) | 2005-06-28 | 2005-06-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005188811A JP5106758B2 (ja) | 2005-06-28 | 2005-06-28 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010209612A Division JP5399356B2 (ja) | 2010-09-17 | 2010-09-17 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007012716A JP2007012716A (ja) | 2007-01-18 |
JP5106758B2 true JP5106758B2 (ja) | 2012-12-26 |
Family
ID=37750862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005188811A Expired - Fee Related JP5106758B2 (ja) | 2005-06-28 | 2005-06-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5106758B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8889995B2 (en) | 2011-03-03 | 2014-11-18 | Skyworks Solutions, Inc. | Wire bond pad system and method |
US9679869B2 (en) | 2011-09-02 | 2017-06-13 | Skyworks Solutions, Inc. | Transmission line for high performance radio frequency applications |
KR101983959B1 (ko) | 2012-06-14 | 2019-05-29 | 스카이워크스 솔루션즈, 인코포레이티드 | 전력 증폭기와 전송 라인을 포함하는 전력 증폭기 모듈 및 관련된 시스템, 장치, 및 방법 |
WO2014128796A1 (ja) * | 2013-02-25 | 2014-08-28 | パナソニック株式会社 | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08181166A (ja) * | 1994-12-22 | 1996-07-12 | Ibiden Co Ltd | プリント配線板 |
JPH09172029A (ja) * | 1995-12-19 | 1997-06-30 | Hitachi Ltd | 半導体チップ及びその製造方法並びに半導体装置 |
JPH11135669A (ja) * | 1997-08-27 | 1999-05-21 | Mitsui High Tec Inc | Csp型半導体装置 |
JP4963148B2 (ja) * | 2001-09-18 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2005
- 2005-06-28 JP JP2005188811A patent/JP5106758B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007012716A (ja) | 2007-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7902660B1 (en) | Substrate for semiconductor device and manufacturing method thereof | |
JP5280014B2 (ja) | 半導体装置及びその製造方法 | |
KR100540243B1 (ko) | 반도체장치 및 그 제조방법 | |
US8810040B2 (en) | Wiring substrate including projecting part having electrode pad formed thereon | |
KR101117848B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US20070158799A1 (en) | Interconnected IC packages with vertical SMT pads | |
KR100851072B1 (ko) | 전자 패키지 및 그 제조방법 | |
US20050121761A1 (en) | Semiconductor device and method for fabricating the same | |
US8994168B2 (en) | Semiconductor package including radiation plate | |
JP2006261485A (ja) | 半導体装置およびその製造方法 | |
JP5406572B2 (ja) | 電子部品内蔵配線基板及びその製造方法 | |
JP5106758B2 (ja) | 半導体装置 | |
US20060049519A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP2006351950A (ja) | 半導体装置及び半導体装置の製造方法 | |
EP3971963A1 (en) | Semiconductor package assembly | |
KR100843705B1 (ko) | 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법 | |
JP5000105B2 (ja) | 半導体装置 | |
JP2013254984A (ja) | 半導体装置 | |
JP2007019275A (ja) | 半導体装置、基板及び半導体装置の製造方法 | |
JP4856410B2 (ja) | 半導体装置 | |
KR100629887B1 (ko) | 금속 칩스케일 반도체패키지 및 그 제조방법 | |
JP2009099816A (ja) | 半導体装置とその製造方法および半導体装置の実装方法 | |
JP5399356B2 (ja) | 半導体装置 | |
KR100693168B1 (ko) | 인쇄회로기판 및 그 제조방법 | |
JP4321758B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070831 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071004 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071004 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071121 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080626 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100722 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100917 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110512 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111227 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120426 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120724 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120801 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120927 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121003 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5106758 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |