JPH08222885A - パッケージの電磁遮蔽膜及びその成形方法 - Google Patents
パッケージの電磁遮蔽膜及びその成形方法Info
- Publication number
- JPH08222885A JPH08222885A JP7053210A JP5321095A JPH08222885A JP H08222885 A JPH08222885 A JP H08222885A JP 7053210 A JP7053210 A JP 7053210A JP 5321095 A JP5321095 A JP 5321095A JP H08222885 A JPH08222885 A JP H08222885A
- Authority
- JP
- Japan
- Prior art keywords
- metal block
- chip
- ground line
- signal line
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【目的】 電磁遮蔽機能を高くして、輻射ノイズ、クロ
ストークノイズ等による誤動作の少ないパッケージを得
る。また、電磁遮蔽機能の高い電磁遮蔽膜を容易に成形
する。 【構成】 信号ライン及びグランドラインを有するサブ
ストレートに、前記信号ラインに接続されるICチップ
と、前記グランドラインに接続される金属ブロックとを
設けるとともに、該金属ブロックの上面を前記ICチッ
プよりも上方に突出させ、前記信号ライン、グランドラ
イン、ICチップおよび金属ブロックを絶縁材により被
覆するとともに、金属ブロックの上面を絶縁材の上面か
ら外部に露出させ、前記絶縁材の上面及び金属ブロック
の上面を金属鍍金層により被覆する。
ストークノイズ等による誤動作の少ないパッケージを得
る。また、電磁遮蔽機能の高い電磁遮蔽膜を容易に成形
する。 【構成】 信号ライン及びグランドラインを有するサブ
ストレートに、前記信号ラインに接続されるICチップ
と、前記グランドラインに接続される金属ブロックとを
設けるとともに、該金属ブロックの上面を前記ICチッ
プよりも上方に突出させ、前記信号ライン、グランドラ
イン、ICチップおよび金属ブロックを絶縁材により被
覆するとともに、金属ブロックの上面を絶縁材の上面か
ら外部に露出させ、前記絶縁材の上面及び金属ブロック
の上面を金属鍍金層により被覆する。
Description
【0001】
【産業上の利用分野】本発明は、ICチップを搭載した
パッケージの電磁遮蔽膜及びその成形方法に関するもの
である。
パッケージの電磁遮蔽膜及びその成形方法に関するもの
である。
【0002】
【従来の技術】従来の技術として、図6〜図10に示す
ものがあった。図6において、1はBGA(ボールグリ
ットアレー)、PGA(ピングリットアレー)、リード
フレーム等のサブストレートであり、以下の如くなって
いる。即ち、正方形又は長方形状の絶縁板1aの上面中
心部に正方形状のダイパット2、信号ライン3およびグ
ランドライン4を印刷法により形成する。上記信号ライ
ン3およびグランドライン4の一次電極3a,4aはダ
イパット2を囲んで形成する。また、絶縁板1aの下面
に、印刷法によって二次電極3b,4bを所定ピッチで
形成し、各二次電極3b,4bに半田バンプ5を固着す
る。
ものがあった。図6において、1はBGA(ボールグリ
ットアレー)、PGA(ピングリットアレー)、リード
フレーム等のサブストレートであり、以下の如くなって
いる。即ち、正方形又は長方形状の絶縁板1aの上面中
心部に正方形状のダイパット2、信号ライン3およびグ
ランドライン4を印刷法により形成する。上記信号ライ
ン3およびグランドライン4の一次電極3a,4aはダ
イパット2を囲んで形成する。また、絶縁板1aの下面
に、印刷法によって二次電極3b,4bを所定ピッチで
形成し、各二次電極3b,4bに半田バンプ5を固着す
る。
【0003】上記二次電極3b,4bのうち、所定の二
次電極4bはスルーホール7を介してグランドライン4
に、残余の二次電極3bはスルーホール6を介して信号
ライン3に接続する。上記絶縁板1aの上下面に絶縁樹
脂(ソルダーレジスト)8を固着し、該絶縁樹脂8によ
って一次電極3a,4a、半田バンプ5を除く残余の各
ライン3,4、スルーホール6,7等を被覆する。
次電極4bはスルーホール7を介してグランドライン4
に、残余の二次電極3bはスルーホール6を介して信号
ライン3に接続する。上記絶縁板1aの上下面に絶縁樹
脂(ソルダーレジスト)8を固着し、該絶縁樹脂8によ
って一次電極3a,4a、半田バンプ5を除く残余の各
ライン3,4、スルーホール6,7等を被覆する。
【0004】上記ダイパット2に、図7に示すように、
ICチップ9を固着し、該ICチップ9の電極と信号ラ
イン3の一次電極3aとをボンディングワイヤ10によ
り接続する。次いで図8に示すように、絶縁板1aの上
面に封止用絶縁樹脂材11を盛って上記グランドライン
4の一次電極4aを除くグランドライン4、信号ライン
3、ICチップ9およびボンディングワイヤ10を埋設
(封止)する。
ICチップ9を固着し、該ICチップ9の電極と信号ラ
イン3の一次電極3aとをボンディングワイヤ10によ
り接続する。次いで図8に示すように、絶縁板1aの上
面に封止用絶縁樹脂材11を盛って上記グランドライン
4の一次電極4aを除くグランドライン4、信号ライン
3、ICチップ9およびボンディングワイヤ10を埋設
(封止)する。
【0005】次いで図9に示すように、上記封止用絶縁
樹脂材11の上面に銅ペーストあるいは銀ペースト等の
導電ペーストを塗布するとともに、その一部をグランド
ライン4の一次電極4aに接触させ、これにより封止用
絶縁樹脂材11の上面にグランドライン4の端子部4a
に接合された導電層12を形成する。また、図10に示
すように、上記導電層12の全表面を三次絶縁樹脂材
(ソルダーレジスト)13で被覆する。
樹脂材11の上面に銅ペーストあるいは銀ペースト等の
導電ペーストを塗布するとともに、その一部をグランド
ライン4の一次電極4aに接触させ、これにより封止用
絶縁樹脂材11の上面にグランドライン4の端子部4a
に接合された導電層12を形成する。また、図10に示
すように、上記導電層12の全表面を三次絶縁樹脂材
(ソルダーレジスト)13で被覆する。
【0006】
【発明が解決しようとする課題】上記従来のものは、導
電層12を抵抗値の大きい導電ペーストにより形成して
いたので、電磁遮蔽機能が低下し、輻射ノイズ、クロス
トークノイズ等を効率よく低減することができない欠点
があった。また、封止用絶縁樹脂材11にグランドライ
ン4の一次電極4aに通ずる凹部を形成し、この凹部に
導電ペーストを充填するようにしていたので、導電ペー
ストが上記凹部に充填され難く、一次電極4aとの接触
に信頼性が乏しくなる。また、層厚が増したり不均一に
なり易く、小型化が阻害されるとともに、ノイズの低減
機能にバラツキが生じる等の欠点があつた。さらに、導
電層12は三次絶縁樹脂材13で被覆されていたので、
熱の分散、放熱が期待できない等の欠点があった。本発
明は上記欠点を解消した新規なパッケージの電磁遮蔽膜
及びその成形方法を得ることを目的とする。
電層12を抵抗値の大きい導電ペーストにより形成して
いたので、電磁遮蔽機能が低下し、輻射ノイズ、クロス
トークノイズ等を効率よく低減することができない欠点
があった。また、封止用絶縁樹脂材11にグランドライ
ン4の一次電極4aに通ずる凹部を形成し、この凹部に
導電ペーストを充填するようにしていたので、導電ペー
ストが上記凹部に充填され難く、一次電極4aとの接触
に信頼性が乏しくなる。また、層厚が増したり不均一に
なり易く、小型化が阻害されるとともに、ノイズの低減
機能にバラツキが生じる等の欠点があつた。さらに、導
電層12は三次絶縁樹脂材13で被覆されていたので、
熱の分散、放熱が期待できない等の欠点があった。本発
明は上記欠点を解消した新規なパッケージの電磁遮蔽膜
及びその成形方法を得ることを目的とする。
【0007】
【課題を解決するための手段】本発明は、上記目的を達
成するために以下の如く構成したものである。即ち、信
号ライン及びグランドラインを有するサブストレート
に、前記信号ラインに接続されるICチップと、前記グ
ランドラインに接続される金属ブロックとを設けるとと
もに、該金属ブロックの上面を前記ICチップよりも上
方に突出させ、前記信号ライン、グランドライン、IC
チップおよび金属ブロックを絶縁材により被覆するとと
もに、金属ブロックの上面を絶縁材の上面から外部に露
出させ、前記絶縁材の上面及び金属ブロックの上面を金
属鍍金層により被覆する構成にしたものである。また、
信号ライン及びグランドラインを有するサブストレート
に、前記信号ラインに接続されるICチップと、前記グ
ランドラインに接続される金属ブロックとを設けるとと
もに、該金属ブロックの上面を前記ICチップよりも上
方に突出させ、前記信号ライン、グランドライン、IC
チップおよび金属ブロックを絶縁材により被覆するとと
もに、金属ブロックの上面を絶縁材の上面と略同じ高さ
にして外部に露出させ、前記絶縁材の上面及び金属ブロ
ックの上面に印刷法によって触媒を塗布し、該触媒を無
電解鍍金処理層に浸して前記絶縁材の上面及び金属ブロ
ックの上面に金属鍍金層を形成する構成にしたものであ
る。
成するために以下の如く構成したものである。即ち、信
号ライン及びグランドラインを有するサブストレート
に、前記信号ラインに接続されるICチップと、前記グ
ランドラインに接続される金属ブロックとを設けるとと
もに、該金属ブロックの上面を前記ICチップよりも上
方に突出させ、前記信号ライン、グランドライン、IC
チップおよび金属ブロックを絶縁材により被覆するとと
もに、金属ブロックの上面を絶縁材の上面から外部に露
出させ、前記絶縁材の上面及び金属ブロックの上面を金
属鍍金層により被覆する構成にしたものである。また、
信号ライン及びグランドラインを有するサブストレート
に、前記信号ラインに接続されるICチップと、前記グ
ランドラインに接続される金属ブロックとを設けるとと
もに、該金属ブロックの上面を前記ICチップよりも上
方に突出させ、前記信号ライン、グランドライン、IC
チップおよび金属ブロックを絶縁材により被覆するとと
もに、金属ブロックの上面を絶縁材の上面と略同じ高さ
にして外部に露出させ、前記絶縁材の上面及び金属ブロ
ックの上面に印刷法によって触媒を塗布し、該触媒を無
電解鍍金処理層に浸して前記絶縁材の上面及び金属ブロ
ックの上面に金属鍍金層を形成する構成にしたものであ
る。
【0008】
【実施例】以下本発明の実施例を図面に基いて説明す
る。図1において、15はサブストレートであり、従来
と同様に形成されている。即ち、長方形又は正方形状に
裁断された絶縁板16の上面の中心部に正方形状のダイ
パット17、信号ライン18およびグランドライン19
を印刷法により形成するとともに、各信号ライン18お
よびグランドライン19の一次電極18a,19aは上
記ダイパット17を囲んで形成する。また、絶縁板16
の下面に、印刷法によって二次電極18b,19bを所
定ピッチで形成し、各二次電極18b,19bに半田バ
ンプ20を固着する(ボールグリットアレー形式)。こ
の半田バンプ20は回路基板側の電極(図示省略)に直
接接触させて接続されるためのものである。なお、上記
半田バンプ20は、リードフレーム形式あるいはピング
レッドアレー形式にしてもよい。
る。図1において、15はサブストレートであり、従来
と同様に形成されている。即ち、長方形又は正方形状に
裁断された絶縁板16の上面の中心部に正方形状のダイ
パット17、信号ライン18およびグランドライン19
を印刷法により形成するとともに、各信号ライン18お
よびグランドライン19の一次電極18a,19aは上
記ダイパット17を囲んで形成する。また、絶縁板16
の下面に、印刷法によって二次電極18b,19bを所
定ピッチで形成し、各二次電極18b,19bに半田バ
ンプ20を固着する(ボールグリットアレー形式)。こ
の半田バンプ20は回路基板側の電極(図示省略)に直
接接触させて接続されるためのものである。なお、上記
半田バンプ20は、リードフレーム形式あるいはピング
レッドアレー形式にしてもよい。
【0009】上記二次電極18b,19bのうち、所定
(左部)の二次電極19bはスルーホール22を介して
グランドライン19に、残余の二次電極18bはスルー
ホール21を介して信号ライン18に接続する。また、
上記絶縁板16の上下面に絶縁樹脂(ソルダーレジス
ト)23を固着し、該絶縁樹脂23によって一次電極1
8a,19a、半田バンプ20を除く残余の各ライン1
8,19、スルーホール21,22等を被覆する。
(左部)の二次電極19bはスルーホール22を介して
グランドライン19に、残余の二次電極18bはスルー
ホール21を介して信号ライン18に接続する。また、
上記絶縁板16の上下面に絶縁樹脂(ソルダーレジス
ト)23を固着し、該絶縁樹脂23によって一次電極1
8a,19a、半田バンプ20を除く残余の各ライン1
8,19、スルーホール21,22等を被覆する。
【0010】次いで図2に示すように、上記ダイパット
12にICチップ25を固着し、また該ICチップを固
着する機械を活用してグランドライン19の一次電極1
9aに金属ブロック27を固着する。そして、上記IC
チップ25の電極と信号ライン18の一次電極18aと
をボンディングワイヤ26により接続する。上記金属ブ
ロック27は、ニッケルまたは銅により柱状に形成し、
その高さはICチップ25およびボンディングワイヤ2
6よりも所定量高くする。なお、上記ICチップ25と
信号ライン18との接続は、フリップチップ接続、即
ち、ICチップ25の下面に球状の電極バンプを所定の
間隔で形成し、この電極パンプを信号ライン18側の電
極バンプに直接接触させて接続する形式としてもよい。
12にICチップ25を固着し、また該ICチップを固
着する機械を活用してグランドライン19の一次電極1
9aに金属ブロック27を固着する。そして、上記IC
チップ25の電極と信号ライン18の一次電極18aと
をボンディングワイヤ26により接続する。上記金属ブ
ロック27は、ニッケルまたは銅により柱状に形成し、
その高さはICチップ25およびボンディングワイヤ2
6よりも所定量高くする。なお、上記ICチップ25と
信号ライン18との接続は、フリップチップ接続、即
ち、ICチップ25の下面に球状の電極バンプを所定の
間隔で形成し、この電極パンプを信号ライン18側の電
極バンプに直接接触させて接続する形式としてもよい。
【0011】次いで図3に示すように、絶縁板16の上
面に封止用絶縁樹脂28を盛って上記金属ブロック27
の上面27aを除く金属ブロック27、信号ライン1
8、ICチップ25およびボンディングワイヤ26を埋
設(封止)する。上記封止用絶縁樹脂28は、図3の仮
想線で示すように、下面が開放した容器状の型29を絶
縁板16の上面に載置するとともに、金属ブロック27
の上面27aを上記型29の底面に当接させ、該型29
のキャビテイ内に封止用の絶縁樹脂を所定の圧力で注入
し、これを硬化させて形成する。
面に封止用絶縁樹脂28を盛って上記金属ブロック27
の上面27aを除く金属ブロック27、信号ライン1
8、ICチップ25およびボンディングワイヤ26を埋
設(封止)する。上記封止用絶縁樹脂28は、図3の仮
想線で示すように、下面が開放した容器状の型29を絶
縁板16の上面に載置するとともに、金属ブロック27
の上面27aを上記型29の底面に当接させ、該型29
のキャビテイ内に封止用の絶縁樹脂を所定の圧力で注入
し、これを硬化させて形成する。
【0012】次いで図4に示すように、上記封止用絶縁
樹脂28の上面に印刷法によって触媒30を塗布した
後、該触媒30を無電解鍍金処理層に浸し、上記封止用
絶縁樹脂28の上面及び金属ブロック27の上面27a
にニッケルを厚さ約3μ析出させ、次いで金を約0. 0
3μ析出させ、図5に示すように、金属鍍金層31を形
成する。
樹脂28の上面に印刷法によって触媒30を塗布した
後、該触媒30を無電解鍍金処理層に浸し、上記封止用
絶縁樹脂28の上面及び金属ブロック27の上面27a
にニッケルを厚さ約3μ析出させ、次いで金を約0. 0
3μ析出させ、図5に示すように、金属鍍金層31を形
成する。
【0013】上記実施例によれば、グランドライン19
の一次電極19aに接続される金属ブロック27および
金属鍍金層31は導電性が高く、電磁遮蔽機能が高くな
り、輻射ノイズ、クロストークノイズ等が効率よく低減
されることになる。また、金属鍍金層31は極めて薄い
ため小型化が可能となる。また、金属鍍金層31は全面
が外部に露出しているため、ICチップ部で発熱した熱
の拡散、放熱が良好となる。また、封止用絶縁樹脂28
を形成する前に金属ブロック27をグランドライン19
に接続するようにしたので、金属ブロック27をグラン
ドライン19に確実に接続することができる。
の一次電極19aに接続される金属ブロック27および
金属鍍金層31は導電性が高く、電磁遮蔽機能が高くな
り、輻射ノイズ、クロストークノイズ等が効率よく低減
されることになる。また、金属鍍金層31は極めて薄い
ため小型化が可能となる。また、金属鍍金層31は全面
が外部に露出しているため、ICチップ部で発熱した熱
の拡散、放熱が良好となる。また、封止用絶縁樹脂28
を形成する前に金属ブロック27をグランドライン19
に接続するようにしたので、金属ブロック27をグラン
ドライン19に確実に接続することができる。
【0014】
【発明の効果】以上の説明から明らかな如く、本発明
は、電磁遮蔽機能が高くなり、輻射ノイズ、クロストー
クノイズ等による誤動作の少ないパッケージを得ること
ができる。また、電磁遮蔽機能の高い電磁遮蔽膜を容易
に成形することができる等の効果を奏する。
は、電磁遮蔽機能が高くなり、輻射ノイズ、クロストー
クノイズ等による誤動作の少ないパッケージを得ること
ができる。また、電磁遮蔽機能の高い電磁遮蔽膜を容易
に成形することができる等の効果を奏する。
【図1】本発明が適用されるサブストレートの断面図で
ある。
ある。
【図2】図1のサブストレートに金属ブロック及びIC
チップを取付けた状態を示す断面図である。
チップを取付けた状態を示す断面図である。
【図3】本発明による封止用絶縁樹脂が形成された状態
を示す断面図である。
を示す断面図である。
【図4】本発明による触媒が形成された状態を示す断面
図である。
図である。
【図5】本発明による金属鍍金層が形成された状態を示
す断面図である。
す断面図である。
【図6】従来例が適用されるサブストレートの断面図で
ある。
ある。
【図7】従来によるICチップを取付け状態を示す断面
図である。
図である。
【図8】従来による封止用絶縁樹脂が形成された状態を
示す断面図である。
示す断面図である。
【図9】従来による導電層が形成された状態を示す断面
図である。
図である。
【図10】従来による導電層の被覆状態示す要部断面図
である。
である。
15 サブストレート 16 絶縁板 17 ダイパット 18 信号ライン 18a,19a 一次電極 19 グランドライン 20 バンプ 21,22 スルーホール 23 絶縁樹脂(絶縁材) 25 ICチップ 26 ワイヤボンディング 27 金属ブロック 27a 上面 28 封止用絶縁樹脂 29 型 30 触媒 31 金属鍍金層
【手続補正書】
【提出日】平成7年4月20日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項2
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0007
【補正方法】変更
【補正内容】
【0007】
【課題を解決するための手段】本発明は、上記目的を達
成するために以下の如く構成したものである。即ち、信
号ライン及びグランドラインを有するサブストレート
に、前記信号ラインに接続されるICチップと、前記グ
ランドラインに接続される金属ブロックとを設けるとと
もに、該金属ブロックの上面を前記ICチップよりも上
方に突出させ、前記信号ライン、グランドライン、IC
チップおよび金属ブロックを絶縁材により被覆するとと
もに、金属ブロックの上面を絶縁材の上面から外部に露
出させ、前記絶縁材の上面及び金属ブロックの上面を金
属鍍金層により被覆する構成にしたものである。また、
信号ライン及びグランドラインを有するサブストレート
に、前記信号ラインに接続されるICチップと、前記グ
ランドラインに接続される金属ブロックとを設けるとと
もに、該金属ブロックの上面を前記ICチップよりも上
方に突出させ、前記信号ライン、グランドライン、IC
チップおよび金属ブロックを絶縁材により被覆するとと
もに、金属ブロックの上面を絶縁材の上面と略同じ高さ
にして外部に露出させ、前記絶縁材の上面及び金属ブロ
ックの上面に触媒を塗布し、該触媒を無電解鍍金処理層
に浸して前記絶縁材の上面及び金属ブロックの上面に金
属鍍金層を形成する構成にしたものである。
成するために以下の如く構成したものである。即ち、信
号ライン及びグランドラインを有するサブストレート
に、前記信号ラインに接続されるICチップと、前記グ
ランドラインに接続される金属ブロックとを設けるとと
もに、該金属ブロックの上面を前記ICチップよりも上
方に突出させ、前記信号ライン、グランドライン、IC
チップおよび金属ブロックを絶縁材により被覆するとと
もに、金属ブロックの上面を絶縁材の上面から外部に露
出させ、前記絶縁材の上面及び金属ブロックの上面を金
属鍍金層により被覆する構成にしたものである。また、
信号ライン及びグランドラインを有するサブストレート
に、前記信号ラインに接続されるICチップと、前記グ
ランドラインに接続される金属ブロックとを設けるとと
もに、該金属ブロックの上面を前記ICチップよりも上
方に突出させ、前記信号ライン、グランドライン、IC
チップおよび金属ブロックを絶縁材により被覆するとと
もに、金属ブロックの上面を絶縁材の上面と略同じ高さ
にして外部に露出させ、前記絶縁材の上面及び金属ブロ
ックの上面に触媒を塗布し、該触媒を無電解鍍金処理層
に浸して前記絶縁材の上面及び金属ブロックの上面に金
属鍍金層を形成する構成にしたものである。
Claims (2)
- 【請求項1】 信号ライン及びグランドラインを有する
サブストレートに、前記信号ラインに接続されるICチ
ップと、前記グランドラインに接続される金属ブロック
とを設けるとともに、該金属ブロックの上面を前記IC
チップよりも上方に突出させ、前記信号ライン、グラン
ドライン、ICチップおよび金属ブロックを絶縁材によ
り被覆するとともに、金属ブロックの上面を絶縁材の上
面から外部に露出させ、前記絶縁材の上面及び金属ブロ
ックの上面を金属鍍金層により被覆したことを特徴とす
るパッケージの電磁遮蔽膜。 - 【請求項2】 信号ライン及びグランドラインを有する
サブストレートに、前記信号ラインに接続されるICチ
ップと、前記グランドラインに接続される金属ブロック
とを設けるとともに、該金属ブロックの上面を前記IC
チップよりも上方に突出させ、前記信号ライン、グラン
ドライン、ICチップおよび金属ブロックを絶縁材によ
り被覆するとともに、金属ブロックの上面を絶縁材の上
面と略同じ高さにして外部に露出させ、前記絶縁材の上
面及び金属ブロックの上面に印刷法によって触媒を塗布
し、該触媒を無電解鍍金処理層に浸して前記絶縁材の上
面及び金属ブロックの上面に金属鍍金層を形成したこと
を特徴とするパッケージの電磁遮蔽膜成形方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7053210A JPH08222885A (ja) | 1995-02-16 | 1995-02-16 | パッケージの電磁遮蔽膜及びその成形方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7053210A JPH08222885A (ja) | 1995-02-16 | 1995-02-16 | パッケージの電磁遮蔽膜及びその成形方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08222885A true JPH08222885A (ja) | 1996-08-30 |
Family
ID=12936496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7053210A Pending JPH08222885A (ja) | 1995-02-16 | 1995-02-16 | パッケージの電磁遮蔽膜及びその成形方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08222885A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005093833A1 (en) | 2004-03-04 | 2005-10-06 | Skyworks Solutions, Inc. | Overmolded semiconductor package with an integrated emi and rfi shield |
CN100403527C (zh) * | 2005-11-09 | 2008-07-16 | 江阴长电先进封装有限公司 | 微米级芯片尺寸封装散热结构 |
US8071431B2 (en) | 2004-03-04 | 2011-12-06 | Skyworks Solutions, Inc. | Overmolded semiconductor package with a wirebond cage for EMI shielding |
US8832931B2 (en) | 2004-03-04 | 2014-09-16 | Skyworks Solutions, Inc. | Overmolded electronic module with an integrated electromagnetic shield using SMT shield wall components |
US8948712B2 (en) | 2012-05-31 | 2015-02-03 | Skyworks Solutions, Inc. | Via density and placement in radio frequency shielding applications |
US9041472B2 (en) | 2012-06-14 | 2015-05-26 | Skyworks Solutions, Inc. | Power amplifier modules including related systems, devices, and methods |
US9295157B2 (en) | 2012-07-13 | 2016-03-22 | Skyworks Solutions, Inc. | Racetrack design in radio frequency shielding applications |
CN114188312A (zh) * | 2022-02-17 | 2022-03-15 | 甬矽电子(宁波)股份有限公司 | 封装屏蔽结构和屏蔽结构制作方法 |
US11984423B2 (en) | 2011-09-02 | 2024-05-14 | Skyworks Solutions, Inc. | Radio frequency transmission line with finish plating on conductive layer |
-
1995
- 1995-02-16 JP JP7053210A patent/JPH08222885A/ja active Pending
Cited By (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10349568B2 (en) | 2004-03-04 | 2019-07-09 | Skyworks Solutions, Inc. | Overmolded electronic module with an integrated electromagnetic shield using SMT shield wall components |
US11166399B2 (en) | 2004-03-04 | 2021-11-02 | Skyworks Solutions, Inc. | Overmolded electronic module with an integrated electromagnetic shield using SMT shield wall components |
WO2005093833A1 (en) | 2004-03-04 | 2005-10-06 | Skyworks Solutions, Inc. | Overmolded semiconductor package with an integrated emi and rfi shield |
US9054115B2 (en) | 2004-03-04 | 2015-06-09 | Skyworks Solutions, Inc. | Methods for fabricating an overmolded semiconductor package with wirebonds for electromagnetic shielding |
US8071431B2 (en) | 2004-03-04 | 2011-12-06 | Skyworks Solutions, Inc. | Overmolded semiconductor package with a wirebond cage for EMI shielding |
US8399972B2 (en) | 2004-03-04 | 2013-03-19 | Skyworks Solutions, Inc. | Overmolded semiconductor package with a wirebond cage for EMI shielding |
US8832931B2 (en) | 2004-03-04 | 2014-09-16 | Skyworks Solutions, Inc. | Overmolded electronic module with an integrated electromagnetic shield using SMT shield wall components |
EP1733427A4 (en) * | 2004-03-04 | 2010-03-31 | Skyworks Solutions Inc | OVERALL SEMICONDUCTOR PACKAGING WITH INTEGRATED EMI AND RFI SHIELDING |
US9041168B2 (en) | 2004-03-04 | 2015-05-26 | Skyworks Solutions, Inc. | Overmolded semiconductor package with wirebonds for electromagnetic shielding |
EP1733427A1 (en) * | 2004-03-04 | 2006-12-20 | Skyworks Solutions, Inc. | Overmolded semiconductor package with an integrated emi and rfi shield |
CN100403527C (zh) * | 2005-11-09 | 2008-07-16 | 江阴长电先进封装有限公司 | 微米级芯片尺寸封装散热结构 |
US11984423B2 (en) | 2011-09-02 | 2024-05-14 | Skyworks Solutions, Inc. | Radio frequency transmission line with finish plating on conductive layer |
US9203529B2 (en) | 2012-05-31 | 2015-12-01 | Skyworks Solutions, Inc. | Via placement in radio frequency shielding applications |
US9871599B2 (en) | 2012-05-31 | 2018-01-16 | Skyworks Solutions, Inc. | Via density in radio frequency shielding applications |
US8948712B2 (en) | 2012-05-31 | 2015-02-03 | Skyworks Solutions, Inc. | Via density and placement in radio frequency shielding applications |
US9041472B2 (en) | 2012-06-14 | 2015-05-26 | Skyworks Solutions, Inc. | Power amplifier modules including related systems, devices, and methods |
US9755592B2 (en) | 2012-06-14 | 2017-09-05 | Skyworks Solutions, Inc. | Power amplifier modules including tantalum nitride terminated through wafer via and related systems, devices, and methods |
US9660584B2 (en) | 2012-06-14 | 2017-05-23 | Skyworks Solutions, Inc. | Power amplifier modules including wire bond pad and related systems, devices, and methods |
US9520835B2 (en) | 2012-06-14 | 2016-12-13 | Skyworks Solutions, Inc. | Power amplifier modules including bipolar transistor with grading and related systems, devices, and methods |
US9847755B2 (en) | 2012-06-14 | 2017-12-19 | Skyworks Solutions, Inc. | Power amplifier modules with harmonic termination circuit and related systems, devices, and methods |
US9887668B2 (en) | 2012-06-14 | 2018-02-06 | Skyworks Solutions, Inc. | Power amplifier modules with power amplifier and transmission line and related systems, devices, and methods |
US11451199B2 (en) | 2012-06-14 | 2022-09-20 | Skyworks Solutions, Inc. | Power amplifier systems with control interface and bias circuit |
US10090812B2 (en) | 2012-06-14 | 2018-10-02 | Skyworks Solutions, Inc. | Power amplifier modules with bonding pads and related systems, devices, and methods |
US9692357B2 (en) | 2012-06-14 | 2017-06-27 | Skyworks Solutions, Inc. | Power amplifier modules with bifet and harmonic termination and related systems, devices, and methods |
US10771024B2 (en) | 2012-06-14 | 2020-09-08 | Skyworks Solutions, Inc. | Power amplifier modules including transistor with grading and semiconductor resistor |
US10579766B2 (en) | 2012-07-13 | 2020-03-03 | Skyworks Solutions, Inc. | Radio frequency isolation structure |
US10586010B2 (en) | 2012-07-13 | 2020-03-10 | Skyworks Solutions, Inc. | Methods of determining racetrack layout for radio frequency isolation structure |
US9295157B2 (en) | 2012-07-13 | 2016-03-22 | Skyworks Solutions, Inc. | Racetrack design in radio frequency shielding applications |
US10242143B2 (en) | 2012-07-13 | 2019-03-26 | Skyworks Solutions, Inc. | Radio frequency isolation structure with racetrack |
US10061885B2 (en) | 2012-07-13 | 2018-08-28 | Skyworks Solutions, Inc. | Racetrack layout for radio frequency isolation structure |
US9703913B2 (en) | 2012-07-13 | 2017-07-11 | Skyworks Solutions, Inc. | Racetrack layout for radio frequency shielding |
CN114188312A (zh) * | 2022-02-17 | 2022-03-15 | 甬矽电子(宁波)股份有限公司 | 封装屏蔽结构和屏蔽结构制作方法 |
CN114188312B (zh) * | 2022-02-17 | 2022-07-08 | 甬矽电子(宁波)股份有限公司 | 封装屏蔽结构和屏蔽结构制作方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5841192A (en) | Injection molded ball grid array casing | |
US7816187B2 (en) | Method for fabricating semiconductor package free of substrate | |
US7679172B2 (en) | Semiconductor package without chip carrier and fabrication method thereof | |
US5736780A (en) | Semiconductor device having circuit pattern along outer periphery of sealing resin and related processes | |
US6191487B1 (en) | Semiconductor and flip chip packages and method having a back-side connection | |
KR100516816B1 (ko) | 반도체장치의 제조 방법 | |
US5717252A (en) | Solder-ball connected semiconductor device with a recessed chip mounting area | |
US6087717A (en) | Semiconductor device and manufacturing method | |
US6326700B1 (en) | Low profile semiconductor package and process for making the same | |
US7423340B2 (en) | Semiconductor package free of substrate and fabrication method thereof | |
CN100588310C (zh) | 电路板及其制造方法 | |
US20050062148A1 (en) | Semiconductor package | |
US7939383B2 (en) | Method for fabricating semiconductor package free of substrate | |
US5708304A (en) | Semiconductor device | |
US20100041183A1 (en) | Semiconductor device and manufacturing method thereof | |
JPS6139741B2 (ja) | ||
US7554197B2 (en) | High frequency IC package and method for fabricating the same | |
JPH08222885A (ja) | パッケージの電磁遮蔽膜及びその成形方法 | |
US7354796B2 (en) | Method for fabricating semiconductor package free of substrate | |
US20050194665A1 (en) | Semiconductor package free of substrate and fabrication method thereof | |
JP2000164761A (ja) | 半導体装置および製造方法 | |
US20020195721A1 (en) | Cavity down ball grid array packaging structure | |
JP3105437B2 (ja) | 半導体素子パッケージ及びその製造方法 | |
US20050184368A1 (en) | Semiconductor package free of substrate and fabrication method thereof | |
KR100575858B1 (ko) | 칩 스캐일 패키지 및 그의 제조방법 |