KR20200106055A - 웨이퍼 레벨 시스템 패키지 방법 및 패키지 구조 - Google Patents

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KR20200106055A
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멍빈 리우
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닝보 세미컨덕터 인터내셔널 코포레이션
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract

웨이퍼 레벨 시스템 패키지 방법 및 패키지 구조로서, 상기 방법은, 복수 개의 제1칩이 집적된 제1 정면 및 제1 정면의 반대면인 제1 배면을 포함하는 소자 웨이퍼를 제공하는 단계; 복수 개의 제2칩을 제공하는 단계; 제1 정면에 접착층을 형성하는 단계; 접착층을 패터닝하고, 접착층 내에 제1 정면이 노출되는 복수 개의 제1 비아 홀을 형성하는 단계; 제1 비아 홀과 일대일로 대응되며 제1 비아 홀의 최상부를 커버하여 소자 웨이퍼와 제2칩이 본딩되도록 제2칩을 나머지 접착층에 설치하는 단계; 제1 배면을 에칭하고, 소자 웨이퍼 내에 제1 비아 홀과 서로 관통되는 제2 비아 홀을 형성하는 단계 - 제2 비아 홀 및 제1 비아 홀은 제1 전도성 비아 홀을 구성함 - ; 및 제1 전도성 비아 홀 내에 제2칩과 전기적으로 연결되는 제1 전도성 필라를 형성하는 단계를 포함한다. 본 발명은 먼저 제1 비아 홀을 형성한 다음 제2 비아 홀을 형성하여, 제1 비아 홀 개구 사이즈가 제2 비아 홀 개구 사이즈보다 큰 문제를 방지함으로써 제1 전도성 필라의 전기적 연결 성능을 개선한다.

Description

웨이퍼 레벨 시스템 패키지 방법 및 패키지 구조
본 발명은 반도체 제조 분야에 관한 것으로, 특히 웨이퍼 레벨 시스템 패키지 방법 및 패키지 구조에 관한 것이다.
초대형 집적 회로의 개발 추세에 따라, 집적 회로 특징의 사이즈는 지속적으로 감소하고 있으며, 이에 따라 집적 회로의 패키지 기술에 대한 사람들의 요구도 증가하고 있다. 종래의 패키지 기술은 볼 그리드 어레이(Ball Grid Array, BGA), 칩 스케일 패키지(Chip Scale Package, CSP), 웨이퍼 레벨 패키지(Wafer Level Package, WLP), 3D 패키지(3D) 및 시스템 패키지(SiP) 등을 포함한다.
시스템 패키지는 복수 개의 상이한 기능의 능동 소자, 수동 소자, 미세 전자 기계 시스템(MEMS), 광학 소자 등 기타 소자를 하나의 유닛으로 조합하여 다양한 기능을 제공할 수 있는 하나의 시스템 또는 서브 시스템을 형성함으로써 이질적 IC 집적을 허용한다. 시스템 온 칩(System on Chip, SoC)과 비교해보면, 시스템 패키지의 집적은 상대적으로 간단하고, 설계 주기와 시장 주기가 보다 짧으며, 비용이 저렴하고, 보다 복잡한 시스템을 구현할 수 있다.
집적 회로 패키지가 보다 저렴하고, 보다 신뢰적이며, 보다 빠르고 보다 높은 밀도를 갖는 목적에 충족하기 위해, 선진적인 패키지 방법은 주요하게 웨이퍼 레벨 시스템 패키지(Wafer Level Package System in Package, WLPSiP)를 사용하며, 종래의 시스템 패키지에 비해, 웨이퍼 레벨 시스템 패키지는 소자 웨이퍼에서 패키지 집적 공정을 완성함으로써 패키지 구조의 면적을 크게 감소시키고, 제조 비용을 감소시키며, 전기 성능을 최적화하고, 대량으로 제조하는 등 우세를 가지므로, 작업량과 기기의 수요를 현저하게 감소시킬 수 있다.
그러나, 종래의 기술에서 웨이퍼 레벨 시스템 패키지는 패키지 구조의 성능과 신뢰성을 쉽게 감소시킨다.
본 발명이 해결하고자 하는 문제는 패키지 구조의 성능과 신뢰성을 향상시키는 웨이퍼 레벨 시스템 패키지 방법 및 패키지 구조를 제공하는 것이다.
상술한 문제를 해결하기 위해, 본 발명은, 복수 개의 제1칩이 집적된 제1 정면 및 상기 제1 정면의 반대면인 제1 배면을 포함하는 소자 웨이퍼를 제공하는 단계; 복수 개의 제2칩을 제공하는 단계; 상기 소자 웨이퍼의 제1 정면에 포토리소그래피 가능한 접착층을 형성하는 단계; 상기 접착층을 패터닝하고, 상기 접착층 내에 상기 제1 정면이 노출되는 복수 개의 제1 비아 홀을 형성하는 단계; 상기 접착층을 패터닝한 후, 상기 제1 비아 홀과 일대일로 대응되며 상기 제1 비아 홀의 최상부를 커버하여 상기 소자 웨이퍼와 상기 제2칩이 본딩되도록 상기 제2칩을 나머지 접착층에 설치하는 단계; 상기 소자 웨이퍼의 제1 배면을 에칭하고, 상기 소자 웨이퍼 내에 상기 소자 웨이퍼를 통과하고 상기 제1 비아 홀과 서로 관통되는 제2 비아 홀을 형성하는 단계 - 상기 제2 비아 홀 및 상기 제1 비아 홀은 제1 전도성 비아 홀을 구성함 - ; 및 상기 제1 전도성 비아 홀 내에 상기 제2칩과 전기적으로 연결되는 제1 전도성 필라를 형성하는 단계를 포함하는 웨이퍼 레벨 시스템 패키지 방법을 제공한다.
대응되게, 본 발명은 복수 개의 제1칩이 집적된 제1 정면 및 상기 제1 정면의 반대면인 제1 배면을 포함하는 소자 웨이퍼; 상기 소자 웨이퍼의 제1 정면에 위치하고, 내부에 상기 제1 정면이 노출되는 복수 개의 비아 홀을 구비하는 접착층; 상기 접착층에 설치되고, 상기 비아 홀과 일대일로 대응되며 상기 비아 홀의 최상부를 커버하여, 상기 소자 웨이퍼와 본딩되는 복수 개의 제2칩을 포함하는 패키지 구조를 더 제공한다.
종래의 기술에 비해, 본 발명의 기술적 해결수단은 하기와 같은 이점을 갖는다.
본 발명은 상기 소자 웨이퍼와 상기 제2칩의 본딩을 구현하기 이전에, 상기 소자 웨이퍼의 제1 정면에 접착층을 형성하고, 상기 접착층에 대해 패터닝을 수행하여, 상기 접착층 내에 상기 제1 정면이 노출되는 복수 개의 제1 비아 홀을 형성하며, 상기 제1 비아 홀은 상기 제2칩과 일대일로 대응되고; 상기 소자 웨이퍼의 제1 배면과 접착층을 순차적으로 에칭하며, 선후로 상기 소자 웨이퍼 내에 제2 비아 홀을 형성하고 상기 접착층 내에 상기 제2 비아 홀과 서로 관통되는 제1 비아 홀을 형성하는 해결수단에 비해, 본 발명은 먼저 상기 접착층 내에 제1 비아 홀을 형성한 다음 상기 제1 배면을 에칭하여 제2 비아 홀을 형성하는 해결수단을 통해, 상기 접착층의 횡방향 에칭에 심한 문제가 나타나는 것을 방지할 수 있고, 이로써 상기 제1 비아 홀 개구 사이즈가 상기 제2 비아 홀 개구 사이즈보다 큰 문제를 방지하며; 대응되게, 후속에서 제1 전도성 비아 홀 내에 상기 제2칩과 전기적으로 연결되는 제1 전도성 필라를 형성할 경우, 상기 제1 비아 홀 내에서 상기 제1 전도성 필라의 형성 난이도를 감소시키고, 상기 제1 비아 홀 내에서 상기 제1 전도성 필라의 형성 품질을 향상시키는데 유리함으로써, 상기 제1 전도성 필라의 전기적 연결 성능을 개선하여 패키지 구조의 성능과 신뢰성을 최적화한다.
선택 가능한 해결수단에서, 상기 접착층을 패터닝한 후, 나머지 접착층은 상기 제2칩에 대응되는 위치의 제1 정면을 커버하고, 대응되게, 후속에서 상기 제1 정면에 상기 제2칩을 커버하는 패키지층을 형성할 경우, 상기 패키지층은 상기 제2칩에 의해 노출되는 제1 정면과 양호한 접촉을 구현함으로써 상기 패키지층의 절연, 밀봉 및 습기 방지 작용을 향상시키는데 유리하다.
도 1 내지 도 4는 패키지 방법의 각 단계에 대응되는 구조 모식도이다.
도 5 내지 도 14는 본 발명의 웨이퍼 레벨 시스템 패키지 방법의 일 실시예에서의 각 단계에 대응되는 구조 모식도이다.
도 15 내지 도 17은 본 발명의 웨이퍼 레벨 시스템 패키지 방법의 다른 일 실시예에서의 각 단계에 대응되는 구조 모식도이다.
도 18은 본 발명의 패키지 구조의 일 실시예의 구조 모식도이다.
도 19는 본 발명의 패키지 구조의 다른 일 실시예의 구조 모식도이다.
배경 기술로부터 알 수 있다시피, 웨이퍼 레벨 시스템 패키지는 패키지 구조의 성능과 신뢰성을 쉽게 감소시킨다. 웨이퍼 레벨 시스템 패키지 방법을 결합하여 그 성능과 신뢰성이 감소되는 원인을 분석한다.
도 1 내지 도 4는 패키지 방법의 각 단계에 대응되는 구조 모식도이다.
도 1을 참조하면, 복수 개의 제1칩(11)이 집적된 제1 정면(12) 및 상기 제1 정면(12)의 반대면인 제1 배면(13)을 포함하는 제1 소자 웨이퍼(10)를 제공한다.
상기 제1 소자 웨이퍼(10)는 패키지 공법 중 집적될 웨이퍼로서, 패키지 공정이 완성된 후, 상기 제1 소자 웨이퍼(10)에 대해 패키지 테스트한 후 다시 분할하여 단일 완제품 칩을 얻는다.
도 2를 참조하면, 반도체 소자를 구비한 제2 정면(미도시) 및 상기 제2 정면의 반대면인 제2 배면(미도시)을 포함하는 복수 개의 제2칩(31)을 제공하며, 상기 제2 정면 및 제2 배면 중 어느 한 면에 접착층(20)이 형성된다.
상기 제2칩(31)은 패키지 공법 중 집적될 칩으로서, 복수 개의 다양한 기능의 제2칩(31)을 하나의 패키지 구조에 매칭시켜 웨이퍼 레벨 시스템 패키지를 구현한다.
현재, 상기 제2칩(31)을 제공하는 단계는, 상기 제2칩(31)이 집적된 제3 정면 및 상기 제3 정면의 반대면인 제3 배면을 포함하는 복수 개의 다양한 기능의 제2 소자 웨이퍼를 제공하는 단계; 상기 제3 정면 및 제3 배면 중 어느 한 면에 접착 필름을 형성하는 단계; 및 상기 복수 개의 제2 소자 웨이퍼 및 상기 제2 소자 웨이퍼에 위치한 접착 필름에 대해 분할하여 복수 개의 다양한 기능의 제2칩(31) 및 상기 제2칩(31)의 어느 한 면에 위치한 접착층(20)을 얻는 단계를 포함한다.
후속에서 도 2를 참조하면, 상기 접착층(20)을 상기 제1 정면(12)에 고정시키고, 상기 접착층(20)을 통해 상기 제1 소자 웨이퍼(10) 및 상기 제2칩(31)의 페이스트 결합을 구현한다.
도 3을 참조하면, 상기 제1 정면(12)(도 2에 도시된 바와 같음)에 상기 제2칩(31)을 커버하는 패키지층(40)을 형성하고; 상기 패키지층(40)을 형성한 후, 상기 제1 배면(13)(도 2에 도시된 바와 같음)에 의해 상기 제1 소자 웨이퍼(10)에 대해 시닝 처리를 수행한다.
도 4를 참조하면, 실리콘 관통 비아(Through-Silicon Via, TSV) 에칭 공법을 이용하여, 상기 제1 배면(13) 및 접착층(20)을 순차적으로 에칭하고, 상기 제1 소자 웨이퍼(10) 내에 제1 비아 홀(15)을 형성하며, 상기 접착층(20) 내에 상기 제1 비아 홀(15)과 서로 관통되고 상기 제2칩(31)이 노출되는 제2 비아 홀(25)을 형성하며, 상기 제2 비아 홀(25) 및 상기 제1 비아 홀(15)은 전도성 비아 홀을 구성하고; 여기서, 상기 전도성 비아 홀의 연장 방향은 제1 방향이며, 상기 제1 방향 및 상기 제1 정면(12)(도 2에 도시된 바와 같음) 법선 방향과 수직되는 방향은 제2 방향(도 4에 도시된 A-A1 방향과 같음)이다.
웨이퍼 레벨 시스템 패키지는 주요하게 물리적 연결 및 전기적 연결이 2개 중요한 공법을 포함하고, 상기 접착층(20)은 일반적으로 유기 재료이며, 상기 제2칩(31) 및 상기 제1 소자 웨이퍼(10) 사이의 물리적 연결을 구현하기 위한 것이고, 실리콘 관통 비아 에칭 및 전기도금 기술을 통해 상기 제1칩(11) 및 제2칩(31)과 기타 회로 사이의 전기적 연결, 및 상기 제1칩(11) 및 제2칩(31) 사이의 전기적 연결을 구현한다.
실리콘 관통 비아 에칭에 사용되는 공법은 일반적으로 반응 이온 건식 에칭(Reactive Ion Etching) 공법으로서, 상기 제1 비아 홀(15)을 형성한 후, 상기 제2 비아 홀(25)의 개구 사이즈(L2)(도 4에 도시된 바와 같음) 및 형태가 주요하게 상기 제1 비아 홀(15)의 형태 및 에칭 공정에 따라 결정되도록 에칭하는 것이다.
여기서, 건식 에칭 과정에서는 에칭 기체와 반응하지 않는 폴리머(Polymer) 부산물이 생성될 것이며, 상기 부산물은 개구측벽에 쉽게 부착되어 횡방향 에칭(즉 상기 제2 방향을 따른 에칭임)을 저지하나, 상기 접착층(20)이 유기 재료이므로, 상기 에칭 기체는 주요하게 O2이고, 건식 에칭 과정에서 생성된 부산물 대부분은 기체이며, 따라서, 상기 접착층(20)의 에칭 과정에서, 상기 제2 비아 홀(25)의 측벽은 보호받기 어렵고, 횡방향 에칭은 이에 따라 비교적 심하며; 따라서, 상기 제2 비아 홀(25)을 형성한 후, 상기 제2 비아 홀(25)에는 개구 사이즈(L2)가 쉽게 커지는 문제가 나타나는 바, 즉 상기 제1 비아 홀(15)의 개구 사이즈(L1)(도 4에 도시된 바와 같음)는 상기 제2 비아 홀(25)의 개구 사이즈(L2)보다 작다. 여기서, 상기 제1 비아 홀(15)의 개구 사이즈(L1)는 상기 제2 방향을 따른 상기 제1 비아 홀(15)의 사이즈를 가리키고, 상기 제2 비아 홀(25)의 개구 사이즈(L2)는 상기 제2 방향을 따른 상기 제2 비아 홀(25)의 사이즈를 가리킨다.
또한, 상기 접착층(20)의 두께가 비교적 클 경우, 상기 제2 비아 홀(25)에 개구 사이즈(L2)가 커지는 문제가 보다 선명하게 나타난다.
반도체 소자 사이의 전기적 연결을 구현하기 위해, 후속에서 또한 전기 도금 기술에 의해 상기 전도성 비아 홀 내에 전도성 필라를 형성해야 하는데, 상기 제1 비아 홀(15)의 개구 사이즈(L1)가 상기 제2 비아 홀(25)의 개구 사이즈(L2)보다 작으므로, 상기 제2 비아 홀(25) 측벽으로부터 가까운 위치에서, 상기 제1 소자 웨이퍼(10) 및 상기 제2칩(31) 사이에 갭(도 4 중 점선 원으로 도시된 바와 같음)이 쉽게 형성되고, 대응되게, 상기 전도성 필라의 재료는 상기 갭에 바람직하게 충진되기 어려우며, 심지어 상기 갭에 상기 전도성 필라가 형성될 수 없음으로써, 상기 전도성 필라의 전기적 연결 성능을 감소시키고, 이로써 패키지 구조의 성능과 신뢰성을 감소시킨다.
상술한 기술적 문제를 해결하기 위해, 본 발명은 상기 소자 웨이퍼 및 상기 제2칩의 본딩을 구현하기 이전에, 상기 소자 웨이퍼의 제1 정면에 접착층을 형성하고, 상기 접착층에 대해 패터닝을 수행하여, 상기 접착층 내에 상기 제1 정면이 노출되는 복수 개의 제1 비아 홀을 형성하며, 상기 제1 비아 홀은 상기 제2칩과 일대일로 대응되고; 상기 소자 웨이퍼의 제1 배면과 접착층을 순차적으로 에칭하며, 선후로 상기 소자 웨이퍼 내에 제2 비아 홀을 형성하고 상기 접착층 내에 상기 제2 비아 홀과 서로 관통되는 제1 비아 홀을 형성하는 해결수단에 비해, 본 발명은 먼저 제1 비아 홀을 형성한 다음 상기 제1 배면을 에칭하여 제2 비아 홀을 형성하는 해결수단을 통해, 상기 접착층의 횡방향 에칭에 심한 문제가 나타나는 것을 방지할 수 있고, 이로써 상기 제1 비아 홀 개구 사이즈가 상기 제2 비아 홀 개구 사이즈보다 큰 문제를 방지하며; 대응되게, 후속에서 제1 전도성 비아 홀 내에 상기 제2칩과 전기적으로 연결되는 제1 전도성 필라를 형성할 경우, 상기 제1 비아 홀 내에서 상기 제1 전도성 필라의 형성 난이도를 감소시키고, 상기 제1 비아 홀 내에서 상기 제1 전도성 필라의 형성 품질을 향상시키는데 유리함으로써, 상기 제1 전도성 필라의 전기적 연결 성능을 개선하여 패키지 구조의 성능과 신뢰성을 최적화한다.
본 발명의 상술한 목적, 특징 및 이점을 보다 명확하고 쉽게 이해할 수 있도록 하기 위해, 아래에 도면을 결부하여 본 발명의 구체적인 실시예에 대해 상세하게 설명한다.
도 5 내지 도 14는 본 발명의 웨이퍼 레벨 시스템 패키지 방법의 일 실시예에서의 각 단계에 대응되는 구조 모식도이다.
도 5를 참조하면, 복수 개의 제1칩(110)이 집적된 제1 정면(121) 및 상기 제1 정면(121)의 반대면인 제1 배면(122)을 포함하는 소자 웨이퍼(CMOS Wafer)(100)를 제공한다.
상기 소자 웨이퍼(100)는 소자 제조를 완성하기 위한 웨이퍼로서, 상기 소자 웨이퍼(100)는 패키지 공법 중 집적될 웨이퍼로서 사용된다.
본 실시예에서, 상기 소자 웨이퍼(100)는 웨이퍼 레벨 시스템 패키지를 구현하는데 적용된다. 여기서, 웨이퍼 레벨 시스템 패키지는 복수 개의 다양한 기능의 능동 소자, 수동 소자, 미세 전자 기계 시스템, 광학 소자 등 기타 소자를 하나의 소자 웨이퍼에 집적시키고, 다시 분할하여 단일 패키지를 얻는 기술을 가리킨다. 웨이퍼 레벨 시스템 패키지는 고효율, 고밀도, 작은 부피, 높은 완제품률 및 우수한 전기 열 성능 등 이점을 가지므로, 끊임없이 향상하는 패키지 공법 요구를 만족시킬 수 있다.
다른 실시예에서, 상기 소자 웨이퍼는 또한 웨이퍼 레벨 패키지 공법을 구현하는데 적용된다. 여기서, 웨이퍼 레벨 패키지는 직접 소자 웨이퍼에서 대부분 또는 전부의 패키지 테스트 프로그램을 수행하고, 다시 분할하여 단일 완제품 칩을 얻는 기술을 가리킨다.
계속하여 도 5를 참조하면, 상기 소자 웨이퍼(100)의 제1 정면(121)에 포토리소그래피가 가능한 접착층(200)을 형성한다.
상기 접착층(200)은 점성 재료이고, 후속의 패터닝 공법을 거친 후, 나머지 접착층(200)은 상기 소자 웨이퍼(100)와 집적될 칩의 페이스트 결합을 구현하는데 적용된다.
본 실시예에서, 상기 접착층(200)은 포토리소그래피 점성 재료이므로, 따라서 후속에서 노광 현상 방식에 의해 상기 접착층(200)에 대해 패터닝 처리를 수행할 수 있으며, 이에 따라 별도의 에칭 공법을 사용하는 것을 방지할 수 있어 후속에서 상기 접착층(200)을 패터닝하는 공법 단계를 간소화함으로써 공법 비용을 감소시키고 패키지 효율을 향상시키는데 유리하다. 또한, 노광 현상 방식에 의해 상기 접착층(200)을 패터닝하여 상기 접착층(200)의 점성에 미치는 영향을 방지할 수 있다.
따라서, 본 실시예에서, 상기 접착층(200)의 재료는 건조 필름(Dry film)이다. 여기서, 건조 필름은 반도체 칩 패키지 또는 인쇄회로기판을 제조할 시 사용되는 점성을 갖는 포토레지스트 필름이며, 건조 필름 포토레지스트의 제조는 무용매 포토레지스트를 폴리에스테르 섬유 시트 베이스에 코팅하고 다시 폴리에틸렌 필름으로 커버하는 것이다. 사용 시 폴리에틸렌 필름을 박리하고, 무용매 포토레지스트를 기판에 가압하여, 노광 및 현상 처리 후, 상기 건조 필름 포토레지스트 내에 그래픽을 형성할 수 있다.
다른 실시예에서, 상기 접착층의 재료는 또한 폴리이미드(Polyimide), 폴리벤조옥사졸(PBO) 또는 벤조시클로부텐(BCB)일 수 있다.
설명해야 할 것은, 상기 접착층(200)의 두께(T1)는 지나치게 작아서도 커서도 아니된다. 상기 접착층(200)의 두께(T1)가 지나치게 작으면, 상기 접착층(200)이 상기 소자 웨이퍼(100)와 집적될 칩의 페이스트 결합을 구현하는데 불충분해지기 쉽고; 상기 접착층(200)의 두께(T1)가 지나치게 크면, 대응되게 후속의 패터닝 공법의 난이도를 증가시킬 것이며, 공법 리소스 및 시간을 낭비하게 된다. 따라서, 본 실시예에서, 실제 공법 수요에 따라, 상기 접착층(200)의 두께(T1)는 5 μm 내지 100 μm이다.
도 6을 참조하면, 상기 접착층(200)을 패터닝하고, 상기 접착층(200) 내에 상기 제1 정면(121)이 노출되는 복수 개의 제1 비아 홀(201)을 형성한다.
상기 소자 웨이퍼(100)와 집적될 칩의 페이스트 결합을 구현하기 위해, 후속에서 상기 집적될 칩을 나머지 접착층(200)에 설치하고, 상기 제1 비아 홀(201)은 후속에 상기 집적될 칩과 전기적으로 연결되는 전도성 필라를 형성하기 위한 공간 위치를 제공하는데 사용된다. 대응되게, 후속에서 상기 집적될 칩을 나머지 접착층(200)에 설치한 후, 상기 복수 개의 제1 비아 홀(201)은 상기 집적될 칩과 일대일로 대응된다.
본 실시예에서, 상기 제1 정면(121)에서 상기 제1 비아 홀(201)의 투영은 상기 제1칩(110)의 일측에 위치하고, 상기 집적될 칩과 전기적으로 연결되는 전도성 필라와 상기 제1칩(110)이 분기(bridging)가 발생하지 않도록, 또한 상기 패키지 구조의 정상적인 사용 기능을 구현하기 위해, 실제 공법 수요에 따라, 상기 제1 비아 홀(201)은 상기 제1칩(110)과 일대일로 대응된다. 여기서, 상기 제1 비아 홀(201)과 상기 제1칩(110)이 일대일로 대응된다는 것은, 상기 제1 비아 홀(201)과 상기 제1칩(110)의 개수가 동일하고, 상기 제1 비아 홀(201)과 상기 제1칩(110)이 기설정된 상대 위치 관계를 가지는 것을 가리킨다.
본 실시예에서, 상기 제1 비아 홀(201)의 연장 방향은 제1 방향이고, 상기 제1 방향 및 상기 제1 정면(121) 법선 방향과 수직되는 방향은 제2 방향(도 6에 도시된 BB1 방향과 같음)이다.
구체적으로, 상기 접착층(200)의 재료는 건조 필름이고, 대응되게, 상기 접착층(200)을 패터닝하는 단계는, 상기 접착층(200)에 대해 노광 현상 공법을 수행하는 단계를 포함한다. 노광 현상 공법에 의해 상기 접착층(200)을 패터닝하는 방식은, 상기 제2 방향에서 상기 제1 비아 홀(201)의 개구 사이즈의 정밀도를 향상시키는데 더 유리하고; 또한 상기 노광 현상 공법 후, 나머지 접착층(200)은 여전히 점성을 가지고 있으므로 상기 소자 웨이퍼(100)와 상기 집적될 칩의 페이스트 결합을 구현할 수 있다.
본 실시예에서, 상기 접착층(200)을 패터닝하는 공법 난이도 및 공법 비용을 감소시키기 위해, 상기 접착층(200)을 패터닝한 후, 나머지 접착층(200)은 상기 제1 비아 홀(201)에 대응되는 위치의 제1 정면(121)만 노출시킨다.
도 7을 참조하면, 복수 개의 제2칩(310)을 제공한다.
상기 제2칩(310)은 웨이퍼 레벨 시스템 패키지 공법 중 집적될 칩으로서, 상기 복수 개의 제2칩(310)의 기능 타입은 적어도 하나이다.
본 실시예에서, 상기 제2칩(310)의 기능 타입은 복수 개이며, 상기 제2칩(310)의 개수는 상기 제1칩(110)의 개수와 같다. 복수 개의 상이한 기능의 제2칩(310)을 하나의 패키지 구조에 매칭시켜 웨이퍼 레벨 시스템 패키지 해결수단을 구현한다.
다른 실시예에서, 예를 들어, 상기 소자 웨이퍼가 웨이퍼 레벨 패키지 공법을 구현하는데 적용될 경우, 상기 복수 개의 제2칩의 기능 타입은 동일할 수도 있다.
상기 제2칩(310)은 집적 회로 제조 기술에 의해 제조될 수 있다. 구체적으로, 상기 제2칩(310)은 저장칩, 통신칩, 프로세서 또는 퍼지칩일 수 있다. 다른 실시예에서, 상기 제2칩은 기타 기능의 칩일 수도 있다.
본 실시예에서, 상기 제1 비아 홀(201)은 후속의 상기 제2칩(310)과 전기적으로 연결되는 전도성 필라를 형성하기 위한 공간 위치를 제공하는데 사용되며, 대응되게, 상기 제2칩(310)은 상기 제1 비아 홀(201)과 일대일로 대응된다. 여기서, 상기 제2칩(310)과 상기 제1 비아 홀(201)이 일대일로 대응된다는 것은, 상기 제1 비아 홀(201)과 상기 제2칩(310)의 개수가 동일하고, 상기 제1 비아 홀(201)에 상기 제2칩(310)과 대응되는 위치의 일부 제1 정면(121)(도 6에 도시된 바와 같음)만 노출되는 것을 가리킨다.
계속하여 도 7을 참조하면, 상기 제2칩(310)을 패터닝된 나머지 접착층(200)에 설치하되, 상기 제2칩(310)은 상기 제1 비아 홀(201)과 일대일로 대응되며 상기 제1 비아 홀(201)의 최상부를 커버하여 상기 소자 웨이퍼(100)와 상기 제2칩(310)이 본딩되도록 한다.
본 실시예에서, 상기 접착층(200)은 점성 재료이므로, 따라서 상기 제2칩(310)을 상기 나머지 접착층(200)에 설치하여 상기 소자 웨이퍼(100)와 상기 제2칩(310)의 페이스트 결합을 구현할 수 있으며, 페이스트 결합 방식을 사용하여 상기 소자 웨이퍼(100)와 상기 제2칩(310)의 본딩을 구현한다.
설명해야 할 것은, 상기 복수 개의 제2칩(310)의 기능이 상이하므로, 따라서 상기 복수 개의 제2칩(310)은 상이한 기능의 복수 개의 소자 웨이퍼에 의해 분할되어 얻어질 수 있으며, 상기 제2칩(310)은 일반적으로 반도체 기판에 형성된 NMOS 소자 또는 PMOS 소자와 같은 반도체 소자를 포함하고, 매개층, 금속 상호 연결 구조 및 패드와 같은 구조를 더 포함한다.
본 실시예에서, 상기 제2칩(310)은 소자를 구비하는 제2 정면(미도시) 및 상기 제2 정면의 반대면인 제2 배면(미도시)을 포함한다. 여기서, 상기 제2 배면은 상기 패트 일측으로부터 멀리 떨어진 반도체 기판의 저부 표면을 가리킨다.
대응되게, 상기 제2칩(310)을 상기 나머지 접착층(200)에 설치하는 단계에서, 실제 공법 수요에 따라, 상기 제2칩(310)의 제2 정면 또는 상기 제2 배면을 상기 접착층(200)에 설치할 수 있다.
더 설명해야 할 것은, 상기 제2칩(310)은 상기 제1 비아 홀(201)의 최상부를 커버하며, 다시 말해서, 상기 제2칩(310)에서 상기 제1 비아 홀(201)의 투영은 상기 제2칩(310) 내에 위치하고, 이로써 후속의 상기 제2칩(310)과 전기적으로 연결되는 전도성 필라를 형성하는데 공법 기반을 제공하여, 상기 전도성 필라의 전기적 연결 성능을 향상시킨다.
도 8을 참조하면, 본 실시예에서, 상기 소자 웨이퍼(100)와 상기 제2칩(310)이 본딩되도록 하는 단계 이후에, 상기 제1 정면(121)에 상기 제2칩(310)을 커버하는 패키지층(400)을 형성하는 단계를 더 포함한다.
상기 패키지층(400)은 상기 제2칩(310)을 커버함으로써 밀봉 및 습기 방지 작용을 하며, 상기 제2칩(310)을 보호할 수 있고, 이로써 상기 제2칩(310)이 손상되고 오염되거나 산화되는 확률을 감소시키며, 따라서 패키지 후 형성된 패키지 구조의 성능과 신뢰성을 최적화하는데 유리하다.
본 실시예에서, 상기 패키지층(400)의 재료는 에폭시(Epoxy) 수지이다. 에폭시 수지는 수축률이 낮고, 점착성이 우수하며, 부식 내성이 우수하고, 전기 성능이 우수하며 비용이 비교적 낮은 등 이점을 가지므로, 전자 소자 및 집적 회로의 패키지 재료로서 광범위하게 사용된다.
다른 실시예에서, 상기 패키지층은 포토레지스트 프리프레그(Prepreg) 또는 레이저 활성화 재료(Laser Activated Material)일 수도 있다.
본 실시예에서, 사출 성형 공법에 의해, 액체 플라스틱 밀봉재 또는 고체 플라스틱 밀봉재를 사용하여 상기 패키지층(400)을 형성할 수 있다. 사출 성형 공법의 충진 성능은 비교적 우수하여 상기 플라스틱 밀봉재가 복수 개의 제2칩(310) 사이에 바람직하게 충진될 수 있도록 함으로써 상기 패키지층(400)의 패키지 효과를 향상시킨다.
구체적으로, 상기 사출 성형 공법은 열압 사출 성형 공법이다. 다른 실시예에서, 또한 다른 공법을 사용하여 상기 패키지층을 형성할 수 있다.
도 9를 결합하여 참조하면, 상기 패키지층(400)을 형성하는 단계 이후에, 상기 제1 배면(122)에 의해, 상기 소자 웨이퍼(100)에 대해 시닝 처리를 수행하는 단계를 더 포함한다.
상기 소자 웨이퍼(100)에 대해 시닝 처리를 수행하여, 상기 소자 웨이퍼(100)의 두께를 감소시키고, 이로써 상기 소자 웨이퍼(100)의 열 방출 효과를 개선함으로써 후속의 패키지 공법을 수행하고 또한 패키지한 후 얻은 패키지 구조의 전체 두께를 감소시키는데 유리하다.
본 실시예에서, 상기 시닝 처리에 사용되는 공법은 백 연마 공법, 화학 기계 폴리싱(Chemical Mechanical Polishing, CMP) 공법 및 습식 에칭 공법 중 하나 또는 복수 개이다.
설명해야 할 것은, 본 실시예에서, 먼저 상기 패키지층(400)을 형성한 후 상기 시닝 처리를 수행하는 것을 예로 설명하였으며, 이로써 상기 패키지층(400)이 상기 시닝 처리 과정에서 상기 제2칩(310)에 대해 고정 및 지지 작용을 하도록 한다.
다른 실시예에서, 또한 상기 시닝 처리 후 상기 패키지층을 형성할 수 있다. 구체적으로, 상기 제2칩을 상기 접착층에 설치한 후, 상기 시닝 처리 이전에, 상기 접착층과 배향하는 상기 제2칩의 표면을 캐리어 웨이퍼(Carrier Wafer)에 일시적으로 본딩시켜, 상기 캐리어 웨이퍼가 상기 시닝 처리 과정에서 상기 복수 개의 제2칩에 대해 일시적 고정 및 지지 작용을 하도록 하며, 상기 제2칩이 떨어지는 확률을 감소시키고; 일시적 본딩(Temporary Bonding) 방식은 후속의 상기 제2칩과 상기 캐리어 웨이퍼를 분리하는데 편이하다.
대응되게, 상기 시닝 처리 후, 상기 제2칩과 캐리어 웨이퍼에 대해 디본딩(De-bonding) 처리를 수행하여 상기 캐리어 웨이퍼를 제거하고; 상기 디본딩 처리 후, 상기 제1 정면에 상기 제2칩을 커버하는 패키지층을 형성한다.
도 10을 참조하면, 상기 패키지층(400)을 형성하고 시닝 처리를 완성한 후, 상기 소자 웨이퍼(100)의 제1 배면(122)을 에칭하여, 상기 소자 웨이퍼(100) 내에 상기 소자 웨이퍼(100)를 통과하고 상기 제1 비아 홀(201)과 서로 관통되는 제2 비아 홀(101)을 형성하되, 상기 제2 비아 홀(101)과 상기 제1 비아 홀(201)은 제1 전도성 비아 홀(151)을 구성한다.
상기 제1 전도성 비아 홀(151)은 후속의 상기 제2칩(310)과 전기적으로 연결되는 제1 전도성 필라를 형성하기 위한 공간 위치를 제공하는데 사용된다.
구체적으로, 실리콘 관통 비아(Through Silicon Via, TSV) 에칭 공법을 사용하여 상기 제2 비아 홀(101)을 형성하되, 상기 에칭 공법은 건식 에칭 및 습식 에칭 중 하나 또는 둘 모두일 수 있다.
본 실시예에서, 상기 소자 웨이퍼(100)를 에칭하는 단계는, 건식 에칭 공법을 사용하여, 일부 두께의 상기 소자 웨이퍼(100)를 에칭하는 단계; 및 상기 건식 에칭 공법 이후, 습식 에칭 공법을 사용하여 나머지 두께의 상기 소자 웨이퍼(100)를 에칭하여, 상기 소자 웨이퍼(100)를 통과하는 제2 비아 홀(101)을 형성하는 단계를 포함한다.
먼저 건식 에칭 공법을 사용한 다음 건식 에칭 공법을 사용하는 해결수단은, 에칭 효율을 향상시키는 동시에, 상기 접착층(200) 및 제2칩(310)에 대한 에칭 소모를 방지할 수 있으며, 또한 상기 제2 방향(도 6에 도시된 BB1 방향과 같음)을 따른 상기 제1 비아 홀(201)의 개구 사이즈에 미치는 영향을 감소시키는데 유리하다.
설명해야 할 것은, 본 실시예에서, 먼저 상기 접착층(200)을 패터닝하여 상기 제1 비아 홀(201)을 형성하고, 다시 상기 소자 웨이퍼(100)를 에칭하여 상기 제2 비아 홀(101)을 형성하며, 즉 상기 소자 웨이퍼(100)를 에칭하기 전에 상기 접착층(200) 내에 상기 제1 비아 홀(201)이 이미 형성되고, 상기 제2 방향을 따른 상기 제1 비아 홀(201)의 개구 사이즈는 전술한 접착층(200)의 패터닝 공법에 의해 설정되며, 이로써 상기 제2 방향을 따른 상기 제1 비아 홀(201)의 개구 사이즈가 공법 수요를 만족시킬 수 있도록 한다. 따라서, 상기 소자 웨이퍼와 접착층을 순차적으로 에칭하여, 선후로 상기 소자 웨이퍼 내에 제2 비아 홀을 형성하고 상기 접착층 내에 상기 제2 비아 홀과 서로 관통되는 제1 비아 홀을 형성하는 해결수단에 비해, 본 실시예는 상기 제2 방향을 따른 상기 제1 비아 홀(201)의 개구 사이즈가 상기 제2 방향을 따른 상기 제2 비아 홀(101)의 개구 사이즈보다 큰 문제를 방지할 수 있으며, 이로써 상기 제1 비아 홀(201) 측벽에 가까운 위치(도 10 중 점선 원으로 도시된 바와 같음)에서, 상기 소자 웨이퍼(100)와 제2칩(310) 사이에 갭이 형성되는 문제를 방지한다.
더 설명해야 할 것은, 상기 복수 개의 제2칩(310)의 기능이 상이하므로, 먼저 상기 제1 비아 홀(201)을 형성한 다음 다시 상기 제2 비아 홀(101)을 형성하는 해결수단은 패키지 구조의 성능과 신뢰성을 최적화할 수 있는 동시에 웨이퍼 레벨 시스템 패키지 해결수단을 구현하여, 웨이퍼 레벨 시스템 패키지 방법과 종래의 시스템 패키지 방법을 서로 결합하여 다양한 칩의 집적을 완성하고 또 소자 웨이퍼에서 패키지 공정을 완성하는 등 제조 우세를 구현하도록 한다.
본 실시예에서, 상기 웨이퍼 레벨 시스템 패키지 방법은, 상기 소자 웨이퍼(100)의 제1 배면(122)을 에칭하여, 상기 소자 웨이퍼(100) 내에 상기 제1칩(110)이 노출되는 제2 전도성 비아 홀(152)을 형성하는 단계를 더 포함하되, 상기 제2 전도성 비아 홀(152)은 후속의 상기 제1칩(110)과 전기적으로 연결되는 제2 전도성 필라를 형성하기 위한 공간 위치를 제공하는데 사용된다.
본 실시예에서, 상이한 에칭 단계를 통해 상기 소자 웨이퍼(100) 내에 각각 상기 제2 비아 홀(101) 및 상기 제2 전도성 비아 홀(152)을 형성한다. 설명해야 할 것은, 본 실시예는 먼저 상기 제2 전도성 비아 홀(152)을 형성한 다음 상기 제2 비아 홀(101)을 형성하는 것을 예로 설명한다.
구체적으로, 상기 제1칩(110) 상부의 제1 배면(122)을 에칭하여, 상기 소자 웨이퍼(100) 내에 상기 제1칩(110)이 노출되는 제2 전도성 비아 홀(152)을 형성하고; 상기 제2 전도성 비아 홀(152) 내에 충진층(미도시)을 형성하며, 상기 충진층은 또한 상기 제1 배면(122)을 커버하고; 상기 충진층에 그래픽층(미도시)을 형성하며, 상기 그래픽층 내에 상기 제1 비아 홀(201) 상부 충진층이 노출되는 그래픽 개구(미도시)가 구비되고; 상기 그래픽층을 마스크로, 상기 그래픽 개구를 따라 상기 충진층과 소자 웨이퍼(100)를 순차적으로 에칭하며, 상기 소자 웨이퍼(100) 내에 상기 소자 웨이퍼(100)를 통과하고 상기 제1 비아 홀(201)과 서로 관통되는 제2 비아 홀(101)을 형성하고; 상기 제2 비아 홀(101)을 형성한 후, 상기 그래픽층과 충진층을 제거한다.
상기 제2 전도성 비아 홀(152)의 깊이는 비교적 작으며, 먼저 상기 제2 전도성 비아 홀(152)을 형성한 다음 상기 제2 비아 홀(101)을 형성하는 방식으로 상기 제2 전도성 비아 홀(152) 중 충진층을 제거하는 공법의 난이도를 감소시킬 수 있다.
다른 실시예에서, 또한 먼저 상기 제2 비아 홀을 형성한 다음 상기 제2 전도성 비아 홀을 형성할 수 있다.
도 11을 참조하면, 상기 제1 전도성 비아 홀(151)(도 10에 도시된 바와 같음) 내에 상기 제2칩(310)과 전기적으로 연결되는 제1 전도성 필라(510)를 형성한다.
상기 제1 전도성 필라(510)는 상기 제2칩(310)과 기타 회로 사이의 전기적 연결을 구현하는데 사용된다.
설명해야 할 것은, 상기 제1 전도성 필라(510)를 형성하는 단계에서, 또한 상기 제2 전도성 비아 홀(152)(도 10에 도시된 바와 같음) 내에 상기 제1칩(110)과 전기적으로 연결되는 제2 전도성 필라(520)를 형성한다. 상기 제2 전도성 필라(520)는 상기 제1칩(110)과 전기적으로 연결되어 상기 제1칩(110)과 기타 회로 사이의 전기적 연결을 구현하는데 사용된다. 또한, 상기 제1 전도성 필라(510) 및 제2 전도성 필라(520)를 통해, 상기 제2칩(310)과 제1칩(110) 사이의 전기적 연결을 구현할 수 있다.
본 실시예에서, 상기 제1 전도성 필라(510) 및 제2 전도성 필라(520)의 재료는 모두 구리이다. 다른 실시예에서, 상기 제1 전도성 필라 및 제2 전도성 필라의 재료는 알루미늄, 텅스텐 및 티타늄 등 전도성 재료일 수도 있다.
구체적으로, 전기도금 공법을 이용하여 상기 제1 전도성 비아 홀(151) 및 제2 전도성 비아 홀(152) 내에 전도성 재료층을 충진시키고, 상기 전도성 재료층은 또한 상기 소자 웨이퍼(100)의 제1 배면(122)(도 10에 도시된 바와 같음)을 커버하며; 상기 전도성 재료층은 평탄화 공법을 수행하여 상기 제1 배면(122)의 전도성 재료층을 제거하고 상기 제1 전도성 비아 홀(151) 내의 전도성 재료를 상기 제1 전도성 필라(510)로서 보유하며, 상기 제2 전도성 비아 홀(152) 내의 전도성 재료를 상기 제2 전도성 필라(520)로서 보유한다.
상기 제1 비아 홀(201)(도 10에 도시된 바와 같음)을 형성한 이후 상기 제2 비아 홀(101)(도 10에 도시된 바와 같음)을 형성하므로, 따라서 상기 제1 비아 홀(201) 측벽에 가까운 위치(도 10 중 점선 원으로 도시된 바와 같음)에서, 상기 소자 웨이퍼(100)와 제2칩(310) 사이에 갭이 형성되는 확률이 비교적 낮고, 대응되게, 상기 제1 비아 홀(201) 내에서 상기 전도성 재료의 충진 효과 및 품질은 비교적 양호함으로써 상기 제1 전도성 필라(510)의 전기적 연결 성능을 개선하는데 유리하고 따라서 패키지 구조의 성능과 신뢰성을 최적화한다.
도 12를 결합하여 참조하면, 더 설명해야 할 것은, 상기 제1 전도성 필라(510) 및 제2 전도성 필라(520)를 형성하는 단계 이후에, 상기 소자 웨이퍼(100)의 제1 배면(122)(도 10에 도시된 바와 같음)에 상기 제1 전도성 필라(510)를 커버하는 제1 용접 패드(610) 및 상기 제2 전도성 필라(520)를 커버하는 제2 용접 패드(620)를 형성하는 단계를 더 포함한다.
상기 제2칩(310)은 상기 제1 전도성 필라(510) 및 제1 용접 패드(610)를 통해 기타 회로와 전기전으로 연결되고, 상기 제1칩(110)은 상기 제2 전도성 필라(520) 및 제2 용접 패드(620)를 통해 기타 회로와 전기전으로 연결된다.
본 실시예에서, 상기 제1 용접 패드(610) 및 제2 용접 패드(620)의 재료는 모두 알루미늄이다. 다른 실시예에서, 상기 제1 용접 패드 및 제2 용접 패드의 재료는 구리와 같은 전도성 재료일 수도 있다.
도 13 및 도 14를 결합하여 참조하면, 상기 제1 용접 패드(610) 및 제2 용접 패드(620)를 형성한 후, 상기 제1 배면(122)(도 10에 도시된 바와 같음)에 패시베이션층(700)을 형성하되, 상기 패시베이션층(700)은 또한 상기 제1 용접 패드(610) 및 제2 용접 패드(620) 최상부를 커버하고; 상기 패시베이션층(700)을 패터닝하여 상기 제1 용접 패드의 일부(610) 및 상기 제2 용접 패드의 일부(620)를 노출시킨다.
상기 패시베이션층(700)은 상기 제1 배면(122)을 커버하여, 외부 불순물(예를 들어, 나트륨 이온), 이온 전하 및 수증기 등이 소자에 미치는 영향을 방지할 수 있으며, 따라서 소자의 성능과 안정성을 향상시키고 패키지 구조의 성능과 신뢰성을 향상시킨다.
본 실시예에서, 상기 패시베이션층(700)의 재료는 포스포실리케이트 유리(PSG), 실리콘 산화물, 실리콘 질화물, 실리콘 질소산화물 또는 폴리이미드일 수 있다.
본 실시예에서, 에칭 공법에 의해 상기 패시베이션층(700)을 패터닝하고, 상기 패시베이션층(700) 내에 제1 개구(701)(도 14에 도시된 바와 같음) 및 제2 개구(702)(도 14에 도시된 바와 같음)를 형성하며, 상기 제1 개구(701)는 상기 제1 용접 패드의 일부(610)를 노출시키고, 상기 제2 개구(702)는 상기 제2 용접 패드의 일부(620)를 노출시키며, 이로써 상기 제1 개구(701)에 의해 노출된 제1 용접 패드(610)를 통해 상기 제2칩(310)과 기타 회로 사이의 전기적 연결을 구현하고, 상기 제2 개구(702)에 의해 노출된 제2 용접 패드(620)를 통해 상기 제1칩(110)과 기타 회로 사이의 전기적 연결을 구현하며, 또한 상기 노출된 제1 용접 패드(610) 및 제2 용접 패드(620)를 통해 상기 제2칩(310)과 제1칩(110) 사이의 전기적 연결을 구현할 수 있다.
도 15 내지 도 17은 본 발명의 웨이퍼 레벨 시스템 패키지 방법의 다른 일 실시예에서의 각 단계에 대응되는 구조 모식도이다.
본 실시예와 전술한 실시예의 동일한 부분에 대해서는 여기서 더이상 설명하지 않는다. 본 실시예와 전술한 실시예의 상이한 부분은 하기와 같다. 도 17에 도시된 바와 같이, 상기 접착층(830)을 패터닝한 후, 나머지 접착층(830)은 상기 제2칩(910)에 대응되는 위치의 제1 정면(821)을 커버하고, 상기 나머지 접착층(830) 내에 복수 개의 제1 비아 홀(801)이 형성되며, 상기 제1 비아 홀(801)은 상기 제2칩(910)과 일대일로 대응된다.
대응되게, 후속의 상기 제2칩(910)을 커버하는 패키지층(900)을 형성한 후, 상기 패키지층(900)은 상기 제2칩(910)이 노출되는 상기 제1 정면(821)을 커버하므로, 상기 패키지층(900)은 상기 제1 정면(821)과 양호한 접촉을 구현할 수 있으며, 상기 패키지층(900)은 절연, 밀봉 및 습기 방지 작용을 보다 양호하게 구현할 수 있다.
본 실시예에서, 상기 소자 웨이퍼(800)와 상기 제2칩(910)의 페이스트 결합을 구현하기 위해, 상기 접착층(830)을 패터닝한 후, 나머지 접착층(830)은 상기 제2칩(910)에 대응되는 위치의 제1 정면(821)을 커버하고, 상기 제1 비아 홀(801)은 상기 제2칩(910)과 일대일로 대응되며, 상기 제1 비아 홀(801)은 후속의 상기 제2칩(910)과 전기적으로 연결되는 전도성 필라를 형성하기 위한 공간 위치를 제공하는데 사용된다.
여기서, 상기 제1 비아 홀(801)과 상기 제2칩(910)이 일대일로 대응된다는 것은, 상기 제1 비아 홀(801)과 상기 제2칩(910)의 개수가 동일하고, 상기 제1 비아 홀(801)이 상기 제2칩(910)에 대응되는 위치의 일부 제1 정면(821)을 노출시키는 것을 가리킨다.
설명해야 할 것은, 본 실시예에서, 상기 접착층(830)을 패터닝한 후, 상기 나머지 접착층(830)은 적어도 일부 상기 제1칩(810)을 커버하며, 이로써 대응되는 제1칩(810)과 제2칩(910)의 상기 제1 정면(821) 방향에 평행되는 간격을 감소시키고, 따라서 공법 집적도를 향상시키는데 유리하다. 다른 실시예에서, 상기 나머지 접착층은 또한 상기 제1칩 일측의 제1 정면에 위치할 수 있다.
더 설명해야 할 것은, 상기 제1 정면(821)에 평행되는 방향을 따른 상기 나머지 접착층(830)의 사이즈는 상기 제1 정면(821)에 평행되는 방향을 따른 상기 제2칩(910)의 사이즈에 의해 결정되며, 상기 제1 정면(821)에 평행되는 방향을 따른 상기 제1칩(810)의 사이즈에 따라 조절될 수도 있다.
본 실시예에 따른 제조 방법에 대한 구체적인 설명은 전술한 실시예에서 대응되는 설명을 참조할 수 있고, 본 실시예는 여기서 더이상 설명하지 않는다.
대응되게, 본 발명은 패키지 구조를 더 제공한다.
도 18을 참조하면, 본 발명의 패키지 구조의 일 실시예의 구조 모식도를 도시한다.
상기 패키지 구조는, 복수 개의 제1칩(205)이 집적된 제1 정면(111) 및 상기 제1 정면(111)의 반대면인 제1 배면(112)을 포함하는 소자 웨이퍼(105); 상기 소자 웨이퍼(105)의 제1 정면(111)에 위치하고, 내부에 상기 제1 정면(111)이 노출되는 복수 개의 제1 비아 홀(306)을 구비하는 접착층(305); 상기 접착층(305)에 설치되고, 상기 제1 비아 홀(306)과 일대일로 대응되며 상기 제1 비아 홀(306)의 최상부를 커버하여, 상기 소자 웨이퍼(105)와 본딩되는 복수 개의 제2칩(320)을 포함한다.
상기 소자 웨이퍼(105)는 소자 제조를 완성하기 위한 웨이퍼로서, 상기 소자 웨이퍼(105)는 패키지 공법 중 집적될 웨이퍼로서 사용된다.
본 실시예에서, 상기 소자 웨이퍼(105)는 웨이퍼 레벨 시스템 패키지를 구현하는데 적용된다. 여기서, 웨이퍼 레벨 시스템 패키지는 복수 개의 다양한 기능의 능동 소자, 수동 소자, 미세 전자 기계 시스템, 광학 소자 등 기타 소자를 하나의 소자 웨이퍼에 집적시키고, 다시 분할하여 단일 패키지를 얻는 기술을 가리킨다. 웨이퍼 레벨 시스템 패키지는 고효율, 고밀도, 작은 부피, 높은 완제품률 및 우수한 전기 열 성능 등 이점을 가지므로, 끊임없이 향상하는 패키지 공법 요구를 만족시킬 수 있다.
다른 실시예에서, 상기 소자 웨이퍼는 또한 웨이퍼 레벨 패키지 공법을 구현하는데 적용된다. 여기서, 웨이퍼 레벨 패키지는 직접 소자 웨이퍼에서 대부분 또는 전부의 패키지 테스트 프로그램을 수행하고, 다시 분할하여 단일 완제품 칩을 얻는 기술을 가리킨다.
상기 접착층(200)의 재료는 점성 재료이고, 상기 소자 웨이퍼(105)와 상기 제2칩(320)의 페이스트 결합을 구현하는데 사용되며, 또한 상기 접착층(305) 내에 상기 제1 정면(111)이 노출되는 복수 개의 제1 비아 홀(306)이 구비되고, 상기 제1 비아 홀(306)은 상기 제2칩(320)과 전기적으로 연결되는 전도성 필라를 형성하기 위한 공간 위치를 제공하는데 사용된다.
본 실시예에서, 상기 접착층(200)의 재료는 포토리소그래피 점성 재료이므로, 상기 제1 비아 홀(306)은 상기 접착층(200)에 대해 노광 현상을 수행하여 패터닝하는 방식으로 형성될 수 있으며, 대응되게 별도의 에칭 공법을 사용하는 것을 방지할 수 있어 상기 제1 비아 홀(306)의 공법 단계를 간소화함으로써 공법 비용을 감소시키고 패키지 효율을 향상시키는데 유리하다. 또한, 노광 현상 방식에 의해 상기 접착층(305)의 점성에 미치는 영향을 방지할 수 있다.
이에 따라, 본 실시예에서, 상기 접착층(305)의 재료는 건조 필름(Dry film)이다. 다른 실시예에서, 상기 접착층의 재료는 또한 폴리이미드(Polyimide), 폴리벤조옥사졸(PBO) 또는 벤조시클로부텐(BCB)일 수 있다.
설명해야 할 것은, 상기 접착층(305)의 두께(미도시)는 지나치게 작아서도 커서도 아니된다. 상기 접착층(305)의 두께가 지나치게 작으면, 상기 접착층(305)이 상기 소자 웨이퍼(105)와 상기 제2칩(320)의 페이스트 결합을 구현하는데 불충분해지기 쉽고; 상기 접착층(305)의 두께가 지나치게 크면, 대응되게 상기 제1 비아 홀(306)의 공법의 난이도를 증가시킬 것이며, 공법 리소스 및 시간을 낭비하게 된다. 따라서, 본 실시예에서, 실제 공법 수요에 따라, 상기 접착층(305)의 두께는 5 μm 내지 100 μm이다.
본 실시예에서, 상기 제1 비아 홀(306)은 상기 제2칩(320)과 전기적으로 연결되는 전도성 필라를 형성하기 위한 공간 위치를 제공하는데 사용되므로, 상기 제1 정면(111)에서 상기 제1 비아 홀(306)의 투영은 상기 제1칩(205)의 일측에 위치하고, 상기 제2칩(320)과 전기적으로 연결되는 전도성 필라과 상기 제1칩(205) 사이의 분기(bridging)가 발생하지 않도록, 또한 상기 패키지 구조의 정상적인 사용 기능을 구현하기 위해, 실제 공법 수요에 따라, 상기 제1 비아 홀(306)은 상기 제1칩(205)과 일대일로 대응된다. 여기서, 상기 제1 비아 홀(306)과 상기 제1칩(205)이 일대일로 대응된다는 것은, 상기 제1 비아 홀(306)과 상기 제1칩(205)의 개수가 동일하고, 상기 제1 비아 홀(306)과 상기 제1칩(205)이 기설정된 상대 위치 관계를 가지는 것을 가리킨다.
본 실시예에서, 상기 접착층(305)을 패터닝하는 공법 난이도 및 공법 비용을 감소시키기 위해, 상기 접착층(305)은 상기 제1 비아 홀(306)에 대응되는 위치의 제1 정면(111)만 노출시킨다.
본 실시예에서, 상기 제1 비아 홀(306)의 연장 방향은 제1 방향이고, 상기 제1 방향 및 상기 제1 정면(111) 법선 방향과 수직되는 방향은 제2 방향(도 18에 도시된 CC1 방향과 같음)이다.
상기 제2칩(320)은 웨이퍼 레벨 시스템 패키지 공법 중 집적될 칩으로서, 상기 복수 개의 제2칩(320)의 기능 타입은 적어도 하나이다.
본 실시예에서, 상기 복수 개의 제2칩(320)의 기능 타입은 복수 개이며, 상기 제2칩(320)의 개수는 상기 제1칩(205)의 개수와 같다. 복수 개의 상이한 기능의 제2칩(320)을 하나의 패키지 구조에 매칭시켜 웨이퍼 레벨 시스템 패키지 해결수단을 구현한다.
다른 실시예에서, 예를 들어, 상기 소자 웨이퍼가 웨이퍼 레벨 패키지 공법을 구현하는데 적용될 경우, 상기 복수 개의 제2칩의 기능 타입은 동일할 수도 있다.
상기 제2칩(320)은 집적 회로 제조 기술에 의해 제조될 수 있다. 구체적으로, 상기 제2칩(320)은 저장칩, 통신칩, 프로세서 또는 퍼지칩일 수 있다. 다른 실시예에서, 상기 제2칩은 기타 기능의 칩일 수도 있다.
본 실시예에서, 상기 제1 비아 홀(306)은 후속의 상기 제2칩(320)과 전기적으로 연결되는 전도성 필라를 형성하기 위한 공간 위치를 제공하는데 사용되며, 대응되게, 상기 제2칩(320)은 상기 제1 비아 홀(306)과 일대일로 대응된다. 여기서, 상기 제2칩(320)과 상기 제1 비아 홀(306)이 일대일로 대응된다는 것은, 상기 제2칩(320)과 상기 제1 비아 홀(306)의 개수가 동일하고, 상기 제2칩(320)이 상기 제1 비아 홀(306)의 최상부를 커버하는 것을 가리킨다.
설명해야 할 것은, 상기 복수 개의 제2칩(320)의 기능이 상이하므로, 따라서 상기 복수 개의 제2칩(320)은 상이한 기능의 복수 개의 소자 웨이퍼에 의해 분할되어 얻어질 수 있으며, 상기 제2칩(320)은 일반적으로 반도체 기판에 형성된 NMOS 소자 또는 PMOS 소자와 같은 반도체 소자를 포함하고, 매개층, 금속 상호 연결 구조 및 패드와 같은 구조를 더 포함한다.
본 실시예에서, 상기 제2칩(320)은 반도체 소자를 구비하는 제2 정면(미도시) 및 상기 제2 정면의 반대면인 제2 배면(미도시)을 포함한다. 여기서, 상기 제2 배면은 상기 패트 일측으로부터 멀리 떨어진 반도체 기판의 저부 표면을 가리킨다.
대응되게, 실제 공법 수요에 따라, 상기 제2칩(320)의 제2 정면 또는 제2 배면은 상기 접착층(305)에 설치된다.
더 설명해야 할 것은, 상기 제2칩(320)과 기타 회로 사이의 전기적 연결을 구현할 수 있기 위해, 상기 패키지 구조는 일반적으로 상기 소자 웨이퍼(105)와 제1 비아 홀(306) 내에 위치하고 상기 제2칩(320)과 전기적으로 연결되는 전도성 필라를 포함하고, 대응되게, 상기 패키지 구조의 패키지 공정은 일반적으로 상기 소자 웨이퍼(105)의 제1 배면(112)을 에칭하며, 상기 소자 웨이퍼(105) 내에 상기 제1 비아 홀(306)과 서로 관통되는 제2 비아 홀을 형성하는 단계를 포함한다.
여기서, 본 실시예의 상기 패키지 구조에 따르면, 상기 패키지 구조의 패키지 공정에서, 먼저 상기 제1 비아 홀(306)을 형성한 다음 상기 소자 웨이퍼(105)를 에칭하여 상기 제2 비아 홀을 형성하므로, 상기 제2 방향을 따른 상기 제1 비아 홀(306)의 개구 사이즈는 상기 접착층(305)의 패터닝 공법에 의해 설정되며, 이로써, 상기 제2 방향을 따른 상기 제1 비아 홀(306)의 개구 사이즈가 공법 수요를 만족시킬 수 있도록 한다. 소자 웨이퍼와 접착층을 순차적으로 에칭하여, 선후로 상기 소자 웨이퍼 내에 제2 비아 홀을 형성하고 상기 접착층 내에 제1 비아 홀을 형성하는 해결수단에 비해, 본 실시예는 상기 제1 비아 홀(306)의 횡방향 에칭에 심한 문제가 나타나는 것을 방지할 수 있고, 상기 제2 방향을 따른 상기 제1 비아 홀(306)의 개구 사이즈가 상기 제2 방향을 따른 제2 비아 홀의 개구 사이즈보다 크게 나타나는 것을 방지하며, 이로써 상기 제1 비아 홀(306) 내에서 상기 전도성 필라의 형성 품질을 향상시키고, 따라서 상기 제2칩(320)에 대한 상기 전도성 필라의 전기적 연결 성능을 개선하는데 유리하여 패키지 구조의 성능과 신뢰성을 최적화한다.
상기 패키지 구조는 제1 실시예에 따른 패키지 방법을 이용하여 형성될 수 있고, 기타 패키지 방법을 이용하여 형성될 수도 있다. 본 실시예에서, 상기 패키지 구조에 대한 구체적인 설명은 제1 실시예에서의 대응되는 설명을 참조할 수 있으며, 본 실시예에서는 여기서 더이상 설명하지 않는다.
도 19를 참조하면, 본 발명의 패키지 구조의 다른 일 실시예의 구조 모식도를 도시한다.
본 실시예와 전술한 실시예의 동일한 부분은 여기서 더이상 설명하지 않는다. 본 실시예와 전술한 실시예의 상이한 부분은 하기와 같다. 상기 접착층(705)은 상기 제2칩(720)에 대응되는 위치의 제1 정면(411)을 커버하고, 상기 접착층(705) 내의 제1 비아 홀(706)은 상기 제2칩(720)에 대응되는 위치의 일부 제1 정면(411)을 노출시킨다.
대응되게, 상기 패키지 구조가 상기 제2칩(720)을 커버하는 패키지층을 더 포함할 경우, 상기 패키지층은 상기 제2칩(720)이 노출되는 제1 정면(411)을 커버하므로, 상기 패키지층은 상기 제1 정면(411)과 양호한 접촉을 구현할 수 있으며, 상기 패키지층은 절연, 밀봉 및 습기 방지 작용을 보다 양호하게 구현할 수 있다.
본 실시예에서, 상기 소자 웨이퍼(405)와 상기 제2칩(720)의 페이스트 결합을 구현하기 위해, 상기 접착층(705)은 상기 제2칩(720)에 대응되는 위치의 제1 정면(411)을 커버하고, 상기 제1 비아 홀(706)은 상기 제2칩(720)과 일대일로 대응되며, 상기 제1 비아 홀(706)은 상기 제2칩(720)과 전기적으로 연결되는 전도성 필라를 형성하기 위한 공간 위치를 제공하는데 사용된다.
여기서, 상기 제1 비아 홀(706)과 상기 제2칩(720)이 일대일로 대응된다는 것은, 상기 제1 비아 홀(706)과 상기 제2칩(720)의 개수가 동일하고, 상기 제2칩(720)이 상기 제1 비아 홀(706)의 최상부를 커버하는 것을 가리킨다.
설명해야 할 것은, 본 실시예에서, 상기 제2칩(720)은 적어도 일부 상기 제1칩(605)을 커버하며, 이로써 대응되는 제1칩(605)과 제2칩(720)의 상기 제1 정면(411) 방향에 평행되는 간격을 감소시키고, 따라서 공법 집적도를 향상시키는데 유리하다. 다른 실시예에서, 상기 접착층은 또한 상기 제1칩 일측의 제1 정면에 위치할 수 있다.
더 설명해야 할 것은, 상기 제1 정면(411)에 평행되는 방향을 따른 상기 접착층(705)의 사이즈는 상기 제1 정면(411)에 평행되는 방향을 따른 상기 제2칩(720)의 사이즈에 의해 결정되며, 상기 제1 정면(411)에 평행되는 방향을 따른 상기 제1칩(605)의 사이즈에 따라 조절될 수도 있다.
상기 패키지 구조는 제2 실시예에 따른 패키지 방법을 이용하여 형성될 수 있고, 기타 패키지 방법을 이용하여 형성될 수도 있다. 본 실시예에서, 상기 패키지 구조에 대한 구체적인 설명은 제2 실시예에서의 대응되는 설명을 참조할 수 있으며, 본 실시예에서는 여기서 더이상 설명하지 않는다.
본 발명의 설명은 상술한 바와 같지만, 본 발명은 이에 한정되는 것이 아니다. 임의의 당업자는 본 발명의 정신과 범위를 벗어나지 않으면서 다양한 변동 및 수정을 수행할 수 있으며, 따라서 본 발명의 보호 범위는 청구보호범위에 의해 한정된 범위를 기준으로 하여야 한다.

Claims (15)

  1. 웨이퍼 레벨 시스템 패키지 방법으로서,
    복수 개의 제1칩이 집적된 제1 정면 및 상기 제1 정면의 반대면인 제1 배면을 포함하는 소자 웨이퍼를 제공하는 단계;
    복수 개의 제2칩을 제공하는 단계;
    상기 소자 웨이퍼의 제1 정면에 포토리소그래피 가능한 접착층을 형성하는 단계;
    상기 접착층을 패터닝하고, 상기 접착층 내에 상기 제1 정면이 노출되는 복수 개의 제1 비아 홀을 형성하는 단계;
    상기 접착층을 패터닝한 후, 상기 제1 비아 홀과 일대일로 대응되며 상기 제1 비아 홀의 최상부를 커버하여 상기 소자 웨이퍼와 상기 제2칩이 본딩되도록 상기 제2칩을 나머지 접착층에 설치하는 단계;
    상기 소자 웨이퍼의 제1 배면을 에칭하고, 상기 소자 웨이퍼 내에 상기 소자 웨이퍼를 통과하고 상기 제1 비아 홀과 서로 관통되는 제2 비아 홀을 형성하는 단계 - 상기 제2 비아 홀 및 상기 제1 비아 홀은 제1 전도성 비아 홀을 구성함 - ; 및
    상기 제1 전도성 비아 홀 내에 상기 제2칩과 전기적으로 연결되는 제1 전도성 필라를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  2. 제1항에 있어서,
    상기 소자 웨이퍼와 상기 제2칩을 본딩시킨 후, 상기 소자 웨이퍼의 제1 배면을 에칭하는 단계 이전에,
    상기 제1 정면에 상기 제2칩을 커버하는 패키지층을 형성하는 단계; 및
    상기 제1 배면을 통해 상기 소자 웨이퍼에 대해 시닝 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  3. 제1항에 있어서,
    상기 소자 웨이퍼와 상기 제2칩을 본딩시킨 후, 상기 제1 전도성 비아 홀 내에 상기 제2칩과 전기적으로 연결되는 제1 전도성 필라를 형성하는 단계 이전에,
    상기 소자 웨이퍼의 제1 배면을 에칭하고, 상기 소자 웨이퍼 내에 상기 제1칩이 노출되는 제2 전도성 비아 홀을 형성하는 단계; 및
    상기 제1 전도성 필라를 형성하는 단계에서, 상기 제2 전도성 비아 홀 내에 상기 제1칩과 전기적으로 연결되는 제2 전도성 필라를 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  4. 제3항에 있어서,
    상기 제1 전도성 필라 및 제2 전도성 필라를 형성하는 단계 이후에,
    상기 소자 웨이퍼의 제1 배면에 상기 제1 전도성 필라를 커버하는 제1 용접 패드 및 상기 제2 전도성 필라를 커버하는 제2 용접 패드를 형성하는 단계;
    상기 제1 배면에 상기 제1 용접 패드 및 제2 용접 패드 최상부를 추가로 커버하는 패시베이션층을 형성하는 단계; 및
    상기 패시베이션층을 패터닝하여, 상기 제1 용접 패드의 일부 및 상기 제2 용접 패드의 일부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  5. 제1항에 있어서,
    상기 제2칩은 반도체 소자가 형성된 제2 정면 및 상기 제2 정면의 반대면인 제2 배면을 포함하고;
    상기 제2 정면 또는 제2 배면을 나머지 접착층에 설치하는 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  6. 제1항에 있어서,
    상기 접착층을 패터닝한 후, 나머지 접착층은 상기 제1 비아 홀에 대응되는 위치의 제1 정면만 노출시키거나;
    나머지 접착층은 상기 제2칩에 대응되는 위치의 제1 정면을 커버하는 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  7. 제1항에 있어서,
    상기 접착층의 재료는 건조 필름, 폴리이미드, 폴리벤조옥사졸 또는 벤조시클로부텐인 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  8. 제1항에 있어서,
    상기 접착층을 패터닝하는 단계는, 상기 접착층에 대해 노광 현상 공법을 수행하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  9. 제1항에 있어서,
    상기 소자 웨이퍼를 에칭하는 공법은 건식 에칭 및 습식 에칭 중 하나 또는 둘 모두인 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  10. 제1항에 있어서,
    상기 복수 개의 제2칩의 기능 타입은 적어도 하나인 것을 특징으로 하는 웨이퍼 레벨 시스템 패키지 방법.
  11. 패키지 구조로서,
    복수 개의 제1칩이 집적된 제1 정면 및 상기 제1 정면의 반대면인 제1 배면을 포함하는 소자 웨이퍼;
    상기 소자 웨이퍼의 제1 정면에 위치하고, 내부에 상기 제1 정면이 노출되는 복수 개의 비아 홀을 구비하는 접착층; 및
    상기 접착층에 설치되고, 상기 비아 홀과 일대일로 대응되며 상기 비아 홀의 최상부를 커버하여, 상기 소자 웨이퍼와 본딩되는 복수 개의 제2칩을 포함하는 것을 특징으로 하는 패키지 구조.
  12. 제11항에 있어서,
    상기 제2칩은 반도체 소자를 구비한 제2 정면 및 상기 제2 정면의 반대면인 제2 배면을 포함하고;
    상기 제2칩의 제2 정면 또는 제2 배면은 상기 접착층에 설치되는 것을 특징으로 하는 패키지 구조.
  13. 제11항에 있어서,
    상기 접착층의 재료는 건조 필름, 폴리이미드, 폴리벤조옥사졸 또는 벤조시클로부텐인 것을 특징으로 하는 패키지 구조.
  14. 제11항에 있어서,
    상기 접착층은 상기 비아 홀에 대응되는 위치의 제1 정면만 노출시키거나;
    상기 접착층은 상기 제2칩에 대응되는 위치의 제1 정면을 커버하는 것을 특징으로 하는 패키지 구조.
  15. 제11항에 있어서,
    상기 복수 개의 제2칩의 기능 타입은 적어도 하나인 것을 특징으로 하는 패키지 구조.
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