CN111725153A - 一种无基板系统级封装结构、方法及电子产品 - Google Patents
一种无基板系统级封装结构、方法及电子产品 Download PDFInfo
- Publication number
- CN111725153A CN111725153A CN202010550624.6A CN202010550624A CN111725153A CN 111725153 A CN111725153 A CN 111725153A CN 202010550624 A CN202010550624 A CN 202010550624A CN 111725153 A CN111725153 A CN 111725153A
- Authority
- CN
- China
- Prior art keywords
- chip
- layer
- packaging
- substrate
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000004806 packaging method and process Methods 0.000 claims abstract description 46
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000005476 soldering Methods 0.000 claims abstract description 6
- 238000005538 encapsulation Methods 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 20
- 229910000679 solder Inorganic materials 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 239000004593 Epoxy Substances 0.000 claims description 2
- 239000002184 metal Substances 0.000 abstract description 7
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 239000010949 copper Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本申请实施例公开了一种无基板系统级封装结构、方法及电子产品。本申请实施例提供的技术方案通过重布线层引出第一芯片的引脚,通过第一封装层对第一芯片和被动元件进行封装,并将第二芯片的引脚穿过第一芯片连接于重布线层,从而将第二芯片的引脚引出至重布线层,通过第二封装层对第二芯片进行封装,并可利用重布线层上的焊锡凸块与外界进行电性连接,减少了因键合金属丝的连接而导致封装层体积过大,而导致封装结构体积过大的问题,并有效减低因键合金属丝的打线制程的不稳定而导致产品质量不良的问题,提高产品生产效率和产品质量,同时,添加的被动元件可使产品具有更多的功能。
Description
技术领域
本申请实施例涉及半导体封装技术领域,尤其涉及一种无基板系统级封装结构、方法及电子产品。
背景技术
半导体是一种导电能力介于导体与非导体之间的材料,半导体元件根据半导体材料的特性,属于固态元件,其体积可以缩小到很小的尺寸,因此耗电量少,集成度高,在电子技术领域获得了广泛的应用。
现有的芯片堆叠封装方案一般是将第一芯片和第二芯片封装在塑封层内,第二芯片设置于第一芯片上方,并在塑封层内设置导电插塞,导电插塞的底端电连接第一芯片的引脚,顶端通过键合金属丝连接第二芯片的引脚。这种封装方式需要较大体积的塑封层,导致芯片的封装体积过大。
发明内容
本申请实施例提供一种无基板系统级封装结构、方法及电子产品,其能够解决现有技术中存在的上述问题。
一方面,提供一种无基板系统级封装结构,包括重布线层、第一芯片、第二芯片、第一封装层和第二封装层,所述第一芯片和所述第二芯片分别通过第一封装层和第二封装层进行封装,所述第一封装层位于所述重布线层和所述第二封装层之间,所述第一芯片的引脚连接于所述重布线层,所述第二芯片的引脚穿过所述第一芯片连接于所述重布线层,所述重布线层背向所述第一芯片的一面设置有焊锡凸块。
作为所述的无基板系统级封装结构的一种优选的技术方案,在所述第一芯片上设置有通孔,所述通孔内填充有导电材料,导电材料的两端分别电连接重布线层和第二芯片的引脚。
作为所述的无基板系统级封装结构的一种优选的技术方案,所述第一封装层内设置有多个被动元件,所述被动元件电连接于所述重布线层。
作为所述的无基板系统级封装结构的一种优选的技术方案,所述第一封装层和所述第二封装层由环氧树脂封装材料形成。
另一方面,提供一种无基板系统级封装方法,包括以下步骤:
S1、对第一芯片进行封装,以形成第一封装层,在所述第一封装层底侧设置重布线层,并将所述第一芯片的引脚连接于所述重布线层;
S2、将第二芯片设置于所述第一芯片的上方,并使所述第二芯片的引脚穿过所述第一芯片连接于所述重布线层;
S3、对所述第二芯片进行封装,以形成第二封装层。
作为所述的无基板系统级封装方法的一种优选的技术方案,步骤S1具体包括:
S11、对第一芯片和设置于所述第一芯片周围的多个被动元件进行封装,以形成第一封装层;
S12、在所述第一封装层底侧设置重布线层,并使得所示第一芯片的引脚和所述被动元件电连接于所述重布线层;
S13、在所述重布线层的底侧植入锡球,以形成焊锡凸块。
作为所述的无基板系统级封装方法的一种优选的技术方案,步骤S13之后,还包括:
S14、进行开短路测试。
作为所述的无基板系统级封装方法的一种优选的技术方案,步骤S2具体包括:将第二芯片设置于所述第一芯片的上方,在所述第一芯片上设置通孔,往所述通孔内填充导电材料,并使所述导电材料的两端分别电连接所述重布线层和所述第二芯片的引脚。
再一方面,提供一种电子产品,其具有如上所述的无基板系统级封装结构。
再一方面,提供一种电子产品,包括半导体器件,所述半导体器件采用如上所述的无基板系统级封装方法封装形成。
本发明的有益效果为:通过重布线层引出第一芯片的引脚,通过第一封装层对第一芯片和被动元件进行封装,并将第二芯片的引脚穿过第一芯片连接于重布线层,从而将第二芯片的引脚引出至重布线层,通过第二封装层对第二芯片进行封装,并可利用重布线层上的焊锡凸块与外界进行电性连接,减少了因键合金属丝的连接而导致封装层体积过大,而导致封装结构体积过大的问题,并有效减低因键合金属丝的打线制程的不稳定而导致产品质量不良的问题,提高产品生产效率和产品质量,同时,添加的被动元件可使产品具有更多的功能。
附图说明
图1是本申请实施例提供的无基板系统级封装结构的结构示意图;
图2是本申请实施例提供的第一封装层的形成过程示意图;
图3是本申请实施例提供的重布线层的形成过程示意图;
图4是本申请实施例提供的第二芯片的连接过程示意图。
附图标记:1、重布线层;2、第一芯片;3、第二芯片;4、第一封装层;5、第二封装层;6、焊锡凸块;7、被动元件;8、连接锡球;9、通孔。
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚,下面对本发明实施例的技术方案作进一步的详细描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在本发明的描述中,除非另有明确的规定和限定,术语“相连”“连接”、“固定”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或成一体;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中,除非另有明确的规定和限定,第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触,也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且,第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方,或仅仅表示第一特征水平高度小于第二特征。
如图1所示,本实施例提供一种无基板系统级封装结构,包括重布线层1(RDL,Redistribution Layer)、第一芯片2、第二芯片3、第一封装层4和第二封装层5。其中,重布线层1、第一芯片2和第二芯片3为依次从下到上设置,并且第一封装层4和第二封装层5分别用于对第一芯片2和第二芯片3进行封装,实现对芯片的绝缘和散热保护。
第一封装层4和第二封装层5采用绝缘散热材料作为封装材料,第一封装层4和第二封装层5选用的封装材料可以相同,也可以不同,例如第一封装层4和第二封装层5均可采用相同的环氧树脂封装材料形成。可以理解的是,具体的封装材料选择可根据实际需要进行选择,本实施例不做限定。
具体的,第一封装层4位于重布线层1和第二封装层5之间,第一芯片2和第二芯片3的底面设置有多个引脚(PAD),用于向外界提供与芯片进行电性连接与信息交互的接口。
其中,第二芯片3的引脚穿过第一芯片2连接于重布线层1。具体的,在第一芯片2上打通孔9(via),并在通孔9中填入导电材料,导电材料的两端分别电连接重布线层1和第二芯片3的引脚,从而将第二芯片3的引脚引出到重布线层1。
进一步的,第一芯片2的引脚电连接于重布线层1,从而引出第一芯片2的引脚。在重布线层1的底侧(背向第一芯片2的一侧)设置有多个焊锡凸块6,并且焊锡凸块6与重布线层1中引出第一芯片2和第二芯片3引脚对应的连接点对应并电连接。
优选的,在第一封装层4内设置有多个被动元件7(例如无源电子器件),这些被动元件7布置在第一芯片2的周围,并且其底部的引脚露出(或通过铜或锡等导电材料引出,或通过刻蚀工艺引出)于第一封装层4的底部,被动元件7的引脚均电连接于重布线层1。可以理解的是,被动元件7的选型和数量可根据实际设计需要进行选择,并布局在第一封装层4中,本申请不做限定。
本实施例通过重布线层1引出第一芯片2的引脚,通过第一封装层4对第一芯片2和被动元件7进行封装,并将第二芯片3的引脚穿过第一芯片2连接于重布线层1,从而将第二芯片3的引脚引出至重布线层1,通过第二封装层5对第二芯片3进行封装,并可利用重布线层1上的焊锡凸块6与外界进行电性连接,减少了因键合金属丝的连接而导致封装层体积过大,而导致封装结构体积过大的问题,并有效减低因键合金属丝的打线制程的不稳定而导致产品质量不良的问题,提高产品生产效率和产品质量,同时,添加的被动元件7可使产品具有更多的功能。
同时,本实施例还提供一种无基板系统级封装方法,结合图1-图4,该无基板系统级封装方法包括步骤S1-S3:
S1、对第一芯片2进行封装,以形成第一封装层4,在所述第一封装层4底侧设置重布线层1,并将所述第一芯片2的引脚连接于所述重布线层1。
示例性的,在对第一芯片2进行封装前,先提供第一芯片2,第一芯片2的制作流程基于现有技术中芯片(DIE,晶片)的制作流程进行即可。例如按照提供圆晶(WaferIncoming)-圆晶研磨(Back Grinding)-切片(Wafer Saw)-晶片放置(DiePlacement)-绑定(Panel/Glass Bond)等流程制得第一芯片2,同理,第二芯片3也可基于上述方式制得。
具体的,参考图2,在得到第一芯片2后,对第一芯片2进行封装形成第一封装层4,并在第一封装层4底侧设置重布线层1。具体的,步骤S1具体包括:
S11、对第一芯片2和设置于所述第一芯片2周围的多个被动元件7进行封装,以形成第一封装层4。
在本实施例中,采用环氧树脂封装材料对第一芯片2和被动元件7进行封装。例如将第一芯片2和被动元件7放置在模具中,并灌注环氧树脂封装材料,形成包裹第一芯片2和被动元件7的四周及顶侧的第一封装层4。
S12、在所述第一封装层4底侧设置重布线层1,并使得所示第一芯片2的引脚和所述被动元件7电连接于所述重布线层1。
具体的,在第一封装层4的底部引出第一芯片2和各个被动元件7的引脚,形成重布线层1。可以理解的是,重布线层1的布局设计可根据实际的布线需要进行设置,本申请不做限定。
S13、在所述重布线层1的底侧植入锡球,以形成焊锡凸块6。
具体的,在重布线层1底部的每个连接点(分别电连接于第一芯片2、被动元件7或第二芯片3引脚)处植入锡球,使得连接点处形成焊锡凸块6,以供外界通过焊锡凸块6与芯片进行固定与连接。可选的,可通过DL22/UBM工艺植入锡球形成焊锡凸块6。
S14、进行开短路测试。
利用焊锡凸块6进行开短路测试,测试各个连接点的连接情况,即连接点之间的短路或开路情况。开短路测试可根据芯片的进行具体设置,本实施例不再赘述。
S2、将第二芯片3设置于所述第一芯片2的上方,并使所述第二芯片3的引脚穿过所述第一芯片2连接于所述重布线层1。
参考图3,步骤S2具体包括:将第二芯片3设置于所述第一芯片2的上方,在第一芯片2上设置通孔9,往所述通孔9内填充导电材料,并使导电材料的两端分别电连接所述重布线层1和所述第二芯片3的引脚。
具体的,在将第二芯片3放置在第一芯片2上方,在第一芯片2对应于第二芯片3的引脚的位置设置导电的通孔9。例如,通过激光刻蚀、深反应离子刻蚀等方式在第一芯片2上刻蚀处通孔9,然后往通孔9中填充多晶硅、铜、钨、高分子导体等导电材料,并且导电材料的底端与重布线层1上对应第二芯片3引脚的连接点电连接。
进一步的,将第二芯片3在放置在第一芯片2的上方并对准第一芯片2,采用Cu-Cu键合、粘接、直接熔合或热压焊接等方式将第二芯片3的引脚与通孔9顶部的导电材料电连接(例如通过热压焊接的方式在第二芯片3的引脚与通孔9顶部的导电材料电焊接连接锡球8),从而将第二芯片3固定在第一芯片2的上方。此时,通孔9中的导电材料实现了第二芯片3引脚和重布线层1的电连接。
S3、对所述第二芯片3进行封装,以形成第二封装层5。
参考图4,将第一封装层4和第二芯片3放置在模具中,并往第一封装层4的上方灌注环氧树脂封装材料,形成包裹第二芯片3的第二封装层5,并形成如图1所示的无基板芯片堆叠封装结构。
可选的,在形成第二封装层5后,可对该无基板芯片堆叠封装结构进行烘烤固化,提高无基板芯片堆叠封装结构的结构强度与稳定性。
由上述方法形成的无基板系统级封装结构可减少因键合金属丝的连接而导致封装层体积过大,而导致封装结构体积过大的问题,并有效减低因键合金属丝的打线制程的不稳定而导致产品质量不良的问题,提高产品生产效率和产品质量,同时,添加的被动元件7可使产品具有更多的功能。
同时,本发明实施例还提供一种电子产品,其具有如上所述的无基板系统级封装结构。
再一方面,提供一种电子产品,包括半导体器件,所述半导体器件采用如上所述的无基板系统级封装方法封装形成。
于本文的描述中,需要理解的是,术语“上”、“下”、“左”、“右”、等方位或位置关系,仅是为了便于描述和简化操作,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”,仅仅用于在描述上加以区分,并没有特殊的含义。
在本说明书的描述中,参考术语“一实施例”、“示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施例或示例。
此外,应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施例中的技术方案也可以适当组合,形成本领域技术人员可以理解的其他实施方式。
以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理,而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释,本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式,这些方式都将落入本发明的保护范围之内。
Claims (10)
1.一种无基板系统级封装结构,其特征在于,包括重布线层、第一芯片、第二芯片、第一封装层和第二封装层,所述第一芯片和所述第二芯片分别通过第一封装层和第二封装层进行封装,所述第一封装层位于所述重布线层和所述第二封装层之间,所述第一芯片的引脚连接于所述重布线层,所述第二芯片的引脚穿过所述第一芯片连接于所述重布线层,所述重布线层背向所述第一芯片的一面设置有焊锡凸块。
2.根据权利要求1所述的无基板系统级封装结构,其特征在于,在所述第一芯片上设置有通孔,所述通孔内填充有导电材料,导电材料的两端分别电连接重布线层和第二芯片的引脚。
3.根据权利要求1所述的无基板系统级封装结构,其特征在于,所述第一封装层内设置有多个被动元件,所述被动元件电连接于所述重布线层。
4.根据权利要求1所述的无基板系统级封装结构,其特征在于,所述第一封装层和所述第二封装层由环氧树脂封装材料形成。
5.一种无基板系统级封装方法,其特征在于,包括以下步骤:
S1、对第一芯片进行封装,以形成第一封装层,在所述第一封装层底侧设置重布线层,并将所述第一芯片的引脚连接于所述重布线层;
S2、将第二芯片设置于所述第一芯片的上方,并使所述第二芯片的引脚穿过所述第一芯片连接于所述重布线层;
S3、对所述第二芯片进行封装,以形成第二封装层。
6.根据权利要求5所述的无基板系统级封装方法,其特征在于,步骤S1具体包括:
S11、对第一芯片和设置于所述第一芯片周围的多个被动元件进行封装,以形成第一封装层;
S12、在所述第一封装层底侧设置重布线层,并使得所示第一芯片的引脚和所述被动元件电连接于所述重布线层;
S13、在所述重布线层的底侧植入锡球,以形成焊锡凸块。
7.根据权利要求5所述的无基板系统级封装方法,其特征在于,步骤S13之后,还包括:
S14、进行开短路测试。
8.根据权利要求5所述的无基板系统级封装方法,其特征在于,步骤S2具体包括:将第二芯片设置于所述第一芯片的上方,在所述第一芯片上设置通孔,往所述通孔内填充导电材料,并使所述导电材料的两端分别电连接所述重布线层和所述第二芯片的引脚。
9.一种电子产品,其特征在于,具有如权利要求1-4中任一项所述的无基板系统级封装结构。
10.一种电子产品,包括半导体器件,其特征在于,所述半导体器件采用如权利要求5-8中任一项所述的无基板系统级封装方法封装形成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010550624.6A CN111725153A (zh) | 2020-06-16 | 2020-06-16 | 一种无基板系统级封装结构、方法及电子产品 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010550624.6A CN111725153A (zh) | 2020-06-16 | 2020-06-16 | 一种无基板系统级封装结构、方法及电子产品 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN111725153A true CN111725153A (zh) | 2020-09-29 |
Family
ID=72566992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010550624.6A Pending CN111725153A (zh) | 2020-06-16 | 2020-06-16 | 一种无基板系统级封装结构、方法及电子产品 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111725153A (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100133704A1 (en) * | 2008-12-01 | 2010-06-03 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias |
CN202443962U (zh) * | 2011-12-27 | 2012-09-19 | 日月光半导体制造股份有限公司 | 晶圆级半导体封装构造 |
CN105609480A (zh) * | 2015-12-24 | 2016-05-25 | 合肥祖安投资合伙企业(有限合伙) | 叠层芯片封装结构 |
CN108335986A (zh) * | 2017-09-30 | 2018-07-27 | 中芯集成电路(宁波)有限公司 | 一种晶圆级系统封装方法 |
CN109300882A (zh) * | 2018-09-20 | 2019-02-01 | 蔡亲佳 | 堆叠嵌入式封装结构及其制作方法 |
CN110600438A (zh) * | 2019-10-12 | 2019-12-20 | 广东佛智芯微电子技术研究有限公司 | 嵌入式多芯片及元件sip扇出型封装结构及其制作方法 |
-
2020
- 2020-06-16 CN CN202010550624.6A patent/CN111725153A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100133704A1 (en) * | 2008-12-01 | 2010-06-03 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias |
CN202443962U (zh) * | 2011-12-27 | 2012-09-19 | 日月光半导体制造股份有限公司 | 晶圆级半导体封装构造 |
CN105609480A (zh) * | 2015-12-24 | 2016-05-25 | 合肥祖安投资合伙企业(有限合伙) | 叠层芯片封装结构 |
CN108335986A (zh) * | 2017-09-30 | 2018-07-27 | 中芯集成电路(宁波)有限公司 | 一种晶圆级系统封装方法 |
CN109300882A (zh) * | 2018-09-20 | 2019-02-01 | 蔡亲佳 | 堆叠嵌入式封装结构及其制作方法 |
CN110600438A (zh) * | 2019-10-12 | 2019-12-20 | 广东佛智芯微电子技术研究有限公司 | 嵌入式多芯片及元件sip扇出型封装结构及其制作方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7981796B2 (en) | Methods for forming packaged products | |
US7927918B2 (en) | Packaged products, including stacked package modules, and methods of forming same | |
US8941225B2 (en) | Integrated circuit package and method for manufacturing the same | |
CN103035593B (zh) | 封装结构上的封装件及其制造方法 | |
US20160086922A1 (en) | Stackable molded microelectronic packages with area array unit connectors | |
KR101026488B1 (ko) | 반도체 패키지 | |
US20100203677A1 (en) | Method for fabricating semiconductor packages with discrete components | |
US9847284B2 (en) | Stacked wafer DDR package | |
CN103915405A (zh) | 半导体器件和制造半导体器件的方法 | |
US20210166993A1 (en) | Semiconductor device package and method of manufacturing the same | |
KR101494414B1 (ko) | 반도체패키지, 반도체패키지유닛 및 반도체패키지 제조방법 | |
CN110349933A (zh) | 一种晶圆键合堆叠芯片的封装结构及制备方法 | |
CN111725153A (zh) | 一种无基板系统级封装结构、方法及电子产品 | |
CN115995440A (zh) | 半导体封装结构及其制造方法 | |
TWI770854B (zh) | 雙晶粒半導體封裝結構及其製備方法 | |
CN210136868U (zh) | 一种晶圆键合堆叠芯片的封装结构 | |
CN111725178A (zh) | 一种无基板芯片堆叠封装结构、方法及电子产品 | |
CN113410215A (zh) | 半导体封装结构及其制备方法 | |
CN206789535U (zh) | 一种电力电子器件的扇出型封装结构 | |
KR20080067891A (ko) | 멀티 칩 패키지 | |
CN202394967U (zh) | 半导体封装构造 | |
CN217955850U (zh) | 一种硅基三维集成扇出型封装结构 | |
CN115985783B (zh) | 一种mosfet芯片的封装结构和工艺 | |
KR20010028992A (ko) | 반도체 패키지 및 그의 제조 방법 | |
CN213071121U (zh) | 扇出型封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200929 |