CN111180438B - 晶圆级封装方法及晶圆级封装结构 - Google Patents

晶圆级封装方法及晶圆级封装结构 Download PDF

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Abstract

本发明公开了一种晶圆级封装方法及晶圆级封装结构，方法包括：提供器件晶圆，器件晶圆上表面形成有电子器件以及与电子器件电连接的电连接结构；在器件晶圆的上表面形成支撑层，支撑层覆盖电子器件以及电连接结构；在支撑层中形成暴露电子器件的开口，并在电子器件的周围形成支撑墙，支撑墙包裹电连接结构并形成有暴露电连接结构的第一通孔；提供衬底，在衬底的上表面形成顶盖层，形成顶盖层的材料包括介电材料形成的介质层，且介电材料的杨氏模量大于硅的杨氏模量；将顶盖层与支撑墙键合，使电子器件与顶盖层之间形成空腔；去除衬底。本发明能够有效提高形成空腔结构的顶盖层的抗变形能力并降低厚度，同时工艺简单，有效降低成本。

Description

晶圆级封装方法及晶圆级封装结构
技术领域
本发明涉及半导体器件制造领域，尤其涉及一种晶圆级封装方法及晶 圆级封装结构。
背景技术
在各种半导体器件中，用波作为传播媒介(体声波、超声波等)的各 种器件层出不穷，如各种滤波器，指纹传感器等。且随着技术的不断发展， 这种器件的运用将愈加广泛。
用波作为传播媒介(体声波、超声波等)的器件封装的一个难点在于 为防止波在传播过程中逃逸，在器件的功能区需要构造出空腔结构来对声 波进行反射，可有效减少输入信号的损耗，改善输出信号的波形。因此， 一直以来，带有空腔结构的封装工艺是半导体封装的一项重大需求。
随着封装工艺的不断发展，目前晶圆级封装(WLP，wafer level package) 由于其良好的重复性，封装周期短等优点成为封装业内的主流趋势。
现有的WLP工艺中，一种方法为采用两层干膜分别制作支撑层和顶盖 层形成空腔结构，该工艺方法存在干膜厚度大、成本高和顶盖层强度低的 缺陷；另一种方法为分别采用高阻硅和干膜制作顶盖层和支撑层，以形成 空腔结构，此方法需要进行硅通孔工艺(TSV)步骤，高阻硅和TSV工艺 的成本均较高，且需要重新布线工艺，因此该方法存在成本高且工艺复杂 等缺点。
因此需要提出一种工艺简单、成本低且空腔结构强度高的晶圆级封装 方法。
发明内容
本发明的目的在于提供一种晶圆级封装方法和结构，能够提高空腔结 构的强度，且工艺简单、成本低。
为了实现上述目的，本发明提供一种晶圆级封装方法，包括：
提供器件晶圆，所述器件晶圆上表面形成有电子器件以及与所述电子 器件电连接的电连接结构；
在所述器件晶圆的上表面形成支撑层，所述支撑层覆盖所述电子器件 以及所述电连接结构；
在所述支撑层中形成暴露所述电子器件的开口，并在所述电子器件的 周围形成支撑墙，所述支撑墙包裹所述电连接结构并形成有暴露所述电连 接结构的第一通孔；
提供衬底，在所述衬底的上表面形成顶盖层，所述顶盖层包括由介电 材料形成的介质层，且所述介电材料的杨氏模量大于硅的杨氏模量；
将所述顶盖层与所述支撑墙键合，使所述电子器件与所述顶盖层之间 形成空腔；
去除所述衬底。
可选地，在所述器件晶圆的上表面形成支撑层步骤中，包括：
在所述器件晶圆的上表面涂覆一层干膜并使所述干膜固化成型，以形 成所述支撑层，所述支撑层的厚度大于所述电子器件和所述电连接结构中 任意一个的厚度。
可选地，在所述支撑层中形成暴露所述电子器件的开口，并在所述电 子器件的周围形成支撑墙步骤中，包括：
对所述干膜进行图形化工艺，以暴露所述电子器件的有效功能区并在 所述电子器件的周围形成所述支撑墙。
可选地，在所述衬底的上表面形成顶盖层包括：
在所述衬底上形成干膜，在所述干膜上形成介质层；或者，
在所述衬底上形成介质层，在所述介质层上形成干膜。
可选地，形成介质层的方法包括：
通过气相沉积工艺在所述衬底的上表面形成所述介质层；
所述气相沉积工艺包括化学汽相沉积工艺和物理气相沉积工艺；
可选地，所述介质层的厚度为5μm至30μm。
可选地，所述介质层的杨氏模量大于100Gpa。
可选地，所述介质层透明，形成所述介质层的所述介电材料包括氧化 硅、氮化硅、氮化铝、碳化硅中的至少一种。
可选地，在去除所述衬底步骤中，包括：
对所述衬底进行背面减薄工艺，使所述衬底的厚度达到预设厚度。
可选地，在去除所述衬底步骤中，还包括：
当所述衬底被减薄至预设厚度后，通过湿法刻蚀工艺去除所述衬底。
可选地，在去除所述衬底之后，还包括：
刻蚀所述顶盖层，形成第二通孔并暴露所述器件晶圆的切割道，所述 第二通孔连通所述第一通孔并暴露所述电连接结构，其中，所述电连接结 构为位于所述电子器件周围并焊垫与所述电子器件电连接的至少一个焊 垫。
可选地，在形成第二通孔并暴露所述器件晶圆的切割道之后，还包括：
在所述第一通孔和第二通孔中形成与所述焊垫电连接的导电插塞，所 述导电插塞的材料为铜或金。
可选地，在形成与所述电子器件电连接的导电插塞之后，还包括：
沿所述切割道对所述器件晶圆进行切割工艺，以形成完成封装的电子 器件。
本发明还提出一种晶圆级封装结构，其特征在于，包括：
器件晶圆，所述器件晶圆上表面形成有电子器件，所述电子器件的周 围形成有与所述电子器件电连接的电连接结构；
所述电子器件的周围形成有支撑墙，所述支撑墙中形成有暴露所述电 连接结构的第一通孔；
所述支撑墙的顶部形成有顶盖层，所述电子器件与所述顶盖层之间形 成空腔；
所述顶盖层包括介电材料形成的介质层，所述介电材料的杨氏模量大 于硅的杨氏模量。
可选地，所述盖帽层包括所述介质层和干膜层。
可选地，所述介质层的厚度为10μm至20μm。
可选地，所述介质层的杨氏模量大于100Gpa。
可选地，所述介质层透明，所述介电材料包括氧化硅、氮化硅、氮化 铝、碳化硅中的至少一种。
综上所述，本发明采用杨氏模量大于硅的介电材料作为形成空腔结构 顶盖层的材料，能够有效增加顶盖层的强度，提高顶盖层的抗变形能力并 降低顶盖层的厚度，能够为后续采用导电插塞实现电连接提供基础，从而 避免了后续进行电性互连工艺中使用硅通孔工艺和布线工艺，有效降低了 工艺难度和成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对 实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地， 下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员 来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附 图。
图1A至图1F为现有的一种晶圆级封装方法的相应步骤对应的结构示 意图；
图2A至图2G为现有的另一种晶圆级封装方法的相应步骤对应的结构 示意图；
图3为本发明一实施例提供的一种晶圆级封装方法的步骤图；
图4A至图4I为本实施例提供的一种晶圆级封装方法的相应步骤对应 的结构示意图；
附图标记说明：
图1A～1F中：
101、器件晶圆；102、电子器件；103、焊垫；104、支撑墙；105、顶 盖层；105’、顶盖；106、空腔；107、导电插塞。
图2A～2G中：
201、器件晶圆；202、电子器件；203、焊垫；204、支撑墙；205、顶 盖层；205’、顶盖；206、空腔；207、铜线；208、导电插塞。
图4A～4L中：
301、器件晶圆；302、电子器件；303、焊垫；304’、支撑层；304、 支撑墙；305、衬底；306、顶盖层；306、顶盖’；307、空腔；308、导电 插塞；309、切割道。
具体实施方式
在目前现有的WLP工艺中，空腔形成的一种重要方法是通过两层干膜 (dry film)图形化(pattern)后实现的。工艺过程如图1A至图1F所示， 首先在器件晶圆101上表面(形成有电子器件102和焊垫103)涂覆干膜 并图形化，形成支撑墙104结构并暴露出焊垫103，然后在支撑墙104上 再键合一层较厚的干膜形成顶盖层105，之后对顶盖层105图形化形成顶 盖105’并暴露出焊垫103，顶盖105’与电子器件102之间形成空腔106，最 后实现导电插塞107与焊垫103的电连接。后续沿切割道108完成切割工 艺。
在该工艺中，核心是利用干膜可光刻并图形化的特征形成空腔的顶盖 (roof)和支撑墙(wall)，但由于干膜为高分子材料，即使是其完全固化 后杨氏模量依旧很小，只能达到几个GPa。为使该空腔结构在经过封装后 的传递模塑工艺(transfermolding)后保持不塌陷，就需要加厚顶盖层干膜 的厚度。但干膜本身成本昂贵，加厚的干膜成本则会更高，该工艺的大部 分成本是在两层dryfilm上的。再加上受光刻工艺的曝光和显影所限，顶盖层的厚度不能过厚，也就限制了roof层的强度，在相同的transfermolding 条件下，空腔的尺寸也会受到极大的限制。随目前由各种器件的功能复杂 化带来的功能区更加复杂，面积日益增大，空腔尺寸需求也日益增大，因 此该工艺亦需进一步优化。
因此，两层dryfilm的WLP工艺存在成本高、空腔尺寸受roof层强度 限制严重等缺点，亟需改进。
另有一种主要的WLP形成空腔结构的工艺，是用高阻Si作为roof层 材料，通过衬底与高阻硅的键合工艺实现的，主要工艺过程如图2A至图 2G所示。其中，器件晶圆201(形成有电子器件202和焊垫203)采用干 膜并图形化，制作完成支撑墙204结构后，与高阻硅晶圆进行键合，然后 用背面减薄工艺对高阻硅晶圆进行减薄，形成顶盖层205，顶盖层205与电子器件之间形成空腔206；减薄的厚度根据要求而定，一般至少需要达 到几十微米的厚度才能保证在后续制程中空腔结构不会坍塌。而过厚的高 阻硅晶圆(顶盖层205)在接下来的开孔工艺中需要用到硅通孔(TSV)工 艺才能够形成顶盖205’，TSV工艺成本较高且难度较大。开孔过后的电性 互连需要进行重布线工艺(RDL)，不选择与前面的TSV工艺开孔后直接 进行电性互连工艺(bumping)的原因是，这种工艺高阻硅晶圆形成的顶盖 层剩余的厚度约为几十微米，bumping工艺需要高于顶盖层顶部几十微米， 那么bumping工艺时光刻的光阻厚度甚至会达到100微米以上，过厚的光 阻对曝光显影工艺有很高的要求，因可选择先进行重布线工艺，用铜线207 将焊垫203引出，然后在引出的RDL上进行电性互连工艺(即焊球208)。
在这种方法中，完成空腔的形成需要高阻硅晶圆和TSV工艺，两者的 成本均比较高。再加上高阻硅材料不透光，用硅做盖顶层材料在键合过后 就无法直接观察到底部封装器件的形貌，若在后续工艺中封装的器件的功 能区发生异常难以及时发现。
综上所示，高阻硅做盖顶层材料的工艺存在成本高、工艺难等缺点， 亦需改进。
为解决上述问题，本发明提供一种晶圆级封装方法及晶圆级封装结构。 采用杨氏模量大于硅的介电材料作为形成空腔结构顶盖层的材料，能够有 效增加顶盖层的强度，提高顶盖层的抗变形能力并降低顶盖层的厚度，从 而避免了后续进行电性互连工艺中使用硅通孔工艺和布线工艺，有效降低 了工艺难度和成本。
以下结合附图和具体实施例对本发明的晶圆级封装方法作进一步详细 说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需 说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限 于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的 比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间 进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况 下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能 够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述 的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执 行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述 的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相 同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更 为清楚，本说明书不会将所有相同构件的标号标于每一图中。
图3为本发明一实施例提供的一种晶圆级封装方法的步骤图。
参考图3，根据本发明的一种晶圆级封装方法，包括：
提供器件晶圆301，器件晶圆301上表面形成有电子器件302以及与 电子器件302电连接的电连接结构；
在器件晶圆301的上表面形成支撑层304’，支撑层304’覆盖电子器件 302以及电连接结构；
在支撑层304’中形成暴露电子器件302的开口，并在电子器件302的 周围形成支撑墙304，支撑墙304包裹电连接结构并形成有暴露电连接结 构的第一通孔；
提供衬底305，在衬底305的上表面形成顶盖层306，顶盖层306包括 由介电材料形成的介质层，且介电材料的杨氏模量大于硅的杨氏模量；
将顶盖层306与支撑墙304键合，使电子器件302与顶盖层306之间 形成空腔307；
去除衬底305。
图4A至4I为本实施例提供的一种晶圆级封装方法的相应步骤对应的 结构示意图，以下将参考图4A至4I详细说明本实施例提供的晶圆级封装 方法。
参考图4A，提供器件晶圆301，器件晶圆301上表面形成有电子器件 302以及与电子器件302电连接的电连接结构。本实施例中，电连接结构 为位于电子器件302周围并分别与电子器件302电连接的两个独立的焊垫 303。器件晶圆301中形成有有源器件和无源器件，有源器件包括二极管和MOS管，无源器件包括电阻、电容和电感。
参考图4B，在器件晶圆301的上表面形成支撑层304’，支撑层304’ 覆盖电子器件302以及电连接结构。本实施例中支撑层304’的材料选择干 膜，在器件晶圆301的上表面涂覆一层干膜(胶状)，或者贴附一层干膜， 以形成支撑层304’，为后续形成空腔307结构，支撑层304’的厚度大于电 子器件302和电连接结构中任意一个的厚度，即支撑层304’的表面高度高 于电子器件302和电连接结构中任意一个表面的高度。在本发明的其他实 施例中，支撑层304’的材料还可以为光刻胶或者介质材料。
参考图4C，在支撑层304’中形成暴露电子器件302的开口，并在电子 器件302的周围形成支撑墙304。具体地，对干膜进行图形化工艺，以暴 露电子器件302的有效功能区，并在电子器件302的周围形成支撑墙304， 支撑墙304包裹住焊垫303，并形成暴露焊垫303的第一通孔。
参考图4D，提供衬底305，在衬底305的上表面形成顶盖层306。在 衬底上形成干膜，在干膜上形成介质层；或者，在衬底上形成介质层，在 介质层上形成干膜。具体地，通过气相沉积工艺在衬底305的上表面形成 一层介质层作为顶盖层306；本实施例中，气相沉积工艺选择化学汽相沉 积工艺和物理气相沉积工艺，即通过化学汽相沉积工艺和物理气相沉积工 艺在衬底305的上表面生长出至少一层介质层。本实施例中选择等离子体 增强化学气相沉积工艺(PECVD)。在本发明的其他实施例中顶盖层还可 以为干膜和介质层的组合，可以先在衬底上形成一层干膜然后在干膜上生 成一层介质层，或者在衬底上形成介质层，在介质层上形成干膜。其中， 衬底305可以为本领域技术人员熟知的任意合适的底材，例如可以是以下 所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化 合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体 上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片 (Double Side Polished Wafers，DSP)，也可为氧化铝等的陶瓷基底、石英或 玻璃基底等。
本实施例中，顶盖层306的厚度优选5μm至30μm。顶盖层306的杨 氏模量大于100Gpa，顶盖层306的杨氏模量大于硅材料(约70Gpa)的杨 氏模量，通过调节膜层可做到大于200GPa。在本发明的其他实施例中，顶 盖层306的厚度也可以小于5μm或大于30μm，如几微米至几十微米均可， 本领域技术人员可以根据实际需求自行选择。顶盖层306的材料可以是任 意适合的介电材料，特点是绝缘无机材料，包括但不限于氧化硅、氮化硅、 氮化铝、碳化硅等材料中的至少一种，由上述材料形成的顶盖层306具有 透明的特性，有利于在封装完成后查看空腔内的器件状态，便于及时发现 问题。有机材料和金属材料也可用于顶盖加强层材料，一般在305移除后 采用光刻或PVD工艺沉积有机或者金属材料，且加强层需经过光刻工艺保 证封装后不漏电。
参考图4E，将顶盖层306与支撑墙304键合，使电子器件302与顶盖 层306之间形成空腔307。本实施例中的键合方式选择热压键合。
参考图4F，去除衬底305，只保留顶盖层306。具体地，首先对衬底 305进行背面减薄工艺，使衬底305的厚度达到预设厚度，然后通过湿法 刻蚀工艺去除衬底305。减薄的厚度根据具体设计的结构确定，可减薄至 衬底305剩余50um左右。其中，背面减薄工艺可以采用研磨或刻蚀工艺， 刻蚀工艺可以是湿法刻蚀或者干法刻蚀工艺，其中较佳地使用干法刻蚀工 艺，干法刻蚀包括但不限于反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻 蚀或者激光切割。干法刻蚀例如可以为感应耦合等离子体(ICP)刻蚀、反 应离子刻蚀(RIE)等。若采用湿法刻蚀，刻蚀液可选用氢氟酸溶液，四甲 基氢氧化铵溶液(TMAH)、氢氧化钾溶液，氢氧化铵溶液、EDP溶液(乙 二胺、对苯二酚和水的混合容易)、联胺溶液等。
参考图4G，在去除衬底305之后，刻蚀顶盖层306，形成顶盖306’以 及第二通孔，可选择暴露器件晶圆301中电子器件302之间的切割道309， 第二通孔连通第一通孔并暴露焊垫303。本实施例中采用干法刻蚀，干法 刻蚀包括但不限于反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激 光切割。干法刻蚀例如可以为感应耦合等离子体(ICP)刻蚀、反应离子刻 蚀(RIE)等。
参考图4H，在形成第二通孔并暴露器件晶圆301的切割道309之后， 在第一通孔和第二通孔中形成与焊垫303电连接的导电插塞308，用导电 插塞308将焊垫303的电性引到支撑墙304的外部，本实施例中的导电插 塞308的材料为铜、锡和银，在本发明的其他实施例中，导电插塞308的 材料也可以为金。
参考图4I，在形成与电子器件302电连接的导电插塞308之后，沿切 割道309对器件晶圆301进行切割工艺，以形成完成封装的电子器件302。 切割方式可以选择机械切割或激光切割。
本发明的晶圆级封装方法还可以通过调整顶盖层306的结构满足更大 空腔307尺寸的封装需求。参考图4J至图4L，在本发明的另一个实施例 中，可以在提供衬底305，在衬底305的上表面形成顶盖层306的步骤中， 首先在衬底305上表面通过刻蚀形成与电子器件302功能区形状相配合的 凹槽(深度根据实际需求设计)，然后在衬底305上表面生长出顶盖层306， 之后将顶盖层306与支撑墙304键合，能够形成更大的尺寸的空腔307。
在本发明的其他实施例中，还可以分别在衬底305上形成顶盖306’以 及在器件晶圆301上形成支撑墙304，然后将顶盖306与器件晶圆301上 的支撑墙304直接热压键合，键合时需要设置标记进行对位，保证支撑墙 304和顶盖306’的图形对准精准度。
参考图4F，本发明实施例还提出一种晶圆级封装结构，包括：
器件晶圆301，器件晶圆301上表面形成有电子器件302，电子器件 302的周围形成有与电子器件302电连接的电连接结构；
电子器件302的周围形成有支撑墙304，支撑墙304中形成有暴露电 连接结构的第一通孔；
支撑墙304的顶部形成有顶盖层306，电子器件302与顶盖层306之 间形成空腔307；
顶盖层306的材料包括介电材料，介电材料的杨氏模量大于硅的杨氏 模量。
本实施例中，顶盖层306的厚度为10μm至20μm。顶盖层306的杨氏 模量大于200Gpa。介质层透明，介电材料包括氧化硅、氮化硅、氮化铝、 碳化硅中的至少一种。
在本发明的其他实施方式中，若为进一步提升顶盖层306的抗压性能， 还可以在顶盖层306上增加加强层，加强层材料可选用聚酰亚胺(PI)，干 膜或铜金属材料等，可在衬底305被移除之后通过光刻、PVD等形式添加。 涂覆干膜和干膜图形化工艺也可在顶盖层上进行，具体为在化学气相或物 理气相工艺完成后，进行干膜涂覆和图像化工艺，图形化工艺后与器件晶 圆进行键合，后续工艺均相同。
综上所示，本发明实施例的晶圆级封装方法及晶圆级封装结构，与现 有的采用两层干膜的WLP工艺相比，本发明应用的介电材料采用常用的 PECVD工艺形成，形成的氮化物或氧化物材料的杨氏模量就可达到高于 200Gpa水平，远大于高分子材料的只有数Gpa的杨氏模量。因此在相同 transfer molding工艺条件下，本发明的顶盖层306介电材料能够使用更薄 的顶盖层306达到相同的效果，能够在完成transfer molding工艺后保持空 腔307不塌陷。即使面对当下器件功能区愈加复杂，空腔307面积不断增 大的趋势，合理调整堆积的介电材料形成顶盖层306的结构，亦可满足更 大空腔307尺寸的封装需求。
与现有的采用高阻硅作为顶盖层306材料的WLP工艺相比，因本发明 采用的介电材料的杨氏模量亦远高于硅的杨氏模量(大约70Gpa)，因此 顶盖层306十几微米的介电材料即可达到几十微米硅材料顶盖层306抗压 力的效果。同时也因为顶盖层306材料厚度的大幅度降低，亦无需采用TSV 工艺进行针对焊垫303的开孔，也无需进行重布线工艺和为重布线进行的 光刻工艺，使封装制程大大简化。同时，因为介电材料为无色透明的，可 透过顶盖层306直接观察底部封装的器件晶圆301，如有异常可及时发现， 有效提高产品良率。
因此，本发明的顶盖层306通过采用价格低廉、强度高的无机薄膜层 (介质层)代替昂贵、强度低的干膜高分子材料和高阻硅材料，可以用更 薄的厚度达到与传统顶盖层306材料相同的工艺要求，且可通过调整顶盖 层306的结构满足更大空腔307尺寸的封装需求，同时还能够大大减少封 装成本。
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各 个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是 与其他实施例的不同之处。尤其，对于结构实施例而言，由于其基本相似 于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说 明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何 限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰， 均属于权利要求书的保护范围。

Claims (18)

1.一种晶圆级封装方法，其特征在于，包括：
提供器件晶圆，所述器件晶圆上表面形成有电子器件以及与所述电子器件电连接的电连接结构；
在所述器件晶圆的上表面形成支撑层，所述支撑层覆盖所述电子器件以及所述电连接结构；
在所述支撑层中形成暴露所述电子器件的开口，并在所述电子器件的周围形成支撑墙，所述支撑墙包裹所述电连接结构并形成有暴露所述电连接结构的第一通孔；
提供衬底，在所述衬底的上表面形成顶盖层，所述顶盖层包括由介电材料形成的介质层，且所述介电材料的杨氏模量大于硅的杨氏模量；
将所述顶盖层与所述支撑墙键合，使所述电子器件与所述顶盖层之间形成空腔，所述空腔顶面的所述顶盖层为平整的膜层；
去除所述衬底。
2.根据权利要求1所述的晶圆级封装方法，其特征在于，在所述器件晶圆的上表面形成支撑层步骤中，包括：
在所述器件晶圆的上表面涂覆一层干膜并使所述干膜固化成型，以形成所述支撑层，所述支撑层的厚度大于所述电子器件和所述电连接结构中任意一个的厚度。
3.根据权利要求2所述的晶圆级封装方法，其特征在于，在所述支撑层中形成暴露所述电子器件的开口，并在所述电子器件的周围形成支撑墙步骤中，包括：
对所述干膜进行图形化工艺，以暴露所述电子器件的有效功能区并在所述电子器件的周围形成所述支撑墙。
4.根据权利要求1所述的晶圆级封装方法，其特征在于，在所述衬底的上表面形成顶盖层包括：
在所述衬底上形成干膜，在所述干膜上形成介质层；或者，
在所述衬底上形成介质层，在所述介质层上形成干膜。
5.根据权利要求4所述的晶圆级封装方法，其特征在于，形成介质层的方法包括：
通过气相沉积工艺在所述衬底的上表面形成所述介质层；
所述气相沉积工艺包括化学汽相沉积工艺和物理气相沉积工艺。
6.根据权利要求1所述的晶圆级封装方法，其特征在于，所述介质层的厚度为5μm至30μm。
7.根据权利要求1所述的晶圆级封装方法，其特征在于，所述介质层的杨氏模量大于100Gpa。
8.根据权利要求1所述的晶圆级封装方法，其特征在于，所述介质层透明，形成所述介质层的所述介电材料包括氧化硅、氮化硅、氮化铝、碳化硅中的至少一种。
9.根据权利要求1所述的晶圆级封装方法，其特征在于，在去除所述衬底步骤中，包括：
对所述衬底进行背面减薄工艺，使所述衬底的厚度达到预设厚度。
10.根据权利要求8所述的晶圆级封装方法，其特征在于，在去除所述衬底步骤中，还包括：
当所述衬底被减薄至预设厚度后，通过湿法刻蚀工艺去除所述衬底。
11.根据权利要求1所述的晶圆级封装方法，其特征在于，在去除所述衬底之后，还包括：
刻蚀所述顶盖层，形成第二通孔并暴露所述器件晶圆的切割道，所述第二通孔连通所述第一通孔并暴露所述电连接结构，其中，所述电连接结构为位于所述电子器件周围并焊垫与所述电子器件电连接的至少一个焊垫。
12.根据权利要求11所述的晶圆级封装方法，其特征在于，在形成第二通孔并暴露所述器件晶圆的切割道之后，还包括：
在所述第一通孔和第二通孔中形成与所述焊垫电连接的导电插塞，所述导电插塞的材料为铜或金。
13.根据权利要求11所述的晶圆级封装方法，其特征在于，在形成与所述电子器件电连接的导电插塞之后，还包括：
沿所述切割道对所述器件晶圆进行切割工艺，以形成完成封装的电子器件。
14.一种晶圆级封装结构，其特征在于，包括：
器件晶圆，所述器件晶圆上表面形成有电子器件，所述电子器件的周围形成有与所述电子器件电连接的电连接结构；
所述电子器件的周围形成有支撑墙，所述支撑墙中形成有暴露所述电连接结构的第一通孔；
所述支撑墙的顶部形成有顶盖层，所述电子器件与所述顶盖层之间形成空腔，所述空腔顶面的所述顶盖层为平整的膜层；
所述顶盖层包括介电材料形成的介质层，所述介电材料的杨氏模量大于硅的杨氏模量。
15.根据权利要求14所述的晶圆级封装结构，其特征在于，所述顶盖层包括所述介质层和干膜层。
16.根据权利要求14所述的晶圆级封装结构，其特征在于，所述介质层的厚度为10μm至20μm。
17.根据权利要求14所述的晶圆级封装结构，其特征在于，所述介质层的杨氏模量大于100Gpa。
18.根据权利要求14所述的晶圆级封装结构，其特征在于，所述介质层透明，所述介电材料包括氧化硅、氮化硅、氮化铝、碳化硅中的至少一种。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820655A (zh) * 2020-12-31 2021-05-18 中芯集成电路（宁波）有限公司 半导体器件的封装方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104979302A (zh) * 2014-04-09 2015-10-14 精材科技股份有限公司 晶片封装体及其制造方法
CN105600738A (zh) * 2015-10-09 2016-05-25 锐迪科微电子（上海）有限公司 一种用于晶圆级封装的密闭结构及其制造方法
CN108155887A (zh) * 2016-12-05 2018-06-12 三星电机株式会社 声波滤波器装置及制造该声波滤波器装置的方法
CN108346639A (zh) * 2017-09-30 2018-07-31 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法以及封装结构
CN109728790A (zh) * 2019-01-16 2019-05-07 厦门云天半导体科技有限公司 一种滤波器的晶圆级封装结构及其工艺
CN109809357A (zh) * 2017-11-21 2019-05-28 锐迪科微电子（上海）有限公司 一种mems器件的晶圆级封装方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120094418A1 (en) * 2010-10-18 2012-04-19 Triquint Semiconductor, Inc. Wafer Level Package and Manufacturing Method Using Photodefinable Polymer for Enclosing Acoustic Devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104979302A (zh) * 2014-04-09 2015-10-14 精材科技股份有限公司 晶片封装体及其制造方法
CN105600738A (zh) * 2015-10-09 2016-05-25 锐迪科微电子（上海）有限公司 一种用于晶圆级封装的密闭结构及其制造方法
CN108155887A (zh) * 2016-12-05 2018-06-12 三星电机株式会社 声波滤波器装置及制造该声波滤波器装置的方法
CN108346639A (zh) * 2017-09-30 2018-07-31 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法以及封装结构
CN109809357A (zh) * 2017-11-21 2019-05-28 锐迪科微电子（上海）有限公司 一种mems器件的晶圆级封装方法
CN109728790A (zh) * 2019-01-16 2019-05-07 厦门云天半导体科技有限公司 一种滤波器的晶圆级封装结构及其工艺

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