JP7027577B2 - ウェーハレベルシステムインパッケージ方法及びパッケージ構造 - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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Description

本発明は、半導体製造分野に関し、特に、ウェーハレベルシステムインパッケージ方法及びパッケージ構造に関する。
超大規模集積回路の発展動向とともに、集積回路の特徴であるサイズは減少し続けており、集積回路のパッケージ技術に対する人々の要求はそれに応じて高まっていく。従来のパッケージ技術は、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、ＢＧＡ）、チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ、ＣＳＰ）、ウェーハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ、ＷＬＰ）、三次元パッケージ（３Ｄ）及びシステムインパッケージ（ＳｉＰ）などを含む。
システムインパッケージは、機能が異なる複数の能動素子、受動素子、微小電気機械システム（ＭＥＭＳ）、光学素子などの他の素子を１つのユニットに組み合わせて、複数種の機能を提供できた、異種ＩＣを集積できるシステム又はサブシステムを形成する。システムインパッケージは、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ、ＳｏＣ）に比べて、集積が比較的簡単であり、設計サイクル及び市場投入サイクルがより短く、コストが低く、複雑なシステムを実現できる。
現在、進んだパッケージ方法は、コストがより低く、信頼性がより高く、より速く及び密度がより高いという集積回路パッケージの目的を満たすために、主に、ウェーハレベルシステムインパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、ＷＬＰＳｉＰ）を用い、従来のシステムインパッケージに比べて、ウェーハレベルシステムインパッケージは、デバイスウェーハにパッケージ集積工程を完了させ、パッケージ構造の面積を大幅に減少させ、製造コストを低下させ、電気特性を最適化させ、大量に製造できるなどの利点を有し、作業量と装置に対するニーズを顕著に減少させることができる。
しかしながら、従来技術のウェーハレベルシステムインパッケージは、パッケージ構造の性能及び信頼性の低下を引き起こしやすい。
本発明が解決しようとする課題は、パッケージ構造の性能及び信頼性を向上させるウェーハレベルシステムインパッケージ方法及びパッケージ構造を提供することである。
上記課題を解決するために、本発明は、複数の第１チップが集積された第１正面及び前記第１正面と反対の第１裏面を含むデバイスウェーハを提供するステップと、複数の第２チップを提供するステップと、前記デバイスウェーハの第１正面にフォトエッチング可能な接着層を形成するステップと、前記接着層をパターニングし、前記第１正面を露出させた第１ビアホールを前記接着層内に形成するステップと、前記接着層をパターニングした後、各第２チップを各第１ビアホールに対応し、前記第１ビアホールの頂部を覆うように、残りの接着層上に設け、前記デバイスウェーハと前記第２チップとを接合するステップと、前記デバイスウェーハの第１裏面をエッチングし、前記デバイスウェーハを貫通して前記第１ビアホールと円通する第２ビアホールを前記デバイスウェーハ内に形成し、前記第１ビアホールと前記第２ビアホールによって第１導電ビアホールを構成するステップと、前記第２チップに電気的に接続される第１導電柱を前記第１導電ビアホールホール内に形成するステップと、を含むウェーハレベルシステムインパッケージ方法を提供する。
それに応じて、本発明は、複数の第１チップが集積された第１正面及び前記第１正面と反対の第１裏面を含むデバイスウェーハと、前記デバイスウェーハの第１正面に位置し、前記第１正面を露出させた複数のビアホールを内部に有する接着層と、前記接着層上に設けられ、各ビアホールに対応して前記ビアホールの頂部を覆い、前記デバイスウェーハに接合される複数の第２チップとを、備えるパッケージ構造をさらに提供する。
本発明の技術案は、従来技術に比べて、以下の利点を有する。
本発明は、前記デバイスウェーハと前記第２チップとを接合する前、前記デバイスウェーハの第１正面に接着層を形成し、前記接着層をパターニングし、前記第１正面を露出させた、前記第２チップと１対１対応する第１ビアホールを前記接着層内に形成する。順に前記デバイスウェーハの第１裏面及び接着層をエッチングし、まず前記デバイスウェーハ内に第２ビアホールを形成し、次に前記第２ビアホールと貫通する第１ビアホールを前記接着層内に形成する方式に比べて、まず前記接着層内に第１ビアホールを形成し、次に前記第１裏面をエッチングして第２ビアホールを形成する本発明の方式は、前記接着層を横方向にエッチングしすぎるという課題を回避でき、それにより、前記第１ビアホールの開口サイズが前記第２ビアホールの開口サイズより大きいという課題を回避し、それに応じて、その後、前記第２チップに電気的に接続される第１導電柱を第１導電ビアホール内に形成する際、前記第１ビアホール内の前記第１導電柱の形成難度を低下させ、前記第１ビアホール内の前記第１導電柱の形成品質を向上させることに寄与し、それにより、前記第１導電柱の電気的接続性能を改善し、さらにパッケージ構造の性能及び信頼性を最適化させる。
代替的な方式では、前記接着層をパターニングした後、残りの接着層が前記第２チップに対応する位置の第１正面を覆い、それに応じて、その後、前記第２チップを覆うパッケージ層を前記第１正面に形成する際、前記パッケージ層が前記第２チップから露出した第１正面と良好に接触することにより、前記パッケージ層の絶縁、密封及び防水の役割の向上に寄与する。
パッケージ方法の各ステップに対応する構造模式図である。 パッケージ方法の各ステップに対応する構造模式図である。 パッケージ方法の各ステップに対応する構造模式図である。 パッケージ方法の各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の他の実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の他の実施例における各ステップに対応する構造模式図である。 本発明のウェーハレベルシステムインパッケージ方法の他の実施例における各ステップに対応する構造模式図である。 本発明のパッケージ構造の１つの実施例の構造模式図である。 本発明のパッケージ構造の他の実施例の構造模式図である。
背景技術から分かるように、ウェーハレベルシステムインパッケージは、パッケージ構造の性能及び信頼性の低下を引き起こしやすい。ウェーハレベルシステムインパッケージ方法と組み合わせてその性能及び信頼性の低下原因を分析する。
図１～図４は、パッケージ方法の各ステップに対応する構造模式図である。
図１を参照して、複数の第１チップ１１が集積された第１正面１２及び前記第１正面１２と反対の第１裏面１３を含む第１デバイスウェーハ１０を提供する。
前記第１デバイスウェーハ１０は、パッケージプロセスでの集積すべきウェーハとして用いられ、パッケージ工程の完了後、前記第１デバイスウェーハ１０に対してパッケージテストを行って切断して個々の完成品チップを取得する。
図２を参照して、半導体デバイスを有する第２正面（図示せず）、及び前記第２正面と反対の第２裏面（図示せず）を含む複数の第２チップ３１を提供し、前記第２正面及び第２裏面のいずれか一面上に接着層２０が形成される。
前記第２チップ３１は、パッケージプロセスでの集積すべきチップとして用いられ、機能が異なる複数の第２チップ３１を１つのパッケージ構造に統合することによって、ウェーハレベルシステムインパッケージを実現する。
現在、前記第２チップ３１を提供するステップは、前記第２チップ３１が集積された第３正面及び前記第３正面と反対の第３裏面をそれぞれ含んだ、機能が異なる複数の第２デバイスウェーハを提供するステップと、前記第３正面及び第３裏面のいずれか一面上に接着膜を形成するステップと、前記複数の第２デバイスウェーハ及び前記第２デバイスウェーハ上に位置する接着膜を切断し、機能が異なる複数の第２チップ３１、及び前記第２チップ３１のいずれか一面上に位置する接着層２０を取得するステップと、を含む。
引き続き図２を参照して、前記接着層２０を前記第１正面１２上に固定し、前記接着層２０によって前記第１デバイスウェーハ１０と前記第２チップ３１とを粘着結合する。
図３を参照して、前記第２チップ３１を覆うパッケージ層４０を前記第１正面１２（図２に示す）に形成し、前記パッケージ層４０を形成した後、前記第１裏面１３（図２に示す）によって前記第１デバイスウェーハ１０に対して薄肉化処理を行う。
図４を参照して、シリコン貫通ビアホール（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）エッチングプロセスを用い、順に前記第１裏面１３及び接着層２０をエッチングし、前記第１デバイスウェーハ１０内に第１ビアホール１５を形成し、前記第１ビアホール１５と貫通しかつ前記第２チップ３１を露出させた第２ビアホール２５を前記接着層２０内に形成し、前記第２ビアホール２５及び前記第１ビアホール１５が導電ビアホールを構成し、前記導電ビアホールの延在方向を第１方向、前記第１方向及び前記第１正面１２（図２に示す）の法線方向に垂直な方向を第２方向（図４のＡＡ１方向に示す）とする。
ウェーハレベルシステムインパッケージは、主に、物理的接続及び電気的接続という２つの重要なプロセスを含み、前記接着層２０は、通常、前記第２チップ３１と前記第１デバイスウェーハ１０との間の物理的接続を実現するための有機材料であり、シリコン貫通ビアホールのエッチング及び電気メッキ技術によって、前記第１チップ１１及び第２チップ３１と他の回路との間の電気的接続、及び前記第１チップ１１及び第２チップ３１との間の電気的接続を実現する。
シリコン貫通ビアホールのエッチングに用いられるプロセスは、通常、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）プロセスであり、前記第１ビアホール１５をエッチング形成した後、前記第２ビアホール２５の開口サイズＬ２（図４に示す）及び形態は、主に、前記第１ビアホール１５の形態及びエッチング工程に応じて決定される。
ドライエッチング過程で、エッチングガスと反応しないポリマー（Ｐｏｌｙｍｅｒ）副生成物が生成され、前記副生成物が開口側壁に付着しやすくて、横方向エッチング（すなわち、前記第２方向のエッチング）を阻止し、しかしながら、前記接着層２０が有機材料であり、前記エッチングガスが主にＯ２であり、ドライエッチング過程で生成された副生成物のほとんどがガスであるため、前記接着層２０のエッチング過程で、前記第２ビアホール２５の側壁が保護されにくくて、横方向にエッチングしすぎ、従って、前記第２ビアホール２５が形成された後、前記第２ビアホール２５の開口サイズＬ２が大きくなるという課題が発生しやすく、すなわち、前記第１ビアホール１５の開口サイズＬ１（図４に示す）が前記第２ビアホール２５の開口サイズＬ２より小さくなる。ここで、前記第１ビアホール１５の開口サイズＬ１とは、前記第２方向の前記第１ビアホール１５のサイズ、前記第２ビアホール２５の開口サイズＬ２とは、前記第２方向の前記第２ビアホール２５のサイズを意味する。
また、前記接着層２０の厚みが大きいと、前記第２ビアホール２５の開口サイズＬ２が大きくなるという課題がより顕著になる。
半導体デバイスの間の電気的接続を実現するために、その後、さらに電気メッキ技術によって前記導電ビアホール内に導電柱を形成する必要があり、前記第１ビアホール１５の開口サイズＬ１が前記第２ビアホール２５の開口サイズＬ２より小さく、従って、前記第２ビアホール２５の側壁に近い位置には、前記第１デバイスウェーハ１０と前記第２チップ３１との間がスリット（図４の点線円に示す）を形成しやすく、それに応じて、前記導電柱の材料を前記スリットに良好に充填することが容易ではなく、ひいては、前記スリットに前記導電柱を形成できず、そのため、前記導電柱の電気的接続性能が低下し、さらにパッケージ構造の性能及び信頼性が低下してしまう。
本発明は、前記技術的課題を解決するために、前記デバイスウェーハと前記第２チップとを接合する前、前記デバイスウェーハの第１正面に接着層を形成し、前記接着層をパターニングし、前記第１正面を露出させた、前記第２チップと１対１対応する第１ビアホールを前記接着層内に形成する。順に前記デバイスウェーハの第１裏面及び接着層をエッチングし、まず前記デバイスウェーハ内に第２ビアホールを形成し、次に前記第２ビアホールと貫通する第１ビアホールを前記接着層内に形成する方式に比べて、まず第１ビアホールを形成し、次に前記第１裏面をエッチングして第２ビアホールを形成する本発明の方式は、前記接着層を横方向にエッチングしすぎるという課題を回避でき、それにより、前記第１ビアホールの開口サイズが前記第２ビアホールの開口サイズより大きいという課題を回避し、それに応じて、その後、前記第２チップに電気的に接続される第１導電柱を第１導電ビアホール内に形成する際、前記第１ビアホール内の前記第１導電柱の形成難度を低下させ、前記第１ビアホール内の前記第１導電柱の形成品質を向上させることに寄与し、それにより、前記第１導電柱の電気的接続性能を改善し、さらにパッケージ構造の性能及び信頼性を最適化させる。
本発明の上記目的、特徴及び利点を明瞭かつわかりやすくするために、以下、図面を組み合わせて本発明の具体的な実施例について詳細に説明する。
図５～図１４は、本発明のウェーハレベルシステムインパッケージ方法の１つの実施例における各ステップに対応する構造模式図である。
図５を参照して、複数の第１チップ１１０が集積された第１正面１２１及び前記第１正面１２１と反対の第１裏面１２２を含むデバイスウェーハ（ＣＭＯＳ Ｗａｆｅｒ）１００を提供する。
前記デバイスウェーハ１００は、デバイス製作が完了されたウェハーであり、パッケージプロセスでの集積すべきウェハーとして用いられる。
本実施例では、前記デバイスウェーハ１００は、ウェーハレベルシステムインパッケージを実現することに適する。ウェーハレベルシステムインパッケージとは、機能が異なる複数の能動素子、受動素子、微小電気機械システム、光学素子などの他の素子を１つのデバイスウェーハに集積し、切断して個々のパッケージ体を取得する技術を意味する。ウェーハレベルシステムインパッケージは、効率が高く、密度が高く、体積が小さく、製造効率が高く、電熱性能に優れるなどの利点を有し、従って、高まっているパッケージプロセス要求を満たすことができる。
他の実施例では、前記デバイスウェーハは、さらに、ウェーハレベルパッケージプロセスの実現に適することができる。ウェーハレベルパッケージとは、直接デバイスウェーハにほとんど又はすべてのパッケージテスト工程を行って、切断して個々の完成品チップを取得する技術を意味する。
引き続き図５を参照して、フォトエッチング可能な接着層２００を前記デバイスウェーハ１００の第１正面１２１に形成する。
前記接着層２００は、粘性材料であり、後続のパターニングプロセスを経た後、残りの接着層２００は、前記デバイスウェーハ１００と集積すべきチップを粘着結合することに適する。
本実施例では、前記接着層２００がフォトエッチング可能な粘性材料であり、従って、後続の露光現像によって前記接着層２００に対してパターニング処理を行うことができ、更なるエッチングプロセスの使用を回避でき、それにより、前記接着層２００の後続パターニングのプロセスステップを簡略化させ、プロセスのコストを低下させ、パッケージ効率を向上させることに寄与し、また、露光現像によって前記接着層２００をパターニングし、さらに前記接着層２００の粘性に影響が生じることを回避する。
そのために、本実施例では、前記接着層２００の材料は、ドライフィルム（Ｄｒｙ ｆｉｌｍ）である。ドライフィルムは、半導体チップをパッケージする又はプリント基板を製造する際に用いられた、粘性を持つフォトレジスト膜であり、ドライフィルムフォトレジストは、無溶媒型フォトレジストをポリエステルフィルム基板に塗布し、ポリエチレンフィルムを覆うことによって製造され、使用するとき、ポリエチレンフィルムを引きはがし、無溶媒型フォトレジストを基板に圧着し、露光現像処理によって、前記ドライフィルムフォトレジスト内にパターンを形成できる。
他の実施例では、前記接着層の材料は、さらに、ポリミイド（Ｐｏｌｙｉｍｉｄｅ）、ポリベンゾオキサゾール（ＰＢＯ）又はベンゾシクロブテン樹脂（ＢＣＢ）であってもよい。
なお、前記接着層２００の厚みＴ１は、小さすぎることも好ましくなく、大きすぎることも好ましくない。前記接着層２００の厚みＴ１が小さすぎると、前記接着層２００が前記デバイスウェーハ１００と集積すべきチップを粘着結合できないことを引き起こしやすく、前記接着層２００の厚みＴ１が大きすぎると、後続のパターニングプロセスの難度を増加させ、さらにプロセスの資源及び時間を浪費してしまう。そのため、本実施例では、実際のプロセスニーズに応じて、前記接着層２００の厚みＴ１が５μｍ～１００μｍである。
図６を参照して、前記接着層２００をパターニングし、前記第１正面１２１を露出させた複数の第１ビアホール２０１を前記接着層２００内に形成する。
前記デバイスウェーハ１００と集積すべきチップとを粘着結合するために、その後、前記集積すべきチップを残りの接着層２００上に設け、前記第１ビアホール２０１は、前記集積すべきチップに電気的に接続される導電柱の後続形成に空間位置を提供することに用いられる。それに応じて、その後、前記集積すべきチップを残りの接着層２００に設けた後、前記複数の第１ビアホール２０１が前記集積すべきチップと１対１対応する。
本実施例では、前記集積すべきチップに電気的に接続される導電柱が前記第１チップ１１０にブリッジ接続することを回避するように、前記第１正面１２１における前記第１ビアホール２０１の投影が前記第１チップ１１０の一側に位置し、前記パッケージ構造の正常使用機能を実現するために、実際のプロセスニーズに応じて、前記第１ビアホール２０１が前記第１チップ１１０と１対１対応する。前記第１ビアホール２０１が前記第１チップ１１０と１対１対応することとは、前記第１ビアホール２０１の数が前記第１チップ１１０の数と同じであり、前記第１ビアホール２０１と前記第１チップ１１０が予め設定された相対位置関係を持っていることを意味する。
本実施例では、前記第１ビアホール２０１の延在方向を第１方向、前記第１方向及び前記第１正面１２１法線方向に垂直な方向を第２方向（図６のＢＢ１方向に示す）とする。
具体的には、前記接着層２００の材料がドライフィルムであることに応じて、前記接着層２００をパターニングするステップは、前記接着層２００に対して露光現像プロセスを行うステップを含む。露光現像プロセスによって前記接着層２００をパターニングすることは、さらに、前記第２方向の前記第１ビアホール２０１の開口サイズの精度を向上させることに寄与し、また、前記露光現像プロセスの後、残りの接着層２００が粘性を持ち、それにより、前記デバイスウェーハ１００と前記集積すべきチップとを粘着結合できる。
本実施例では、前記接着層２００をパターニングするプロセスの難度及びプロセスのコストを低下させるために、前記接着層２００をパターニングした後、残りの接着層２００には前記第１ビアホール２０１に対応する位置の第１正面１２１だけが露出する。
図７を参照して、複数の第２チップ３１０を提供する。
前記第２チップ３１０は、ウェーハレベルシステムインパッケージプロセスでの集積すべきチップとして用いられ、前記複数の第２チップ３１０の機能タイプが少なくとも１種である。
本実施例では、前記第２チップ３１０の機能タイプが複数種であり、前記第２チップ３１０の数が前記第１チップ１１０の数と同じである。機能が異なる複数の第２チップ３１０を１つのパッケージ構造に統合することによって、ウェーハレベルシステムインパッケージ方式を実現する。
他の実施例では、たとえば、前記デバイスウェーハがウェーハレベルパッケージプロセスを実現することに適する場合、前記複数の第２チップの機能タイプがさらに同じであってもよい。
前記第２チップ３１０は、集積回路の製作技術で製造することができる。具体的には、前記第２チップ３１０は、記憶チップ、通信チップ、プロセッサ又はロジックチップであってもよい。他の実施例では、前記第２チップは、さらに、他の機能チップであってもよい。
本実施例では、前記第１ビアホール２０１は、前記第２チップ３１０に電気的に接続される導電柱の後続形成に空間位置を提供することに用いられ、それに応じて、前記第２チップ３１０が前記第１ビアホール２０１と１対１対応する。前記第２チップ３１０が前記第１ビアホール２０１と１対１対応することとは、前記第１ビアホール２０１の数が前記第２チップ３１０の数と同じであり、前記第１ビアホール２０１には前記第２チップ３１０に対応する位置の第１正面１２１の一部（図６に示す）が露出することである。
引き続き図７を参照して、前記第２チップ３１０が前記第１ビアホール２０１と１対１対応しかつ前記第１ビアホール２０１の頂部を覆うように、前記第２チップ３１０をパターニング後の残りの接着層２００上に設け、前記デバイスウェーハ１００と前記第２チップ３１０とを接合する。
本実施例では、前記接着層２００が粘性材料であるので、前記第２チップ３１０を前記残りの接着層２００上に設けることによって、前記デバイスウェーハ１００と前記第２チップ３１０とを粘着結合でき、すなわち、粘着結合することで、前記デバイスウェーハ１００と前記第２チップ３１０とを接合する。
なお、前記複数の第２チップ３１０は、機能が異なるので、異なる機能の複数のデバイスウェーハを切断することによって取得することができ、前記第２チップ３１０は、通常、半導体基板上に形成されたＮＭＯＳデバイス又はＰＭＯＳデバイスなどの半導体デバイスを備え、誘電体層、金属相互接続構造及び接合パッドなどの構造をさらに備える。
本実施例では、前記第２チップ３１０は、デバイスを有する第２正面（図示せず）及び前記第２正面と反対の第２裏面（図示せず）を含む。前記第２裏面とは、前記接合パッドから離れる側の半導体基板の底部面である。
それに応じて、前記第２チップ３１０を前記残りの接着層２００上に設けるステップで、実際のプロセスニーズに応じて、前記第２チップ３１０の第２正面又は前記第２裏面を前記接着層２００上に設けることができる。
さらに、なお、前記第２チップ３１０が前記第１ビアホール２０１の頂部を覆い、つまり、前記第２チップ３１０における前記第１ビアホール２０１の投影が前記第２チップ３１０内に位置することによって、前記第２チップ３１０に電気的に接続される導電柱の後続形成プロセスに基礎を提供し、前記導電柱の電気的接続性能を向上させる。
図８を組み合わせて参照して、本実施例では、前記デバイスウェーハ１００と前記第２チップ３１０とを接合した後、前記第２チップ３１０を覆うパッケージ層４００を前記第１正面１２１に形成するステップをさらに含む。
前記パッケージ層４００が前記第２チップ３１０を覆って、密封及び防水の役割を果たし、前記第２チップ３１０を保護でき、それにより、前記第２チップ３１０が摩損されたり、汚染されたり、又は酸化されたりする確率を低下させ、さらに、パッケージ後に形成されるパッケージ構造の性能及び信頼性を最適化させることに寄与する。
本実施例では、前記パッケージ層４００の材料は、エポキシ樹脂（Ｅｐｏｘｙ）である。エポキシ樹脂は、収縮率が低く、粘着性が高く、耐食性が高く、電気特性に優れ及びコストが低いなどの利点を有し、従って、電子デバイス及び集積回路のパッケージ材料として幅広く用いられる。
他の実施例では、前記パッケージ層は、さらに、フォトレジスト、プリプレグ（Ｐｒｅｐｒｅｇ）又はレーザ活性化材料（Ｌａｓｅｒ Ａｃｔｉｖａｔｅｄ Ｍａｔｅｒｉａｌ）であってもよい。
本実施例では、射出成形プロセスによって、液体のプラスチックパッケージ材料又は固体のプラスチックパッケージ材料で前記パッケージ層４００を形成することができる。射出成形プロセスの充填性能が良好であり、前記プラスチックパッケージ材料を複数の第２チップ３１０の間に良好に充填でき、それにより、前記パッケージ層４００のパッケージ効果を向上させる。
具体的には、前記射出成形プロセスは、ホットプレス射出成形プロセスである。他の実施例では、さらに、他のプロセスを用いて前記パッケージ層を形成してもよい。
図９を組み合わせて参照して、前記パッケージ層４００を形成した後、前記第１裏面１２２によって、前記デバイスウェーハ１００に対して薄肉化処理を行うステップをさらに含む。
前記デバイスウェーハ１００に対して薄肉化処理を行って、前記デバイスウェーハ１００の厚みを減少させることにより、前記デバイスウェーハ１００の放熱効果を改善し、後続のパッケージプロセスを行い、パッケージ後に得られたパッケージ構造の全体厚みを減少させることに寄与する。
本実施例では、前記薄肉化処理に用いられるプロセスは、裏部研磨プロセス、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）プロセス及びウエットエッチングプロセスのうちの１種又は複数種であってもよい。
なお、本実施例では、前記パッケージ層４００を形成してから前記薄肉化処理を行うことを例として説明し、それにより、前記パッケージ層４００が前記薄肉化処理過程で前記第２チップ３１０に対して固定及び支持の役割を果たす。
他の実施例では、さらに、前記薄肉化処理の後に前記パッケージ層を形成してもよい。具体的には、前記第２チップを前記接着層上に設けた後、前記薄肉化処理の前、前記第２チップの、前記接着層と反対の表面をキャリアウェハー（Ｃａｒｒｉｅｒ Ｗａｆｅｒ）上に仮接合することで、前記キャリアウェハーが前記薄肉化処理過程で前記複数の第２チップに対して一時的な固定及び支持の役割を果たし、前記第２チップの欠落確率を低下させ、仮接合（Ｔｅｍｐｏｒａｒｙ Ｂｏｎｄｉｎｇ）によって、さらに前記第２チップと前記キャリアウェハーの後続分離が容易になる。
それに応じて、前記薄肉化処理後、前記第２チップ及びキャリアウェハーに対して接合解除（Ｄｅ－ｂｏｎｄｉｎｇ）処理を行い、前記キャリアウェハーを除去し、前記接合解除処理後、前記第２チップを覆うパッケージ層を前記第１正面に形成する。
図１０を参照して、前記パッケージ層４００を形成して薄肉化処理を完了させた後、前記デバイスウェーハ１００の第１裏面１２２をエッチングし、前記デバイスウェーハ１００を貫通しかつ前記第１ビアホール２０１と貫通する第２ビアホール１０１を前記デバイスウェーハ１００内に形成し、前記第２ビアホール１０１及び前記第１ビアホール２０１が第１導電ビアホール１５１を構成する。
前記第１導電ビアホール１５１は、前記第２チップ３１０に電気的に接続される第１導電柱の後続形成に空間位置を提供することに用いられる。
具体的には、シリコンパンチ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）エッチングプロセスを用いて前記第１ビアホール２０１を形成し、前記エッチングプロセスは、ドライエッチング及びウエットエッチングのうちの１種又は２種であってもよい。
本実施例では、前記デバイスウェーハ１００をエッチングするステップは、ドライエッチングプロセスを用い、一部の厚みの前記デバイスウェーハ１００をエッチングするステップと、前記ドライエッチングプロセスの後、ウエットエッチングプロセスを用いて残りの厚みの前記デバイスウェーハ１００をエッチングし、前記デバイスウェーハ１００を貫通する第２ビアホール１０１を形成するステップと、を含む。
ドライエッチングプロセスを用いてからウエットエッチングプロセスを用いる方式によって、エッチング効率を向上させるとともに、前記接着層２００及び第２チップ３１０にエッチング損失をもたらすことを回避することができ、さらに、前記第２方向（図６のＢＢ１方向に示す）の前記第１ビアホール２０１の開口サイズに起因する影響を減少させることに寄与する。
なお、本実施例では、まず前記接着層２００をパターニングして前記第１ビアホール２０１を形成し、次に前記デバイスウェーハ１００をエッチングして前記第２ビアホール１０１を形成し、すなわち、前記デバイスウェーハ１００をエッチングする前、前記接着層２００内に前記第１ビアホール２０１が形成されており、前記第２方向の前記第１ビアホール２０１の開口サイズを前述接着層２００のパターニングプロセスによって設定することにより、前記第２方向の前記第１ビアホール２０１の開口サイズがプロセスニーズを満たすことができ、従って、本実施例は、順に前記デバイスウェーハ及び接着層をエッチングし、まず前記デバイスウェーハ内に第２ビアホールを形成し、次に前記第２ビアホールと貫通する第１ビアホールを前記接着層内に形成する方式に比べて、前記第２方向の前記第１ビアホール２０１の開口サイズが前記第２方向の前記第２ビアホール１０１の開口サイズより大きいという課題を回避でき、それにより、前記第１ビアホール２０１の側壁に近い位置には（図１０の点線円に示す）、前記デバイスウェーハ１００及び第２チップ３１０との間がスリットを形成するという課題を回避する。
さらに、なお、前記複数の第２チップ３１０の機能が異なるので、前記第１ビアホール２０１を形成してから前記第２ビアホール１０１を形成する方式によって、パッケージ構造の性能及び信頼性を最適化させるとともに、ウェーハレベルシステムインパッケージ方式を実現でき、ウェーハレベルシステムインパッケージ方法と従来のシステムインパッケージ方法を組み合わせて、複数種のチップの集積を完了させるとともに、デバイスウェーハにパッケージ工程を完了させるなどの製造利点を実現する。
本実施例では、前記ウェーハレベルシステムインパッケージ方法は、前記デバイスウェーハ１００の第１裏面１２２をエッチングし、前記第１チップ１１０を露出させた第２導電ビアホール１５２を前記デバイスウェーハ１００内に形成するステップをさらに含み、前記第２導電ビアホール１５２は、前記第１チップ１１０に電気的に接続される第２導電柱の後続形成に空間位置を提供することに用いられる。
本実施例では、異なるエッチングステップによってそれぞれ前記デバイスウェーハ１００内に前記第２ビアホール１０１及び前記第２導電ビアホール１５２を形成する。なお、本実施例は、前記第２導電ビアホール１５２を形成してから前記第２ビアホール１０１を形成することを例として説明する。
具体的には、前記第１チップ１１０の上方の第１裏面１２２をエッチングし、前記第１チップ１１０を露出させた第２導電ビアホール１５２を前記デバイスウェーハ１００内に形成し、前記第１裏面１２２をさらに覆う充填層（図示せず）を前記第２導電ビアホール１５２内に形成し、前記第１ビアホール２０１の上方の充填層を露出させたパターン開口（図示せず）を内部に有するパターン層（図示せず）を前記充填層上に形成し、前記パターン層をマスクとして、前記パターン開口に沿って前記充填層及びデバイスウェーハ１００を順にエッチングし、前記デバイスウェーハ１００を貫通しかつ前記第１ビアホール２０１と貫通する第２ビアホール１０１を前記デバイスウェーハ１００内に形成し、前記第２ビアホール１０１を形成した後、前記パターン層及び充填層を除去する。
前記第２導電ビアホール１５２の深さが浅く、まず前記第２導電ビアホール１５２を形成し、次に前記第２ビアホール１０１を形成することによって、前記第２導電ビアホール１５２内の充填層を除去するプロセスの難度を低下させる。
他の実施例では、さらに、まず前記第２ビアホールを形成し、次に前記第２導電ビアホールを形成してもよい。
図１１を参照して、前記第２チップ３１０に電気的に接続される第１導電柱５１０を前記第１導電ビアホール１５１（図１０に示す）内に形成する。
前記第１導電柱５１０は、前記第２チップ３１０と他の回路との間の電気的接続を実現することに用いられる。
なお、前記第１導電柱５１０を形成するステップで、さらに、前記第１チップ１１０に電気的に接続される第２導電柱５２０を前記第２導電ビアホール１５２（図１０に示す）内に形成する。前記第２導電柱５２０と前記第１チップ１１０の電気的接続は、前記第１チップ１１０と他の回路との間の電気的接続を実現することに用いられる。また、前記第１導電柱５１０及び第２導電柱５２０を介して、さらに前記第２チップ３１０と第１チップ１１０との間の電気的接続を実現できる。
本実施例では、前記第１導電柱５１０及び第２導電柱５２０の材料は、いずれも銅である。他の実施例では、前記第１導電柱及び第２導電柱の材料は、さらに、アルミニウム、タングステン及びチタンなどの導電性材料であってもよい。
具体的には、前記デバイスウェーハ１００の第１裏面１２２（図１０に示す）をさらに覆う導電性材料層を電気メッキプロセスにより前記第１導電ビアホール１５１及び第２導電ビアホール１５２内に充填し、前記導電性材料層に対して平坦化プロセスを行い、前記第１裏面１２２上の導電性材料層を除去し、前記第１導電ビアホール１５１内の導電性材料を前記第１導電柱５１０として残し、前記第２導電ビアホール１５２内の導電性材料を前記第２導電柱５２０として残す。
前記第１ビアホール２０１（図１０に示す）を形成した後に、前記第２ビアホール１０１（図１０に示す）を形成し、従って、前記第１ビアホール２０１の側壁に近い位置には（図１０の点線円に示す）、前記デバイスウェーハ１００と第２チップ３１０との間がスリットを形成する確率が低く、それに応じて、前記第１ビアホール２０１内の前記導電性材料の充填効果及び品質が比較的良好であり、それにより、前記第１導電柱５１０の電気的接続性能の改善に寄与し、パッケージ構造の性能及び信頼性をさらに最適化させる。
図１２を組み合わせて参照して、さらに、なお、前記第１導電柱５１０及び第２導電柱５２０を形成した後、前記第１導電柱５１０を覆う第１溶接パッド６１０及び前記第２導電柱５２０を覆う第２溶接パッド６２０を前記デバイスウェーハ１００の第１裏面１２２（図１０に示す）に形成するステップをさらに含む。
前記第２チップ３１０は、前記第１導電柱５１０及び第１溶接パッド６１０を介して他の回路に電気的接続され、前記第１チップ１１０は、前記第２導電柱５２０及び第２溶接パッド６２０を介して他の回路に電気的に接続される。
本実施例では、前記第１溶接パッド６１０及び第２溶接パッド６２０の材料は、いずれもアルミニウムである。他の実施例では、前記第１溶接パッド及び第２溶接パッドの材料は、さらに、銅などの導電性材料であってもよい。
図１３及び図１４を組み合わせて参照して、前記第１溶接パッド６１０及び第２溶接パッド６２０を形成した後、前記第１溶接パッド６１０及び第２溶接パッド６２０の頂部をさらに覆う保護層７００を前記第１裏面１２２（図１０に示す）に形成し、前記保護層７００をパターニングし、前記第１溶接パッド６１０の一部及び前記第２溶接パッド６２０の一部を露出させる。
前記保護層７００が前記第１裏面１２２を覆うことによって、外部の不純物（例えば、ナトリウムイオン）、イオン電荷及び水蒸気などがデバイスに影響を生じることを防止し、さらにデバイスの性能及び安定性を向上させ、パッケージ構造の性能及び信頼性を向上させる。
本実施例では、前記保護層７００の材料は、リンシリコンガラス（ＰＳＧ）、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素又はポリミイドであってもよい。
本実施例では、エッチングプロセスによって前記保護層７００をパターニングし、前記第１溶接パッド６１０の一部を露出させた第１開口７０１（図１４に示す）、及び前記第２溶接パッド６２０の一部を露出させた第２開口７０２（図１４に示す）を前記保護層７００内に形成し、それにより、前記第１開口７０１から露出した第１溶接パッド６１０を介して、前記第２チップ３１０と他の回路との間の電気的接続を実現し、前記第２開口７０２から露出した第２溶接パッド６２０を介して、前記第１チップ１１０と他の回路との間の電気的接続を実現することができ、さらに、前記露出した第１溶接パッド６１０及び第２溶接パッド６２０を介して、前記第２チップ３１０と第１チップ１１０との間の電気的接続を実現することができる。
図１５～図１７は、本発明のウェーハレベルシステムインパッケージ方法の他の実施例における各ステップに対応する構造模式図である。
本実施例の前述実施例と同様の点について、ここで詳細な説明が省略される。本実施例の前述実施例との相違点は、以下のとおりである。図１７に示すように、前記接着層８３０をパターニングした後、残りの接着層８３０が前記第２チップ９１０に対応する位置の第１正面８２１を覆い、複数の第１ビアホール８０１を前記残りの接着層８３０内に形成し、前記第１ビアホール８０１が前記第２チップ９１０と１対１対応する。
それに応じて、その後、前記第２チップ９１０を覆うパッケージ層９００を形成した後、前記パッケージ層９００が前記第２チップ９１０の露出した前記第１正面８２１を覆い、従って、前記パッケージ層９００が前記第１正面８２１と良好に接触でき、絶縁、密封及び防水の役割を良好に実現できる。
本実施例では、前記デバイスウェーハ８００と前記第２チップ９１０とを粘着結合するために、前記接着層８３０をパターニングした後、残りの接着層８３０が前記第２チップ９１０に対応する位置の第１正面８２１を覆い、前記第１ビアホール８０１が前記第２チップ９１０と１対１対応し、前記第１ビアホール８０１は、前記第２チップ９１０に電気的に接続される導電柱の後続形成に空間位置を提供することに用いられる。
前記第１ビアホール８０１が前記第２チップ９１０と１対１対応することとは、前記第１ビアホール８０１の数が前記第２チップ９１０の数と同じであり、前記第１ビアホール８０１には前記第２チップ９１０に対応する位置の第１正面８２１の一部が露出することである。
なお、本実施例では、前記接着層８３０をパターニングした後、前記残りの接着層８３０が少なくとも前記第１チップ８１０の一部を覆うことによって、前記第１正面８２１に平行する方向の対応する第１チップ８１０と第２チップ９１０との間隔を減少させ、さらにプロセスの集積度の向上に寄与する。他の実施例では、前記残りの接着層は、前記第１チップの一側の第１正面上に位置してもよい。
さらに、なお、前記第１正面８２１に平行する方向の前記残りの接着層８３０のサイズは、前記第１正面８２１に平行する方向の前記第２チップ９１０のサイズに応じて決定され、さらに、前記第１正面８２１に平行する方向の前記第１チップ８１０のサイズに応じて調整することができる。
本実施例に記載の製造方法についての具体的な説明は、前述実施例での対応する説明を参照でき、本実施例では、ここで詳細な説明が省略される。
それに応じて、本発明は、パッケージ構造をさらに提供する。
図１８を参照して、本発明のパッケージ構造の１つの実施例の構造模式図が示される。
前記パッケージ構造は、複数の第１チップ２０５が集積された第１正面１１１及び前記第１正面１１１と反対の第１裏面１１２を含むデバイスウェーハ１０５と、前記デバイスウェーハ１０５の第１正面１１１に位置し、前記第１正面１１１を露出させた複数の第１ビアホール３０６を内部に有する接着層３０５と、前記接着層３０５上に設けられ、前記第１ビアホール３０６と１対１対応しかつ前記第１ビアホール３０６の頂部を覆い、前記デバイスウェーハ１０５に接合される複数の第２チップ３２０と、を備える。
前記デバイスウェーハ１０５は、デバイス製作が完了されたウェハーであり、パッケージプロセスでの集積すべきウェハーとして用いられる。
本実施例では、前記デバイスウェーハ１０５は、ウェーハレベルシステムインパッケージを実現することに適する。ウェーハレベルシステムインパッケージとは、機能が異なる複数の能動素子、受動素子、微小電気機械システム、光学素子などの他の素子を１つのデバイスウェーハに集積し、切断して個々のパッケージ体を取得する技術を意味する。ウェーハレベルシステムインパッケージは、効率が高く、密度が高く、体積が小さく、製造効率が高く、電熱性能に優れるなどの利点を有し、従って、高まっているパッケージプロセス要求を満たすことができる。
他の実施例では、前記デバイスウェーハは、さらに、ウェーハレベルパッケージプロセスの実現することに適することができる。ウェーハレベルパッケージとは、直接デバイスウェーハにほとんど又は残りなくのパッケージテスト工程を行って、切断して個々の完成品チップを取得する技術を意味する。
前記接着層３０５の材料は、前記デバイスウェーハ１０５と前記第２チップ３２０とを粘着結合するための粘性材料であり、前記接着層３０５内には、前記第１正面１１１を露出させた複数の第１ビアホール３０６を有し、前記第１ビアホール３０６は、前記第２チップ３２０に電気的に接続される導電柱の形成に空間位置を提供することに用いられる。
本実施例では、前記接着層３０５の材料がフォトエッチング可能な粘性材料であり、従って、前記第１ビアホール３０６が前記接着層３０５を露光現像するパターニングによって形成でき、更なるエッチングプロセスの使用を回避でき、それにより、前記第１ビアホール３０６を形成するプロセスステップを簡略化させ、プロセスのコストを低下させ、パッケージ効率を向上させることに寄与し、また、露光現像によって、前記接着層３０５の粘性に影響が生じることをさらに回避できる。
そのため、本実施例では、前記接着層３０５の材料がドライフィルムである。他の実施例では、前記接着層の材料は、さらに、ポリミイド、ポリベンゾオキサゾール又はベンゾシクロブテン樹脂である。
なお、前記接着層３０５の厚み（図示せず）は、小さすぎることも好ましくなく、大きすぎることも好ましくない。前記接着層３０５の厚みが小さすぎると、前記接着層３０５が前記デバイスウェーハ１０５と前記第２チップ３２０を粘着結合できないことを引き起こしやすく、前記接着層３０５の厚みが大きすぎると、前記第１ビアホール３０６を形成するプロセスの難度を増加させ、さらにプロセスの資源及び時間を浪費してしまう。そのため、本実施例では、実際のプロセスニーズに応じて、前記接着層３０５の厚みが５μｍ～１００μｍである。
本実施例では、前記第１ビアホール３０６は、前記第２チップ３２０に電気的に接続される導電柱の形成に空間位置を提供することに用いられ、従って、前記第２チップ３２０に電気的に接続される導電柱が前記第１チップ２０５にブリッジ接続することを回避するように、前記第１正面１１１における前記第１ビアホール３０６の投影が前記第１チップ２０５の一側に位置し、前記パッケージ構造の正常使用機能を実現するために、実際のプロセスニーズに応じて、前記第１ビアホール３０６が前記第１チップ２０５と１対１対応する。前記第１ビアホール３０６が前記第１チップ２０５と１対１対応することとは、前記第１ビアホール３０６の数が前記第１チップ２０５の数と同じであり、前記第１ビアホール３０６と前記第１チップ２０５が予め設定された相対位置関係を持っていることを意味する。
本実施例では、前記接着層３０５をパターニングするプロセスの難度及びプロセスのコストを低下させるために、前記接着層３０５には前記第１ビアホール３０６に対応する位置の第１正面１１１だけが露出する。
本実施例では、前記第１ビアホール３０６の延在方向を第１方向、前記第１方向及び前記第１正面１１１の法線方向に垂直な方向を第２方向（図１８のＣＣ１方向に示す）とする。
前記第２チップ３２０は、ウェーハレベルシステムインパッケージプロセスでの集積すべきチップとして用いられ、前記複数の第２チップ３２０の機能タイプが少なくとも１種である。
本実施例では、前記複数の第２チップ３２０の機能タイプが複数種であり、前記第２チップ３２０の数が前記第１チップ２０５の数と同じである。機能が異なる複数の第２チップ３２０を１つのパッケージ構造に統合することによって、ウェーハレベルシステムインパッケージ方式を実現する。
他の実施例では、たとえば、前記デバイスウェーハがウェーハレベルパッケージプロセスを実現することに適する場合、前記複数の第２チップの機能タイプがさらに同じであってもよい。
前記第２チップ３２０は、集積回路の製作技術で製造することができる。具体的には、前記第２チップ３２０は、記憶チップ、通信チップ、プロセッサ又はロジックチップであってもよい。他の実施例では、前記第２チップは、さらに、他の機能チップであってもよい。
本実施例では、前記第１ビアホール３０６は、前記第２チップ３２０に電気的に接続される導電柱の形成に空間位置を提供することに用いられ、それに応じて、前記第２チップ３２０が前記第１ビアホール３０６と１対１対応する。前記第２チップ３２０が前記第１ビアホール３０６と１対１対応することとは、前記第２チップ３２０の数が前記第１ビアホール３０６の数と同じであり、前記第２チップ３２０が前記第１ビアホール３０６の頂部を覆うことである。
なお、前記複数の第２チップ３２０の機能が異なるので、前記複数の第２チップ３２０が異なる機能の複数のデバイスウェーハを切断することによって取得することができ、前記第２チップ３２０は、通常、半導体基板上に位置するＮＭＯＳデバイス又はＰＭＯＳデバイスなどのデバイスを備え、誘電体層、金属相互接続構造及び接合パッドなどの構造をさらに備える。
本実施例では、前記第２チップ３２０は、半導体デバイスを有する第２正面（図示せず）及び前記第２正面と反対の第２裏面（図示せず）を含む。前記第２裏面とは、前記接合パッドから離れる側の半導体基板の底部面である。
それに応じて、実際のプロセスニーズに応じて、前記第２チップ３２０の第２正面又は第２裏面を前記接着層３０５上に設ける。
さらに、なお、前記第２チップ３２０と他の回路との間の電気的接続を実現するために、前記パッケージ構造は、通常、前記デバイスウェーハ１０５及び第１ビアホール３０６内に位置しかつ前記第２チップ３２０に電気的に接続される導電柱を備え、それに応じて、前記パッケージ構造のパッケージ工程は、通常、前記デバイスウェーハ１０５の第１裏面１１２をエッチングし、前記第１ビアホール３０６と貫通する第２ビアホールを前記デバイスウェーハ１０５内に形成するステップを含む。
本実施例に記載のパッケージ構造によれば、前記パッケージ構造のパッケージ工程では、まず前記第１ビアホール３０６を形成し、次に前記デバイスウェーハ１０５をエッチングして前記第２ビアホールを形成し、従って、前記第２方向の前記第１ビアホール３０６の開口サイズを前記接着層３０５のパターニングプロセスによって設定することにより、前記第２方向の前記第１ビアホール３０６の開口サイズがプロセスニーズを満たす。本実施例は、順にデバイスウェーハ及び接着層をエッチングし、まず前記デバイスウェーハ内に第２ビアホールを形成し、次に前記接着層内に第１ビアホールを形成する方式に比べて、前記第１ビアホール３０６を横方向にエッチングしすぎるという課題を回避でき、前記第２方向の前記第１ビアホール３０６の開口サイズが前記第２方向の第２ビアホールの開口サイズより大きいという課題を回避し、それにより、前記第１ビアホール３０６内の前記導電柱の形成品質を向上させ、さらに、前記第２チップ３２０との前記導電柱の電気的接続性能の改善に寄与し、パッケージ構造の性能及び信頼性を最適化させる。
前記パッケージ構造は、第１実施例に記載のパッケージ方法で形成されてもよく、他のパッケージ方法で形成されてもよい。本実施例では、前記パッケージ構造についての具体的な説明が、第１実施例での対応する説明を参照でき、本実施例では、ここで詳細な説明が省略される。
図１９を参照して、本発明のパッケージ構造の他の実施例の構造模式図が示される。
本実施例の前述実施例と同様の点について、ここで詳細な説明が省略される。本実施例の前述実施例との相違点は、以下のとおりである。前記接着層７０５が前記第２チップ７２０に対応する位置の第１正面４１１を覆い、前記接着層７０５内の第１ビアホール７０６から、前記第２チップ７２０に対応する位置の第１正面４１１の一部を露出させる。
それに応じて、前記パッケージ構造が前記第２チップ７２０を覆うパッケージ層をさらに含むと、前記パッケージ層が前記第２チップ７２０の露出した第１正面４１１をさらに覆い、従って、前記パッケージ層が前記第１正面４１１と良好に接触でき、絶縁、密封及び防水の役割を良好に実現できる。
本実施例では、前記デバイスウェーハ４０５と前記第２チップ７２０とを粘着結合するために、前記接着層７０５が前記第２チップ７２０に対応する位置の第１正面４１１を覆い、前記第１ビアホール７０６が前記第２チップ７２０と１対１対応し、前記第１ビアホール７０６は、前記第２チップ７２０に電気的に接続される導電柱の形成に空間位置を提供することに用いられる。
前記第１ビアホール７０６が前記第２チップ７２０と１対１対応することとは、前記第１ビアホール７０６の数が前記第２チップ７２０の数と同じであり、前記第２チップ７２０が前記第１ビアホール７０６の頂部を覆うことである。
なお、本実施例では、前記接着層７０５が少なくとも前記第１チップ６０５の一部を覆うことによって、前記第１正面４１１に平行する方向の対応する第１チップ６０５と第２チップ７２０との間隔を減少させ、さらにプロセスの集積度の向上に寄与する。他の実施例では、前記接着層は、前記第１チップの一側の第１正面上に位置してもよい。
さらに、なお、前記第１正面４１１に平行する方向の前記接着層７０５のサイズは、前記第１正面４１１に平行する方向の前記第２チップ７２０のサイズに応じて決定され、さらに、前記第１正面４１１に平行する方向の前記第１チップ６０５のサイズに応じて調整することができる。
前記パッケージ構造は、第２実施例に記載のパッケージ方法で形成されてもよく、他のパッケージ方法で形成されてもよい。本実施例では、前記パッケージ構造についての具体的な説明が、第１実施例及び第２実施例での対応する説明を組み合わせて参照でき、本実施例では、ここで詳細な説明が省略される。
本発明は、以上のように開示されているが、これに限定されるものではない。いかなる当業者であれば、本発明の精神及び範囲から逸脱することなく、いずれも様々な変更や改定ができ、従って、本発明の保護範囲は、特許請求の範囲で限定される範囲を基準とする。

Claims (15)

  1. 複数の第１チップが集積された第１正面及び前記第１正面と反対の第１裏面を含むデバイスウェーハを提供するステップと、
    複数の第２チップを提供するステップと、
    フォトエッチング可能な接着層を前記デバイスウェーハの第１正面に密着させるように形成するステップと、
    前記接着層をパターニングし、前記第１正面を露出させた複数の第１ビアホールを前記接着層内に形成するステップと、
    前記接着層をパターニングした後、複数の前記第２チップを、複数の前記第１ビアホールのそれぞれに対応して前記第１ビアホールの頂部を覆うように残りの接着層上に設け、前記デバイスウェーハと前記第２チップとを接合するステップと、
    前記デバイスウェーハの第１裏面をエッチングし、前記デバイスウェーハを貫通して前記第１ビアホールと連通する第２ビアホールを前記デバイスウェーハ内に形成し、前記第１ビアホールと前記第２ビアホールによって第１導電ビアホールを構成するステップと、
    前記第２チップに電気的に接続される第１導電柱を前記第１導電ビアホール内に形成するステップと、を含む、ことを特徴とするウェーハレベルシステムインパッケージ方法。
  2. 前記デバイスウェーハと前記第２チップとを接合した後、前記デバイスウェーハの第１裏面をエッチングする前に、
    前記第２チップを覆うパッケージ層を前記第１正面に形成するステップと、
    前記第１裏面によって前記デバイスウェーハに対して薄肉化処理を行うステップと、を含む、ことを特徴とする請求項１に記載のウェーハレベルシステムインパッケージ方法。
  3. 前記デバイスウェーハと前記第２チップとを接合した後、前記第２チップに電気的に接続される第１導電柱を前記第１導電ビアホール内に形成する前に、
    前記デバイスウェーハの第１裏面をエッチングし、前記第１チップを露出させた第２導電ビアホールを前記デバイスウェーハ内に形成するステップをさらに含み、
    前記第１導電柱を形成するステップで、さらに、前記第１チップに電気的に接続される第２導電柱を前記第２導電ビアホール内に形成する、ことを特徴とする請求項１に記載のウェーハレベルシステムインパッケージ方法。
  4. 前記第１導電柱及び第２導電柱を形成した後、
    前記第１導電柱を覆う第１溶接パッド及び前記第２導電柱を覆う第２溶接パッドを前記デバイスウェーハの第１裏面に形成するステップと、
    前記第１溶接パッド及び第２溶接パッドの頂部をさらに覆う保護層を前記第１裏面に形成するステップと、
    前記保護層をパターニングし、前記第１溶接パッドの一部及び前記第２溶接パッドの一部を露出させるステップと、をさらに含む、ことを特徴とする請求項３に記載のウェーハレベルシステムインパッケージ方法。
  5. 前記第２チップは、半導体デバイスが形成された第２正面及び前記第２正面と反対の第２裏面を含み、
    前記第２正面又は第２裏面を残りの接着層上に設ける、ことを特徴とする請求項１に記載のウェーハレベルシステムインパッケージ方法。
  6. 前記接着層をパターニングした後、残りの接着層においては前記第１ビアホールに対応する位置の第１正面だけが露出し、
    又は、
    残りの接着層が前記第２チップに対応する位置の第１正面を覆う、ことを特徴とする請求項１に記載のウェーハレベルシステムインパッケージ方法。
  7. 前記接着層の材料は、ドライフィルム、ポリミイド、ポリベンゾオキサゾール又はベンゾシクロブテン樹脂である、ことを特徴とする請求項１に記載のウェーハレベルシステムインパッケージ方法。
  8. 前記接着層をパターニングするステップは、前記接着層に対して露光現像プロセスを行うステップを含む、ことを特徴とする請求項１に記載のウェーハレベルシステムインパッケージ方法。
  9. 前記デバイスウェーハをエッチングするプロセスは、ドライエッチング及びウエットエッチングのうちの１種又は２種である、ことを特徴とする請求項１に記載のウェーハレベルシステムインパッケージ方法。
  10. 前記複数の第２チップの機能タイプが少なくとも１種である、ことを特徴とする請求項１に記載のウェーハレベルシステムインパッケージ方法。
  11. 複数の第１チップが集積された第１正面及び前記第１正面と反対の第１裏面を含むデバイスウェーハと、
    前記デバイスウェーハの第１正面に密着するように設けられ、前記第１正面を露出させた複数のビアホールを有する接着層と、
    前記接着層上に設けられ、複数の前記ビアホールのそれぞれに対応して前記ビアホールの頂部を覆い、前記デバイスウェーハに接合される複数の第２チップと、を備える、ことを特徴とするパッケージ構造。
  12. 前記第２チップは、半導体デバイスが形成される第２正面及び前記第２正面と反対の第２裏面を含み、
    前記第２チップの第２正面又は第２裏面が前記接着層上に設けられる、ことを特徴とする請求項１１に記載のパッケージ構造。
  13. 前記接着層の材料がドライフィルム、ポリミイド、ポリベンゾオキサゾール又はベンゾシクロブテン樹脂である、ことを特徴とする請求項１１に記載のパッケージ構造。
  14. 前記接着層においては前記ビアホールに対応する位置の第１正面だけが露出し、
    又は
    前記接着層が前記第２チップに対応する位置の第１正面を覆う、ことを特徴とする請求項１１に記載のパッケージ構造。
  15. 前記複数の第２チップの機能タイプが少なくとも１種である、ことを特徴とする請求項１１に記載のパッケージ構造。
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