JP2012509586A - 半導体装置接続 - Google Patents

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Abstract

基板に機械的な接合及び選択的にパターン形成された導電性接合の両方をもたらすために半導体構造を接合する方法は、接合層により基板に半導体構造を機械的に接合するステップと、所望の導電性接合パターンに全体的に対応する接合層にギャップを設けるステップと、基板を貫通して接合層内のギャップに全体的に配置されるビアを設けるステップと、ビアを介して露出される半導体構造に導電性材料を接触させるステップと、を含む。本方法により作製される装置もまた、記載される。
【選択図】図１

Description

本発明は、基板と半導体装置構造との間に機械的な接合及び電気的な接続の両方をもたらすような手法により、電子チップ又は回路基板のような基板に、画素検出器構造のような半導体装置構造の接続の方法に関する。本発明は、また、そのように接続されたアセンブリに関する。
本発明は、特に、画素装置構造に関し、特に、高エネルギー放射のための検出器のような高エネルギー物理用途の画素検出チップ、とりわけ、テルル化カドミウム、テルル化カドミウム亜鉛、テルル化カドミウムマグネシウム等のようなバンドギャップの大きな直接遷移型半導体材料を含む検出器に関する。
画素化された放射検出器構造は、近年用途が増加しており、検出器材料の領域にわたる複数の個々の要素を規定し、一般的に入射放射線が変調された領域を光電応答が変調された領域へ変換する、画素化された構造を有する検出器材料を含む。この概念は、例えば、デジタル写真、光学及びＩＲ顕微鏡等のためのシリコン又は他の半導体をベースにした電荷結合素子（ＣＣＤｓ）に用いられる。
このような用途のために、一般的に、導電的及び機械的の両方で基板へ制御電子装置をもたらす又は接続する、適切に画素化された半導体材料を含む検出器を接合することが必要である。特に、基板は、プリント回路基板又は集積回路等の半導体チップのような電子基板である。
周知技術としては、バンプ接合又はフリップチップ接合が示される。この技術によれば、導電性材料のバンプの適切なパターンは、初めに、いずれかの適切な技術により検出器構造上又は基板回路上へ形成され、バンプパターンは所望の導電性接続パターンに対応している。バンプは、例えば、蒸着、スパッタリング、又はめっき技術により形成されてもよい。適切な技術は、マスクを介した蒸着、薄いフォトレジストでの蒸着、スクリーン印刷、スタッドバンプ、電気めっき及びビア、並びに導電性ポリマーバンプの提供を含む。
バンプ接合の材料は、二次処理を受けて、接合されると、２つの構成要素間で導電性接続を達成するような材料である。例えば、半田等のようなリフロー可能又はアニール可能な導体や、硬化可能な導電性接着剤等である。この第２の要素との導電性接続をもたらすために、バンプが配置され、正しい位置で第２の要素とフリップ（ｆｌｉｐ）され、かつ配置された第１の要素が第２の要素と接続し、検出器と基板との間に選択的にパターン形成された導電性接続をもたらすように、バンプ接合材料がリフロー、硬化又は他の処理が行われる。この必然性は、非接続領域における導電性接続パターン間でのギャップを残している。これらのギャップは、好適な誘電材料でアンダーフィルされ、改善された材料接合を確実にする。
フリップチップ接合処理の特性は、初めに導電性接合が作製され、次にアンダーフィルが作製されることにより機械的な接合を与える。実務上の検討は、しばしば、導電性接合を形成する材料が低温度接合材料であり、電気的な接合が小さいことを表す。これら及び他のファクターは、実務上の検討に機械的な弱点及び脆さを残しうる。ある期間にわたって、接合構造が機械的なストレス及び引張りを目的としたとき、導電性接合は、導電パスの損失の結果により破壊しうる。アンダーフィル処理は、付加的な機械強度を付与することを意図するが、整合して達成することは困難であり、複雑な画素構造では特に困難である。
通常のシリコン等の半導体材料をベースとした、例えばＣＣＤ等に用いられる画素検出器は、典型的には２００μｍ以下、しばしば１００μｍ以下の画素サイズでの光学的又は近光学的な範囲の用途のために提供されることを意図している。
例えば、直接遷移としてのＸ線又はγ線で動作する、より高エネルギーを放射して動作するように設計された、大きな直接遷移型の半導体材料のような新規な材料は、このような技術を許容しにくいことがある。機械的及び誘電的な検討の双方が異なる。大きな画素サイズとは例えば２ｍｍよりも大きい。より高い放射密度が使用時には期待されうる。装置構造の材料は、相対的に薄い必要がある。機械的な検討は、光学又は近赤外のシリコンデバイスと比較したときに、非常に困難になりうる。不整合なアンダーフィルフローはより問題となりうる。シリコン技術は、容易にこのような材料及び画素化された構造に必然的に乗り換えられない。
本発明によれば、半導体構造を接合する方法が提供され、例えば、画素検出器構造のような画素化された装置構造であり、基板に対して機械的接合及び選択的にパターン形成された導電接合の両方をもたらし、
中間接合層により基板に半導体構造を機械的に接合するステップと、
所望の導電性接合パターンに全体的に対応する接合層にギャップを設けるステップと、
基板を貫通して接合層内のギャップに全体的に配置されるビアを設けるステップと、
ビアを介して露出される半導体構造に導電性材料を接触させるステップと、
導電性材料の性質により、付加的に又は必要に応じて、さらに、半導体構造と基板との間に導電接続を完成させるように導電性材料を処理するステップと、を含む。
本発明の方法は、バンプ接合方法とは根本的な１つの差異を示す。後で埋め戻し処理により導体を提供するというよりも、機械的接合／誘電的中間層が初めに作製される。これは、機械的強度並びに機械的及び誘電的整合の非常に大きな向上のための能力を提供する。
接合層は、例えば、硬化性材料であり、例えば、硬化性接着剤のような硬化性及び流動性を有するポリマーである。例えば、熱的な硬化、化学的な硬化、ＵＶ硬化のような光硬化又はそれらの組み合わせにより硬化されてもよい。接合層は、例えば、イン・サイチュで硬化させたとき、半導体構造と基板との間にポリマーを流動させ、デバイス構造と基板との間に機械的な接続をもたらす。
ここで用いられる「基板」とは、一般的に、中間接合層による本発明の方法により半導体装置構造に接合された１つの第２の層又は複数の第２の層を示すことが意図され、かつ、そのように製造された装置アセンブリにおけるこのような第２の層を示すことが意図される。このような第２の層は、例えば、プリント回路基板又は半導体チップのような電気的機能層、機械的機能層、誘電体層、それらの組み合わせによる層等を含む。この層に対する「基板」の用語の使用は、さらなる形状の限定を示唆するものではなく、本方法又は本装置アセンブリに関する限定を示唆するものでもない。
２つの例の方法は、接合層によって促進され、例えば、硬化性及び流動性を有するポリマーのような硬化性材料は、所望の導電性接合パターンに全体的に対応し、かつビアに全体的に対応する、接合層におけるギャップを設けることにより、後で導体の所望の導電性接合パターンの提供を可能にするような方式で設けられる。
第１の例の方法では、所望の導電性接合パターンに全体的に対応する接合層にギャップを設けるステップは、
半導体構造の表面にわたって実質的にギャップを有さない完全な接合層を設けて、基板に半導体構造を機械的に接合するステップと、
基板を貫通するビアを設けるステップと、
ビアの位置で接合層から材料を除去して、半導体構造の表面の領域を露出するステップと、を含む。
よって、中間接合層は、最初に完成し、基板と半導体構造との間に必要とされる電気的な接続に適するような、選択的なパターンにおいて材料は、選択的に除去され、適切なパターンで下層の半導体構造の表面の導体領域を露出する。除去は、基板に設けられたビアを介してもたらされる。
この例の方法は、ビアが選択的にパターン形成された領域を作製するように用いられるので、ビアを用いて選択的にパターン形成された領域を固有に位置合わせするという長所を有する。
第２の例の方法において、所望の導電性接合パターンに全体的に対応する接合層にギャップを設けるステップは、
所望の導電性接合パターンにおいて全体的にギャップを含む接合層材料を堆積することにより、接合層を設けるステップと、
例えば、接合層を硬化することによって、接合層により基板に半導体構造を機械的に接合するステップと、を含む。
次いで、導電材料が、適切なパターンで半導体構造の露出された表面へ適用されるように、ビアを介していずれかの適切な処理により加えられ、半導体構造と基板との間に電気的な接続をもたらす。いずれかの適切な導電性材料は、このような導体を形成するために用いられてもよい。従来の技術との類似点により、例えば、使用される導電性材料が、例えば、リフロー、アニール、硬化等による、さらなる処理を必要とする場合、付加的に第２の処理ステップがさらに適用される。
よって、基板にビアを提供することは、導体が半導体構造の選択的にパターン形成された表面に適用しうる手段を提供する点で有利である。基板ビアは、基板において、接合層を作成する前又は後に作製されてもよい。
本方法の好ましい実施形態において、上述した第１の例の方法を含み、ビアは、さらに、ビアの位置において、意図された電気的な接合位置に対応する接合層の除去を可能にし、このようにして、これに続くステップのためのビア及び電気的な接合位置を固有に位置合わせする。
より完全には、好ましい実施形態において、本方法は、
中間層により基板に半導体構造を機械的に接合するステップと、
基板を貫通するビアを設けるステップと、
ビアの位置で接合層から材料を除去して、半導体構造の表面の領域を露出するステップと、
半導体構造上に電気的に導電性の材料を堆積するステップと、
導電性材料の性質により、必要に応じて、さらに、半導体構造と基板との間に導電接続を完成させるように導電性材料を処理するステップと、を含む。
第１の例の方法の１つの可能な実施形態において、ビアを介して接合層から材料を選択的にエッチングすることにより、ビアを介して接合層から材料を除去する。付加的に、この選択的エッチングは、２段階の処理を介し、初めに、より除去されやすいように、材料が、例えば、化学的又は光への露出によってビアを介して選択的に現像され（ビアが作製された領域以外の領域において現像剤へ露出されない）、その後、露出された材料は、化学的に除去される。例えば、接合層をなす材料は、フォトリソグラフィック技術を通じて、ビアを介して選択的に除去される。
可能な実施形態において、これを容易にするために、接合層の材料は、例えば、可視光、ＵＶ、又は他の適切な光線のような感光性及び光硬化可能であり、特にポジ型フォトレジストである。この一般原理の代替的な変形例において、接合層の材料は、それ自体がフォトレジストではないが、さらなるフォトレジスト層は、接合層の表面上に形成処理の一部として適用され、その後、さらなるフォトレジスト層は、ビアを介して露光されてもよく、例えば触媒や、下層の接合層材料の溶解による選択的エッチングのような支援する手法で現像されてもよい。
好ましい実施形態において、接合材料は、フォトレジストのような感光性材料であり、除去処理は、選択的にパターン形成されたビアを介して選択的にパターン形成された領域でフォトレジストを露光するステップと、選択的なエッチング及びビアを介して溶解することにより、露光された材料を除去するステップと、それによって露光されたデバイス構造の表面上に導電性材料を堆積することにより、少なくとも必要に応じて導電接続をなすためにビアを充填するステップと、を含む。
他の代替的な方法の実施形態において、上述した第２の例の方法は、接合の前に、接合層内にギャップが設けられ、適切なパターンで接合する前にビアを作製し、かつ基板内のビアが、接合層におけるギャップに対応して位置合わせされるように接合段階における慎重な位置合わせにより、又は接合の後に適切なパターンでビアを作製することにより、位置合わせされたビアは、接合された構造において作製される。
この場合、導体パターンを規定する選択的にパターン形成された領域は、接合の前に作製される。この場合、接合材料は、次に除去のために適合される必要は無く、例えば、フォトレジストであり、接合材料のより広い範囲が考慮されうるが、上述した第１の例の方法の固有の位置合わせの利点は、生じない。
しかしながら、それは、上述した代替例のいずれかの場合にもあり、接合層は、初めに適切な機械的接触を生じ、次いでビアを介して作製される導電的接触を生じるという点で本発明の方法の特定の特徴的差異である。
誘電体層として提供される接合層は、また、内部画素漏洩／信号劣化を防ぐために、正確な誘電体特性の材料の層を含む。したがって、接合層の材料は、また、適切に選択された誘電体材料を含む。また、はじめに接合層を設けることによる機械的接合の整合性の向上、複雑な画素構造でもギャップがより低減される傾向となるため、層の誘電的整合性の向上も本発明のさらなる利点である。
いずれかの適切な方法は、半導体構造の表面上に選択的にパターン形成された接触領域を作成するために用いられてもよく、いずれかの適切な方法は、ビアを介して選択的にパターン形成された接触領域と完全に導電性接合するために用いられてもよい。
可能な方法のステップにおいて、半導体構造の表面上に選択的にパターン形成された接触領域は、電気伝導性材料の層の上に堆積されることにより作製されてもよい。有利にも、選択的にパターン形成された接触領域は、接合された構造の製造の後に、ビアを介して電気伝導性材料の層の半導体構造の表面上に堆積されることにより作製されてもよい。もしくは、選択的にパターン形成された接触領域は、接合前にビアを介して電気伝導性材料の層の半導体構造の表面上に堆積されることにより作製されてもよい。堆積は、例えば、めっき又はスパッタリングによるものであってもよい。さらに、それに替えて、半導体構造の表面上に選択的にパターン形成された接触領域は、接合前に完全に半導体構造に作製されてもよい。
次いで、選択的にパターン形成された接触領域を有する導電性接触は、機械的接触の後、ビアを介した導電性材料の導入により完成される。一つの代替的な実施形態において、これは、ビアを介して電気導電性材料を堆積することによりもたらされる。例えば、電気伝導性材料は、ビア内及び露光された半導体接触表面上にめっき又はスパッタリングされて、導電性接続を達成する。一つの代替的な実施形態において、これは、ビアを介して細長導電体を通過させることにより、及び導電性接続を接触表面に形成させることにより、もたらされる。
本発明のさらなる態様によれば、前述の処理により製造された半導体装置アセンブリが提供される。具体的には、例えば画素検出器のような半導体構造と、例えば電子回路基板のような基板との機械的及び導電的に接合された組み合わせを含む装置アセンブリが提供され、この装置は、
半導体構造と、
基板と、
その間に機械的な接合をもたらす中間層と、
基板内の選択的にパターン形成されたビアに対応し、かつ中間層内のギャップを規定して、半導体デバイスの表面を露出する、選択的にパターン形成された中間層の領域と、
露出した半導体デバイスの表面と基板との間に導電性接触をもたらす選択的にパターン形成された領域内の導電性材料と、を含む。
半導体装置アセンブリは、前述の処理により製造される。特定の実施形態において、上述された中間層の選択的にパターン形成された領域は、機械的接合がもたらされた後に中間層から除去された、選択的にパターン形成された領域を含む。上述した方法の代替的な実施形態により製造された代替的な選択的にパターン形成された領域は、また、存在しうる。しかし、全ての場合において、接合層は、初めに整合した機械的接触を作製し、その後、ビアを介して導電性接触が作製されることにより、作製される。
基板は、例えば、半導体集積回路、プリント回路基板等のような電子回路である。基板は、例えば、他の半導体構造である。
半導体構造は、例えば、画素化された装置構造であり、例えば、画素検出器構造は、検出器材料の領域にわたって複数の個別の画素を規定する画素化された構造を有する放射線検出器を含む。
中間接合層は、半導体構造と基板との間に機械的接合を作製することが可能な好ましい誘電体材料で形成され、例えば、硬化性材料及び特に、硬化された流動性及び硬化性材料である。
中間接合層の好ましい材料は、また、フォトレジストである。この材料は、例えば、ポジ型フォトレジストである。有利にも、材料は、ＵＶ又はより短い電磁放射波により現像されるフォトレジストである。
導電性材料は、インサイチュでの十分な導電性接触を作製／確実にするために、一度処理してもよい。導電性材料は、例えば、基板と半導体構造との間で導電性接触をインサイチュで作製するように硬化された導電性接着剤である。代替的な導電性材料は、インサイチュでリフローされる半田のようなリフロー可能な材料である。代替的な導電性材料は、インサイチュでアニールされるアニール可能な材料である。
半導体装置構造は、好ましくは放射検出器を備える。
半導体装置構造は、好ましくは高エネルギー用途の半導体材料を含み、例えば、高エネルギー放射を検出し、例えば、有利にも、直接遷移型半導体である。
有利にも、半導体装置構造は、使用のために適合され、例えば、入射放射線のような光電応答を発揮するように適合された半導体材料を含み、例えばＸ線及び／又はガンマ線又は亜原子粒子放射線のような高エネルギー電磁放射線のようなイオン化放射であることが特に好ましい。
半導体装置構造半導体材料は、このような放射線の相対的に広いスペクトルにわたって活性であるように適合されることが好ましく、例えば、２０ｋｅＶから１ＭｅＶの範囲の少なくとも一つ以上の部分にわたり、より好ましくは少なくとも１つの部分にわたり、例えば、主要部分が２０ｋｅＶから１６０ｋｅＶの範囲である。例えば、装置構造半導体材料は、所与の範囲内で少なくとも２０ｋｅＶのバンド幅の少なくとも１つにわたって活性となるように適合される。例えば、半導体装置材料は、その範囲内で分解されうる少なくとも３つの１０ｋｅＶのバンドのようなバンド幅にわたって活性となるように適合される。
好ましくは装置構造及び／又は半導体材料は、その活性スペクトルにわたって直接光学的応答を発揮する光学的分解能を引き起こすように適合される。この材料は、直接材料特性として、スペクトルの異なる部位への直接可変電気応答及び例えば光電応答を、固有に発揮するように選択される。よって、入射放射線をソースのスペクトルにわたって複数の分離したエネルギーバンドへ同時に分けるように適合されるという点では、この材料は、入射放射線についての分光学的に分解可能な情報を検出及び収集可能である
半導体材料は、バルク結晶として形成されることが好ましく、例えば、バルク単結晶又はバルク単結晶要素（ここで、この状況におけるバルク結晶とは、少なくとも５００μｍの厚さ、好ましくは少なくとも１ｍｍの厚さを示す）の複数の層である。
半導体装置構造をなす材料は、好ましくはテルル化カドミウム、テルル化カドミウム亜鉛（ＣＺＴ）、テルル化カドミウムマンガン（ＣＭＴ）、ゲルマニウム、臭化ランタン、臭化トリウムから選択される。ＩＩ−ＩＶ族半導体及び特に上記に挙げられたものは、この点において特に好ましい。この材料は、より好ましくはテルル化カドミウム、テルル化カドミウム亜鉛（ＣＺＴ）、テルル化カドミウムマンガン（ＣＭＴ）及びその合金から選択され、例えば、ａ及び／又はｂが０でもよいＣｄ１−（ａ＋ｂ）ＭｎａＺｎｂＴｅ結晶を含む。
ここで、本発明は、本方法の２つの別の実施形態を示すために本発明の原理に基づいて作成された単純化された装置の概念的な断面を含む図１及び２に示す例のみにより説明される。
図１によれば、３つの層構造が示される。この３つの層構造は、画素化した接触を有し、テルル化カドミウムを含む画素化した検出器３と、電子機器を支えるプリント回路基板５と、適切な接着剤／誘電体を含む中間接合層７と、を含む。
本発明の方法によれば、３つの構造が互いに接合される前、又は後に、半径が約１ｍｍのビア９は、プリント回路基板５に設けられる。よって、組み立てられた構造において、接合層７は、画素検出器３とＰＣＢ５との一次機械接合をもたらし、この接合層の表面は、適切なパターンのプリント回路基板の前又は後に、ＰＣＢ５のビアの提供により選択的に露出される。これは図１ａに示される。
この例の実施形態によれば、その後、接合層７の材料は、図１ｂに示されるように、画素化した検出器３の露出した接触表面へＰＣＢ５を貫通するビア１１を生成するビア９により設けられた、選択的にパターン形成された領域内で、選択的に除去される。有利にも、この材料は、ビアの存在により促進される、選択的な化学的処理を通じて除去される、例えば、この材料は、フォトリソグラフィーで除去される。この促進のために、実施形態における接合層７の材料は、また、フォトレジスト、好ましくは、露光時に通常の現像液で可溶なフォトレジスト、例えば、ジアゾナフトキノンを基本としたフォトレジスト、フェノール樹脂、又はジアゾナフトキノンが添加されたフェノール樹脂である。これは、ビアを介して露光及び現像され、画素装置構造の下部表面を露出する。
その後、テルル化カドミウムの画素化された検出器装置構造層の露出した表面には、適切な導電性材料が設けられ、かつ堆積され、例えば、ビア内及びテルル化カドミウムの画素化された検出器装置構造層上にめっき又はスパッタリングされ、それによって、このような手法により露出され、必要に応じてテルル化カドミウムの画素化された検出器装置構造層３とＰＣＢ５との間に導電性接続を完成させる。図１ｂのビア１１の１つは、このようなコンタクト１３で示される。
図２によれば、同様な３つの層構造が示され、同様の符号が適切に用いられる。この３つの層構造は、また、画素化されたコンタクトを有し、テルル化カドミウムを含む、画素化された検出器３と、ビア１１を有し、電子機器を支えるプリント回路基板５と、を含む。しかし、コンタクト及び接合層の構成が異なり、図２ａにおいて境界がないように見える。
中間接合層１７は、また、適切な接着剤／誘電体を含むが、この場合、接着剤には、硬化前にギャップ１８がパターン形成される。ギャップ１８は、パターン形成されたコンタクト構造を規定する検出器３の導電層１６の事前に堆積された領域に対応している。
その後、ＰＣＢ５及び検出器３は、このような手法で共にもたらされ、ギャップ１８及びビア９は、位置合わせされ、接着剤は、硬化される。その結果、図２ｂに示すように、ギャップ１８及びビア９は、ビア１１を完全に形成し、導電性領域１６が露出される。この場合、ビア１１を介して導電性ワイヤ２１を通過させることにより、接触が達成される。
当然のことながら、ビアがコンタクト領域に位置合わせされる、機械的に接合されたアセンブリを作製するステップと、続いて、ビアを介して電気的な接続を完成させるステップである、半導体構造上に接触部（コンタクト）を作製する他の方法は、十分に独立した処理ステップであり、前述の実施形態からの各ステップの例は、他の組み合わせで同様に示されてもよい。
なお、本発明の特徴は、機械的な接合層（また、選択的にパターン形成された接触構造間に誘電体層として提供される）が、初めに設けられる。そして、これは、選択的にパターン形成された領域のみで除去され、これらの領域に導電性接触部が設けられる。
結果として、初めに導電性接触部が設けられ、次に充填処理を介して構造的な接合／誘電体層が形成される従来技術のバンプ接合方法と比較して、機械的強度及び導電整合性が非常に向上する。ビアの存在及び埋め戻すのではなく、初めに形成される固有の中間層という相異のため、得られた構造は、バンプ接合された構造とは特徴的に異なる。例えば、テルル化カドミウム型のような高エネルギー放射用途のために設計された画素検出装置において一般的なように、接合処理及び得られた構造は、高エネルギー、及び／又は相対的に大きな画素の大きさ、例えば、０．１ｍｍ（及び特に、０．２ｍｍ）から２ｍｍの範囲で動作するように設計された材料にとって特に好ましい。

Claims (26)

  1. 基板に機械的な接合及び選択的にパターン形成された導電性接合の両方をもたらすために半導体構造を接合する方法であって、
    接合層により基板に半導体構造を機械的に接合するステップと、
    所望の導電性接合パターンに全体的に対応する前記接合層にギャップを設けるステップと、
    前記基板を貫通して前記接合層内の前記ギャップに全体的に配置されるビアを設けるステップと、
    前記ビアを介して露出される前記半導体構造に導電性材料を接触させるステップと、
    前記導電性材料の性質により、付加的に又は必要に応じて、さらに、前記半導体構造と前記基板との間に導電性接続を完成させるように前記導電性材料を処理するステップと、を含む方法。
  2. 前記基板に前記半導体構造を機械的に接合するステップは、前記半導体構造と前記基板の各々の表面と密着するように、前記半導体構造と前記基板との間にポリマーを流動させることと、前記ポリマーを硬化させることにより、硬化性及び流動性を有する前記ポリマーの接合層を作成するステップを含む、請求項１に記載の方法。
  3. 前記所望の導電性接合パターンに全体的に対応する前記接合層にギャップを設けるステップは、
    ギャップの無い完全な接合層を設けて、前記基板に前記半導体構造を機械的に接合するステップと、
    前記基板を貫通してビアを設けるステップと、
    前記ビアの位置で前記接合層から材料を除去して、前記半導体構造の表面の領域を露出するステップと、を含む、請求項１又は２に記載の方法。
  4. 前記ビアを介して前記接合層から材料を選択的にエッチングすることにより、前記ビアを介して前記接合層から材料を除去する、請求項３に記載の方法。
  5. 前記接合層の材料は、より選択的に除去されやすくなるように、初めに前記ビアを介して選択的に現像され、その後、現像された材料は、化学的に除去される、請求項４に記載の方法。
  6. 前記接合層の材料は、フォトリソグラフィー技術により前記ビアを介して選択的に除去される、請求項５に記載の方法。
  7. 前記接合層の材料は、感光性材料であり、前記方法は、選択的にパターン形成されたビアを介して選択的にパターン形成された領域で前記感光性材料を露光するステップと、前記ビアを介して溶解することにより露光された材料を除去するステップと、前記ビアを介して導電性材料を通過させて、露出された前記半導体構造の前記表面に導電性材料を堆積するステップと、を含む、請求項６に記載の方法。
  8. 前記所望の導電性接合パターンに全体的に対応する前記接合層にギャップを設けるステップは、
    所望の導電性接合パターンにおいてギャップを含む接合層材料を堆積することにより、接合層を設けるステップと、
    前記接合層により前記基板に前記半導体構造を機械的に接合するステップと、を含む、請求項１又は２に記載の方法。
  9. 前記基板に前記半導体構造を接合した後に、適切なパターンを作製することにより、前記接合層内の前記ギャップに全体的に配置されるビアが設けられる、請求項８に記載の方法。
  10. 前記基板に前記半導体構造を接合する前に、前記基板内の前記ビアが、前記接合層内の前記ギャップに対応して全体的に配置される位置合わせ手法で、適切なパターンを作製することにより、前記接合層内の前記ギャップに全体的に配置されるビアが設けられる、請求項８に記載の方法。
  11. 前記ビアを介して露出される前記半導体構造に導電性材料を接触させるステップは、前記ビアを介して導電性材料を堆積するステップを含む、請求項１から１０のいずれか一項に記載の方法。
  12. 前記導電性材料は、導電性接続を達成するように、前記ビア内及び前記半導体構造の接触表面にめっき又はスパッタリングされる、請求項１１に記載の方法。
  13. 前記ビアを介して露出される前記半導体構造に導電性材料を接触させるステップは、前記ビアを介して細長導電体を通過させるステップと、前記半導体構造の接触表面へ導電体の導電性接続をもたらすステップと、を含む、請求項１から１２のいずれか一項に記載の方法。
  14. 半導体装置構造と、
    基板と、
    前記半導体装置構造と前記基板との間に機械的な接合をもたらす中間層と、
    前記基板内の選択的にパターン形成されたビアに対応し、かつ前記中間層内のギャップを規定して、前記半導体装置構造の表面を露出する、選択的にパターン形成された前記中間層の領域と、
    露出した前記半導体装置構造の表面と前記基板との間に導電性接触をもたらす前記選択的にパターン形成された領域内の導電性材料と、を含む半導体装置アセンブリ。
  15. 前記選択的にパターン形成された前記中間層の領域は、前記機械的な接合をもたらした後に、前記中間層から除去される選択的にパターン形成された領域を含む、請求項１４に記載の半導体装置アセンブリ。
  16. 前記基板は、電子回路を含む、請求項１４又は１５に記載の半導体装置アセンブリ。
  17. 前記半導体装置構造は、検出器材料の領域にわたって複数の個別の画素を規定する画素化された構造を有する放射線検出器を含む画素検出器構造である、請求項１４から１６のいずれか一項に記載の半導体装置アセンブリ。
  18. 前記中間層は、流動性及び硬化性を有し、硬化された材料である、請求項１４から１７のいずれか一項に記載の半導体装置アセンブリ。
  19. 接合層は、フォトレジストである、請求項１４から１８のいずれか一項に記載の半導体装置アセンブリ。
  20. 前記半導体装置構造は、直接遷移型半導体材料である、請求項１４から１９のいずれか一項に記載の半導体装置アセンブリ。
  21. 前記半導体装置構造は、Ｘ線及び／又はガンマ線又は亜原子粒子放射線のような高エネルギー放射に光電応答を発揮するように適合された半導体材料を含む、請求項１４から２０のいずれか一項に記載の半導体装置アセンブリ。
  22. 前記半導体装置構造は、その活性スペクトルにおいて分光学的分解能を発揮するように適合された半導体材料を含む、請求項１４から２１のいずれか一項に記載の半導体装置アセンブリ。
  23. 前記半導体装置構造は、直接材料特性として、その活性スペクトルの異なる部位への直接可変光電応答を、固有に発揮するように選択された半導体材料から作製される分光学的分解能を生じさせるように適合された検出器を含む、請求項１４から２２のいずれか一項に記載の半導体装置アセンブリ。
  24. 前記検出器は、テルル化カドミウム、テルル化カドミウム亜鉛（ＣＺＴ）、テルル化カドミウムマンガン（ＣＭＴ）、ゲルマニウム、臭化ランタン、臭化トリウムから選択される半導体材料を含む、請求項２３に記載の半導体装置アセンブリ。
  25. 前記検出器は、ＩＩ−ＶＩ族半導体材料を含むバルク結晶として形成された半導体材料を含む、請求項２３又は２４に記載の半導体装置アセンブリ。
  26. 前記検出器は、ａ及び／又はｂが０でもよいＣｄ１−（ａ＋ｂ）ＭｎａＺｎｂＴｅ結晶を含む半導体材料を含む、請求項２５に記載の半導体装置アセンブリ。
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