KR20160132093A - 공동을 가진 기판에 의해 보호되는 집적 회로 및 제조 방법 - Google Patents

공동을 가진 기판에 의해 보호되는 집적 회로 및 제조 방법 Download PDF

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KR20160132093A
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attached
cavity
dies
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KR1020167028245A
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홍 션
찰스 쥐. 워이칙
아칼거드 알. 시타람
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인벤사스 코포레이션
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Abstract

집적 회로들을 가진 다이들(110)이 배선 기판(120), 가능하게는 인터포저에 부착되고, 배선 기판에 부착되는 보호 기판(410)에 의해 보호된다. 다이들은 보호 기판 내의 공동들 내에 위치된다(다이들은 공동들 밖으로 돌출될 수 있음). 일부 실시예에서, 각각의 공동 표면은 다이에 압력을 가하여, 배선 기판에 대한 다이의 기계적 부착을 강화시키고, 다이들과 주변(또는 히트 싱크) 사이의 우수한 열 전도율을 제공하며, 다이 휨에 대항하고, 가능하게는 수직 크기를 감소시킨다. 보호 기판은 다이들에 또는 배선 기판에 접속되는 그 자체의 회로를 가질 수 있거나 그렇지 않을 수 있다. 다른 특징들이 또한 제공된다.

Description

공동을 가진 기판에 의해 보호되는 집적 회로 및 제조 방법{INTEGRATED CIRCUITS PROTECTED BY SUBSTRATES WITH CAVITIES, AND METHODS OF MANUFACTURE}
관련 출원에 대한 상호 참조
본 출원은 본 명세서에 참고로 포함되는, 2014년 3월 12일자로 출원된, 발명의 명칭이 "공동을 가진 기판에 의해 보호되는 집적 회로 및 제조 방법(INTEGRATED CIRCUITS PROTECTED BY SUBSTRATES WITH CAVITIES, AND METHODS OF MANUFACTURE)"인 미국 가출원 제61/952,066호의 우선권을 주장한다.
본 문헌은 집적 회로(integrated circuit), 보다 상세하게는 반도체(semiconductor) 집적 회로를 포함하는 다이(die)를 갖는 조립체에 관한 것이다.
집적 회로의 제조에서, 하나 이상의 회로가 반도체 웨이퍼(wafer) 내에 제조된 다음에, "개별화(singulation)" 또는 "다이싱(dicing)"으로 불리우는 공정으로 "다이(die)"(또한 "칩(chip)"으로 불림)로 분리된다. 도 1에 110으로 도시된 것과 같은 다이가 다이를 서로 그리고 시스템의 다른 요소에 접속하는 전도성 라인(130)을 갖는 배선 기판(wiring substrate)("WS", 예컨대 인쇄 배선 보드(printed wiring board))(120)에 부착된다. 보다 구체적으로, 다이는 다이의 회로(도시되지 않음)에 접속되는 접촉 패드(contact pad)(110C)를 갖고, 이들 접촉 패드는 WS(120)의 접촉 패드(120C)에 부착된다. 패드(120C)는 전도성 라인(130)에 의해 상호접속된다. 패드(120C)에 대한 패드(110C)의 부착은 솔더(solder), 전도성 에폭시(epoxy), 또는 다른 유형을 포함할 수 있는 접속부(140)에 의해 수행된다.
봉지재(encapsulant)(150)(예컨대, 실리카 또는 다른 입자를 가진 에폭시)가 다이(110)와 접속부(140)를 습기와 다른 오염물질, 자외선 광, 알파 입자(alpha particle), 및 가능하게는 다른 유해한 요소로부터 보호한다. 봉지재는 또한 기계적 응력에 대해 다이 대 WS 부착을 강화시키고, 열을 다이로부터 (선택적인 히트 싱크(heat sink)(160)로 또는 직접 주변(예컨대, 공기)으로) 전도하는 데 도움을 준다.
기계적 응력, 열, 및 유해한 요소로부터 다이의 개선된 보호를 제공하는 것이 바람직하다.
이 섹션은 본 발명의 예시적인 구현들 중 일부를 요약한다.
일부 실시예에서, 다이들은 배선 기판에 부착되는 추가의 보호 기판에 의해 보호된다. 다이들은 보호 기판 내의 공동(cavity)들 내에 위치된다(다이들은 공동들 밖으로 돌출될 수 있음). 보호 기판은 MEMS 구성요소들(마이크로-전자-기계 구조물(Micro-Electro-Mechanical Structure)들)을 보호하기 위해 사용되는 캡 웨이퍼(cap wafer)들과 유사할 수 있으며; 문헌[K. Zoschke et al., "Hermetic Wafer Level Packaging of MEMS Components Using Through Silicon Via and Wafer to Wafer Bonding Technologies" (2013 Electronic Components & Technology Conference, IEEE, pages 1500-1507)]을 참조하고; 또한 2005년 10월 25일자로 시니아귄(Siniaguine)에게 허여된 미국 특허 제6,958,285호를 참조한다. 그러나, 일부 실시예에서, 보호 기판은 다이에 압력을 가하여(예컨대, 각각의 다이는 공동 표면과 물리적으로 접촉할 수 있음), 다이 대 WS(120) 기계적 부착을 강화시키고, 다이와 보호 기판 사이의 우수한 열 전도율을 제공하며, 다이가 휘어지면 그것을 평평하게 하는 데 도움을 주고, 수직 치수를 감소시킨다. 보호 기판은 다이들에 또는 배선 기판에 접속되는 그 자체의 회로를 가질 수 있거나 그렇지 않을 수 있다.
일부 실시예에서, 다이는 공동 표면과 접촉하는 것이 아니라, 다이는 다이 및 공동 표면과 물리적으로 접촉하는 고체 재료(예컨대, 접합 층)에 의해 공동 표면으로부터 분리된다. 일부 실시예에서, 다이 또는 고체 재료는 모두는 아니지만 일부 작동 온도들에서 공동 표면과 물리적으로 접촉한다(예컨대, 물리적 접촉은 다이가 팽창되는 보다 높은 온도들에서만 존재할 수 있음). 작동 온도는 전기적 기능성이 획득될 수 있는 온도이다.
일부 실시예에서, 공동은 다이들의 스택(stack)을 수용하고, 스택 내의 상부 다이가 공동 표면과 접촉한다(또는 상부 다이 위에 놓인 고체 재료가 공동 표면과 물리적으로 접촉함). 일부 실시예에서, 각각의 다이의 전체 상부 표면, 또는 스택이 존재하는 경우 스택 내의 상부 다이가 공동 표면과 물리적으로 접촉한다. 일부 실시예에서, 보호 기판은 각각의 공동 내의 다이들에 하항 압력을 가하여, 배선 기판에 대한 다이들의 부착을 강화시키고, 다이 휨(warpage)에 대항한다.
일부 실시예에서, 배선 기판은 인터포저(interposer)이다. 인터포저들은 흔히 다이 제조 기술과 인쇄 배선 기판(printed wiring substrate, PWS)들 사이의 부정합을 수용하기 위한 중간 기판들로서 사용된다. 보다 구체적으로, 다이의 접촉 패드들(110C)이 PWS 패드들(120C)보다 서로 훨씬 더 가깝게(보다 작은 피치로) 배치될 수 있다. 따라서(도 2), 중간 기판(120.1)이 다이들(120)과 PWS(120.2로 도시됨) 사이에 사용될 수 있다. 인터포저(120.1)는 기판(120.1S)(예컨대, 반도체 또는 다른 재료), 기판(120.1S)의 상부 상의 재배선 층(redistribution layer, RDL)(210.T), 및 기판(120.1S)의 저부 상의 다른 재배선 층(210.B)을 포함한다. 각각의 RDL(210.T, 210.B)은 RDL의 유전체(220)에 의해 기판(120.1S)으로부터 그리고 서로로부터 절연되는 상호접속 라인들(216)을 포함한다. 라인들(216)은 인터포저의 상부 상의 접촉 패드들(120.1C.T)과 저부 상의 접촉 패드들(120.1C.B)에 접속된다. RDL(210.T)의 라인들(216)은 전도성(예컨대, 금속화된) 관통-비아(through-via)들(224)에 의해 RDL(210.B)의 라인들(216)에 접속된다. 패드들(120.1C.T)은 도 1에서와 같이 접속부들(140.1)에 의해 다이들의 패드들(110C)에 부착된다. 패드들(120.1C.B)은 접속부들(140.2)에 의해 PWS(120.2)의 패드들(120.2C)에 부착된다. 패드들(120.1C.B)은 PWS 접촉부들(120.2C)의 피치를 수용하기 위해 패드들(120.1C.T)보다 큰 피치를 가진다.
인터포저 기판(120.1S)은 다이들(110)과 PWS(120.2) 사이의 신호 경로들을 단축시켜 시스템을 보다 빠르고 전력을 덜 소비하게 만들기 위해 가능한 한 얇아야 한다. 또한, 인터포저가 얇으면, 금속화된 비아들(224)의 제조가 용이해진다. 그러나, 얇은 인터포저들은 취급하기 어려우며; 그것들은 부서지기 쉽고, 쉽게 휘어지며, 제조 동안 열을 흡수하거나 방산시키지 못한다. 따라서, 전형적인 제조 공정(위에 인용된 조슈케(Zoschke) 등의 문헌에 기술된 것과 같은)은 제조 동안 인터포저를 임시 기판("지지 웨이퍼")에 부착한다. 지지 웨이퍼는 추후에 제거된다. 임시 지지 웨이퍼를 부착하고 탈착하는 것은 성가시다. 전술된 미국 특허 제6,958,285호의 공정은 지지 웨이퍼를 사용하지 않는다. 후술되는 신규한 공정들 중 일부도 그러하다.
본 발명은 전술된 특징들과 이점들로 제한되지 않고, 후술되는 다른 특징들을 포함한다.
도 1과 도 2는, 집적 회로를 포함하고 종래 기술에 따라 구성된 조립체의 수직 단면도.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 4a, 도 4b, 도 4c, 도 5a, 도 5b, 도 5c, 도 5d, 도 5e.1, 도 6, 도 7, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 9d, 도 10은 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 구조물의 수직 단면도.
도 5e.2와 도 5e.3은 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 수평 단면의 저면도.
도 6, 도 7, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 9d, 도 10, 도 11, 도 12는 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 구조물의 수직 단면도.
이 섹션에 기술되는 실시예는 본 발명을 예시하지만 제한하지 않는다. 특히, 본 발명은 첨부된 청구범위에 의해 정의되는 바를 제외하고는 특정 재료, 공정, 치수, 또는 다른 상세 사항으로 제한되지 않는다.
도 3a는 본 발명의 일부 실시예에 따른 인터포저(120.1)의 제조의 시작 단계를 도시한다. 인터포저 기판(120.1S)은 초기에 제조시 용이한 취급과 적절한 열 방산(heat dissipation)을 제공하도록 충분히 두껍게 선택된다. 일부 실시예에서, 기판(120.1S)은 200 mm 또는 300 mm 직경과 650 마이크로미터 이상의 두께의 단결정 규소 웨이퍼(monocrystalline silicon wafer)이다. 이들 재료와 치수는 예시적이며, 본 발명을 제한하지 않는다. 예를 들어, 기판(120.1S)은 다른 반도체 재료(예컨대, 비화갈륨), 또는 유리, 또는 사파이어, 또는 금속, 또는 가능하게는 다른 재료로 제조될 수 있다. 가능한 재료는 NbTaN과 LiTaN을 포함한다. 기판은 추후에 박화될 것이며; 예를 들어, 규소의 경우에, 최종 두께는 5 내지 50 마이크로미터일 수 있다. 역시, 이들 치수는 제한적이지 않다.
기판(120.1S)이 블라인드 비아(blind via)(224B)(도 3b)를 형성하도록 패턴화된다. "블라인드"는 비아가 기판(120.1S)을 관통하지 않음을 의미한다. 이는 예를 들어 규소 기판에 대해 다음과 같이 수행될 수 있다. 우선, 선택적인 층(310)(도 3a)이 기판을 보호하고/하거나 후속하여 형성되는 포토레지스트(photoresist)(320)의 접착을 개선하기 위해 기판(120.1S) 상에 형성된다. 예를 들어, 층(310)은 열 산화, 화학 증착(chemical vapor deposition, CVD), 또는 스퍼터링(sputtering)에 의해 형성되는 이산화규소일 수 있다. 이어서, 포토레지스트(320)가 침착되고, 비아를 한정하도록 포토리소그래피 방식으로(photolithographically) 패턴화된다. 층(310)과 기판(120.1S)은 레지스트(320)에 의해 노출된 영역에서 에칭되어 블라인드 비아를 형성한다. 비아 깊이는 기판(120.1S)의 최종 깊이, 예컨대 일부 규소-기판 실시예에 대해 5 내지 51 마이크로미터와 동일하거나 그보다 약간 크다. 비아는 건식 에치(dry etch), 예컨대 건식 반응성 이온 에칭(dry reactive ion etching, DRIE)에 의해 형성될 수 있다. 각각의 비아의 예시적인 직경은 60 마이크로미터 이하일 수 있지만, 다른 치수가 가능하다. 비아는 수직할 수 있거나(도시된 바와 같이), 경사진 측벽을 가질 수 있다. 위에 언급된 바와 같이, 특정 치수, 공정 및 다른 특징은 예시적이며, 제한적이지 않다.
이어서 비아가 금속화된다. 기판(120.1S)이 규소이면, 이는 다음과 같이 수행될 수 있다. 포토레지스트(320)와 보호 층(310)이 제거되고, 유전체 층(324)(도 3c)이 기판(120.1S)의 전체 상부 표면 상에 형성된다. 유전체(324)는 비아 표면을 라이닝한다(line). 일부 실시예에서, 유전체(324)는 규소 기판의 열 산화에 의해 또는 CVD 또는 물리 증착(physical vapor deposition, PVD)에 의해 형성된다. 유전체(324)는 기판을 비아(224B) 내의 후속하여 형성되는 금속으로부터 전기적으로 절연시킬 것이다. 유전체 두께는 요구되는 공정 파라미터에 의존하고, 예시적인 열-산화물 실시예에서(열 산화물은 열 산화에 의해 형성되는 이산화규소임) 1 마이크로미터이다. 대신에 다른 치수와 재료가 사용될 수 있다. 유전체(324)는 기판(120.1S) 자체가 유전체이면 생략될 수 있다.
이어서 금속(224M)(도 3d)이 비아(224B) 내에서 유전체(324) 위에 형성된다. 도시된 실시예에서, 금속(224M)은 비아를 충전하지만, 다른 실시예에서, 금속은 비아 표면 상의 라이너(liner)이다. 예시적인 실시예에서, 금속(224M)은 전기도금된 구리이다. 예를 들어, 우선 장벽 층(barrier layer)(금속 또는 유전체, 별도로 도시되지 않음)이 구리 접착을 돕고 유전체(324) 또는 기판(120.1S) 내로의 구리 확산을 방지하기 위해 유전체(324) 상에 형성된다. 적합한 장벽 층은 티타늄-텅스텐의 층(본 명세서에 참고로 포함되는, 2012년 9월 13일자로 공개된, 코센코(Kosenko) 등의 미국 특허 출원 공개 제2012/0228778호 참조), 및/또는 니켈 함유 층(본 명세서에 참고로 포함되는, 2013년 1월 17일자로 공개된, 우조(Uzoh) 등의 미국 특허 출원 공개 제2013/0014978호)을 포함할 수 있다. 이어서 시드 층(seed layer), 예컨대 구리가 물리 증착(예컨대, PVD, 가능하게는 스퍼터링)에 의해 장벽 층 상에 형성된다. 이어서 구리가 시드 층 상에 전기도금되어 비아(224B)를 충전하고 전체 기판(120.1S)을 덮는다. 이어서 구리가 비아들 사이의 영역으로부터 화학적 기계적 폴리싱(chemical mechanical polishing, CMP)에 의해 제거된다. 선택적으로, CMP는 또한 이들 영역으로부터 장벽 층(존재할 경우)을 제거할 수 있고, 유전체(324) 상에서 중단될 수 있다. 그 결과, 구리와 장벽 층은 단지 비아(224B) 내에 그리고 그 위에만 남게 된다.
설명의 용이함을 위해, 비아(224)를 "금속화된" 것으로 언급할 것이지만, 비-금속 전도성 재료(예컨대, 도핑된 폴리실리콘)가 또한 사용될 수 있다.
층(224M)이 비아를 충전하지 않고 단지 비아 표면을 라이닝하면, 일부 다른 재료(도시되지 않음)가 충전재(filler)로서 층(224M) 상에 형성되어 비아를 충전하고 웨이퍼를 위한 평탄한 상부 표면을 제공할 수 있다. 이러한 충전재 재료는 예를 들어 스핀 코팅(spin coating)에 의해 침착되는 폴리이미드일 수 있다.
선택적으로, RDL(210.T)(도 3e)이 요구되는 위치에 접촉 패드(120.1C.T)를 제공하도록 기판(120.1S)의 상부 상에 형성된다. RDL(210.T)은 예를 들어 도 1 및 도 2와 관련하여 전술된 종래 기술의 기법에 의해 형성될 수 있다. RDL(210.T)은 접촉 패드(120.1C.T)가 금속(224M)의 상부 영역에 의해 제공되면 생략된다. 그러한 경우에, 기판(120.1S)이 유전체가 아니면, 유전체 층이 기판 상에 형성되고 접촉 패드(120.1C.T)를 노출시키도록 포토리소그래피 방식으로 패턴화될 수 있다.
인터포저(120.1)는 트랜지스터, 저항기, 커패시터, 및 다른 디바이스(도시되지 않음)를 기판(120.1S)과 재배선 층(210.T) 내에 포함할 수 있다. 이들 디바이스는 비아(224)와 RDL(210.T)의 제조 전에, 제조 동안 및/또는 제조 후에 전술된 공정 단계 및/또는 추가의 공정 단계를 사용하여 형성될 수 있다. 그러한 제조 기법은 잘 알려져 있다. 예컨대 전술된 미국 특허 제6,958,285호와 특허 출원 공개 제2012/0228778호를 참조한다.
다이(110)가 가능하게는 도 1 및 도 2와 관련하여 전술된 종래 기술의 방법 또는 다른 방법(예컨대, 확산 접합; 이 경우에 접속부(140.1)는 추가의 요소가 아니라 접촉 패드(110C 및/또는 120.1C.T)의 일부임)을 사용하여 접속부(140.1)에 의해 접촉 패드(120.1C.T)에 부착된다.
선택적으로, 봉지재(도시되지 않음)가 도 1과 관련하여 전술된 바와 동일한 기법을 사용하여(예컨대, 성형 및/또는 언더필링(underfilling)에 의해) 다이 주위에 그리고/또는 다이 아래에 형성될 수 있다. 봉지재는 임의의 적합한 재료(예컨대, 실리카 또는 다른 입자를 가진 에폭시)일 수 있다. 일부 실시예에서는 봉지재가 사용되지 않는다. 다른 실시예는 봉지재를 사용하지만, 후술되는 바와 같이 다이가 추가의 보호 기판(410)(도 5a)에 의해 보호될 것이기 때문에 봉지재에 대한 요건이 완화된다. 일부 실시예에서, 봉지재는 다이 아래에만(언더필(underfill)로서), 즉 다이와 기판(120.1S) 사이에(접속부(140.1) 주위에)만 제공된다.
도 4a 내지 도 4c는 보호 기판(410)의 제조를 예시한다. 많은 변형이 가능하다. 기판(410)은 아래에서 설명되는 바와 같이 조립체의 후속 취급을 용이하게 하기 위해 충분히 강성이어야 한다. 도시된 실시예에서, 기판(410)은 650 마이크로미터 이상의 두께의 단결정 규소 기판(410S)을 포함한다. 중요할 수 있는 임의의 요인(재료와 공정의 가용성을 포함함)에 기초하여 다른 재료와 두께가 가능하다. 하나의 가능한 요인은 기판들(410, 120.1S) 사이의 열 팽창 계수(coefficient of thermal expansion, CTE)의 부정합을 감소시키는 것이며; 기판(120.1S)이 규소이면, 기판(410S)은 규소 또는 유사한 CTE를 갖는 다른 재료일 수 있다. 다른 요인은 기판(410)과 다이(110) 사이의 CTE 부정합을 감소시키는 것이다. 일부 실시예에서, 기판(410S)은 어떠한 회로도 갖지 않을 것이지만, 기판(410S) 내에 또는 그 상에 회로가 요구되면, 이는 재료의 선택에 영향을 미칠 수 있다. 회로는 후술되는 단계 전에, 및/또는 단계 동안, 및/또는 단계 후에 제조될 수 있다.
다른 가능한 요인은 기판(410)이 히트 싱크로서의 역할을 할 수 있게 하는 높은 열 전도율이다. 예를 들어, 금속이 적절할 수 있다.
공동(414)(도 4c)이 다이(110)의 크기 및 위치와 정합하도록 기판(410) 내에 형성된다. 예시적인 공정이 다음과 같다(이 공정은 규소 기판(410S)에 적합하고, 다른 재료에 부적합할 수 있으며; 알려진 공정이 규소 또는 다른 재료에 사용될 수 있음). 우선, 보조 층(420)(도 4b)이 보호를 위해 또는 후속하여 형성되는 포토레지스트(430)의 개선된 접착을 위해 기판(410S)을 덮도록 형성된다. 레지스트(430)가 침착되고, 공동을 한정하도록 포토리소그래피 방식으로 패턴화된다. 레지스트 개방부에 의해 노출되는 보조 층(420)이 에칭 제거된다. 이어서 기판(410S)이 이들 개방부에서 에칭되어 경사진, 상향-확장 측벽을 가진 공동(414)을 형성한다. 공동 깊이는 아래에서 설명되는 바와 같이 다이(414)와 접속부(140.1)의 두께에 의존한다. 비-경사진(수직한) 또는 역행성(retrograde) 측벽, 또는 다른 측벽 프로파일이 또한 가능하다.
이어서 포토레지스트(430)가 제거된다. 도시된 예에서는, 보조 층(420)이 또한 제거되지만, 다른 예에서는, 층(420)이 최종 구조물 내에 남게 된다.
도 5a에 도시된 바와 같이, 각각의 다이(110)가 대응하는 공동(414) 내에 끼워맞추어지도록 기판(410)이 인터포저(120.1)에 부착된다. 보다 구체적으로, 보호 기판(410)의 레그(leg)(410L)가 인터포저(120.1)의 상부 표면에(예컨대, RDL이 존재할 경우 RDL(210.T)에; 레그(410L)는 공동을 둘러싸는 보호 기판(410)의 그러한 부분(들)임) 부착된다. 기판 대 인터포저 부착이 직접 접합으로 도시되지만, 추가로 후술되는 바와 같이 다른 유형의 부착(예컨대, 접착제에 의함)이 또한 사용될 수 있다. 전체 조립체가 도면부호 504로 표시된다.
도 5a에서, 다이의 상부 표면이 공동(414)의 상부 표면과 물리적으로 접촉한다. 일부 실시예에서, 각각의 다이의 상부 표면이 공동 상부 표면에 접합된다(직접 또는 일부 다른 방식으로, 예컨대 접착제에 의함). 이러한 접합은 2개의 기판들 사이의 접합 강도를 증가시키고, 다이로부터 보호 기판으로의 열 경로의 열 전도율을 개선한다. 또한, 다이와 공동 표면 사이의 접합은 다이의 측방향 움직임을 제한하여, 접속부(140.1)를 약화시킬 수 있는 측방향 또는 다른 힘에 대항한다. 예를 들어, 보호 기판(410)과 인터포저(120.1)가 정합하는 CTE를 가지면, 공동 표면에 대한 다이의 상부 표면의 접합은 보호 기판(410)이 다이를 열 사이클링(thermal cycling)에서 인터포저 움직임을 따르도록 가압시키게 할 것이며; 이는 다이 대 인터포저 접속부(140.1) 상의 응력을 완화시키는 것으로 여겨진다.
다른 실시예에서, 다이는 공동의 상부 표면에 접합되지 않으며, 따라서 다이의 상부 표면이 열 움직임(thermal movement)에서 공동의 상부 표면을 따라 측방향으로 활주할 수 있다. 이는 예컨대 다이-인터포저 CTE 정합이 인터포저와 보호 기판(410) 사이의 정합보다 우수하면 열 응력을 감소시킬 수 있다.
일부 실시예에서, 다이가 공동 표면에 접합되는지에 상관없이, 다이에 대한 기판(410)의 하향 압력이 다이 휨에 대항하는 데 도움을 준다. 일부 실시예에서, 다이의 휘어지는 경향은 온도에 따라 증가하고, 압력이 또한 온도에 따라 증가할 수 있다(예컨대, 다이가 보호 기판의 레그(410L)보다 더욱 수직으로 팽창되는 경우).
위에 언급된 바와 같이, 일부 실시예에서, 다이는 적합한 응력-완화(stress-relieving) 재료, 예컨대 에폭시에 의해 위로부터 봉지되고/되거나 언더필링된다. 위로부터의 봉지의 경우에, 봉지재는 공동(414)의 상부 표면과 물리적으로 접촉하는 고체 재료(가능하게는 열경화성)일 수 있다. 봉지재는 무-봉지재 실시예에 대해 전술된 것과 유사한 이득을 갖고서, 전술된 바와 같이 공동 표면에 접합될 수 있거나 그렇지 않을 수 있다.
다이(또는 봉지재)와 공동 사이의 물리적 접촉을 보장하기 위해, 다이(또는 봉지재)의 상부 표면은 균일한 높이를 가져야 한다. 높이 균일성을 개선하기 위해, 다이(또는 봉지재)는 인터포저(120.1)에 대한 기판(410)의 결합 전에 폴리싱될 수 있다. 적합한 폴리싱 공정은 래핑(lapping), 그라인딩(grinding), 및 화학적 기계적 폴리싱(CMP)을 포함한다. 또한, 다이를 공동 내로 삽입하기 전에, 공동 표면 및/또는 다이에 다이와 기판(410) 사이의 열 전달을 개선하기 위해 적합한 온도 계면 재료(temperature interface material, TIM, 여기에 도시되지 않지만 아래에서 논의되는 도 5e.2와 도 5e.3에 525로 도시됨)가 제공될 수 있다. TIM의 열 전도율은 보통 공기의 그것보다 높을 수 있다. 예시적인 TIM은 예상 작동 온도의 범위(예컨대, 일부 조립체에 대해 0℃ 내지 200℃) 전반에 걸쳐 또는 적어도 온도가 다이 냉각을 특히 바람직하게 만들 정도로 높을 때(일부 조립체에 대해 20℃ 내지 200℃) 반고체, 겔(gel)-유사(그리스(grease)-유사) 상태로 존재하는 것이다. 겔-유사 재료는 다이와 기판(410) 사이의 자유 공간을 충전하여 다이로부터의 열 전도 경로를 제공한다. 예시적인 TIM 재료는 아크틱 실버, 인크.(Arctic Silver, Inc.)(미국 캘리포니아주에 사무소가 있음)로부터 입수가능한 서멀 그리스(thermal grease)이고; 이러한 그리스의 열 전도율은 1 W/mK이다.
기판(410)을 인터포저(120.1)에 접합시킨 후에, 인터포저가 저부로부터 박화되어 금속(224M)을 노출시킨다(도 5b). 박화는 기판(120.1S)과 유전체(324)(유전체가 존재할 경우)의 부분적인 제거를 수반한다. 박화는 알려진 기법에 의해 수행될 수 있다(예컨대, 기판(120.1S)의 기계적 그라인딩 또는 래핑에 이은 기판(120.1S)과 유전체(324)의 건식 또는 습식, 마스크식(masked) 또는 비마스크식(unmasked) 에치; 기판과 유전체는 일부 실시예에서 동시에 에칭됨). 일부 실시예에서, 유전체(324)는 박화 작업의 종료시 금속(224M) 주위에서 기판(120.1S) 밖으로 돌출되고, 금속(224M)은 유전체 밖으로 돌출된다. 예를 들어 전술된 미국 특허 제6,958,285호를 참조한다. 위에 언급된 바와 같이, 본 발명은 특정 공정으로 제한되지 않는다.
유리하게는, 인터포저(120.1)가 기판(410)에 의해 평평하게 유지되어, 조립체(504)의 취급이 용이해진다. 기판(410)은 또한 이러한 제조 단계 및 후속 제조 단계 동안 그리고 조립체(504)의 후속 작업에서 발생되는 열을 흡수하고 방산시키는 데 도움을 준다. 따라서, 기판(120.1S)의 최종 두께는 매우 낮을 수 있으며, 예컨대 50 마이크로미터 또는 심지어 5 마이크로미터 이하일 수 있다. 따라서, 블라인드 비아(224B)(도 3b)가 얕을 수 있다. 얕은 깊이는 금속화된 비아의 제조를 용이하게 한다(즉, 비아 에치와 비아 내로의 유전체와 금속의 후속 침착을 용이하게 함). 얕은 깊이는 또한 비아를 통한 신호 경로를 단축시킨다. 또한, 비아가 얕으면, 각각의 비아는 여전히 신뢰성 있는 유전체 및 금속 침착을 허용하면서 보다 좁을 수 있다. 따라서, 비아 피치가 감소될 수 있다.
원한다면, 보호 기판(410)이 위로부터 박화될 수 있으며; 이는 도시되지 않는다. 기판(120.1S, 410)의 조합된 두께는 강성, 휨 저항성, 열 방산, 및 조립체 크기와 같은 요구되는 특성에 의해 한정된다.
후속 공정 단계는 특정 응용에 의존한다. 일부 실시예에서(도 5c), RDL(210.B)이 가능하게는 종래 기술의 기법을 사용하여(예를 들어 도 2에서와 같이) 기판(120.1S)의 저부 상에 형성된다. RDL은 접촉 패드(120.1C.B)를 제공하고, 그것들을 금속(224M)에 접속한다. (RDL이 생략되면, 접촉 패드는 금속(224M)에 의해 제공된다.) 원한다면, 조립체(504)가 스택(504S)(도 5d)으로 다이싱될 수 있다. 이어서 스택(또는 다이싱이 생략되면 전체 조립체(504))이 도 5e.1의 배선 기판(120.2)(예컨대, 인쇄 배선 기판)과 같은 다른 구조물에 부착된다. 도 5e.1의 예에서, 스택(504S)이 PWS(120.2)에 부착되고, 보다 구체적으로 스택의 접촉부(120.1C.B)가 가능하게는 도 1 또는 도 2에서와 동일한 기법에 의해 PWS 접촉부(120.2C)에 부착된다. PWS(120.2)의 전도성 라인(130)이 접촉 패드(120.2C)를 서로 또는 다른 요소에 접속한다. 이들 상세 사항은 제한적이지 않다.
도 5e.2는 도 5e.1의 선 5E.2-5E.2를 따른 수평 단면의 가능한 저면도를 도시한다. 도 5e.2의 예에서, 다이는 온도 계면 재료(TIM)(525)에 의해 둘러싸인다. 레그(410L)는 각각의 다이를 완전히 둘러싸는 영역을 형성하고, 레그에 접합되는 인터포저 영역이 또한 각각의 다이를 완전히 둘러싼다.
도 5e.3은 역시 TIM(525)과 함께, 동일한 수평 단면의 다른 가능한 저면도를 도시한다. 이 예에서, 레그(410L)는 각각의 다이의 2개의 대향하는 측부들(좌측 및 우측 측부들) 상에만 제공되고, 다이 위와 아래에는 제공되지 않는다. 각각의 공동(414)은 기판(410S) 내의 수평 홈이며, 가능하게는 측방향으로 홈을 따라 분포되는 다수의 다이를 수용한다. 홈은 전체 기판을 통해 연장될 수 있다. 다른 공동 형상이 또한 가능하다.
위에 언급된 바와 같이, 보호 기판(410)과 인터포저(120.1)는 접착제에 의해 접합될 수 있고, 도 6은 접착제(610)에 의한 그러한 접합을 예시한다. 접착제(610)가 레그(140L) 또는 인터포저(120.1)의 대응하는 영역 또는 둘 모두 상에 제공된다. 도 5a의 단계(인터포저 박화 전)에서의 구조물이 도시된다. 일부 실시예에서, 접착제는 다이(110)의 열 팽창을 흡수하는 데 도움을 주기 위해(팽창하는 다이(110)로부터의 압력이 보호 기판(410) 또는 다이를 손상시키지 않도록) 낮은 탄성 계수(예컨대, ___???)를 갖고서 탄성적이다. 일부 실시예에서, 이는 다이의 CTE가 보호 기판(410) 또는 기판(410S)의 CTE와 동일하거나 그보다 크면 이롭다. 접착제의 탄성은 또한 다이(110)의 상부 표면 또는 공동(414)의 상부 표면의 높이 불균일성을 흡수한다. 또한, 다이 팽창을 흡수하기 위해, 접착제는 다이의 CTE와 동일하거나 그보다 큰 CTE를 가질 수 있다. 예시적인 접착제는 에폭시-기반 언더필이다.
도 7은 유사한 실시예를 도시하지만, 접착제(610)가 보호 기판(410S)의 전체 저부 표면을 덮는다. 접착제는 다이의(또는 봉지재의) 상부 표면을 공동의 상부 표면에 접합시킨다. 접착제의 CTE는 다이의 CTE와 동일하거나 그보다 크거나 그보다 작을 수 있다.
도 8a 내지 도 8c는 보호 기판(410)을 인터포저(120.1)에 직접 결합시키기 위한 별개의 접합 층(810, 820)의 사용을 예시한다. 일부 실시예에서, 접합 층은 이산화규소이지만, 다른 재료(예컨대, 공융 접합(eutectic bonding)을 위한 금속)가 또한 사용될 수 있다. 도 8a를 참조하면, 다이가 도 3e에서와 같이 인터포저(120.1)에 부착되고; 이어서 다이가 선택적으로 위로부터 봉지되고/되거나 언더필링된다(도 8a에서는, 봉지재(150)가 다이를 봉지하고 언더필링함). 접합 층(810), 예컨대 이산화규소 또는 금속이 임의의 적합한 기법(예컨대, 스퍼터링)에 의해 인터포저와 다이(그리고 존재할 경우 봉지재)를 덮도록 형성된다.
도 8b를 참조하면, 보호 기판(410)에 도 4c에서와 같이 공동이 제공된다. 이어서 접합 층(820), 예컨대 이산화규소 또는 금속이 임의의 적합한 기법(예컨대, 스퍼터링, 또는 기판(410S)이 규소이면 열 산화)에 의해 기판 표면을 덮도록 형성된다.
도 8c를 참조하면, 층(810, 820)이 서로 물리적으로 접촉하도록 인터포저가 기판(410)에 결합된다. 이어서 구조물이 2개의 층이 만나는 곳에서, 즉 레그(410L)에서 그리고 공동의 상부 표면에서 층(820)을 층(810)에 접합시키도록 가열된다. 그러나, 일부 실시예에서, 접합 전에, 다이를 공동의 상부 표면에 접합시키지 않도록 층(820)이 공동의 상부 표면으로부터 제거된다.
도 6 내지 도 8a의 구조물의 후속 처리(인터포저 박화, 가능한 다이싱 등)는 다른 실시예에 대해 전술된 바와 같을 수 있다.
전술된 공정 단계 순서는 제한적이지 않으며; 예를 들어, 비아(224)가 인터포저 박화 후에 형성될 수 있다. 도 9a 내지 도 9d는 예시적인 공정을 예시한다. 인터포저(120.1)가 본질적으로 도 3e 또는 도 6 또는 도 8a에서와 같이, 그러나 비아(224) 없이(비아는 추후에 형성될 것임) 제조된다. 특히, 유전체(324)는 인터포저 기판(120.1S) 상의 평평한 층이다. 이어서 접촉 패드(910)가 미래의 비아(224)의 위치에서 기판(120.1S) 상에 형성된다. RDL(210.T)이 선택적으로 접촉 패드(910)를 인터포저의 상부 상의 패드(120.1C.T)에 접속하도록 인터포저의 상부 상에 제조된다. (대안적으로, 패드(120.1C.T)가 패드(910)에 의해 제공될 수 있다.) 다이(110)가 패드(120.1C.T)에 부착되고, 선택적으로 언더필링되고 봉지된다. (도시된 바와 같은) 접합 층(810)이 선택적으로 보호 기판에 접합시키기 위해 도 8a에서와 같이 침착된다(대안적으로, 접합은 도 6 또는 도 7에서와 같이 접착제에 의해, 또는 도 5a에 관하여 전술된 바와 같이 직접 접합 공정에 의해 이루어질 수 있음).
이어서 다이가 부착된 인터포저(120.1)가 전술된 임의의 실시예에서와 같이 보호 기판(410)(도 9b)에 접합된다. 이어서 인터포저가 박화된다(도 9c). 다이는 후속 단계 동안 기판(410)에 의해 보호될 것이다. 기판(410)은 임의의 원하는 단계에서 박화될 수 있다.
이어서 금속화된 비아(224)가 인터포저 저부로부터 형성된다. 예시적인 공정이 다음과 같다:
1. 유전체(920)(예컨대, 이산화규소 또는 질화규소)가 인터포저 기판(120.1S)의 저부 표면을 덮도록 침착된다(예컨대, 스퍼터링 또는 CVD에 의함).
2. 비아(관통구)가 저부로부터 유전체(920)와 기판(120.1S)을 통해 에칭된다. 이는 접촉 패드(910) 상에서 중단되는 마스크식 에치이다.
3. 유전체(930)(예컨대, 이산화규소 또는 질화규소)가 인터포저 기판(120.1S)의 저부 표면을 덮고 비아를 라이닝하도록 침착된다(예컨대, 스퍼터링 또는 CVD에 의함). 유전체(930)는 저부로부터 접촉 패드(910)를 덮는다.
4. 유전체(930)가 접촉 패드(910)를 노출시키도록 에칭된다. 이는 마스크식 에치일 수 있다. 대안적으로, 블랭킷 이방성(blanket anisotropic) (수직) 에치가 사용되어 비아 측벽 상의 유전체를 남기면서 유전체(930)를 각각의 접촉 패드(910)의 적어도 일부분 위로부터 제거할 수 있다. 수직 에치는 비아 밖의 유전체(930)를 제거할 수 있거나 그렇지 않을 수 있다.
5. 전도성 재료(224M)(예컨대, 금속)가 가능하게는 전술된 바와 동일한 기법(예컨대, 구리 전기도금)에 의해 비아 내에 형성된다. 전도성 재료는 비아 밖에 존재하지 않는다(예컨대, 그것은 CMP에 의해 폴리싱되어 제거될 수 있음). 전도성 재료는 비아를 충전할 수 있거나 단지 비아 표면을 라이닝할 수 있다. 각각의 비아 내의 전도성 재료는 대응하는 패드(910)와 물리적으로 접촉한다.
후속 공정 단계는 도 5c 내지 도 5e.3과 관련하여 전술된 바와 같을 수 있다. 특히, 저부 RDL(210.B)(도 5c)과 접속부(140.2)가 전술된 바와 같이 형성될 수 있다. 구조물은 원한다면 다이싱될 수 있고(도 5d), 다른 구조물(예컨대, 도 5e.1의 PWS(120.2))에 부착될 수 있다.
비아(224)는 선택적이며, 또한 기판(120.1)은 도 10에 120으로 도시된 것과 같은 임의의 배선 기판일 수 있다. 이 도면은 접착제(610)를 사용하여 보호 기판(410)을 레그(410L)에서 그리고 공동 상부 표면에서 WS(120)에 접합시키는 실시예를 예시하지만, 전술된 임의의 다른 접합 방법이 사용될 수 있다. 언더필 또는 다른 봉지재가 도시되지 않지만, 전체 다이를 봉지하거나 봉지하지 않는 언더필이 존재할 수 있다.
도 5a 내지 도 10과 관련하여 전술된 기법은 임의의 개수의 별개의 보호 기판(410)을 동일한 인터포저(120.1) 또는 WS(120)에 부착하기 위해 사용될 수 있으며; 상이한 다이가 동일하거나 상이한 보호 기판(410)의 상이한 공동 내에 있는 상태로, 상이한 보호 기판(410)이 기판(120.1 또는 120)의 동일한 면에 부착될 수 있다. 다른 보호 기판(410)이 기판(120.1 또는 120)의 반대편 면에 부착될 수 있다. 다이들 중 일부는 그들을 보호하기 위한 보호 기판(410)을 갖지 않을 수 있다. 각각의 기판(120.1S 또는 410S)은 웨이퍼일 수 있고, 2개의 기판은 주어진 조립체(504)에서 동일한 크기를 가질 수 있지만; 동일한 조립체에서 상이한 크기가 또한 가능하다.
다이는 또한 동일한 공동 내에서 서로 적층될 수 있으며(도 6과 동일한 제조 단계에서의 구조물을 도시한 도 11 참조), 이때 각각의 스택의 상부 다이만이 대응하는 공동의 상부 표면과 물리적으로 접촉한다. 각각의 스택 내의 다이는 그들의 접촉 패드(1110C)와 각자의 접속부(140)(전술된 임의의 유형일 수 있음)를 통해 상호접속되는 그들 각자의 회로를 가질 수 있다. 도 11에서, 기판(120.1S, 410S)은 도 6에서와 같이 레그(410L) 상의 접착제(610)에 의해 함께 접합되지만, 전술된 다른 접합 방법이 또한 사용될 수 있다. 적층된 다이는 또한 예컨대 보호 기판이 PWS에 직접 접합될 때 전술된 다른 변형과 함께 사용될 수 있다.
일부 실시예에서, 기판(410S)은 가능하게는 다이 및/또는 인터포저(120.1S) 또는 PWS 내의 회로에 접속되는 회로를 갖는다. 구조물(1210)에 의해 기판(410S)에 접속되는 상부 다이를 도시한 도 12를 참조하며; 각각의 구조물(1210)은 기판(410S) 내의 접촉 패드, 상부 다이(110) 상의 대응하는 접촉 패드, 및 2개의 접촉 패드를 서로 접합시키는 접속부(예컨대, 솔더 또는 전술된 임의의 다른 유형)를 포함한다. 도 12의 예에서, 봉지재(150)가 각각의 다이를 언더필링하고 완전히 둘러싸서, 공동의 상부 표면과 접촉한다. 위에 언급된 바와 같이, 봉지 및/또는 언더필링은 선택적이다.
본 발명은 전술된 실시예로 제한되지 않는다. 예를 들어, 비아(224)는 RDL 후에 형성될 수 있고, RDL 중 하나 또는 둘 모두를 통해 에칭될 수 있다.
일부 실시예는,
하나 이상의 제1 접촉 패드들(예컨대, 상부 패드들(120.1C.T))을 포함하는 제1 기판(예컨대, 120.1 또는 120);
제1 기판에 부착되는 하나 이상의 다이들로서, 각각의 다이는 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는 반도체 집적 회로를 포함하는, 상기 하나 이상의 다이들;
하나 이상의 공동들을 포함하는 제2 기판(예컨대, 410 또는 410S)으로서, 제2 기판은 제1 기판에 부착되고, 각각의 다이의 적어도 일부는 제2 기판 내의 대응하는 공동 내에 위치되며, 제2 기판은 공동들 밖에 놓이는 그리고 제1 기판에 부착되는 표면 영역(예컨대, 레그들(410L)의 표면)을 포함하는, 상기 제2 기판을 포함하고,
구조물이 전기적으로 작동가능한 적어도 일부 온도에서, 적어도 하나의 다이는 하기의 조건들 (A) 및 (B):
(A) 다이가 대응하는 공동의 표면과 물리적으로 접촉하는 조건;
(B) 다이가 다이 및 대응하는 공동의 표면과 물리적으로 접촉하는 고체 재료(예컨대, 봉지재 또는 접합 층)에 의해 대응하는 공동의 표면으로부터 분리되는 조건 중 하나 또는 둘 모두를 충족시키는, 제조물(manufacture)을 제공한다.
일부 실시예에서, 각각의 공동이 제2 기판의 저부 표면 내에 있는(예컨대, 도 5c 또는 도 5e.1에서와 같이) 측면도에서, 제2 기판의 상기 표면 영역은 각각의 공동을 측방향으로 둘러싼다(예컨대, 도 5e.2에서와 같이).
일부 실시예에서, 적어도 하나의 다이는 대응하는 공동의 표면에 부착된다.
일부 실시예에서, 적어도 하나의 다이는 대응하는 공동의 표면에 부착되지 않는다.
일부 실시예에서, 하나 이상의 제1 접촉 패드들은 제1 기판의 제1 면에 위치되고,
제1 기판은 제1 면 반대편의 제2 면에서 하나 이상의 제2 접촉 패드들(예컨대, 인터포저 저부에 있는 접촉 패드들(120.1C.B))을 포함하며,
제1 기판은 제1 기판을 통과하는 그리고 적어도 하나의 제1 접촉 패드를 적어도 하나의 제2 접촉 패드에 전기적으로 접속하는 하나 이상의 전기 전도성 경로들(예컨대, 금속화된 비아들(224))을 포함한다.
일부 실시예에서, 조건들 (A) 및 (B) 중 적어도 하나가 실온에서 충족된다.
일부 실시예에서, 적어도 하나의 다이는 제2 기판으로부터 압력을 받는다.
일부 실시예에서, 압력은 실온에서 200 MPa을 초과하지 않는다. 일부 실시예에서, 압력은 대기압(1 바(bar), 즉 105 Pa)보다 크고, 1 바 내지 200 MPa 범위 또는 이러한 범위의 임의의 하위-범위 내에 있을 수 있다. 압력은 또한 이러한 범위 위 또는 아래에 있을 수 있다.
일부 실시예는 전기적으로 기능하는 제조물을 제조하기 위한 방법을 제공하고, 상기 방법은,
제1 면 및 제1 면에 있는 하나 이상의 제1 접촉 패드들을 포함하는 제1 기판(예컨대, 120.1)을 획득하는 단계;
하나 이상의 다이들을 제1 기판에 부착하는 단계로서, 각각의 다이는 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는 반도체 집적 회로를 포함하는, 상기 부착하는 단계;
하나 이상의 공동들을 포함하는 제2 기판(예컨대, 410)을 획득하는 단계;
제2 기판을 제1 기판에 부착하는 단계로서, 각각의 다이의 적어도 일부는 제2 기판 내의 대응하는 공동 내에 위치되고, 제2 기판은 공동들 밖에 놓이는 그리고 제1 기판에 부착되는 표면 영역(예컨대, 레그들(410L)의 저부 영역)을 포함하는, 상기 부착하는 단계를 포함하고,
구조물이 전기적으로 작동가능한 적어도 일부 온도에서, 적어도 하나의 다이는 하기의 조건들 (A) 및 (B):
(A) 다이가 대응하는 공동의 표면과 물리적으로 접촉하는 조건;
(B) 다이가 다이 및 대응하는 공동의 표면과 물리적으로 접촉하는 고체 재료에 의해 대응하는 공동의 표면으로부터 분리되는 조건 중 하나 또는 둘 모두를 충족시킨다.
일부 실시예에서, 각각의 공동이 제2 기판의 저부 표면 내에 있는 측면도에서, 제2 기판의 상기 표면 영역은 각각의 공동을 측방향으로 둘러싼다.
일부 실시예에서, 적어도 하나의 다이는 대응하는 공동의 표면에 부착된다.
일부 실시예에서, 적어도 하나의 다이는 대응하는 공동의 표면에 부착되지 않는다.
일부 실시예에서, 하나 이상의 제1 접촉 패드들은 제1 기판의 제1 면에 위치되고,
제1 기판은 제1 면 반대편의 제2 면에서 하나 이상의 제2 접촉 패드들을 포함하며,
제1 기판은 제1 기판을 통과하는 그리고 적어도 하나의 제1 접촉 패드를 적어도 하나의 제2 접촉 패드에 전기적으로 접속하는 하나 이상의 전기 전도성 경로들을 포함한다.
일부 실시예에서, 조건들 (A) 및 (B) 중 적어도 하나가 실온에서 충족된다.
일부 실시예에서, 적어도 하나의 다이는 제1 기판이 제2 기판에 부착될 때 제2 기판으로부터 압력을 받는다.
일부 실시예에서, 압력은 실온에서 200 MPa을 초과하지 않는다.
일부 실시예에서, 하나 이상의 다이들은 복수의 다이들이고, 상기 방법은 제1 기판을 제2 기판에 부착하기 전에 다이들의 제1 면에 있는 고체 표면을 폴리싱하는 단계를 추가로 포함하며, 다이들의 제1 면은 각각의 다이의 하나 이상의 접촉 패드들 반대편의 면이고, 고체 표면은 다이들의 또는 다이들 상에 형성되는 봉지재의 표면이다.
일부 실시예에서, 고체 표면은 에폭시를 포함하는 봉지재의 표면이다.
일부 실시예는,
하나 이상의 제1 접촉 패드들을 포함하는 제1 기판;
제1 기판에 부착되는 하나 이상의 다이들로서, 각각의 다이는 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는 반도체 집적 회로를 포함하는, 상기 하나 이상의 다이들;
하나 이상의 공동들을 포함하는 제2 기판으로서, 제2 기판은 제1 기판에 부착되고, 각각의 다이의 적어도 일부는 제2 기판 내의 대응하는 공동 내에 위치되며, 제2 기판은 공동들 밖에 놓이는 그리고 제1 기판에 부착되는 표면 영역을 포함하는, 상기 제2 기판을 포함하고,
구조물이 전기적으로 작동가능한 적어도 일부 온도에서, 적어도 하나의 다이는 제2 기판으로부터 압력을 받는, 제조물을 제공한다.
일부 실시예에서, 압력은 실온에서 200 MPa을 초과하지 않는다.
일부 실시예에서, 각각의 공동이 제2 기판의 저부 표면 내에 있는 측면도에서, 제2 기판의 상기 표면 영역은 각각의 공동을 측방향으로 둘러싼다.
일부 실시예에서, 적어도 하나의 다이는 대응하는 공동의 표면에 부착된다.
일부 실시예에서, 적어도 하나의 다이는 대응하는 공동의 표면에 부착되지 않는다.
일부 실시예에서, 하나 이상의 제1 접촉 패드들은 제1 기판의 제1 면에 위치되고,
제1 기판은 제1 면 반대편의 제2 면에서 하나 이상의 제2 접촉 패드들을 포함하며,
제1 기판은 제1 기판을 통과하는 그리고 적어도 하나의 제1 접촉 패드를 적어도 하나의 제2 접촉 패드에 전기적으로 접속하는 하나 이상의 전기 전도성 경로들을 포함한다.
다른 실시예 및 변형이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 범주 내에 있다.

Claims (24)

  1. 제조물(manufacture)로서,
    하나 이상의 제1 접촉 패드(contact pad)들을 포함하는 제1 기판(substrate);
    상기 제1 기판에 부착되는 하나 이상의 다이(die)들로서, 각각의 다이는 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는 반도체 집적 회로(semiconductor integrated circuit)를 포함하는, 상기 하나 이상의 다이들;
    하나 이상의 공동(cavity)들을 포함하는 제2 기판으로서, 상기 제2 기판은 상기 제1 기판에 부착되고, 각각의 다이의 적어도 일부는 상기 제2 기판 내의 대응하는 공동 내에 위치되며, 상기 제2 기판은 상기 공동들 밖에 놓이는 그리고 상기 제1 기판에 부착되는 표면 영역을 포함하는, 상기 제2 기판을 포함하고,
    상기 구조물이 전기적으로 작동가능한 적어도 일부 온도에서, 적어도 하나의 다이는 하기의 조건들 (A) 및 (B):
    (A) 상기 다이가 상기 대응하는 공동의 표면과 물리적으로 접촉하는 조건;
    (B) 상기 다이가 상기 다이 및 상기 대응하는 공동의 상기 표면과 물리적으로 접촉하는 고체 재료에 의해 상기 대응하는 공동의 상기 표면으로부터 분리되는 조건 중 하나 또는 둘 모두를 충족시키는, 제조물.
  2. 제1항에 있어서, 각각의 공동이 상기 제2 기판의 저부 표면 내에 있는 측면도에서, 상기 제2 기판의 상기 표면 영역은 각각의 공동을 측방향으로 둘러싸는, 제조물.
  3. 제1항에 있어서, 상기 적어도 하나의 다이는 상기 대응하는 공동의 상기 표면에 부착되는, 제조물.
  4. 제1항에 있어서, 상기 적어도 하나의 다이는 상기 대응하는 공동의 상기 표면에 부착되지 않는, 제조물.
  5. 제1항에 있어서, 상기 하나 이상의 제1 접촉 패드들은 상기 제1 기판의 제1 면에 위치되고,
    상기 제1 기판은 상기 제1 면 반대편의 제2 면에서 하나 이상의 제2 접촉 패드들을 포함하며,
    상기 제1 기판은 상기 제1 기판을 통과하는 그리고 적어도 하나의 제1 접촉 패드를 적어도 하나의 제2 접촉 패드에 전기적으로 접속하는 하나 이상의 전기 전도성 경로들을 포함하는, 제조물.
  6. 제1항에 있어서, 상기 조건들 (A) 및 (B) 중 적어도 하나가 실온에서 충족되는, 제조물.
  7. 제1항에 있어서, 상기 적어도 하나의 다이는 상기 제2 기판으로부터 압력을 받는, 제조물.
  8. 제7항에 있어서, 상기 압력은 실온에서 200 MPa을 초과하지 않는, 제조물.
  9. 전기적으로 기능하는 제조물을 제조하기 위한 방법으로서,
    제1 면 및 상기 제1 면에 있는 하나 이상의 제1 접촉 패드들을 포함하는 제1 기판을 획득하는 단계;
    하나 이상의 다이들을 상기 제1 기판에 부착하는 단계로서, 각각의 다이는 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는 반도체 집적 회로를 포함하는, 상기 부착하는 단계;
    하나 이상의 공동들을 포함하는 제2 기판을 획득하는 단계;
    상기 제2 기판을 상기 제1 기판에 부착하는 단계로서, 각각의 다이의 적어도 일부는 상기 제2 기판 내의 대응하는 공동 내에 위치되고, 상기 제2 기판은 상기 공동들 밖에 놓이는 그리고 상기 제1 기판에 부착되는 표면 영역을 포함하는, 상기 부착하는 단계를 포함하고,
    상기 구조물이 전기적으로 작동가능한 적어도 일부 온도에서, 적어도 하나의 다이는 하기의 조건들 (A) 및 (B):
    (A) 상기 다이가 상기 대응하는 공동의 표면과 물리적으로 접촉하는 조건;
    (B) 상기 다이가 상기 다이 및 상기 대응하는 공동의 상기 표면과 물리적으로 접촉하는 고체 재료에 의해 상기 대응하는 공동의 상기 표면으로부터 분리되는 조건 중 하나 또는 둘 모두를 충족시키는, 방법.
  10. 제9항에 있어서, 각각의 공동이 상기 제2 기판의 저부 표면 내에 있는 측면도에서, 상기 제2 기판의 상기 표면 영역은 각각의 공동을 측방향으로 둘러싸는, 방법.
  11. 제9항에 있어서, 상기 적어도 하나의 다이는 상기 대응하는 공동의 상기 표면에 부착되는, 방법.
  12. 제9항에 있어서, 상기 적어도 하나의 다이는 상기 대응하는 공동의 상기 표면에 부착되지 않는, 방법.
  13. 제9항에 있어서, 상기 하나 이상의 제1 접촉 패드들은 상기 제1 기판의 제1 면에 위치되고,
    상기 제1 기판은 상기 제1 면 반대편의 제2 면에서 하나 이상의 제2 접촉 패드들을 포함하며,
    상기 제1 기판은 상기 제1 기판을 통과하는 그리고 적어도 하나의 제1 접촉 패드를 적어도 하나의 제2 접촉 패드에 전기적으로 접속하는 하나 이상의 전기 전도성 경로들을 포함하는, 방법.
  14. 제9항에 있어서, 상기 조건들 (A) 및 (B) 중 적어도 하나가 실온에서 충족되는, 방법.
  15. 제9항에 있어서, 상기 적어도 하나의 다이는 상기 제1 기판이 상기 제2 기판에 부착될 때 상기 제2 기판으로부터 압력을 받는, 방법.
  16. 제15항에 있어서, 상기 압력은 실온에서 200 MPa을 초과하지 않는, 방법.
  17. 제9항에 있어서, 상기 하나 이상의 다이들은 복수의 다이들이고, 상기 방법은 상기 제1 기판을 상기 제2 기판에 부착하기 전에 상기 다이들의 제1 면에 있는 고체 표면을 폴리싱(polishing)하는 단계를 추가로 포함하며, 상기 다이들의 상기 제1 면은 각각의 다이의 하나 이상의 접촉 패드들 반대편의 면이고, 상기 고체 표면은 상기 다이들의 또는 상기 다이들 상에 형성되는 봉지재(encapsulant)의 표면인, 방법.
  18. 제17항에 있어서, 상기 고체 표면은 에폭시(epoxy)를 포함하는 상기 봉지재의 표면인, 방법.
  19. 제조물로서,
    하나 이상의 제1 접촉 패드들을 포함하는 제1 기판;
    상기 제1 기판에 부착되는 하나 이상의 다이들로서, 각각의 다이는 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는 반도체 집적 회로를 포함하는, 상기 하나 이상의 다이들;
    하나 이상의 공동들을 포함하는 제2 기판으로서, 상기 제2 기판은 상기 제1 기판에 부착되고, 각각의 다이의 적어도 일부는 상기 제2 기판 내의 대응하는 공동 내에 위치되며, 상기 제2 기판은 상기 공동들 밖에 놓이는 그리고 상기 제1 기판에 부착되는 표면 영역을 포함하는, 상기 제2 기판을 포함하고,
    상기 구조물이 전기적으로 작동가능한 적어도 일부 온도에서, 적어도 하나의 다이는 상기 제2 기판으로부터 압력을 받는, 제조물.
  20. 제19항에 있어서, 상기 압력은 실온에서 200 MPa을 초과하지 않는, 제조물.
  21. 제19항에 있어서, 각각의 공동이 상기 제2 기판의 저부 표면 내에 있는 측면도에서, 상기 제2 기판의 상기 표면 영역은 각각의 공동을 측방향으로 둘러싸는, 제조물.
  22. 제19항에 있어서, 상기 적어도 하나의 다이는 상기 대응하는 공동의 상기 표면에 부착되는, 제조물.
  23. 제19항에 있어서, 상기 적어도 하나의 다이는 상기 대응하는 공동의 상기 표면에 부착되지 않는, 제조물.
  24. 제19항에 있어서, 상기 하나 이상의 제1 접촉 패드들은 상기 제1 기판의 제1 면에 위치되고,
    상기 제1 기판은 상기 제1 면 반대편의 제2 면에서 하나 이상의 제2 접촉 패드들을 포함하며,
    상기 제1 기판은 상기 제1 기판을 통과하는 그리고 적어도 하나의 제1 접촉 패드를 적어도 하나의 제2 접촉 패드에 전기적으로 접속하는 하나 이상의 전기 전도성 경로들을 포함하는, 제조물.
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