KR102275890B1 - 보강 프레임을 가진 집적 회로 조립체 및 제조 방법 - Google Patents

보강 프레임을 가진 집적 회로 조립체 및 제조 방법 Download PDF

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KR102275890B1
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라제쉬 카트카르
로라 윌스 미르카리미
아칼거드 알. 시타람
찰스 쥐. 워이칙
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인벤사스 코포레이션
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
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Abstract

집적 회로를 포함하고 배선 기판(120)에 부착되는 모듈(110, 1310)을 가진 조립체가 배선 기판에 부착되는 하나 이상의 보강 프레임(410)에 의해 보강된다. 모듈은 보강 프레임 내의 개방부(예컨대, 공동 및/또는 관통-구멍(414)) 내에 위치된다. 다른 특징이 또한 제공된다.

Description

보강 프레임을 가진 집적 회로 조립체 및 제조 방법{INTEGRATED CIRCUIT ASSEMBLIES WITH REINFORCEMENT FRAMES, AND METHODS OF MANUFACTURE}
관련 출원에 대한 상호 참조
본 출원은 본 명세서에 참고로 포함되는, 2014년 3월 12일자로 출원된, 발명의 명칭이 "공동을 가진 기판에 의해 보호되는 집적 회로 및 제조 방법(INTEGRATED CIRCUITS PROTECTED BY SUBSTRATES WITH CAVITIES, AND METHODS OF MANUFACTURE)"인 미국 가출원 제61/952,066호의 우선권을 주장하는, 본 명세서에 참고로 포함되는, 쉔(Shen) 등에 의해 2014년 3월 14일자로 출원된, 발명의 명칭이 "공동을 가진 기판에 의해 보호되는 집적 회로 및 제조 방법(INTEGRATED CIRCUITS PROTECTED BY SUBSTRATES WITH CAVITIES, AND METHODS OF MANUFACTURE)"인 미국 특허 출원 제14/214,365호의 일부 계속 출원이다. 본 출원은 또한 전술된 가출원 제61/952,066호의 우선권을 주장한다.
본 문헌은 집적 회로(integrated circuit), 보다 상세하게는 반도체(semiconductor) 집적 회로를 포함하는 다이(die)를 갖는 조립체에 관한 것이다.
집적 회로의 제조에서, 하나 이상의 회로가 반도체 웨이퍼(wafer) 내에 제조된 다음에, "개별화(singulation)" 또는 "다이싱(dicing)"으로 불리우는 공정으로 "다이"(또한 "칩(chip)"으로 불림)로 분리된다. 도 1에 110으로 도시된 것과 같은 다이가 다이를 서로 그리고 시스템의 다른 요소에 접속하는 전도성 라인(130)을 갖는 배선 기판(wiring substrate)("WS", 예컨대 인쇄 배선 보드(printed wiring board))(120)에 부착된다. 보다 구체적으로, 다이는 다이의 회로(도시되지 않음)에 접속되는 접촉 패드(contact pad)(110C)를 갖고, 이들 접촉 패드는 WS(120)의 접촉 패드(120C)에 부착된다. 패드(120C)는 전도성 라인(130)에 의해 상호접속된다. 패드(120C)에 대한 패드(110C)의 부착은 솔더(solder), 전도성 에폭시(epoxy), 또는 다른 유형을 포함할 수 있는 접속부(140)에 의해 수행된다.
봉지재(encapsulant)(150)(예컨대, 실리카 또는 다른 입자를 가진 에폭시)가 다이(110)와 접속부(140)를 습기와 다른 오염물질, 자외선 광, 알파 입자(alpha particle), 및 가능하게는 다른 유해한 요소로부터 보호한다. 봉지재는 또한 기계적 응력에 대해 다이 대 WS 부착을 강화시키고, 봉지재는 열을 다이로부터 (선택적인 히트 싱크(heat sink)(160)로 또는 직접 주변(예컨대, 공기)으로) 전도하는 데 도움을 준다. 그러나, 봉지재는 봉지재의 열 팽창 계수(thermal expansion coefficient, CTE)가 다이 또는 WS의 CTE와 정합하지 않는 경우 휨(warpage)을 유발할 수 있다.
배선 기판은 인터포저(interposer), 즉 다이 제조 기술과 인쇄 배선 기판(printed wiring substrate, PWS) 사이의 부정합을 수용하는 데 사용되는 중간 기판일 수 있다. 보다 구체적으로, 다이의 접촉 패드(110C)가 PWS 패드(120C)보다 서로 훨씬 더 가깝게(보다 작은 피치로) 배치될 수 있다. 따라서(도 2), 중간 기판(120.1)이 다이(120)와 PWS(120.2로 도시됨) 사이에 사용될 수 있다. 인터포저(120.1)는 기판(120.1S)(예컨대, 반도체 또는 다른 재료), 기판(120.1S)의 상부 상의 재배선 층(redistribution layer, RDL)(210.T), 및 기판(120.1S)의 저부 상의 다른 재배선 층(210.B)을 포함한다. 각각의 RDL(210.T, 210.B)은 RDL의 유전체(dielectric)(220)에 의해 기판(120.1S)으로부터 그리고 서로로부터 절연되는 상호접속 라인(216)을 포함한다. 라인(216)은 인터포저의 상부 상의 접촉 패드(120.1C.T)와 저부 상의 접촉 패드(120.1C.B)에 접속된다. RDL(210.T)의 라인(216)은 전도성(예컨대, 금속화된) 관통-비아(through-via)(224)에 의해 RDL(210.B)의 라인(216)에 접속된다. 패드(120.1C.T)는 도 1에서와 같이 접속부(140.1)에 의해 다이의 패드(110C)에 부착된다. 패드(120.1C.B)는 접속부(140.2)에 의해 PWS(120.2)의 패드(120.2C)에 부착된다. 패드(120.1C.B)는 PWS 접촉부(120.2C)의 피치를 수용하기 위해 패드(120.1C.T)보다 큰 피치를 가진다.
인터포저 기판(120.1S)은 다이(110)와 PWS(120.2) 사이의 신호 경로를 단축시켜 시스템을 보다 빠르고 전력을 덜 소비하게 만들기 위해 가능한 한 얇아야 한다. 또한, 인터포저가 얇으면, 금속화된 비아(224)의 제조가 용이해진다. 그러나, 얇은 인터포저는 취급하기 어렵다: 그것들은 부서지기 쉽고, 쉽게 휘어지며, 제조 동안 열을 흡수하거나 방산시키지 못한다. 따라서, 전형적인 제조 공정은 제조 동안 인터포저를 임시 기판("지지 웨이퍼")에 부착한다. 지지 웨이퍼는 추후에 제거된다. 임시 지지 웨이퍼를 부착하고 탈착하는 것은 성가시고, 가능할 경우 회피되어야 한다. 시니아귄(Siniaguine)에게 2005년 10월 25일자로 허여된 미국 특허 제6,958,285호를 참조한다.
기계적 응력, 열 및 유해한 요소로부터 다이의 개선된 보호, 및 얇은 인터포저에 대한 개선된 수용을 제공하는 것이 바람직하다.
이 섹션은 본 발명의 예시적인 구현들 중 일부를 요약한다.
일부 실시예에서, 다이들은 배선 기판에 부착되는 별개의 기판인 보강 프레임(reinforcement frame)에 의해 보호된다. 다이들은 보강 프레임 내의 개방부(opening)들 내에 위치된다. 각각의 개방부는 공동(cavity), 관통-구멍(through-hole), 또는 둘 모두(즉, 하나 이상의 관통-구멍들을 가진 공동)일 수 있다. 일부 공동 실시예에서, 보강 프레임은 MEMS 구성요소들(마이크로-전자-기계 구조물(Micro-Electro-Mechanical Structure)들)을 보호하기 위해 사용되는 캡 웨이퍼(cap wafer)들과 유사하며; 문헌[K. Zoschke et al., "Hermetic Wafer Level Packaging of MEMS Components Using Through Silicon Via and Wafer to Wafer Bonding Technologies" (2013 Electronic Components & Technology Conference, IEEE, pages 1500-1507)]을 참조하고; 또한 2005년 10월 25일자로 시니아귄에게 허여된 미국 특허 제6,958,285호를 참조한다. 그러나, 일부 실시예에서, 보강 프레임은 다이들로부터의 열 방산(heat dissipation)을 개선하고, 봉지재에 대한 필요를 감소시키거나 없앨 수 있다. 일부 실시예에서(예컨대, 관통-구멍들을 가진 실시예), 보강 프레임들은 제조 순서 및 제조 동안의 중간 시험에 대해 큰 융통성을 허용한다. 보강 프레임은 다이들에 또는 배선 기판에 접속되는 그 자체의 회로를 가질 수 있거나 그렇지 않을 수 있다.
일부 실시예에서, 개방부는 다수의 다이들을 수용한다.
본 발명은 전술된 특징들과 이점들로 제한되지 않고, 후술되는 다른 특징들을 포함한다.
도 1 및 도 2는, 집적 회로를 포함하고 종래 기술에 따라 구성된 조립체의 수직 단면도.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 4a, 도 4b, 도 4c, 도 5a, 도 5b, 도 5c, 도 5d, 도 5e.1은 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 구조물의 수직 단면도.
도 5e.2 및 도 5e.3은 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 수평 단면의 저면도.
도 6.1, 도 6.2, 도 7, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 9d, 도 10, 도 11, 도 12, 도 13a, 도 13b는 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 구조물의 수직 단면도.
도 14는 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 조립체의 제조를 위한 설계 및 제조 방법의 흐름도.
도 15a, 도 15b, 도 16, 도 17, 도 18, 도 19, 도 20.1은 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 구조물의 수직 단면도.
도 20.2, 도 21은 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 조립체의 평면도.
도 22.1은 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 조립체의 수직 단면도.
도 22.2는 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 조립체의 평면도.
도 23은 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 조립체의 제조를 위한 제조 방법의 흐름도.
도 24, 도 25, 도 26은 아래에 상세히 기재되는 바와 같은 일부 실시예에 따른 조립체의 수직 단면도.
이 섹션에 기술되는 실시예는 본 발명을 예시하지만 제한하지 않는다. 특히, 본 발명은 첨부된 청구범위에 의해 한정되는 바를 제외하고는 특정 재료, 공정, 치수, 또는 다른 상세 사항으로 제한되지 않는다.
도 3a는 본 발명의 일부 실시예에 따른 인터포저(120.1)의 제조의 시작 단계를 도시한다. 인터포저 기판(120.1S)은 초기에 제조시 용이한 취급과 적절한 열 방산을 제공하도록 충분히 두껍게 선택된다. 일부 실시예에서, 기판(120.1S)은 200 mm 또는 300 mm 직경과 650 마이크로미터 이상의 두께의 단결정 규소 웨이퍼(monocrystalline silicon wafer)이다. 이들 재료와 치수는 예시적이며, 본 발명을 제한하지 않는다. 예를 들어, 기판(120.1S)은 다른 반도체 재료(예컨대, 비화갈륨), 또는 유리, 또는 사파이어, 또는 금속, 또는 가능하게는 다른 재료로 제조될 수 있다. 가능한 재료는 NbTaN과 LiTaN을 포함한다. 기판은 추후에 박화(thinned)될 것이며; 예를 들어, 규소의 경우에, 최종 두께는 5 내지 50 마이크로미터일 수 있다. 역시, 이들 치수는 제한적이지 않다.
기판(120.1S)이 블라인드 비아(blind via)(224B)(도 3b)를 형성하도록 패턴화된다. "블라인드"는 비아가 기판(120.1S)을 관통하지 않음을 의미한다. 이는 예를 들어 규소 기판에 대해 다음과 같이 수행될 수 있다. 우선, 선택적인 층(310)(도 3a)이 기판을 보호하고/하거나 후속하여 형성되는 포토레지스트(photoresist)(320)의 접착을 개선하기 위해 기판(120.1S) 상에 형성된다. 예를 들어, 층(310)은 열 산화(thermal oxidation), 화학적 증착(chemical vapor deposition, CVD), 또는 스퍼터링(sputtering)에 의해 형성되는 이산화규소일 수 있다. 이어서, 포토레지스트(320)가 침착되고, 비아를 한정하도록 포토리소그래피 방식으로(photolithographically) 패턴화된다. 층(310)과 기판(120.1S)은 레지스트(320)에 의해 노출된 영역에서 에칭되어(etched) 블라인드 비아를 형성한다. 비아 깊이는 기판(120.1S)의 최종 깊이, 예컨대 일부 규소-기판 실시예에 대해 5 내지 51 마이크로미터와 동일하거나 그보다 약간 크다. 비아는 건식 에치(dry etch), 예컨대 건식 반응성 이온 에칭(dry reactive ion etching, DRIE)에 의해 형성될 수 있다. 각각의 비아의 예시적인 직경은 60 마이크로미터 이하일 수 있지만, 다른 치수가 가능하다. 비아는 수직할 수 있거나(도시된 바와 같이), 경사진 측벽을 가질 수 있다. 위에 언급된 바와 같이, 특정 치수, 공정 및 다른 특징은 예시적이며, 제한적이지 않다. 예를 들어, 비아는 레이저-드릴링되고(laser-drilled), 또는 일부 다른 공정에 의해 제조될 수 있다.
이어서 비아가 금속화된다. 기판(120.1S)이 규소이면, 이는 다음과 같이 수행될 수 있다. 포토레지스트(320)와 보호 층(310)이 제거되고, 유전체 층(324)(도 3c)이 기판(120.1S)의 전체 상부 표면 상에 형성된다. 유전체(324)는 비아 표면을 라이닝한다(line). 일부 실시예에서, 유전체(324)는 규소 기판의 열 산화에 의해 또는 CVD 또는 물리적 증착(physical vapor deposition, PVD)에 의해 형성된다. 유전체(324)는 기판을 비아(224B) 내의 후속하여 형성되는 금속으로부터 전기적으로 절연시킬 것이다. 유전체 두께는 요구되는 공정 파라미터에 의존하고, 예시적인 열-산화물 실시예에서(열 산화물은 열 산화에 의해 형성되는 이산화규소임) 1 마이크로미터이다. 대신에 다른 치수와 재료가 사용될 수 있다. 유전체(324)는 기판(120.1S) 자체가 유전체이면 생략될 수 있다.
이어서 금속(224M)(도 3d)이 비아(224B) 내에서 유전체(324) 위에 형성된다. 도시된 실시예에서, 금속(224M)은 비아를 충전하지만, 다른 실시예에서, 금속은 비아 표면 상의 라이너(liner)이다. 예시적인 실시예에서, 금속(224M)은 전기도금된 구리이다. 예를 들어, 우선 장벽 층(barrier layer)(금속 또는 유전체, 별도로 도시되지 않음)이 구리 접착을 돕고 유전체(324) 또는 기판(120.1S) 내로의 구리 확산을 방지하기 위해 유전체(324) 상에 형성된다. 적합한 장벽 층은 티타늄-텅스텐의 층(본 명세서에 참고로 포함되는, 2012년 9월 13일자로 공개된, 코센코(Kosenko) 등의 미국 특허 출원 공개 제2012/0228778호 참조), 및/또는 니켈 함유 층(본 명세서에 참고로 포함되는, 2013년 1월 17일자로 공개된, 우조(Uzoh) 등의 미국 특허 출원 공개 제2013/0014978호)을 포함할 수 있다. 이어서 시드 층(seed layer), 예컨대 구리가 물리적 증착(예컨대, PVD, 가능하게는 스퍼터링)에 의해 장벽 층 상에 형성된다. 이어서 구리가 시드 층 상에 전기도금되어 비아(224B)를 충전하고 전체 기판(120.1S)을 덮는다. 이어서 구리가 비아들 사이의 영역으로부터 화학적 기계적 폴리싱(chemical mechanical polishing, CMP)에 의해 제거된다. 선택적으로, CMP는 또한 이들 영역으로부터 장벽 층(존재할 경우)을 제거할 수 있고, 유전체(324) 상에서 중단될 수 있다. 그 결과, 구리와 장벽 층은 단지 비아(224B) 내에 그리고 그 위에만 남게 된다.
설명의 용이함을 위해, 비아(224)를 "금속화된" 것으로 언급할 것이지만, 비-금속 전도성 재료(예컨대, 도핑된 폴리실리콘(doped polysilicon))가 또한 사용될 수 있다.
층(224M)이 비아를 충전하지 않고 단지 비아 표면 상의 라이너인 경우, 일부 다른 재료(도시되지 않음)가 충전재(filler)로서 층(224M) 상에 형성되어 비아를 충전하고 웨이퍼를 위한 평탄한 상부 표면을 제공할 수 있다. 이러한 충전재 재료는 예를 들어 스핀 코팅(spin coating)에 의해 침착되는 폴리이미드일 수 있다.
선택적으로, RDL(210.T)(도 3e)이 요구되는 위치에 접촉 패드(120.1C.T)를 제공하도록 기판(120.1S)의 상부 상에 형성된다. RDL(210.T)은 예를 들어 도 1 및 도 2와 관련하여 전술된 종래 기술의 기법에 의해 형성될 수 있다. RDL(210.T)은 접촉 패드(120.1C.T)가 금속(224M)의 상부 영역에 의해 제공되면 생략된다. 그러한 경우에, 기판(120.1S)이 유전체가 아니면, 유전체 층이 기판 상에 형성되고 접촉 패드(120.1C.T)를 노출시키도록 포토리소그래피 방식으로 패턴화될 수 있다.
인터포저(120.1)는 트랜지스터(transistor), 저항기(resistor), 커패시터(capacitor), 및 다른 디바이스(도시되지 않음)를 기판(120.1S)과 재배선 층(210.T) 내에 포함할 수 있다. 이들 디바이스는 비아(224)와 RDL(210.T)의 제조 전에, 제조 동안 및/또는 제조 후에 전술된 공정 단계 및/또는 추가의 공정 단계를 사용하여 형성될 수 있다. 그러한 제조 기법은 잘 알려져 있다. 예컨대 둘 모두 본 명세서에 참고로 포함되는, 전술된 미국 특허 제6,958,285호와 특허 출원 공개 제2012/0228778호를 참조한다.
다이(110)가 가능하게는 도 1 및 도 2와 관련하여 전술된 종래 기술의 방법을 사용하여 접속부(140.1)에 의해 또는 다른 방법(예컨대, 확산 접합; 이 경우에 접속부(140.1)는 추가의 요소가 아니라 접촉 패드(110C 및/또는 120.1C.T)의 일부임)에 의해 접촉 패드(120.1C.T)에 부착된다.
선택적으로, 봉지재(도시되지 않음)가 가능하게는 종래 기술의 기법(예컨대, 성형 및/또는 언더필(underfill)을 위한 모세관 작용)에 의해, 다이 아래에(언더필로서) 그리고/또는 다이 주위에(다이의 측벽을 완전히 또는 부분적으로 덮도록), 그리고 아마도 다이 위에(다이의 상부 및 측벽 표면을 완전히 덮도록) 형성될 수 있다. 봉지재는 임의의 적합한 재료(예컨대, 실리카 또는 다른 입자를 가진 에폭시)일 수 있다. 일부 실시예에서는 봉지재가 사용되지 않는다. 다른 실시예는 봉지재를 사용하지만, 후술되는 바와 같이 다이가 추가의 보호 기판(410)(도 5a) 형태의 보강 프레임에 의해 보호될 것이기 때문에 봉지재에 대한 요건이 완화된다. 일부 실시예에서, 봉지재는 다이 아래에만(언더필로서), 즉 다이와 기판(120.1S) 사이에(접속부(140.1) 주위에)만 제공된다.
도 4a 내지 도 4c는 보호 기판(410)의 제조를 예시한다. 많은 변형이 가능하다. 기판(410)은 아래에서 설명되는 바와 같이 조립체의 후속 취급을 용이하게 하기 위해 충분히 강성이어야 한다. 도시된 실시예에서, 기판(410)은 650 마이크로미터 이상의 두께의 단결정 규소 기판(410S)을 포함한다. 중요할 수 있는 임의의 요인(재료와 공정의 가용성을 포함함)에 기초하여 다른 재료(예컨대, 유리, 금속, 중합체 플라스틱, 및 다른 것)와 두께가 가능하다. 하나의 가능한 요인은 기판들(410, 120.1S) 사이의 열 팽창 계수(CTE)의 부정합을 감소시키는 것이다: 기판(120.1S)이 규소이면, 기판(410S)은 규소 또는 유사한 CTE를 가진 다른 재료일 수 있다. 다른 요인은 기판(410)과 다이(110) 사이의 CTE 부정합을 감소시키는 것이다(특히 다이가 기판(410)과 물리적으로 접촉하거나 기판(410)에 부착될 수 있는 경우). 일부 실시예에서, 기판(410S)은 어떠한 회로도 갖지 않을 것이지만, 기판(410S) 내에 또는 그 상에 회로가 요구되면, 이는 재료의 선택에 영향을 미칠 수 있다. 회로는 후술되는 단계 전에, 및/또는 단계 동안, 및/또는 단계 후에 제조될 수 있다.
다른 가능한 요인은 기판(410)이 히트 싱크로서의 역할을 할 수 있게 하는 높은 열 전도율이다. 예를 들어, 금속이 적절할 수 있다.
개방부(414)(도 4c)는 다이(110)의 크기 및 위치와 정합하도록 기판(410) 내에 형성되는 공동이다. 예시적인 공정이 다음과 같다(이 공정은 규소 기판(410S)에 대해 적절하고, 다른 재료에 대해서는 부적절할 수 있으며; 알려진 공정이 규소 또는 다른 재료에 사용될 수 있음). 우선, 보조 층(420)(도 4a)이 보호를 위해 또는 후속하여 형성되는 포토레지스트(430)의 개선된 접착을 위해 기판(410S)을 덮도록 형성된다. 이어서, 레지스트(430)가 침착되고, 공동(414)을 한정하도록 포토리소그래피 방식으로 패턴화된다. 레지스트 개방부에 의해 노출되는 보조 층(420)이 에칭 제거된다. 이어서(도 4b), 기판(410S)이 이들 개방부에서 에칭되어 경사진, 상향-확장 측벽을 가진 공동(414)을 형성한다(예컨대, 습식 에치에 의해). 공동 깊이는 아래에서 설명되는 바와 같이 다이(414)와 접속부(140.1)의 두께에 의존한다. 비-경사진(수직) 측벽이 또한 예를 들어 이방성(anisotropic) 건식 에치에 의해 획득될 수 있다. 역행성(retrograde) 측벽, 또는 다른 측벽 프로파일이 또한 가능하다.
이어서 포토레지스트(430)가 제거된다(도 4c). 도시된 예에서는, 보조 층(420)이 또한 제거되지만, 다른 예에서는, 층(420)이 최종 구조물 내에 남게 된다.
도 5a에 도시된 바와 같이, 하나 이상의 다이(110)가 대응하는 공동(414) 내에 끼워맞추어지도록 기판(410)이 인터포저(120.1)에 부착된다. 보다 구체적으로, 보호 기판(410)의 레그(leg)(410L)가 인터포저(120.1)의 상부 표면에(예컨대, RDL이 존재할 경우 RDL(210.T)에; 레그(410L)는 공동을 둘러싸는 보호 기판(410)의 그러한 부분(들)임) 부착된다. 기판 대 인터포저 부착이 직접 접합으로 도시되지만, 추가로 후술되는 바와 같이 다른 유형의 부착(예컨대, 접착제에 의함)이 또한 사용될 수 있다. 전체 조립체가 도면부호 504로 표시된다.
도 5a에서, 다이의 상부 표면이 공동(414)의 상부 표면과 물리적으로 접촉한다. 일부 실시예에서, 각각의 다이의 상부 표면이 공동 상부 표면에 접합된다(직접 또는 일부 다른 방식으로, 예컨대 접착제에 의함). 이러한 접합은 2개의 기판들 사이의 접합 강도를 증가시키고, 다이로부터 보호 기판으로의 열 경로의 열 전도율을 개선한다. 다른 실시예에서, 다이는 기판(410)에 접합되지 않고, 기판(410)으로부터 이격될 수 있다. 공기 또는 열 계면 재료(thermal interface material)(TIM, 가능하게는 겔(gel)-유사)가 다이와 공동의 상부 표면 사이의 공간을 적어도 부분적으로 충전할 수 있으며; 예를 들어, TIM은 다이 및 공동 상부 표면과 물리적으로 접촉하여 다이로부터의 열 전도를 개선할 수 있다.
다른 실시예에서, 다이는 공동의 상부 표면에 접합되지 않으며, 따라서 다이의 상부 표면이 열 움직임(thermal movement)에서 공동의 상부 표면을 따라 측방향으로 활주할 수 있다. 이는 예컨대 다이-인터포저 CTE 정합이 인터포저와 보호 기판(410) 사이의 정합보다 우수하면 열 응력을 감소시킬 수 있다.
위에 언급된 바와 같이, 일부 실시예에서, 다이는 적합한 보호 재료(도 5a에 도시되지 않음), 예컨대 도 1에서와 동일한 재료에 의해 위로부터 봉지되고/되거나 언더필링된다(underfilled). 위로부터의 봉지의 경우에, 경화되는 봉지재는 공동(414)의 상부 표면과 물리적으로 접촉하는 고체 재료(가능하게는 열경화성)일 수 있다. 봉지재는 무-봉지재 실시예에 대해 전술된 것과 유사한 이득을 갖고서, 전술된 바와 같이 공동 표면에 접합될 수 있거나 그렇지 않을 수 있다.
다이(또는 봉지재)와 공동 사이의 물리적 접촉을 보장하기 위해, 다이(또는 봉지재)의 상부 표면은 균일한 높이를 가져야 한다. 높이 균일성을 개선하기 위해, 다이(또는 봉지재)는 인터포저(120.1)에 대한 기판(410)의 결합 전에 폴리싱될 수 있다. 적합한 폴리싱 공정은 래핑(lapping), 그라인딩(grinding), 및 화학적 기계적 폴리싱(CMP)을 포함한다. 또한, 다이를 공동 내로 삽입하기 전에, 공동 표면 및/또는 다이에 다이와 기판(410) 사이의 열 전달을 개선하기 위해 적합한 온도 계면 재료(temperature interface material)(TIM, 여기에 도시되지 않지만 아래에서 논의되는 도 5e.2 및 도 5e.3에 525로 도시됨)가 제공될 수 있다. TIM의 열 전도율은 보통 공기의 그것보다 높을 수 있다. 예시적인 TIM은 예상 작동 온도의 범위(예컨대, 일부 조립체에 대해 0℃ 내지 200℃) 전반에 걸쳐 또는 적어도 온도가 다이 냉각을 특히 바람직하게 만들 정도로 높을 때(일부 조립체에 대해 20℃ 내지 200℃) 반고체, 겔-유사(그리스(grease)-유사) 상태로 존재하는 것이다. 겔-유사 재료는 다이와 기판(410) 사이의 자유 공간을 충전하여 다이로부터의 열 전도 경로를 제공한다. 예시적인 TIM 재료는 아크틱 실버, 인크.(Arctic Silver, Inc.)(미국 캘리포니아주에 사무소가 있음)로부터 입수가능한 서멀 그리스(thermal grease)이고; 이러한 그리스의 열 전도율은 1 W/mK이다.
기판(410)을 인터포저(120.1)에 접합시킨 후에, 인터포저가 저부로부터 박화되어 금속(224M)을 노출시킨다(도 5b). 박화는 기판(120.1S)과 유전체(324)(유전체가 존재할 경우)의 부분적인 제거를 수반한다. 박화는 알려진 기법에 의해 수행될 수 있다(예컨대, 기판(120.1S)의 기계적 그라인딩 또는 래핑에 이은 기판(120.1S)과 유전체(324)의 건식 또는 습식, 마스크식(masked) 또는 비마스크식(unmasked) 에치; 기판과 유전체는 일부 실시예에서 동시에 에칭됨). 일부 실시예에서, 유전체(324)는 박화 작업의 종료시 금속(224M) 주위에서 기판(120.1S) 밖으로 돌출되고, 금속(224M)은 유전체 밖으로 돌출된다. 예를 들어 전술된 미국 특허 제6,958,285호를 참조한다. 위에 언급된 바와 같이, 본 발명은 특정 공정으로 제한되지 않는다.
유리하게는, 인터포저(120.1)가 기판(410)에 의해 평평하게 유지되어, 조립체(504)의 취급이 용이해진다. 기판(410)은 또한 조립체의 취급을 더욱 용이하게 하기 위해 기계적 완전성을 개선한다(예컨대, 강성 및 중량을 증가시킴). 또한, 기판(410)은 이러한 제조 단계 및 후속 제조 단계 동안 그리고 조립체(504)의 후속 작업에서 발생되는 열을 흡수하고 방산시키는 데 도움을 준다. 따라서, 기판(120.1S)의 최종 두께는 매우 낮을 수 있으며, 예컨대 50 마이크로미터 또는 심지어 5 마이크로미터 이하일 수 있다. 따라서, 블라인드 비아(224B)(도 3b)가 얕을 수 있다. 얕은 깊이는 금속화된 비아의 제조를 용이하게 한다(즉, 비아 에치와 비아 내로의 유전체와 금속의 후속 침착을 용이하게 함). 얕은 깊이는 또한 비아를 통한 신호 경로를 단축시킨다. 또한, 비아가 얕으면, 각각의 비아는 여전히 신뢰성 있는 유전체 및 금속 침착을 허용하면서 보다 좁을 수 있다. 따라서, 비아 피치가 감소될 수 있다.
필요할 경우, 보호 기판(410)이 상부로부터 박화될 수 있다(이는 도 5b에 도시되지 않음). 기판(120.1S, 410)의 조합된 두께는 강성, 휨 저항성, 열 방산, 및 조립체 크기와 같은 요구되는 특성에 의해 한정된다. 일부 실시예에서, 기판(410)은 다이(110) 위의 기판 부분을 제거하고 오직 레그(410L)만을 남겨서 도 20.1과 관련하여 후술되는 유형의 구조물을 획득하기 위해 박화된다.
후속 공정 단계는 특정 응용에 의존한다. 일부 실시예에서(도 5c), RDL(210.B)이 가능하게는 종래 기술의 기법을 사용하여(예를 들어 도 2에서와 같이) 기판(120.1S)의 저부 상에 형성된다. RDL은 접촉 패드(120.1C.B)를 제공하고, 그것들을 금속(224M)에 접속한다. (RDL이 생략되면, 접촉 패드는 금속(224M)에 의해 제공된다.) 필요할 경우, 조립체(504)가 스택(stack)(504S)(도 5d)으로 다이싱될 수 있다. 이어서 스택(또는 다이싱이 생략되면 전체 조립체(504))이 도 5e.1의 배선 기판(120.2)(예컨대, 인쇄 배선 기판)과 같은 다른 구조물에 부착된다. 도 5e.1의 예에서, 스택(504S)이 PWS(120.2)에 부착되고, 보다 구체적으로 스택의 접촉부(120.1C.B)가 가능하게는 도 1 또는 도 2에서와 동일한 기법에 의해 PWS 접촉부(120.2C)에 부착된다. PWS(120.2)의 전도성 라인(130)이 접촉 패드(120.2C)를 서로 또는 다른 요소에 접속한다. 이들 상세 사항은 제한적이지 않다.
도 5e.2는 도 5e.1의 선 5E.2-5E.2를 따른 수평 단면의 가능한 저면도를 도시한다. 도 5e.2의 예에서, 다이는 온도 계면 재료(TIM)(525)에 의해 둘러싸인다. 레그(410L)는 각각의 공동을 완전히 둘러싸는 영역을 형성하고, 레그에 접합되는 인터포저 영역이 또한 각각의 공동을 완전히 둘러싼다.
도 5e.3은 역시 TIM(525)과 함께, 동일한 수평 단면의 다른 가능한 저면도를 도시한다. 이 예에서, 레그(410L)는 각각의 공동의 2개의 대향하는 측부들(좌측 및 우측 측부들) 상에만 제공되고, 위와 아래에는 제공되지 않는다. 각각의 공동(414)은 다수의 다이를 수용하는, 기판(410S) 내의 수평 홈(groove)이다(홈은 또한 단지 하나의 다이를 가질 수 있음). 홈은 전체 기판을 통해 연장될 수 있다. 다른 공동 형상이 또한 가능하다.
위에 언급된 바와 같이, 보호 기판(410)과 인터포저(120.1)는 접착제에 의해 접합될 수 있고, 도 6.1은 접착제(610)에 의한 그러한 접합을 예시한다. 접착제(610)가 레그(140L) 또는 인터포저(120.1)의 대응하는 영역 또는 둘 모두 상에 제공된다. 도 5a의 단계(인터포저 박화 전)에서의 구조물이 도시된다. 일부 실시예에서, 접착제는 다이(110) 및/또는 기판(410) 및/또는 인터포저(120.1)의 열 팽창에서의 임의의 부정합을 흡수하는 데 도움을 주기 위해(예컨대, 팽창하는 다이(110)로부터의 압력이 보호 기판(410) 또는 다이를 손상시키지 않도록) 낮은 탄성 계수(elasticity modulus)(예컨대, 50 MPa의 탄성 계수를 가진 실리콘 고무)를 갖고서 탄성적이다. 일부 실시예에서, 이는 다이의 CTE가 보호 기판(410) 또는 기판(410S)의 CTE와 동일하거나 그보다 크면 이롭다. 접착제의 탄성은 또한 다이(110)의 상부 표면 또는 공동(414)의 상부 표면의 높이 불균일성을 흡수한다. 또한, 다이 팽창을 흡수하기 위해, 접착제는 다이의 CTE와 동일하거나 그보다 큰 CTE를 가질 수 있다. 예시적인 접착제는 에폭시-기반 언더필이다.
일부 실시예에서, 접착제(610)는 천공된 접착제 테이프(punched adhesive tape)이다.
도 6.2는 구조물이 다이싱될 영역(610G) 내에 접착제가 존재하지 않는 유사한 실시예를 도시한다.
도 7은 유사한 실시예를 도시하지만, 접착제(610)가 보호 기판(410S)의 전체 저부 표면을 덮는다. 접착제는 다이의(또는 봉지재의) 상부 표면을 공동의 상부 표면에 접합시킨다. 접착제의 CTE는 다이의 CTE와 동일하거나 그보다 크거나 그보다 작을 수 있다.
도 8a 내지 도 8c는 보호 기판(410)을 인터포저(120.1)에 직접 접합시키기 위한 별개의 접합 층(810, 820)의 사용을 예시한다. 일부 실시예에서, 접합 층은 이산화규소이지만, 다른 재료(예컨대, 공융 접합(eutectic bonding)을 위한 금속)가 또한 사용될 수 있다. 도 8a를 참조하면, 다이가 도 3e에서와 같이 인터포저(120.1)에 부착되고; 이어서 다이가 선택적으로 위로부터 봉지되고/되거나 언더필링된다(도 8a에서는, 봉지재(150)가 다이를 봉지하고 언더필링함). 접합 층(810), 예컨대 이산화규소 또는 금속이 임의의 적합한 기법(예컨대, 스퍼터링)에 의해 인터포저와 다이(그리고 존재할 경우 봉지재)를 덮도록 형성된다.
도 8b를 참조하면, 보호 기판(410)에 도 4c에서와 같이 공동이 제공된다. 이어서 접합 층(820), 예컨대 이산화규소 또는 금속이 임의의 적합한 기법(예컨대, 스퍼터링, 또는 기판(410S)이 규소이면 열 산화)에 의해 기판 표면을 덮도록 형성된다.
도 8c를 참조하면, 층(810, 820)이 서로 물리적으로 접촉하도록 인터포저가 기판(410)에 결합된다. 이어서 구조물이 2개의 층이 만나는 곳에서, 즉 레그(410L)에서 그리고 공동의 상부 표면에서 층(820)을 층(810)에 접합시키도록 가열된다. 그러나, 일부 실시예에서, 접합 전에, 다이를 공동의 상부 표면에 접합시키지 않도록 층(820)이 공동의 상부 표면으로부터 제거된다.
도 6.1 내지 도 8a의 구조물의 후속 처리(인터포저 박화, 가능한 다이싱 등)는 다른 실시예에 대해 전술된 바와 같을 수 있다.
전술된 공정 단계 순서는 제한적이지 않으며; 예를 들어, 비아(224)가 인터포저 박화 후에 형성될 수 있다. 도 9a 내지 도 9d는 예시적인 공정을 예시한다. 인터포저(120.1)가 본질적으로 도 3e 또는 도 6.1 또는 도 6.2 또는 도 8a에서와 같이, 그러나 비아(224) 없이(비아는 추후에 형성될 것임) 제조된다. 특히, 유전체(324)는 인터포저 기판(120.1S) 상의 평평한 층이다. 이어서 접촉 패드(910)가 미래의 비아(224)의 위치에서 기판(120.1S) 상에 형성된다. RDL(210.T)이 선택적으로 접촉 패드(910)를 인터포저의 상부 상의 패드(120.1C.T)에 접속하도록 인터포저의 상부 상에 제조된다. (대안적으로, 패드(120.1C.T)가 패드(910)에 의해 제공될 수 있다.) 다이(110)가 패드(120.1C.T)에 부착되고, 선택적으로 언더필링되고 봉지된다. (도시된 바와 같은) 접합 층(810)이 선택적으로 보호 기판에 접합시키기 위해 도 8a에서와 같이 침착된다(대안적으로, 접합은 도 6.1 또는 6.2 또는 도 7에서와 같이 접착제에 의해, 또는 도 5a와 관련하여 전술된 바와 같이 직접 접합 공정에 의해 이루어질 수 있음).
이어서 다이가 부착된 인터포저(120.1)가 전술된 임의의 실시예에서와 같이 보호 기판(410)(도 9b)에 접합된다. 이어서 인터포저가 박화된다(도 9c). 다이는 후속 단계 동안 기판(410)에 의해 보호될 것이다. 기판(410)은 임의의 원하는 단계에서 박화될 수 있다.
이어서 금속화된 비아(224)가 인터포저 저부로부터 형성된다. 예시적인 공정이 다음과 같다:
1. 유전체(920)(예컨대, 이산화규소 또는 질화규소)가 인터포저 기판(120.1S)의 저부 표면을 덮도록 침착된다(예컨대, 스퍼터링 또는 CVD에 의함).
2. 비아(관통-구멍)가 저부로부터 유전체(920)와 기판(120.1S)을 통해 형성된다(마스크식 에칭 또는 레이저 드릴링 또는 일부 다른 공정에 의함). 비아는 접촉 패드(910)에서 종단된다.
3. 유전체(930)(예컨대, 이산화규소 또는 질화규소)가 인터포저 기판(120.1S)의 저부 표면을 덮고 비아를 라이닝하도록 침착된다(예컨대, 스퍼터링 또는 CVD에 의함). 유전체(930)는 저부로부터 접촉 패드(910)를 덮는다.
4. 유전체(930)가 접촉 패드(910)를 노출시키도록 에칭된다. 이는 마스크식 에치일 수 있다. 대안적으로, 블랭킷 이방성(blanket anisotropic) (수직) 에치가 사용되어 비아 측벽 상의 유전체를 남기면서 유전체(930)를 각각의 접촉 패드(910)의 적어도 일부분 위로부터 제거할 수 있다. 수직 에치는 비아 외측의 유전체(930)를 제거할 수 있거나 그렇지 않을 수 있다.
5. 전도성 재료(224M)(예컨대, 금속)가 가능하게는 전술된 바와 동일한 기법(예컨대, 구리 전기도금)에 의해 비아 내에 형성된다. 전도성 재료는 비아 외측에 존재하지 않는다(예컨대, 그것은 CMP에 의해 폴리싱되어 제거될 수 있음). 전도성 재료는 비아를 충전할 수 있거나 단지 비아 표면을 라이닝할 수 있다. 각각의 비아 내의 전도성 재료는 대응하는 패드(910)와 물리적으로 접촉한다.
후속 공정 단계는 도 5c 내지 도 5e.3과 관련하여 전술된 바와 같을 수 있다. 특히, 저부 RDL(210.B)(도 5c)과 접속부(140.2)가 전술된 바와 같이 형성될 수 있다. 구조물은 필요할 경우 다이싱될 수 있고(도 5d), 다른 구조물(예컨대, 도 5e.1의 PWS(120.2))에 부착될 수 있다.
비아(224)는 선택적이며, 또한 기판(120.1)은 도 10에 120으로 도시된 것과 같은 임의의 배선 기판일 수 있다. 이 도면은 접착제(610)를 사용하여 보호 기판(410)을 레그(410L)에서 그리고 공동 상부 표면에서 WS(120)에 접합시키는 실시예를 예시하지만, 전술된 임의의 다른 접합 방법이 사용될 수 있다. 언더필 또는 다른 봉지재가 도시되지 않지만, 전체 다이를 봉지하거나 봉지하지 않는 언더필이 존재할 수 있다.
일부 실시예에서, 비아(224)는 부분적으로 인터포저 박화 전에 그리고 부분적으로 그 후에 형성된다. 예를 들어, 일부 실시예에서, 인터포저는 도 3c의 단계로 처리되지만(유전체(324)가 가능하게는 규소의 열 산화와 같은 고온 공정에 의해 형성됨), 금속 대신에 비아는 임시 충전물(filling), 예컨대 폴리이미드로 충전된다. 이어서 다른 처리 단계가 도 3e 내지 도 5b와 관련하여 전술된 바와 같이 수행되고, 특히 임시 충전물은 인터포저가 박화될 때 인터포저 저부에서 노출된다. 임시 충전물이 제거되고, 금속 또는 다른 전도성 재료(224M)가 도 9d와 관련하여 전술된 바와 같이 비아 내에 배치된다. 이는 후속 처리 단계와의 비호환성으로 인해 (도 3d의 단계에서) 비아 내로의 금속의 조기 침착을 방지할 필요가 있고, 동시에 (유전체(324)가 예를 들어 고온 공정에 의해 형성된다면) 도 9d의 단계로 유전체(324)의 침착을 지연시키는 것이 바람직하지 않은 경우에 유리할 수 있다. 다른 변형이 가능하다.
도 5a 내지 도 10과 관련하여 전술된 기법은 임의의 개수의 별개의 보호 기판(410)을 동일한 인터포저(120.1) 또는 WS(120)에 부착하기 위해 사용될 수 있으며; 상이한 다이가 동일하거나 상이한 보호 기판(410)의 상이한 공동 내에 있는 상태로, 상이한 보호 기판(410)이 기판(120.1 또는 120)의 동일한 면에 부착될 수 있고; 아래에 더욱 상세히 기술되는 도 16을 참조한다. 다른 보호 기판(410)이 기판(120.1 또는 120)의 반대편 면에 부착될 수 있다. 다이들 중 일부는 그들을 보호하기 위한 보호 기판(410)을 갖지 않을 수 있다. 각각의 기판(120.1S 또는 410S)은 웨이퍼일 수 있고, 2개의 기판은 주어진 조립체(504)에서 동일한 크기를 가질 수 있지만; 동일한 조립체에서 상이한 크기가 또한 가능하다.
다이는 동일한 공동 내에서 서로 적층될 수 있으며(도 6.1과 동일한 제조 단계에서의 구조물을 도시한 도 11 참조), 이때 각각의 스택의 상부 다이만이 대응하는 공동의 상부 표면과 물리적으로 접촉한다(스택은 하부 다이의 상부 표면에 부착된 다수의 다이를 가질 수 있고; 다수의 다이들 중 하나 이상이 공동의 상부 표면과 접촉하는 그들의 상부 표면을 가질 수 있음). 각각의 스택 내의 다이는 그들의 접촉 패드(1110C)와 각자의 접속부(140)(전술된 임의의 유형일 수 있음)를 통해 상호접속되는 그들 각자의 회로를 가질 수 있다. 도 11에서, 기판(120.1S, 410S)은 도 6.1에서와 같이 레그(410L) 상의 접착제(610)에 의해 함께 접합되지만, 전술된 다른 접합 방법이 또한 사용될 수 있다. 적층된 다이는 또한 예컨대 보호 기판이 PWS에 직접 접합될 때 전술된 다른 변형과 함께 사용될 수 있다. 다이 스택은 임의의 집적-회로 패키지에 의해 대체될 수 있다.
일부 실시예에서, 기판(410S)은 가능하게는 다이 및/또는 인터포저(120.1S) 또는 PWS 내의 회로에 접속되는 회로를 갖는다. 구조물(1210)에 의해 기판(410S)에 접속되는 상부 다이를 도시한 도 12를 참조하며; 각각의 구조물(1210)은 기판(410S) 내의 접촉 패드, 상부 다이(110) 상의 대응하는 접촉 패드, 및 2개의 접촉 패드를 서로 접합시키는 접속부(예컨대, 솔더 또는 전술된 임의의 다른 유형)를 포함한다. 도 12의 예에서, 봉지재(150)가 각각의 다이를 언더필링하고 완전히 둘러싸서, 공동의 상부 표면과 접촉한다. 위에 언급된 바와 같이, 봉지 및/또는 언더필링은 선택적이다.
본 발명은 전술된 또는 후술되는 실시예로 제한되지 않는다. 예를 들어, 비아(224)는 RDL 후에 형성될 수 있고, RDL들 중 하나 또는 둘 모두를 통해 에칭될 수 있다. 전술되거나 후술되는 다른 특징이 조합될 수 있다. 예를 들어, 후술되는 도 13a 및 도 13b에서, 기판(410)은 접착제(610)에 의해 인터포저(120.1)에 접합되지만, 전술된 다른 접합 방법이 사용될 수 있다. 또한, 도 13a 및 도 13b에서, 비아(224)는 인터포저 박화 전에 형성되지만, 이들은 도 9c 및 도 9d에서와 같이 인터포저 박화 후에 제조될 수 있다. 표시된 상세 사항은 단지 예시 목적을 위한 것이고, 본 발명을 제한하는 것은 아니다.
공동(414)이 상이한 높이의 다이, 스택 또는 다른 패키지를 포함할 수 있고(예컨대, 도 13a에서와 같음), 보다 짧은 모듈(module)의 높이는 기계적 강도 및/또는 열 방산을 개선하기 위해 증가될 수 있다 ― 도 13b 참조. 도 13a 및 도 13b는 도 11의 단계에서의 조립체를 도시한다(인터포저 박화 전). 각각의 공동(414)은 2개의 모듈(1310.1, 1310.2)을 포함하고; 모듈(1310.1)은 2개의 다이의 스택을 수용하며, 모듈(1310.2)은 단일 다이를 포함한다(모듈이 스택 또는 다른 패키지를 포함하여 임의의 다이 또는 조립체일 수 있음). 모듈(1310.2)의 다이(110)는 보다 얇게 제조될 수 있지만(도 13a), 공동 깊이 Cd는 모듈(1310.1)을 수용하여야 하고, 따라서 모듈(1310.2)의 다이(110)의 두께는 높은 Cd 값을 이용하도록 증가된다(도 13b).
도 14는 설계 단계에서 각각의 다이의 두께를 결정하기 위해 사용될 수 있는 공정의 흐름도이다. 단계 1410에서, 각각의 모듈(1310)의 최소 두께가 결정된다. (Tmin은 동일한 모듈 내의 상이한 다이를 상호접속하는 접속부(140) 및/또는 모듈을 인터포저에 접속하는 접속부(140)의 높이를 포함할 수 있고; 추가로 임의의 모듈의 상부가 보호 기판(410)(도 12에서와 같음)에 접속되어야 할 경우, 일부 실시예에서 Tmin은 대응하는 접속부의 높이를 포함한다). 도 13b의 예에서, Tmin은 모듈(1310.2)에 대한 것보다 모듈(1310.1)에 대해 더 크다.
단계 1420에서, 최대 Tmin 값이 결정된다(이 값은 도 14에서 M에 의해 표시됨). 도 13b의 예에서, M은 모듈(1310.1)에 대한 Tmin 값이다.
단계 1430에서, M 값은 공동 깊이 Cd를 결정하기 위해 사용된다. 예를 들어, Cd는 M 값과, 이용가능한 제조 공차(즉, 가능한 제조 오차) 및/또는 요구되는 열 방산 능력 및/또는 접합 기술(예컨대, 층(610 또는 810 또는 820)의 두께) 및/또는 가능하게는 다른 파라미터에 기초하여 결정되는 값을 더한 값으로 설정될 수 있다.
단계 1440에서, 그의 Tmin이 최대 값(M)보다 작은 각각의 모듈에 대해, 모듈의 두께는 필요한 대로 증가된다. 도 13b의 예에서, 모듈(1310.2)의 경우, Tmin 값이 M보다 작고, 따라서 다이 제조를 용이하게 하거나 다이의 열 방산을 개선하거나 다이 두께를 증가시킴에 있어 다른 이득이 존재한다면 모듈(1310.2)의 다이의 두께가 증가된다. 단계 1450에서, 다이는 단계 1410 내지 1440에서 획득되는 두께 파라미터를 사용하여 제조되고, 공동은 단계 1430에서 획득되는 두께로 제조되며, 보호 기판(410) 및 다이는 전술된 임의의 방법을 사용하여 인터포저에 부착된다.
단계 1420, 1430, 1440은 예를 들어 컴퓨터 저장 장치(예컨대, 메모리)에 저장되는 소프트웨어 명령어를 실행하는 컴퓨터 프로세서(들)를 포함하는 컴퓨터에 의해 또는 일부 다른 회로에 의해, 일부 실시예에서 자동적으로 수행된다.
또한, 도 15a에 도시된 바와 같이, 공동(414)은 가변 깊이를 가질 수 있다: 공동은 (1310.1과 같은) 보다 높은 모듈보다 (1310.2와 같은) 보다 짧은 모듈 위에서 덜 깊을 수 있다. 유리하게는, 일부 실시예에서, 보다 짧은 모듈과 상부 공동 표면 사이의 열 저항이 감소된다. 예를 들어, 일부 실시예에서, 모듈은 상이한 높이를 갖지만, 각각의 모듈의 상부 표면과 위에 놓이는 공동 표면 사이의 갭(gap)은 동일하고/하거나, 동일한 열 저항을 갖는다. 열 저항의 고려 사항을 제외하고, 임의의 모듈의 상부 표면이 도 12에서와 같이 웨이퍼(410)에 접속되면, 모듈의 상부 다이의 상부 표면과 위에 놓이는 공동 표면 사이의 갭은 접속부의 요구되는 높이와 동일하게 제조된다.
일부 실시예에서, 가변 깊이를 가진 공동이 동일한 높이의 모듈에 대해서도 제공된다.
또한(도 15b), 상이한 공동이 동일한 보강 프레임 내에서 상이한 깊이를 가질 수 있다. 상이한 깊이가 상이한 모듈 높이를 수용하기 위해 그리고/또는 다른 이유로 선택될 수 있다. 예를 들어, 더 많은 열을 생성하는 모듈이 모듈과 보강 프레임 사이의 열 저항을 감소시키기 위해 얕은 공동 내로 배치될 수 있지만, 더 적은 열을 생성하는 다른 모듈이 모듈의 높이 변동에 대한 공차를 증가시키기 위해 보다 깊은 공동 내에 배치될 수 있다.
위에 언급된 바와 같이, 다수의 보호 기판(410)이 동일한 인터포저에 부착될 수 있다. 예가 도 16에 도시된다: 각각의 보강 프레임(410)은 하나 이상의 공동을 갖고 하나 이상의 다이(110)를 덮는다(위와 아래의 예 전반에 걸쳐, 다이(110)는 도 13b와 관련하여 전술된 바와 같은 임의의 유형의 모듈(1310)에 의해 대체될 수 있음). 모든 다른 측면에서, 도 16의 구조물은 전술된 임의의 실시예에서와 같을 수 있다. 특히, 다이는 봉지되고/되거나 언더필링될 수 있고, 공기 또는 다른 기체 또는 TIM 그리스 또는 다른 재료에 의해 상부 공동 표면으로부터 분리될 수 있거나, 다이는 공동 상부 표면과 물리적으로 접촉할 수 있거나 공동 상부 표면과 접촉할 수 있는 고체 재료(예컨대, TIM)와 접촉할 수 있다. 전술된 다른 변형이 또한 도 16의 유형의 구조물에 존재할 수 있다(예를 들어, 보강 프레임은 프레임들 사이에 존재할 수 있거나 그렇지 않을 수 있는 610과 같은 접착제(예컨대, 천공된 접착제 테이프 또는 다른 유형)에 의해 인터포저에 접합될 수 있고; 다른 접합 기법이 또한 사용될 수 있음).
이 유형의 구조물은 다수의 이점을 제공할 수 있다. 특히, 프레임들(410) 사이의 인터포저 영역은 접근가능하고 시험 패드(test pad)(1610)를 위해 사용될 수 있다: 시험 패드는 RDL(210.T) 내의 다른 접촉 패드에 그리고/또는 금속화된 비아(224M)에 접속될 수 있다. 시험 패드는 다이싱(일부 실시예에서 다이싱은 생략됨) 전 및/또는 후의 조립체의 시험을 용이하게 한다. 일부 실시예에서, 시험 패드는 다이싱 라인 상에 위치되고, 즉 시험 패드는 다이싱 동안 절단될 수 있고, 따라서 파괴될 수 있거나 단순히 다이싱 후에 각각의 다이를 시험하기 위해 사용될 수 있는 다수의 시험 패드로 분할될 수 있다.
또한, 다이싱 전에 존재할 수 있는 열 응력은 웨이퍼-크기 (연속) 보강 프레임에 대한 것보다 낮다.
또한, 각각의 프레임(410)이 모든 다이(110)보다 적게 덮기 때문에, 각각의 프레임(410)은 인터포저 상에 배치될 때 정렬하기 보다 쉽다(각각의 프레임이 프레임에 의해 덮이는 바로 그 모듈과 정렬되어야 하기 때문). 또한, 인터포저는, 각각의 프레임의 정렬을 용이하게 하기 위해, 프레임(410)의 위치들 사이에서 상부 표면 내에 정렬 마크(alignment mark)(도시되지 않음)를 가질 수 있다.
도 17은 도 5d에서와 같은 인터포저 박화 및 저부 RDL(210.B)과 접속부(140.2)의 형성 후에 도 16의 구조물로부터 획득되는 예시적인 다이를 예시한다. (위에 언급된 바와 같이, 다른 특징이 임의의 적합한 방식으로 조합될 수 있고, 특히 접속부(140.2) 및/또는 RDL(210.B)은 생략될 수 있다.) 도 17에서, 다이싱 라인은, 프레임(410)이 다이싱되지 않도록, 프레임들(410) 사이에 배치된다. 따라서 다이싱이 간소화된다.
정렬 목적을 위해, 보강 프레임(410)은 인터포저 상의 슬롯(slot) 또는 돌출부와 맞물리는 돌출부 또는 슬롯을 가질 수 있다. 도 17의 단계에서의 구조물을 도시하는 도 18 및 도 19를 참조한다. 도 18에서, 보강 프레임(410)은 인터포저 상의 슬롯과 맞물리는 돌출부(1810)를 갖는다(돌출부(1810)는 인터포저 기판(120.1) 내로 또는 단지 RDL(210.T) 내로 연장될 수 있음). 도 19에서, 프레임(410)은 인터포저 돌출부(1910)와 맞물리는 슬롯을 갖는다(인터포저 돌출부는 인터포저 기판의 연장부일 수 있거나 RDL(210.T)의 일부일 수 있음). 그러한 정렬 특징부(alignment feature)는 조합될 수 있다(돌출부는, 프레임(410) 및 인터포저 상의 맞물림 슬롯과 함께, 인터포저 및 프레임(410) 둘 모두 상에 존재할 수 있음). 그러한 정렬 특징부는, 단일 프레임(410)(도 5c 참조)을 가진 실시예를 포함하여, 전술된 임의의 실시예에 존재할 수 있다.
위에 언급된 바와 같이, 개방부(410)는 위에 도시된 바와 같은 공동일 수 있거나, 관통-구멍일 수 있거나, 관통-구멍을 가진 공동일 수 있다. 도 20.1, 도 20.2는 관통-구멍 실시예의 수직 단면도 및 평면도를 각각 도시하고; 도 20.1의 수직 단면은 도 20.2에서 "20.1"로서 표시된다. 이 실시예는 도 17과 유사하지만, 개방부(414)는 프레임(410) 내의 관통-구멍이고; 프레임(410)은 다이를 측방향으로 둘러싼다. 관통-구멍은 인터포저에 대한 프레임 정렬 및 부착을 용이하게 한다(다이 영역이 프레임 배치 및 부착 동안 가시적이고 접근가능하기 때문). 또한, 시험 패드(1610)는 (예를 들어 RDL(210.T) 또는 다이(110)의 상부에서) 관통-구멍(414) 내측에 배치될 수 있고; 시험 패드는 다이 및 인터포저 내에서 서로 그리고/또는 다른 회로에 접속될 수 있고, 관통-구멍(414)을 통해 접근 가능하다.
도 16과 유사하게, 개방부(414)가 관통-구멍인 실시예에서, 각각의 프레임(410)은 인터포저에 대한 부착 전에서와 같이 별개의 구조물로서 제공될 수 있다. 이점은 도 16과 관련하여 전술된 것을 포함한다. 대안적으로, 프레임(410)은 도 5a에서와 같이 단일 웨이퍼의 일부일 수 있고; 4개의 구멍(414)을 가진 웨이퍼-크기 프레임(410)의 일부분의 예시적인 평면도를 도시하는 도 21을 참조하며; 프레임 및 인터포저는 다이싱 라인(2110)을 따라 다이싱될 것이다. 위의 다른 구성에서와 같이, 다이싱은 일부 실시예에서 생략된다.
(도 20.1, 도 20.2에서와 같은) 관통-구멍-유형 프레임(410)이 (도 5d에서와 같은) 공동-유형 프레임만큼 강하지는 않지만, 관통-구멍-유형 프레임은 이점을 가질 수 있다. 특히, 위에 언급된 바와 같이, 그들은 시험 패드(1610)의 더 많은 위치를 허용하고, 그들은 인터포저에 대해 정렬 및 접합하는 것이 보다 쉬울 수 있다. 또한, 그들은 더 적은 기계적 응력을 가질 수 있다. 또한, 그들은 다이에 직접 접합되는 히트 싱크를 지지할 수 있다: 예컨대 도 22.1(수직 단면도) 및 도 22.2(평면도)의 히트 싱크(히트 스프레더(heat spreader))(160)를 참조한다: 이들 도면은 도 20.1, 도 20.2와 동일한 구조 및 동일한 도면을 보여주지만, 히트 싱크(160)가 프레임(410)의 2개의 대향하는 측부들 상에 지지된다. 히트 싱크는 프레임(410)의 모든 측부에 의해, 또는 3개의 측부에 의해, 또는 일부 다른 방식으로 지지될 수 있다(주목할 것은, 관통 구멍(414)은 4개 초과의 측부를 가질 수 있고, 평면도에서 직사각형일 필요는 없으며, 예컨대 관통-구멍은 원형 또는 임의의 다른 형상일 수 있다는 것임). 도 22.1 및 도 22.2에서, 히트 싱크는 접합 층(2230)에 의해 다이(110)에 접합된다. 층(2230)은 접착제 및/또는 TIM 및/또는 금속 및/또는 접합에 적합한 다른 유형의 층일 수 있다. 히트 싱크는 모든 다이(110)보다 적게 접합될 수 있다. 층(2230)은 직접 접합이 사용되면 생략될 수 있다. 이 접합은 선택적이다: 대신에 또는 추가로, 히트 싱크는 접합 층에 의해 또는 직접 접합에 의해 프레임(410)에 접합될 수 있다. 히트 싱크는 위에 놓일 수 있고, 동일한 또는 다수의 보강 프레임 내의 다수의 관통-구멍에 의해 지지될 수 있으며; 그러한 히트 싱크는 동일한 또는 상이한 관통-구멍에서 다수의 보강 프레임 및/또는 다수의 다이에 접합될 수 있다.
관통-구멍 구성은 다이(110) 및 프레임(410)이 인터포저(120.1)에 임의의 순서로 부착될 수 있다는 점에서 제조 융통성을 증가시킨다. 예시적인 제조 순서가 도 23의 흐름도에 예시된다. 이 실시예에서, 단계 2310은 인터포저(120)(즉, 120.1), 프레임 또는 프레임들(410) 및 모듈(1310)(예컨대 다이(110))의 제조를 예시한다. 인터포저는 금속화된 비아(224M)를 포함할 수 있거나 그렇지 않을 수 있다(비아는 도 9d와 관련하여 전술된 바와 같이 추후에 형성될 수 있음). 단계 2320에서, 프레임 또는 프레임(410)은 인터포저에 부착된다. 단계 2330에서, 다이(110)(또는 모듈)는, 예를 들어 도 1에서와 같이, 인터포저에 부착되고 모든 면 상에서(측방향, 위 및 아래) 언더필링되고/되거나 봉지된다. (다이는 단계 2320 후에 제조될 수 있거나, 단계 2320 전에 제조 및 부착될 수 있다.) 단계 2340에서, 인터포저는 박화된다. 단계 2350에서, 금속화된 비아(224M)가 인터포저 내에 형성된다(위에 언급된 바와 같이, 이들 비아 중 일부 또는 전부가 단계 2310에서 형성될 수 있고 단계 2340에서 인터포저 배면 상에 노출될 수 있음). 단계 2360에서, 조립체는 (시험 패드(1610)를 사용하여) 시험된다. 단계 2370에서, 하나 이상의 히트 싱크(160)가 구멍(414) 위에 부착된다. 단계 1374에서, (도 1의 150과 같은) 봉지재가 인터포저 위의 다이를 봉지하기 위해 분배될 수 있다. 봉지재는 선택적이고, 봉지는 히트 싱크 부착에 선행할 수 있거나, 히트 싱크가 구멍(414)을 완전히 덮지 않는다면 히트 싱크 부착 후에 수행될 수 있다. 대안적으로, 일부 봉지(또는 적어도 다이(110)의 언더필링)는 (단계 2330 언더필링 대신에 또는 그에 더하여) 히트 싱크 부착 전에 수행될 수 있고, 추가적인 봉지가 히트 싱크 부착 후에 수행될 수 있다. 주목할 것은, 봉지재의 양은 인터포저 휨에 기초하여 제어될 수 있다는 것이다. 봉지재의 유형이 또한 휨에 기초하여 제어될 수 있다. 예를 들어, 인터포저가 상향으로 구부러지면, 즉 중간 부분이 에지보다 높고, 봉지재가 압축 응력을 유발한다면, 더 많은 봉지재가 휨을 상쇄하도록 분배될 수 있고/있거나, 봉지재 재료가 휨을 상쇄하도록 더 많은 압축 응력을 제공하기 위해 선택될 수 있다. 가능하게는 히트 싱크 부착 후를 포함하여 이들 후반 단계에서의 봉지는 봉지재 재료 및 양이 봉지 직전에 조립체에 대해 수행되는 휨 측정에 기초하여 선택되는 것을 허용한다.
다이싱이 단계 2380에서 수행된다. 필요할 경우(단계 2384), 단계 2380에서 획득된 각각의 다이(즉, 각각의 스택)(504S)는 다른 기판, 예컨대 PWS(120.2)에 부착된다(이는 도 22.1의 조립체에 대해 도 24에 도시되고; 도 23의 공정은 또한 위에서 논의된 다른 유형의 조립체로 수행될 수 있음). 이어서, 단계 2390에 의해 지시되는 바와 같이, 인터포저를 포함하는 전체 다이(504S)가 봉지될 수 있다. 예를 들어, 도 24에서, 봉지재 층(150.1(언더필) 및 150.2(예컨대, 에폭시))은 다이를 보호하기 위해 또는 단순히 휨을 감소시키기 위해 측부 상에서 그리고 아래로부터 다이(504S)를 봉지하도록(덮도록) 분배되고 경화되었다: 봉지재에 의해 유발되는 응력은 조립체 내의 그리고/또는 PWS 내의 다른 휨 응력을 상쇄할 수 있다. 일부 실시예에서, 휨은 100 마이크로미터 미만으로 감소된다. 도 24의 예에서, 봉지재는 다이(504S)의 상부에 도달하는 것이 아니라, 단지 히트 싱크(160) 도중까지 측부 상에서 그리고 아래로부터 다이를 덮는다. 봉지재(150.2)는 또한 다이(110)를 수용하는 공동을 충전한다. 봉지재(150.2)의 일부가 전술된 바와 같이 단계 2330 및/또는 2374에서 형성되었을 수 있다. 다른 실시예에서, 봉지재는 도 24에 도시된 레벨 위 또는 아래의 임의의 레벨까지 상승할 수 있고; 예를 들어, 봉지재는 도 25 및 도 26에서 도시된 바와 같이 상부 및 측부 상에서 히트 싱크를 완전히 덮을 수 있다.
많은 변형이 가능하다. 도 25는 도 24에서와 동일한 조립체를 예시하지만, 다이(504S)는 도 20.1에서와 같다(히트 싱크(160)가 없음). 또한, 이 예에서, 봉지재 층(150.2)은 다이(504S)를 완전히 덮지만, 휨 보상을 위해 또는 임의의 다른 목적을 위해 적절할 경우, 봉지재는 (예컨대 도 24에서와 같이) 보다 낮은 레벨로 형성될 수 있다. 봉지재는 도 24에 대해 전술된 바와 같이 형성될 수 있다.
도 26은 동일한 조립체를 도시하지만, 다이(504S)는 도 17에서와 같다. 역시, 봉지재 층(150.2)은 다이(504S)를 완전히 덮지만, 봉지재는 보다 낮은 레벨로 형성될 수 있다. 다른 유형의 다이(504S)가 사용될 수 있다.
일부 실시예의 일부 태양이 하기 항목에 의해 기술된다:
항목 1은 제조물(manufacture)로서,
하나 이상의 제1 접촉 패드들(예컨대, 상부 접촉 패드들(120.1C.T))을 포함하는 제1 기판(예컨대, 인터포저(120 또는 120.1), 또는 인터포저 기판(120.1S));
제1 기판에 부착되는 복수의 모듈들(예컨대, 다이들(110) 또는 다른 조립체들/패키지들, 예컨대 모듈들(1310))로서, 적어도 하나의 모듈은 반도체 집적 회로를 포함하고, 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 복수의 모듈들(주목할 것은, 조립체가 초기에 특정 실시예에 대해 요구되는 것보다 많은 모듈들을 수용하도록 설계된 경우, 더미(dummy) 모듈들, 예컨대 더미 다이들이 또한 있을 수 있다는 것임);
하나 이상의 공동들을 포함하는 보강 프레임(예컨대 410 또는 410S)으로서, 보강 프레임은 제1 기판에 부착되고, 각각의 모듈의 적어도 일부가 보강 프레임 내의 대응하는 공동 내에 위치되고(예컨대, 도 13a 참조), 적어도 2개의 모듈들은 상이한 높이들을 갖고 보강 프레임 내의 동일한 공동 내에 적어도 부분적으로 위치되는, 상기 보강 프레임을 포함하는, 제조물을 기술한다.
주목할 것은, 본 명세서에 사용되는 바와 같은 용어 "공동"은 관통-구멍을 가진 공동을 포괄한다는 것이다. 그러나, 본 명세서에 사용되는 바와 같은 용어 "공동"은 공동 내에 배치될 수 있는 모듈들의 높이를 제한하는 파라미터인 깊이를 갖는다. 따라서, 개방부(414)가 수직 벽을 갖고 "루프(roof)"를 갖지 않는다면(예를 들어, 도 20.1에서와 같음), 개방부가 개방부 내에 배치될 수 있는 임의의 모듈의 높이를 제한하지 않기 때문에 개방부는 공동이 아니다.
항목 2는 제조물로서,
하나 이상의 제1 접촉 패드들을 포함하는 제1 기판(예컨대, 인터포저(120 또는 120.1), 또는 인터포저 기판(120.1S));
제1 기판에 부착되는 복수의 모듈들로서, 각각의 모듈은 반도체 집적 회로를 포함하고, 각각의 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 복수의 모듈들;
하나 이상의 공동들을 포함하는 보강 프레임으로서, 보강 프레임은 제1 기판에 부착되고, 각각의 모듈의 적어도 일부가 보강 프레임 내의 대응하는 공동 내에 위치되는, 상기 보강 프레임(주목할 것은, 다수의 모듈들이 동일한 공동 내에 위치될 수 있다는 것임)을 포함하고,
복수의 모듈들은 제2 모듈 위에서보다 제1 모듈 위에서 더 깊은 동일한 공동 내에 적어도 부분적으로 위치되는 제1 모듈 및 제2 모듈을 포함하는(예를 들어, 도 15a에서와 같음), 제조물을 기술한다.
항목 3은 제조물로서,
하나 이상의 제1 접촉 패드들을 포함하는 제1 기판;
제1 기판에 부착되는 복수의 모듈들로서, 각각의 모듈은 반도체 집적 회로를 포함하고, 각각의 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 복수의 모듈들;
복수의 공동들을 포함하는 보강 프레임으로서, 보강 프레임은 제1 기판에 부착되고, 각각의 모듈의 적어도 일부가 보강 프레임 내의 대응하는 공동 내에 위치되는, 상기 보강 프레임을 포함하고,
복수의 모듈들은 제1 모듈 및 제1 모듈보다 높은 제2 모듈을 포함하고, 제2 모듈에 대응하는 공동은 제1 모듈에 대응하는 공동보다 깊은(예를 들어, 도 15b에서와 같음), 제조물을 기술한다.
항목 4는 제1 기판에 부착되고 보강 프레임에 의해 덮이는 복수의 모듈들을 포함하고, 보강 프레임은 복수의 모듈들을 덮는 제1 공동을 포함하고, 각각의 모듈은 반도체 집적 회로를 포함하는(예를 들어, 도 13b에서와 같음), 제조물을 설계하기 위한 방법(예컨대, 도 14에서와 같음)으로서,
(a) 각각의 모듈에 대해 최소 두께 Tmin을 결정하는 단계;
(b) 모듈들의 최소 두께들의 최대 값 M을 결정하는 단계;
(c) 최대 값 M을 사용하는 공정에 의해 제1 공동의 깊이를 결정하는 단계;
(d) 임의의 모듈의 최소 두께 Tmin이 M보다 작다면, 그의 최소 두께 Tmin이 M보다 작은 적어도 하나의 모듈에 대해, 모듈의 두께가 증가되어야 하는지를 결정하고, 모듈의 두께가 증가되어야 한다면, 모듈의 두께를 증가시키는 단계를 포함하는, 방법을 기술한다.
항목 5는 항목 4의 방법으로서, 모듈들의 두께들에 기초하여 모듈들을 제조하는 단계를 추가로 포함하는, 방법을 기술한다.
항목 6은 항목 4 또는 항목 5의 방법으로서, 적어도 하나의 모듈의 두께가 단계 (d)에서 증가되고, 모듈의 두께를 증가시키는 단계는 모듈 내의 적어도 하나의 반도체 집적 회로의 두께를 증가시키는 단계를 포함하는, 방법을 기술한다.
항목 7은 제조물로서,
제1 면 및 제1 면에 있는 하나 이상의 제1 접촉 패드들을 포함하는 제1 기판;
제1 기판에 부착되는 하나 이상의 모듈들로서, 각각의 모듈은 반도체 집적 회로를 포함하고, 각각의 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 하나 이상의 모듈들; 및
제1 기판에 부착되는 복수의 보강 프레임들(예를 들어, 도 16에서와 같음)로서, 각각의 보강 프레임은 하나 이상의 개방부들을 포함하고, 각각의 모듈의 적어도 일부가 대응하는 보강 프레임 내의 대응하는 개방부 내에 위치되는, 상기 복수의 보강 프레임들을 포함하는, 제조물을 기술한다.
일부 실시예에서, 적어도 하나의 개방부는 원통형 관통-구멍이다. "원통형"은 "원형"으로 제한되지 않고; 예를 들어, 도 22.2에서, 관통-구멍(414)은 평면도에서 직사각형, 또는 타원형, 또는 임의의 다른 형상일 수 있다. 또한, "원통형"은 "직각 원기둥(right cylinder)"으로 제한되지 않고; 달리 말하면, 관통-구멍(414)의 벽들은 수직일 필요가 없고, 보강 프레임(410) 또는 인터포저(120.1)에 대해 일부 다른 (90o가 아닌) 각도에 있을 수 있다.
항목 8은 항목 7의 제조물로서, 보강 프레임들은 서로 이격되는, 제조물을 기술한다.
항목 9는 항목 7 또는 항목 8의 제조물로서, 제1 기판은 보강 프레임들 외측에 위치되는, 제조물을 시험하기 위한 하나 이상의 시험 패드들(예컨대, 1610)을 포함하는, 제조물을 기술한다.
항목 10은 항목 9의 제조물로서, 적어도 하나의 시험 패드는 적어도 2개의 보강 프레임들 사이에 위치되는, 제조물을 기술한다.
항목 11은 제조물을 제조하기 위한 방법으로서,
제1 면 및 제1 면에 있는 하나 이상의 제1 접촉 패드들을 포함하는 제1 기판을 획득하는 단계;
제1 기판에 부착되는 하나 이상의 모듈들을 획득하는 단계로서, 각각의 모듈은 반도체 집적 회로를 포함하고, 각각의 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 하나 이상의 모듈들을 획득하는 단계; 및
제1 기판에 복수의 보강 프레임들을 부착하는 단계로서, 각각의 보강 프레임은 하나 이상의 개방부들을 포함하고, 각각의 모듈의 적어도 일부가 대응하는 보강 프레임 내의 대응하는 개방부 내에 위치되는, 상기 복수의 보강 프레임들을 부착하는 단계를 포함하는, 방법을 기술한다. 예를 들어, 도 16을 참조한다.
항목 12는 항목 11의 방법으로서, 보강 프레임들은 서로 이격되는, 방법을 기술한다.
항목 13은 항목 11 또는 항목 12의 방법으로서, 복수의 다이들을 형성하도록 적어도 2개의 보강 프레임들 사이에서 제1 기판을 다이싱하는 단계를 추가로 포함하고, 각각의 보강 프레임은 다이들 중 하나의 다이 내에 있는, 방법을 기술한다. 도 17은 일 실시예에서 하나의 그러한 다이를 도시한다.
항목 14는 항목 11, 항목 12 또는 항목 13의 방법으로서, 제1 기판은 보강 프레임들 외측에 위치되는, 제조물을 시험하기 위한 하나 이상의 시험 패드들을 포함하는, 방법을 기술한다.
항목 15는 항목 14의 방법으로서, 적어도 하나의 시험 패드는 적어도 2개의 보강 프레임들 사이에 위치되는, 방법을 기술한다.
항목 16은 제조물로서,
제1 면 및 제1 면에 있는 하나 이상의 제1 접촉 패드들을 포함하는 제1 기판;
제1 기판에 부착되는 하나 이상의 모듈들로서, 각각의 모듈은 반도체 집적 회로를 포함하고, 각각의 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 하나 이상의 모듈들; 및
제1 기판에 부착되는 하나 이상의 보강 프레임들로서, 각각의 보강 프레임은 하나 이상의 개방부들을 포함하고, 각각의 모듈의 적어도 일부가 대응하는 보강 프레임 내의 대응하는 개방부 내에 위치되는, 상기 하나 이상의 보강 프레임들을 포함하고,
제1 기판은 하나 이상의 보강 프레임들을 측방향으로 둘러싸는 부분을 포함하는, 제조물을 기술한다. 예를 들어, 도 17에서, 인터포저는 보강 프레임(410)을 측방향으로 둘러싸는 부분(시험 패드(1610)를 포함함)을 포함한다.
항목 17은 항목 16의 제조물로서, 하나 이상의 보강 프레임들을 측방향으로 둘러싸는 부분은 제조물을 시험하기 위한 하나 이상의 시험 패드들을 포함하는, 제조물을 기술한다.
항목 18은 항목 17의 제조물로서, 적어도 하나의 시험 패드는 적어도 하나의 모듈에 (예컨대, 도 17의 RDL(210.T) 내의 상호접속 라인들에 의해) 전기적으로 접속되는, 제조물을 기술한다.
항목 19는 제조물로서,
제1 면 및 제1 면에 있는 하나 이상의 제1 접촉 패드들을 포함하는 제1 기판;
제1 기판에 부착되는 하나 이상의 모듈들로서, 각각의 모듈은 반도체 집적 회로를 포함하고, 각각의 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 하나 이상의 모듈들; 및
제1 기판에 부착되는 하나 이상의 보강 프레임들로서, 각각의 보강 프레임은 하나 이상의 개방부들을 포함하고, 각각의 모듈의 적어도 일부가 대응하는 보강 프레임 내의 대응하는 개방부 내에 위치되는, 상기 하나 이상의 보강 프레임들을 포함하고,
적어도 하나의 보강 프레임 내에서, 적어도 하나의 개방부가 관통-구멍을 포함하는, 제조물을 기술한다. 예를 들어, 도 20.1을 참조한다. 주목할 것은, 관통-구멍 측벽들은 수직일 필요가 없고, 개방부는 관통-구멍(가능하게는 다수의 관통-구멍들)을 가진 공동일 수 있다는 것이다.
항목 20은 항목 19의 제조물로서, 제조물은, 관통-구멍을 통해 접근가능하고 적어도 하나의 보강 프레임에 의해 측방향으로 둘러싸이는, 제조물을 시험하기 위한 하나 이상의 시험 패드들을 포함하는, 제조물을 기술한다. 예컨대, 도 20.1의 시험 패드들(1610)을 참조한다.
항목 21은 항목 20의 제조물로서, 적어도 하나의 시험 패드는 제1 기판의 일부인(예컨대, 도 20.1의 RDL(210.T)의 일부인 시험 패드(1610)와 같음), 제조물을 기술한다.
항목 22는 항목 20 또는 항목 21의 제조물로서, 적어도 하나의 시험 패드는 적어도 하나의 개방부 내에 적어도 부분적으로 위치되는 모듈의 일부인(예컨대, 도 20.1의 다이(110)의 상부 상의 시험 패드), 제조물을 기술한다.
항목 23은 제조물(예컨대, 도 23에서와 같음)을 제조하기 위한 방법으로서,
제1 면 및 제1 면에 있는 하나 이상의 제1 접촉 패드들을 포함하는 제1 기판을 획득하는 단계;
제1 기판에 부착되는 하나 이상의 모듈들을 획득하는 단계로서, 각각의 모듈은 반도체 집적 회로를 포함하고, 각각의 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 하나 이상의 모듈들을 획득하는 단계; 및
제1 기판에 하나 이상의 보강 프레임들을 부착하는 단계로서, 각각의 보강 프레임은 하나 이상의 개방부들을 포함하고, 각각의 모듈의 적어도 일부가 대응하는 보강 프레임 내의 대응하는 개방부 내에 위치되는, 상기 하나 이상의 보강 프레임들을 부착하는 단계를 포함하고,
적어도 하나의 보강 프레임 내에서, 적어도 하나의 개방부가 관통-구멍을 포함하는, 방법을 기술한다.
항목 24는 항목 23의 방법으로서, 적어도 하나의 보강 프레임은 적어도 하나의 모듈의 적어도 일부가 관통-구멍 내에 부분적으로 위치되기 전에 제1 기판에 부착되는, 방법을 기술한다.
항목 25는 항목 19의 제조물로서, 하나 이상의 보강 프레임들 내의 하나 이상의 관통-구멍들 위에 각각 놓이는 하나 이상의 히트 싱크들(예컨대, 160)을 추가로 포함하고, 적어도 하나의 보강 프레임 내의 적어도 하나의 관통-구멍 위에 놓이는 적어도 하나의 히트 싱크는 보강 프레임에 그리고/또는 관통-구멍 내에 적어도 부분적으로 위치되는 적어도 하나의 모듈에 부착되고, 각각의 히트 싱크는 각각의 보강 프레임보다 높은 열 전도율을 갖는, 제조물을 기술한다.
항목 26은 항목 25의 제조물로서, 적어도 하나의 보강 프레임 내의 적어도 하나의 관통-구멍 위에 놓이는 적어도 하나의 히트 싱크는 보강 프레임에 부착되는, 제조물을 기술한다.
항목 27은 항목 25의 제조물로서, 적어도 하나의 관통-구멍 위에 놓이는 적어도 하나의 히트 싱크는 관통-구멍 내에 적어도 부분적으로 위치되는 적어도 하나의 모듈에 부착되는, 제조물을 기술한다.
항목 28은 항목 19의 제조물로서, 제1 기판은 제1 정렬 특징부들을 포함하고, 적어도 하나의 보강 프레임은 제2 정렬 특징부를 포함하고, 제1 및 제2 정렬 특징부들 중 하나의 정렬 특징부는 리세스(recess)이고, 제1 및 제2 정렬 특징부들 중 다른 하나의 정렬 특징부는 전기적 기능성을 갖지 않고 리세스 내에 적어도 부분적으로 위치되는 돌출부인, 제조물을 기술한다.
본 발명은 위의 예로 제한되지 않는다. 다른 실시예 및 변형이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 범주 내에 있다.

Claims (19)

  1. 조립체로서,
    복수의 제1 접촉 패드(contact pad)들을 포함하는 제1 기판(substrate);
    상기 제1 기판에 부착되는 복수의 모듈(module)들로서, 적어도 하나의 모듈은 반도체 집적 회로(semiconductor integrated circuit)를 포함하고, 상기 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 복수의 모듈들; 및
    하나 이상의 공동(cavity)들을 포함하는 보강 프레임(reinforcement frame)으로서, 상기 보강 프레임은 상기 제1 기판에 부착되고, 각각의 모듈의 적어도 일부가 상기 보강 프레임 내의 대응하는 공동 내에 위치되고, 적어도 2개의 모듈들은 상이한 높이들을 갖고 상기 보강 프레임 내의 상기 동일한 공동 내에 적어도 부분적으로 위치되는, 상기 보강 프레임을 포함하고,
    상기 보강 프레임은 관통-구멍을 포함하며,
    상기 조립체는, 상기 관통-구멍 위에 각각 놓이는 하나 이상의 히트 싱크(heat sink)들을 추가로 포함하고,
    상기 관통-구멍 위에 놓이는 적어도 하나의 히트 싱크는, 상기 관통-구멍 내에 적어도 부분적으로 위치되는 적어도 하나의 모듈 및 상기 보강 프레임 중 적어도 하나에 부착되고, 각각의 히트 싱크는 상기 보강 프레임보다 높은 열 전도율을 갖는, 조립체.
  2. 조립체로서,
    제1 면 및 상기 제1 면에 있는 하나 이상의 제1 접촉 패드들을 포함하는 제1 기판;
    상기 제1 기판에 부착되는 하나 이상의 모듈들로서, 각각의 모듈은 반도체 집적 회로를 포함하고, 각각의 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 하나 이상의 모듈들; 및
    상기 제1 기판에 부착되는 하나 이상의 보강 프레임들로서, 각각의 보강 프레임은 하나 이상의 개방부들을 포함하고, 각각의 모듈의 적어도 일부가 대응하는 보강 프레임 내의 대응하는 개방부 내에 위치되는, 상기 하나 이상의 보강 프레임들을 포함하고,
    적어도 하나의 보강 프레임 내에서, 적어도 하나의 개방부가 관통-구멍을 포함하고,
    상기 조립체는, 하나 이상의 보강 프레임들의 하나 이상의 관통-구멍 위에 각각 놓이는 하나 이상의 히트 싱크들을 추가로 포함하고,
    적어도 하나의 보강 프레임의 적어도 하나의 관통-구멍 위에 놓이는 적어도 하나의 히트 싱크는, 상기 관통-구멍 내에 적어도 부분적으로 위치되는 적어도 하나의 모듈 및 상기 보강 프레임 중 적어도 하나에 부착되고, 각각의 히트 싱크는 상기 보강 프레임보다 높은 열 전도율을 갖는, 조립체.
  3. 제2항에 있어서,
    상기 조립체는, 상기 관통-구멍을 통해 접근가능하고 상기 적어도 하나의 보강 프레임에 의해 측방향으로 둘러싸이는, 상기 조립체를 시험하기 위한 하나 이상의 시험 패드들을 포함하는, 조립체.
  4. 제3항에 있어서,
    적어도 하나의 시험 패드는 상기 제1 기판의 일부인, 조립체.
  5. 제3항에 있어서,
    적어도 하나의 시험 패드는 상기 적어도 하나의 개방부 내에 적어도 부분적으로 위치되는 모듈의 일부인, 조립체.
  6. 제2항에 있어서,
    적어도 하나의 보강 프레임 내의 적어도 하나의 관통-구멍 위에 놓이는 적어도 하나의 히트 싱크는 상기 보강 프레임에 부착되는, 조립체.
  7. 제2항에 있어서,
    적어도 하나의 관통-구멍 위에 놓이는 적어도 하나의 히트 싱크는 상기 관통-구멍 내에 적어도 부분적으로 위치되는 적어도 하나의 모듈에 부착되는, 조립체.
  8. 제2항에 있어서,
    상기 제1 기판은 제1 정렬 특징부(alignment feature)들을 포함하고, 적어도 하나의 보강 프레임은 제2 정렬 특징부를 포함하고, 상기 제1 및 제2 정렬 특징부들 중 하나의 정렬 특징부는 리세스(recess)이고, 상기 제1 및 제2 정렬 특징부들 중 다른 하나의 정렬 특징부는 전기적 기능성을 갖지 않고 상기 리세스 내에 적어도 부분적으로 위치되는 돌출부인, 조립체.
  9. 제2항에 있어서,
    상기 하나 이상의 보강 프레임들은 복수의 보강 프레임들인, 조립체.
  10. 제2항에 있어서,
    적어도 하나의 관통-구멍은 원통형인, 조립체.
  11. 제9항에 있어서,
    상기 보강 프레임들은 서로 이격되는, 조립체.
  12. 제9항에 있어서,
    상기 제1 기판은 상기 보강 프레임들 외측에 위치되는, 상기 조립체를 시험하기 위한 하나 이상의 시험 패드(test pad)들을 포함하는, 조립체.
  13. 제12항에 있어서,
    적어도 하나의 시험 패드는 적어도 2개의 보강 프레임들 사이에 위치되는, 조립체.
  14. 조립체를 제조하기 위한 방법으로서,
    제1 면 및 상기 제1 면에 있는 하나 이상의 제1 접촉 패드들을 포함하는 제1 기판을 획득하는 단계;
    상기 제1 기판에 부착되는 하나 이상의 모듈들을 획득하는 단계로서, 각각의 모듈은 반도체 집적 회로를 포함하고, 각각의 모듈은 각자의 제1 접촉 패드에 각각 부착되는 하나 이상의 접촉 패드들을 포함하는, 상기 하나 이상의 모듈들을 획득하는 단계; 및
    상기 제1 기판에 하나 이상의 보강 프레임들을 부착하는 단계로서, 각각의 보강 프레임은 하나 이상의 개방부들을 포함하고, 각각의 모듈의 적어도 일부가 대응하는 보강 프레임 내의 대응하는 개방부 내에 위치되는, 복수의 보강 프레임들을 부착하는 단계를 포함하고,
    적어도 하나의 보강 프레임 내에서, 적어도 하나의 개방부가 관통-구멍을 포함하고,
    상기 방법은, 하나 이상의 보강 프레임들의 하나 이상의 관통-구멍 위에 하나 이상의 히트 싱크들을 부착하는 단계를 추가로 포함하고,
    적어도 하나의 보강 프레임의 적어도 하나의 관통-구멍 위에 놓이는 적어도 하나의 히트 싱크는, 상기 관통-구멍 내에 적어도 부분적으로 위치되는 적어도 하나의 모듈 및 상기 보강 프레임 중 적어도 하나에 부착되고, 각각의 히트 싱크는 각각의 보강 프레임보다 높은 열 전도율을 갖는, 방법.
  15. 제14항에 있어서,
    상기 하나 이상의 보강 프레임들은 서로 이격되는 복수의 보강 프레임들인, 방법.
  16. 제14항에 있어서,
    상기 하나 이상의 보강 프레임들은 복수의 보강 프레임들이고, 상기 방법은 복수의 다이(die)들을 형성하도록 적어도 2개의 보강 프레임들 사이에서 상기 제1 기판을 다이싱(dicing)하는 단계를 추가로 포함하고, 각각의 보강 프레임은 상기 다이들 중 하나의 다이 내에 있는, 방법.
  17. 제14항에 있어서,
    상기 제1 기판은 상기 하나 이상의 보강 프레임들 외측에 위치되는, 상기 조립체를 시험하기 위한 하나 이상의 시험 패드들을 포함하는, 방법.
  18. 제17항에 있어서,
    적어도 하나의 시험 패드는 적어도 2개의 보강 프레임들 사이에 위치되는, 방법.
  19. 삭제
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Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026720B2 (en) * 2015-05-20 2018-07-17 Broadpak Corporation Semiconductor structure and a method of making thereof
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9214454B2 (en) * 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
WO2015151644A1 (ja) * 2014-03-31 2015-10-08 富士電機株式会社 電力変換装置
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9691726B2 (en) * 2014-07-08 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming fan-out package structure
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
TWI566305B (zh) * 2014-10-29 2017-01-11 巨擘科技股份有限公司 製造三維積體電路的方法
US10685904B2 (en) * 2014-11-21 2020-06-16 Delta Electronics, Inc. Packaging device and manufacturing method thereof
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
CN104465418B (zh) * 2014-12-24 2017-12-19 通富微电子股份有限公司 一种扇出晶圆级封装方法
US9472484B2 (en) * 2015-02-17 2016-10-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor structure having thermal backside core
US9543384B2 (en) * 2015-02-26 2017-01-10 SK Hynix Inc. Semiconductor package
US20160329312A1 (en) * 2015-05-05 2016-11-10 Sean M. O'Mullan Semiconductor chip with offloaded logic
US9768149B2 (en) * 2015-05-19 2017-09-19 Micron Technology, Inc. Semiconductor device assembly with heat transfer structure formed from semiconductor material
KR102327738B1 (ko) * 2015-06-18 2021-11-17 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US9806014B2 (en) * 2016-01-27 2017-10-31 Advanced Micro Devices, Inc. Interposer with beyond reticle field conductor pads
US20170256514A1 (en) * 2016-03-02 2017-09-07 Stmicroelectronics (Grenoble 2) Sas Optical electronic device and method of fabrication
EP3240027B1 (en) * 2016-04-25 2021-03-17 Technische Hochschule Ingolstadt Semiconductor package
EP3246941A1 (de) 2016-05-18 2017-11-22 Siemens Aktiengesellschaft Elektronische baugruppe mit einem zwischen zwei schaltungsträgern angeordneten bauelement und verfahren zum fügen einer solchen baugruppe
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10411946B2 (en) * 2016-06-14 2019-09-10 TUPL, Inc. Fixed line resource management
US11081371B2 (en) * 2016-08-29 2021-08-03 Via Alliance Semiconductor Co., Ltd. Chip package process
US9922964B1 (en) 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
KR102393946B1 (ko) * 2016-10-07 2022-05-03 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
CN108022905A (zh) * 2016-11-04 2018-05-11 超威半导体公司 使用多个金属层的转接板传输线
US10629519B2 (en) * 2016-11-29 2020-04-21 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN116137266A (zh) * 2016-12-31 2023-05-19 英特尔公司 具有加强件的电子封装组装件
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
TWI615926B (zh) * 2017-08-22 2018-02-21 矽品精密工業股份有限公司 電子封裝件及其製法
DE112017008115T5 (de) 2017-09-28 2020-08-27 Intel Corporation Leistungslieferung für eingebetteten brücken-die unter verwendung von grabenstrukturen
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
JP6742540B2 (ja) * 2017-12-13 2020-08-19 三菱電機株式会社 半導体装置及び電力変換装置
US10991660B2 (en) * 2017-12-20 2021-04-27 Alpha Anc Omega Semiconductor (Cayman) Ltd. Semiconductor package having high mechanical strength
CN109950214A (zh) * 2017-12-20 2019-06-28 安世有限公司 芯片级封装半导体器件及其制造方法
KR102404058B1 (ko) * 2017-12-28 2022-05-31 삼성전자주식회사 반도체 패키지
WO2019135739A1 (en) 2018-01-03 2019-07-11 Intel Corporation Stacked semiconductor die architecture with multiple layers of disaggregation
DE102018102144A1 (de) * 2018-01-31 2019-08-01 Tdk Electronics Ag Elektronisches Bauelement
CN110197793A (zh) * 2018-02-24 2019-09-03 华为技术有限公司 一种芯片及封装方法
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
CN111651020A (zh) * 2018-05-24 2020-09-11 华为技术有限公司 散热装置及其制造方法、服务器
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11621208B2 (en) 2018-07-20 2023-04-04 Intel Corporation Thermal management solutions that reduce inductive coupling between stacked integrated circuit devices
US11823972B2 (en) * 2018-07-20 2023-11-21 Intel Corporation Thermal management solutions that reduce inductive coupling between stacked integrated circuit devices
US11171090B2 (en) 2018-08-30 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
JP7035920B2 (ja) * 2018-09-06 2022-03-15 三菱電機株式会社 半導体装置および電力変換装置
US10741534B2 (en) * 2018-09-28 2020-08-11 Intel Corporation Multi-die microelectronic device with integral heat spreader
US10770398B2 (en) * 2018-11-05 2020-09-08 Micron Technology, Inc. Graphics processing unit and high bandwidth memory integration using integrated interface and silicon interposer
US10700018B2 (en) * 2018-11-06 2020-06-30 Semiconductor Components Industries, Llc Reinforced semiconductor die and related methods
CN111211059B (zh) * 2018-11-22 2023-07-04 矽品精密工业股份有限公司 电子封装件及其制法与散热件
US11264332B2 (en) 2018-11-28 2022-03-01 Micron Technology, Inc. Interposers for microelectronic devices
US11476213B2 (en) 2019-01-14 2022-10-18 Invensas Bonding Technologies, Inc. Bonded structures without intervening adhesive
KR102618460B1 (ko) * 2019-03-26 2023-12-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11088086B2 (en) * 2019-04-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US11901333B2 (en) * 2019-10-08 2024-02-13 Intel Corporation No mold shelf package design and process flow for advanced package architectures
US11088114B2 (en) * 2019-11-01 2021-08-10 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
US10998271B1 (en) 2019-11-01 2021-05-04 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
US11018056B1 (en) 2019-11-01 2021-05-25 Micron Technology, Inc. Encapsulated solder TSV insertion interconnect
KR20210075270A (ko) 2019-12-12 2021-06-23 삼성전자주식회사 반도체 모듈
US11145639B2 (en) * 2019-12-17 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US20210272885A1 (en) * 2020-02-27 2021-09-02 Intel Corporation Interposer heat spreader
US11282825B2 (en) 2020-05-19 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
US11393763B2 (en) * 2020-05-28 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out (info) package structure and method
JP7528557B2 (ja) * 2020-06-19 2024-08-06 日本電気株式会社 量子デバイス及びその製造方法
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11646255B2 (en) 2021-03-18 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Chip package structure including a silicon substrate interposer and methods for forming the same
TWI778560B (zh) * 2021-03-30 2022-09-21 力成科技股份有限公司 封裝結構及其製造方法
US11984381B2 (en) 2021-05-13 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure and method for forming the same
US11955405B2 (en) * 2021-07-09 2024-04-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package including thermal interface structures and methods of forming the same
US20230077877A1 (en) * 2021-09-10 2023-03-16 Advanced Semiconductor Engineering, Inc. Photonic package and method of manufacturing the same
CN114038836A (zh) * 2021-11-24 2022-02-11 苏州科阳半导体有限公司 一种半导体芯片的封装结构及封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050068739A1 (en) * 2003-09-26 2005-03-31 Arvelo Amilcar R. Method and structure for cooling a dual chip module with one high power chip
US20100078786A1 (en) * 2008-09-29 2010-04-01 Maeda Shinnosuke Wiring substrate with reinforcement
US20120101540A1 (en) * 2010-10-26 2012-04-26 Medtronic, Inc. Wafer-scale package including power source

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567653A (en) 1994-09-14 1996-10-22 International Business Machines Corporation Process for aligning etch masks on an integrated circuit surface using electromagnetic energy
US5701233A (en) 1995-01-23 1997-12-23 Irvine Sensors Corporation Stackable modules and multimodular assemblies
US6008536A (en) 1997-06-23 1999-12-28 Lsi Logic Corporation Grid array device package including advanced heat transfer mechanisms
US6157076A (en) 1997-06-30 2000-12-05 Intersil Corporation Hermetic thin pack semiconductor device
US6624505B2 (en) 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
JP3630551B2 (ja) 1998-04-02 2005-03-16 株式会社東芝 半導体記憶装置及びその製造方法
TW426931B (en) 1999-07-29 2001-03-21 Mosel Vitelic Inc Manufacturing method and structure of trench type capacitor having a cylindrical conductive plate
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6251796B1 (en) 2000-02-24 2001-06-26 Conexant Systems, Inc. Method for fabrication of ceramic tantalum nitride and improved structures based thereon
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6492726B1 (en) 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US6451650B1 (en) 2001-04-20 2002-09-17 Taiwan Semiconductor Manufacturing Company Low thermal budget method for forming MIM capacitor
US7061102B2 (en) 2001-06-11 2006-06-13 Xilinx, Inc. High performance flipchip package that incorporates heat removal with minimal thermal mismatch
US6856007B2 (en) 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6620701B2 (en) 2001-10-12 2003-09-16 Infineon Technologies Ag Method of fabricating a metal-insulator-metal (MIM) capacitor
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
JP2004014714A (ja) 2002-06-05 2004-01-15 Mitsubishi Electric Corp キャパシタの製造方法
GB0221439D0 (en) 2002-09-16 2002-10-23 Enpar Technologies Inc Ion-exchange/electrochemical treatment of ammonia in waste-water
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
US6919508B2 (en) 2002-11-08 2005-07-19 Flipchip International, Llc Build-up structures with multi-angle vias for chip to chip interconnects and optical bussing
US7400036B2 (en) 2002-12-16 2008-07-15 Avago Technologies General Ip Pte Ltd Semiconductor chip package with a package substrate and a lid cover
JP4390541B2 (ja) 2003-02-03 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
TWI278975B (en) * 2003-03-04 2007-04-11 Siliconware Precision Industries Co Ltd Semiconductor package with heatsink
SG137651A1 (en) 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
JP2004281830A (ja) 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
US7102217B2 (en) 2003-04-09 2006-09-05 Micron Technology, Inc. Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
US7012326B1 (en) 2003-08-25 2006-03-14 Xilinx, Inc. Lid and method of employing a lid on an integrated circuit
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
TWI251916B (en) 2003-08-28 2006-03-21 Phoenix Prec Technology Corp Semiconductor assembled heat sink structure for embedding electronic components
US7183643B2 (en) 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7115988B1 (en) 2004-01-21 2006-10-03 Altera Corporation Bypass capacitor embedded flip chip package lid and stiffener
KR20050076742A (ko) 2004-01-22 2005-07-27 마츠시타 덴끼 산교 가부시키가이샤 광전송로 기판의 제조방법, 광전송로 기판, 광전송로내장기판, 광전송로 내장기판의 제조방법 및 데이터처리장치
JP4441328B2 (ja) 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3972209B2 (ja) 2004-05-26 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
US6947275B1 (en) 2004-10-18 2005-09-20 International Business Machines Corporation Fin capacitor
JP4677991B2 (ja) 2004-12-02 2011-04-27 株式会社村田製作所 電子部品及びその製造方法
KR100594952B1 (ko) 2005-02-04 2006-06-30 삼성전자주식회사 웨이퍼 레벨 패키징 캡 및 그 제조방법
WO2006124597A2 (en) 2005-05-12 2006-11-23 Foster Ron B Infinitely stackable interconnect device and method
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
JP2007042719A (ja) 2005-08-01 2007-02-15 Nec Electronics Corp 半導体装置
JP4889974B2 (ja) 2005-08-01 2012-03-07 新光電気工業株式会社 電子部品実装構造体及びその製造方法
US7906803B2 (en) 2005-12-06 2011-03-15 Canon Kabushiki Kaisha Nano-wire capacitor and circuit device therewith
US7344954B2 (en) 2006-01-03 2008-03-18 United Microelectonics Corp. Method of manufacturing a capacitor deep trench and of etching a deep trench opening
US7560761B2 (en) 2006-01-09 2009-07-14 International Business Machines Corporation Semiconductor structure including trench capacitor and trench resistor
US7977579B2 (en) 2006-03-30 2011-07-12 Stats Chippac Ltd. Multiple flip-chip integrated circuit package system
US7390700B2 (en) 2006-04-07 2008-06-24 Texas Instruments Incorporated Packaged system of semiconductor chips having a semiconductor interposer
US7510928B2 (en) 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
US7513035B2 (en) 2006-06-07 2009-04-07 Advanced Micro Devices, Inc. Method of integrated circuit packaging
JP5107539B2 (ja) 2006-08-03 2012-12-26 新光電気工業株式会社 半導体装置および半導体装置の製造方法
TWI367557B (en) 2006-08-11 2012-07-01 Sanyo Electric Co Semiconductor device and manufaturing method thereof
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US20080128897A1 (en) 2006-12-05 2008-06-05 Tong Wa Chao Heat spreader for a multi-chip package
US7670921B2 (en) 2006-12-28 2010-03-02 International Business Machines Corporation Structure and method for self aligned vertical plate capacitor
US7800916B2 (en) 2007-04-09 2010-09-21 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal stacked semiconductor chips, method of making same, electrical assembly utilizing same and information handling system utilizing same
US8039309B2 (en) 2007-05-10 2011-10-18 Texas Instruments Incorporated Systems and methods for post-circuitization assembly
KR100909322B1 (ko) 2007-07-02 2009-07-24 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
WO2009048604A2 (en) 2007-10-10 2009-04-16 Tessera, Inc. Robust multi-layer wiring elements and assemblies with embedded microelectronic elements
CN101878527B (zh) 2007-11-30 2012-09-26 斯盖沃克斯瑟路申斯公司 使用倒装芯片安装的晶片级封装
US7928548B2 (en) 2008-01-07 2011-04-19 International Business Machines Corporation Silicon heat spreader mounted in-plane with a heat source and method therefor
SG142321A1 (en) 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US7863096B2 (en) * 2008-07-17 2011-01-04 Fairchild Semiconductor Corporation Embedded die package and process flow using a pre-molded carrier
JP2010034403A (ja) 2008-07-30 2010-02-12 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
US8101494B2 (en) 2008-08-14 2012-01-24 International Business Machines Corporation Structure, design structure and method of manufacturing a structure having VIAS and high density capacitors
US8257985B2 (en) * 2008-09-25 2012-09-04 Texas Instruments Incorporated MEMS device and fabrication method
KR20100037300A (ko) 2008-10-01 2010-04-09 삼성전자주식회사 내장형 인터포저를 갖는 반도체장치의 형성방법
JP2010092977A (ja) 2008-10-06 2010-04-22 Panasonic Corp 半導体装置及びその製造方法
MY149251A (en) 2008-10-23 2013-07-31 Carsem M Sdn Bhd Wafer-level package using stud bump coated with solder
KR101015704B1 (ko) 2008-12-01 2011-02-22 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
US8354304B2 (en) 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US7858441B2 (en) 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
US8343806B2 (en) 2009-03-05 2013-01-01 Raytheon Company Hermetic packaging of integrated circuit components
US7989270B2 (en) 2009-03-13 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming three-dimensional vertically oriented integrated capacitors
US8216887B2 (en) 2009-05-04 2012-07-10 Advanced Micro Devices, Inc. Semiconductor chip package with stiffener frame and configured lid
EP2273545B1 (en) 2009-07-08 2016-08-31 Imec Method for insertion bonding and kit of parts for use in said method
US8143097B2 (en) 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
JP5330184B2 (ja) 2009-10-06 2013-10-30 新光電気工業株式会社 電子部品装置
US8531012B2 (en) 2009-10-23 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die disposed in a cavity of an interconnect structure and grounded through the die TSV
JP5295932B2 (ja) * 2009-11-02 2013-09-18 新光電気工業株式会社 半導体パッケージ及びその評価方法、並びにその製造方法
US8519537B2 (en) 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8378480B2 (en) 2010-03-04 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy wafers in 3DIC package assemblies
US8541886B2 (en) 2010-03-09 2013-09-24 Stats Chippac Ltd. Integrated circuit packaging system with via and method of manufacture thereof
US8183696B2 (en) 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
FR2960339B1 (fr) 2010-05-18 2012-05-18 Commissariat Energie Atomique Procede de realisation d'elements a puce munis de rainures d'insertion de fils
US8349653B2 (en) 2010-06-02 2013-01-08 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional metal interconnect technologies
KR101394205B1 (ko) 2010-06-09 2014-05-14 에스케이하이닉스 주식회사 반도체 패키지
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
KR101129909B1 (ko) 2010-07-20 2012-03-23 주식회사 하이닉스반도체 반도체 소자의 필라형 캐패시터 및 그 형성방법
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
TWI445104B (zh) 2010-08-25 2014-07-11 Advanced Semiconductor Eng 半導體封裝結構及其製程
US8617926B2 (en) 2010-09-09 2013-12-31 Advanced Micro Devices, Inc. Semiconductor chip device with polymeric filler trench
US9343436B2 (en) 2010-09-09 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked package and method of manufacturing the same
US8830689B2 (en) 2010-09-16 2014-09-09 Samsung Electro-Mechanics Co., Ltd. Interposer-embedded printed circuit board
CN103221331B (zh) 2010-09-18 2016-02-03 快捷半导体公司 用于微机电系统的密封封装
EP2625714A2 (en) 2010-10-06 2013-08-14 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8502340B2 (en) 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8575493B1 (en) 2011-02-24 2013-11-05 Maxim Integrated Products, Inc. Integrated circuit device having extended under ball metallization
US9018094B2 (en) 2011-03-07 2015-04-28 Invensas Corporation Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates
JP2012231096A (ja) 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
JP2012256846A (ja) 2011-05-16 2012-12-27 Elpida Memory Inc 半導体装置の製造方法
WO2012169162A1 (ja) 2011-06-06 2012-12-13 住友ベークライト株式会社 補強部材、半導体パッケージ、半導体装置、半導体パッケージの製造方法
US8409923B2 (en) 2011-06-15 2013-04-02 Stats Chippac Ltd. Integrated circuit packaging system with underfill and method of manufacture thereof
US8497558B2 (en) 2011-07-14 2013-07-30 Infineon Technologies Ag System and method for wafer level packaging
US9125333B2 (en) 2011-07-15 2015-09-01 Tessera, Inc. Electrical barrier layers
EP2555239A3 (en) 2011-08-04 2013-06-05 Sony Mobile Communications AB Thermal package with heat slug for die stacks
TWI492680B (zh) 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
US8816404B2 (en) 2011-09-16 2014-08-26 Stats Chippac, Ltd. Semiconductor device and method of forming stacked semiconductor die and conductive interconnect structure through an encapsulant
US20130082383A1 (en) 2011-10-03 2013-04-04 Texas Instruments Incorporated Electronic assembly having mixed interface including tsv die
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101932665B1 (ko) 2011-10-10 2018-12-27 삼성전자 주식회사 반도체 패키지
US9287191B2 (en) 2011-10-12 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
KR20130042936A (ko) 2011-10-19 2013-04-29 에스케이하이닉스 주식회사 칩 캐리어, 이를 이용한 반도체 칩, 반도체 패키지, 및 그 제조방법들
WO2013062533A1 (en) 2011-10-25 2013-05-02 Intel Corporation Interposer for hermetic sealing of sensor chips and for their integration with integrated circuit chips
US9269646B2 (en) 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
US8518753B2 (en) 2011-11-15 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Assembly method for three dimensional integrated circuit
WO2013081633A1 (en) 2011-12-02 2013-06-06 Intel Corporation Stacked memory allowing variance in device interconnects
US8975711B2 (en) 2011-12-08 2015-03-10 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof
US9548251B2 (en) 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
US8686570B2 (en) 2012-01-20 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-dimensional integrated circuit structures and methods of forming the same
JP2013183120A (ja) 2012-03-05 2013-09-12 Elpida Memory Inc 半導体装置
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8872349B2 (en) 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US20140091461A1 (en) 2012-09-30 2014-04-03 Yuci Shen Die cap for use with flip chip package
US9136159B2 (en) 2012-11-15 2015-09-15 Amkor Technology, Inc. Method and system for a semiconductor for device package with a die-to-packaging substrate first bond
US8796072B2 (en) 2012-11-15 2014-08-05 Amkor Technology, Inc. Method and system for a semiconductor device package with a die-to-die first bond
US9040349B2 (en) 2012-11-15 2015-05-26 Amkor Technology, Inc. Method and system for a semiconductor device package with a die to interposer wafer first bond
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9257355B2 (en) 2013-02-11 2016-02-09 The Charles Stark Draper Laboratory, Inc. Method for embedding a chipset having an intermediary interposer in high density electronic modules
US20140246227A1 (en) 2013-03-01 2014-09-04 Bridge Semiconductor Corporation Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
US9704809B2 (en) * 2013-03-05 2017-07-11 Maxim Integrated Products, Inc. Fan-out and heterogeneous packaging of electronic components
US9111930B2 (en) 2013-03-12 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package with cavity in interposer
JP6110734B2 (ja) 2013-06-06 2017-04-05 ルネサスエレクトロニクス株式会社 半導体装置
US9685414B2 (en) 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9524883B2 (en) 2014-05-13 2016-12-20 Invensas Corporation Holding of interposers and other microelectronic workpieces in position during assembly and other processing
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050068739A1 (en) * 2003-09-26 2005-03-31 Arvelo Amilcar R. Method and structure for cooling a dual chip module with one high power chip
US20100078786A1 (en) * 2008-09-29 2010-04-01 Maeda Shinnosuke Wiring substrate with reinforcement
US20120101540A1 (en) * 2010-10-26 2012-04-26 Medtronic, Inc. Wafer-scale package including power source

Also Published As

Publication number Publication date
WO2015183884A2 (en) 2015-12-03
TW201603235A (zh) 2016-01-16
KR20170013310A (ko) 2017-02-06
WO2015183884A3 (en) 2016-01-21
US9355997B2 (en) 2016-05-31
US9887166B2 (en) 2018-02-06
US20150262972A1 (en) 2015-09-17
TWI588966B (zh) 2017-06-21
US20160276294A1 (en) 2016-09-22

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US9536862B2 (en) Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9812406B2 (en) Microelectronic assemblies with cavities, and methods of fabrication
CN110660675B (zh) 半导体装置及形成方法
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