KR101765966B1 - 윈도우 삽입된 다이 패키징 - Google Patents

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아이엠이씨 브이제트더블유
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Abstract

유리하게는 인터포저 원리를 사용하는 반도체 디바이스가 개시된다. 반도체 디바이스는 하나 이상의 반도체 다이(130), 무기 기판이며 하나 이상의 반도체 다이(130)를 탑재하기 위한 하나 이상의 윈도우-형상 캐비티(120)를 포함하는 윈도우 기판(110)을 포함하며, 윈도우 기판(110)은 상호연결 구조물(140)을 포함한다. 더욱이, 하나 이상의 반도체 다이는 하나 이상의 캐비티 내부에 위치하며 상호연결 구조물에 연결되어, 반도체 디바이스(100)의 어셈블리 또는 패키징의 또 다른 레벨에 대한 연결을 제공한다. 본 발명은 또한 이러한 반도체 디바이스 제조 방법에 관한 것이다.

Description

윈도우 삽입된 다이 패키징{WINDOW INTERPOSED DIE PACKAGING}
발명의 분야
본 발명은 집적 회로 기술 분야에 관한 것이다. 더욱 상세하게는, 본 발명은 상호연결 구조물(interconnect structure)을 사용하여 집적 회로를 조립 및/또는 패키징하는 방법뿐만 아니라 이에 따라 획득된 디바이스에 관한 것이다.
발명의 배경
IC 기술의 연속 스케일링(continued scaling)에 대하여, 소규모 영역 상의 다량의 전자 회로로 인하여, 칩 입출력 연결 패드 (I/O's)의 밀도가 지속적으로 증가한다. 종래의 IC 패키징 기술은 이러한 고밀도를 다루고 큰 I/O 피치에 팬-아웃 라우팅을 가능하게 하는 것이 점점 어려워진다.
해결책은 다이의 입출력 피치를 시스템 레벨 인쇄 회로 기판(system level printed circuit board)에 의해 조작될 수 있는 더 큰 피치 영역 어레이로 재배열 또는 전환시키는 패키지를 사용하는 것이다. 이는 전형적으로 스택 자체보다 수 배 더 큰 패키지 크기를 야기한다. 이러한 재배열(re-arrangemen)을 획득하기 위하여, 한 가지 해결책은 실리콘계 상호연결 기판(interconnect substrate)의 사용이다. 다이 또는 다이들의 스택이 이러한 기판에 어셈블(assemble)되어 적절한 상호연결(interconnect) 및 배선 밀도를 제공한다. 이러한 Si-인터포저(Si-interposer)가 또한 관통-Si 비아 연결(through-Si via connection)을 갖는다면, 영역-어레이 연결(area-array connection)의 고밀도를 갖는 디바이스가 산출될 수 있다. 다이를 보호하기 위하여, 이러한 인터포저 기판은 웨이퍼-레벨 전이 몰딩 캡슐화 공정(wafer-level transfer moulding encapsulation process)에 의해 캡슐화될 수 있다. 다이싱(dicing) 이후에, 최종 Si-인터포저 패키지가 그 후 더욱 전통적인 패키지, 예컨대 볼-그리드 어레이(ball-grid array, BGA)로 어셈블 될 수 있거나, 또는 웨이퍼-레벨 칩-스케일 패키지(wafer-level chip-scale package, WL-CSP)와 유사하게 인쇄 회로 기판(printed circuit board, PCB)상에 직접 어셈블될 수 있다. 예로서, 이들의 예가 도 1에 도시되는데, 이는 상호연결 기판을 사용하는 패키지된 칩을 나타낸다. 칩(10)이 3D 웨이퍼 레벨 패키지된 관통 실리콘 비아 인터포저 기판(20)에 어셈블 되는 것이 제시된다. 인터포저 기판(20)과 칩(10) 사이에, 다중층의 박막 층(30) 또는 CMOS 후방배선공정(back end of line, BEOL) 층들이 전형적으로 존재한다. 어셈블리의 그 다음 레벨과의 연결은 관통-실리콘-비아(through-silicon-via)를 통하여 획득되다. 이러한 실시예에서, 어셈블리의 그 다음 레벨은 라미네이트 인터포저 보드(40)인데, 이는 그 자체가 볼 그리드 어레이 또는 칩-스케일 패키징 솔더 볼(50)을 통해 접촉될 수 있다. 신뢰할만한 패키징을 획득하기 위하여 언더필(underfill, 60) 및 전이 몰딩 화합물 캡슐(70)이 사용될 수 있다.
이러한 접근법에 있어서, 다이에 탑재된 인터포저 웨이퍼 상의 몰딩 화합물은, 어셈블리가 매우 비대칭적이 됨에 따라, 웨이퍼-휨(wafer-bow)을 유발한다. 웨이퍼-휨을 방지하기 위한 한 가지 공지된 해결책은 사용되는 웨이퍼의 열 팽창 계수와 유사한 열 팽창 계수를 갖는 전이 몰딩 화합물 캡슐을 선택하는 것이며, 그렇지만 관심 있는 온도 범위 전반(전형적으로, -55℃ 내지 +300℃)에 대한 완전한 일치는 달성할 수 없는데 왜냐하면 이러한 화합물들이 유기 화합물(높은 CTE(Coefficient of Thermal Expansion, 열 팽창 계수)) 및 무기 화합물(낮은 CTE)의 혼합물로 구성되기 때문이며, 여기서 영률(Young modulus, E) 및 열 팽창 계수(CTE) 둘 모두는 온도의 함수로서 상당히 많이 변하며, 사용된 반도체 디바이스의 E 및 CTE의 온도 변화와 다르다. 더욱이, 몰딩 화합물을 사용한 캡슐은 디바이스의 열 저항성을 증가시킨다.
Ozguz et al.의 US2006/267213는 하나 이상의 집적 회로 다이 및 하나 이상의 피드스루(feedthrough) 구조를 갖는 적층가능 계층 구조(stackable tier structure)를 개시한다. 따라서 다이는 윈도우 기판의 윈도우 내에 위치된다. 집적 회로 다이의 입출력 패드는 전도성 트레이스(conductive trace)를 사용하여 계층 구조의 제1 측면으로부터 윈도우 기판 내 피드스루(feedthrough)로, 계층 구조의 제2 측면으로 전기적으로 재라우팅(reroute) 된다. 적층 계층들은 또한 각각 자신들의 다이를 갖는 서로 다른 윈도우 기판들을 적층하고 그리고 윈도우 기판 내에 피드스루를 사용하여 이들을 연결시킴으로써 획득될 수 있다.
발명의 개요
본 발명의 구체 예의 목적은 인터포저 전략을 사용하여 반도체 디바이스를 제조하기 위한 우수한 방법 및 이에 따라 획득된 우수한 디바이스를 제공하는 것이다. 반도체 디바이스를 제조하기 위한 우수한 방법을 획득하는 것이 본 발명에 따르는 구체 예의 장점이며, 상기 반도체 디바이스는 피치 영역-어레이 연결을 증가하기 위한 패닝 아웃(fanning out)의 이익을 제공하며, 패키지 레벨 입출력 피치와 상용성(compatible)이다.
본 발명에 따르는 구체 예의 장점은 우수한 열 전도도를 갖는 반도체 디바이스를 제공하는 것이다.
본 발명에 따르는 구체 예의 장점은 기계적 응력(mechanical stress)이 감결합된(decoupled) 반도체 디바이스가 제공되는 것이며, 즉 패키지의 기계적 변형률(mechanical strain)이, 패키지 내에 사용된 기판상에 부과되지 않거나 또는 더 적은 정도로 부과된다.
본 발명의 제시된 구체 예는 다이의 어셈블리 이전에 상호연결 층을 시험하며, 이에 따라 화합물 수득률 감소의 위험을 감소시킨다. 제작 공정(fabrication process)의 종결을 향하여 다이를 어셈블리하는 것은 임베디드 다이(embedded die) 내 결함의 형성 위험을 감소시키며, 이에 따라 더 높은 최종 공정 수득률이 달성될 수 있다.
전술한 목적은 본 발명의 방법 및 디바이스에 의해 달성된다.
본 발명은 반도체 디바이스(semiconductor device)에 관한 것이며, 상기 반도체 디바이스는, 하나 이상의 반도체 다이, 무기 기판(inorganic substrate)이며 상기 하나 이상의 반도체 다이를 탑재하기 위한 하나 이상의 캐비티(cavity)를 포함하는 윈도우 기판(window substrate) 및 상기 윈도우 기판의 하나 이상의 측면에 대한 실질적으로 평면인 상호연결 구조물을 포함하며, 상기 하나 이상의 다이는 상기 하나 이상의 캐비티 내부에 위치하며, 상기 하나 이상의 다이에 인접하는 상기 상호연결 구조물에 연결되며, 상기 상호연결 구조물은 상기 하나 이상의 다이와 반도체 디바이스의 어셈블리 또는 패키징의 또 다른 레벨 사이의 전기적 연결을 형성한다. 본 발명에 따르는 구체 예의 장점은 하나 이상의 다이를 둘러싸는 물질 상의 열 로드(thermal load)로 인한 굴곡(curving)이 거의 없거나 전혀 없는 반도체 디바이스가 획득된다는 것이다. 본 발명에 따르는 구체 예의 장점은 다이에 접촉하기 위한 접촉 표면을 증가시키기 위한 인터포저 기판을 사용하는 우수한 반도체 디바이스가 획득된다는 것이다.
상호연결 구조물은 실질적으로 평탄하며 윈도우 기판과 물리적 접촉을 할 수 있다. 하나 이상의 다이와 반도체 디바이스의 어셈블리 또는 패키징의 또 다른 레벨 사이의 전기적 연결이 완전히 윈도우 기판의 외부에 존재하도록 디바이스가 구성될 수 있다.
윈도우 기판 물질은 반도체 다이의 열 팽창 계수와 동일하거나 매우 근사한 열 팽창 계수를 가질 수 있다. 본 발명에 따르는 구체 예의 장점은, 윈도우 기판에서 다이를 어셈블한 이후에 휨(bowing)이 거의 없거나 전혀 없는 반도체 디바이스가 획득된다는 것이다.
캐비티는 제1 윈도우 기판을 관통하여 연장될 수도 있다. 본 발명에 따르는 구체 예의 장점은, 다이를 인터포저의 상호연결 구조물에 연결시키는 한편, 동일한 열적 거동을 갖는 물질로 다이를 실질적으로 둘러싸는 반도체 디바이스가 획득된다는 것이다.
반도체 디바이스는 하나 이상의 다이와 윈도우 기판 물질 내 하나 이상의 캐비티의 가장자리 사이에 위치하는 충전 물질(filling material)을 포함할 수 있다. 충전 물질은 에폭시 물질일 수 있다.
상호연결 구조물은 하나 이상의 다이에 대하여 전형적인 제1 입출력 피치를 사용하는 상기 하나 이상의 다이와 더 큰 입출력 피치를 사용하는 또 다른 요소 사이의 연결을 제공하도록 구성될 수 있다. 본 발명에 따르는 구체 예의 장점은, 이들이 다이 내 전자 회로의 고밀도를 가능하게 하고 반도체 디바이스와 외부 부품과의 효율적이고 용이한 연결을 가능하게 하는 인터포저 원리를 이용한다는 것이다.
상호연결 구조물은 하나 이상의 다이와 반도체 디바이스의 어셈블리 또는 패키징의 또 다른 레벨의 전기적 접촉부 사이에 물리적으로 위치 또는 배치될 수 있다.
하나 이상의 다이는 상호연결 구조물 상에 탑재될 수 있다.
반도체 디바이스는 상호연결 구조물과 인터포저를 형성하는 관통-실리콘-비아 기판인 또 다른 기판을 포함하거나 또는 상호연결 구조물과 인터포저를 형성하는 얇은 연성 기판(thin flexible substrate)을 포함할 수 있다. 본 발명에 따르는 일부 구체 예의 장점은 관통-실리콘-비아 기판과의 연결이 또한 사용될 수 있다는 것이다.
관통-실리콘-비아 연결을 갖는 인터포저 기판은 능동 디바이스 웨이퍼(active device wafer)일 수 있다.
하나 이상의 반도체 다이는 윈도우 기판의 캐비티 내에 위치한 다이들의 스택일 수 있다. 다이들의 스택은 또 다른 다이를 반도체 디바이스의 어셈블리 또는 패키징의 또 다른 레벨과 전기적으로 연결하기 위한 관통 실리콘 비아를 포함하는 하나 이상의 다이를 가질 수 있다.
상호연결 구조물과 윈도우 기판은 인터포저를 형성할 수 있다. 본 발명에 따르는 구체 예의 장점은, 윈도우 기판이 인터포저의 일부로서 사용될 수 있으며, 이에 따라 얇은 반도체 디바이스를 가능하게 한다는 것이다.
더욱이 반도체 디바이스는 하나 이상의 다이 및 윈도우 기판과 직접 접촉하는 히트 싱크(heat sink)를 포함할 수 있다. 본 발명에 따르는 구체 예의 장점은 다이의 정확한 냉각이 다이와 히트 싱크 사이의 직접 접촉의 가능성에 의해 달성될 수 있다는 것이다. 직접 접촉은 다이와 히트 싱크 사이에 몰딩 물질이 없음을 의미한다. 히트 싱크는 평탄 표면을 포함할 수 있으며, 여기서 평탄 표면은 하나 이상의 다이 및 윈도우 기판과 직접 접촉한다.
본 발명은 또한 무기 기판이며 하나 이상의 반도체 다이를 탑재하기 위한 하나 이상의 캐비티를 포함하는 윈도우 기판; 및 상기 윈도우 기판의 한 측면에 고정되어 상기 캐비티에 인접하며 다이와 반도체 디바이스의 어셈블리 또는 패키징의 또 다른 레벨 사이의 전기적 연결을 형성하기 위하여 하나 이상의 반도체 다이를 수령하도록 배열되는 실질적으로 평면인 상호연결 구조물;을 포함하는 인터포저 디바이스에 관한 것이다.
인터포저는 상호연결 구조물을 패시베이트(passivate) 하기 위한 패시베이션 층 또는 하나 이상의 다이와의 연결을 위한 볼 그리드 또는 솔더 범프 접촉부 중 어느 하나 또는 이들의 조합을 포함하는 상호연결 구조물을 가질 수 있다. 그 대신에 전기적 접촉부는 또한 무전해 도금 솔더 (Sn) 접촉부에 의해 제공될 수 있다.
일부 구체 예에서 인터포저는 25 내지 300㎛ 두께, 예컨대 25㎛ 내지 200㎛, 더욱 특히 25㎛ 내지 100㎛ 일 수 있다. 상호연결 구조물은 연성 상호연결 구조물일 수 있다.
본 발명은 또한 반도체 디바이스 제조 방법에 관한 것이며, 상기 방법은 하나 이상의 캐비티를 포함하는 윈도우 기판을 획득하는 단계, 실질적으로 평면인 상호연결 구조물을 상기 윈도우 기판의 하나 이상의 측면에 제공하는 단계, 및 하나 이상의 다이를 상기 캐비티 내에 내장(embed)시키는 단계를 포함하며, 상기 하나 이상의 다이는 상기 상호연결 구조물에 연결된다. 상기 상호연결 구조물은 상기 하나 이상의 다이에 근접하게 위치되며 이에 따라 상기 하나 이상의 다이와 반도체 디바이스의 어셈블리 또는 패키징의 또 다른 레벨 사이의 전기적 연결을 형성할 수 있게 된다. 상기 방법은 다이를 상호연결 구조물상에 탑재하는 단계 및/또는 반도체 다이를 상호연결 구조물과 전기적으로 연결시키는 단계를 포함할 수 있다.
윈도우 기판을 획득하는 단계는 무기 기판을 획득하는 단계, 및 상기 무기 기판 내에 하나 이상의 다이를 내장하기에 적절한 캐비티를 제공하는 단계를 포함할 수 있다.
상기 방법은 제1 입출력 연결 피치에서 연결된 다이를 더 큰 입출력 연결 피치에서 연결가능한 또 다른 요소와 인터포스(interpose) 시키는 단계를 더욱 포함할 수 있다.
상호연결 구조물을 제공하는 단계는 윈도우 기판과 상호연결 구조물을 포함하는 관통-실리콘-비아 기판을, 예를 들면 상호연결 구조물을 사용하여, 접합시키는 단계를 포함할 수 있다.
상기 방법은 하나 이상의 다이 및 윈도우 기판을 뒷면 연마(back grinding)하는 단계를 더욱 포함할 수 있다.
상기 방법은 적어도 상기 다이와 직접 접촉하는 히트 싱크를 제공하는 단계를 더욱 포함할 수 있다.
본 발명의 특수하고 바람직한 양상들이 첨부된 독립항 및 종속항에 제시된다. 종속항의 특징들은 독립항의 특징 및 또 다른 종속항의 특징과 적절하게 결합될 수 있으며 청구항에 명확하게 제시되지 않을 것들도 결합될 수 있다. 본 발명의 이러한 양상 및 또 다른 양상은 이하에 기재된 구체 예를 참고하여 제시되며 명백해 질 것이다.
도면의 간단한 설명
도 1은 선행 기술에 공지된 인터포저를 사용하는 반도체 디바이스를 나타낸다.
도 2는 본 발명의 한 구체 예를 따르는, 인터포저를 사용하는 반도체 디바이스의 측면도(A) 및 확대도(B)를 나타내는데 이에 의해 다이가 CTE-일치 무기 기판 내 윈도우-형상 홀에 탑재된다. 이러한 윈도우-형상 홀이 있는 CTE-일치 무기 기판을 "윈도우 기판"이라 칭한다.
도 3은 본 발명의 한 구체 예를 따르는 반도체 디바이스를 나타내는데, 여기서 히트 싱크가 다이와 직접 접촉하여 제공된다.
도 4는 본 발명의 한 구체 예를 따르는 반도체 디바이스 제조 방법의 흐름도를 나타낸다.
도 5 내지 도 8은 본 발명의 한 구체 예를 따르는 반도체 디바이스의 제조를 위한 예시적인 방법을 나타낸다. 도 5는 관통 실리콘 비아 기판을 포함하는 반도체 디바이스를 제공하기 위한 제조 방법을 나타낸다. 도 6 및 도 7은 연성 기판을 포함하는 반도체 디바이스를 제공하기 위한 제조 방법을 나타낸다. 도 8은 기판의 후면으로부터 형성된 윈도우-형상 홀을 갖는 CTE-일치 기판을 실현하기 위하여, 웨이퍼 전면 상에 상호연결 배선(interconnect metallization)을 갖는 디바이스 웨이퍼(device wafer)를 사용하는 반도체 디바이스를 제공하기 위한 제조 방법을 나타낸다.
도 9 및 도 10은 선행기술(도 9) 및 본 발명의 한 구체 예(도 10)에 따르는 집적 회로 패키지 디자인을 나타내며, 본 발명의 구체 예의 특징 및 장점을 나타내는 열 팽창 계수의 차이에 대한 효과를 나타내기 위해 사용된다.
도 11은 각각 도 9 및 도 10에 따르는 집적 회로 패키지 디자인에 대하여 바박 웨이퍼와 실리콘 캐리어를 연결하는 접착층(glue layer)의 가장자리로부터의 반지름 거리의 함수로서 박리 강도(peeling stress)를 나타낸다.
도 12는 각각 도 9 및 도 10에 따르는 집적 회로 패키지 디자인에 대하여 실리콘 캐리어로부터 방출된 이후의 바닥 웨이퍼의 곡률을 나타낸다.
도면은 단지 개략적인 것이며 비-제한적이다. 도면에서, 일부 요소의 크기는 확대되었으며 예시 목적을 위하여 실제 규모로 도시되지 않았다.
청구항의 참조번호는 범위를 제한하는 것으로 간주 되어서는 안 된다.
서로 다른 도면에서, 동일 부호는 동일 또는 유사한 요소를 나타낸다.
정의
본 발명의 구체 예에서 "윈도우 기판"에 대하여 언급될 때, 이는 반도체 다이를 탑재하기 위한 윈도우-형상 홀을 갖는 무기 기판을 일컫는다. "윈도우 기판"은 유리하게는 반도체 다이의 열 팽창 계수와 일치하거나 또는 거의 일치하는 열 팽창 계수를 가진다.
본 발명에 따르는 구체 예에서 "기판"에 대하여 언급될 때, 이는 무기 기판을 의미하며, 예를 들어 유리 또는 유리-유사 기판, 절연 기판, 세라믹 기판 또는 반도체 기판, 예컨대 실리콘 기판, 게르마늄 기판, III-V 반도체 기판 또는 사파이어 기판을 의미한다. 본 발명에 따르는 구체 예에서 "거의 일치하는 CTE"에 대하여 언급될 때, 이는 소정의 온도 범위에서, 25% 이하, 유리하게는 20% 이하, 더욱 유리하게는 15% 이하, 심지어 더욱 유리하게는 10% 이하, 더욱 유리하게는 5% 이하, 더더욱 유리하게는 1% 이하로 차이가 나는 열 팽창 계수를 갖는 물질을 의미하는 것이다. 소정의 온도 범위는 예를 들면 0℃ 내지 200℃ 범위, 유리하게는 -55℃ 내지 300℃ 범위일 수 있다. 서로 다른 물질을 갖는 객체의 열 팽창 계수에 대하여 언급될 때, 이는 평균 열 팽창 계수 또는 측정된 열 팽창 계수를 의미할 수 있다. 본 발명의 구체 예는 또한 반도체 다이가 제작되는 물질의 주된 부분의 열 팽창 계수에 대한 언급을 포함한다.
본 발명에 따르는 구체 예에서, "어셈블리 또는 패키징의 또 다른 레벨"에 대하여 언급될 때, 이는 상호연결 구조물에 연결될 수 있는 반도체 디바이스의 일부분을 의미할 수 있으며, 이에 따라 반도체 디바이스는 어셈블리 또는 패키징의 서로 다른 레벨을 갖는 것으로 간주 될 수 있다. "어셈블리 또는 패키징의 또 다른 레벨"은 "어셈블리 또는 패키징의 그 다음 레벨"일 수 있다. 이는 또한 또 다른 칩 또는 다이와 같은 반도체 디바이스의 일부를 포함할 수 있으며, 상기 또 다른 칩 또는 다이는 패키지의 부품인 윈도우 기판 내에 내장된 다이와 서로 다른 크기를 가진다. 어셈블리 또는 패키징의 또 다른 레벨은 또한 수직(3D) 적층일 수 있다.
본 발명에 따르는 구체 예에서 "캐비티"에 대하여 언급될 때, 이는 윈도우 기판 내 윈도우-형상 홀에 의해 형성된 반도체 디바이스 내 영역을 의미하며, 이는 반도체 다이 및 충전 물질로 충전될 수 있다. 캐비티의 가장자리 또는 벽은 최초 윈도우-형상 홀을 둘러싸는 가장자리 또는 벽으로서 정의될 수 있다.
본 발명에 따르는 구체 예에서 실질적으로 평면인 상호연결 구조물에 대하여 언급될 때, 이는 주로 두 개의 치수(dimension)에서 연장되고 세 번째 치수에서는 한정된 두께를 가져서 상호연결 구조물의 두께를 형성하는 상호연결 구조물을 의미한다.
예시적인 구체 예의 상세한 설명
본 발명에 따르는 구체 예에서 하나 이상의 다이에 대하여 언급될 때, 이는 또한 다이의 스택을 포함한다.
첫 번째 양상에서, 본 발명은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 하나 이상의 반도체 다이를 포함한다. 반도체 디바이스는 집적 회로이거나 또는 이의 부품일 수 있다. 본 발명의 구체 예에 따른 반도체 디바이스는, 예를 들면, 다이의 레벨에서 입출력 피치를 시스템 레벨 인쇄 회로 기판에 의해 조작될 수 있는 더 큰 피치 영역 어레이로의 재-배열 또는 전환을 제공하기 위한 인터포저 원리를 사용하기에 특히 적합하다. 본 발명의 구체 예에 따른 반도체 디바이스는 칩 동일하지 않은 크기의 칩으로 구성된 3D 칩 스택의 구현에 매우 적합하다. 본 발명의 구체 예에 따른 반도체 디바이스는 최소 하나의 측면에 상호연결 구조물에 구비된 윈도우 기판을 포함한다. 윈도우 기판은 하나 이상의 캐비티를 더욱 포함하며, 이에 따라 하나 이상의 다이는 하나 이상의 캐비티 내에 위치하며 하나 이상의 다이는 상호연결 구조물에 연결된다. 하나 이상의 캐비티는 따라서 초기에 윈도우 기판 내 홀(hole)일 수 있으며 이는 하나 이상의 다이로 충전된다. 예로서, 본 발명의 구체 예는 이에 의해 제한되지 않으며, 본 발명의 구체 예에 따른 반도체 디바이스의 상세한 설명이 도 2를 참고하여 설명되며, 이는 표준 및 선택적 구성요소를 나타낸다.
도 2에서 반도체 디바이스(100)는 하나 이상의 다이에 대한 연결을 제공하기 위하여 인터포저 원리를 사용하는 것으로 제시된다. 도 2는 상부(A)에서 웨이퍼 횡단면을 그리고 하부(B)에서 웨이퍼 다이싱 이후의 패키지를 나타낸다. 반도체 디바이스(100)는 "윈도우 기판"으로 불리는 무기 기판(110)을 포함한다. 윈도우 기판(110)은 적절한 온도 범위, 예컨대 0℃ 내지 200℃ 온도 범위, 유리하게는 -55℃ 내지 +300℃ 온도 범위에서, 자신의 윈도우에 내장되는 반도체 다이(130)의 CTE와 거의 일치하거나 또는 일치하는 열 팽창 계수(CTE)를 갖는 임의 적절한 물질로 제조될 수 있다. 최선의 일치는 반도체 다이(130)의 기판 물질을 위하여 사용되는 물질을 사용하여 회득되는데 (전형적으로 실리콘, 게르마늄, III-V 반도체, 사파이어), 왜냐하면 이들 물질들은 또한 예컨대 영률과 같은, 디바이스의 또 다른 기계적 물성과 일치할 것이기 때문이다. 또한 예를 들면 반도체 디바이스의 온도의 함수로서 CTE를 따르도록 가공되는 세라믹 또는 유리 기판의 사용이 가능하다. 그렇지만, 이들은 또 다른 기계적 물성에 대하여는 근사하게 따르지 않을 것이다.
윈도우 기판(110)은 하나 이상의 다이(130)를 포함하도록 구성된 하나 이상의 캐비티(120)를 포함하며, 이는 또한 윈도우로 불린다. 하나 이상의 캐비티(120)는 윈도우-형상이다. 하나 이상의 캐비티(120)의 크기는 하나 이상의 다이를 수용하기에 적합하다. 이러한 캐비티에서 단일 다이 뿐만 아니라 다이들의 스택이 제공될 수 있다. 이러한 캐비티(120)의 전형적인 예는 2mm 내지 50mm, 유리하게는 2 mm 내지 20mm의 평균 치수를 가질 수 있으며, 본 발명의 구체 예는 여기에 제한되지 않는다. 하나 이상의 캐비티(120)는 유리하게는, 캐비티(120)의 가장자리와 다이(130) 사이의 여유 공간이 그 안에 위치하도록 그 크기가 정해질 수 있다. 하나 이상의 캐비티에 의해 취해지는 윈도우 기판의 상대 영역은 한 실시예에서 10% 내지 25% 일 수 있다. 캐비티(120)는 전형적으로 에칭을 통하거나 또는 예컨대 레이저 절삭과 같은 레이저 가공에 의해서 제조될 수 있으며, 본 발명은 여기에 제한되는 것은 아니다.
반도체 디바이스(100)는 윈도우 기판(110)의 최소 하나의 측면에 위치한 상호연결 구조물(140)을 더욱 포함한다. 이러한 상호연결 구조물(140)은 BEOL(Back-End-Of-Line) 구조물일 수 있으며, 본 발명에 따르는 구체 예는 여기에 제한되는 것은 아니다. 상호연결 구조물(140)은 유리하게는 다이(130)에 대한 입출력 연결부를 제공하기에 적합하다. 상호연결 구조물(140)은 유리하게는 인터포저를 형성하며, 이는 예컨대 인쇄 회로 기판의 레벨과 같은 추가 시스템 레벨에서의 사용에 적합한 입출력 피치에 대하여 다이에서 요구되는 것으로 입출력 피치를 재배열하고, 다이(130)의 크기보다 더 큰 영역을 덮는 것을 가능하게 한다(팬-아웃). 상호연결 구조물(140)은 예컨대 다음을 포함할 수 있다:
- 윈도우 웨이퍼에 일치하는 CTE 또는 거의 일치하는 CTE 및 상호연결 층을 갖는 분리된 무기 기판 및 관통-기판 수직 연결부(예컨대, 도 5), 또는
- 윈도우 웨이퍼에 일치하는 CTE 또는 거의 일치하는 CTE 및 상호연결 층을 갖는 분리된 활성 기판 및 관통-기판 수직 연결부(예컨대, 도 5)(이러한 경우는 효과적으로 3D IC 적층 해결책임), 또는
- 상호연결 층을 갖는 분리된 얇은 연성 유기 기판 및 관통-기판 수직 연결부(예컨대, 도 6, 7) 또는
- 얇은 반도체 BEOL(Back-End-Of-Line) 상호연결 층(예컨대, 도 7 및 8).
상호연결 구조물은 캐비티에 인접하도록 위치될 수 있다. 하나 이상의 다이는 물리적으로 그리고 전기적으로 상호연결 구조에 연결될 수 있다. 상호연결 구조물은 전형적으로 윈도우 기판에 인접한, 예를 들어 여기에 고정된 평면 구조물로서 배치될 수 있다.
전기적 피드스루(feedthrough)가 윈도우 기판 내에 없다는 것이 본 발명의 구체 예의 장점이다.
하나 이상의 다이(130)는 예를 들어 단일 다이, 다중 다이 또는 3D 다이 스택일 수 있다. 본 발명의 구체 예에서, 다이의 스택이 윈도우 기판 내 캐비티에 도입될 수 있다. 다이의 스택이 사용되는 경우, 스택 내 또 다른 다이를 연결시키기 위해, 예컨대 또 다른 다이와 상호연결 구조물 사이의 연결을 제공하기 위하여, 최소 하나의 다이에 피드스루, 예컨대 실리콘 관통 비아가 제공될 수 있다. 다이는 하나 이상의 기능을 제공하는 전자 회로 또는 전자 회로들을 포함할 수 있다. 한 실시예에서, 다이는 선택적으로 또 다른 다이 또는 또 다른 다이 스택에 결합된 로직 다이(logic die)일 수 있다. 다이(130)는 전형적으로 공지된 다이-공정 기술을 사용하여 제조된다. 이는 패키징된 다이 또는 패키징된 다이 스택일 수 있다. 하나 이상의 다이(130)와 상호연결 구조물(140)을 연결하기 위해 하나 이상의 다이(130)에 다이-인터포저 연결(150)이 제공될 수 있다. 이러한 다이-인터포저 연결(150)은 마이크로-플립 칩 연결, 금속/금속 열압착, 전도성 접착제 접합, 등일 수 있다. 반도체 디바이스(100)는 하나 이상의 다이(130)를 캐비티 내에 내장하기 위한 충전 물질(160)을 더욱 포함할 수 있다. 따라서 충전 물질(160)은 캐비티(120)의 가장자리와 하나 이상의 다이(130) 사이의 공간을 충전하기 위한 캡슐화 물질이다. 충전 물질(160)은, 윈도우 기판(110), 상호연결 구조물(140) 및 하나 이상의 다이(130) 사이의 모든 간격을 충전하는, 폴리머 또는 입자-충전된 폴리머, 에폭시계 물질, 실리카계 물질, 언더필에 사용된 것과 유사한 물질, 글로브-탑(glob-top) 또는 오버몰드 화합물, 등일 수 있다. 반도체 디바이스(100)는 인터포저를 그 다음 레벨 어셈블리에 연결하기 위한 패드(170), 예를 들면 솔더 볼을 더욱 포함할 수 있다. 표준 범프 기술(Standard bumping techniques)이 사용될 수 있다. 그 대신에 또는 이에 부가하여, 언더 범프 메탈루지 패드(under bump metallurgy pad)가 예를 들면 매우 얇은 칩 연성 인터포저 내에서 이미 활용가능하다. 그 다음 레벨 어셈블리(the next level assembly)는 인쇄 회로 기판 PCB일 수 있으며, 본 발명이 여기에 제한되는 것은 아니다. 예를 들면, 그 다음 레벨 어셈블리는 예를 들어 라미네이트 볼 그리드 어레이 인터포저일 수 있다. 반도체 디바이스(100)는 또한 예를 들면 배선(wire) 연결을 제공함으로써 상호연결 구조물에 연결될 수도 있다.
본 발명에 따르는 한 구체 예에서 반도체 디바이스(100)는 히트 싱크(180)가 더욱 구비된다. 히트 싱크(180)는 하나 이상의 다이와 접촉하고 또한 선택적으로 윈도우 기판과 접촉한다. 히트 싱크(180)는 우수한 열 접촉을 가능하게 하는 써멀 그리스(thermal grease)의 층(182)을 도포함으로써 다이(130) 및/또는 윈도우 기판(110)과 직접 접촉할 수 있다. 히트 싱크(180)는 다이 및 윈도우 기판과 접촉하기 위한 평탄 표면을 포함할 수 있다. 히트 싱크(180)는 또한 한 세트의 냉각 핀(cooling fin)을 포함할 수 있다. 후자가 도 3의 실시예로서 도시되는데, 이는 써멀 그리스 층을 통하여 다이(130)와 직접 접촉하는 히트 싱크(180)를 나타낸다. 본 발명의 한 구체 예에서 히트 싱크와 다이 사이의 직접 접촉이 설명되는 경우, 이러한 설명은 다이를 열 전도성 층, 예를 들면 써멀 그리스의 층을 통하여 접촉시키는 것을 포함한다.
두 번째 양상에서, 본 발명은 반도체 디바이스를 제조하기 위한 방법에 관한 것이다. 상기 방법은 특히 전술한 반도체 디바이스를 생성하는데 적합할 수 있으며, 본 발명의 구체 예가 여기에 제한되는 것은 아니다. 상기 방법은 상호연결 구조물이 제공된 무기 기판을 획득하는 단계, 무기 기판 내 하나 이상의 캐비티를 제공하여 윈도우 기판을 형성하는 단계 및 하나 이상의 반도체 다이를 상기 캐비티 내에 내장하는 단계를 포함하며, 상기 하나 이상의 다이는 상기 상호연결 구조물에 연결된다. 본 발명의 구체 예에 따른 방법의 장점은, 인터포저 기판 또는 이러한 기능을 만족시키는 구성성분이, 광범위한 온도 범위에서, 다이의 열 팽창 계수와 비교하여, 동일한 열 팽창 계수를 갖거나 또는 거의 일치하는 열 팽창 계수를 갖는 물질로 주로 구성되는 반도체 디바이스가 산출된다는 것이다. 결과적으로 개선된 기계적 안정성 및 열적 성능이 획득된다. 환언하면, 상기 방법은 유리하게는 열 응력(thermal stress)이 덜 문제되고, 일단 다이가 상호연결 구조물에 조립되면 웨이퍼-레벨 워피지(wafer-level warpage)를 제한하는 것을 가능하게 하는 반도체 디바이스를 생성한다. 열적 성능이 우수한, 예를 들면 상당히 개선된 디바이스가 산출된다. 예시적으로, 본 발명의 구체 예는 여기에 제한되지 않으며, 추가적인 특징 및 장점이 도 5 내지 도 8을 참조하여 제시될 것이며, 이들은 본 발명의 구체 예에 따른 반도체 디바이스를 제조하기 위한 예시적인 방법의 표준 및 선택적 단계를 나타낸다. 본 발명의 예시적인 구체 예에 따른 반도체 디바이스 제조 방법의 표준 및 선택적 단계들의 흐름도가 도 4에 도시된다. 첫 번째 예시적인 방법(300)에서, 상기 방법은 첫 번째 단계(310)에서 무기 기판(110)을 획득하는 단계를 포함한다. 무기 기판(110)은 광범위한 온도 범위, 예를 들면 0℃ 내지 200℃ 범위, 유리하게는 -55℃ 내지 300℃ 범위에서, 패키징 될 반도체 디바이스의 열 팽창 계수와 일치하거나 또는 거의 일치하는 CTE를 갖는 임의 물질로 제조될 수 있다. 가장 유리하게는, 무기 기판 물질은 반도체 다이의 주된 부품이 제작되는 물질과 실질적으로 동일하도록 선택된다. 흔히 사용될 수 있는 물질의 전형적인 예는 Si-계 반도체 디바이스의 패키징과 관련된 실리콘 물질이다. 무기 기판에서, 다이를 내장하기 위한 하나 이상의 캐비티를 형성할 하나 이상의 홀(hole)이 예를 들면 에칭 또는 비아 레이저 절삭을 통하여 제조되며, 이에 따라 무기 기판은 윈도우 기판(110)이 된다. 하나 이상의 홀의 제조는 현 방법의 일부분일 수 있거나, 또는 이러한 홀을 포함하는 윈도우 기판(110)이 획득될 수도 있다. 캐비티는 첫 번째 양상에서 기재된 특징 또는 양상을 가질 수 있다. 예를 들어, 전형적으로 캐비티는, 충전 이전에, 약 10% 내지 90% 개방 영역이 윈도우 기판의 표면상에 존재하도록 제공된다. 윈도우 기판에서 홀, 즉 윈도우의 제조는 임의 적절한 방식으로 수행될 수 있다. 이러한 윈도우를 제공하기 위한 제조 기술 중 하나의 예는 펄스 에칭 공정(pulsed etching process)이며, 이는 보쉬 공정(Bosch process)으로 또한 알려져 있다. 이러한 에칭 공정은 에칭 단계가 증착 단계와 교대로 수행되며 이것이 반복되어 거의 수직인 구조물을 달성하는 공정을 의미한다. 에칭을 위하여 사용되는 플라즈마는 일부 이온을 함유하며, 이는 거의 수직 방향에서 웨이퍼를 공격한다. 실리콘에 대하여, 이러한 펄스 에칭은 바람직하게는 육불화 황(sulfur hexafluoride) 소스 기체[SF6]를 사용하는 한편, 화학적 불활성 패시베이션 층의 증착을 위하여, 바람직하게는 C4F8 소스 기체가 사용되며 각각의 펄스 단계(pulsed phase)는 바람직하게는 수 초 동안 지속된다. 패시베이션 층은 전체 기판을 추가 화학적 공격으로부터 보호하고 추가 (측면) 에칭을 방지한다. 그렇지만, 에칭 단계 동안 기판에 충돌하는 방향성 이온(directional ion)은 트렌치의 바닥에서 (측면을 따라서는 아님) 패시베이션 층을 공격한다. 에칭/증착 단계는 여러 번 반복되어, 단지 에칭된 피트(etched pit)의 바닥에서 발생하는 많은 횟수의 매우 작은 등방성 에칭 단계를 산출한다. 0.5 mm 실리콘 웨이퍼를 통하여 에칭하기 위하여, 예컨대 100 - 1000 에칭/증착 단계가 필요하다. 전형적으로 에칭 공정은 패각 표면(scalloped surface)을 갖는 측벽을 산출한다. 사용될 수 있는 에칭 공정의 또 다른 예는 111 실리콘 윈도우 기판을 사용하는 KOH 에칭이다.
두 번째 단계(320)에서, 상호연결 구조물이 윈도우 기판의 한 측면에 제공될 수 있다. 상호연결 구조물(140)은, 상호연결 구조물(140)이 윈도우 기판(110)의 전체 표면상에 존재하도록 제공될 수 있으며, 즉 또한 이러한 위치에서 캐비티가 생성되며, 이에 따라 캐비티의 측벽을 형성한다. 본 발명의 예시적인 방법에서, 상호연결 구조물은 제2 기판상에 형성된다. 본 발명의 예시적인 방법에서, 이러한 제2 기판은 관통-실리콘-비아 기판일 수 있으며, 상호연결 구조물과 함께 그 다음 디바이스 레벨에 대한 다이를 위한 인터포저를 형성한다. 상호연결 구조물은 예를 들면 관통-실리콘-비아 기판상에 결합 패드를 포함하는 두 개의 금속 층일 수 있다. 제2 기판은 또한 3D 적층 디바이스를 달성하기 위하여 관통-Si-비아 연결을 갖는 능동 반도체 디바이스 웨이퍼일 수 있으며, 환언하면 3D 집적이 수동 인터포저 기판에 한정되는 것이 아니다. 그 후 상호연결 구조물은 윈도우 기판의 한쪽 측면을 상호연결 구조물(140)이 존재하는 측면에서 제2 기판과 연결함으로써 윈도우 기판의 하나의 측면에 제공된다. 후자는 예를 들면 폴리머 접착층 등을 사용하여 기판을 서로에 대하여 플립핑(flipping)하여 획득될 수 있다. 윈도우 기판과 제2 기판의 연결이 도 5의 파트 (a)에 도시된다.
단계 (330)에서, 도 5의 파트 (a)에 도시된 바와 같이 하나 이상의 다이를 캐비티 내에 내장시키고 상호연결 구조물에 연결한다. 전기적 연결이 다이(130)의 패드와 상호연결 구조물(140) 상의 패드 사이에 구현되며, 이를 다이-인터포저 연결부(150)라 부른다. 이는 예컨대, 비-제한적으로, 솔더 플립 칩, 마이크로-범프 솔더 접합, 전도성 접착제 접합, 비등방성 전도성 접착제 접합, 금속-금속 열압착 접합, 산화물-금속 접합과 같은 종래의 기술을 사용하여 구현될 수 있다. 하나 이상의 다이(130)는, 예를 들면 Cu-Cu 열-압착 등과 같은 임의 적절한 메커니즘을 사용하여 상호연결되는 다이의 스택을 포함할 수 있다. 적용가능한 경우, 최초 다이에 대한 추가 다이의 연결은, 첫 번째 다이를 상호연결 구조물에 연결하기 이전 또는 이후에 수행될 수 있다. 다이(130) 또는 다이 스택은 예컨대 솔더, 마이크로-범프 솔더 접합, 전도성 접착제 접합, 비등방성 전도성 접착제 접합, 금속-금속 열압착 접합, 산화물-금속 접합 등을 사용하여 플림-칩 스타일로 상호연결 구조물에 결합될 수 있다. 그 결과는 도 5의 파트 (b)에 도시된 중간 디바이스이다.
상호연결 구조물(140)에 대한 윈도우 기판(110)의 어셈블리의 순서는 다이(130)를 탑재하기 이전 또는 이후에 수행될 수 있음에 주목하라. 예로서, 단계(320)는 단계(330) 이전에 수행될 수 있거나 또는 그 대신에 단계(330)가 단계(320) 이전에 수행될 수 있다. 또한 한 가지 유리한 순서는 더 얇은 부품으로 먼저 시작하는 것인데, 예를 들어 얇은 기판이 사용되는 경우, 먼저 윈도우 기판을 상호연결 구조물에 조립하고 그 후 다이를 내장할 수 있거나, 그 대신에 얇은 다이가 사용되는 경우, 다이를 먼저 내장하고 그 후 상호연결 구조물이 있는 어셈블리가 획득될 수 있으며, 본 발명의 구체 예는 여기에 제한되는 것은 아니다.
단계(340)에서, 다이와 윈도우 기판 내 캐비티의 가장자리 사이의 간격을 충전 물질(160)을 사용하여 충전할 수 있다. 충전 물질(160)은 예를 들면 에폭시 수지, 실리카계 물질, 언더필에 사용된 것과 유사한 물질, 글로브-탑(glob-top) 또는 오버몰드 화합물, 등일 수 있으며, 본 발명의 구체 예가 여기에 한정되는 것은 아니다. 예로서, 충전 물질은 다이 물질의 열 팽창 계수에 가능한 한 근사한 열 팽창 계수를 갖는 것으로 선택될 수 있으며, 본 발명의 구체 예가 여기에 한정되는 것은 아니다. 후자는 도 5의 파트 (c)에 도시된다. 충전은 예컨대 플립 칩의 경우에 다이 결합 이후에 언더필 부분의 일부일 수 있다.
단계(350)에서, 윈도우 기판(110) 및 하나 이상의 다이(130)를 단일 작업에서 뒷면 연마하고, 다이의 후면 표면 및 윈도우 기판(110)의 표면을 단일 평면에서 노출시킬 수 있다. 후자는 유리한데 왜냐하면 윈도우 기판(110) 및 다이(130)를 동시에 히트 싱크에, 예를 들면 히트 싱크의 평탄 표면에 접촉시키기 때문이다. 연마 단계의 결과가 도 5의 파트 (d)에 도시된다. 뒷면 연마(back grinding)는 예를 들면 기계적 뒷면 연마를 사용하여 수행될 수 있으며, 이에 따라 전체 구조물(상호연결 구조물(140), 윈도우 기판(110) 및 임베디드 다이(130))의 두께가 전형적으로 약 300 ㎛의 IC 패키징을 위한 두께로 연마되어 감소될 수 있다.
단계(360)에서, 패드(170) 예컨대 솔더 볼을 제공함으로써 추가 연결부가 상호연결 기판(120)의 전면에 형성될 수 있다. 후자는 그 다음 어셈블리 레벨, 예를 들면 인쇄 회로 기판(PCB)에 대한 연결을 제공한다. 제공된 솔더 볼이 도 5의 파트 (e)에 도시된다.
본 발명의 구체 예는 특히 동시에 복수의 반도체 디바이스를 제조하기에 적합하다. 복수의 캐비티를 제공하고, 이들 각각을 하나 이상의 다이로 충전하고, 획득된 어셈블리를 개별 패키지로 절삭하여 전술한 바와 같은 반도체 디바이스 제조 방법을 종료함으로써, 동일 제조 공정에서 복수의 반도체 디바이스를 제조할 수 있다. 선택사항인 단계(370)에서(도 5에 도시되지 않음), 반도체 디바이스는 개별 패키지로 다이싱될 수 있다.
두 번째 예시적인 방법(300)에서, 첫 번째 예시적인 방법과 유사한 제조 공정이 기재되나, 상호연결 구조물은 경성(rigid) 상호연결 기판이 아니라, 얇은 연성 상호연결 인터포저 구조물을 사용하여 도입된다. 이러한 얇은 연성 인터포저는 예를 들면 얇은 Cu-폴리이미드 플렉스 회로일 수 있거나, 또는 비-제한적으로 예를 들면 액정 폴리머와 같은 또 다른 폴리머에 기초한 유사한 연성 구조물일 수 있다. 얇은 연성 기판은 포일의 양쪽 면상에 상호연결 패드를 가져야 하며, 이는 플렉스 포일의 얇은 폴리머 층을 관통하는 표준 비아 연결부를 사용하여 양쪽 면을 연결한다. 상호연결 구조물(140)을 윈도우 기판(110)에 제공하는 단계(320), 및 하나 이상의 다이(130)를 윈도우 기판의 하나 이상의 캐비티 내에 내장(embed)하는 단계(330)는 경성 상호연결 기판의 경우(도 5)에 대하여 앞서 언급한 것과 동일한 방법으로 수행된다. UTF 상호연결 구조물의 제공이 도 6의 파트 (a)에 제시되는 한편 연결 패드를 상호연결 구조물(140)에 직접 제공하는 것이 도 6의 파트 (e)에 제시된다. 얇고 연성인 얇은 연성 회로는 최종 어셈블리(임베디드 다이 및 부착된 얇은 상호연결 구조물, 예컨대 상호연결 플렉스 회로가 있는 윈도우 기판)의 낮은 워피지(warpage)를 야기하는데, 왜냐하면 최종 구조물의 기계적 특성이 임베디드 다이 및 일치하는 CTE를 갖는 윈도우-기판에 의해 지배되기 때문이다.
상호연결 구조물(140), 예컨대 연성 상호연결 기판에 대한 윈도우 기판(110)의 어셈블리 순서가 윈도우 기판(110)에 다이(130)를 탑재하기 이전 또는 이후 모두에서 수행될 수 있음을 인식하는 것이 중요하다(단계(330) 이전의 단계(320) 또는 단계(320) 이전의 단계(330).
세 번째 예시적인 방법(300)에서, 두 번째 예시적인 방법과 유사한 제조 공정이 개시되나, 상호연결을 제공하는 것은 얇은 상호연결 구조물을 포함하는 제2의 캐리어 기판을 사용하여 수행된다. 이는 이전 단계에서 상기 제2의 캐리어 기판상에 구현된 종래의 BEOL(Back-End-Of-Line) 상호연결 층이거나 또는 박막 폴리머 또는 금속 상호연결 층일 수 있다.
단계(320)에서, 윈도우 기판을 제2의 캐리어 기판상의 얇은 연성 상호연결 구조물과 접촉시킨다. 다이(130)를 내장시키고 간격을 충전한 이후, 추가 공정 단계가 부가되는데 여기서 제2의 캐리어 기판을 제거하고, 상기 제2의 캐리어 기판과 얇은 상호연결 구조물 사이를 계면에서 분리시킨다. 후자는 도 7에 도시되는데, 이는 윈도우 기판과 제2의 캐리어 기판상의 상호연결 구조물을 연결하는 단계를 파트 (a)에서 제시하며, 후속 단계에서 전이(transition)에 의한 캐리어 기판 제거 수행을 도 7의 파트 (d) 내지 파트 (e)에 도시한다. 캐리어 기판은 예를 들면 기계적 뒷면 연마 및 후속하여 잔류하는 캐리어 기판 물질을 제거하기 위한 건식 또는 습식 에칭에 의해 제거될 수 있으며, 본 발명의 구체 예는 여기에 제한되지 않는다. 대안적인 방법의 실시예는 얇은 상호연결 구조물과 보조 캐리어 기판 사이에 중간 물질 층을 사용하는 것이다. 다이를 내장하고 윈도우 웨이퍼에 결합시킨 이후, 보조 웨이퍼를 예컨대 기계적 슬라이딩(열가소성 접착층의 경우), 분해(decomposition)(낮은 분해 온도 접착제), 박리(peel-off)(작은 박리 강도를 갖는 접착제) 또는 레이저 절제(laser ablation)(레이저 복사 폴리머 조성물의 경우임, CTE-일치 유리 캐리어의 사용에 한정됨)에 의해, 스택으로부터 제거할 수 있다.
상호연결 구조물의 패드 상에 솔더 볼을 제공하는 것이 도 7의 파트 (f)에 도시된다.
상호연결 구조물에 대한 윈도우 기판(110)의 어셈블리 순서가 윈도우 기판(110)에 다이(130)를 탑재하기 이전 또는 이후 모두에서 수행될 수 있음을 인식하는 것이 또한 중요하다(단계(330) 이전의 단계(320) 또는 단계(320) 이전의 단계(330).
네 번째 예시적인 방법(300)에서, 첫 번째, 두 번째 및 세 번째 예시적인 방법과 유사한 반도체 디바이스 제조 방법이 제시되나, 본 실시예에서 캐비티 및 상호연결 구조물을 갖는 윈도우 기판을 제공하는 것은, 상호연결 구조물(140)을 보조 기판에 제공하는 대신에, 상호연결 구조물(140)을 먼저 윈도우 기판(110)에 제공하는 것에 의해 수행된다. 캐비티는 예컨대 상호연결 구조물의 반대쪽 측면으로부터 습식 또는 건식 에칭에 의해, 상호연결 구조물을 갖는 윈도우 기판(110)의 한쪽 측면에서 구현된다. 이러한 방식으로 윈도우 기판은, 상호연결 구조물과 함께, 인터포저 기판을 형성한다. 캐비티를 생성하기 위해 사용될 수 있는 에칭 공정은 예를 들면 보쉬 에칭 공정 또는 전술한 또 다른 공정일 수 있다. 상호연결 구조물을 에칭하지 않기 위하여, 예를 들면 산화물 또는 SiC 층과 같은 정지 층이 상호연결 구조물상에 제공될 수 있다. 일부 구체 예에서, 이러한 방법은 다이를 상호연결 구조물과 접촉시키는 단계 이전에 정지 층을 제거하는 추가 단계를 포함할 수 있다. 상호연결 구조물은 윈도우 기판 캐비티를 가로지르는 일종의 멤브레인을 형성한다.
후자는 도 8의 파트 (a) 및 (b)에 제시되며, 후속하여 파트 (c)에 제시된 바와 같이 하나 이상의 다이(130)와 상호연결 구조물(140)을 연결하기 위하여 하나 이상의 다이를 캐비티 내에 제공하며 이는 파트 (d)에 도시된 구조물을 산출한다. 간격 충전 단계, 뒷면 연마 단계 및 상호연결 구조물에 추가 어셈블리 레벨을 연결하기 위하여 패드를 제공하는 단계의 추가 단계가 각각 파트 (e), (f) 및 (g)에 도시된다.
한편, 상기 예시적인 방법들은 다이의 한쪽 측면에 인터포저 기판을 제공하는 가능성을 제시하며, 유사한 방식으로, 다이의 다른 쪽 측면에서 연결이 획득될 수 있다.
본 발명에 따르는 일부 구체 예에서, 방법은 히트 싱크를 제공하는 단계를 포함한다. 후자는 써멀 그리스와 같은 열 전도성 층을 제공함으로써 수행될 수 있다.
또한, 많은 공정 단계가 제시되었으나, 반도체 디바이스 제조 분야의 통상의 기술자에게 공지된 추가적인 선택적 단계가 또한 포함될 수 있다. 이 중 한가지 예는 인터포저 기판을 위하여 제공된 평탄화 단계(planarization step)의 사용일 수 있으며, 본 발명의 구체 예는 여기에 제한되지 않는다.
본 발명의 구체 예에 따르는 장점은 제안된 제조 흐름에서 윈도우 기판 및 상호연결 구조물의 제작 이후에 능동 다이가 패키지에 탑재된다는 것이다. 따라서 다이 및 상호연결 구조물은 결합된 충전 물질 및 둘러싸는 윈도우 기판 물질에 다이를 내장하기 이전에 독립적으로 제조될 수 있다. 이는 추가 공정에서의 다이의 손상을 방지한다. 먼저 반도체 디바이스 및 인터포저의 어셈블리가 다이 어셈블리 이전에 대부분 제작되기 때문에, 다이 탑재 이전에 시험이 가능하다. 후자는 오류가 확인되는 경우 물질의 손실을 감소시킨다.
예로서, 본 발명의 구체 예는 여기에 제한되지 않으며, 많은 추가 특정 실시예가 이하에서 논의되며, 이는 본 발명에 따르는 구체 예의 특징 및 장점을 제시한다.
추가 실시예를 위하여, 다이가 실리콘 인터포저 기판을 사용하여 상호연결된 두 개의 집적 회로 패키지 사이에서 비교가 수행되었다. 한편에서 다이가 종래 기술로부터 공지되고 도 9에 도시된 전이 몰딩 화합물 캡슐화를 통하여 패키징 되는 집적 회로 패키지가 고려되며, 다른 한편으로는, 다이가 도 10에 도시된 바와 같이 본 발명의 구체 예에 따르는 실리콘 기판의 윈도우 내에 위치한 집적 회로 패키지가 고려된다. 실시예에서 수행된 계산을 위하여, 다음의 치수를 사용하였으며, 본 발명의 구체 예는 여기에 제한되는 것은 아니다. 서로 다른 다이 사이의 거리를 10mm가 되도록 선택하였고, 다이는 표면 크기가 6x6mm2이었다. 다이 또는 다이 스택은 300㎛ 두께이었으며, 10㎛ 접착제를 통하여 연결되었으며 50㎛ 바닥 웨이퍼에 상호연결되었으며, 상기 50㎛ 바닥 웨이퍼는 그 자체가 10㎛ 접착층(Brewer Science EVG의 HT1010)을 통하여 실리콘 캐리어에 결합되었다. 선행 기술의 패키징에 대하여, 다이 상단에 200㎛ 몰드가 취해졌으며, 몰딩 특성은 10ppm/℃의 열 팽창 계수를 가지며 28GPa의 탄성률(elastic modulus)을 가진다. 파이나이트 엘리먼트 모델(Finite Element Models)을 사용하여 시뮬레이션을 수행하였다.
첫 번째 특정 실시예에서, 집적 회로 패키지의 제조 동안 사용된 바와 같은 실리콘 캐리어와 바닥 웨이퍼 사이의 접착층의 가장자리에서의 박리 강도를 도 9의 선행 기술 디바이스 및 도 10에 따른 본 발명의 구체 예에 따르는 집적 회로 패키징 둘 모두에 대하여 평가하였다. 도 11은 접착층의 가장자리에 대한 반지름 거리(mm 단위)의 함수로서, 박리 강도(MPa 단위)를 나타낸다. 도 9의 선행 기술 패키징 디바이스에 대하여 박리 강도가 접착층의 가장자리에서 높고 가장자리로부터 반지름 거리에 따라 감소하며(도 11의 곡선(602)으로 제시됨), 한편, 종래 기술 패키징과 비교하여, 본 발명의 구체 예에 따르는 패키징에서 박리 강도는 실질적으로 0(zero)이다(도 11의 곡선(604)으로 제시됨). 후자는 서로 다른 열 팽창 계수를 갖는 물질을 사용할 때 유도된 힘에 대한 도시이며 본 발명에 따르는 구체 예의 장점을 나타낸다.
두 번째 특정 실시예에서, 바닥 웨이퍼의 곡률을 실리콘 캐리어의 제거 이후에 도 9의 선행 기술 디바이스 및 도 10에 따른 본 발명의 구체 예에 따르는 집적 회로 패키징 둘 모두에 대하여 평가하였다. 도 12는 x-축에서 mm 단위의 반지름 거리 및 y-축에서 mm 단위의 웨이퍼의 평면 이탈 휨(out-of plane bowing)을 나타내는 곡률을 도시한다.
패키징의 강한 곡률이 일어나는 선행 기술 집적 회로 패키징(도 12의 곡선(612)으로 제시됨)과는 대조적으로, 본 발명에 따르는 구체 예에 따른 패키징에 있어서 이러한 곡률이 발견되지 않는다(도 12의 곡선(614)으로 제시됨). 후자는 본 발명에 따르는 구체 예의 특징 및 장점을 나타낸다.
한 양상에서, 본 발명은 또한 인터포저 디바이스에 관한 것이며, 상기 인터포저 디바이스는 하나 이상의 반도체 다이를 탑재하기 위한 하나 이상의 캐비티를 포함하는 무기 기판인 윈도우 기판을 포함한다. 또한, 윈도우 기판의 한 측면에 고정되어 윈도우 기판 내 캐비티에 인접하게 되는 실질적으로 평면인 상호연결 구조물이 존재한다. 상호연결 구조물은 다이와 반도체 디바이스의 어셈블리 또는 패키징의 또 다른 레벨 사이의 전기적 연결을 형성하기 위한 하나 이상의 반도체 다이를 수령하도록 구성된다. 상호연결 구조물은 예컨대 윈도우 기판에 고정된 연성 층일 수 있다. 인터포저 디바이스는 중간 제품으로서 제공될 수 있으며, 예컨대 어셈블러에 의해 추가 가공될 수 있다. 인터포저 디바이스는 전술한 공정에서 언급한 임의 방법을 사용하여 제조될 수 있다. 일부 구체 예에서, 인터포저 디바이스가 먼저 상호연결 구조물을 기판에 제공하는 단계 및 후속하여 상기 기판을 에칭하여 윈도우 기판을 형성하는 단계에 의해 제조되는 경우, 정지 층이 상호연결 구조물 상에 존재할 수 있다. 일부 구체 예에서 패시베이션 층 또는 보호 층이 제공될 수 있다. 일부 구체 예에서 예를 들면 Cu 접촉부, 예컨대 전기도금된 전기적 접촉부, 볼 그리드 접촉부, 솔더 범프, 등과 같은 전기적 컨넥터가 인터포저 기판상에 제공될 수 있다. 전술한 양상에서 언급된 또 다른 특징이 또한 존재할 수 있다. 예로서, 본 발명의 구체 예는 여기에 제한되지 않으며, 가능한 인터포저 디바이스의 예가 도 8의 파트 (b)에 도시된다.
본 발명이 도면 및 전술한 상세 설명에서 상세하게 제시되고 설명되었으나, 이러한 실시예 및 설명은 예시적이며 제한적으로 고려되지 않는다. 본 발명은 개시된 구체 예에 한정되지 않는다.
개시된 구체 예에 대한 또 다른 변형이 이해될 수 있으며 청구된 발명을 실현하는데 있어서 해당 업계의 통상의 기술자들에 의해 도면, 명세서 및 첨부된 청구항의 검토에 의해 수행될 수 있다. 청구항에서, 단어 "포함한다"는 다른 요소 또는 단계를 배제하지 않으며, 부정관사는 복수형을 배제하지 않는다. 단일 프로세서 또는 또 다른 유닛이 청구항에 인용된 몇몇 요소의 기능을 만족할 수 있다. 서로 다른 종속항에서 상호 인용하는 특정 측정치는 이러한 측정치의 결합이 장점으로 사용될 수 없음을 의미하는 것이 아니다. 청구항의 참조부호는 범위를 제한하는 것으로 간주 되어서는 안 된다.
전술한 설명은 본 발명의 일부 구체 예를 상세하게 설명한다. 그렇지만, 전술한 설명에서 상세하게 설명되더라도, 본 발명은 많은 방식으로 실시될 수 있으며, 따라서 전술한 구체 예에 제한되는 것은 아니다. 본 발명의 특정한 특징 또는 양상을 설명할 때 사용된 특정 용어의 사용은 상기 용어가 관련된 본 발명의 특징 또는 양상의 임의 구체적인 특성을 포함하는 것으로 제한되도록 재-정의되는 것으로 간주 되어서는 안 된다.

Claims (20)

  1. 반도체 디바이스(100)에 있어서, 상기 반도체 디바이스(100)는
    - 하나 이상의 반도체 다이(130), 및
    - 무기 기판이며 상기 하나 이상의 반도체 다이를 탑재하기 위한 하나 이상의 캐비티(120)를 포함하는 윈도우 기판(110),
    - 상기 윈도우 기판의 하나 이상의 측면에 제공된 평면인 상호연결 구조물
    을 포함하며,
    상기 하나 이상의 다이(130)는 상기 하나 이상의 캐비티(120) 내부에 위치하며, 상기 하나 이상의 다이에 인접하는 상기 상호연결 구조물(140)에 연결되며, 상기 상호연결 구조물은 상기 하나 이상의 다이와 상기 반도체 디바이스(100)의 어셈블리 또는 패키징의 추가 레벨 사이의 전기적 연결을 형성하고
    상기 상호연결 구조물(140)은 하나 이상의 다이와 반도체 디바이스(100)의 어셈블리 또는 패키징의 추가 레벨의 전기적 접촉부 사이에 물리적으로 위치하되,
    전기적 피드스루가 상기 윈도우 기판에 구비되지 않고, 적어도 하나의 상기 상호연결 구조물에 탑재되는 것을 특징으로 하는 반도체 디바이스(100).
  2. 제 1 항에 있어서, 상기 윈도우 기판(110)의 물질은 상기 반도체 다이(130)의 열 팽창 계수와 일치하는 열 팽창 계수를 가짐을 특징으로 하는, 반도체 디바이스(100).
  3. 제1항 또는 제2항에 있어서, 상기 캐비티(120)가 상기 윈도우 기판(110)을 관통하여 연장되거나,
    상기 반도체 디바이스가 하나 이상의 다이(130)와 윈도우 기판 물질 내 하나 이상의 캐비티(120)의 가장자리 사이에 위치하는 충전 물질을 포함하는, 반도체 디바이스(100).
  4. 제1항 또는 제2항에 있어서, 상기 상호연결 구조물(140)은 상기 하나 이상의 다이(130)에 대하여 전형적인 제1 입출력 피치를 사용하는 상기 하나 이상의 다이(130)와 더 큰 입출력 피치를 사용하는 추가 요소 사이의 연결을 제공하도록 구성됨을 특징으로 하는, 반도체 디바이스(100).
  5. 제1항 또는 제2항에 있어서, 상기 하나 이상의 다이(130)는 상기 상호연결 구조물(140) 상에 탑재(mount)됨을 특징으로 하는, 반도체 디바이스(100).
  6. 제1항 또는 제2항에 있어서, 상기 반도체 디바이스(100)는 상기 상호연결 구조물(140)과 인터포저를 형성하는 관통 실리콘 비아 기판인 추가 기판을 포함하거나 또는 상기 상호연결 구조물(140)과 인터포저를 형성하는 얇은 연성 기판을 포함함을 특징으로 하는, 반도체 디바이스(100).
  7. 제 6 항에 있어서, 관통-실리콘-비아 연결을 갖는 인터포저 기판이 능동 디바이스 웨이퍼임을 특징으로 하는, 반도체 디바이스(100).
  8. 제1항 또는 제2항에 있어서, 상기 상호연결 구조물(140)과 상기 윈도우 기판(110)은 인터포저를 형성함을 특징으로 하는, 반도체 디바이스(100).
  9. 제1항 또는 제2항에 있어서, 상기 반도체 디바이스(100)는 상기 하나 이상의 다이(130) 및 상기 윈도우 기판(110)과 직접 접촉하는 히트 싱크(180)를 더욱 포함함을 특징으로 하는, 반도체 디바이스(100).
  10. 제1항 또는 제2항에 있어서, 상기 하나 이상의 반도체 다이는 상기 윈도우 기판의 캐비티 내에 위치한 다이들의 스택이며, 상기 다이들의 스택은
    추가 다이를 상기 반도체 디바이스(100)의 어셈블리 또는 패키징의 추가 레벨과 전기적으로 연결하기 위한 관통 실리콘 비아를 포함하는 하나 이상의 다이를 가짐을 특징으로 하는, 반도체 디바이스(100).
  11. 무기 기판이며 하나 이상의 반도체 다이를 탑재하기 위한 하나 이상의 캐비티(120)를 포함하는 윈도우 기판(110), 및
    상기 윈도우 기판(110)의 한 측면에 고정되어 상기 캐비티(120)에 인접하며, 상기 하나 이상의 반도체 다이와 반도체 디바이스(100)의 어셈블리 또는 패키징의 추가 레벨 사이의 전기적 연결을 형성하기 위하여 상기 하나 이상의 반도체 다이를 수령하도록 배열되는, 평면인 상호연결 구조물을 포함하되,
    전기적 피드스루가 상기 윈도우 기판에 구비되지 않는 것을 특징으로 하는 인터포저 디바이스.
  12. 제 11 항에 있어서, 상기 상호연결 구조물(140)은 상기 하나 이상의 다이와의 연결을 위한 패시베이션 층, 볼 그리드 또는 솔더 범프 중 어느 하나 또는 이들의 조합을 포함함을 특징으로 하는, 인터포저 디바이스.
  13. 반도체 디바이스 제조 방법(300)에 있어서, 상기 방법은
    - 하나 이상의 캐비티를 포함하는 윈도우 기판을 획득하는 단계(310),
    - 평면인 상호연결 구조물을 상기 윈도우 기판의 하나 이상의 측면에 제공하는 단계(320), 및
    - 하나 이상의 반도체 다이를 상기 캐비티 내에 내장(embed)시키는 단계(330)
    를 포함하며, 상기 하나 이상의 반도체 다이는 상기 다이에 인접한 상기 상호연결 구조물에 전기적으로 연결되며, 상기 상호연결 구조물은 상기 하나 이상의 다이와 반도체 디바이스(100)의 어셈블리 또는 패키징의 추가 레벨 사이의 전기적 연결을 형성하고, 하나 이상의 다이와 반도체 디바이스(100)의 어셈블리 또는 패키징의 추가 레벨의 전기적 접촉부 사이에 물리적으로 위치하되,
    전기적 피드스루가 상기 윈도우 기판에 구비되지 않고, 적어도 하나의 상기 상호연결 구조물에 탑재되는 것을 특징으로 하는 반도체 디바이스 제조 방법(300).
  14. 제 13 항에 있어서, 윈도우 기판을 획득하는 단계는
    - 무기 기판을 획득하는 단계, 및
    - 상기 하나 이상의 반도체 다이를 내장하도록 구성된 캐비티를 상기 무기 기판에 제공하는 단계
    를 포함함을 특징으로 하는, 반도체 디바이스 제조 방법(300).
  15. 제13항 또는 제14항에 있어서, 상기 방법은
    제1 입출력 연결 피치에서 연결된 상기 하나 이상의 반도체 다이를 더 큰 입출력 연결 피치에서 연결가능한 추가 요소와 상기 상호연결 구조물을 사용하여 인터포스(interpose) 시키는 단계,
    윈도우 기판을 상호연결 구조물을 포함하는 추가 관통-실리콘-비아 기판과 본딩하는 단계,
    하나 이상의 다이와 윈도우 기판을 뒷면 연마(back grinding)하는 단계, 및
    상기 다이와 직접 접촉하는 히트 싱크를 제공하는 단계
    중 하나 이상의 단계를 더 포함하는, 반도체 디바이스 제조 방법(300).
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2463896B1 (en) * 2010-12-07 2020-04-15 IMEC vzw Method for forming through-substrate vias surrounded by isolation trenches with an airgap and corresponding device
US20120188721A1 (en) * 2011-01-21 2012-07-26 Nxp B.V. Non-metal stiffener ring for fcbga
FR2982415B1 (fr) * 2011-11-09 2014-06-13 Commissariat Energie Atomique Procede d'obtention d'un substrat pour la fabrication de semi-conducteur et substrat correspondant
US20140070405A1 (en) * 2012-09-13 2014-03-13 Globalfoundries Inc. Stacked semiconductor devices with a glass window wafer having an engineered coefficient of thermal expansion and methods of making same
DE102012223982A1 (de) * 2012-12-20 2014-06-26 Continental Teves Ag & Co. Ohg Verfahren zum Herstellen einer elektronischen Baugruppe
KR101625264B1 (ko) * 2013-05-30 2016-05-27 제일모직주식회사 방열 접착 필름, 이를 포함하는 반도체 장치 및 상기 장치의 제조 방법
CN104217967A (zh) * 2013-05-31 2014-12-17 宏启胜精密电子(秦皇岛)有限公司 半导体器件及其制作方法
US20150014852A1 (en) * 2013-07-12 2015-01-15 Yueli Liu Package assembly configurations for multiple dies and associated techniques
DE102013224645A1 (de) * 2013-11-29 2015-06-03 Continental Teves Ag & Co. Ohg Verfahren zum Herstellen einer elektronischen Baugruppe
JP6792322B2 (ja) * 2015-05-12 2020-11-25 昭和電工マテリアルズ株式会社 半導体装置及び半導体装置の製造方法
US20170287838A1 (en) 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
US9941186B2 (en) * 2016-06-30 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
US10008395B2 (en) * 2016-10-19 2018-06-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
US11081448B2 (en) 2017-03-29 2021-08-03 Intel Corporation Embedded die microelectronic device with molded component
US10687419B2 (en) 2017-06-13 2020-06-16 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
JP6892360B2 (ja) 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置
US11043478B2 (en) 2018-04-24 2021-06-22 Cisco Technology, Inc. Integrated circuit bridge for photonics and electrical chip integration
WO2020122014A1 (ja) * 2018-12-10 2020-06-18 凸版印刷株式会社 半導体装置用配線基板とその製造方法、及び半導体装置
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11335991B2 (en) 2019-11-13 2022-05-17 Samsung Electro-Mechanics Co., Ltd. Electronic device with radio-frequency module
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11062947B1 (en) * 2019-12-19 2021-07-13 Intel Corporation Inorganic dies with organic interconnect layers and related structures
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN113471160A (zh) * 2021-06-29 2021-10-01 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136634A1 (en) 2003-12-17 2005-06-23 Sergey Savastiouk Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US20060267213A1 (en) 2005-05-26 2006-11-30 Volkan Ozguz Stackable tier structure comprising prefabricated high density feedthrough
US20090071705A1 (en) * 2007-09-18 2009-03-19 Samsung Electro-Mechanics Co., Ltd. Printed circuit board having embedded components and method for manufacturing thereof

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202754A (en) * 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication
US5270261A (en) * 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
WO1995005676A1 (en) * 1993-08-13 1995-02-23 Irvine Sensors Corporation Stack of ic chips as substitute for single ic chip
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
DE69730940T2 (de) * 1996-07-12 2005-03-10 Fujitsu Ltd., Kawasaki Verfahren zur herstellung einer halbleiteranordnung
JP2001077293A (ja) * 1999-09-02 2001-03-23 Nec Corp 半導体装置
JP2001185653A (ja) * 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
CN1278413C (zh) * 2000-09-25 2006-10-04 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
JP3773896B2 (ja) * 2002-02-15 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7728439B2 (en) * 2002-11-21 2010-06-01 Nec Corporation Semiconductor device, wiring substrate, and method for manufacturing wiring substrate
WO2004086493A1 (ja) * 2003-03-25 2004-10-07 Fujitsu Limited 電子部品搭載基板の製造方法
TWI256095B (en) * 2004-03-11 2006-06-01 Siliconware Precision Industries Co Ltd Wafer level semiconductor package with build-up layer and process for fabricating the same
US7208344B2 (en) * 2004-03-31 2007-04-24 Aptos Corporation Wafer level mounting frame for ball grid array packaging, and method of making and using the same
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
TWI246757B (en) * 2004-10-27 2006-01-01 Siliconware Precision Industries Co Ltd Semiconductor package with heat sink and fabrication method thereof
US7098070B2 (en) * 2004-11-16 2006-08-29 International Business Machines Corporation Device and method for fabricating double-sided SOI wafer scale package with through via connections
US7919844B2 (en) * 2005-05-26 2011-04-05 Aprolase Development Co., Llc Tier structure with tier frame having a feedthrough structure
JP2008016508A (ja) * 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置およびその製造方法
JP5107539B2 (ja) * 2006-08-03 2012-12-26 新光電気工業株式会社 半導体装置および半導体装置の製造方法
US7605477B2 (en) * 2007-01-25 2009-10-20 Raytheon Company Stacked integrated circuit assembly
KR101194842B1 (ko) 2007-09-06 2012-10-25 삼성전자주식회사 반도체 패키지가 삽입된 인쇄회로기판
JP5306634B2 (ja) * 2007-11-22 2013-10-02 新光電気工業株式会社 配線基板及び半導体装置及び配線基板の製造方法
EP2187439A1 (en) * 2007-12-28 2010-05-19 Ibiden Co., Ltd. Interposer and interposer manufacturing method
JP4828559B2 (ja) * 2008-03-24 2011-11-30 新光電気工業株式会社 配線基板の製造方法及び電子装置の製造方法
JP2009231635A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136634A1 (en) 2003-12-17 2005-06-23 Sergey Savastiouk Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US20060267213A1 (en) 2005-05-26 2006-11-30 Volkan Ozguz Stackable tier structure comprising prefabricated high density feedthrough
US20090071705A1 (en) * 2007-09-18 2009-03-19 Samsung Electro-Mechanics Co., Ltd. Printed circuit board having embedded components and method for manufacturing thereof

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