KR20160086785A - 반도체 장치 - Google Patents

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히데카주 미야이리
타케시 오사다
켄고 아키모토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

표시 장치의 고정세화에 수반하여 화소수가 증가되고 게이트선의 개수 및 신호선의 개수가 증가된다. 게이트선의 개수 및 신호선의 개수가 증가되면, 이들을 구동하기 위한 구동 회로를 갖는 IC칩을 본딩 등에 의하여 실장하기 어렵게 되고, 제조 비용이 증대하는 문제가 있다. 동일 기판 위에 화소부와, 화소부를 구동하는 구동 회로를 갖고, 구동 회로의 적어도 일부의 회로는 상하를 게이트 전극으로 끼운 산화물 반도체를 사용한 박막 트랜지스터로 구성된다. 동일 기판 위에 화소부 및 구동 회로가 형성됨으로써 제조 비용이 저감된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
산화물 반도체를 사용한 반도체 장치 및 그 제작 방법에 관한 것이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등의 평판에 형성된 박막 트랜지스터는 비정질 실리콘, 다결정 실리콘으로 제작된다. 비정질 실리콘을 사용한 박막 트랜지스터는 전계 효과 이동도가 낮으면서 유리 기판의 대면적화에 대응할 수 있고, 한편, 다결정 실리콘을 사용한 박막 트랜지스터는 전계 효과 이동도가 높으면서, 레이저 어닐 등의 결정화 공정이 필요하기 때문에, 유리 기판의 대면적화에 반드시 적응된다고는 할 수 없는 특성을 갖는다.
이에 대해, 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체막으로서 산화아연, In-Ga-Zn-O계 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허 문헌 1 및 특허 문헌 2에 개시되어 있다.
[특허 문헌 1]특개2007-123861호 공보
[특허 문헌 2]특개2007-096055호 공보
산화물 반도체에 채널 형성 영역을 형성하는 박막 트랜지스터는 비정질 실리콘을 사용한 박막 트랜지스터보다 높은 전계 효과 이동도를 얻을 수 있다. 산화물 반도체막은 스퍼터링법 등에 의하여 300℃ 이하의 온도에서 막을 형성할 수 있고, 다결정 실리콘을 사용한 박막 트랜지스터보다 제조 공정이 간단하다.
상술한 바와 같은 산화물 반도체를 사용하여 유리 기판, 플라스틱 기판 등에 박막 트랜지스터를 형성하고, 액정 디스플레이, 일렉트로루미네센스 디스플레이, 또는 전자 페이퍼 등의 표시 장치에 응용하는 것이 기대되고 있다.
또한, 표시 장치의 표시 영역을 대형화하면, 화소수가 증가되고 게이트선의 개수 및 신호선의 개수가 증가된다. 그리고, 표시 장치의 고정세화에 수반하여 화소수가 증가되고 게이트선의 개수 및 신호선의 개수가 증가된다. 게이트선의 개수 및 신호선의 개수가 증가되면, 이들을 구동시키기 위한 구동 회로를 갖는 IC칩을 본딩 등에 의하여 실장하기 어렵게 되고, 제조 비용이 증대한다.
그래서, 화소부를 구동하는 구동 회로의 적어도 일부의 회로에 산화물 반도체를 사용하는 박막 트랜지스터를 사용하여 제조 비용을 저감하는 것을 과제의 하나로 한다.
화소부를 구동하는 구동 회로의 적어도 일부의 회로에 산화물 반도체를 사용하는 박막 트랜지스터를 사용하는 경우, 그 박막 트랜지스터에는 높은 동특성(온 특성이나 주파수 특성(f특성이라고 불림))이 요구된다. 높은 동특성(온 특성)을 갖는 박막 트랜지스터를 제공하고, 고속 구동할 수 있는 구동 회로를 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 형태는 채널에 산화물 반도체층을 사용함으로써, 신뢰성이 높은 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
산화물 반도체층 상하에 게이트 전극을 형성함으로써, 박막 트랜지스터의 온 특성 및 신뢰성의 향상을 실현한다.
또한, 상하의 게이트 전극에 인가하는 게이트 전압을 제어함으로써 임계 값 전압을 제어할 수 있다. 상하의 게이트 전극을 도통시켜 전위를 동일하게 하여도 좋고, 상하의 게이트 전극을 서로 다른 배선에 접속시켜 전위를 상이하게 하여도 좋다. 예를 들어, 임계 값 전압을 제로 또는 제로와 가깝게 하고, 구동 전압을 저감시킴으로써 소비 전력의 저하를 도모할 수 있다. 또한, 임계 값 전압을 양으로 하여 인핸스먼트형(enhancement mode) 트랜지스터로서 기능시킬 수 있다. 또한, 임계 값 전압을 음으로 하여 디플리션형(depletion mode) 트랜지스터로서 기능시킬 수도 있다.
예를 들어, 인핸스먼트형 트랜지스터와 디플리션형 트랜지스터를 조합하여 인버터 회로(이하, EDMOS 회로라고 함)를 구성하고, 구동 회로에 사용할 수 있다. 구동 회로는 논리 회로부와, 스위치부 또는 버퍼부를 적어도 갖는다. 논리 회로부는 상기 EDMOS 회로를 포함한 회로 구성으로 한다. 또한, 스위치부 또는 버퍼부는 온 전류를 많이 흘릴 수 있는 박막 트랜지스터를 사용하는 것이 바람직하고, 디플리션형 트랜지스터, 또는 산화물 반도체층의 상하에 게이트 전극을 갖는 박막 트랜지스터를 사용한다.
공정수를 대폭으로 늘리지 않고 동일 기판 위에 상이한 구조의 박막 트랜지스터를 제작할 수도 있다. 예를 들어, 고속 구동시키는 구동 회로에는 산화물 반도체층의 상하에 게이트 전극을 갖는 박막 트랜지스터를 사용하여 EDMOS 회로를 구성하고, 화소부에는 산화물 반도체층 아래에만 게이트 전극을 갖는 박막 트랜지스터를 사용하여도 좋다.
또한, n채널형 TFT의 임계 값 전압이 양인 경우에는 인핸스먼트형 트랜지스터로 정의하고, n채널형 TFT의 임계 값 전압이 음인 경우는, 디플리션형 트랜지스터로 정의하고, 본 명세서를 통하여 이 정의에 따르는 것으로 한다.
또한, 산화물 반도체층 상방에 형성하는 게이트 전극의 재료로서는, 도전막이라면 특히 한정되지 않고, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 한 합금을 사용한다. 또한, 게이트 전극은 상술한 원소를 포함한 단층에 한정되지 않고, 2층 이상의 적층을 사용할 수 있다.
또한, 산화물 반도체층 상방에 형성하는 게이트 전극의 재료로서, 화소 전극과 같은 재료(투과형 표시 장치라면, 투명 도전막 등)를 사용할 수 있다. 예를 들어, 화소부에 있어서, 박막 트랜지스터와 전기적으로 접속되는 화소 전극을 형성하는 공정과 같은 공정에서 산화물 반도체층 상방에 형성하는 게이트 전극을 형성할 수 있다. 이로써, 공정수를 대폭으로 늘리지 않고, 산화물 반도체층의 상하에 게이트 전극을 형성한 박막 트랜지스터를 형성할 수 있다. 또한, 산화물 반도체층 상방에 게이트 전극을 형성함으로써 박막 트랜지스터의 신뢰성을 측정하기 위한 바이어스-열 스트레스 시험(이한, BT 시험이라고 함)에 있어서, BT 시험 전후에 있어서의 박막 트랜지스터의 임계 값 전압의 변화량을 저감할 수 있다. 즉, 산화물 반도체층의 상방에 게이트 전극을 형성함으로써 신뢰성을 향상시킬 수 있다.
본 명세서에서 개시하는 발명의 구성은 절연 표면 위에 제 1 게이트 전극과, 제 1 게이트 전극 상방에 제 1 절연층과, 제 1 절연층 상방에 소스 전극 또는 드레인 전극과, 소스 전극 및 드레인 전극 상방에 산화물 반도체층과, 산화물 반도체층을 덮는 제 2 절연층과, 제 2 절연층 상방에 제 2 게이트 전극을 갖고, 산화물 반도체층은 제 1 절연층 상방에 형성되고 제 1 게이트 전극과 중첩되고, 산화물 반도체층의 적어도 일부분은 소스 전극과 드레인 전극 사이에 배치되고, 제 2 게이트 전극은 산화물 반도체층 및 제 1 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 장치이다.
상기 구성은 상기 과제의 적어도 하나를 해결한다.
상기 구성에 있어서, 제 2 게이트 전극의 폭은 제 1 게이트 전극의 폭보다 넓게 함으로써 산화물 반도체층 전체에 제 2 게이트 전극으로부터 전압을 인가할 수 있다.
또는, 상기 구성에 있어서, 제 1 게이트 전극의 폭은 제 2 게이트 전극의 폭보다 좁게 함으로써 소스 전극 또는 드레인 전극과 중첩되는 면적을 축소하여 기생 용량을 작게 할 수 있다. 또한, 상기 제 2 게이트 전극의 폭은 소스 전극과 드레인 전극의 간격보다 좁게 함으로써, 소스 전극 또는 드레인 전극과 중첩되지 않도록 하여 기생 용량을 더 저감하는 구성으로 하여도 좋다.
또한, 상기 구성의 제작 방법도 특징을 갖고, 그 제작 방법은 절연 표면 위에 제 1 게이트 전극을 형성하고, 제 1 게이트 전극 위에 제 1 절연층을 형성하고, 제 1 절연층 위에 소스 전극 또는 드레인 전극을 형성하고, 제 1 절연층, 소스 전극, 및 드레인 전극에 플라즈마 처리를 행한 후, 소스 전극 및 드레인 전극 위에 산화물 반도체층을 형성하고, 산화물 반도체층을 덮는 제 2 절연층을 형성하고, 제 2 절연층 위에 제 2 게이트 전극을 형성하는 반도체 장치의 제작 방법이다. 이 제작 방법에 있어서, 제 2 게이트 전극을 화소 전극과 같은 재료 및 같은 마스크를 사용하여 제작함으로써 공정수를 대폭으로 늘리지 않고 제작할 수 있다.
또한, 다른 발명의 구성은 화소부와 구동 회로를 갖고, 화소부는 적어도 제 1 산화물 반도체층을 갖는 제 1 박막 트랜지스터를 갖고, 구동 회로는 적어도 제 2 산화물 반도체층을 갖는 제 2 박막 트랜지스터와, 제 3 산화물 반도체층을 갖는 제 3 박막 트랜지스터를 갖는 EDMOS 회로를 갖고, 제 3 박막 트랜지스터는 제 3 산화물 반도체층 하방에 제 1 게이트 전극과, 제 3 산화물 반도체층 상방에 제 2 게이트 전극을 갖고, 제 3 산화물 반도체층의 적어도 일부분은 소스 전극과 드레인 전극 사이에 배치되고, 제 2 게이트 전극은 제 3 산화물 반도체층 및 제 1 게이트 전극과 중첩되는 반도체 장치이다.
상기 구성에 있어서, 화소부의 제 1 박막 트랜지스터는 화소 전극과 전기적으로 접속되고, 화소 전극은 구동 회로의 제 2 게이트 전극과 같은 재료로 형성함으로써 공정수를 늘리지 않고 제작할 수 있다.
상기 구성에 있어서, 화소부의 제 1 박막 트랜지스터는 화소 전극과 전기적으로 접속되고, 화소 전극은 구동 회로의 제 2 게이트 전극과 상이한 재료로 하고, 예를 들어, 화소 전극을 투명 도전막으로 형성하고, 제 2 게이트 전극을 알루미늄막으로 형성함으로써, 구동 회로의 제 2 게이트 전극의 저저항화를 도모할 수 있다.
또한, 구동 회로의 제 3 산화물 반도체층은 제 1 절연층을 사이에 두고 제 1 게이트 전극과 중첩되고, 또 제 2 절연층을 사이에 두고 제 2 게이트 전극과 중첩되는, 소위 듀얼 게이트 구조이다.
또한, 구동 회로를 갖는 반도체 장치로서는, 액정 표시 장치 외에, 발광 소자를 사용한 발광 표시 장치나, 전기 영동 표시 소자를 사용한 전자 페이퍼라고 불리는 표시 장치를 들 수 있다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 발광 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
발광 소자를 사용한 발광 표시 장치에 있어서는, 화소부에 복수의 박막 트랜지스터를 갖고, 화소부에 있어서 어느 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선, 또는 드레인 배선을 전기적으로 접속시키는 개소를 갖는다.
또한, 박막 트랜지스터는 정전기 등으로 인하여 파괴되기 쉬우므로, 게이트선 또는 소스선에 대하여 구동 회로 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는 산화물 반도체를 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
본 명세서 중에서 사용하는 산화물 반도체는 InMO3(ZnO)m(m>0)로 표기되는 박막을 형성하고, 그 박막을 반도체층으로서 사용한 박막 트랜지스터를 제작한다. 또한, M은 Ga, Fe, Ni, Mn 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는, Ga인 경우 외, Ga와 Ni 또는 Ga와 Fe 등, Ga 외의 상기 금속 원소가 함유된 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함된 금속 원소 외에 불순물 원소로서 Fe, Ni, 그 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 함유된 것이 있다. 본 명세서에 있어서는, 이 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
In-Ga-Zn-O계 비단결정막은 스퍼터링법으로 형성한 후, 200℃ 내지 500℃, 대표적으로는 300℃ 내지 400℃에서 10분 내지 100분 가열한다. 또한, In-Ga-Zn-O계 비단결정막은 비정질 구조가 XRD 분석에서는 관찰된다.
In-Ga-Zn-O계 비단결정막으로 대표되는 산화물 반도체는 에너지 갭(Eg)이 넓은 재료이므로, 산화물 반도체층 상하에 2개의 게이트 전극을 형성하여도 오프 전류의 증대를 억제할 수 있다.
또한, “제 1” “제 2”라고 붙여진 서수사는 편의상 사용하는 것이고, 공정의 순서 또는 적층하는 순서를 나타내는 것은 아니다. 또한, 본 명세서에 있어서, 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
게이트선 구동 회로 또는 소스선 구동 회로 등의 주변 회로, 또는 화소부에 상하를 2개의 게이트 전극에 끼워진 산화물 반도체를 사용한 박막 트랜지스터를 사용함으로써 제조 비용을 저감한다.
또한, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체를 사용한 박막 트랜지스터에 의하여, BT 시험에 있어서, BT 시험 전후의 박막 트랜지스터의 임계 값 전압의 변화량을 저감할 수 있다. 즉, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체를 사용한 박막 트랜지스터에 의하여 신뢰성을 향상시킬 수 있다.
도 1a는 실시형태 1의 표시 장치의 일례를 도시하는 단면도이고, 도 1b는 실시형태 1의 표시 장치의 다른 일례를 도시하는 단면도이고, 도 1c는 실시형태 1의 표시 장치의 다른 일례를 도시하는 단면도.
도 2a는 실시형태 2의 반도체 장치의 단면도이고, 도 2b는 실시형태 2의 반도체 장치의 등가 회로도이고, 도 2c는 실시형태 2의 반도체 장치의 상면도.
도 3a 및 도 3b는 실시형태 3의 표시 장치의 전체를 설명하는 블록도.
도 4는 실시형태 3의 표시 장치의 배선, 입력 단자 등의 배치를 설명하는 도면.
도 5는 시프트 레지스터 회로의 구성을 설명하는 블록도.
도 6은 플립플롭 회로의 일례를 도시하는 도면.
도 7은 플립플롭 회로의 레이아웃도(상면도)를 도시하는 도면.
도 8은 시프트 레지스터 회로의 동작을 설명하기 위한 타이밍 차트를 도시하는 도면.
도 9a 내지 도 9c는 실시형태 4의 반도체 장치의 제작 방법을 설명하는 도면.
도 10a 내지 도 10c는 실시형태 4의 반도체 장치의 제작 방법을 설명하는 도면.
도 11은 실시형태 4의 반도체 장치의 제작 방법을 설명하는 도면.
도 12는 실시형태 4의 반도체 장치의 제작 방법을 설명하는 도면.
도 13은 실시형태 4의 반도체 장치의 제작 방법을 설명하는 도면.
도 14는 실시형태 4의 반도체 장치를 설명하는 도면.
도 15a 및 도 15b는 실시형태 4의 반도체 장치를 설명하는 도면.
도 16은 실시형태 4의 반도체 장치를 설명하는 도면.
도 17은 실시형태 5의 반도체 장치를 설명하는 단면도.
도 18은 실시형태 6의 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 19a 내지 도 19c는 실시형태 6의 반도체 장치를 설명하는 단면도.
도 20a 및 도 20b는 실시형태 6의 반도체 장치를 설명하는 상면도 및 단면도.
도 21a 및 도 21b는 실시형태 7의 반도체 장치를 설명하는 상면도 및 단면도.
도 22는 실시형태 7의 반도체 장치를 설명하는 단면도.
도 23a 내지 도 23d는 전자기기의 일례를 도시하는 외관도.
도 24a 및 도 24b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 25a 및 도 25b는 휴대 전화기의 일례를 도시하는 외관도.
도 26은 실시형태 9의 반도체 장치를 설명하는 단면도.
본 실시형태에 대하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타낸 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
도 1a에 구동 회로에 사용하는 제 1 박막 트랜지스터(430)와, 화소부에 사용하는 제 2 박막 트랜지스터(170)를 동일 기판 위에 형성하는 예를 나타낸다. 또한, 도 1a는 표시 장치의 단면도의 일례이다.
화소부와 구동 회로는 동일 기판 위에 형성하고, 화소부에 있어서는, 매트릭스 형상으로 배치한 인핸스먼트형 트랜지스터인 제 2 박막 트랜지스터(170)를 사용하여 화소 전극(110)으로의 전압 인가의 온/오프를 전환한다. 이 화소부에 배치하는 제 2 박막 트랜지스터(170)는 산화물 반도체층(103)을 사용하고, 제 2 박막 트랜지스터의 전기 특성은 게이트 전압 ±20V에 있어서, 온/오프비가 109이상이므로 표시의 콘트라스트를 향상시킬 수 있고, 또한 누설 전류가 적으므로 저소비 전력 구동을 실현할 수 있다. 온/오프비란, 오프 전류와 온 전류의 비율(ION/IOFF)이고, 클수록 스위칭 특성이 뛰어나다고 할 수 있고, 표시의 콘트라스트 향상에 기여한다. 또한, 온 전류란, 트랜지스터가 온 상태일 때, 소스 전극과 드레인 전극 사이에 흐르는 전류를 가리킨다. 또한, 오프 전류란, 트랜지스터가 오프 상태일 때, 소스 전극과 드레인 전극 사이에 흐르는 전류를 가리킨다. 예를 들어, n형 트랜지스터의 경우에는, 게이트 전압이 트랜지스터의 임계 값 전압보다 낮을 때, 소스 전극과 드레인 전극 사이에 흐르는 전류이다. 이와 같이, 고(高)콘트라스트, 및 저소비 전력 구동을 실현하기 위해서는 화소부에 인핸스먼트형 트랜지스터를 사용하는 것이 바람직하다.
구동 회로에 있어서는, 산화물 반도체층(405) 하방에 제 1 게이트 전극(401)과, 산화물 반도체층(405) 상방에 제 2 게이트 전극(470)을 갖는 박막 트랜지스터(430)을 적어도 하나 사용한다. 이 제 2 게이트 전극(470)은 백 게이트 전극이라고도 부를 수 있다. 백 게이트 전극을 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 함)에 있어서, BT시험 전후의 박막 트랜지스터의 임계 값 전압의 변화량을 저감할 수 있다.
이 박막 트랜지스터(430)의 구조를 도 1a를 사용하여 설명한다. 절연 표면을 갖는 기판(400) 위에 형성된 제 1 게이트 전극(401)은 제 1 게이트 절연층(403)으로 덮이고, 제 1 게이트 전극(401)과 중첩되는 제 1 게이트 절연층(403) 위에는 제 1 배선(409) 또는 제 2 배선(410)이 형성된다. 소스 전극 또는 드레인 전극으로서 기능하는 제 1 배선(409) 또는 제 2 배선(410) 위에는 산화물 반도체층(405)을 갖는다. 이 산화물 반도체층(405)을 덮는 제 2 게이트 절연층(412)을 갖는다. 제 2 게이트 절연층(412) 위에 제 2 게이트 전극(470)을 갖는다.
또한, 제 1 게이트 전극(401)과 제 2 게이트 전극(470)을 전기적으로 접속하여 전위를 동일하게 하여도 좋다. 전위를 동일하게 하면 산화물 반도체층 상하로부터 게이트 전압을 인가할 수 있으므로, 온 상태에서 흐르는 전류를 크게 할 수 있다.
또한, 임계 값 전압을 음으로 시프트하기 위한 제어 신호선을 제 1 게이트 전극(401) 또는 제 2 게이트 전극(470)의 어느 한쪽과 전기적으로 접속함으로써 디플리션형 TFT로 할 수 있다.
또한, 임계 값 전압을 양으로 시프트시키기 위한 제어 신호선을 제 1 게이트 전극(401) 또는 제 2 게이트 전극(470)의 어느 한쪽과 전기적으로 접속함으로써, 인핸스먼트형 TFT로 할 수 있다.
또한, 구동 회로에 사용하는 2개의 박막 트랜지스터의 조합은 특히 한정되지 않고, 하나의 게이트 전극을 갖는 박막 트랜지스터를 디플리션형 TFT로서 사용하고, 2개의 게이트 전극을 갖는 박막 트랜지스터를 인핸스먼트형 TFT로서 사용하여도 좋다. 이 경우에는, 화소부의 박막 트랜지스터로서 게이트 전극을 산화물 반도체층 상하에 각각 갖는 구조로 한다.
또한, 화소부의 박막 트랜지스터로서 게이트 전극을 산화물 반도체층 상하에 각각 갖는 구조로 하고, 구동 회로의 인핸스먼트형 TFT로서 게이트 전극을 산화물 반도체층 상하에 각각 갖는 구조로 하고, 구동 회로의 디플리션형 TFT로서 게이트 전극을 산화물 반도체층의 상하에 각각 갖는 구조로 하여도 좋다. 이 경우에는 임계 값 전압을 제어하기 위한 제어 신호선을 상하 어느 한쪽의 게이트 전극에 전기적으로 접속시켜, 그 접속된 게이트 전극이 임계 값 전압을 제어하는 구성으로 한다.
또한, 도 1a에 있어서는, 제 2 게이트 전극(470)은 화소부의 화소 전극(110)과 같은 재료, 예를 들어, 투과형 액정 표시 장치라면 투명 도전막을 사용하여 공정수를 저감하지만, 특히 한정되지 않는다. 또한, 제 2 게이트 전극(470)의 폭은 제 1 게이트 전극(401)의 폭보다 넓고, 또한, 산화물 반도체층의 폭보다 넓은 예를 제시하지만 특히 한정되지 않는다.
제 2 게이트 전극의 재료 및 폭이 도 1a와 상이한 예를 도 1b에 도시한다. 또한, 도 1b는 유기 발광 소자 또는 무기 발광 소자와 접속된 박막 트랜지스터(170)를 화소부에 갖는 표시 장치의 예이다.
도 1b에 있어서는, 박막 트랜지스터(432)의 제 2 게이트 전극으로서 기능하는 전극(471)의 재료는 금속 재료(알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금)을 사용하고, 단면에 있어서의 전극(471)의 폭은 도 1a의 제 2 게이트 전극(470)보다 좁다. 또한, 전극(471)의 폭은 산화물 반도체층의 폭보다 좁다. 폭을 좁게 함으로써 제 1 배선(409) 및 제 2 배선(410)과 제 2 게이트 절연층(412)을 사이에 두고 중첩되는 면적을 저감할 수 있어, 기생 용량을 작게 할 수 있다.
발광 소자는 적어도 제 1 전극(472), 발광층(475), 제 2 전극(474)을 갖는다. 도 1b에 있어서는, 전극(471)은 화소부의 제 1 전극(472)과 같은 재료, 예를 들어, 알루미늄 등을 사용하여 공정수를 저감하지만, 특히 한정되지 않는다. 또한, 도 1b에 있어서, 절연층(473)은 인접하는 화소의 제 1 전극과의 절연을 도모하기 위한 격벽으로서 기능한다.
또한, 제 2 게이트 전극의 재료 및 폭이 도 1a와 상이한 예를 도 1c에 도시한다. 도 1c에 있어서는, 박막 트랜지스터(433)의 제 2 게이트 전극으로서 기능하는 전극(476)의 재료는 금속 재료(알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금)을 사용하고, 단면에 있어서의 제 2 게이트 전극의 폭은 도 1b보다 좁다. 도 1b보다 더 폭을 좁게 함으로써 제 1 배선(409) 및 제 2 배선(410)과 제 2 게이트 절연층(412)을 사이에 두고 중첩되지 않도록 할 수 있고, 그리고 기생 용량을 작게 할 수 있다. 도 1c에 도시하는 전극(476)의 폭은 제 1 배선(409)과 제 2 배선(410)의 간격보다 좁다. 이와 같이 폭이 좁은 전극(476)을 형성하는 경우에는, 웨트 에칭 등을 사용하여 레지스트 마스크 단부보다 내측에 전극(476)의 양단이 위치하는 공정으로 하는 것이 바람직하다. 다만, 도 1c에 있어서는, 화소 전극(110)과 상이한 금속 재료를 사용하기 때문에, 전극(476)을 형성하기 위한 포토리소그래피 공정이 1회 증가되고, 마스크수도 1장 추가되게 된다.
액정 표시 장치나 발광 표시 장치나 전자 페이퍼에 사용하는 게이트선 구동 회로 또는 소스선 구동 회로 등의 주변 회로, 또는 화소부에 대하여, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체를 사용한 박막 트랜지스터를 사용함으로써, 고속 구동이나 저소비 전력화를 도모할 수 있다. 또한, 공정수를 대폭으로 증가시키지 않고, 동일 기판 위에 화소부와 구동 회로의 양쪽을 형성할 수 있다. 동일 기판 위에 화소부 외의 각종 회로를 형성함으로써 표시 장치의 제조 비용을 저감할 수 있다.
(실시형태 2)
실시형태 1에서는 구동 회로의 박막 트랜지스터로서 하나의 박막 트지스터를 설명했지만, 여기서는, 2개의 n채널형 박막 트랜지스터를 사용하여 구동 회로의 인버터 회로를 구성하는 예를 바탕으로 하여 이하에 설명한다. 도 2a에 도시하는 박막 트랜지스터는 실시형태 1의 도 1a에 도시한 박막 트랜지스터(430)와 동일한 것이므로, 같은 부분에는 같은 부호를 사용하여 설명한다.
화소부를 구동하기 위한 구동 회로는, 인버터 회로, 용량, 저항 등을 사용하여 구성한다. 2개의 n채널형 TFT를 조합하여 인버터 회로를 형성하는 경우, 인핸스먼트형 트랜지스터와 디플리션형 트랜지스터를 조합하여 형성하는 경우(이하, EDMOS 회로라고 함)와, 2개의 인핸스먼트형 TFT들로 형성하는 경우(이하, EEMOS 회로라고 함)가 있다.
구동 회로의 인버터 회로의 단면 구조를 도 2a에 도시한다. 또한, 도 2a 내지 도 2c에 도시하는 박막 트랜지스터(430), 제 2 박막 트랜지스터(431)는 보텀 게이트형 박막 트랜지스터이고, 반도체층 아래에 배선이 형성된 박막 트랜지스터의 예이다.
도 2a에 있어서, 기판(400) 위에 제 1 게이트 전극(401) 및 게이트 전극(402)을 형성한다. 제 1 게이트 전극(401) 및 게이트 전극(402)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 형성 또는 적층하여 형성할 수 있다.
예를 들어, 제 1 게이트 전극(401) 및 게이트 전극(402)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층이 적층된 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층이 적층된 2층 구조, 질화티타늄층과 몰리브덴층이 적층된 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층이 적층된 적층 구조로 하는 것이 바람직하다.
또한, 제 1 게이트 전극(401) 및 게이트 전극(402)을 덮는 제 1 게이트 절연층(403) 위에는 제 1 배선(409) 및 제 2 배선(410)을 형성한다. 제 2 배선(410)은 제 1 게이트 절연층(403)에 형성된 콘택트 홀(404)을 통하여 게이트 전극(402)과 직접 접속된다.
제 1 배선(409) 및 제 2 배선(410) 위에는 산화물 반도체층(405)을 형성한다. 또한, 제 3 배선(411) 위에는 제 2 산화물 반도체층(407)을 형성한다.
박막 트랜지스터(430)는, 제 1 게이트 전극(401)과, 제 1 게이트 절연층(403)을 사이에 두고 제 1 게이트 전극(401)과 중첩되는 산화물 반도체층(405)을 갖고, 제 1 배선(409)은 음의 전압VDL이 인가되는 전원선(음 전원선)이다. 이 전원선은 접지 전위의 전원선(접지 전원선)으로 하여도 좋다.
또한, 제 2 박막 트랜지스터(431)는 게이트 전극(402)과, 제 1 게이트 절연층(403)을 사이에 두고 게이트 전극(402)과 중첩되는 제 2 산화물 반도체층(407)을 갖고, 제 3 배선(411)은 양의 전극 VDH가 인가되는 전원선(양의 전원선)이다.
또한, 구동 회로의 인버터 회로의 상면도를 도 2c에 도시한다. 도 2c에 있어서, 쇄선 Z1-Z2에서 절단한 단면이 도 2a에 상당한다.
또한, EDMOS 회로의 등가 회로를 도 2b에 도시한다. 도 2a에 도시하는 회로 접속은 도 2b에 상당하고, 박막 트랜지스터(430)를 인핸스먼트형의 n채널형 트랜지스터로 하고, 제 2 박막 트랜지스터(431)를 디플리션형의 n채널형 트랜지스터로 하는 예이다.
박막 트랜지스터(430)를 인핸스먼트형의 n채널형 트랜지스터로 하기 때문에, 본 실시형태에서는 산화물 반도체층(405) 위에 제 2 게이트 절연층(412)과, 상기 제 2 게이트 절연층(412) 위에 제 2 게이트 전극(470)을 형성하고, 제 2 게이트 전극(470)에 인가하는 전압에 의하여 박막 트랜지스터(430)의 임계 값 제어를 행한다.
또한, 제 2 게이트 절연층(412)은 제 2 산화물 반도체층(407)을 덮는 보호막으로서도 기능한다.
또한, 도 2a 및 도 2c에서는 제 2 배선(410)은 제 1 게이트 절연층(403)에 형성된 콘택트 홀(404)을 통하여 게이트 전극(402)과 직접 접속되는 예를 나타냈지만, 특히 한정되지 않고, 접속 전극을 별도로 형성하여 제 2 배선(410)과 게이트 전극(402)을 전기적으로 접속시켜도 좋다.
또한, 본 실시형태는 실시형태 1과 자유로이 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 표시 장치에 대하여 블록도 등을 참조하여 설명한다.
도 3a는 액티브 매트릭스형 액정 표시 장치의 블록도의 일례를 도시한 것이다. 도 3a에 도시하는 액정 표시 장치는 기판(300) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(301)와, 각 화소의 게이트 전극에 접속된 주사선을 제어하는 주사선 구동 회로(302)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동 회로(303)를 갖는다.
도 3b는 액티브 매트릭스형 발광 표시 장치의 블록도의 일례를 도시한 것이다. 도 3b에 도시하는 발광 표시 장치는 기판(310) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(311)와, 각 화소의 게이트 전극에 접속된 주사선을 제어하는 제 1 주사선 구동 회로(312) 및 제 2 주사선 구동 회로(313)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동 회로(314)를 갖는다. 하나의 화소에 스위칭용 TFT(Thin Film Transistor)와 전류 제어용 TFT의 2개를 배치하는 경우, 도 3b에 도시하는 발광 표시 장치에서는 스위칭용 TFT의 게이트 전극에 접속된 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(312)에서 생성하고, 전류 제어용 TFT의 게이트 전극에 접속된 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(313)에서 생성한다. 다만, 제 1 주사선에 입력되는 신호와, 제 2 주사선에 입력되는 신호를 하나의 주사선 구동 회로에서 생성하는 구성으로 하여도 좋다. 또한, 예를 들어, 스위칭 소자가 갖는 TFT의 개수에 따라 스위칭 소자의 동작을 제어하는 데 사용되는 제 1 주사선이 각 화소에 복수 형성되어도 좋다. 이 경우, 복수의 제 1 주사선에 입력되는 신호를 모두 하나의 주사선 구동 회로에서 생성하여도 좋고, 복수의 주사선 구동 회로를 형성하여 복수의 주사선 구동 회로 각각에서 생성하여도 좋다.
또한, 여기서는, 주사선 구동 회로(302), 제 1 주사선 구동 회로(312), 제 2 주사선 구동 회로(313), 및 신호선 구동 회로(303, 314)를 표시 장치에 제작하는 형태를 제시했지만, 주사선 구동 회로(302), 제 1 주사선 구동 회로(312), 또는 제 2 주사선 구동 회로(313)의 일부를 IC 등의 반도체 장치로 실장하여도 좋다. 또한, 신호선 구동 회로(303, 314)의 일부를 IC 등의 반도체 장치로 실장하여도 좋다.
도 4는 표시 장치를 구성하는, 신호 입력 단자(321), 주사선, 신호선, 비선형 소자를 포함하는 보호 회로 및 화소부의 위치 관계를 설명하는 도면이다. 절연 표면을 갖는 기판(320) 위에는 주사선(323)과 신호선(324)이 교차하여 배치되고, 화소부(327)가 구성된다. 또한, 화소부(327)는 도 3a 및 도 3b에 도시하는 화소부(301)와 화소부(311)에 상당한다.
화소부(301)는 신호선 구동 회로(303)로부터 열 방향으로 연장하여 배치된 복수의 신호선 S1 내지 신호선 Sm(도시하지 않음)에 의하여 신호선 구동 회로(303)와 접속되고, 주사선 구동 회로(302)로부터 행 방향으로 연장하여 배치된 복수의 주사선 G1 내지 주사선 Gn(도시하지 않음)에 의하여 주사선 구동 회로(302)와 접속되고, 신호선 S1 내지 신호선 Sm 및 주사선 G1 내지 주사선 Gn에 대응하여 매트릭스 형상으로 배치된 복수의 화소(도시하지 않음)를 갖는다. 그리고, 각 화소는 신호선 Sj(신호선 S1 내지 신호선 Sm 중 어느 하나), 주사선 Gi(주사선 G1 내지 주사선 Gn 중 어느 하나)과 접속된다.
화소부(327)는 복수의 화소(328)가 매트릭스 형상으로 배열되어 구성된다. 화소(328)는 주사선(323)과 신호선(324)에 접속되는 화소 TFT(329), 유지 용량부(330), 화소 전극(331)을 포함하여 구성된다.
여기서 제시하는 화소 구성에 있어서, 유지 용량부(330)에서 한쪽의 전극과 화소 TFT(329)가 접속되고, 다른 쪽의 전극과 용량선(332)이 접속되는 경우를 제시한다. 또한, 화소 전극(331)은 표시 소자(액정 소자, 발광 소자, 콘트라스트 매체(전자 잉크) 등)을 구동하는 한쪽의 전극을 구성한다. 이들 표시 소자의 다른 쪽의 전극은 공통 단자(333)에 접속된다.
보호 회로는 화소부(327)와 신호선 입력 단자(322) 사이에 배치된다. 또한, 주사선 구동 회로와 화소부(327) 사이에 배치된다. 본 실시형태에서는 복수의 보호 회로를 배치함으로써, 주사선(323), 신호선(324) 및 용량 버스선(337)에 정전기 등에 의하여 서지 전압이 인가되어 화소 TFT(329) 등이 파괴되지 않도록 구성된다. 따라서, 보호 회로는 서지 전압이 인가되었을 때, 공통 배선으로 전하를 방전하도록 구성된다.
본 실시형태에서는 주사선(323) 측에 보호 회로(334), 신호선(324) 측에 보호 회로(335), 용량 버스선(337) 측에 보호 회로(336)를 배치하는 예를 제시한다. 다만, 보호 회로의 배치 위치는 이것에 한정되지 않는다. 또한, 주사선 구동 회로를 IC 등의 반도체 장치로 실장하지 않는 경우는 주사선(323) 측에 보호 회로(334)를 배치하지 않아도 좋다.
이들 회로의 각각에 실시형태 1 또는 실시형태 2에 제시한 TFT를 사용함으로써 이하의 이점이 있다.
구동 회로는 논리 회로부와, 스위치부 또는 버퍼부로 크게 나누어진다. 논리 회로부에 형성되는 TFT는 임계 값 전압을 제어할 수 있는 구성이라면 좋다. 한편, 스위치부 또는 버퍼부에 형성되는 TFT는 온 전류가 큰 것이 바람직하다. 실시형태 1 또는 실시형태 2에 제시한 TFT를 갖는 구동 회로를 형성함으로써, 논리 회로부에 형성되는 TFT의 임계 값 전압을 제어할 수 있고, 스위치부 또는 버퍼부에 형성하는 TFT의 온 전류를 크게 할 수 있다. 또한, 구동 회로가 점유하는 면적을 작게 하고, 협액연화(狹額綠化)에도 기여한다.
또한, 주사선 구동 회로를 구성하는 시프트 레지스터 회로에 대하여 이하에 설명한다.
도 5에 도시하는 시프트 레지스터 회로는 플립플롭 회로(351)를 복수 갖고, 제어 신호선(352, 353, 354, 355, 356) 및 리셋선(357)을 갖는다.
도 5의 시프트 레지스터 회로에 도시하는 바와 같이, 플립플롭 회로(351)에서는 초단의 입력 단자 IN에 제어 신호선(352)을 통하여 스타트 펄스 SSP가 입력되고, 차단 이후의 입력 단자 IN에 전단의 플립플롭 회로(351)의 출력 신호 단자 SOUT가 접속된다. 또한, N단째(N은 자연수임)의 리셋 단자 RES은 (N+3)단째의 플립플롭 회로의 출력 신호 단자 SOUT와 리셋선(357)을 통하여 접속된다. N단째의 플립플롭 회로(351)의 클록 단자 CLK에는 제어 신호선(353)을 통하여 제 1 클록 신호 CLK1이 입력된다고 가정하면, (N+1)단째의 플립플롭 회로(351)의 클록 단자 CLK에는 제어 신호선(354)을 통하여 제 2 클록 신호 CLK2가 입력된다. 또한, (N+2)단째의 플립플롭 회로(351)의 클록 단자 CLK에는 제어 신호선(355)을 통하여 제 3 클록 신호 CLK3이 입력된다. 또한, (N+3)단째의 플립플롭 회로(351)의 클록 단자 CLK에는 제어 신호선(356)을 통하여 제 4 클록 신호 CLK4가 입력된다. 그리고, (N+4)단째의 플립플롭 회로(351)의 클록 단자 CLK에는 제어 신호선(353)을 통하여 제 1 클록 신호 CLK1이 입력된다. 또한, N단째의 플립플롭 회로(351)는 게이트 출력 단자 GOUT로부터 N단째의 플립플롭 회로의 출력 SROUTN을 출력한다.
또한, 플립플롭 회로(351)와, 전원 및 전원선과의 접속을 도시하지 않지만, 각 플립플롭 회로(351)에는 전원선을 통하여 전원 전위 Vdd 및 전원 전위 GND가 공급된다.
또한, 본 명세서에서 설명하는 전원 전위는 기준 전위를 0V로 한 경우의 전위차에 상당한다. 따라서, 전원 전위를 전원 전압, 또는 전원 전압을 전원 전위라고 부르는 경우도 있다.
또한, 본 명세서에 있어서, “A와 B가 접속된다”란, A와 B가 직접 접속되는 것 외에, 전기적으로 접속되는 것을 포함하는 것으로 한다. 여기서, “A와 B가 전기적으로 접속된다”란, A와 B 사이에 어떤 전기적 작용을 갖는 대상물이 존재할 때 대상물을 통하여 A와 B의 노드가 대략 같게 되는 경우를 나타내는 것으로 한다. 구체적으로는 TFT와 같은 스위칭 소자를 통하여 A와 B가 접속되고, 상기 스위칭 소자의 도통에 의하여 A와 B의 전위가 대략 같게 되는 경우나, 저항 소자를 통하여 A와 B가 접속되고, 상기 저항 소자의 양단에 발생하는 전위차가 A와 B를 포함하는 회로의 동작에 영향을 미치지 않는 정도가 되는 경우 등, 회로 동작을 고려한 경우에 A와 B를 동일 노드로서 잡아서 지장이 없는 상태인 경우를 나타낸다.
다음에, 도 6에, 도 5에 도시한 시프트 레지스터 회로가 갖는 플립플롭 회로(351)의 일 형태를 제시한다. 도 6에 도시하는 플립플롭 회로(351)는 논리 회로부(361)와 스위치부(362)를 갖는다. 논리 회로부(361)는 TFT(363) 내지 TFT(368)를 갖는다. 또한, 스위치부(362)는 TFT(369) 내지 TFT(372)을 갖는다. 또한, 논리 회로부는 외부로부터 입력되는 신호에 따라 후단의 회로인 스위치부에 출력하는 신호를 전환하기 위한 회로이다. 또한, 스위치부란, 외부 및 제어 회로부로부터 입력되는 신호에 따라 스위치로서 기능하는 TFT의 온 또는 오프를 전환하고, 상기 TFT의 크기 및 구조에 따른 전류를 출력하기 위한 회로이다.
플립플롭 회로(351)에 있어서, 입력 단자 in은 TFT(364)의 게이트 단자, 및 TFT(367)의 게이트 단자에 접속된다. 리셋 단자 RES는 TFT(363)의 게이트 단자에 접속된다. 클록 단자 CLK는 TFT(369)의 제 1 단자, 및 TFT(371)의 제 1 단자에 접속된다. 전원 전위 Vdd가 공급되는 전원선은 TFT(364)의 제 1 단자, 및 TFT(366)의 게이트 단자 및 제 2 단자에 접속된다. 전원 전위 GND가 공급되는 전원선은 TFT(363)의 제 2 단자, TFT(365)의 제 2 단자, TFT(367)의 제 2 단자, TFT(368)의 제 2 단자, TFT(370)의 제 2 단자, 및 TFT(372)의 제 2 단자에 접속된다. 또한, TFT(363)의 제 1 단자, TFT(364)의 제 2 단자, TFT(365)의 제 1 단자, TFT(368)의 게이트 단자, TFT(369)의 게이트 단자, 및 TFT(371)의 게이트 단자는 서로 접속된다. 또한, TFT(366)의 제 1 단자는 TFT(365)의 게이트 단자, TFT(367)의 제 1 단자, TFT(368)의 제 1 단자, TFT(370)의 게이트 단자, 및 TFT(372)의 게이트 단자에 접속된다. 또한, 게이트 출력 단자 GOUT는 TFT(369)의 제 2 단자, 및 TFT(370)의 제 1 단자에 접속된다. 출력 신호 단자 SOUT는 TFT(371)의 제 2 단자, 및 TFT(372)의 제 1 단자에 접속된다.
또한, 여기서는 TFT(363) 내지 TFT(372)가 모두 n형 TFT인 경우에 대하여 설명한다.
또한, TFT는 게이트, 드레인, 소스를 포함하는 적어도 3개의 단자를 갖는 소자이고, 드레인 영역과 소스 영역 사이에 채널 형성 영역을 갖고, 드레인 영역과 채널 형성 영역과 소스 영역을 통하여 전류를 흘릴 수 있다. 여기서, 소스와 드레인은 TFT의 구조나 동작 조건 등에 따라 바꿀 수 있으므로, 어느 쪽이 소스이고, 어느 쪽이 드레인인지를 특정하기 어렵다. 그래서, 소스 및 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 부르지 않고 예를 들어, 각각을 제 1 단자, 제 2 단자라고 표기한다. 또한, 이 경우에 게이트로서 기능하는 단자에 대해서는 게이트 단자라고 표기한다.
다음에, 도 6에 도시한 플립플롭 회로(351)의 레이아웃 도면의 일례를 도 7에 도시한다.
도 7의 플립플롭 회로는 전원 전위 Vdd가 공급되는 전원선(381), 리셋선(382), 제어 신호선(353, 354, 355, 356, 383), 전원 전위 GND가 공급되는 전원선(384), 논리 회로부(361), 및 스위치부(362)를 갖는다. 논리 회로부(361)는 TFT(363) 내지 TFT(368)를 갖는다. 또한, 스위치부(362)는 TFT(369) 내지 TFT(372)을 갖는다. 또한, 도 7에서는 게이트 출력 단자 GOUT에 접속되는 배선, 출력 신호 단자 SOUT에 접속되는 배선에 대해서도 제시한다.
도 7 중에서는 반도체층(385), 제 1 배선층(386), 제 2 배선층(387), 제 3 배선층(388), 콘택트 홀(389)에 대하여 나타낸다. 또한, 제 1 배선층(386)은 게이트 전극을 형성하는 층으로 형성하고, 제 2 배선층(387)은 TFT의 소스 전극 또는 드레인 전극을 형성하는 층으로 형성하고, 제 3 배선층(388)은 화소부에 있어서 화소 전극을 형성하는 층으로 형성하면 좋다. 다만, 이것에 한정되지 않고, 예를 들어, 제 3 배선층(388)을 화소 전극을 형성하는 층과 다른 배선층으로서 형성하여도 좋다.
또한, 도 7 중의 각 회로 소자간의 접속 관계는 도 6에서 설명한 바와 같다. 또한, 도 7에서는 제 1 클록 신호가 입력되는 플립플롭 회로에 대하여 도시하므로, 제어 신호선(354) 내지 제어 신호선(356)과의 접속에 대해서는 도시되지 않는다.
도 7의 플립플롭 회로의 레이아웃 도면에 있어서, 논리 회로부(361)가 갖는 TFT(366) 또는 TFT(367)의 임계 값 전압을 제어함으로써, EDMOS 회로(373)를 구성할 수 있다. 대표적으로는, TFT(366)를 디플리션형으로 하고, TFT(367)를 인핸스먼트형으로 한 EDMOS 회로(373)로 구성하고, 스위치부(362)가 갖는 TFT(369) 내지 TFT(372)를 듀얼 게이트형 TFT, 또는 디플리션형 TFT로 한다. 또한, 도 6에 있어서, EDMOS 회로(373)에 있어서의 TFT(366)와 TFT(367)는 도 2a 내지 도 2c에 도시한 EDMOS 회로와 디플리션형의 TFT의 게이트 전극의 접속 위치가 상이하다.
TFT(366) 또는 TFT(367)를 듀얼 게이트형 TFT로 형성하고, 백 게이트 전극의 전위를 제어함으로써, 디플리션형 TFT, 또는 인핸스먼트형 TFT로 할 수 있다.
도 7에서는, TFT(366)의 임계 값 전압을 제어하기 위한 백 게이트 전극과 전위가 같은 제어 신호선(390)을 별도로 형성하고, 디플리션형으로 한다. TFT(366)는 듀얼 게이트형 TFT이고, 백 게이트 전극의 전위는 게이트 전극에 인가되는 전원 전위 Vdd가 공급되는 전원선(381)과 상이한 전위이다.
도 7에서는 TFT(369 내지 372)는 듀얼 게이트형 TFT이고, 백 게이트 전극과 게이트 전극의 전위가 같은 예이고, 백 게이트 전극의 전위는 게이트 전극에 인가되는 전원 전위 Vdd가 공급되는 전원선과 같은 전위이다.
상술한 바와 같이 하여, 표시 장치의 화소부 및 구동 회로에 배치하는 TFT를 산화물 반도체층을 사용한 n채널형 TFT만으로 형성할 수 있다.
또한, 논리 회로부(361)의 TFT(366)는 전원 전위 Vdd에 따라 전류를 흘리기 위한 TFT이고, 듀얼 게이트형 TFT 또는 TFT(366)를 디플리션형 TFT로서 흐르는 전류를 크게 함으로써, 성능을 저하시키지 않고, TFT의 소형화를 도모할 수 있다.
또한, 스위치부(362)를 구성하는 TFT에 있어서, TFT를 흐르는 전류량을 크게 하고, 또 온과 오프의 전환을 고속으로 행할 수 있으므로 성능을 저하시키지 않고 TFT가 차지하는 면적을 축소할 수 있다. 따라서, 상기 TFT로 구성되는 회로가 차지하는 면적을 축소할 수도 있다. 또한, 스위치부(362)의 TFT(369) 내지 TFT(372)는 도시하는 바와 같이, 반도체층(385)을 제 1 배선층(386) 및 제 3 배선층(388)으로 끼우도록 배치하여 듀얼 게이트형 TFT를 형성하면 좋다.
또한, 도 7에서는, 듀얼 게이트형 TFT가 반도체층(385)을 제 1 배선층(386)과, 콘택트 홀(389)에 의하여 제 1 배선층(386)에 접속되어 전위가 같게 된 제 3 배선층(388)으로 끼워져 구성되는 예를 도시했지만, 이 구성에 한정되지 않는다. 예를 들어, 제 3 배선층(388)에 대하여 별도로 제어 신호선을 형성하고, 제 3 배선층(388)의 전위를 제 1 배선층(386)으로부터 독립적으로 제어하는 구성으로 하여도 좋다.
또한, 도 7에 도시하는 플립플롭 회로의 레이아웃 도면에 있어서, TFT(363) 내지 TFT(372)의 채널 형성 영역의 형상을 U자형(??자형 또는 말굽형)으로 하여도 좋다. 또한, 도 7 중에서는, 각 TFT의 크기를 같게 하지만, 후단의 부하의 크기에 따라 출력 신호 단자 SOUT 또는 게이트 출력 단자 GOUT에 접속되는 각 TFT의 크기를 적절히 변경하여도 좋다.
다음에, 도 8에 도시하는 타이밍 차트를 사용하여, 도 5에 도시하는 시프트 레지스터 회로의 동작에 대하여 설명한다. 도 8은 도 5에 도시한 제어 신호선(352 내지 356)에 각각 공급되는 스타트 펄스 SSP, 제 1 클록 신호 CLK1 내지 제 4 클록 신호 CLK4, 및 1단째 내지 5단째의 플립플롭 회로의 출력 신호 단자 SOUT로부터 출력되는 SOUT1 내지 SOUT5에 대하여 제시한다. 또한, 도 8의 설명에서는 도 6 및 도 7에서 각 소자에 붙인 부호를 사용한다.
또한, 도 8은 플립플롭 회로가 갖는 TFT의 각각이 n형 TFT인 경우의 타이밍 차트이다. 또한, 제 1 클록 신호 CLK1 및 제 4 클록 신호 CLK4는 도시하는 바와 같이 1/4파장(점선으로 구획한 1구간)씩 시프트한 구성으로 되어 있다.
우선, 기간 T1에 있어서, 1단째의 플립플롭 회로에는 스타트 펄스 SSP가 H레벨에서 입력되고, 논리 회로부(361)는 스위치부의 TFT(369) 및 TFT(371)를 온 상태로 하고, TFT(370) 및 TFT(372)를 오프 상태로 한다. 이 때, 제 1 클록 신호 CLK1은 L레벨이기 때문에 SOUT1은 L레벨이다.
또한, 기간 T1에 있어서, 2단째 이후의 플립플롭 회로에는 IN 단자에 신호가 입력되지 않기 때문에, 동작하지 않고 L레벨을 출력한다. 또한, 초기 상태에서는 시프트 레지스터 회로의 각 플립플롭 회로는 L레벨을 출력하는 것으로 하여 설명한다.
다음에, 기간 T2에 있어서, 1단째의 플립플롭 회로에서는 기간 T1과 마찬가지로 논리 회로부(361)가 스위치부(362)의 제어를 행한다. 기간 T2에서는 제 1 클록 신호 CLK1은 H레벨이 되므로, SOUT1은 H레벨이 된다. 또한, 기간 T2에서는 2단째의 플립플롭 회로에는 SOUT1이 H레벨로 IN 단자에 입력되고, 논리 회로부(361)가 스위치부의 TFT(369) 및 TFT(371)를 온 상태로 하고, TFT(370) 및 TFT(372)를 오프 상태로 한다. 이때, 제 2 클록 신호 CLK2는 L레벨이므로 SOUT2는 L레벨이다.
또한, 기간 T2에 있어서, 3단째 이후의 플립플롭 회로에는 IN단자에 신호가 입력되지 않기 때문에, 동작하지 않고 L레벨을 출력한다.
다음에, 기간 T3에 있어서, 1단째의 플립플롭 회로에서는, 기간 T2의 상태를 유지하도록 논리 회로부(361)가 스위치부(362)를 제어한다. 따라서, 기간 T3에서는 제 1 클록 신호 CLK1은 H레벨이고, SOUT1은 H레벨이 된다. 또한, 기간 T3에 있어서, 2단째의 플립플롭 회로에서는 기간 T2와 마찬가지로 논리 회로부(361)가 스위치부(362)를 제어한다. 기간 T3에서는 제 2 클록 신호 CLK2는 H레벨이므로 SOUT2는 H레벨이다. 또한, 기간 T3의 3단째의 플립플롭 회로에는 SOUT2가 H레벨로 IN 단자에 입력되고, 논리 회로부(361)가 스위치부의 TFT(369) 및 TFT(371)를 온 상태로 하고, TFT(370) 및 TFT(372)를 오프 상태로 한다. 이때, 제 3 클록 신호 CLK3은 L레벨이기 때문에 SOUT3은 L레벨이다.
또한, 기간 T3에 있어서, 4단째 이후의 플립플롭 회로에는 IN 단자에 신호가 입력되지 않기 때문에 동작하지 않고 L레벨을 출력한다.
다음에, 기간 T4에 있어서, 1단째의 플립플롭 회로에서는 기간 T3의 상태를 유지하도록 논리 회로부(361)가 스위치부(362)를 제어한다. 따라서, 기간 T4에서는 제 1 클록 신호 CLK1는 L레벨이고, SOUT1은 L레벨이다. 또한, 기간 T4에 있어서, 2단째의 플립플롭 회로에서는 기간 T3의 상태를 유지하도록 논리 회로부(361)가 스위치부(362)를 제어한다. 따라서, 기간 T4에 있어서, 제 2 클록 신호 CLK2은 H레벨이고, SOUT2는 H레벨이다. 또한, 기간 T4에 있어서, 3단째의 플립플롭 회로에서는 기간 T3과 마찬가지로 논리 회로부(361)가 스위치부(362)를 제어한다. 기간 T4에서는 제 3 클록 신호 CLK3은 H레벨이므로 SOUT3은 H레벨이다. 또한, 기간 T4의 4단째의 플립플롭 회로에는 SOUT3이 H레벨로 IN 단자에 입력되고, 논리 회로부(361)가 스위치부(362)의 TFT(369) 및 TFT(371)를 온 상태로 하고, TFT(370) 및 TFT(372)를 오프 상태로 한다. 이때, 제 4 클록 신호 CLK4는 L레벨이기 때문에 SOUT4는 L레벨이다.
또한, 기간 T4에 있어서, 5단째 이후의 플립플롭 회로에는 IN 단자에 신호가 입력되지 않기 때문에 동작하지 않고 L레벨을 출력한다.
다음에, 기간 T5에 있어서, 2단째의 플립플롭 회로에서는 기간 T3의 상태를 유지하도록 논리 회로부(361)가 스위치부(362)를 제어한다. 따라서, 기간 T5에 있어서, 제 2 클록 신호 CLK2는 L레벨이고, SOUT2는 L레벨이다. 또한, 기간 T5에서는 3단째의 플립플롭 회로에서는 기간 T4의 상태를 유지하도록 논리 회로부(361)가 스위치부(362)를 제어한다. 따라서, 기간 T5에서는 제 3 클록 신호 CLK3은 H레벨이고, SOUT3은 H레벨이다. 또한, 기간 T5에 있어서, 4단째의 플립플롭 회로에서는 기간 T4와 마찬가지로 논리 회로부(361)가 스위치부(362)를 제어한다. 기간 T5에서는 제 4 클록 신호 CLK4는 H레벨이므로 SOUT4는 H레벨이다. 또한, 5단째 이후의 플립플롭 회로는 1단째 내지 4단째의 플립플롭 회로와 같은 배선 관계이고, 입력되는 신호의 타이밍도 마찬가지므로 설명은 생략한다.
도 5의 시프트 레지스터 회로에서 도시한 바와 같이, SOUT4는 1단째의 플립플롭 회로의 리셋 신호를 겸한다. 기간 T5에서는 SOUT4가 H레벨이 되고, 이 신호가 1단째의 플립플롭 회로의 리셋 단자 RES에 입력된다. 리셋 신호가 입력됨으로써 스위치부(362)의 TFT(369) 및 TFT(371)를 오프 상태로 하고, TFT(370) 및 TFT(372)를 온 상태로 한다. 그리고, 1단째의 플립플롭 회로의 SOUT1은 다음 스타트 펄스 SSP가 입력될 때까지 L레벨을 출력한다.
상술한 동작에 의하여, 2단째 이후의 플립플롭 회로에서도 후단의 플립플롭 회로로부터 출력되는 리셋 신호에 의거하여 논리 회로부가 리셋되고, SOUT1 내지 SOUT5에 제시하는 바와 같이, 클록 신호의 1/4 파장만큼 시프트한 파형의 신호를 출력하는 시프트 레지스터 회로로 할 수 있다.
또한, 플립플롭 회로로서 논리 회로부에 인핸스먼트형과 디플리션형을 조합한 EDMOS의 TFT를 구비하고, 스위치부에 듀얼 게이트형 TFT를 구비하는 구성으로 함으로써 논리 회로부(361)를 구성하는 TFT를 흐르는 전류량을 크게 할 수 있고, 성능을 저하시키지 않고, TFT가 차지하는 면적, 또한 상기 TFT로 구성되는 회로가 차지하는 면적을 축소할 수 있다. 또한, 스위치부(362)를 구성하는 TFT에 있어서는, TFT를 흐르는 전류량을 크게 하고, 온/오프 전환을 고속으로 행할 수 있으므로, 성능을 저하시키지 않고 TFT가 차지하는 면적, 더 나아가서는 상기 TFT로 구성되는 회로가 차지하는 면적을 축소할 수 있다. 따라서, 표시 장치의 협액연화, 소형화, 고성능화를 도모할 수 있다.
또한, 도 3a 및 도 3b에 도시하는 신호선 구동 회로에 래치 회로, 레벨 시프터 회로 등을 형성할 수 있다. 신호선 구동 회로로부터 화소부에 신호를 송신하는 최종단에 버퍼부를 형성하고, 증폭한 신호를 신호선 구동 회로로부터 화소부에 송신한다. 따라서, 버퍼부에 온 전류가 큰 TFT, 대표적으로는 듀얼 게이트형 TFT 또는 디플리션형 TFT를 형성함으로써 TFT의 면적을 축소할 수 있고, 신호선 구동 회로가 차지하는 면적을 축소할 수 있다. 따라서, 표시 장치의 협액연화, 소형화, 고성능화를 도모할 수 있다. 또한, 신호선 구동 회로의 일부인 시프트 레지스터는 고속 동작이 필요하기 때문에, IC 등을 사용하여 표시 장치에 실장되는 것이 바람직하다.
또한, 본 실시형태는 실시형태 1 또는 실시형태 2와 자유로이 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1에 제시한 제 2 박막 트랜지스터(170)를 포함하는 표시 장치의 제작 공정에 대하여 도 9a 내지 도 16을 사용하여 설명한다.
도 9a에 있어서, 투광성을 갖는 기판(100)에는 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판을 사용할 수 있다.
다음에, 도전층을 기판(100) 전체 면에 형성한 후, 제 1 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(게이트 전극(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121))을 형성한다. 이때, 적어도 게이트 전극(101)의 단부에 테이퍼 형상이 형성되도록 에칭한다. 이 단계에서의 단면도를 도 9a에 도시한다. 또한, 이 단계에서의 상면도가 도 11에 상당한다.
게이트 전극(101)을 포함하는 게이트 배선과 용량 배선(108), 단자부의 제 1 단자(121)는 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, Al단체로는 내열성이 낮고, 또한 부식되기 쉬운 등의 문제점이 있으므로 내열성 도전성 재료와 조합하여 형성한다. 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd) 스칸듐(Sc) 중에서 선택된 원소, 또는 상기 원소를 성분으로 하는 합금이나, 상기 원소를 조합한 합금막, 또는 상기 원소를 성분으로 하는 질화물로 형성한다.
다음에, 게이트 전극(101) 위에 게이트 절연층(102)을 전체 면에 형성한다. 게이트 절연층(102)은 스퍼터링법 등을 사용하여, 막 두께를 50㎚ 내지 400㎚로 한다. 박막 트랜지스터의 수율을 우선하는 경우에는 게이트 절연층(102)의 막 두께는 두꺼운 것이 바람직하다.
예를 들어, 게이트 절연층(102)으로서 스퍼터링법에 의하여 산화실리콘막을 사용하고, 100㎚의 두께로 형성한다. 물론, 게이트 절연층(102)은 이러한 산화실리콘막에 한정되지 않고, 산화질화실리콘막, 질화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하고, 이들 재료로 이루어진 단층 또는 적층 구조로 하여도 좋다. 또한, 게이트 절연층(102)으로서 산화질화실리콘막, 또는 질화실리콘막 등을 사용하는 경우, 유리 기판으로부터 불순물, 예를 들어, 나트륨 등이 확산되어 후에 형성하는 산화물 반도체에 침입되는 것을 방지할 수 있다.
다음에, 제 2 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 게이트 전극과 같은 재료의 배선이나 전극에 도달되는 콘택트 홀을 형성한다. 이 콘택트 홀은 후에 형성하는 도전막과 직접 접속되기 위하여 형성한다. 예를 들어, 구동 회로부에 있어서, 게이트 전극과 소스 전극 또는 드레인 전극이 직접 접하는 박막 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속되는 단자를 형성하는 경우에 콘택트 홀을 형성한다. 또한, 여기서는 제 2 포토리소그래피 공정을 행하여 후에 형성하는 도전막과 직접 접속되기 위한 콘택트 홀을 형성하는 예를 제시하지만, 특히 한정되지 않고, 후에 화소 전극과 접속하기 위한 콘택트 홀과 같은 공정으로 게이트 전극층에 도달되는 콘택트 홀을 형성하고, 화소 전극과 같은 재료로 전기적으로 접속하여도 좋다. 화소 전극과 같은 재료로 전기적으로 접속하는 경우에는 마스크 수를 1장 삭감할 수 있다.
다음에, 게이트 절연층(102) 위에 금속 재료로 이루어진 도전막을 스퍼터링법이나 진공 증착법으로 형성한다. 여기서는, Ti막, Nd를 포함하는 알루미늄막, Ti막의 3층 구조로 한다. 도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 도전막은 2층 구조로 하여도 좋고, 알루미늄막 위에 티타늄막을 적층하여도 좋다. 또한, 도전막은 실리콘을 포함하는 알루미늄막의 단층 구조나, 티타늄막의 단층 구조로 하여도 좋다.
다음에, 제 3 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 소스 전극층(105a) 및 드레인 전극층(105b), 접속 전극(120)을 형성한다. 이때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 여기서는, Ti막의 에천트로서 암모니아 과수(과산화 수소: 암모니아: 물=5:2:2)를 사용하여, Nd를 포함하는 알루미늄막의 에칭에는 인산과 초산과 질산을 섞은 용액을 사용하여 각각 에칭을 행한다. 이 웨트 에칭에 의하여 Ti막과 Al-Nd막과 Ti막을 순차로 적층한 도전막을 에칭하여 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다. 이 단계에서의 단면도를 도 9b에 도시한다. 또한, 이 단계에서의 상면도가 도 12에 상당한다.
단자부에 있어서, 접속 전극(120)은 게이트 절연층에 형성된 콘택트 홀을 통하여 단자부의 제 1 단자(121)와 직접 접속된다. 또한, 여기서는 도시하지 않지만, 상술한 공정과 같은 공정을 거쳐 구동 회로의 박막 트랜지스터의 소스 배선 또는 드레인 배선과 게이트 전극이 직접 접속된다.
다음에, 레지스트 마스크를 제거한 후, 소스 전극층(105a) 및 드레인 전극층(105b) 표면에 부착된 먼지 등을 제거하기 위한 플라즈마 처리를 행하는 것이 바람직하다. 이 단계에서의 단면도를 도 9c에 도시한다. 여기서는 아르곤 가스를 도입하여 RF 전원에 의하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 노출된 게이트 절연층에 플라즈마 처리를 행한다.
다음에, 플라즈마 처리 후, 산화물 반도체막을 형성한다. 플라즈마 처리 후, 대기에 노출하지 않고 산화물 반도체막을 형성하는 것은 게이트 절연층과 산화물 반도체막의 계면에 먼지 등을 부착시키지 않는 점에서 유용하다. 여기서는, 직경 8인치의 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1:1:1)을 사용하여 기판과 타깃 사이의 거리를 170㎜, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 분위기하 또는 산소 분위기하에서 형성한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되므로 바람직하다. 산화물 반도체막의 막 두께는 5㎚ 내지 200㎚로 한다. 본 실시형태에서는 산화물 반도체막의 막 두께는 100㎚로 한다.
다음에, 제 4 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭함으로써 불필요한 부분을 제거하여 산화물 반도체층(103)을 형성한다. 여기서는 ITO07N(KANTO CHEMICAL CO.,INC. 제작)을 사용하여 웨트 에칭함으로써 불필요한 부분을 제거하여 산화물 반도체층(103)을 형성한다. 또한, 여기서 행하는 에칭은 웨트 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다. 그 후, 레지스트 마스크를 제거한다.
또한, 이 제 4 포토리소그래피 공정에 있어서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제 2 단자(122)를 단자부에 남긴다. 또한, 제 2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속된다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 예를 들어, 노에 넣고, 질소 분위기하 또는 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 상술한 공정에서 산화물 반도체층(103)을 채널 형성 영역으로 하는 박막 트랜지스터(170)를 제작할 수 있다. 이 단계에서의 단면도를 도 10a에 도시한다. 또한, 이 단계에서의 상면도가 도 13에 상당한다. 또한, 열 처리를 행하는 타이밍은 산화물 반도체막의 형성 후라면 특히 한정되지 않고, 예를 들어, 보호 절연막 형성 후에 행하여도 좋다.
또한, 노출된 산화물 반도체층(103) 표면에 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행함으로써 박막 트랜지스터를 노멀리 오프로 할 수 있다. 또한, 라디칼 처리를 행함으로써 산화물 반도체층(103)이 에칭되어 받은 대미지를 회복시킬 수 있다. 라디칼 처리는 O2, N2O, 바람직하게는 산소를 포함하는 N2 He, Ar 분위기하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4를 첨가한 분위기하에서 행하여도 좋다. 또한, 라디칼 처리는 무 바이어스로 행하는 것이 바람직하다.
다음에, 제 2 박막 트랜지스터(170)를 덮는 보호 절연층(107)을 형성한다. 보호 절연층(107)은 스퍼터링법 등을 사용하여 얻어지는 질화실리콘막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 산화탄탈막 등의 단층 또는 이들 적층을 사용할 수 있다. 구동 회로의 일부의 박막 트랜지스터에 있어서는 이 보호 절연층(107)을 제 2 게이트 절연층으로서 기능시키고, 그 위에 제 2 게이트 전극을 형성한다. 보호 절연층(107)은 막 두께를 50㎚ 내지 400㎚로 한다. 박막 트랜지스터의 수율을 우선하는 경우에는 보호 절연층(107)의 막 두께는 두꺼운 것이 바람직하다. 또한, 보호 절연층(107)으로서 산화질화실리콘막, 또는 질화실리콘막 등을 사용하는 경우, 보호 절연층(107)을 형성한 후에 어떤 원인으로 부착된 불순물, 예를 들어, 나트륨 등이 확산되어 산화물 반도체에 침입되는 것을 방지할 수 있다.
다음에, 제 5 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 보호 절연층(107)의 에칭에 의하여 드레인 전극층(105b)에 도달되는 콘택트 홀(125)을 형성한다. 또한, 여기서 행해지는 에칭에 의하여 제 2 단자(122)에 도달되는 콘택트 홀(127), 접속 전극(120)에 도달되는 콘택트 홀(126)도 형성한다. 이 단계에서의 단면도를 도 10b에 도시한다.
다음에, 레지스트 마스트를 제거한 후, 투명 도전막을 형성한다. 투명 도전막의 재료로서는 산화인듐(In2O3)이나 산화인듐-산화주석합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액을 사용하여 행한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉬우므로 에칭 가공성을 개선하기 위하여 산화인듐-산화아연합금(In2O3-ZnO)을 사용하여도 좋다.
다음에, 제 6 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소 전극(110)을 화소부에 형성한다. 이 제 6 포토리소그래피 공정에 있어서, 구동 회로에서는 회로의 일부에 화소 전극(110)과 같은 재료를 사용하여 산화물 반도체층 위에 임계 값을 제어하는 전극층(백 게이트 전극)을 형성한다. 또한, 백 게이트 전극을 갖는 박막 트랜지스터는 도 1a 및 실시형태 1에 도시하기 때문에 여기서는 자세한 설명은 생략한다.
또한, 이 제 6 포토리소그래피 공정에 있어서, 용량부의 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하여 용량 배선(108)과 화소 전극(110)으로 유지 용량이 형성된다. 또한, 여기서는 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하여 용량 배선(108)과 화소 전극(110)으로 유지 용량을 형성하는 예를 제시하지만, 특히 한정되지 않고, 소스 전극 또는 드레인 전극과 같은 재료로 구성되는 전극을 용량 배선 상방에 형성하고, 그 전극과, 용량 배선과, 이들 사이에 게이트 절연층(102)을 유전체로서 구성하는 유지 용량을 형성하고, 그 전극과 화소 전극을 전기적으로 접속하는 구성으로 하여도 좋다.
또한, 이 제 6 포토리소그래피 공정에 있어서, 제 1 단자 및 제 2 단자를 레지스트 마스크로 덮음으로써 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와 접속하기 위하여 사용되는 전극 또는 배선이 된다. 제 1 단자(121)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막(128)은 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
다음에, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 10c에 도시한다. 또한, 이 단계에서의 상면도가 도 14에 상당한다.
또한, 도 15a1, 도 15a2는 이 단계에서의 게이트 배선 단자부의 상면도 및 단면도를 각각 도시한 것이다. 도 15a1은 도 15a2 중의 C1-C2선에 따른 단면도에 상당한다. 도 15a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 15a1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152)을 사이에 두고 중첩되고 직접 접하여 도통된다. 또한, 접속 전극(153)과 투명 도전막(155)이 보호 절연막(154)에 형성된 콘택트 홀을 통하여 직접 접하여 도통된다.
또한, 도 15b1 및 도 15b2는 소스 배선 단자부의 상면도 및 단면도를 각각 도시한 것이다. 또한, 도 15b1는 도 15b2 중의 D1-D2선을 따른 단면도에 상당한다. 도 15b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 15b1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 전극(156)이 소스 배선과 전기적으로 접속되는 제 2 단자(150) 하방에 게이트 절연층(152)을 사이에 두고 중첩된다. 전극(156)은 제 2 단자(150)와 전기적으로 접속되지 않고, 전극(156)을 제 2 단자(150)와 상이한 전위, 예를 들어 플로팅, GND, 0V 등으로 설정하면 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는 보호 절연막(154)을 사이에 두고 투명 도전막(155)과 전기적으로 접속된다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수 형성되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 같은 전위의 제 1 단자, 소스 배선과 같은 전위의 제 2 단자, 용량 배선과 같은 전위의 제 3 단자 등이 복수로 나란히 배치된다. 각각의 단자 수는 각각 임의의 수로 설정하면 좋은 것으로 하고, 실시자가 적절히 결정하면 좋다.
상술한 바와 같이 하여, 6회의 포토리소그래피 공정에 의하여 6장의 포토 마스크를 사용하여 보텀 게이트형 n채널형 박막 트랜지스터인 제 2 박막 트랜지스터(170), 유지 용량을 완성시킬 수 있다. 그리고, 이들을 개개의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
또한, 화소 전극과 같은 재료를 사용하여 게이트 배선과 전기적으로 접속되는 구성으로 하는 경우에는, 제 3 포토리소그래피 공정을 생략할 수 있으므로, 5회의 포토리소그래피 공정에 의하여 5장의 포토마스크를 사용하여 보텀 게이트형 n채널형 박막 트랜지스터인 제 2 박막 트랜지스터, 유지 용량을 완성시킬 수 있다.
또한, 도 1c에 도시하는 바와 같이, 제 2 게이트 전극의 재료로서 화소 전극의 재료와 상이한 재료를 사용하는 경우에는 1회의 포토리소그래피 공정이 증가되고, 1장의 포토 마스크가 증가된다.
액티브 매트릭스형 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판 사이에 액정층을 형성하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 형성된 대향 전극과 전기적으로 접속되는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속되는 제 4 단자를 단자부에 형성한다. 이 제 4 단자는 공통 전극을 고정 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 단자이다.
또한, 도 14의 화소 구성에 한정되지 않고, 도 14와 상이한 상면도의 예를 도 16에 도시한다. 도 16에서는 용량 배선을 형성하지 않고, 보호 절연막 및 게이트 절연층을 사이에 두고 화소 전극을 인접하는 화소의 게이트 배선과 중첩함으로써, 유지 용량을 형성하는 예이고, 이 경우, 용량 배선 및 용량 배선과 접속되는 제 3 단자는 생략할 수 있다. 또한, 도 16에 있어서, 도 14와 같은 부분에는 같은 부호를 사용하여 설명한다.
액티브 매트릭스형 액정 표시 장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동시킴으로써 화면상에 표시 패턴이 형성된다. 자세히 설명하면, 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에 인식된다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 느리므로, 잔상이 생기거나 또는 동영상의 번짐 형상이 일어나는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위하여, 전체 면 흑 표시를 1프레임 간격으로 행하는, 소위, 흑 삽입이라고 불리는 구동 기술이 있다.
또한, 보통의 수직 주기를 1.5배 또는 2배 이상으로 함으로써 동영상 특성을 개선하는, 소위, 배속(倍速) 구동이라고 불리는 구동 기술도 있다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하는 각 광원을 독립적으로 1프레임 기간 내에서 간결 점등 구동하는 구동 기술도 있다. 면 광원으로서 3종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 사용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있으므로, 액정층의 광학 변조를 전환하는 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은 LED를 부분적으로 소등할 수 있으므로, 특히 1화면을 차지하는 흑 표시 영역의 비율이 많은 영상 표시의 경우에는 소비 전력의 저감 효과가 도모된다.
이들 구동 기술을 조합함으로써 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
본 실시형태에서 얻어지는 n채널형 트랜지스터는 In-Ga-Zn-O계 비단결정막을 채널 형성 영역에 사용하고, 양호한 동특성을 갖기 때문에, 이들 구동 기술을 조합할 수 있다.
또한, 발광 표시 장치를 제작하는 경우, 유기 발광 소자의 한쪽의 전극(캐소드라고도 불림)은 저전원 전위, 예를 들어, GND, 0V 등으로 설정하기 때문에, 캐소드를 저전원 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 제 4 단자가 단자부에 형성된다. 또한, 발광 표시 장치를 제작하는 경우에는 소스 배선, 및 게이트 배선에 추가하여 전원 공급선을 형성한다. 따라서, 단자부에는 전원 공급선과 전기적으로 접속되는 제 5 단자를 형성한다.
게이트선 구동 회로 또는 소스선 구동 회로에 산화물 반도체를 사용한 박막 트랜지스터를 형성함으로써 제조 비용을 저감한다. 그리고, 구동 회로에 사용하는 박막 트랜지스터의 게이트 전극과 소스 배선, 또는 드레인 배선을 직접 접속시킴으로써 콘택트 홀의 개수를 줄이고, 구동 회로의 점유 면적을 축소화할 수 있는 표시 장치를 제공할 수 있다.
따라서, 본 실시형태에 의하여, 전기 특성이 높은 표시 장치를 저비용으로 제공할 수 있다.
또한, 본 실시형태는 실시형태 1, 실시형태 2, 또는 실시형태 3과 자유로이 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 반도체 장치로서 전자 페이퍼의 예를 제시한다.
도 17은 액정 표시 장치와 상이한 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한 것이다. 반도체 장치의 화소부에 사용되는 박막 트랜지스터(581)로서는 실시형태 4에서 제시하는 화소부의 박막 트랜지스터와 같은 방법으로 형성할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 박막 트랜지스터이다. 또한, 실시형태 1에 제시하는 바와 같이, 동일 기판 위에 화소부와 구동 회로를 제작할 수 있고, 제조 비용을 저감한 전자 페이퍼를 실현할 수 있다.
도 17의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시하는 방법이다.
박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층이 제 1 전극층(587)과 절연층(583, 584, 585)에 형성된 개구에서 접하고 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 한 쌍의 기판(580, 596) 사이에 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전된다(도 17 참조).
또한, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 밀봉한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층 사이에 형성되는 마이크로 캡슐은 제 1 전극층과 제 2 전극층에 의하여 전장(電場)이 주어지면, 흰 미립자와 검은 미립자가 반대 방향으로 이동함으로써 백색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트가 불필요하고, 또 소비전력이 작고, 어두컴컴한 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않은 경우라도, 한번 표시한 상을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능이 딸린 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우라도 표시된 상을 보존해 둘 수 있다.
상술한 공정에 의하여, 반도체 장치로서 제조 비용이 저감된 전자 페이퍼를 제작할 수 있다.
본 실시형태는 실시형태 1 또는 실시형태 2에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 반도체 장치로서 발광 표시 장치의 예를 제시한다. 표시 장치가 갖는 표시 소자로서는, 여기서는 일렉트로루미네센스를 이용하는 발광 소자를 사용하여 제시한다. 일렉트로루미네센스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이러한 메커니즘 때문에, 상술한 바와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 의하여, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 18은 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기서는, 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 사용하는 n채널형 트랜지스터를 1개의 화소에 2개 사용하는 예를 제시한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 또한, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는, 예를 들어, GND, 0V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가함으로써 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 위하여, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순 방향의 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는 채널 영역과 게이트 전극의 사이에서 용량이 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는 구동용 트랜지스터(6402)가 충분히 온 상태가 되는지 오프 상태가 되는지의 2개의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 위하여 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는 (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행하는 경우, 신호의 입력을 상이하게 함으로써, 도 18과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순 방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순 방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순 방향의 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)을 포화 영역에서 동작시키기 위하여, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 18에 도시하는 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 18에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음에, 발광 소자의 구성에 대하여 도 19a 내지 도 19c를 사용하여 설명한다. 여기서는, 구동용 TFT가 도 1b에 도시하는 박막 트랜지스터(170)인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 19a 내지 도 19c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는 실시형태 1에서 제시하는 박막 트랜지스터(170)와 같은 방법으로 제작할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 높은 전기 특성을 갖는 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위하여 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 도 18에 도시하는 화소 구성은 어떠한 사출 구조의 발광 소자에나 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 19a를 사용하여 설명한다.
도 19a에 구동용 TFT인 TFT(7001)가 도 1b에 도시하는 박막 트랜지스터(170)이며, 발광 소자(7002)로부터 방출되는 광이 양극(7005) 측으로 사출되는 경우의 화소의 단면도를 도시한다. 도 19a에서는 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차로 적층된다. 음극(7003)은 일 함수가 작고 또 광을 반사하는 도전막이라면 각종 재료를 사용할 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼운 영역이 발광 소자(7002)에 상당한다. 도 19a에 도시한 화소의 경우, 발광 소자(7002)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7005) 측으로 사출된다.
또한, 구동 회로에 있어서, 산화물 반도체층 위에 형성하는 제 2 게이트 전극은 음극(7003)과 같은 재료로 형성하면 공정을 간략화할 수 있으므로 바람직하다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 19b를 사용하여 설명한다. 구동용 TFT(7011)가 도 1b에 도시하는 박막 트랜지스터(170)이며, 발광 소자(7012)로부터 방출되는 광이 음극(7013) 측으로 사출되는 경우의 화소의 단면도를 도시한다. 도 19b에서는 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 순차로 적층된다. 또한, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 형성되어도 좋다. 음극(7013)은 도 19a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 각종 재료를 사용할 수 있다. 다만, 그의 막 두께는 광을 투과하는 정도(바람직하게는, 5㎚ 내지 30㎚ 정도)로 한다. 예를 들어, 20㎚의 막 두께를 갖는 알루미늄막을 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은 도 19a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 19a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들어, 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어, 흑색의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)에서 발광층(7014)을 끼운 영역이 발광 소자(7012)에 상당한다. 도 19b에 도시하는 화소의 경우, 발광 소자(7012)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 음극(7013) 측으로 사출된다.
또한, 구동 회로에 있어서 산화물 반도체층 위에 형성하는 제 2 게이트 전극은 음극(7013)과 같은 재료로 형성하면 공정을 간략화할 수 있으므로 바람직하다.
다음에, 양면 사출 구조의 발광 소자에 대하여 도 19c를 사용하여 설명한다. 도 19c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층된다. 음극(7023)은 도 19a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 각종 재료를 사용할 수 있다. 다만, 그 막 두께는 광을 투과하는 정도로 한다. 예를 들어, 20㎚의 막 두께를 갖는 Al을 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은 도 19a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은 도 19a와 마찬가지로, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩된 부분이 발광 소자(7022)에 상당한다. 도 19c에 도시한 화소의 경우, 발광 소자(7022)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽으로 사출된다.
또한, 구동 회로에 있어서, 산화물 반도체층 위에 형성하는 제 2 게이트 전극은 도전막(7027)과 같은 재료로 형성하면 공정을 간략화할 수 있으므로 바람직하다. 또한, 구동 회로에 있어서 산화물 반도체층 위에 형성하는 제 2 게이트 전극은 도전막(7027) 및 음극(7023)과 같은 재료를 사용하여 적층시키면, 공정을 간략화할 수 있고, 또 적층시킴으로써 배선 저항을 저하시킬 수 있으므로 바람직하다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 설명하지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 본 실시형태에서는 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 제시하지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되는 구성이라도 좋다.
또한, 본 실시형태에서 제시하는 발광 장치는 도 19a 내지 도 19c에 도시한 구성에 한정되지 않고, 개시한 기술적 사상에 의거한 각종 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 상면 및 단면에 대하여 도 20a 및 도 20b를 사용하여 설명한다. 도 20a는 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 씰재로 밀봉한 패널의 상면도이고, 도 20b는 도 20a의 H-I의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 형성된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여 충전재(4507)와 함께 밀봉된다. 상술한 바와 같이, 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 갖고, 도 20b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 실시형태 1에 제시하는 박막 트랜지스터를 적용할 수 있다. 또한, 박막 트랜지스터(4509)는 실시형태 1 및 도 1b에 나타낸 바와 같이, 반도체층의 상하에 게이트 전극을 갖는다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 제시한 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4511)의 구성은 적절히 변화시킬 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기폴리실록산을 사용하여 형성한다. 특히, 감광성을 갖는 재료를 사용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖고 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화 탄소 등이 침입하지 않도록 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 인가되는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4515)이 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4515)은 FPC(4518a)가 갖는 단자와 이방성 도전막(4519)을 통하여 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 기판에는, 제 2 기판(4506)은 투광성을 가져야 한다. 그 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름, 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicon) 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(l/4 파장판, l/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산하여 눈부심을 저감할 수 있는 안티-글레어(anti-glare) 처리를 행할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 별도로 준비된 단결정 반도체 기판, 또는 절연 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로로 실장되어도 좋다. 또한, 신호선 구동 회로만, 또는 그 일부, 또는 주사선 구동 회로만, 또는 그 일부만을 별도로 형성하여 실장하여도 좋고, 본 실시형태는 도 20a 및 도 20b의 구성에 한정되지 않는다.
상술한 공정에 의하여, 제조 비용을 저감한 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는 실시형태 1 또는 실시형태 2에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 상면 및 단면에 대하여 도 21a1, 도 21a2, 및 도 21b를 사용하여 설명한다. 도 21a1, 도 21a2는 제 1 기판(4001) 위에 형성된 실시형태 1에서 제시한 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를, 제 2 기판(4006)과의 사이에 씰재(4005)로 밀봉한 패널의 상면도이고, 도 21b는 도 21a1 및 도 21a2의 M-N의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 형성된다. 또한, 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001), 씰재(4005) 및 제 2 기판(4006)에 의하여 액정층(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)로 둘러싸여 있는 영역과 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 21a1은 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이고, 도 21a2는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는 박막 트랜지스터를 복수 갖고, 도 21b에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성된다.
박막 트랜지스터(4010, 4011)는 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 실시형태 1에 제시하는 박막 트랜지스터를 적용할 수 있다. 박막 트랜지스터(4011)는 실시형태 2의 도 2a에 도시한 백 게이트 전극을 갖는 박막 트랜지스터에 상당한다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 그리고, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 협지한다.
또한, 제 1 기판(4001) 및 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는, 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위하여 형성된다. 또한, 구 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여 한 쌍의 기판간에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4045)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루 상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루 상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 승온시킨 경우, 콜레스테릭 상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루 상은 좁은 온도 범위에서만 발현하기 때문에, 온도 범위를 개선하기 위하여 5wt% 이상의 키랄(chiral)제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 10㎲ 내지 100㎲로 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 본 실시형태는 투과형 액정 표시 장치의 예이지만, 반사형 액정 표시 장치나 반 투과형 액정 표시 장치에 적용할 수도 있다.
또한, 본 실시형태의 액정 표시 장치에서는 기판의 외측(시인 측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층이라고 하는 순으로 형성하는 예를 제시하지만, 편광판은 기판의 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 본 실시형태에서는 박막 트랜지스터의 표면의 요철을 저감시키고 또 박막 트랜지스터의 신뢰성을 향상시키기 위하여, 실시형태 1에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020, 4021))으로 덮는 구성이 된다. 또한, 보호막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하는 것이므로 치밀한 막인 것이 바람직하다. 보호막은 스퍼터링법을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터링법을 사용하여 형성하는 예를 제시하지만, 특히 한정되지 않고, PCVD법 등의 각종 방법으로 형성하면 좋다. 구동 회로의 일부에 있어서는, 이 보호막이 제 2 게이트 절연층으로서 기능하고, 제 2 게이트 절연층 위에 백 게이트를 갖는 박막 트랜지스터를 포함한다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기서는, 절연층(4020)의 1층째로서, 스퍼터링법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
또한, 보호막의 2층째로서 절연층을 형성한다. 여기서는, 절연층(4020)의 2층째로서, 스퍼터링법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 이온이 반도체 영역 중에 침입되어 TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다. 또한, 보호막을 형성한 후에 백 게이트를 형성한다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어, 알킬기나 아릴기)나 플루오르기를 사용하여도 좋다. 또한, 유기기는 플루오르기를 가져도 좋다.
절연층(4021)의 형성법은 특히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코팅, 딥핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에 산화물 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 산화물 반도체층의 어닐링을 겸함으로써, 효율 좋게 반도체 장치를 제작할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550㎚에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 이른바 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4015)이 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은 FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속된다.
또한, 도 21a1, 도 21a2에서는 신호선 구동 회로(4003)를 별도로 형성하여 제 1 기판(4001)에 실장하는 예를 제시하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
도 22는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시한 것이다.
도 22는 액정 표시 모듈의 일례이고, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605), 편광판(2606)이 형성되어 표시 영역을 형성한다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는, 적색, 녹색, 청색의 각 색에 대응한 착색층이 각 화소에 대응하여 형성된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606, 2607), 확산판(2613)이 배치된다. 광원은 냉음극관(2610)과 반사판(2611)으로 구성되고, 회로 기판(2612)은 플렉시블 배선 기판(2609)에 의하여 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장된다. 또한, 편광판과 액정층 사이에 위상차판을 갖는 상태로 적층하여도 좋다.
액정 표시 모듈에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정에 의하여, 반도체 장치로서 제조 비용을 저감한 액정 표시 패널을 제작할 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 3에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
개시한 발명에 따른 반도체 장치는 다양한 전자 기기(유기기(遊技機)도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 23a는 휴대 정보 단말 기기(9200)의 일례를 도시한 것이다. 휴대 정보 단말 기기(9200)는 컴퓨터를 내장하고, 각종 데이터 처리를 행할 수 있다. 상술한 바와 같은 휴대 정보 단말 기기(9200)로서는, PDA(Personal Digital Assistance)를 들 수 있다.
휴대 정보 단말 기기(9200)는 케이스(9201) 및 케이스(9203)의 2개의 케이스로 구성된다. 케이스(9201) 및 케이스(9203)는 연결부(9207)에서 접을 수 있게 연결된다. 케이스(9201)에는 표시부(9202)가 내장되고, 케이스(9203)는 키보드(9205)를 구비한다. 물론, 휴대 정보 단말 기기(9200)의 구성은 상술한 것에 한정되지 않고, 적어도 백 게이트 전극을 갖는 박막 트랜지스터를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 형성된 구성으로 할 수 있다. 동일 기판 위에 구동 회로와 화소부를 형성함으로써 제조 비용이 저감되고, 전기 특성이 높은 박막 트랜지스터를 갖는 휴대 정보 단말 기기를 실현할 수 있다.
도 23b는 디지털 비디오 카메라(9500)의 일례를 도시한 것이다. 디지털 비디오 카메라(9500)는 케이스(9501)에 표시부(9503)가 내장되고, 그 외에 각종 조작부가 형성된다. 또한, 디지털 비디오 카메라(9500)의 구성은 특히 한정되지 않고, 적어도 백 게이트 전극을 갖는 박막 트랜지스터를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 형성된 구성으로 할 수 있다. 동일 기판 위에 구동 회로와 화소부를 형성함으로써 제조 비용이 저감되고, 전기 특성이 높은 박막 트랜지스터를 갖는 디지털 비디오 카메라를 실현할 수 있다.
도 23c는 휴대 전화기(9100)의 일례를 나타낸다. 휴대 전화기(9100)는 케이스(9102) 및 케이스(9101)의 2개의 케이스로 구성되고, 연결부(9103)에서 접을 수 있게 연결된다. 케이스(9102)에는 표시부(9104)가 내장되고, 케이스(9101)에는 조작키(9106)가 형성된다. 또한, 휴대 전화기(9100)의 구성은 특히 한정되지 않고, 적어도 백 게이트 전극을 갖는 박막 트랜지스터를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 형성된 구성으로 할 수 있다. 동일 기판 위에 구동 회로와 화소부를 형성함으로써 제조 비용이 저감되고, 전기 특성이 높은 박막 트랜지스터를 갖는 휴대 전화기를 실현할 수 있다.
도 23d는 휴대할 수 있는 컴퓨터(9400)의 일례를 도시한 것이다. 컴퓨터(9400)는 개폐할 수 있게 연결된 케이스(9401)와 케이스(9404)를 구비한다. 케이스(9401)에는 표시부(9402)가 내장되고, 케이스(9404)는 키보드(9403) 등을 구비한다. 또한, 컴퓨터(9400)의 구성은 특히 한정되지 않고, 적어도 백 게이트 전극을 갖는 박막 트랜지스터를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 형성된 구성으로 할 수 있다. 동일 기판 위에 구동 회로와 화소부를 형성함으로써 제조 비용이 저감되고, 전기 특성이 높은 박막 트랜지스터를 갖는 컴퓨터를 실현할 수 있다.
도 24a에는 텔레비전 장치(9600)의 일례를 도시한 것이다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 의해 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)로 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러 조작기(9610)에 의하여 행할 수 있다. 리모트 컨트롤러 조작기(9610)가 구비하는 조작 키(9609)로 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러 조작기(9610)에 상기 리모트 컨트롤러 조작기(9610)로부터 출력되는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기로 일반의 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
도 24b는 디지털 포토 프레임(9700)의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 보통의 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 25a는 도 23c의 휴대 전화와 상이한 다른 휴대 전화기(1000)의 일례를 도시한 것이다. 휴대 전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비한다.
도 25a에 도시하는 휴대 전화기(1000)는 표시부(1002)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 전화를 거는 조작, 또는 메일을 작성하는 조작은 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3가지 모드가 있다. 제 1 모드는 화상의 표시가 주된 표시 모드이고, 제 2 모드는 문자 등의 정보 입력이 주된 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2가지 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 걸거나 또는 메일을 작성하는 경우는, 표시부(1002)를 문자 입력이 주된 문자 입력 모드로 하여, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키 보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 설치함으로써, 휴대 전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은 표시부(1002)를 터치함으로써, 또는 케이스(1001)의 조작 버튼(1003)을 조작함으로써 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터인 경우는 표시 모드, 텍스트 데이터인 경우는 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서에 의하여 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락으로 터치하여 장문(掌紋)이나 지문(指紋)을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광(近赤外光)을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 25b도 휴대 전화기의 일례이다. 도 25b의 휴대 전화기는 케이스(9411)에 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 갖고, 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)와 화살표로 표시된 2방향으로 탈착할 수 있다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축들을 장착할 수도 있고, 표시 장치(9410)와 통신 장치(9400)의 장축들을 장착할 수도 있다. 또한, 표시 기능만이 필요한 경우, 통신 장치(9400)로부터 표시 장치(9410)를 분리하고, 표시 장치(9410)를 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의하여 화상 또는 입력 정보를 수수(授受)할 수 있고, 각각 충전할 수 있는 배터리를 갖는다.
(실시형태 9)
여기서는, 소스 배선(또는 드레인 배선)과 반도체층 사이에 제 2 산화물 반도체층(n+층)을 갖는 구성의 박막 트랜지스터를 갖는 표시 장치의 예를 도 26에 도시한다. 또한, 도 26에 있어서, 도 1a와 동일 개소에는 같은 부호를 사용하여 설명한다.
도 26에 도시하는 제 1 박막 트랜지스터(480)는 구동 회로에 사용되는 박막 트랜지스터이고, 산화물 반도체층(405)과 제 1 배선(409) 사이에 n+층(406a)이 형성되고, 산화물 반도체층(405)과 제 2 배선(410) 사이에 n+층(406b)이 형성되는 예이다. 제 1 박막 트랜지스터(480)는 산화물 반도체층(405) 하방에 제 1 게이트 전극(401)과, 산화물 반도체층(405) 상방에 제 2 게이트 전극(470)을 갖는다.
또한, 제 2 박막 트랜지스터(481)는 화소부에 사용되는 박막 트랜지스터이고, 산화물 반도체층(103)과 소스 전극층 또는 드레인 전극층(105a, 105b) 사이에 n+층(104a, 104b)이 각각 형성되는 예이다.
n+층은 산화물 반도체층(405)이나 산화물 반도체층(103)과 비교하여 저항이 낮은 산화물 반도체층이고, 소스 영역 또는 드레인 영역으로서 기능한다.
n+층은 In2O3: Ga2O3: ZnO=1:1:1로 한 타깃을 사용하여, 성막 조건은 압력을 0.4Pa, 전력을 500W, 성막 온도를 실온으로 하고, 아르곤 가스 유량 40sccm을 도입하여 스퍼터링 성막을 행한다. In2O3: Ga2O3: ZnO=1:1:1로 한 타깃을 의도적으로 사용함에도 불구하고, 성막 직후에 크기 1㎚ 내지 10㎚의 결정립을 포함하는 In-Ga-Zn-O계 비단결정막이 형성되는 경우가 있다. 또한, 타깃의 성분 비율, 성막 압력(0.1Pa 내지 2.0Pa), 전력(250W 내지 3000W: 8인치Φ), 온도(실온 내지 100℃), 반응성 스퍼터링의 성막 조건 등을 적절히 조절함으로써, 결정립의 유무나, 결정립의 밀도나, 직경 크기는 1㎚ 내지 10㎚의 범위에서 조절될 수 있다고 할 수 있다. 제 2 In-Ga-Zn-O계 비단결정막의 막 두께는 5㎚ 내지 20㎚로 한다. 물론, 막 중에 결정립이 포함되는 경우, 포함되는 결정립의 크기가 막 두께를 넘지 않는다. 본 실시형태에서는 제 2 In-Ga-Zn-O계 비단결정막의 막 두께는 5㎚로 한다.
본 실시형태의 반도체 장치는 배선과 반도체층 사이에 n+층을 갖는 구성이므로, 실시형태 1의 쇼트키 접합과 비교하여 열적으로도 안정 동작을 갖는다.
또한, 소스 전극층 또는 드레인 전극층(105a, 105b)이 되는 도전막과 n+층이 되는 산화물 반도체막을 대기에 노출하지 않고 스퍼터링법으로 적층함으로써 제조 프로세스 중에 소스 전극층 또는 드레인 전극층이 노출되어 먼지가 부착되는 것을 방지할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
101: 게이트 전극 103: 산화물 반도체층
105a: 소스 전극층 105b: 드레인 전극층
107: 보호 절연층 110: 화소 전극
170: 제 2 박막 트랜지스터 400: 기판
401: 제 1 게이트 전극 403: 제 1 게이트 절연층
405: 산화물 반도체층 409: 배선
410: 배선 412: 제 2 게이트 절연층
430: 박막 트랜지스터 432: 박막 트랜지스터
433: 박막 트랜지스터 470: 제 2 게이트 전극
471: 전극 472: 제 1 전극
473: 절연층 474: 제 2 전극
475: 발광층 476: 전극

Claims (9)

  1. 절연 표면 위의 제 1 게이트 전극과, 상기 제 1 게이트 전극 위의 산화물 반도체층과, 상기 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극과, 상기 산화물 반도체층 위의 제 2 게이트 전극을 포함하는, 트랜지스터; 및
    상기 절연 표면 위의 제 1 도전층과, 상기 제 1 도전층 위의 개구를 포함하는 제 1 절연층과, 상기 개구를 통해서 상기 제 1 도전층에 전기적으로 접속된 제 2 도전층과, 상기 제 2 도전층 위의 투명 도전층을 포함하는, 단자를 포함하고,
    상기 제 1 게이트 전극과 상기 제 1 도전층은, 제 1 층을 패터닝하는 것에 의해 형성되고,
    상기 소스 전극, 상기 드레인 전극 및 상기 제 2 도전층은, 제 2 층을 패터닝하는 것에 의해 형성되고,
    상기 제 2 게이트 전극과 상기 투명 도전층은, 제 3 층을 패터닝하는 것에 의해 형성되는, 반도체 장치.
  2. 절연 표면 위의 제 1 게이트 전극과, 상기 제 1 게이트 전극 위의 인듐 및 아연을 포함하는 산화물 반도체층과, 상기 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극과, 상기 산화물 반도체층 위의 제 2 게이트 전극을 포함하는, 트랜지스터; 및
    상기 절연 표면 위의 제 1 도전층과, 상기 제 1 도전층 위의 개구를 포함하는 제 1 절연층과, 상기 개구를 통해서 상기 제 1 도전층에 전기적으로 접속된 제 2 도전층과, 상기 제 2 도전층 위의 인듐 및 아연을 포함하는 투명 도전층을 포함하는, 단자를 포함하고,
    상기 제 1 게이트 전극과 상기 제 1 도전층은, 제 1 층을 패터닝하는 것에 의해 형성되고,
    상기 소스 전극, 상기 드레인 전극 및 상기 제 2 도전층은, 제 2 층을 패터닝하는 것에 의해 형성되고,
    상기 제 2 게이트 전극과 상기 투명 도전층은, 제 3 층을 패터닝하는 것에 의해 형성되고,
    상기 제 2 게이트 전극의 폭은, 상기 제 1 게이트 전극의 폭보다 넓은, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 트랜지스터는 구동 회로에 포함되는, 반도체 장치.
  4. 절연 표면 위의 제 1 게이트 전극과, 상기 제 1 게이트 전극 위의 제 1 절연층과, 상기 제 1 절연층 위의 인듐 및 아연을 포함하는 제 1 산화물 반도체층과, 상기 제 1 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극 위의 제 2 절연층과, 상기 제 2 절연층 위의 제 2 게이트 전극을 포함하는, 제 1 트랜지스터;
    상기 절연 표면 위의 게이트 전극과, 상기 게이트 전극 위의 상기 제 1 절연층과, 상기 제 1 절연층 위의 인듐 및 아연을 포함하는 제 2 산화물 반도체층과, 상기 제 2 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극과, 상기 제 2 산화물 반도체층 위의 상기 제 2 절연층과, 상기 소스 전극 또는 상기 드레인 전극에 전기적으로 접속된 화소 전극을 포함하는, 제 2 트랜지스터; 및
    상기 절연 표면 위의 제 1 도전층과, 상기 제 1 도전층 위의 개구를 포함하는 상기 제 1 절연층과, 상기 개구를 통해서 상기 제 1 도전층에 전기적으로 접속된 제 2 도전층과, 상기 제 2 도전층 위의 인듐 및 아연을 포함하는 투명 도전층을 포함하는, 단자를 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극, 상기 제 2 트랜지스터의 상기 게이트 전극, 및 상기 제 1 도전층은, 제 1 층을 패터닝하는 것에 의해 형성되고,
    상기 제 1 트랜지스터의 상기 소스 전극, 상기 제 1 트랜지스터의 상기 드레인 전극, 상기 제 2 트랜지스터의 상기 소스 전극, 상기 제 2 트랜지스터의 상기 드레인 전극, 및 상기 제 2 도전층은, 제 2 층을 패터닝하는 것에 의해 형성되고,
    상기 제 1 트랜지스터의 상기 제 2 게이트 전극, 상기 화소 전극, 및 상기 투명 도전층은, 제 3 층을 패터닝하는 것에 의해 형성되는, 반도체 장치.
  5. 제 1 항, 제 2 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 층은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 및 스칸듐으로부터 선택된 재료를 포함하는, 반도체 장치.
  6. 제 1 항, 제 2 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 층은 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴 및 텅스텐으로부터 선택된 재료를 포함하는, 반도체 장치.
  7. 제 1 항, 제 2 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 투명 도전층은 FPC(Flexible Printed Circuit)에 전기적으로 접속된, 반도체 장치.
  8. 제 1 항, 제 2 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 투명 도전층은 상기 제 2 도전층 위에 접하는, 반도체 장치.
  9. 제 4 항에 있어서,
    상기 제 1 트랜지스터는 구동회로에 포함되고, 상기 제 2 트랜지스터는 화소부에 포함되는, 반도체 장치.
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