TWI703370B - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板包括基板、多個畫素及多條接線。基板具有透視窗、線路區及主動區。多條接線設置於線路區。多條接線的每一條與分別位於透視窗之相對兩側的多個畫素的多條第一訊號線電性連接。多條接線包括第一接線組及第二接線組。第一接線組包括多條第一接線。多條第一接線的每一條具有第一段及第二段。第一段與第二段之間設有第一絕緣層，且第一段與第二段電性連接。第二接線組包括多條第二接線。第一接線的第一段與第二接線重疊，且第一接線的第一段與第二接線之間設有第一絕緣層。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
顯示面板的應用日益廣泛，舉凡家用的視聽娛樂、公共場合的訊息顯示看板、電競用的顯示器及可攜式電子產品都可見其蹤跡。可攜式電子產品(例如：智慧型手機)為例，近期來，為使顯示面板具有高屏佔比，製造商將鏡頭設置於顯示面板的顯示區中，以使顯示面板的一側無需設置邊框區。
從使用者的角度來看，鏡頭是被顯示用的多個畫素包圍。為使鏡頭之相對兩側的多個畫素能夠彼此電性連接，對應鏡頭設置之透視窗的周圍需設有多條接線。然而，當顯示面板的解析度提高時，多條接線的數量也勢必增加，造成設置接線之線路區的寬度無法縮減，影響顯示面板的視效。
本發明提供一種畫素陣列基板，使用所述畫素陣列基板製作的顯示面板的視效佳。
本發明的一種畫素陣列基板包括基板、多個畫素及多條接線。基板具有透視窗、線路區及主動區，其中線路區位於透視窗的周圍，而線路區位於主動區與透視窗之間。多個畫素設置於主動區，其中多個畫素的每一個包括第一訊號線、第二訊號線、主動元件及畫素電極，第一訊號線與第二訊號線交錯設置，主動元件與第一訊號線及第二訊號線電性連接，且畫素電極與主動元件電性連接。多條接線設置於線路區，其中多條接線的每一條與分別位於透視窗之相對兩側的多個畫素的多條第一訊號線電性連接。多條接線包括第一接線組，第一接線組包括多條第一接線，多條第一接線的每一條具有一第一段及一第二段，第一段與第二段之間設有第一絕緣層，且第一段與第二段電性連接。多條接線包括一第二接線組，第二接線組包括多條第二接線。多條第一接線之一第一接線的第一段與多條第二接線的一第二接線重疊，且第一接線的第一段與第二接線之間設有第一絕緣層。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、10A:顯示面板
100、100A:畫素陣列基板
110:基板
112:透視窗
112a:邊緣
114:線路區
116:主動區
120a、120b、140a、140b、140c、160a、160c、180a、180b、180c、192a、192b、192c:接觸窗
131、172:第一段
140:第一絕緣層
151、152:第二段
160:第二絕緣層
171:觸控走線
180:第三絕緣層
191a:共用電極
192:第四絕緣層
193:畫素電極
193a:狹縫
194:轉接圖案
c:控制端
CH:半導體圖案
D:源極
DL:第一訊號線
dl1、dl1-1~dl1-6、dl2、dl2-1~dl2-6、dl3、dl3-1~dl3-6、dl4:接線
e1:第一端
e2:第二端
G:閘極
MUX:多工器
PX:畫素
R、r:局部
r1~r5:區域
S:源極
S1~S4:訊號端
SL:第二訊號線
sl:導線
T:主動元件
T1、T1-1~T1-6:第一電晶體
T2、T2-1~T2-6:第二電晶體
W:寬度
I-I’、II-II’、III-III’、IV-IV’:剖線
圖1為本發明第一實施例之顯示面板10的上視示意圖。
圖2為本發明第一實施例之畫素陣列基板100局部r的放大示意圖。
圖3為圖2之畫素陣列基板100的區域r1的放大示意圖。
圖4為圖2之畫素陣列基板100的區域r2的放大示意圖。
圖5為圖2之畫素陣列基板100的區域r3的放大示意圖。
圖6為圖2之畫素陣列基板100的區域r4的放大示意圖。
圖7為圖2之畫素陣列基板100的區域r5的放大示意圖。
圖8為本發明第一實施例的畫素陣列基板100之畫素PX的佈局(layout)的示意圖。
圖9為本發明第一實施例之畫素陣列基板100的剖面示意圖。
圖10為本發明第一實施例之畫素陣列基板的多工器的示意圖。
圖11為本發明第二實施例之顯示面板10A的上視示意圖。
圖12為本發明第二實施例之畫素陣列基板100A局部r的放大示意圖。
圖13為圖12之畫素陣列基板100A的區域r1的放大示意圖。
圖14為圖12之畫素陣列基板100A的區域r2的放大示意圖。
圖15為圖12之畫素陣列基板100A的區域r3的放大示意圖。
圖16為圖12之畫素陣列基板100A的區域r4的放大示意圖。
圖17為本發明第二實施例的畫素陣列基板100A之畫素PX的佈局(layout)的示意圖。
圖18為本發明第二實施例之畫素陣列基板100A的剖面示意圖。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”係可為二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明第一實施例之顯示面板10的上視示意圖。 圖2為本發明第一實施例之畫素陣列基板100局部r的放大示意圖。圖2之畫素陣列基板100的局部r對應圖1之顯示面板10的局部R。
須說明的是，圖2繪出畫素陣列基板100之基板110的透視窗112、線路區114及主動區116，畫素陣列基板100之其它構件的尺寸小且精細，為清楚表達起見，圖2省略畫素陣列基板100之其它構件的繪示，而將圖2省略之畫素陣列基板100的其它構件繪於放大的圖3至圖7。
圖3為圖2之畫素陣列基板100的區域r1的放大示意圖。圖4為圖2之畫素陣列基板100的區域r2的放大示意圖。圖5為圖2之畫素陣列基板100的區域r3的放大示意圖。圖6為圖2之畫素陣列基板100的區域r4的放大示意圖。圖7為圖2之畫素陣列基板100的區域r5的放大示意圖。
須說明的是，圖3至圖7係示意性地繪示畫素PX。圖8為本發明第一實施例的畫素陣列基板100之畫素PX的佈局(layout)的示意圖。圖3至圖7所繪的畫素PX的佈局可參考圖8。此外，圖4及圖7省略觸控走線171繪示。
圖9為本發明第一實施例之畫素陣列基板100的剖面示意圖。圖8對應圖3的剖線I-I’、II-II’、圖6的剖線III-III’及圖8的剖線IV-IV’。此外，圖3至圖8省略圖9之多個接觸窗120a、120b、140a、140b、140c的繪示。
請參照圖1及圖2，顯示面板10包括畫素陣列基板100、 對向基板(未繪示)及設置於畫素陣列基板100與對向基板之間的顯示介質(未繪示)。舉例而言，在本實施例中，顯示介質可以是液晶。然而，本發明不限於此，根據其它實施例，顯示介質也可以是有機電致發光層或其它材料。
請參照圖1及圖2，畫素陣列基板100的基板110具有透視窗112、線路區114及主動區116。線路區114位於透視窗112的周圍，且線路區114位於主動區116與透視窗112之間。舉例而言，在本實施例中，透視窗112可以是基板110的一個貫孔，而貫孔內或貫孔下用以設置一鏡頭(未繪示)。然而，本發明不限於此，根據其它實施例，透視窗112也可以是基板110的一個透光材料部，且透光材料部上未設置任何擋光圖案。另外，在本實施例中，線路區114上可設有圍繞透視窗112的框膠(sealant)；主動區116也可稱顯示區，用以設置多個畫素PX(標示於圖3)。
請參照圖2、圖3及圖8，多個畫素PX設置於主動區116。每一畫素PX包括第一訊號線DL、第二訊號線SL、主動元件T及畫素電極193，第一訊號線DL與第二訊號線SL交錯設置，主動元件T與第一訊號線DL及第二訊號線SL電性連接，而畫素電極193與主動元件T電性連接。
請參照圖8及圖9，主動元件T包括薄膜電晶體，具有源極S、汲極D、閘極G及半導體圖案CH。閘極G及半導體圖案CH之間設有閘絕緣層120。源極S和汲極D分別與半導體圖案CH的不同兩區電性連接。畫素電極193與汲極D電性連接。
舉例而言，在本實施例中，第一絕緣層140可設置於閘極G上，源極S和汲極D可設置於第一絕緣層140上，源極S可透過第一絕緣層140的接觸窗140a及閘絕緣層120的接觸窗120a與半導體圖案CH的一區電性連接，而汲極D可透過第一絕緣層140的另一接觸窗140b及閘絕緣層120的另一接觸窗120b與半導體圖案CH的另一區電性連接，但本發明不以此為限。
在本實施例中，畫素陣列基板100更包括第二絕緣層160，設置於源極S和汲極D上。畫素陣列基板100更包括第三絕緣層180設置第二絕緣層160上。每一畫素PX更包括共用電極191a。在本實施例中，共用電極191a可選擇性地設置於第三絕緣層180上，但本發明不以此為限。
在本實施例中，畫素陣列基板100更包括第四絕緣層192，第四絕緣層192設置於共用電極191a上，而畫素電極193可選擇性地設置於第四絕緣層192上。舉例而言，在本實施例中，畫素電極193可透過第四絕緣層192的接觸窗192a、第三絕緣層180的接觸窗180a及第二絕緣層160的接觸窗160a與汲極D電性連接，但本發明不以此為限。
在本實施例中，畫素電極193在上且具有與共用電極191a重疊的多個狹縫193a(標示於圖8)，而共用電極191a在下。然而，本發明不限於此，根據其他實施例，畫素電極193也可在下方，而共用電極191a也可在上且有與畫素電極193重疊的多個狹縫(未繪示)。
請參照圖3及圖8，在本實施例中，第一訊號線DL與源極S電性連接，第二訊號線SL與閘極G電性連接。也就是說，第一訊號線DL可以是資料線，而第二訊號線SL可以是掃描線，但本發明不以此為限。
請參照圖2、圖3及圖4，多條接線dl1、dl2設置於線路區114。多條接線dl1、dl2的每一條與分別位於透視窗112之相對兩側(例如：透視窗112之上下兩側的區域r1、r2內)的多個畫素PX的多條第一訊號線DL電性連接。請參照圖2、圖6及圖7，多條接線dl4設置於線路區114。多條接線dl4的每一條與分別位於透視窗112之相對兩側(例如：透視窗112之上下兩側的區域r4、r5內)的多個畫素PX的多條第一訊號線DL電性連接。
請參照圖2、圖3、圖4、圖6及圖7，也就是說，分別位於透視窗112之相對兩側的多個畫素PX的多條第一訊號線DL是藉由繞過透視窗112的多條接線dl1、dl2、dl4互相電性連接。在本實施例中，多條接線dl1、dl2、dl4大致上係沿著透視窗112的邊緣112a延伸。舉例而言，在本實施例中，透視窗112可呈圓形，而多條接線dl1、dl2、dl4大致上為設置於透視窗112旁的多條弧線。然而，本發明不以此為限，根據其它實施例，多條接線dl1、dl2、dl4也可根據透視窗112的形狀改變為其它型態。
請參照圖2、圖3、圖4及圖9，多條接線dl1、dl2包括多個第一接線組。每一第一接線組包括多條第一接線dl1，多條第一接線dl1的每一條具有第一段131及第二段151，第一段131與 第二段151之間設有第一絕緣層140，且第一段131與第二段151可透過第一絕緣層140的接觸窗140c電性連接。
舉例而言，在本實施例中，第一接線d1的第二段151可視為第一訊號線DL的延伸，而第一接線d1的第二段151與第一訊號線DL可形成於同一第二金屬層；第一接線d1的第一段131可視為第一接線d1的主要部分且繞過透視窗112，第一接線d1的第一段131與第二訊號線SL可形成於同一第一金屬層；但本發明不以此為限。
多條接線dl1、dl2還包括多個第二接線組。每一第二接線組包括多條第一接線dl2。第二接線dl2與第一接線dl1的第一段131之間設有第一絕緣層140。舉例而言，在本實施例中，一整條的第一接線dl2可形成於同一膜層，例如但不限於：第二金屬層。
請參照圖3，在本實施例中，包括多條第一接線dl1的多個第一接線組與包括多條第二接線dl2的多個第二接線組大致上設置於線路區114之較靠近透視區112的地方。或者說，包括多條第一接線dl1的多個第一接線組與包括多條第二接線dl2的多個第二接線組大致上設置於線路區114的內圈。包括多條第一接線dl1的多個第一接線組與包括多條第二接線dl2的多個第二接線組大致上可沿著透視窗112的邊緣112a(標示於圖2)交替排列，但本發明不以此為限。
值得注意的是，一第一接線dl1的第一段131與一第二接線dl2重疊。在本實施例中，一第一接線dl1之第一段131與一第 二接線dl2之一部分實質上對齊(aligned)。
舉例而言，在本實施例中，第一接線組可包括沿著透視窗112之邊緣112a依序排列的多條第一接線dl1-1、dl1-2、dl1-3、dl1-4、dl1-5、dl1-6，第二接線組可包括沿著透視窗112之邊緣112a依序排列的多條第二接線dl2-1、dl2-2、dl2-3、dl2-4、dl2-5、dl2-6。第一接線dl1-1、dl1-2、dl1-3、dl1-4、dl1-5、dl1-6的多個第一段131分別與第二接線dl2-1、dl2-2、dl2-3、dl2-4、dl2-5、dl2-6重疊。多條第一接線dl1-1、dl1-2、dl1-3、dl1-4、dl1-5、dl1-6之多個第一段131可分別與多條第二接線dl2-1、dl2-2、dl2-3、dl2-4、dl2-5、dl2-6之多個部分實質上對齊。
由於第一接線dl1的第一段131與第二接線dl2重疊，因此，用以設置接線dl1、dl2之線路區114的寬度W能夠減少，有助於提升顯示面板10(標示於圖1)的視效及屏佔比。
再者，由於第一接線dl1的第一段131與第二接線dl2重疊，因此，線路區114能具有較大的透光區。藉此，當畫素陣列基板100透過設置於線路區114上的框膠(未繪示)與對向基板(未繪示)接合且欲固化框膠時，光束能更充分的照射線路區114上的框膠，提高框膠固化率，而有助於提升顯示面板10的信賴性。
值得注意的是，在本實施例中，一條第一接線dl1與對應的一條第二接線dl2相重疊，而與所述第一接線dl1電性連接的多個畫素PX和與所述第二接線dl2電性連接的多個畫素PX係用以顯示同一種顏色，且所述第一接線dl1與第二接線dl2具有相同的 極性。
舉例而言，一條第一接線dl1-1與對應的一條第二接線dl2-1相重疊，而與第一接線dl1-1電性連接的多個畫素PX和與第二接線dl2-1電性連接的多個畫素PX係用以顯示同一第一顏色且具有第一極性；一條第一接線dl1-2與對應的一條第二接線dl2-2相重疊，而與第一接線dl1-2電性連接的多個畫素PX和與第二接線dl2-2電性連接的多個畫素PX係用以顯示同一第二顏色且具有第二極性；一條第一接線dl1-3與對應的一條第二接線dl2-3相重疊，而與第一接線dl1-3電性連接的多個畫素PX和與第二接線dl2-3電性連接的多個畫素PX係用以顯示同一第三顏色且具有第一極性；一條第一接線dl1-4與對應的一條第二接線dl2-4相重疊，而與第一接線dl1-4電性連接的多個畫素PX和與第二接線dl2-4電性連接的多個畫素PX係用以顯示同一第一顏色且具有第二極性；一條第一接線dl1-5與對應的一條第二接線dl2-5相重疊，而與第一接線dl1-5電性連接的多個畫素PX和與第二接線dl2-5電性連接的多個畫素PX係用以顯示同一第二顏色且具有第一極性；一條第一接線dl1-6與對應的一條第二接線dl2-6相重疊，而與第一接線dl1-6電性連接的多個畫素PX和與第二接線dl2-6電性連接的多個畫素PX係用以顯示同一第三顏色且具有第二極性。
第一極性與第二極性的一者為正，而第一極性與第二極性的另一者為負。在本實施例中，第一顏色、第二顏色及第三顏色可包括紅色、綠色及藍色，但本發明不以此為限。
圖10為本發明第一實施例之畫素陣列基板的多工器的示意圖。請參照圖3及圖10，在本實施例中，畫素陣列基板100可選擇性地包括多工器MUX。多工器MUX可選擇性地設置在基板110的周邊區(未繪示)，其中周邊區位於顯示區116外，顯示區116位於線路區114與周邊區之間。
多工器MUX與多條接線dl1、dl2電性連接。舉例而言，在本實施例中，多工器MUX包括多個第一電晶體T1及多個第二電晶體T2，多個第一電晶體T1及多個第二電晶體T2的每一個具有一第一端e1、一第二端e2及一控制端c，其中多條第一接線dl1分別電性連接至多個第一電晶體T1的多個第一端e1，多條第二接線dl2分別電性連接至多個第二電晶體T2的多個第一端e1，多個第一電晶體T1的控制端c電性連接至多個第二電晶體T2的多個控制端c，而多個第一電晶體T1的多個第二端e2及多個第二電晶體T2的多個第二端e2電性連接多個訊號端S1、S2、S3、S4。
具體而言，一第一接線dl1-1電性連接至一第一電晶體T1-1的一第一端e1，一第一接線dl1-4電性連接至一第一電晶體T1-4的一第一端e1，一第二接線dl2-1電性連接至一第二電晶體T2-1的一第一端e1，一第二接線dl2-4電性連接至一第二電晶體T2-4的一第一端e1，多個第一電晶體T1-1、T1-4的控制端c電性連接至多個第二電晶體T2-1、T2-4的多個控制端c，而一第一電晶體T1-1的一第二端e2、一第一電晶體T1-4的一第二端e2、一第二電晶體T2-1的一第二端e2及一第二電晶體T2-4的一第二端 e2分別電性連接多個訊號端S1、S2、S3、S4。
一第一接線dl1-2電性連接至一第一電晶體T1-2的一第一端e1，一第一接線dl1-5電性連接至一第一電晶體T1-5的一第一端e1，一第二接線dl2-2電性連接至一第二電晶體T2-2的一第一端e1，一第二接線dl2-5電性連接至一第二電晶體T2-5的一第一端e1，多個第一電晶體T1-2、T1-5的控制端c電性連接至多個第二電晶體T2-2、T2-5的多個控制端c，而一第一電晶體T1-2的一第二端e2、一第一電晶體T1-5的一第二端e2、一第二電晶體T2-2的一第二端e2及一第二電晶體T2-5的一第二端e2分別電性連接多個訊號端S2、S1、S4、S3。
一第一接線dl1-3電性連接至一第一電晶體T1-3的一第一端e1，一第一接線dl1-6電性連接至一第一電晶體T1-6的一第一端e1，一第二接線dl2-3電性連接至一第二電晶體T2-3的一第一端e1，一第二接線dl2-6電性連接至一第二電晶體T2-6的一第一端e1，多個第一電晶體T1-3、T1-6的控制端c電性連接至多個第二電晶體T2-3、T2-6的多個控制端c，而一第一電晶體T1-3的一第二端e2、一第一電晶體T1-6的一第二端e2、一第二電晶體T2-3的一第二端e2及一第二電晶體T2-6的一第二端e2分別電性連接多個訊號端S1、S2、S3、S4。
值得一提的是，在本實施例中，相重疊之一第一接線(例如：dl1-1)及一第二接線(例如：dl2-1)是同時被輸入第一資料訊號及第二資料訊號，然而，由於與相重疊之一第一接線(例如： dl1-1)及一第二接線(例如：dl2-1)電性連接的多個畫素PX係用以顯示同一種顏色，且相重疊的一第一接線(例如：dl1-1)及一第二接線(例如：dl2-1)具有相同的極性，因此，第一資料訊號與第二資料訊號不易互相干擾，而相重疊之一第一接線(例如：dl1-1)及一第二接線(例如：dl2-1)之間的資料訊號耦合效應問題(Data coupling effect issue)能獲得改善。
請參照圖2、圖3、圖5及圖6，畫素陣列基板100更包括多條導線sl，設置於線路區114，其中每一導線sl與分別位於透視窗112之相對兩側(例如：透視窗112之上下兩側的區域r3、r4內)的多個畫素PX的多條第二訊號線SL電性連接。
也就是說，分別位於透視窗112之相對兩側的多個畫素PX的多條第二訊號線SL是藉由繞過透視窗112的多條導線sl互相連接。在本實施例中，多條導線sl大致上係沿著透視窗112的邊緣112a延伸。舉例而言，透視窗112可呈圓形，而多條導線sl大致上為設置於透視窗112旁的多條弧線。然而，本發明不以此為限，根據其它實施例，多條導線sl也可根據透視窗112的形狀改變為其它型態。
舉例而言，在本實施例中，位於線路區114的導線sl可視為位於主動區116之第二訊號線SL的延伸，而導線sl與第二訊號線SL可形成於同一第一金屬層，但本發明不以此為限。
請參照圖3及圖9，在本實施例中，第一接線dl1的第一段131及第一接線dl1的第二段151透過接觸窗140c(繪示於圖9) 電性連接，而接觸窗140c於基板110上的一垂直投影位於透視窗112與多條導線s1於基板110上的多個垂直投影之間。也就是說，接觸窗140c可設置於彎曲的導線s1與彎曲的第一段131之間的空隙，藉此，能更有效率地利用線路區114的面積，有助於進一步減少線路區114的寬度W。
請參照圖2、圖6及圖7，用以電性連接分別位於透視窗112之相對兩側之多個畫素PX的多條資料線DL的多條接線dl1、dl2、dl4更包括多條外圍接線dl4。
請參照圖2、圖3及圖6，包括多條第一接線dl1之第一接線組於基板110上的垂直投影及包括多條第二接線dl2之第二接線組於基板110上的垂直投影位於多條外圍接線dl4於基板110上的多個垂直投影與透視窗112之間。
也就是說，在本實施例中，包括多條第一接線dl1的多個第一接線組與包括多條第二接線dl2的多個第二接線組大致上設置於線路區114之較靠近透視區112的地方(或者說，設置於線路區114的內圈)，而多條外圍接線dl4大致上設置於線路區114之較靠近透視區112的地方(或者說，設置於線路區114的外圈)。
請參照圖6，在本實施例中，多條外圍接線dl4與多條導線sl可重疊。具體而言，在本實施例中，多條外圍接線dl4的間距(pitch)與多條導線sl的間距(pitch)可不相同，而每一外圍接線dl4與對應的一條導線sl可選擇性地部分重疊，但本發明不以此為限。
請參照圖3、圖8及圖9，在本實施例中，多個畫素PX的多個共用電極191a可連接成多個觸控感測墊，畫素陣列基板100更包括多條觸控走線171，而多個觸控走線171分別與所述多個觸控感測墊電性連接。舉例而言，在本實施例中，觸控走線171可設置於第二絕緣層160上，第三絕緣層180可設置於觸控走線171上；觸控走線171可形成於第三金屬層，但本發明不以此為限。
請參照圖3及圖9，在本實施例中，至少一條觸控走線171可重疊於第一接線dl1(例如：dl1-2)的第一段131及與第二接線dl2(例如：dl2-2)。也就是說，在本實施例中，至少一觸控走線171可設置於接線dl1、dl2的上方，藉此，觸控走線171的設置不易造成線路區114之寬度W縮減的限制。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖11為本發明第二實施例之顯示面板10A的上視示意圖。圖12為本發明第二實施例之畫素陣列基板100A局部r的放大示意圖。圖12之畫素陣列基板100A的局部r對應圖11之顯示面板10A的局部R。
須說明的是，圖12繪出畫素陣列基板100A之基板110的透視窗112、線路區114及主動區116，畫素陣列基板100A之其它構件的尺寸小且精細，為清楚表達起見，圖12省略畫素陣列 基板100A之其它構件的繪示，而將圖12省略之畫素陣列基板100A的其它構件繪於放大的圖13至圖16。
圖13為圖12之畫素陣列基板100A的區域r1的放大示意圖。圖14為圖12之畫素陣列基板100A的區域r2的放大示意圖。圖15為圖12之畫素陣列基板100A的區域r3的放大示意圖。圖16為圖12之畫素陣列基板100A的區域r4的放大示意圖。
須說明的是，圖13至圖16係示意性地繪示畫素PX。圖17為本發明第二實施例的畫素陣列基板100A之畫素PX的佈局(layout)的示意圖。圖13至圖16所繪的畫素PX的佈局可參考圖17。
圖18為本發明第二實施例之畫素陣列基板100A的剖面示意圖。圖18對應圖13的剖線I-I’、II-II’、圖16的剖線III-III’及圖17的剖線IV-IV’。此外，圖13至圖17省略圖18之多個接觸窗140b、120b、120a、140a、180b、160c、180c、192c、160a、180a、192a的繪示。
請參照圖12、圖13及圖14，第二實施例之畫素陣列基板100A與第一實施例之畫素陣列基板100主要的差異在於：畫素陣列基板100A更包括第三接線組。第三接線組包括多條第三接線dl3。多條第三接線dl3的功能與前述之第一接線dl1的功能相同，都是用以電性連接分別位於透視窗112之相對兩側的多個畫素PX的多條第一訊號線DL。第三接線dl3與第一接線dl1的差異在於，第三接線dl3的構造與第一接線dl1的構造不同，且第三接線dl3 的設置位置與第一接線dl1的設置位置不同。
請參照圖13及圖18，具體而言，在本實施例中，每一第三接線dl3具有一第一段172及一第二段152，第一段172與第二段152之間設有第二絕緣層160，且第一段172與第二段152電性連接。舉例而言，第三接線dl3的第二段152可形成於第二金屬層，第三接線dl3的第一段172可形成於第三金屬層，但本發明不以此為限。
在本實施例中，畫素陣列基板100A更包括轉接圖案194，設置於第四絕緣層192上。舉例而言，轉接圖案194可選擇性地與畫素電極193形成於同一膜層，而轉接圖案194的材質與畫素電極193的材質可相同，但本發明不以此為限。
轉接圖案194透過第四絕緣層192的接觸窗192b及第三絕緣層180的接觸窗180b與第三接線dl3的第一段172電性連接。轉接圖案194透過第四絕緣層192的接觸窗192c及第三絕緣層180的接觸窗180c及第二絕緣層160的接觸窗160c與第三接線dl3的第二段152電性連接。也就是說，第三接線dl3的第一段172與第三接線dl3的第二段152可利用轉接圖案194互相電性連接。
值得注意的是，一第三接線dl3的第一段172與一第一接線dl1的第一段131及一第二接線dl2重疊。在本實施例中，一第三接線dl3之第一段172的一部分與一第一接線dl1的第一段131的一部分及一第二接線dl2的一部分實質上對齊。
舉例而言，在本實施例中，第三接線組可包括沿著透視 窗112之邊緣112a依序排列的多條第三接線dl3-1、dl3-2、dl3-3、dl3-4、dl3-5、dl3-6。第三接線dl3-1與第一接線dl1-1的第一段131及第二接線dl2-1重疊。第三接線dl3-2與第一接線dl1-2的第一段131及第二接線dl2-2重疊。第三接線dl3-3與第一接線dl1-3的第一段131及第二接線dl2-3重疊。第三接線dl3-4與第一接線dl1-4的第一段131及第二接線dl2-4重疊。第三接線dl3-5與第一接線dl1-5的第一段131及第二接線dl2-5重疊。第三接線dl3-6與第一接線dl1-6的第一段131及第二接線dl2-6重疊。
由於第三接線dl3與第一接線dl1的第一段131及第二接線dl2重疊，因此，在固定的一面積內能設置數量更多的接線dl1、dl2、dl3，進而能更進一步地縮減線路區114的寬度W、提升顯示面板10A(標示於圖11)的視效及屏佔比。
值得注意的是，在本實施例中，一第三接線dl3的第一段172與一第一接線dl1的第一段131及一第二接線dl2重疊，而與所述第三接線dl3電性連接的多個畫素PX、與所述第一接線dl1電性連接的多個畫素PX和與所述第二接線dl2電性連接的多個畫素PX係用以顯示同一種顏色，且所述第三接線dl3、所述第一接線dl1及所述第二接線dl2具有相同的極性。
舉例而言，一第三接線dl3-1的第一段172與一第一接線dl1-1的第一段131及一第二接線dl2-1重疊，而與第三接線dl3-1電性連接的多個畫素PX、與第一接線dl1-1電性連接的多個畫素PX和與第二接線dl2-1電性連接的多個畫素PX係用以顯示同一 第一顏色，且第三接線dl3-1、第一接線dl1-1及第二接線dl2-1具有相同的第一極性；一第三接線dl3-2的第一段172與一第一接線dl1-2的第一段131及一第二接線dl2-2重疊，而與第三接線dl3-2電性連接的多個畫素PX、與第一接線dl1-2電性連接的多個畫素PX和與第二接線dl2-2電性連接的多個畫素PX係用以顯示同一第二顏色，且第三接線dl3-2、第一接線dl1-2及第二接線dl2-2具有相同的第二極性；一第三接線dl3-3的第一段172與一第一接線dl1-3的第一段131及一第二接線dl2-3重疊，而與第三接線dl3-3電性連接的多個畫素PX、與第一接線dl1-3電性連接的多個畫素PX和與第二接線dl2-3電性連接的多個畫素PX係用以顯示同一第三顏色，且第三接線dl3-3、第一接線dl1-3及第二接線dl2-1具有相同的第一極性；一第三接線dl3-4的第一段172與一第一接線dl1-4的第一段131及一第二接線dl2-4重疊，而與第三接線dl3-4電性連接的多個畫素PX、與第一接線dl1-4電性連接的多個畫素PX和與第二接線dl2-4電性連接的多個畫素PX係用以顯示同一第一顏色，且第三接線dl3-4、第一接線dl1-4及第二接線dl2-4具有相同的第二極性；一第三接線dl3-5的第一段172與一第一接線dl1-5的第一段131及一第二接線dl2-5重疊，而與第三接線dl3-5電性連接的多個畫素PX、與第一接線dl1-5電性連接的多個畫素PX和與第二接線dl2-5電性連接的多個畫素PX係用以顯示同一第二顏色，且第三接線dl3-5、第一接線dl1-5及第二接線dl2-5具有相同的第一極性；一第三接線dl3-6的第一段172與一第一接 線dl1-6的第一段131及一第二接線dl2-6重疊，而與第三接線dl3-6電性連接的多個畫素PX、與第一接線dl1-6電性連接的多個畫素PX和與第二接線dl2-6電性連接的多個畫素PX係用以顯示同一第三顏色，且第三接線dl3-6、第一接線dl1-6及第二接線dl2-6具有相同的第二極性。
在本實施例中，至少一轉接圖案194(例如：與第三接線dl3-2、dl3-4、dl3-6電性連接的多個轉接圖案194)於基板110上的垂直投影位於透視窗112與多條導線sl於基板110上的多個垂直投影之間。至少另一轉接圖案194(例如：與第三接線dl3-1、dl3-3、dl3-5電性連接的多個轉接圖案194)於基板110上的垂直投影位於多條導線sl於基板110上的多個垂直投影與多個畫素PX於基板110上的多個垂直投影之間。也就是說，多個轉接圖案194於基板110上的多個垂直投影可位於多條導線sl的兩側。藉此，藉此，能在更小的面積中設置數量更多的轉接圖案194，進而有效地減少線路區114的寬度W。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100：畫素陣列基板 112：透視窗 114：線路區 116：主動區 131：第一段 151：第二段 171：觸控走線 DL：第一訊號線 dl1、dl1-1~dl1-6、dl2、dl2-1~dl2-6：接線 PX：畫素 r1：區域 SL：第二訊號線 sl：導線 W：寬度 Ι-Ι’、П-П’：剖線

Claims (11)

  1. 一種畫素陣列基板，包括： 一基板，具有一透視窗、一線路區及一主動區，其中該線路區位於該透視窗的周圍，而該線路區位於該主動區與該透視窗之間； 多個畫素，設置於該主動區，其中該些畫素的每一個包括一第一訊號線、一第二訊號線、一主動元件及一畫素電極，該第一訊號線與該第二訊號線交錯設置，該主動元件與該第一訊號線及該第二訊號線電性連接，且該畫素電極與該主動元件電性連接；以及 多條接線，設置於該線路區，其中該些接線的每一條與分別位於該透視窗之相對兩側的該些畫素的多個畫素的多條第一訊號線電性連接； 該些接線包括一第一接線組，該第一接線組包括多條第一接線，該些第一接線的每一條具有一第一段及一第二段，該第一段與該第二段之間設有一第一絕緣層，且該第一段與該第二段電性連接； 該些接線包括一第二接線組，該第二接線組包括多條第二接線； 該些第一接線之一第一接線的該第一段與該些第二接線的一第二接線重疊，且該第一接線的該第一段與該第二接線之間設有該第一絕緣層。
  2. 如申請專利範圍第1項所述的畫素陣列基板，其中與該第一接線電性連接之該些畫素的多個畫素和與該第二接線電性連接之該些畫素的多個畫素用以顯示同一種顏色，且該第一接線與該第二接線具有相同的極性。
  3. 如申請專利範圍第1項所述的畫素陣列基板，更包括： 一多工器，包括一第一電晶體及一第二電晶體，其中該第一接線電性連接至該第一電晶體的一第一端，該第二接線電性連接至該第二電晶體的一第一端，該第一電晶體的一控制端電性連接至該第二電晶體的一控制端，而該第一電晶體的一第二端及該第二電晶體的一第二端分別電性連接至多個訊號端。
  4. 如申請專利範圍第1項所述的畫素陣列基板，更包括： 多條導線，設置於該線路區，其中該些導線的每一條與分別位於該透視窗之相對兩側的該些畫素的多個畫素的多條第二訊號線電性連接； 該第一絕緣層具有一第一接觸窗，該第一接線的該第一段及該第一接線的該第二段透過該第一接觸窗電性連接，而該第一接觸窗於該基板上的一垂直投影位於該透視窗與該些導線於該基板上的多個垂直投影之間。
  5. 如申請專利範圍第1項所述的畫素陣列基板，更包括： 多條導線，設置於該線路區，其中該些導線的每一條與分別位於該透視窗之相對兩側的該些畫素的多個畫素的多條第二訊號線電性連接； 該些接線更包括多條外圍接線，該第一接線組於該基板上的垂直投影及該第二接線組於該基板上的垂直投影位於該些外圍接線於該基板上的多個垂直投影與該透視窗之間，而該些外圍接線與該些導線重疊。
  6. 如申請專利範圍第1項所述的畫素陣列基板，其中該些畫素的每一個更包括一共用電極，該些畫素的多個畫素的多個共用電極連接成一觸控感測墊，而該畫素陣列基板更包括： 一第二絕緣層，設置於該第二接線上； 一觸控走線，設置於該第二絕緣層上，且與該觸控感測墊電性連接，其中該觸控走線重疊於該第一接線的該第一段及該第二接線。
  7. 如申請專利範圍第1項所述的畫素陣列基板，其中該些接線更包括一第三接線組，該第三接線組包括多條第三接線，該些第三接線之每一條具有一第一段及一第二段，該些第三接線之該每一條的該第一段與該些第三接線之該每一條的該第二段之間設有一第二絕緣層，且該些第三接線之該每一條的該第一段與該些第三接線之該每一條的該第二段電性連接；該些第三接線之一第三接線的該第一段與該第一接線的該第一段及該第二接線重疊。
  8. 如申請專利範圍第7項所述的畫素陣列基板，其中與該第一接線電性連接之該些畫素的多個畫素、與該第二接線電性連接之該些畫素的多個畫素和與該第三接線電性連接之該些畫素的多個畫素用以顯示同一種顏色，且該第一接線、該第二接線及該第三接線具有相同的極性。
  9. 如申請專利範圍第7項所述的畫素陣列基板，更包括： 多條導線，設置於該線路區，其中該些導線的每一條與分別位於該透視窗之相對兩側的該些畫素的多個畫素的多條第二訊號線電性連接；以及 多個轉接圖案，其中該些轉接圖案的每一個電性連接於該些第三接線的一者的該第一段及該些第三接線之該者的該第二段，而該些轉接圖案的一者於該基板上的一垂直投影位於該透視窗與該些導線於該基板上的多個垂直投影之間。
  10. 如申請專利範圍第9項所述的畫素陣列基板，其中該些轉接圖案的另一者於該基板上的一垂直投影位於該些導線於該基板上的多個垂直投影與該些畫素於該基板上的多個垂直投影之間。
  11. 如申請專利範圍第7項所述的畫素陣列基板，更包括： 一轉接圖案，電性連接該第三接線的該第一段及該第三接線的該第二段，而該轉接圖案的材質與該畫素電極的材質相同。
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