TWI706387B

TWI706387B - 畫素陣列基板

Info

Publication number: TWI706387B
Application number: TW108134558A
Authority: TW
Inventors: 廖柏凱; 唐隆綾; 徐理智
Original assignee: 友達光電股份有限公司
Priority date: 2019-09-25
Filing date: 2019-09-25
Publication date: 2020-10-01
Also published as: US20210088860A1; US11175551B2; TW202113388A; CN111338132B; CN111338132A

Abstract

一種畫素陣列基板，包括基板、多個畫素結構、周邊走線及多個第一圖案。基板具有主動區及主動區外的周邊區。多個畫素結構設置於基板的主動區。每一畫素結構包括一訊號線、電性連接至訊號線的一主動元件及電性連接至主動元件的一畫素電極。周邊走線設置於基板的周邊區。多個第一圖案設置於基板的周邊區。每一第一圖案包括第一主幹部以及與第一主幹部交錯設置的至少一第一分支部。第一主幹部電性連接於周邊走線或一畫素結構的訊號線。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板。

顯示面板的應用日益廣泛，舉凡家用的視聽娛樂、公共場合的訊息顯示看板、電競用的顯示器及可攜式電子產品都可見其蹤跡。近幾年來，顯示面板在車用領域或穿戴式電子產品的應用也逐漸拓展開來，例如：車用後視鏡、車用儀表板、多功能電子錶/手環等。這類電子裝置所搭載的顯示器大多為異形（Free form）顯示面板，其外觀可能為橢圓形、圓形或其他非矩形。在異形顯示面板的製程中，框膠需沿著異形基板的邊緣塗佈。然而，框膠在異形基板邊緣的彎曲段容易發生偏離的情形。

本發明的一實施例提供一種畫素陣列基板，有助於監控框膠的偏移程度及/或有助於框膠精準地塗佈。

本發明的一種畫素陣列基板，包括基板、多個畫素結構、周邊走線以及多個第一圖案。基板具有主動區及主動區外的周邊區。多個畫素結構設置於基板的主動區。每一畫素結構包括一訊號線、電性連接至訊號線的一主動元件及電性連接至主動元件的一畫素電極。周邊走線設置於基板的周邊區。多個第一圖案設置於基板的周邊區。每一第一圖案包括第一主幹部以及與第一主幹部交錯設置的至少一第一分支部。第一主幹部電性連接於周邊走線或一畫素結構的訊號線。

本發明的一種畫素陣列基板，包括基板、多個畫素結構、周邊走線及多個第一圖案。基板具有主動區、主動區外的周邊區及邊緣，其中基板的邊緣具有曲線段。多個畫素結構設置於基板的主動區。每一畫素結構包括訊號線、電性連接至訊號線的主動元件及電性連接至主動元件的畫素電極。周邊走線設置於基板的周邊區，且具有一曲線段，其中周邊走線的曲線段對應基板的曲線段設置。多個第一圖案設置於基板的周邊區，且沿著周邊走線的曲線段排列。每一第一圖案包括第一主幹部及與第一主幹部交錯設置的至少一第一分支部。第一主幹部電性連接於周邊走線或一畫素結構的訊號線。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1為本發明一實施例之畫素陣列基板的上視示意圖。

圖2為本發明一實施例之畫素陣列基板100之局部的放大示意圖。圖2對應圖1的局部R。

圖1繪示畫素陣列基板100的基板110及周邊走線130，而省略畫素陣列基板100的其它構件。圖1省略之畫素陣列基板100的其它構件繪於圖2。

請參照圖1及圖2，畫素陣列基板100包括基板110。基板110具有主動區110a及主動區110a外的周邊區110b。舉例而言，在本實施例中，基板110可以是異形（free-form）基板，而基板110的邊緣110c可包括曲線段110d。然而，本發明不限於此，根據其它實施例，基板110也可以是矩形基板。在本實施例中，基板110的材質可以是玻璃、石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷、或其它可適用的材料）、或是其它可適用的材料。

畫素陣列基板100包括多個畫素結構120，設置於基板110的主動區110a。每一畫素結構120包括一訊號線DL、電性連接至訊號線DL的一主動元件T及電性連接至主動元件T的一畫素電極122。舉例而言，在本實施例中，主動元件T可包括一薄膜電晶體，具有源極S、汲極D與閘極G；畫素電極122電性連接至薄膜電晶體的汲極D；訊號線DL電性連接至薄膜電晶體的源極S，而訊號線DL可稱資料線；每一畫素結構120更包括與訊號線DL交錯設置的訊號線GL，訊號線GL電性連接至薄膜電晶體的閘極G，而訊號線GL可稱閘極線。

畫素陣列基板100包括一周邊走線130，設置於基板110的周邊區110b。舉例而言，在本實施例中，周邊走線130的主要部132沿著基板110的邊緣110c延伸，而周邊走線130的主要部132具曲線段132a，其中周邊走線130的曲線段132a是對應於基板110之邊緣110c的曲線段110d設置。

每一畫素結構120還可包括共用電極124。在本實施例中，位於周邊區110b的周邊走線130可與位於主動區110a的共用電極124電性連接。然而，本發明不限於此，在其它實施例中，周邊走線130與位於主動區110a的共用電極124也可以是彼此電性獨立，且具有不同的訊號。

畫素陣列基板100包括多個第一圖案140，設置於基板110的周邊區110b。每一第一圖案140包括第一主幹部142及至少一第一分支部144。至少一第一分支部144與第一主幹部142交錯設置。在本實施例中，第一主幹部142在與基板110之邊緣110c交錯的方向上延伸，且第一圖案140包括與第一主幹部142交錯設置且彼此隔開的多個第一分支部144。

在本實施例中，第一圖案140重疊於一框膠（sealant）160；當畫素陣列基板100與對向基板（未繪示）組立而形成顯示面板（未繪示）時，框膠160、畫素陣列基板100與對向基板共同圍繞顯示介質（例如但不限於：液晶）。在本實施例中，第一圖案140的多個第一分支部144可定義框膠160邊緣160c與基板110邊緣110c的多個距離。第一圖案140之多個第一分支部144的功能類似於刻度，利用第一圖案140的多個第一分支部144能直接判讀框膠160偏離程度。

此外，在本實施例中，第一圖案140的第一主幹部142可電性連接於周邊走線130。然而，本發明不限於此，在其它實施例中，第一圖案140的第一主幹部142也可電性連接於畫素結構120的訊號線DL，以下將於後續段落配合其它圖示說明之。

在本實施例中，每一畫素結構120的訊號線DL具有延伸至周邊區110b的一延伸部DLa，且每一第一圖案140設置於多個畫素結構120之相鄰兩條訊號線DL的多個延伸部DLa之間。由於第一圖案140設置於相鄰兩條訊號線DL的多個延伸部DLa之間，因此，第一圖案140除了做為評估框膠160偏離程度的工具外，第一圖案140還可做為相鄰兩條訊號線DL之間的屏蔽電極，以更進一步地提升畫素陣列基板100的電性。

在本實施例中，畫素陣列基板100可選擇性地包括多個第二圖案150。第二圖案150設置於基板110的周邊區110b，其中第二圖案150的圖形與第一圖案140的圖形不同。每一第二圖案150包括第二主幹部152及第二分支部154，其中第二分支部154與第二主幹部152交錯設置。舉例而言，在本實施例中，第二圖案150的第二主幹部152可以是一長線段，而第二分支部154可以是與所述長線段重疊的一塊狀圖案。然而，本發明不限於此，在其它實施例中，第二圖案150也可設計為其它樣態。

在本實施例中，第二圖案150是做為塗佈框膠160用的對位標記。透過第二圖案150的設置，能使機台更精準地塗佈框膠160。此外，在本實施例中，第二圖案150的第二主幹部152可電性連接於周邊走線130。然而，本發明不限於此，在其它實施例中，第二圖案150的第二主幹部152也可電性連接於畫素結構120的訊號線DL，以下將於後續段落配合其它圖示說明之。

在本實施例中，每一畫素結構120的訊號線DL具有延伸至周邊區110b的一延伸部DLa，且每一第二圖案150設置於多個畫素結構120之相鄰兩條訊號線DL的多個延伸部DLa之間。由於第二圖案150設置於相鄰兩條訊號線DL的多個延伸部DLa之間，因此，第二圖案150除了做為塗佈框膠160用的對位標記外，第二圖案150還可做為相鄰兩條訊號線DL之間的屏蔽電極，以更進一步地提升畫素陣列基板100的電性。

圖3示出本發明一實施例之基板110的邊緣110c及多個第二圖案150。請參照圖1及圖3，在本實施例中，基板110的邊緣110c具有第一段110c-1及第二段110c-2，第一段110c-1的曲率半徑小第二段110c-2的曲率半徑，且多個第二圖案150在第一段110c-1旁的設置密度大於在第二段110c-2旁的設置密度。也就是說，在基板110邊緣110c之曲率半徑變化較大處可設置較多的第二圖案150，以利機台根據較密集的多個第二圖案150於曲率半徑變化較大處精準地塗佈框膠160。

圖4示出本發明一實施例之基板110的邊緣110c及多個第二圖案150。請參照圖1及圖4，在本實施例中，基板110的邊緣110c具有第一段110c-1及第二段110c-2，第一段110c-1的曲率半徑小第二段110c-2的曲率半徑，且多個第一圖案140在第一段110c-1旁的設置密度大於在第二段110c-2旁的設置密度。也就是說，在基板110邊緣110c之曲率半徑變化較大處可設置較多的第一圖案140，以利監控框膠160的偏離程度。

請參照圖2，在本實施例中，每一第一圖案140的第一主幹部142與周邊走線130可選擇性地屬於同一膜層，且直接連接；每一第一圖案140的第一主幹部142及第一分支部144可選擇性地屬於同一膜層；每一第二圖案150的第二主幹部152與周邊走線130可選擇性地屬於同一膜層，且直接連接；每一第二圖案150的第二主幹部152及第二分支部154可選擇性地屬於同一膜層；但本發明不以此為限。

在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。

圖5為本發明另一實施例之畫素陣列基板100A之局部的放大示意圖。

圖5的畫素陣列基板100A與圖2的畫素陣列基板100類似，兩者的差異在於：在圖5的實施例中，每一第一圖案140的第一主幹部142及第一分支部144屬於不同膜層，也就是說，第一主幹部142及第一分支部144之間可夾有絕緣層（未繪示）；每一第二圖案150的第二主幹部152及第二分支部154屬於不同膜層；也就是說，第二主幹部152及第二分支部154之間可夾有絕緣層（未繪示）。

圖6為本發明又一實施例之畫素陣列基板100B之局部的放大示意圖。

圖6的畫素陣列基板100B與圖2的畫素陣列基板100類似，兩者的差異在於：在圖6的實施例中，基板110具有邊緣110c，第一圖案140的多個第一分支部144與邊緣110c的距離不同，且多個第一分支部144的圖形不同。舉例而言，在本實施例中，第一分支部144的線寬W可隨著第一分支部144遠離基板110之邊緣110c而變化（例如但不限於：遞增）。圖形不同之一第一圖案140的多個第一分支部144有助於快速判讀框膠160的偏移程度。

圖7為本發明再一實施例之畫素陣列基板100C之局部的放大示意圖。

圖7的畫素陣列基板100C與圖2的畫素陣列基板100類似，兩者的差異在於：在圖7的實施例中，基板110具有邊緣110c，第一圖案140的多個第一分支部144與邊緣110c的距離不同，且多個第一分支部144的圖形不同。舉例而言，在本實施例中，第一圖案140的每一個第一分支部144包括至少一條細線144a，且第一分支部144所包括之細線144a的數量可隨著第一分支部144遠離基板110之邊緣110c而增加，但本發明不以此為限。

圖8為本發明一實施例之畫素陣列基板100D之局部的放大示意圖。

圖9為本發明另一實施例之畫素陣列基板100E之局部的放大示意圖。

圖10為本發明又一實施例之畫素陣列基板100F之局部的放大示意圖。

圖11為本發明再一實施例之畫素陣列基板100G之局部的放大示意圖。

圖8的畫素陣列基板100D、圖9的畫素陣列基板100E、圖10的畫素陣列基板100F及圖11的畫素陣列基板100G分別與圖2的畫素陣列基板100、圖5的畫素陣列基板100A、圖6的畫素陣列基板100B及圖7的畫素陣列基板100C類似，類似之兩畫素陣列基板（即，畫素陣列基板100D與畫素陣列基板100、畫素陣列基板100E與畫素陣列基板100A、畫素陣列基板100F與畫素陣列基板100B、畫素陣列基板100G與畫素陣列基板100C）的差異在於：在圖8、圖9、圖10及圖11的各實施例中，第一圖案140的每一第一主幹部142是電性連接於畫素結構120的訊號線DL。此外，在圖8、圖9、圖10及圖11的各實施例中，周邊走線130除了包括沿著基板110之邊緣110c延伸的主要部132外，周邊走線130還包括由主要部132朝向畫素結構120延伸的多個分支部134，與資料線DL電性連接之每一第一圖案140位於相鄰的兩個分支部134之間，且與資料線DL電性連接之每一第二圖案150位於相鄰的兩個分支部134之間。

也就是說，在圖8、圖9、圖10及圖11的各實施例中，多個第一圖案140及多個第二圖案150可視為多條資料線DL的多個延伸部DLa，而周邊走線130的分支部134可做為相鄰兩條訊號線DL之間的屏蔽電極，以更進一步地提升畫素陣列基板100D、100E、100F、1000G的電性。

圖12為本發明一實施例之畫素陣列基板100H之局部的放大示意圖。

圖12的畫素陣列基板100H與圖2的畫素陣列基板100類似，兩者的差異在於：在圖12的實施例中，位於周邊區110b的周邊走線130與位於主動區110a的共用電極124也可以是彼此電性獨立，且具有不同的訊號。

此外，須說明的是，前述的每一畫素陣列基板100、100A～100H均同時包括第一圖案140及第二圖案150。然而，本發明不限於此，根據其它實施例，前述的每一畫素陣列基板100、100A～100H也可省略第二圖案150，第二圖案150之對位標記的功能，也可利用第一圖案140達成。

100、100A、100B、100C、100D、100E、100F、100G、100H:畫素陣列基板 110:基板 110a:主動區 110b:周邊區 110c:邊緣 110c-1:第一段 110c-2:第二段 110d:曲線段 120:畫素結構 122:畫素電極 124:共用電極 130:周邊走線 132:主要部 132a:曲線段 134:分支部 140:第一圖案 142:第一主幹部 144:第一分支部 144a:細線 150:第二圖案 152:第二主幹部 154:第二分支部 160:框膠 160c:邊緣 DL、GL:訊號線 DLa:延伸部 D:汲極 G:閘極 R:局部 S:源極 T:主動元件 W:線寬

圖1為本發明一實施例之畫素陣列基板的上視示意圖。圖2為本發明一實施例之畫素陣列基板100之局部的放大示意圖。圖3示出本發明一實施例之基板110的邊緣110c及多個第二圖案150。圖4示出本發明一實施例之基板110的邊緣110c及多個第二圖案150。圖5為本發明另一實施例之畫素陣列基板100A之局部的放大示意圖。圖6為本發明又一實施例之畫素陣列基板100B之局部的放大示意圖。圖7為本發明再一實施例之畫素陣列基板100C之局部的放大示意圖。圖8為本發明一實施例之畫素陣列基板100D之局部的放大示意圖。圖9為本發明另一實施例之畫素陣列基板100E之局部的放大示意圖。圖10為本發明又一實施例之畫素陣列基板100F之局部的放大示意圖。圖11為本發明再一實施例之畫素陣列基板100G之局部的放大示意圖。圖12為本發明一實施例之畫素陣列基板100H之局部的放大示意圖。

100:畫素陣列基板

110:基板

110a:主動區

110b:周邊區

110c:邊緣

110d:曲線段

120:畫素結構

122:畫素電極

124:共用電極

130:周邊走線

132:主要部

132a:曲線段

140:第一圖案

142:第一主幹部

144:第一分支部

150:第二圖案

152:第二主幹部

154:第二分支部

160:框膠

160c:邊緣

DL、GL:訊號線

DLa:延伸部

D:汲極

G:閘極

S:源極

T:主動元件

Claims

一種畫素陣列基板，包括：一基板，具有一主動區及該主動區外的一周邊區；多個畫素結構，設置於該基板的該主動區，其中每一該畫素結構包括一訊號線、電性連接至該訊號線的一主動元件及電性連接至該主動元件的一畫素電極；一周邊走線，設置於該基板的該周邊區；以及多個第一圖案，設置於該基板的該周邊區，其中每一該第一圖案包括：一第一主幹部，電性連接於該周邊走線，或電性連接於一該畫素結構的該訊號線；以及至少一第一分支部，與該第一主幹部交錯設置，其中每一該第一圖案的該第一主幹部電性連接於一該畫素結構的該訊號線，該周邊走線包括沿著該基板之一邊緣延伸的一主要部以及由該主要部朝該些畫素結構延伸的多個分支部，且每一該第一圖案位於該周邊走線的相鄰兩該分支部之間。
如申請專利範圍第1項所述的畫素陣列基板，其中每一該第一圖案的該第一主幹部電性連接於該周邊走線，每一該畫素結構的該訊號線具有延伸至該周邊區的一延伸部，且每一該第一圖案設置於該些畫素結構之相鄰兩該訊號線的多個延伸部之間。
如申請專利範圍第1項所述的畫素陣列基板，其中每一該第一圖案的該第一主幹部及該至少第一分支部屬於同一膜層。
一種畫素陣列基板，包括：一基板，具有一主動區及該主動區外的一周邊區；多個畫素結構，設置於該基板的該主動區，其中每一該畫素結構包括一訊號線、電性連接至該訊號線的一主動元件及電性連接至該主動元件的一畫素電極；一周邊走線，設置於該基板的該周邊區；以及多個第一圖案，設置於該基板的該周邊區，其中每一該第一圖案包括：一第一主幹部，電性連接於該周邊走線，或電性連接於一該畫素結構的該訊號線；以及至少一第一分支部，與該第一主幹部交錯設置，其中每一該第一圖案的該第一主幹部及該至少第一分支部屬於不同膜層。
如申請專利範圍第1項或第4項所述的畫素陣列基板，其中該基板具有一邊緣，每一該第一圖案的該些第一分支部與該邊緣的距離不同，且該些第一分支部的圖形不同。
如申請專利範圍第1項或第4項所述的畫素陣列基板，其中該基板的一邊緣具有一第一段及一第二段，該第一段的曲率半徑小該第二段的曲率半徑，且該些第一圖案在該第一段旁的設置密度大於在該第二段旁的設置密度。
一種畫素陣列基板，包括：一基板，具有一主動區及該主動區外的一周邊區；多個畫素結構，設置於該基板的該主動區，其中每一該畫素結構包括一訊號線、電性連接至該訊號線的一主動元件及電性連接至該主動元件的一畫素電極；一周邊走線，設置於該基板的該周邊區；多個第一圖案，設置於該基板的該周邊區，其中每一該第一圖案包括：一第一主幹部，電性連接於該周邊走線，或電性連接於一該畫素結構的該訊號線；以及至少一第一分支部，與該第一主幹部交錯設置；以及多個第二圖案，設置於該基板的該周邊區，其中該些第一圖案的圖形與該些第二圖案的圖形不同，且每一該第二圖案包括：一第二主幹部，電性連接於該周邊走線，或電性連接於另一該畫素結構的該訊號線；以及一第二分支部，與該第二主幹部交錯設置。
如申請專利範圍第7項所述的畫素陣列基板，其中每一該第二圖案的該第二主幹部電性連接於該周邊走線，每一該畫素結構的該訊號線具有延伸至該周邊區的一延伸部，且每一該第二圖案設置於該些畫素結構之相鄰兩該訊號線的多個延伸部之間。
如申請專利範圍第7項所述的畫素陣列基板，其中每一該第二圖案的該第二主幹部電性連接於另一該畫素結構的該訊號線，該周邊走線包括沿著該基板之一邊緣延伸的一主要部以及由該主要部朝該些畫素結構延伸的多個分支部，且每一該第二圖案位於該周邊走線的相鄰兩該分支部之間。
如申請專利範圍第7項所述的畫素陣列基板，其中每一該第二圖案的該第二主幹部及該第二分支部屬於同一膜層。
如申請專利範圍第7項所述的畫素陣列基板，其中每一該第二圖案的該第二主幹部及該第二分支部屬於不同膜層。
如申請專利範圍第7項所述的畫素陣列基板，其中該基板的一邊緣具有一第一段及一第二段，該第一段的曲率半徑小該第二段的曲率半徑，且該些第二圖案在該第一段旁的設置密度大於在該第二段旁的設置密度。
一種畫素陣列基板，包括：一基板，具有一主動區、該主動區外的一周邊區及一邊緣，其中該基板的該邊緣具有一曲線段；多個畫素結構，設置於該基板的該主動區，其中每一該畫素結構包括一訊號線、電性連接至該訊號線的一主動元件及電性連接至該主動元件的一畫素電極；一周邊走線，設置於該基板的該周邊區，且具有一曲線段，其中該周邊走線的該曲線段對應該基板的該曲線段設置；以及多個第一圖案，設置於該基板的該周邊區，且沿著該周邊走線的該曲線段排列，其中每一該第一圖案包括：一第一主幹部，電性連接於該周邊走線，或電性連接於一該畫素結構的該訊號線；以及至少一第一分支部，與該第一主幹部交錯設置，其中每一該第一圖案的該第一主幹部電性連接於一該畫素結構的該訊號線，該周邊走線包括沿著該基板之一邊緣延伸的一主要部以及由該主要部朝該些畫素結構延伸的多個分支部，且每一該第一圖案位於該周邊走線的相鄰兩該分支部之間。
如申請專利範圍第13項所述的畫素陣列基板，其中每一該第一圖案的該第一主幹部電性連接於該周邊走線，每一該畫素結構的該訊號線具有延伸至該周邊區的一延伸部，且每一該第一圖案設置於該些畫素結構之相鄰兩該訊號線的多個延伸部之間。
如申請專利範圍第13項所述的畫素陣列基板，其中該每一該第一圖案的該些第一分支部與該基板之該邊緣的距離不同，且該些第一分支部的圖形不同。
如申請專利範圍第13項所述的畫素陣列基板，其中該基板之該邊緣包括一第一段及一第二段，該第一段的曲率半徑小該第二段的曲率半徑，且該些第一圖案在該第一段旁的設置密度大於在該第二段旁的設置密度。
一種畫素陣列基板，包括：一基板，具有一主動區、該主動區外的一周邊區及一邊緣，其中該基板的該邊緣具有一曲線段；多個畫素結構，設置於該基板的該主動區，其中每一該畫素結構包括一訊號線、電性連接至該訊號線的一主動元件及電性連接至該主動元件的一畫素電極；一周邊走線，設置於該基板的該周邊區，且具有一曲線段，其中該周邊走線的該曲線段對應該基板的該曲線段設置；多個第一圖案，設置於該基板的該周邊區，且沿著該周邊走線的該曲線段排列，其中每一該第一圖案包括：一第一主幹部，電性連接於該周邊走線，或電性連接於一該畫素結構的該訊號線；以及至少一第一分支部，與該第一主幹部交錯設置；以及多個第二圖案，設置於該基板的該周邊區，其中該些第一圖案的圖形與該些第二圖案的圖形不同，且每一該第二圖案包括：一第二主幹部，電性連接於該周邊走線，或電性連接於另一該畫素結構的該訊號線；以及一第二分支部，與該第二主幹部交錯設置。
如申請專利範圍第17項所述的畫素陣列基板，其中每一該第二圖案的該第二主幹部電性連接於該周邊走線，每一該畫素結構的該訊號線具有延伸至該周邊區的一延伸部，且每一該第二圖案設置於該些畫素結構之相鄰兩該訊號線的多個延伸部之間。
如申請專利範圍第17項所述的畫素陣列基板，其中每一該第二圖案的該第二主幹部電性連接於另一該畫素結構的該訊號線，該周邊走線包括沿著該基板之該邊緣延伸的一主要部以及由該主要部朝該些畫素結構延伸的多個分支部，且每一該第二圖案位於該周邊走線的相鄰兩該分支部之間。
如申請專利範圍第17項所述的畫素陣列基板，其中該基板的該邊緣具有一第一段及一第二段，該第一段的曲率半徑小該第二段的曲率半徑，且該些第二圖案在該第一段旁的設置密度大於在該第二段旁的設置密度。