JP2017092484A - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

Info

Publication number
JP2017092484A
JP2017092484A JP2016245316A JP2016245316A JP2017092484A JP 2017092484 A JP2017092484 A JP 2017092484A JP 2016245316 A JP2016245316 A JP 2016245316A JP 2016245316 A JP2016245316 A JP 2016245316A JP 2017092484 A JP2017092484 A JP 2017092484A
Authority
JP
Japan
Prior art keywords
film
thin film
semiconductor layer
film transistor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2016245316A
Other languages
English (en)
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
宮入　秀和
Hidekazu Miyairi
秀和 宮入
秋元　健吾
Kengo Akimoto
健吾 秋元
康次郎 白石
Kojiro Shiraishi
康次郎 白石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017092484A publication Critical patent/JP2017092484A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Abstract

【課題】アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。従って、逆スタガ型の薄膜トランジスタにＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、電気特性のバラツキを低減する。【解決手段】課題を解決するため、大気に触れることなくゲート絶縁膜と、酸化物半導体層と、チャネル保護膜との三層をスパッタ法により連続成膜を行う。また、酸化物半導体層においてチャネル保護膜と重なる領域の膜厚が導電膜と接する領域の膜厚よりも厚くなる特徴的な構造とする。【選択図】図１

Description

本発明はチャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴ
という）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液
晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品とし
て搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、マトリクス状に配置された表示画素毎にＴＦＴからなるスイッチング素子を設け
たアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置や電気泳動式表示装
置）が盛んに開発されている。アクティブマトリクス型の表示装置は、画素（又は１ドッ
ト）毎にスイッチング素子が設けられており、単純マトリクス方式に比べて画素密度が増
えた場合に低電圧駆動できるので有利である。
また、チャネル形成領域に酸化物半導体膜を用いて薄膜トランジスタ（ＴＦＴ）などを
作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半
導体膜としてＺｎＯを用いるＴＦＴや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるＴＦＴが挙げ
られる。これらの酸化物半導体膜を用いたＴＦＴを透光性を有する基板上に形成し、画像
表示装置のスイッチング素子などに用いる技術が特許文献１または特許文献２で開示され
ている。
特開２００７−１２３８６１ 特開２００７−９６０５５
アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気
特性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタ
の電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。電界効果移動度が高くともし
きい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御するこ
とが困難である。しきい値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジス
タの場合には、駆動電圧が低い状態ではＴＦＴとしてのスイッチング機能を果たすことが
できず、負荷となる恐れがある。また、しきい値電圧値がマイナスであると、ゲート電圧
が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりや
すい。
ｎチャネル型の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャ
ネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くし
ないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されて
ドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きで
ある。
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタのゲート電圧が０
Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される構造を提供することを課題
の一つとする。
また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタの電気特性
のバラツキを低減することも課題の一つとする。特に、液晶表示装置においては、個々の
素子間でのバラツキが大きい場合、そのＴＦＴ特性のバラツキに起因する表示むらが発生
する恐れがある。
また、発光素子を有する表示装置においても、画素電極に一定の電流が流れるように配
置されたＴＦＴ（駆動回路のＴＦＴまたは画素に配置される発光素子に電流を供給するＴ
ＦＴ）のオン電流（Ｉｏｎ）のバラツキが大きい場合、表示画面において輝度のバラツキ
が生じる恐れがある。
薄膜トランジスタのしきい電圧値は、酸化物半導体層の界面、即ち、酸化物半導体層とゲ
ート絶縁膜の界面、または酸化物半導体層と電極との界面に大きく影響されると考えられ
る。
そこで、これらの界面を清浄な状態で形成することによって、薄膜トランジスタの電気特
性を向上させるとともに、製造工程の複雑化を防ぐことができ、量産性と高性能の両方を
備えた薄膜トランジスタを実現する。
これらの界面を清浄な状態で形成するため、大気に触れることなくゲート絶縁膜と、酸化
物半導体層と、チャネル保護膜との三層をスパッタ法またはＰＣＶＤ法により連続成膜を
行う。好ましくは、減圧下でこれら三層を連続成膜することで良好な界面を有する酸化物
半導体層を実現でき、ＴＦＴのオフ時のリーク電流が低く、且つ、電流駆動能力の高い薄
膜トランジスタを実現することができる。
本明細書で開示する発明の一態様は、絶縁表面を有する基板上にゲート電極を形成し、ゲ
ート電極上に第１の絶縁膜と、第１の絶縁膜上に酸化物半導体層と、酸化物半導体層上に
第２の絶縁膜とをスパッタ法により大気に触れることなく積層し、第２の絶縁膜を選択的
にエッチングしてゲート電極と重なる位置に保護膜を形成し、保護膜をマスクとして酸化
物半導体層の上層をエッチングし、酸化物半導体層及び保護膜上に導電膜を形成し、保護
膜をエッチングストッパーとして前記導電膜を選択的にエッチングする半導体装置の作製
方法である。
本発明は、上記課題の少なくとも一つを解決する。
上記作製工程において、第１の絶縁膜と酸化物半導体層は、同一チャンバー内で成膜する
こともできる。第１の絶縁膜と酸化物半導体層との界面はチャネルが形成する領域に近い
ため、同一チャンバー内で成膜することは、得られるＴＦＴの電気特性、例えば電界効果
移動度を向上させる上で有用である。また、第１の絶縁膜と酸化物半導体層との界面が清
浄となるため、しきい値電圧値のバラツキや、オン電流（Ｉｏｎ）のバラツキも低減でき
る。同一チャンバー内で積層する利点としては、使用するチャンバーの数を減らせる点と
、異なるチャンバー間を基板搬送する間にパーティクルや水分等が基板に付着することを
防止できる点である。
さらに、上記作製工程において、第１の絶縁膜と酸化物半導体層と第２の絶縁膜を、同一
チャンバー内で成膜することもできる。酸化物半導体層と第２の絶縁膜の界面は、オフ時
にリーク電流が流れる経路に近いため、同一チャンバー内で成膜することは、得られるＴ
ＦＴの電気特性、例えばオフ時のリーク電流を低下させる上で有用である。また、第１の
絶縁膜と酸化物半導体層との界面に加え、酸化物半導体層と第２の絶縁膜の界面も清浄と
なるため、個々の素子間でのバラツキも低減できる。
また、上記作製工程において、第１の絶縁膜を、酸素のみの雰囲気、または不活性気体を
１０％未満含み、且つ、酸素を９０％以上含む雰囲気でスパッタ法により形成することも
特徴の一つである。ターゲットとしては絶縁材料または金属材料または半導体材料を用い
る。このスパッタ法により酸素過剰の第１の絶縁膜を得ることができる。さらに酸素過剰
の第１の絶縁膜上に酸素過剰の酸化物半導体層を形成すれば、酸素過剰の膜同士のため界
面状態を安定させ、ＴＦＴの信頼性を向上させることができる。
さらに、少なくともＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットを用い、酸化物
半導体層を、酸素のみの雰囲気、または不活性気体を１０％未満含み、且つ、酸素を９０
％以上含む雰囲気でスパッタ法により形成することも特徴の一つである。酸化物半導体層
は、パルスレーザー蒸着法（ＰＬＤ法）及び電子ビーム蒸着法などの気相法を用いること
ができるが、量産性の点からは、スパッタ法が適している。
加えて、第２の絶縁膜を、酸素のみの雰囲気、または不活性気体を１０％未満含み、且つ
、酸素を９０％以上含む雰囲気でスパッタ法により形成することも特徴の一つである。大
気に触れることなく、酸素過剰のＳｉＯｘ膜と酸素過剰のＩＧＺＯ半導体層と酸素過剰の
チャネル保護膜とを連続成膜することにより、３層が全て酸素過剰の膜のため界面状態が
より安定し、ＴＦＴの信頼性を向上させることができる。３層を連続成膜することにより
、しきい値のバラツキの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側に
シフトすることを低減、望ましくはシフトをなくすことができる。
本明細書中で連続成膜とは、スパッタ法或いはＰＣＶＤ法で行う第１の成膜工程からスパ
ッタ法或いはＰＣＶＤ法で行う第２の成膜工程までの一連のプロセス中、被処理基板の置
かれている雰囲気が大気等の汚染雰囲気に触れることなく、常に真空中または不活性ガス
雰囲気（窒素雰囲気または希ガス雰囲気）で制御されていることを言う。連続成膜を行う
ことにより、清浄化された被処理基板の水分等の再付着を回避して成膜を行うことができ
る。
同一チャンバー内で第１の成膜工程から第２の成膜工程までの一連のプロセスを行うこと
は本明細書における連続成膜の範囲にあるとする。
また、異なるチャンバーで第１の成膜工程から第２の成膜工程までの一連のプロセスを行
う場合、第１の成膜工程を終えた後、大気にふれることなくチャンバー間を基板搬送して
第２の成膜を施すことも本明細書における連続成膜の範囲にあるとする。
なお、第１の成膜工程と第２の成膜工程の間に、基板搬送工程、アライメント工程、徐冷
工程、または第２の工程に必要な温度とするため基板を加熱または冷却する工程等を有し
ても、本明細書における連続成膜の範囲にあるとする。
ただし、洗浄工程、ウエットエッチング、レジスト形成といった液体を用いる工程が第１
の成膜工程と第２の成膜工程の間にある場合、本明細書でいう連続成膜の範囲には当ては
まらないとする。
また、上記作製方法において、チャネル保護膜の形成のためのパターニングの際、または
その後、意図的に酸化物半導体層の一部をエッチングして膜厚の薄い領域を形成する。従
って、本発明の一態様の作製方法を行うことにより、酸化物半導体層においてチャネル保
護膜と重なる領域の膜厚が導電膜と接する領域の膜厚よりも厚くなる特徴的な構造とする
ことができる。
このように、上述した作製方法で得られる半導体装置の構造も本発明の一態様の特徴の一
つであり、その構造は、絶縁表面を有する基板上にゲート電極と、ゲート電極上に第１の
絶縁膜と、第１の絶縁膜上に酸化物半導体層と、酸化物半導体層上に第２の絶縁膜及び導
電膜とを有し、酸化物半導体層と第２の絶縁膜とが接する第１の領域は、ゲート電極と少
なくとも一部重なり、酸化物半導体層と導電膜とが接する第２の領域における酸化物半導
体層の膜厚は、第１の領域における酸化物半導体層の膜厚より薄い半導体装置である。
上記構造において、酸化物半導体層は、少なくともＩｎ、Ｇａ、及びＺｎを含む酸化物半
導体膜である。Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）はキャリア濃
度が高くなるにつれ、ホール移動度も高くなる特性を有している。また、少なくともＩｎ
、Ｇａ、及びＺｎを含む酸化物半導体膜は、ゲート電圧、及びソースドレイン間電圧を印
加していない状態での室温下の電子キャリア濃度を１×１０１１ｃｍ−３以上１×１０１
７ｃｍ−３以下とする。薄膜トランジスタの酸化物半導体層がこの電子キャリア濃度範囲
を超えた場合、しきい値電圧がマイナスとなりやすく、ゲート電圧が０Ｖでもソース電極
とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。
上記構造により、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタ
のゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される構造を実
現できる。
なお、第１の絶縁膜は、ゲート絶縁膜として使用するため、上方に形成される酸化物半導
体層との界面特性が優れた材料を使用することが好ましい。例えばスパッタ法で形成され
る酸化珪素膜、酸化アルミニウム膜、酸化マグネシウム膜、窒化アルミニウム膜、または
酸化イットリウム膜等が挙げられる。また、これら複数の種類の絶縁膜を多層に重ねた構
造としてもよい。この第１の絶縁膜の厚さは、ゲート絶縁膜として使用することを考慮し
て決定される。ゲート絶縁膜の膜厚は典型的には、５０ｎｍ以上５００ｎｍである。
また、第２の絶縁膜は、チャネル保護膜として使用するため、下方に形成される酸化物半
導体層との界面特性が優れた材料を使用することが好ましい。例えばスパッタ法で形成さ
れる酸化珪素膜、酸化アルミニウム膜、酸化マグネシウム膜、窒化アルミニウム膜、また
は酸化イットリウム膜等が挙げられる。第２の絶縁膜をチャネル保護膜として機能させる
ことにより、ＩＧＺＯ半導体層のゲート絶縁膜と接する面とは反対側の領域、所謂バック
チャネルに対する工程時におけるダメージ（エッチング時のプラズマやエッチング剤によ
る膜減りや、酸化など）を防ぐことができ、半導体装置の信頼性を向上させることができ
る。
また、第１の絶縁膜または第２の絶縁膜にハロゲン元素、例えばフッ素、塩素などを膜中
に少量添加し、ナトリウム等の可動イオンの固定化をさせてもよい。第１の絶縁膜または
第２の絶縁膜に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用
いた分析により得られる濃度ピークが１×１０１５ｃｍ−３以上１×１０２０ｃｍ−３以
下の範囲内とすることが好ましい。第１の絶縁膜または第２の絶縁膜に含ませるハロゲン
元素は、ナトリウム等のアルカリ金属を含むガラス基板からナトリウム等の可動イオンが
半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制する作用を有する。
また、導電膜は、ソース電極またはドレイン電極として機能する。導電膜は、アルミニウ
ム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性
向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形
成する。中でも酸化物半導体層との界面特性が優れた材料としてチタンが挙げられる。特
に、導電膜としてチタン膜、アルミニウム膜、チタン膜の積層を用いると低抵抗であり、
かつチタン膜で上下を挟まれているため、アルミニウム膜が起因するヒロックが発生しに
くく、ソース電極またはドレイン電極として適している。
また、ゲート電極とスパッタ法で得られる第１の絶縁膜の間に、さらに窒化珪素膜、また
は窒化酸化珪素膜を有する構造としてもよい。即ちゲート絶縁膜が２層またはそれ以上の
積層としてもよく、酸化物半導体層と接する最上層の膜である第１の絶縁膜としてはスパ
ッタ法で形成する酸化珪素膜が好ましいが、その下層に設ける絶縁膜は、プラズマＣＶＤ
法などで形成する窒化珪素膜、または窒化酸化珪素膜が好ましい。プラズマＣＶＤ法など
で形成する窒化珪素膜、または窒化酸化珪素膜を設けることによってＴＦＴの作製工程に
おいて基板表面がエッチングされることを防ぐエッチングストッパーとして作用する。窒
化珪素膜、または窒化酸化珪素膜もナトリウム等のアルカリ金属を含むガラス基板からナ
トリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させること
を抑制することができる。
本明細書において、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多
いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓ
ｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄ
ｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範
囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％
、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、
その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用い
て測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓ
ｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸
化窒化珪素膜または窒化酸化珪素膜を構成する原子の合計を１００原子％としたとき、窒
素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
また、本明細書において、上、下、側、水平、垂直等の方向を表す文言は、基板表面の上
にデバイスを配置した場合の基板面を基準とする方向を指す。
３層を連続成膜することにより、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄
膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成
される構造を実現することができる。また、３層を連続成膜することにより、しきい値の
バラツキの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトするこ
とを低減、望ましくはシフトをなくすことができる。
本発明の一態様の作製工程を示す断面図。 マルチチャンバー型の製造装置を示す上面図。 薄膜トランジスタの断面構造の一例を示す図。 薄膜トランジスタの断面構造の一例を示す図。 表示装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図９に示すフリップフロップの接続構成を説明する図。 液晶表示装置の画素上面図および断面図。 電子ペーパーの断面図。 発光表示装置の画素上面図および断面図。 画素等価回路図を示す図。 発光素子の断面を示す図。 発光モジュールの上面図および断面図。 液晶モジュールの上面図および断面図。 液晶表示装置の断面図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。
本発明の一態様について、以下に説明する。
（実施の形態１）
本実施の形態では、薄膜トランジスタ及びその作製工程について、図１及び図２を用いて
説明する。
まず、基板１００上にゲート電極１０１を形成し、ゲート電極１０１を覆う第１の絶縁膜
１０２を形成する（図１（Ａ）参照。）。
基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミ
ノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基
板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック
基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設
けた基板を適用しても良い。基板５０の大きさは、３２０ｍｍ×４００ｍｍ、３７０ｍｍ
×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０
ｍｍ、７３０ｍｍ×９２０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０
ｍｍ、１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１８００ｍｍ、１９００ｍｍ×２２
００ｍｍ、２１６０ｍｍ×２４６０ｍｍ、２４００ｍｍ×２８００ｍｍ、又は２８５０ｍ
ｍ×３０５０ｍｍ等を用いることができる。
また、ゲート電極１０１を形成する前に基板１００上に下地絶縁膜を形成してもよい。下
地絶縁膜としては、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、
酸化窒化珪素膜、または窒化酸化珪素膜の単層、又は積層で形成すればよい。
ゲート電極１０１は、チタン、モリブデン、クロム、タンタル、タングステン、銀、金、
銅、アルミニウムなどの金属材料またはその合金材料を用いて形成する。例えば、ゲート
電極１０１は、ＣｕＯ、Ｃｕ−Ｍｇ−Ｏ、Ｃｕ−Ｃａ−Ｏ、Ｃｕ−Ｍｎ−Ｏ、Ａｌ−Ｎｉ
合金、Ａｌ−Ｎｉ−Ｌａ合金、Ａｌ−Ｎｄ合金などを用いることができる。ゲート電極１
０１は、スパッタリング法や真空蒸着法で基板１００上に導電膜を形成し、当該導電膜上
にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを
用いて導電膜をエッチングすることで、形成することができる。また、銀、金、銅などの
導電性ナノペーストを用いてインクジェット法により吐出し焼成して、ゲート電極１０１
を形成することもできる。なお、ゲート電極１０１の密着性向上と基板や下地膜への拡散
を防ぐバリアメタルとして、上記金属材料の窒化物膜を、基板１００及びゲート電極１０
１の間に設けてもよい。また、ゲート電極１０１は単層構造としても積層構造としてもよ
く、例えば基板１００側からモリブデン膜とアルミニウム膜との積層、モリブデン膜とア
ルミニウムとネオジムとの合金膜との積層、チタン膜とアルミニウム膜との積層、チタン
膜、アルミニウム膜及びチタン膜との積層などを用いることができる。
ここでは、スパッタ法を用いてアルミニウム膜とモリブデン膜の積層膜を形成し、フォト
リソグラフィ技術を用いて選択的にエッチングを行う。ここで１枚目のフォトマスクを用
いる。なお、ゲート電極１０１上には半導体膜や配線を形成するので、段切れ防止のため
端部がテーパー状になるように加工することが望ましい。
第１の絶縁膜１０２はＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜
、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。この第１の絶縁膜１
０２はゲート絶縁膜の一層目である。ここでは、第１の絶縁膜１０２は、プラズマＣＶＤ
法により窒化珪素膜を形成する。この窒化珪素膜は、ゲート電極１０１の材料にヒロック
が発生する可能性のある材料を用いた場合、ヒロック発生を防止する効果を有する。
次いで、ゲート絶縁膜の二層目となる第２の絶縁膜１０３と、半導体膜１１１と、第３の
絶縁膜１０４とをスパッタリング法を用いて大気に触れることなく連続して成膜する（図
１（Ｂ）参照。）。大気に触れることなく連続して成膜すると、生産性が高く、薄膜界面
の信頼性が安定する。また、大気成分や大気中に浮遊する汚染不純物元素に汚染されるこ
となく各積層界面を形成することができる。
この３層を大気に触れることなく連続して成膜する上で、図２に示すマルチチャンバー型
の製造装置を用いることが好ましい。
図２に示す製造装置の中央部には、基板を搬送する搬送機構（代表的には搬送ロボット８
１）を備えた搬送室８０が設けられ、搬送室８０には、搬送室内へ搬入および搬出する基
板を複数枚収納するカセットケースをセットするカセット室８２がゲートバルブ８３を介
して連結されている。
また、搬送室には、それぞれゲートバルブ８４〜８８を介して複数の処理室が連結される
。ここでは、上面形状が六角形の搬送室８０に５つの処理室を連結する例を示す。なお、
搬送室の上面形状を変更することで、連結できる処理室の数を変えることができ、例えば
、四角形とすれば３つの処理室が連結でき、八角形とすれば７つの処理室が連結できる。
５つの処理室のうち、少なくとも１つの処理室はスパッタリングを行うスパッタチャンバ
ーとする。スパッタチャンバーは、少なくともチャンバー内部に、スパッタターゲット、
ターゲットをスパッタするための電力印加機構やガス導入手段、所定位置に基板を保持す
る基板ホルダー等が設けられている。また、スパッタチャンバー内を減圧状態とするため
、チャンバー内の圧力を制御する圧力制御手段がスパッタチャンバーに設けられている。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
スパッタチャンバーとしては、上述した様々なスパッタ法を適宜用いる。
また、成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させて
それらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけ
るバイアススパッタ法もある。
また、５つの処理室のうち、他の処理室の一つはスパッタリングの前に基板の予備加熱な
どを行う加熱チャンバー、スパッタリング後に基板を冷却する冷却チャンバー、或いはプ
ラズマ処理を行うチャンバーとする。
次に製造装置の動作の一例について説明する。
被成膜面を下向きとした基板９４を収納した基板カセットをカセット室８２にセットして
、カセット室８２に設けられた真空排気手段によりカセット室を減圧状態とする。なお、
予め、各処理室および搬送室８０内部をそれぞれに設けられた真空排気手段により減圧し
ておく。こうしておくことで、各処理室間を基板が搬送されている間、大気に触れること
なく清浄な状態を維持することができる。
なお、被成膜面を下向きとした基板９４は、少なくともゲート電極が予め設けられている
。例えば、基板とゲート電極の間にプラズマＣＶＤ法で得られる窒化珪素膜、窒化酸化珪
素膜などの下地絶縁膜を設けてもよい。基板９４としてアルカリ金属を含むガラス基板を
用いる場合、下地絶縁膜は、基板からナトリウム等の可動イオンがその上の半導体領域中
に侵入して、ＴＦＴの電気特性が変化することを抑制する作用を有する。
ここでは、ゲート電極を覆う窒化珪素膜をプラズマＣＶＤ法で形成し、１層目のゲート絶
縁膜を形成した基板を用いており、図１（Ａ）に示す基板に相当する。また、１層目のゲ
ート絶縁膜は図１（Ａ）に示す第１の絶縁膜１０２に相当する。プラズマＣＶＤ法で成膜
された窒化珪素膜は緻密であり、１層目のゲート絶縁膜とすることでピンホールなどの発
生を抑えることができる。なお、ここではゲート絶縁膜を積層とする例を示すが特に限定
されず、単層または３層以上の積層を用いてもよい。
次いで、ゲートバルブ８３を開いて搬送ロボット８１により１枚目の基板９４をカセット
から抜き取り、ゲートバルブ８４を開いて第１の処理室８９内に搬送し、ゲートバルブ８
４を閉める。第１の処理室８９では、加熱ヒータやランプ加熱で基板を加熱して基板９４
に付着している水分などを除去する。特に、ゲート絶縁膜に水分が含まれるとＴＦＴの電
気特性が変化する恐れがあるため、スパッタ成膜前の加熱は有効である。なお、カセット
室８２に基板をセットした段階で十分に水分が除去されている場合には、この加熱処理は
不要である。
また、第１の処理室８９にプラズマ処理手段を設け、１層目のゲート絶縁膜の表面にプラ
ズマ処理を行ってもよい。また、カセット室８２に加熱手段を設けてカセット室８２で水
分を除去する加熱を行ってもよい。
次いで、ゲートバルブ８４を開いて搬送ロボット８１により基板を搬送室８０に搬送し、
ゲートバルブ８５を開いて第２の処理室９０内に搬送し、ゲートバルブ８５を閉める。
ここでは、第２の処理室９０は、ＲＦマグネトロンスパッタ法を用いたスパッタチャンバ
ーとする。第２の処理室９０では、２層目のゲート絶縁膜として酸化珪素膜（ＳｉＯｘ膜
）の成膜を行う。２層目のゲート絶縁膜として、酸化珪素膜の他に、酸化アルミニウム膜
（Ａｌ２Ｏ３膜）、酸化マグネシウム膜（ＭｇＯｘ膜）、窒化アルミニウム膜（ＡｌＮｘ
膜）、酸化イットリウム膜（ＹＯｘ膜）などを用いることができる。２層目のゲート絶縁
膜は図１（Ｂ）に示す第２の絶縁膜１０３に相当する。
また、２層目のゲート絶縁膜にハロゲン元素、例えばフッ素、塩素などを膜中に少量添加
し、ナトリウム等の可動イオンの固定化をさせてもよい。その方法としては、チャンバー
内にハロゲン元素を含むガスを導入してスパッタリングを行う。ただし、ハロゲン元素を
含むガスを導入する場合にはチャンバーの排気手段に排気ガスを無害化する除害設備を設
ける必要がある。ゲート絶縁膜に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン
質量分析計）を用いた分析により得られる濃度ピークが１×１０１５ｃｍ−３以上１×１
０２０ｃｍ−３以下の範囲内とすることが好ましい。
ＳｉＯｘ膜を得る場合、ターゲットとして人工石英を用い、希ガス、代表的にはアルゴン
を用いるスパッタ方法や、ターゲットとして単結晶シリコンを用い、酸素ガスと化学反応
させてＳｉＯｘ膜を得るリアクティブスパッタ法を用いることができる。ここでは酸素を
限りなく多くＳｉＯｘ膜中に含ませるために、ターゲットとして人工石英を用い、酸素の
みの雰囲気下、または酸素が９０％以上、且つ、Ａｒが１０％以下の雰囲気下でスパッタ
リングを行い、酸素過剰のＳｉＯｘ膜を形成する。
ＳｉＯｘ膜の成膜後、大気に触れることなく、ゲートバルブ８５を開いて搬送ロボット８
１により基板を搬送室８０に搬送し、ゲートバルブ８６を開いて第３の処理室９１内に搬
送し、ゲートバルブ８６を閉める。
ここでは、第３の処理室９１は、ＤＣマグネトロンスパッタ法を用いたスパッタチャンバ
ーとする。第３の処理室９１では、半導体膜１１１として酸化金属層（ＩＧＺＯ半導体層
）の成膜を行う。本明細書において、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い
て形成された半導体膜を「ＩＧＺＯ半導体層」とも記す。ＩＧＺＯ半導体層の場合、金属
元素の組成比の自由度は高く、広い範囲の混合比で半導体層として機能する。例えば１０
重量％の酸化亜鉛を含む酸化インジウムや、酸化インジウムと酸化ガリウムと酸化亜鉛を
それぞれ等モルで混合した材料や、膜中の金属元素の存在比がＩｎ：Ｇａ：Ｚｎ＝２．２
：２．２：１．０の比で存在する酸化物を一例として挙げることができる。薄膜トランジ
スタの電気特性のバラツキを低減するためには、ＩＧＺＯ半導体層はアモルファス状態で
あることが好ましい。Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットを用いて、希
ガス雰囲気下、または酸素雰囲気下で成膜することができる。ＩＧＺＯ半導体層の成膜条
件例としては、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（酸
化インジウム（Ｉｎ２Ｏ３）と酸化ガリウム（Ｇａ２Ｏ３）と酸化亜鉛（ＺｎＯ）をそれ
ぞれ等モルで混合し、焼結したターゲット）を用いて、基板とターゲットの間との距離を
１７０ｍｍ、圧力０．４Ｐａ、直流電源０．５ｋＷ、アルゴン及び酸素雰囲気下で成膜す
ることができる。ここでは酸素を限りなく多くＩＧＺＯ半導体層中に含ませるために、タ
ーゲットとしてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体を用い、酸素のみの雰囲気下、
または酸素が９０％以上、且つ、Ａｒが１０％以下の雰囲気下でパルスＤＣスパッタ法の
スパッタリングを行い、酸素過剰のＩＧＺＯ半導体層を形成する。ＩＧＺＯ半導体層の成
膜にパルスＤＣスパッタ法のスパッタリングを用いると、ごみが軽減でき、膜厚分布も均
一となるために好ましい。
このように、大気に触れることなく、酸素過剰のＳｉＯｘ膜と酸素過剰のＩＧＺＯ半導体
層とを連続成膜することにより、酸素過剰の膜同士のため界面状態を安定させ、ＴＦＴの
信頼性を向上させることができる。ＩＧＺＯ半導体層の成膜前に基板が大気に触れた場合
、水分などが付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣化
、ノーマリーオンのＴＦＴになってしまう症状などを引き起こす恐れがある。水分は水素
化合物であり、大気に触れることなく、連続成膜することによって、水素化合物が界面に
存在することを排除することができる。従って、連続成膜することにより、しきい値のバ
ラツキの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすること
を低減、望ましくはシフトをなくすことができる。
また、第２の処理室９０のスパッタチャンバーに人工石英のターゲットと、Ｉｎ、Ｇａ、
及びＺｎを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次積層
して連続成膜することによって同一チャンバー内で積層を行うこともできる。シャッター
は、ターゲットと基板の間に設け、成膜を行うターゲットはシャッターを開け、成膜を行
わないターゲットはシャッターにより閉じる。同一チャンバー内で積層する利点としては
、使用するチャンバーの数を減らせる点と、異なるチャンバー間を基板搬送する間にパー
ティクル等が基板に付着することを防止できる点である。
次いで、大気に触れることなく、ゲートバルブ８６を開いて搬送ロボット８１により基板
を搬送室８０に搬送し、ゲートバルブ８７を開いて第４の処理室９２内に搬送し、ゲート
バルブ８７を閉める。
ここでは、第４の処理室９２は、ＲＦマグネトロンスパッタ法を用いたスパッタチャンバ
ーとする。第４の処理室９２では、チャネル保護膜となる第３の絶縁膜１０４として酸化
珪素膜（ＳｉＯｘ膜）の成膜を行う。また、チャネル保護膜として、酸化珪素膜の他に、
酸化アルミニウム膜（Ａｌ２Ｏ３膜）、酸化マグネシウム膜（ＭｇＯｘ膜）、窒化アルミ
ニウム膜（ＡｌＮｘ膜）、酸化イットリウム膜（ＹＯｘ膜）などを用いることができる。
また、チャネル保護膜にハロゲン元素、例えばフッ素、塩素などを膜中に少量添加し、ナ
トリウム等の可動イオンの固定化をさせてもよい。その方法としては、チャンバー内にハ
ロゲン元素を含むガスを導入してスパッタリングを行う。ただし、ハロゲン元素を含むガ
スを導入する場合にはチャンバーの排気手段に排気ガスを無害化する除害設備を設ける必
要がある。チャネル保護膜に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量
分析計）を用いた分析により得られる濃度ピークが１×１０１５ｃｍ−３以上１×１０２
０ｃｍ−３以下の範囲内とすることが好ましい。
チャネル保護膜としてＳｉＯｘ膜を得る場合、ターゲットとして人工石英を用い、希ガス
、代表的にはアルゴンを用いるスパッタ方法や、ターゲットとして単結晶シリコンを用い
、酸素ガスと化学反応させてＳｉＯｘ膜を得るリアクティブスパッタ法を用いることがで
きる。ここでは酸素を限りなく多くＳｉＯｘ膜中に含ませるために、ターゲットとして人
工石英を用い、酸素のみの雰囲気下、または酸素が９０％以上、且つ、Ａｒが１０％以下
の雰囲気下でスパッタリングを行い、酸素過剰のＳｉＯｘ膜を形成する。
このように、大気に触れることなく、酸素過剰のＳｉＯｘ膜と酸素過剰のＩＧＺＯ半導体
層と酸素過剰のチャネル保護膜とを連続成膜することにより、３層が全て酸素過剰の膜の
ため界面状態がより安定し、ＴＦＴの信頼性を向上させることができる。ＩＧＺＯ半導体
層の成膜前後に基板が大気に触れた場合、水分などが付着し、界面状態に悪影響を与え、
しきい値のバラツキや、電気特性の劣化、ノーマリーオンのＴＦＴになってしまう症状な
どを引き起こす恐れがある。水分は水素化合物であり、大気に触れることなく、連続成膜
することによって、水素化合物がＩＧＺＯ半導体層の界面に存在することを排除すること
ができる。従って、３層を連続成膜することにより、しきい値のバラツキの低減や、電気
特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすることを低減、望ましくはシ
フトをなくすことができる。
また、第２の処理室９０のスパッタチャンバーに人工石英のターゲットと、Ｉｎ、Ｇａ、
及びＺｎを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次積層
して３層を連続成膜することによって同一チャンバー内で積層を行うこともできる。同一
チャンバー内で積層する利点としては、使用するチャンバーの数を減らせる点と、異なる
チャンバー間を基板搬送する間にパーティクル等が基板に付着することを防止できる点で
ある。
また、酸素過剰のＳｉＯｘ膜と、酸素過剰のＩＧＺＯ半導体層と、酸素過剰のチャネル保
護膜の３層を連続成膜した後、第１の処理室８９に搬送し、ＩＧＺＯ半導体層のアニール
（３００℃〜４００℃）を行ってもよい。
以上の工程を繰り返してカセットケース内の基板に成膜処理を行って複数の基板の処理を
終えた後、カセット室の真空を大気に開放して、基板およびカセットを取り出す。この段
階での基板の断面構造が図１（Ｂ）に示す基板の断面図に相当する。
次いで、半導体膜１１１をパターニングするため、第３の絶縁膜１０４を選択的にエッチ
ングして絶縁物１０６を形成し、さらに半導体膜１１１を選択的にエッチングしてＩＧＺ
Ｏ半導体層１０５を形成する。ドライエッチングやウェットエッチングを用いて形成して
もよいし、２回のエッチングに分けてそれぞれ選択的にエッチングしてもよい。半導体膜
１１１のエッチングには、クエン酸やシュウ酸などの有機酸をエッチャントに用いること
ができる。例えば、５０ｎｍの半導体膜１１１はＩＴＯ０７Ｎ（関東化学社製）を使い１
５０秒でエッチング加工できる。この段階で、半導体膜１１１が除去された領域は、ゲー
ト絶縁膜の表面が露呈する。ここで２枚目のフォトマスクを用いる。この段階での基板の
断面構造が図１（Ｃ）に示す基板の断面図に相当する。
次いで、さらに絶縁物１０６をゲート電極と重なる位置、即ちＩＧＺＯ半導体層１０５の
チャネル形成領域となる位置と重なる部分のみを残してエッチングを行う。選択的にエッ
チングを行って絶縁物１０６を形成するため、フォトリソグラフィ技術を用いる。ここで
３枚目のフォトマスクを用いる。ここでのチャネル保護膜１０７の形成のためのエッチン
グは、ＩＧＺＯ半導体層と十分にエッチングレートが異なる条件を用いる。なお、第３の
絶縁膜１０４がゲート絶縁膜と同じ材料である場合、このエッチングによってゲート絶縁
膜もエッチングされてしまう。従って、ゲート絶縁膜をエッチングされないようにするた
めには、チャネル保護膜は、ゲート絶縁膜と異なる材料を用いることが好ましい。本実施
の形態ではゲート絶縁膜は２層であり、上層の第２の絶縁膜１０３はＳｉＯｘ膜であるた
め除去される恐れがあるが、下層の第１の絶縁膜１０２は窒化珪素膜でありエッチングス
トッパーとして機能する。
また、絶縁物１０６の形成の際、フォトマスクを用いずに裏面露光を用いてセルフアライ
ンでゲート電極と重なる位置にレジストマスクを選択的に形成することもできる。特に半
導体膜１１１は酸化物半導体膜であり、高い透光性を有しており、裏面露光に適している
。ただし、裏面露光を行う場合には、第１の絶縁膜１０２、第２の絶縁膜１０３、及び第
３の絶縁膜１０４が全て十分な透光性を有する材料であることが必要である。
さらに、チャネル保護膜１０７をマスクとして露呈しているＩＧＺＯ半導体層を約１０ｎ
ｍ程度エッチングする。チャネル保護膜１０７（第３絶縁膜１０４）のスパッタ成膜の際
にＩＧＺＯ半導体層（半導体膜１１１）においてチャネル保護膜（第３絶縁膜１０４）と
の界面付近には表層に薄い混合層が形成される恐れがあるため、この混合層をエッチング
により除去する。混合層を除去することにより良好な接触抵抗を実現でき、ＴＦＴの特性
バラツキも低減できる。この２回のエッチングにより、ＩＧＺＯ半導体層は、表面が部分
的にエッチングされ、チャネル保護膜１０７と重なる領域と比べ膜厚の薄い領域１０８が
形成される。ＩＧＺＯ半導体層において、薄い領域１０８の膜厚は、２ｎｍ以上２００ｎ
ｍ以下、好ましくは２０ｎｍ以上１５０ｎｍ以下とする。なお、２回のエッチングに分け
ずに１回のエッチングで、チャネル保護膜の形成と、ＩＧＺＯ半導体層の表面の部分的に
エッチングを行ってもよい。この段階での基板の断面構造が図１（Ｄ）に示す基板の断面
図に相当する。
次いで、再び、図２に示すマルチチャンバー型の製造装置のカセット室に基板をセットす
る。
次いで、カセット室を減圧状態とした後、搬送室８０に基板を搬送し、ゲートバルブ８８
を開いて第５の処理室９３に搬送する。
ここでは、第５の処理室９３は、ＤＣマグネトロンスパッタ法を用いたスパッタチャンバ
ーとする。第５の処理室９３では、ソース電極またはドレイン電極となる金属多層膜の成
膜を行う。第５の処理室９３のスパッタチャンバーにチタンのターゲットと、アルミニウ
ムのターゲットとの両方を設置し、シャッターを用いて順次積層して連続成膜することに
よって同一チャンバー内で積層を行う。ここでは、チタン膜上にアルミニウム膜を積層し
、さらにアルミニウム膜上にチタン膜を積層する。
また、金属多層膜と接触する薄い領域１０８のＩＧＺＯ半導体層を大気に露呈させないよ
うに、チャネル保護膜１０７をマスクとして露呈しているＩＧＺＯ半導体層を約１０ｎｍ
程度エッチングする工程を第５の処理室９３で逆スパッタを行うことによって行ってもよ
い。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下または酸素雰
囲気下または窒素雰囲気下で基板側に電圧を印加して基板側にプラズマを形成して表面を
エッチングする方法である。この場合、チャネル保護膜１０７を形成した段階で図２に示
す製造装置のカセット室にセットする。金属多層膜と接触する薄い領域１０８のＩＧＺＯ
半導体層を大気に露呈させないようにすることでＩＧＺＯ半導体層と金属多層膜との間で
良好な界面状態を実現でき、接触抵抗を低減できる。
また、第５の処理室で逆スパッタを行うのではなく、第１の処理室で表面をプラズマ処理
を行ってもよいし、第１の処理室で逆スパッタを行ってもよく、第１の処理室での処理後
に大気に触れることなく第５の処理室に搬送して金属多層膜を成膜する。
また、第１の処理室８９で、酸素過剰のＩＧＺＯ半導体層の成膜後の加熱処理、具体的に
は３００℃〜４００℃の加熱処理、好ましくは３５０℃以上の加熱処理を行うことができ
る。この加熱処理を行うことにより逆スタガ型の薄膜トランジスタの電気特性を向上させ
ることができる。この加熱処理は、酸素過剰のＩＧＺＯ半導体層の成膜後であれば特に限
定されず、例えば、酸素過剰のＩＧＺＯ半導体層の成膜直後や、金属多層膜成膜直後に行
うことができる。ここでは、金属多層膜を成膜後に３５０℃、１時間の加熱処理を行う。
以上の工程を繰り返してカセットケース内の基板に成膜処理を行って複数の基板の処理を
終えた後、カセット室の真空を大気に開放して、基板およびカセットを取り出す。
次いで、金属積層膜のエッチングを選択的に行ってソース電極１０９またはドレイン電極
１１０を形成する。ここでのエッチングでは、チャネル保護膜１０７がエッチングストッ
パーとして機能する。ここで４枚目のフォトマスクを用いる。なお、チタン膜とアルミニ
ウム膜とチタン膜とを順に積み重ねた三層構造の導電膜は過酸化水素水または加熱塩酸を
エッチャントとしてエッチングできる。この段階での基板の断面構造が図１（Ｅ）に示す
基板の断面図に相当する。
ここではマルチチャンバー方式の製造装置を例に説明を行ったが、スパッタチャンバーを
直列に連結するインライン方式の製造装置を用いて大気に触れることなく連続成膜を行っ
てもよい。また、インライン方式の製造装置である場合、基板を縦置きで搬送し、スパッ
タチャンバー内の基板のセットを縦置きとすることもできる。
また、図２に示す装置は被成膜面を下向きに基板をセットする、所謂フェイスダウン方式
の処理室としたが、基板を垂直に立て、縦置き方式の処理室としてもよい。縦置き方式の
処理室は、フェイスダウン方式の処理室よりもフットプリントが小さいメリットがあり、
さらに基板の自重により撓む恐れのある大面積の基板を用いる場合に有効である。
（実施の形態２）
本実施の形態は、表示装置のスイッチング素子として実施の形態１で得られた薄膜トラン
ジスタを用いる一例を示す。
図３に表示装置に用いる基板の断面図を示す。なお、実施の形態１で薄膜トランジスタの
構造は既に述べてあるので、ここでは詳細な説明は省略する。
図３に示すように薄膜トランジスタは、基板４００上にゲート電極４０１を有し、ゲート
電極４０１を覆う第１の絶縁膜４０２及び第２の絶縁膜４０３を有する。また、チャネル
保護膜４０７はＩＧＺＯ半導体層４０５と一部接し、ゲート電極４０１上方に重なるよう
に配置する。また、チャネル保護膜４０７とゲート電極４０１の間にはＩＧＺＯ半導体層
４０５を有する。
また、実施の形態１に示したように金属多層膜を３層構造とし、第１のチタン膜４０９ａ
、４１０ａ上にアルミニウム膜４０９ｂ、４１０ｂを積層し、さらにアルミニウム膜４０
９ｂ、４１０ｂ上に第２のチタン膜４０９ｃ、４１０ｃを積層する。これらの金属多層膜
はソース電極またはドレイン電極として機能する。
第１のチタン膜４０９ａ、４１０ａはＩＧＺＯ半導体層と良好な界面を形成することがで
き、低い接触抵抗が得られる。また、アルミニウム膜は低抵抗な配線を実現できる。
第２のチタン膜４０９ｃ、４１０ｃは、アルミニウム膜のヒロック防止に効果がある。
ここでは、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性
を向上させるため、実施の形態１で得られた薄膜トランジスタを保護膜または平坦化絶縁
膜で覆う。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、ＣＶＤ法等を用いて、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層、又は積層で形
成すればよい。また、保護膜として、プロセスガスに有機シランガスと酸素を用いて、プ
ラズマＣＶＤ法で酸化珪素膜を形成してもよい。
有機シランとは、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチ
ルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（
ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシ
ラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、またはトリスジ
メチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などの化合物である。
保護膜の一層目として第４の絶縁膜４１２を形成する。第４の絶縁膜４１２は、アルミニ
ウム膜のヒロック防止に効果がある。ここでは、第４の絶縁膜４１２として、プラズマＣ
ＶＤ法を用いて酸化珪素膜を形成する。酸化珪素膜の成膜用プロセスガスには、ＴＥＯＳ
、およびＯ２を用い、その流量比は、ＴＥＯＳ＼Ｏ２＝１５＼７５０である。成膜工程の
基板温度は３００℃である。
また、保護膜の二層目として第５の絶縁膜４１３を形成する。ここでは、第５の絶縁膜４
１３として、プラズマＣＶＤ法を用いて窒化珪素膜を形成する。窒化珪素膜の成膜用プロ
セスガスには、ＳｉＨ４、Ｎ２、ＮＨ３およびＨ２を用いる。保護膜の一層として窒化珪
素膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特
性を変化させることを抑制することができる。
また、保護膜を形成した後に、ＩＧＺＯ半導体層のアニール（３００℃〜４００℃）を行
ってもよい。
また、平坦化絶縁膜として第６の絶縁膜４１４を形成する。第６の絶縁膜４１４としては
、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有
する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−
ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等
を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、
またはアリール基のうち少なくとも１種を有していてもよい。なお、これらの材料で形成
される絶縁膜を複数積層させることで、第６の絶縁膜４１４を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アル
キル基、または芳香族炭化水素のうち、少なくとも１種を有していてもよい。
第６の絶縁膜４１４の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、
スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印
刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフ
コーター等を用いることができる。第６の絶縁膜４１４を材料液を用いて形成する場合、
ベークする工程で同時に、ＩＧＺＯ半導体層のアニール（３００℃〜４００℃）を行って
もよい。第６の絶縁膜４１４の焼成工程とＩＧＺＯ半導体層のアニールを兼ねることで効
率よく表示装置を作製することが可能となる。
次いで、フォトリソグラフィ技術を用いて第２のチタン膜４１０ｃに達するコンタクトホ
ールを形成するためのレジストマスクを形成する。ここで５枚目のフォトマスクを用いる
。レジストマスクをマスクとして選択的にエッチングをして第２のチタン膜４１０ｃに達
するコンタクトホールを形成する。なお、ゲート電極４０１に達するコンタクトホールも
同じフォトマスクを用いて形成する。
次いで、第２のチタン膜４１０ｃと電気的に接続する導電膜を形成する。そして、フォト
リソグラフィ技術を用いて導電膜を選択的にエッチングして導電層４１５を形成する。こ
こで６枚目のフォトマスクを用いる。導電層４１５は、画素電極または接続電極として用
いる。画素電極は、第２のチタン膜４１０ｃと電気的に接続する。また、接続電極は、ゲ
ート電極４０１と電気的に接続する。
以上の工程を経て作製された基板を様々な表示装置に用いることができる。
透過型の液晶表示装置を作製する場合、導電層４１５は、画素電極として機能し、酸化タ
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫
酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化珪素を添加したインジウ
ム錫酸化物などの透光性を有する導電性材料を用いる。
また、画素電極としてＩＴＯ膜などの透明導電膜を用いる場合、第２のチタン膜４０９ｃ
、４１０ｃと良好な界面を形成することができ、低い接触抵抗が得られる。
また、画素電極として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を
用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が
１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好まし
い。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であるこ
とが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また、透過型の液晶表示装置を作製する場合、画素電極は表示領域に相当し、表示領域に
位置する積層は十分な透光性を有することが求められるため、表示領域に位置する第１の
絶縁膜や第２の絶縁膜を部分的に除去してもよい。
また、反射型の液晶表示装置を作製する場合、画素電極は反射性を有する導電性材料、例
えば、チタン、タングステン、ニッケル、金、白金、銀、銅、タンタル、モリブデン、ア
ルミニウム、マグネシウム、カルシウム、リチウム、およびそれらの合金からなる導電膜
などを用いる。
また、ＥＬ表示装置を作製する場合、画素電極は、仕事関数を考慮して材料を選択する必
要がある。本実施の形態においては、薄膜トランジスタはｎチャネル型であるので、導電
層４１５を陰極として機能させることが好ましく、仕事関数の小さい材料（具体的には３
．５ｅＶ以下の材料）が好ましい。しかしながら、導電層４１５上に形成するＥＬ層、具
体的には正孔注入、正孔輸送特性が優れている有機化合物層や、電子注入性、電子輸送特
性が優れている有機化合物層を用いれば、導電層４１５は、ほとんど仕事関数の制限を受
けることなく、種々の材料を用いることができる。
また、電気泳動表示装置を作製する場合、画素電極は、電気抵抗の低い導電膜であれば特
に限定されない。
本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態３）
また、表示装置のスイッチング素子として薄膜トランジスタを用いる場合、オフ状態での
リーク電流の低減が重要視される。ここでは、オフ状態でのリーク電流値を低減する薄膜
トランジスタの構造の一例を示す。
実施の形態１では、シングルゲート構造の例を示したが、ここではより、オフ状態でのリ
ーク電流値を低減するためマルチゲート型薄膜トランジスタの例を示す。
マルチゲート型薄膜トランジスタは、複数のチャネル形成領域を有している。図４（Ａ）
にダブルゲート型薄膜トランジスタを図示する。
実施の形態１とはレイアウトが異なるだけであるため、作製方法について詳細な説明はこ
こでは省略することとする。
図４（Ａ）は基板６００上に形成された２つのＩＧＺＯ半導体層を用いるダブルゲート型
薄膜トランジスタの例であり、第１のチャネル保護膜６０８と接して重なる第１のチャネ
ル形成領域６０５と、第２のチャネル保護膜６０７と接して重なる第２のチャネル形成領
域６０６とを有している。
第１のチャネル形成領域６０５はゲート絶縁膜６０２を介してゲート電極６０１と重なっ
ている。また、第２のチャネル形成領域６０６はゲート絶縁膜６０２を介してゲート電極
６０１と重なっている。
また、ＩＧＺＯ半導体層において、ソース電極またはドレイン電極６０９、６１０と接触
する領域は、第１のチャネル形成領域６０５及び第２のチャネル形成領域６０６の膜厚よ
りも薄くする。
第１のチャネル保護膜６０８と第２のチャネル保護膜６０７の両方に接触する接続電極６
１１がＩＧＺＯ半導体層上に形成される。接続電極６１１はソース電極またはドレイン電
極６０９、６１０と同一工程で形成される。接続電極６１１はフローティング電極である
。なお、２つのゲート電極６０１の間に２つのＩＧＺＯ半導体層の端部があり、接続電極
６１１はゲート絶縁膜６０２と接する領域がある。
また、ＩＧＺＯ半導体層において、接続電極６１１と接触する領域は、第１のチャネル形
成領域６０５及び第２のチャネル形成領域６０６の膜厚よりも薄い。
図４（Ａ）に示す構造とすることで、オフ状態でのリーク電流の低減を実現することがで
きる。オフ状態でのリーク電流の低減を実現することにより、表示装置の低消費電力化を
実現することができる。
また、図４（Ａ）とは一部異なるダブルゲート型薄膜トランジスタの断面図を図４（Ｂ）
に示す。図４（Ｂ）は基板６００上に形成された１つのＩＧＺＯ半導体層を用いるダブル
ゲート型薄膜トランジスタの例である。なお、図４（Ｂ）は、２つのゲート電極６０１の
間にＩＧＺＯ半導体層の端部がない点以外は、図４（Ａ）と同一であるため、同一の部分
には同一の符号を用いる。なお、図４（Ａ）の薄膜トランジスタと図４（Ｂ）の薄膜トラ
ンジスタの電気特性はほぼ同じである。
本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至３のいずれか一に従って形成す
る。また、実施の形態１乃至３のいずれか一に示す薄膜トランジスタはｎチャネル型ＴＦ
Ｔであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の
一部を画素部の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型液晶表示装置のブロック図の一例を図５（Ａ）に示す。図５（Ａ
）に示す表示装置は、基板５３００上に表示素子を備えた画素を複数有する画素部５３０
１と、各画素を選択する走査線駆動回路５３０２と、選択された画素へのビデオ信号の入
力を制御する信号線駆動回路５３０３とを有する。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路
５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により
走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応し
てマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信
号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうち
いずれか一）と接続される。
また、実施の形態１乃至３のいずれか一に示す薄膜トランジスタは、ｎチャネル型ＴＦＴ
であり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図６を用いて説明する。
図６に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０
２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２
１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第
１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜ト
ランジスタ５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５
６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の
薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラン
ジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１
＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２
＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及
び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓ
ｊ＋１に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。
なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに
、スイッチ群５６０２＿１〜５６０２＿Ｍは、実施の形態１乃至３のいずれか一に示した
画素部の薄膜トランジスタと同一基板上に形成されていることが望ましい。したがって、
ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿ＭとはＦＰＣなどを介して
接続するとよい。
次に、図６に示した信号線駆動回路の動作について、図７のタイミングチャートを参照し
て説明する。なお、図７のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている
場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第
１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割され
ている。さらに、図６の信号線駆動回路は、他の行の走査線が選択されている場合でも図
７と同様の動作をする。
なお、図７のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジス
タ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３
ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について示
している。
なお、図７のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１
の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラン
ジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６０
３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信
号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１
＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋
１とする。
図７に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａ
がオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃが
オフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜ト
ランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２で
は、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及
び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力さ
れるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力され
る。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の
薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このと
き、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０
３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図６の信号線駆動回路は、１ゲート選択期間を３つに分割することで、
１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力すること
ができる。したがって、図６の信号線駆動回路は、ドライバＩＣ５６０１が形成される基
板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすること
ができる。接続数が約１／３になることによって、図６の信号線駆動回路は、信頼性、歩
留まりなどを向上できる。
なお、図６のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択
期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力す
ることができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は
３つのサブ選択期間に分割されることが望ましい。
別の例として、図８のタイミングチャートに示すように、１つの選択期間をプリチャージ
期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に分
割してもよい。さらに、図８のタイミングチャートは、ｉ行目の走査線Ｇｉが選択される
タイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、
第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄膜ト
ランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿
Ｊに入力される信号５８２１＿Ｊを示している。図８に示すように、プリチャージ期間Ｔ
ｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び
第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力され
るプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ
５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−１、信
号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の薄膜ト
ランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラ
ンジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ
−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２
のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トラ
ンジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線
５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して
信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０
３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３
ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄
膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図８のタイミングチャートを適用した図６の信号線駆動回路は、サブ選
択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできる
ため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図８において、
図７と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する
部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図９及び図１０を用いて
説明する。
図９にシフトレジスタの回路構成を示す。図９に示すシフトレジスタは、複数のフリップ
フロップ（フリップフロップ５７０１＿１〜５７０１＿ｎ）で構成される。また、第１の
クロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動
作する。
図９のシフトレジスタの接続関係について説明する。図９のシフトレジスタは、ｉ段目の
フリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちい
ずれか一）は、図１０に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に接続
され、図１０に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され、図
１０に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図１０に示した
第６の配線５５０６が第５の配線５７１５に接続される。
また、図１０に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線
５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、
図１０に示した第５の配線５５０５が第４の配線５７１４に接続される。
ただし、１段目のフリップフロップ５７０１＿１の図１０に示す第１の配線５５０１は第
１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図１０に示す第
２の配線５５０２は第６の配線５７１６に接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
次に、図９に示すフリップフロップの詳細について、図１０に示す。図１０に示すフリッ
プフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第
３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジ
スタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び
第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、第
２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジ
スタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第
７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型ト
ランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回っ
たとき導通状態になるものとする。
次に、図９に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の
薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続
される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５
５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続
される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５
５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続
される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され
、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲ
ート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０
１に接続される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４
のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ
５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノ
ード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄
膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、
第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第
２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号、第３の信号線、第４の信号線と呼んでも
よい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線
と呼んでもよい。
また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至３のいずれか一に示すｎチ
ャネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至３のいずれか一に示
すｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高
くすることが可能となる。例えば、実施の形態１乃至３のいずれか一に示すｎチャネル型
ＴＦＴを用いた走査線駆動回路は、高速に動作させることが出来るため、フレーム周波数
を高くすること、または、黒画面挿入を実現することなども実現することが出来る。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することが出来る。
また、アクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複
数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。
アクティブマトリクス型発光表示装置のブロック図の一例を図５（Ｂ）に示す。
図５（Ｂ）に示す表示装置は、基板５４００上に表示素子を備えた画素を複数有する画素
部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆動回
路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０３
とを有する。
図５（Ｂ）に示す表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画
素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。
よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調
法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させ
ることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間
を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
なお、図５（Ｂ）に示す表示装置では、一つの画素にスイッチング用ＴＦＴと、電流制御
用ＴＦＴとの２つを配置する場合、スイッチング用ＴＦＴのゲート配線である第１の走査
線に入力される信号を第１走査線駆動回路５４０２で生成し、電流制御用ＴＦＴのゲート
配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成してい
る例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号
とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、スイッチ
ング素子が有する各トランジスタの数によって、スイッチング素子の動作を制御するのに
用いられる第１の走査線が、各画素に複数設けられることもあり得る。この場合、複数の
第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数
の各走査線駆動回路で生成しても良い。
また、発光装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができ
る駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。ま
た、信号線駆動回路及び走査線駆動回路を実施の形態１または実施の形態２に示すｎチャ
ネル型ＴＦＴのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光装置に限らず、スイッチング素子と電気
的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子
ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ読み
やすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を
有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の
粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質
に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイク
ロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示
するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合にお
いて移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色
を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する
、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液
晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが
液晶表示装置より半減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、
この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。ま
た、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイ
クロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカ
プセルに電界を印加すれば表示を行うことができる。例えば、実施の形態２で得られる基
板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料
、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレ
クトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料
を用いればよい。
本実施の形態は、実施の形態１乃至３のいずれか一と自由に組み合わせることができる。
（実施の形態５）
本発明の一態様の薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆
動回路に用いて表示機能を有する表示装置を作製することができる。また、本発明の一態
様の薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し
、システムオンパネルを実現することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一態様は、該表
示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子
基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素
電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態で
あっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、本発明の一態様の半導体装置として液晶表示装置の例を示す。
図１１（Ａ）（Ｂ）に、本発明を適用したアクティブマトリクス型の液晶表示装置を示す
。図１１（Ａ）は液晶表示装置の平面図であり、図１１（Ｂ）は図１１（Ａ）における線
Ｖ−Ｘの断面図である。半導体装置に用いられる薄膜トランジスタ２０１としては、実施
の形態１で示す薄膜トランジスタと同様に作製でき、スパッタ法の連続成膜により生産コ
ストが低減され、信頼性の高い薄膜トランジスタである。また、実施の形態２、又は実施
の形態３で示す薄膜トランジスタも本実施の薄膜トランジスタ２０１として適用すること
もできる。
図１１（Ａ）の本実施の形態の液晶表示装置は、ソース配線層２０２、マルチゲート構造
の薄膜トランジスタ２０１、ゲート配線層２０３、容量配線層２０４を含む。
また、図１１（Ｂ）において、本実施の形態の液晶表示装置は、マルチゲート構造のトラ
ンジスタ２０１、絶縁層２１１、絶縁層２１２、絶縁層２１３、及び表示素子に用いる電
極層２５５、配向膜として機能する絶縁層２６１、偏光板２６８が設けられた基板２００
と、配向膜として機能する絶縁層２６３、表示素子に用いる電極層２６５、カラーフィル
タとして機能する着色層２６４、偏光板２６７が設けられた基板２６６とが液晶層２６２
を挟持して対向しており、液晶表示素子２６０を有している。
また、液晶層２６２として、配向膜を用いないブルー相を示す液晶を用いてもよい。ブル
ー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相か
ら等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しない
ため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用
いて液晶層２６２に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応
答時間が１０μｓ〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、
視野角依存性が小さい。
また、図１１の液晶表示装置では、基板２６６の外側（視認側）に偏光板２６７を設け、
内側に着色層２６４、表示素子に用いる電極層２６５という順に設ける例を示すが、偏光
板２６７は基板２６６の内側に設けてもよい。また、偏光板と着色層の積層構造も図１１
に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。ま
た、ブラックマトリクスとして機能する遮光膜を設けてもよい。
画素電極層として機能する電極層２５５、２６５は、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す
。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を
有する導電性材料を用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示装置を作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置として電子ペーパーの例を示す。
図１２は、本発明を適用した半導体装置の例としてアクティブマトリクス型の電子ペーパ
ーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実施の形態１で示
す薄膜トランジスタと同様に作製でき、スパッタ法の連続成膜により生産コストが低減さ
れ、信頼性の高い薄膜トランジスタである。また、実施の形態２、又は実施の形態３で示
す薄膜トランジスタも本実施の薄膜トランジスタ２０１として適用することもできる。
図１２の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
薄膜トランジスタ５８１はマルチゲート構造の逆スタガ型の薄膜トランジスタであり、ソ
ース電極層又はドレイン電極層によって第１の電極層５８７と、絶縁層５８５に形成する
開口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との
間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャ
ビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の
充填材５９５で充填されている（図１２参照。）。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置として発光表示装置の例を示す。表示装
置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を
用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物で
あるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は
無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１３（Ａ）（Ｂ）は、本発明を適用した半導体装置の例としてアクティブマトリクス型
の発光表示装置を示す。図１３（Ａ）は発光表示装置の平面図であり、図１３（Ｂ）は図
１３（Ａ）における線Ｙ−Ｚの断面図である。なお、図１４に、図１３に示す発光表示装
置の等価回路を示す。
半導体装置に用いられる薄膜トランジスタ３０１、３０２としては、実施の形態１で示す
薄膜トランジスタと同様に作製でき、スパッタ法の連続成膜により生産コストが低減され
、信頼性の高い薄膜トランジスタである。また、実施の形態２、又は実施の形態３で示す
薄膜トランジスタも本実施の薄膜トランジスタ３０１、３０２として適用することもでき
る。
図１３（Ａ）及び図１４に示す本実施の形態の発光表示装置は、マルチゲート構造の薄膜
トランジスタ３０１、薄膜トランジスタ３０２、発光素子３０３、容量素子３０４、ソー
ス配線層３０５、ゲート配線層３０６、電源線３０７を含む。薄膜トランジスタ３０１、
３０２はｎチャネル型薄膜トランジスタである。
また、図１３（Ｂ）において、本実施の形態の発光表示装置は、薄膜トランジスタ３０２
、絶縁層３１１、絶縁層３１２、絶縁層３１３、隔壁３２１、及び発光素子３０３に用い
る第１の電極層３２０、電界発光層３２２、第２の電極層３２３を有している。
絶縁層３１３は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサン
を用いて形成することが好ましい。
本実施の形態では画素の薄膜トランジスタ３０２がｎ型であるので、画素電極層である第
１の電極層３２０として、陰極として用いるのが望ましい。具体的には、陰極としては、
仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いるこ
とができる。
隔壁３２１は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特
に感光性の材料を用い、第１の電極層３２０上に開口部を形成し、その開口部の側壁が連
続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層３２２は、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。
電界発光層３２２を覆うように、陽極を用いた第２の電極層３２３を形成する。第２の電
極層３２３は、実施の形態５に画素電極層として列挙した透光性を有する導電性材料を用
いた透光性導電膜で形成することができる。上記透光性導電膜の他に、窒化チタン膜また
はチタン膜を用いても良い。第１の電極層３２０と電界発光層３２２と第２の電極層３２
３とが重なり合うことで、発光素子３０３が形成されている。この後、発光素子３０７に
酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層３２３及び隔壁３２
１上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ
膜等を形成することができる。
さらに、実際には、図１３（Ｂ）まで完成したら、さらに外気に曝されないように気密性
が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等
）やカバー材でパッケージング（封入）することが好ましい。
次に、発光素子の構成について、図１５を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図１５（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴ７００１、７０１１、７０２１は、実施の形態１で
示す薄膜トランジスタと同様に作製でき、スパッタ法の連続成膜により生産コストが低減
され、信頼性の高い薄膜トランジスタである。また、実施の形態２、又は実施の形態３で
示す薄膜トランジスタをＴＦＴ７００１、７０１１、７０２１として適用することもでき
る。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発
光素子にも適用することができる。
上面射出構造の発光素子について図１５（Ａ）を用いて説明する。
図１５（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が
陽極７００５側に抜ける場合の、画素の断面図を示す。図１５（Ａ）では、発光素子７０
０２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されており、陰極７００３上
に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さ
く、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。そして発光
層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されてい
てもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電
子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て
設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成
する。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１５（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図１５（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。図１５（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された
透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており
、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７
０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽
膜７０１６が成膜されていてもよい。陰極７０１３は、図１５（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜
厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７
０１４は、図１５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図
１５（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして
遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定さ
れない。例えば黒の顔料添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１５（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図１５（Ｃ）を用いて説明する。図１５（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１５（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１５（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１５（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１５（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図１５に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
以上の工程により、半導体装置として信頼性の高い発光表示装置を作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態８）
本発明の半導体装置の一形態である表示パネルの構成について、以下に示す。本実施の形
態では、表示素子として液晶素子を有する液晶表示装置の一形態である液晶表示パネル（
液晶パネルともいう）、表示素子として発光素子を有する半導体装置の一形態である発光
表示パネル（発光パネルともいう）について説明する。
次に、本発明の半導体装置の一形態に相当する発光表示パネルの外観及び断面について、
図１６を用いて説明する。図１６は、スパッタ法の連続成膜により生産コストが低減され
、信頼性の高い薄膜トランジスタ及び発光素子を、第１の基板と第２の基板との間にシー
ル材によって封止した、パネルの上面図であり、図１６（Ｂ）は、図１６（Ａ）のＨ−Ｉ
における断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１６（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、スパッタ法の連続成膜により生産コストが低減
され、信頼性の高い薄膜トランジスタに相当し、実施の形態２、又は実施の形態３に示す
薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４
５０９、４５１０はｎチャネル型薄膜トランジスタである。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、本実施の形態に示した構成に限定さ
れない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構
成は適宜変えることができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子４５１５が、第２の電極層４５１２と同じ導電膜から形成さ
れ、配線４５１６は、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から
形成されている。
接続端子４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して
電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなけ
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒
素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、
別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路
で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路
のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図１６の構成に限
定されない。
次に、本発明の半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、
図１７を用いて説明する。図１７は、第１の基板４００１上に形成されたＩＧＺＯ半導体
層及びｎ型の導電型を有するＩＧＺＯ半導体層を含む信頼性の高い薄膜トランジスタ４０
１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００
５によって封止した、パネルの上面図であり、図１７（Ｂ）は、図１７（Ａ１）（Ａ２）
のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１７（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１７（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１７（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。
薄膜トランジスタ４０１０、４０１１は、スパッタ法の連続成膜により生産コストが低減
され、信頼性の高い薄膜トランジスタに相当し、実施の形態２、又は実施の形態３に示す
薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４
０１０、４０１１はｎチャネル型薄膜トランジスタである。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステ
ルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１５が、液晶素子４０１３が有する画素電極層４０３０
と同じ導電膜から形成され、配線４０１６は、薄膜トランジスタ４０１０、４０１１のゲ
ート電極層と同じ導電膜で形成されている。
接続端子４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電
気的に接続されている。
また図１７においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
図１８は、本発明を適用して作製されるＴＦＴ基板２６００を用いて半導体装置として液
晶表示モジュールを構成する一例を示している。
図１８は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）などを用いることができる。
以上の工程により、半導体装置として信頼性の高い表示パネルを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態９）
本発明の一形態に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用する
ことができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジ
ョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオ
カメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携
帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げ
られる。
図１９（Ａ）は、携帯情報端末機器９２００の一例を示している。携帯情報端末機器９
２００は、コンピュータを内蔵しており、様々なデータ処理を行うことが可能である。こ
のような携帯情報端末機器９２００としては、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａ
ｌ Ａｓｓｉｓｔａｎｃｅ）が挙げられる。
携帯情報端末機器９２００は、筐体９２０１および筐体９２０３の２つの筐体で構成さ
れている。筐体９２０１と筐体９２０３は、連結部９２０７で折りたたみ可能に連結され
ている。筐体９２０１には表示部９２０２が組み込まれており、筐体９２０３はキーボー
ド９２０５を備えている。もちろん、携帯情報端末機器９２００の構成は上述のものに限
定されず、少なくとも本発明の一形態に係るチャネル保護層を有する薄膜トランジスタを
備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。本
発明により製造コストが低減され、高い信頼性を有する携帯情報端末機器を実現できる。
図１９（Ｂ）は、デジタルビデオカメラ９５００の一例を示している。デジタルビデオ
カメラ９５００は、筐体９５０１に表示部９５０３が組み込まれ、その他に各種操作部が
設けられている。なお、デジタルビデオカメラ９５００の構成は特に限定されず、少なく
とも本発明の一形態に係るチャネル保護層を有する薄膜トランジスタを備えた構成であれ
ばよく、その他付属設備が適宜設けられた構成とすることができる。本発明により製造コ
ストが低減され、高い信頼性を有するデジタルビデオカメラを実現できる。
図１９（Ｃ）は、携帯電話機９１００の一例を示している。携帯電話機９１００は、筐
体９１０２および筐体９１０１の２つの筐体で構成されており、連結部９１０３により折
りたたみ可能に連結されている。筐体９１０２には表示部９１０４が組み込まれており、
筐体９１０１には操作キー９１０６が設けられている。なお、携帯電話機９１００の構成
は特に限定されず、少なくとも本発明の一形態に係るチャネル保護層を有する薄膜トラン
ジスタを備えた構成であればよく、その他付属設備が適宜設けられた構成とすることがで
きる。本発明により製造コストが低減され、高い信頼性を有する携帯電話機を実現できる
。
図１９（Ｄ）は、携帯可能なコンピュータ９４００の一例を示している。コンピュータ
９４００は、開閉可能に連結された筐体９４０１と筐体９４０４を備えている。筐体９４
０１には表示部９４０２が組み込まれ、筐体９４０４はキーボード９４０３などを備えて
いる。なお、コンピュータ９４００の構成は特に限定されず、少なくとも本発明の一形態
に係るチャネル保護層を有する薄膜トランジスタを備えた構成であればよく、その他付属
設備が適宜設けられた構成とすることができる。本発明により製造コストが低減され、高
い信頼性を有するコンピュータを実現できる。
図２０は、図１９（Ｃ）の携帯電話とは異なる他の携帯電話機１０００の一例を示して
いる。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操作ボ
タン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６などを備え
ている。
図２０に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を
入力することができる。また、電話を掛ける、或いはメールを打つ操作は、表示部１００
２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする
表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表
示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力
を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場
合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが
好ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサ
を有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、
表示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操
作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表
示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モー
ドから表示モードに切り替えるように制御してもよい。
図２１（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９
６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、
映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０
１を支持した構成を示している。なお、テレビジョン装置９６００の構成は特に限定され
ず、少なくとも本発明の一形態に係るチャネル保護層を有する薄膜トランジスタを備えた
構成であればよく、その他付属設備が適宜設けられた構成とすることができる。本発明に
より製造コストが低減され、高い信頼性を有するテレビジョン装置を実現できる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリ
モコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キ
ー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示さ
れる映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作
機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機
により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線
による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方
向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である
。
図２１（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジ
タルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表
示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮
影した画像データを表示させることで、通常の写真立てと同様に機能させることができる
。なお、デジタルフォトフレーム９７００の構成は特に限定されず、少なくとも本発明の
一形態に係るチャネル保護層を有する薄膜トランジスタを備えた構成であればよく、その
他付属設備が適宜設けられた構成とすることができる。本発明により製造コストが低減さ
れ、高い信頼性を有するデジタルフォトフレームを実現できる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、Ｕ
ＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える
構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面
に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録
媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デ
ータを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよ
い。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
また、本発明の一態様のチャネル保護層を有する薄膜トランジスタは、電子ペーパーにも
適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電
子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブッ
ク）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおけ
る表示等に適用することができる。電子ペーパーを用いる電子機器の一例を図２２、図２
３に示す。
図２２は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２
７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７
０３は、軸部２７１１により接続されており、該軸部２７１１を軸として開閉動作を行う
ことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組
み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成とし
てもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とする
ことで、例えば右側の表示部（図２２では表示部２７０５）に文章を表示し、左側の表示
部（図２２では表示部２７０７）に画像を表示することができる。
また、図２２では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体
２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えてい
る。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキ
ーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面
や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成と
してもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により
、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とするこ
とも可能である。なお、電子書籍２７００の構成は特に限定されず、少なくとも本発明の
一形態に係るチャネル保護層を有する薄膜トランジスタを備えた構成であればよく、その
他付属設備が適宜設けられた構成とすることができる。本発明により製造コストが低減さ
れ、高い信頼性を有する電子書籍を実現できる。
また、図２３は、電車などの乗り物の車内広告ポスター３６０２を示している。広告媒体
が紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用
いれば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も
崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構
成としてもよい。なお、ポスターの構成は特に限定されず、少なくとも本発明の一形態に
係るチャネル保護層を有する薄膜トランジスタを備えた構成であればよく、その他付属設
備が適宜設けられた構成とすることができる。本発明により製造コストが低減され、高い
信頼性を有するポスターを実現できる。
本実施の形態は、実施の形態１乃至８のいずれか一と自由に組み合わせることができる。
１００：基板
１０１：ゲート電極
１０２：第１の絶縁層
１０３：第２の絶縁膜
１０４：第３の絶縁膜
１０５：ＩＧＺＯ半導体層
１０６：絶縁物
１０７：チャネル保護膜
１０８：薄い領域
１０９：ソース電極
１１０：ドレイン電極
１１１：半導体膜

Claims (6)

  1. ゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の、インジウムと亜鉛とガリウムとを含む酸化物半導体層と、
    前記酸化物半導体層上の絶縁膜と、
    前記酸化物半導体層上及び前記絶縁膜上のソース電極及びドレイン電極と、を有し、
    前記ソース電極及び前記ドレイン電極は、チタンを含む導電膜を有し、
    前記酸化物半導体層は、前記絶縁膜と接する領域と、前記チタンを含む導電膜と接する領域と、を有し、
    前記チタンを含む導電膜と接する領域は、前記絶縁膜と接する領域より膜厚が小さいことを特徴とする半導体装置。
  2. ゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の、インジウムと亜鉛とガリウムとを含む酸化物半導体層と、
    前記酸化物半導体層上の絶縁膜と、
    前記酸化物半導体層上及び前記絶縁膜上のソース電極及びドレイン電極と、を有し、
    前記ソース電極及び前記ドレイン電極は、チタンを含む導電膜を有し、
    前記酸化物半導体層は、前記絶縁膜と接する領域と、前記チタンを含む導電膜と接する領域と、を有し、
    前記チタンを含む導電膜と接する領域は、前記酸化物半導体層の表層が除去された領域であり、且つ、前記絶縁膜と接する領域より膜厚が小さいことを特徴とする半導体装置。
  3. ゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の、インジウムと亜鉛とガリウムとを含む酸化物半導体層と、
    前記酸化物半導体層上の絶縁膜と、
    前記酸化物半導体層上及び前記絶縁膜上のソース電極及びドレイン電極と、を有し、
    前記ソース電極及び前記ドレイン電極は、チタンを含む導電膜を有し、
    前記酸化物半導体層は、前記絶縁膜と接する領域と、前記チタンを含む導電膜と接する領域と、を有し、
    前記チタンを含む導電膜と接する領域は、前記酸化物半導体層の表層分、前記絶縁膜と接する領域より膜厚が小さいことを特徴とする半導体装置。
  4. ゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の、インジウムと亜鉛とガリウムとを含む酸化物半導体層と、
    前記酸化物半導体層上の第１の酸化珪素膜と、
    前記酸化物半導体層上及び前記第１の酸化珪素膜上のソース電極及びドレイン電極と、
    前記第１の酸化珪素膜上、前記ソース電極上、及び前記ドレイン電極上の第２の酸化珪素膜と、
    前記ソース電極及び前記ドレイン電極は、チタンを含む導電膜を有し、
    前記酸化物半導体層は、前記第１の酸化珪素膜と接する領域と、前記チタンを含む導電膜と接する領域と、を有し、
    前記チタンを含む導電膜と接する領域は、前記酸化物半導体層の表層分、前記第１の酸化珪素膜と接する領域の膜厚より小さいことを特徴とする半導体装置。
  5. ゲート電極と、
    前記ゲート電極上の第１の酸化珪素膜と、
    前記ゲート絶縁膜上の、インジウムと亜鉛とガリウムとを含む酸化物半導体層と、
    前記酸化物半導体層上の第２の酸化珪素膜と、
    前記酸化物半導体層上及び前記第２の酸化珪素膜上のソース電極及びドレイン電極と、
    前記第２の酸化珪素膜上、前記ソース電極上、及び前記ドレイン電極上の第３の酸化珪素膜と、
    前記ソース電極及び前記ドレイン電極は、チタンを含む導電膜を有し、
    前記酸化物半導体層は、前記第２の酸化珪素膜と接する領域と、前記チタンを含む導電膜と接する領域と、を有し、
    前記チタンを含む導電膜と接する領域は、前記酸化物半導体層の表層分、前記第２の酸化珪素膜と接する領域の膜厚より小さいことを特徴とする半導体装置。
  6. ゲート電極と、前記ゲート絶縁膜上のゲート絶縁膜と、前記ゲート絶縁膜上の酸化物半導体と、前記酸化物半導体層上の絶縁膜と、チタンを含む導電膜と、を有する半導体装置の作製方法であって、
    前記酸化物半導体層の一部が露出するように前記絶縁膜を形成する際、前記酸化物半導体層の表層を除去する工程と、
    前記表層が除去された領域に接して前記チタンを含む導電膜を形成する工程と、を有し、
    前記酸化物半導体層は、インジウムと亜鉛とガリウムとを含むことを特徴とする半導体装置の作製方法。
JP2016245316A 2008-07-31 2016-12-19 半導体装置及び半導体装置の作製方法 Withdrawn JP2017092484A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008197127 2008-07-31
JP2008197127 2008-07-31

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016163314A Division JP6324453B2 (ja) 2008-07-31 2016-08-24 表示装置

Publications (1)

Publication Number Publication Date
JP2017092484A true JP2017092484A (ja) 2017-05-25

Family

ID=41607401

Family Applications (7)

Application Number Title Priority Date Filing Date
JP2009178356A Active JP5419580B2 (ja) 2008-07-31 2009-07-30 半導体装置の作製方法
JP2013029223A Active JP5307303B2 (ja) 2008-07-31 2013-02-18 半導体装置
JP2013133972A Withdrawn JP2013239719A (ja) 2008-07-31 2013-06-26 半導体装置
JP2013238771A Active JP5975969B2 (ja) 2008-07-31 2013-11-19 半導体装置の作製方法
JP2015036253A Active JP5996693B2 (ja) 2008-07-31 2015-02-26 半導体装置の作製方法
JP2016163314A Active JP6324453B2 (ja) 2008-07-31 2016-08-24 表示装置
JP2016245316A Withdrawn JP2017092484A (ja) 2008-07-31 2016-12-19 半導体装置及び半導体装置の作製方法

Family Applications Before (6)

Application Number Title Priority Date Filing Date
JP2009178356A Active JP5419580B2 (ja) 2008-07-31 2009-07-30 半導体装置の作製方法
JP2013029223A Active JP5307303B2 (ja) 2008-07-31 2013-02-18 半導体装置
JP2013133972A Withdrawn JP2013239719A (ja) 2008-07-31 2013-06-26 半導体装置
JP2013238771A Active JP5975969B2 (ja) 2008-07-31 2013-11-19 半導体装置の作製方法
JP2015036253A Active JP5996693B2 (ja) 2008-07-31 2015-02-26 半導体装置の作製方法
JP2016163314A Active JP6324453B2 (ja) 2008-07-31 2016-08-24 表示装置

Country Status (4)

Country Link
US (4) US8293595B2 (ja)
JP (7) JP5419580B2 (ja)
CN (2) CN102779844B (ja)
TW (4) TWI627757B (ja)

Families Citing this family (197)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI627757B (zh) * 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8945981B2 (en) 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR20100023151A (ko) * 2008-08-21 2010-03-04 삼성모바일디스플레이주식회사 박막 트랜지스터 및 그 제조방법
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US9601530B2 (en) 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US20140008651A1 (en) * 2008-12-02 2014-01-09 Arizona Board of Regents, a body corporate of the State of Arizona Acting for and on behalf of Arizo Dual active layers for semiconductor devices and methods of manufacturing the same
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
KR101857405B1 (ko) * 2009-07-10 2018-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102386147B1 (ko) 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR101716918B1 (ko) 2009-07-31 2017-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
DE102009038589B4 (de) * 2009-08-26 2014-11-20 Heraeus Materials Technology Gmbh & Co. Kg TFT-Struktur mit Cu-Elektroden
JP5458102B2 (ja) * 2009-09-04 2014-04-02 株式会社東芝 薄膜トランジスタの製造方法
KR102337631B1 (ko) 2009-09-24 2021-12-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011043163A1 (en) * 2009-10-05 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104733540B (zh) 2009-10-09 2019-11-12 株式会社半导体能源研究所 半导体器件
KR101847656B1 (ko) * 2009-10-21 2018-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
TWI467770B (zh) * 2009-10-26 2015-01-01 Prime View Int Co Ltd 顯示器及其薄膜電晶體陣列基板與薄膜電晶體
EP2494601A4 (en) 2009-10-30 2016-09-07 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
KR101623961B1 (ko) * 2009-12-02 2016-05-26 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN102640207A (zh) * 2009-12-18 2012-08-15 株式会社半导体能源研究所 液晶显示装置及其驱动方法
KR102352590B1 (ko) 2009-12-18 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 기기
WO2011089844A1 (en) * 2010-01-24 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR102402342B1 (ko) * 2010-02-05 2022-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR20110093113A (ko) 2010-02-11 2011-08-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101906151B1 (ko) * 2010-02-19 2018-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 이를 이용한 표시 장치
KR101848684B1 (ko) * 2010-02-19 2018-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 장치
KR101969291B1 (ko) * 2010-02-26 2019-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011105183A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor element and deposition apparatus
KR20130008037A (ko) * 2010-03-05 2013-01-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105789321B (zh) 2010-03-26 2019-08-20 株式会社半导体能源研究所 半导体装置的制造方法
KR101465192B1 (ko) * 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011132548A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20110263079A1 (en) * 2010-04-23 2011-10-27 Applies Materials, Inc. Interface protection layaer used in a thin film transistor structure
KR101324760B1 (ko) * 2010-04-23 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20180054919A (ko) * 2010-04-23 2018-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9349325B2 (en) 2010-04-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
WO2011135987A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011135988A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and driving method the same
US9490368B2 (en) 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
WO2011145537A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011249674A (ja) * 2010-05-28 2011-12-08 Fujifilm Corp 薄膜トランジスタおよびその製造方法
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
CN102939659B (zh) 2010-06-11 2016-08-17 株式会社半导体能源研究所 半导体器件及半导体器件的制造方法
KR101862808B1 (ko) * 2010-06-18 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8441010B2 (en) * 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI541782B (zh) 2010-07-02 2016-07-11 半導體能源研究所股份有限公司 液晶顯示裝置
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101757022B1 (ko) 2010-07-02 2017-07-12 오레곤 스테이트 유니버시티 박막 트랜지스터
KR101108176B1 (ko) * 2010-07-07 2012-01-31 삼성모바일디스플레이주식회사 더블 게이트형 박막 트랜지스터 및 이를 구비한 유기 발광 표시 장치
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
DE112011102837B4 (de) * 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
JPWO2012032749A1 (ja) 2010-09-09 2014-01-20 シャープ株式会社 薄膜トランジスタ基板及びその製造方法、表示装置
KR101856722B1 (ko) * 2010-09-22 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 파워 절연 게이트형 전계 효과 트랜지스터
TWI487034B (zh) * 2010-09-24 2015-06-01 Au Optronics Corp 薄膜電晶體及其製造方法
KR101778224B1 (ko) 2010-10-12 2017-09-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR20120045178A (ko) * 2010-10-29 2012-05-09 삼성전자주식회사 박막 트랜지스터 및 이의 제조 방법
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
TWI555205B (zh) 2010-11-05 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20120063809A (ko) * 2010-12-08 2012-06-18 삼성전자주식회사 박막 트랜지스터 표시판
US8894825B2 (en) 2010-12-17 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, method for manufacturing the same, manufacturing semiconductor device
US9202822B2 (en) * 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI570809B (zh) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5977523B2 (ja) * 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
US9171940B2 (en) * 2011-01-13 2015-10-27 Sharp Kabushiki Kaisha Thin film transistor substrate, display device, and method for manufacturing thin film transistor substrate
CN102610652A (zh) * 2011-01-20 2012-07-25 元太科技工业股份有限公司 金属氧化物半导体结构及其制造方法
TWI787452B (zh) * 2011-01-26 2022-12-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5766467B2 (ja) * 2011-03-02 2015-08-19 株式会社東芝 薄膜トランジスタ及びその製造方法、表示装置
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2012204548A (ja) * 2011-03-24 2012-10-22 Sony Corp 表示装置およびその製造方法
US9219159B2 (en) * 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
TWI582999B (zh) * 2011-03-25 2017-05-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8541266B2 (en) * 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US9012905B2 (en) * 2011-04-08 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor comprising oxide semiconductor and method for manufacturing the same
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
CN102184966B (zh) * 2011-04-15 2013-02-13 福州华映视讯有限公司 晶体管数组基板
KR101597886B1 (ko) * 2011-04-18 2016-02-26 샤프 가부시키가이샤 박막 트랜지스터, 표시패널 및 박막 트랜지스터의 제조방법
TWI573277B (zh) 2011-05-05 2017-03-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101854197B1 (ko) * 2011-05-12 2018-06-21 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR20120132130A (ko) * 2011-05-27 2012-12-05 한국전자통신연구원 박막트랜지스터 및 그의 제조방법
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) * 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102629574A (zh) * 2011-08-22 2012-08-08 京东方科技集团股份有限公司 一种氧化物tft阵列基板及其制造方法和电子器件
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
US8716708B2 (en) 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101506303B1 (ko) 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP2013093561A (ja) * 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6045285B2 (ja) * 2011-10-24 2016-12-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
WO2013080900A1 (en) * 2011-12-02 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN202423298U (zh) * 2011-12-31 2012-09-05 京东方科技集团股份有限公司 一种tft、阵列基板以及显示器件
KR102101167B1 (ko) * 2012-02-03 2020-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102543867A (zh) * 2012-03-08 2012-07-04 南京中电熊猫液晶显示科技有限公司 一种金属氧化物薄膜晶体管阵列基板的制造方法
KR20130103077A (ko) * 2012-03-09 2013-09-23 한국과학기술원 산화물 반도체용 조성물 및 이를 이용한 박막 트랜지스터 기판의 제조방법
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
CN102709189A (zh) * 2012-05-21 2012-10-03 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法及一种阵列基板
US8995607B2 (en) 2012-05-31 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
CN103531100B (zh) * 2012-07-05 2015-12-09 瀚宇彩晶股份有限公司 显示装置及其操作方法
JP6006558B2 (ja) * 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法
KR102078213B1 (ko) * 2012-07-20 2020-02-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
KR20200011610A (ko) 2012-11-08 2020-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물 막 및 금속 산화물 막의 형성 방법
JP2014135474A (ja) * 2012-12-14 2014-07-24 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタの製造方法
CN103887343B (zh) 2012-12-21 2017-06-09 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
US20140273525A1 (en) * 2013-03-13 2014-09-18 Intermolecular, Inc. Atomic Layer Deposition of Reduced-Leakage Post-Transition Metal Oxide Films
JP2014192264A (ja) * 2013-03-26 2014-10-06 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタの製造方法
US9040416B2 (en) * 2013-05-10 2015-05-26 Samsung Display Co., Ltd. Manufacturing method of metal wire and thin transistor array panel
US9099861B2 (en) * 2013-05-23 2015-08-04 Inpaq Technology Co., Ltd. Over-voltage protection device and method for preparing the same
TWI502748B (zh) * 2013-06-21 2015-10-01 Ye Xin Technology Consulting Co Ltd 薄膜電晶體基板的製造方法
JP5956968B2 (ja) 2013-09-13 2016-07-27 株式会社東芝 受光素子および光結合型信号絶縁装置
WO2015045213A1 (ja) * 2013-09-30 2015-04-02 パナソニック株式会社 薄膜トランジスタ基板及びその製造方法
US20150155313A1 (en) 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
KR20150070648A (ko) * 2013-12-17 2015-06-25 삼성디스플레이 주식회사 박막 트랜지스터
US9397149B2 (en) * 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9401432B2 (en) * 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2015156891A2 (en) 2014-01-23 2015-10-15 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
WO2017034645A2 (en) 2015-06-09 2017-03-02 ARIZONA BOARD OF REGENTS, a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY Method of providing an electronic device and electronic device thereof
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
JP6523695B2 (ja) * 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
JP2015185610A (ja) * 2014-03-20 2015-10-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP6722980B2 (ja) 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
CN106663640B (zh) 2014-05-13 2020-01-07 代表亚利桑那大学的亚利桑那校董会 提供电子器件的方法及其电子器件
KR102314466B1 (ko) * 2014-10-06 2021-10-20 삼성디스플레이 주식회사 표시 장치의 제조 장치 및 표시 장치의 제조 방법
CN104392928A (zh) * 2014-11-20 2015-03-04 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
JP6427595B2 (ja) * 2014-11-28 2018-11-21 シャープ株式会社 半導体装置およびその製造方法
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof
US10056497B2 (en) * 2015-04-15 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN104934444B (zh) * 2015-05-11 2018-01-02 深圳市华星光电技术有限公司 共平面型氧化物半导体tft基板结构及其制作方法
JP2016225615A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
CN104992951A (zh) * 2015-06-19 2015-10-21 深圳市华星光电技术有限公司 一种阵列基板及其制成方法、显示面板
CN105161494A (zh) * 2015-06-19 2015-12-16 深圳市华星光电技术有限公司 一种阵列基板及其制成方法、显示面板
US11024725B2 (en) * 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
KR102439506B1 (ko) * 2015-10-16 2022-09-02 삼성디스플레이 주식회사 표시 장치
US10312373B2 (en) * 2015-11-17 2019-06-04 Ricoh Company, Ltd. Field-effect transistor (FET) having oxide insulating layer disposed on gate insulating film and between source and drain electrodes, and display element, display and system including said FET, and method of manufacturing said FET
JP6607013B2 (ja) * 2015-12-08 2019-11-20 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
CN105572990B (zh) * 2015-12-21 2019-07-12 武汉华星光电技术有限公司 阵列基板及其制造方法、液晶显示面板
CN105576038A (zh) * 2016-01-12 2016-05-11 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
US10015671B2 (en) * 2016-01-19 2018-07-03 T-Mobile Usa, Inc. Network service access control
US10388738B2 (en) * 2016-04-01 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and method for manufacturing the same
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
US10242617B2 (en) 2016-06-03 2019-03-26 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and driving method
WO2017212363A1 (en) 2016-06-06 2017-12-14 Semiconductor Energy Laboratory Co., Ltd. Sputtering apparatus, sputtering target, and method for forming semiconductor film with the sputtering apparatus
CN105914187B (zh) * 2016-06-23 2019-02-05 四川洪芯微科技有限公司 一种半导体设备及其制作方法
CN106057746A (zh) * 2016-08-09 2016-10-26 四川洪芯微科技有限公司 一种半导体设备及其制作方法
US9978879B2 (en) * 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102662677B1 (ko) * 2016-11-30 2024-04-30 엘지디스플레이 주식회사 유기 발광 표시 장치
CN108172624B (zh) 2016-12-07 2020-11-06 清华大学 一种薄膜晶体管及其制备方法
KR20180078665A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치
TWI778959B (zh) 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
US10506418B2 (en) * 2017-05-12 2019-12-10 Huawei Technologies Co., Ltd. Method and apparatus for provisioning physical signals and channels in a wireless network
KR102343573B1 (ko) * 2017-05-26 2021-12-28 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
CN107293493A (zh) * 2017-06-06 2017-10-24 武汉华星光电技术有限公司 铟镓锌氧化物薄膜晶体管的制作方法
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
JP6782211B2 (ja) * 2017-09-08 2020-11-11 株式会社東芝 透明電極、それを用いた素子、および素子の製造方法
CN107564922B (zh) * 2017-09-19 2020-03-13 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
JP2019121685A (ja) * 2018-01-05 2019-07-22 東京エレクトロン株式会社 エッチング方法
JP7180989B2 (ja) * 2018-03-30 2022-11-30 株式会社ジャパンディスプレイ 半導体装置および表示装置
TWI694521B (zh) * 2019-03-22 2020-05-21 友達光電股份有限公司 半導體結構及其製作方法
CN112635570B (zh) * 2019-09-24 2023-01-10 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制备方法、阵列基板
CN114743992A (zh) * 2022-04-24 2022-07-12 广州华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02164042A (ja) * 1988-12-19 1990-06-25 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JPH09270517A (ja) * 1996-03-29 1997-10-14 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007305701A (ja) * 2006-05-10 2007-11-22 Sony Corp 薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置
JP2008166716A (ja) * 2006-12-05 2008-07-17 Canon Inc ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置

Family Cites Families (173)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP2652267B2 (ja) * 1990-10-29 1997-09-10 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
EP0459763B1 (en) 1990-05-29 1997-05-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistors
JP3360139B2 (ja) * 1991-03-13 2002-12-24 株式会社アルバック ゲート絶縁膜形成方法
JP3059514B2 (ja) 1991-03-18 2000-07-04 株式会社半導体エネルギー研究所 光電変換装置ならびにイメージセンサおよびそれらの作製方法
JP3410411B2 (ja) * 1991-03-18 2003-05-26 株式会社半導体エネルギー研究所 イメージセンサ及びその作製方法
JP3118037B2 (ja) * 1991-10-28 2000-12-18 キヤノン株式会社 堆積膜形成方法および堆積膜形成装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3729870B2 (ja) * 1992-03-05 2005-12-21 シャープ株式会社 薄膜トランジスタの製造方法
US6323071B1 (en) * 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
JPH0766423A (ja) * 1993-08-31 1995-03-10 Toshiba Corp 液晶表示装置用アレイ基板
JPH07221316A (ja) 1994-02-03 1995-08-18 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
US5831283A (en) * 1995-11-30 1998-11-03 International Business Machines Corporation Passivation of copper with ammonia-free silicon nitride and application to TFT/LCD
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3476320B2 (ja) 1996-02-23 2003-12-10 株式会社半導体エネルギー研究所 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
US5959312A (en) * 1996-09-27 1999-09-28 Xerox Corporation Sensor with doped microcrystalline silicon channel leads with bubble formation protection means
TW405155B (en) * 1997-07-15 2000-09-11 Toshiba Corp Semiconductor device and its manufacture
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4174862B2 (ja) 1998-08-04 2008-11-05 ソニー株式会社 薄膜トランジスタの製造方法および半導体装置の製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
CN1260599A (zh) * 1998-12-22 2000-07-19 佳能株式会社 处理衬底的设备和方法
JP4472073B2 (ja) 1999-09-03 2010-06-02 株式会社半導体エネルギー研究所 表示装置及びその作製方法
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
CN1195243C (zh) * 1999-09-30 2005-03-30 三星电子株式会社 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法
JP2001217423A (ja) * 2000-02-01 2001-08-10 Sony Corp 薄膜半導体装置及び表示装置とその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6858308B2 (en) * 2001-03-12 2005-02-22 Canon Kabushiki Kaisha Semiconductor element, and method of forming silicon-based film
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US7189997B2 (en) * 2001-03-27 2007-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6794682B2 (en) 2001-04-04 2004-09-21 Canon Kabushiki Kaisha Semiconductor device, method for manufacturing the same, and radiation detector
JP2002368229A (ja) 2001-04-04 2002-12-20 Canon Inc 半導体装置、及びその製造方法、並びに放射線検出装置
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7115913B2 (en) * 2002-03-27 2006-10-03 Tfpd Corporation Array substrate used for a display device and a method of making the same
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN1260599C (zh) 2002-11-26 2006-06-21 统宝光电股份有限公司 具单一电路板的发光模组及平面显示器
KR100968560B1 (ko) * 2003-01-07 2010-07-08 삼성전자주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의금속배선 형성방법
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2003273366A (ja) * 2003-03-06 2003-09-26 Semiconductor Energy Lab Co Ltd 薄膜半導体装置
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
CN1806322A (zh) 2003-06-20 2006-07-19 夏普株式会社 半导体装置及其制造方法以及电子设备
TWI399580B (zh) * 2003-07-14 2013-06-21 Semiconductor Energy Lab 半導體裝置及顯示裝置
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
KR100585873B1 (ko) * 2003-11-03 2006-06-07 엘지.필립스 엘시디 주식회사 폴리실리콘 액정표시소자 및 그 제조방법
US7601994B2 (en) 2003-11-14 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP2005203678A (ja) * 2004-01-19 2005-07-28 Seiko Epson Corp 半導体装置およびその製造方法
CN1918672B (zh) 2004-03-09 2012-10-03 出光兴产株式会社 薄膜晶体管、薄膜晶体管基板、液晶显示装置、溅射靶、透明导电膜、透明电极及它们的制造方法
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
CN101032027B (zh) * 2004-09-02 2010-10-13 卡西欧计算机株式会社 薄膜晶体管及其制造方法
JP4138719B2 (ja) * 2004-09-10 2008-08-27 株式会社半導体エネルギー研究所 絶縁ゲイト型電界効果トランジスタの作製方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN102938420B (zh) * 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP4569295B2 (ja) 2004-12-28 2010-10-27 カシオ計算機株式会社 薄膜トランジスタおよびその製造方法
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
WO2007043493A1 (en) 2005-10-14 2007-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) * 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
JP5395994B2 (ja) 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5135709B2 (ja) * 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
TWI412079B (zh) 2006-07-28 2013-10-11 Semiconductor Energy Lab 製造顯示裝置的方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7501305B2 (en) * 2006-10-23 2009-03-10 Canon Kabushiki Kaisha Method for forming deposited film and photovoltaic element
US7463065B1 (en) 2006-11-13 2008-12-09 Nvidia Corporation Low power single-rail-input voltage level shifter
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140984A (ja) * 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8143115B2 (en) * 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
WO2008069255A1 (en) * 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP2008153550A (ja) * 2006-12-19 2008-07-03 Seiko Epson Corp 半導体装置、半導体装置の製造方法、電気光学装置および電子機器
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5245287B2 (ja) * 2007-05-18 2013-07-24 ソニー株式会社 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法
JP4340982B2 (ja) * 2007-05-18 2009-10-07 ソニー株式会社 表示装置の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
US7768080B2 (en) * 2007-07-30 2010-08-03 Hewlett-Packard Development Company, L.P. Multilayer dielectric
JP5567770B2 (ja) * 2007-09-21 2014-08-06 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009178356A (ja) * 2008-01-31 2009-08-13 Seiko Epson Corp 紙パック切断装置
US20090278120A1 (en) * 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
JP5305730B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
KR100982311B1 (ko) * 2008-05-26 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR101468591B1 (ko) * 2008-05-29 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
US7732265B2 (en) * 2008-06-03 2010-06-08 Toppan Printing Co., Ltd. Thin film transistor, method for manufacturing the same and film formation apparatus
TWI711182B (zh) * 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2013029223A (ja) * 2011-07-27 2013-02-07 Mitsubishi Electric Corp 超小型誘導飛しょう体、超小型誘導飛しょう体の誘導システム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02164042A (ja) * 1988-12-19 1990-06-25 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JPH09270517A (ja) * 1996-03-29 1997-10-14 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007305701A (ja) * 2006-05-10 2007-11-22 Sony Corp 薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置
JP2008166716A (ja) * 2006-12-05 2008-07-17 Canon Inc ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置

Also Published As

Publication number Publication date
JP2013239719A (ja) 2013-11-28
US20120273779A1 (en) 2012-11-01
CN101685835B (zh) 2013-07-03
CN101685835A (zh) 2010-03-31
JP2014075588A (ja) 2014-04-24
JP2015146427A (ja) 2015-08-13
US9412798B2 (en) 2016-08-09
TWI495108B (zh) 2015-08-01
US20100025675A1 (en) 2010-02-04
US20170033228A1 (en) 2017-02-02
CN102779844A (zh) 2012-11-14
TWI627757B (zh) 2018-06-21
JP5307303B2 (ja) 2013-10-02
TW201025612A (en) 2010-07-01
TWI450399B (zh) 2014-08-21
TW201724528A (zh) 2017-07-01
TWI622175B (zh) 2018-04-21
TW201532284A (zh) 2015-08-16
US8293595B2 (en) 2012-10-23
JP2013168651A (ja) 2013-08-29
JP2016213500A (ja) 2016-12-15
US20150060850A1 (en) 2015-03-05
CN102779844B (zh) 2015-09-23
US8841710B2 (en) 2014-09-23
JP6324453B2 (ja) 2018-05-16
JP2010056546A (ja) 2010-03-11
US9859441B2 (en) 2018-01-02
JP5419580B2 (ja) 2014-02-19
JP5975969B2 (ja) 2016-08-23
JP5996693B2 (ja) 2016-09-21
TW201244113A (en) 2012-11-01

Similar Documents

Publication Publication Date Title
JP6324453B2 (ja) 表示装置
JP6433520B2 (ja) 半導体装置
JP6225216B2 (ja) 半導体装置
JP6214694B2 (ja) 半導体装置
JP5933656B2 (ja) 半導体装置
JP6412842B2 (ja) 半導体装置
KR20200031587A (ko) 반도체 장치 및 그 제작 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170411

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170711

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20171005