KR20130103077A - 산화물 반도체용 조성물 및 이를 이용한 박막 트랜지스터 기판의 제조방법 - Google Patents

산화물 반도체용 조성물 및 이를 이용한 박막 트랜지스터 기판의 제조방법 Download PDF

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이병주
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Abstract

개시된 산화물 반도체용 조성물은 금속 나이트레이트 및 물을 포함하며, pH가 1 내지 4이다. 박막 트랜지스터 기판의 제조 방법에 따르면, 기판 상에, 상기 산화물 반도체용 조성물을 코팅하여 박막을 형성하고, 상기 박막을 열처리하고, 상기 박막을 패터닝하여 반도체 패턴을 형성한다. 상기 박막 트랜지스터 기판은 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함한다.

Description

산화물 반도체용 조성물 및 이를 이용한 박막 트랜지스터 기판의 제조방법{COMPOSITION FOR OXIDE SEMICONDUCTOR AND METHOD OF MANUFACTURING A THIN FILM TRANSISTOR USING THE SAME}
본 발명은 산화물 반도체용 조성물 및 이를 이용한 박막 트랜지스터 기판의 제조방법에 관한 것으로, 더욱 상세하게는 물을 용매로 사용할 수 있는 산화물 반도체용 조성물 및 이를 이용한 박막 트랜지스터 기판의 제조방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위한 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 채널층을 포함한다.
이중, 산화물 반도체는 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있어, 이에 대한 연구가 활발히 이루어지고 있다.
최근, 상기 산화물 반도체를 제조하기 위한 방법으로서, 용액 공정이 개발되고 있다. 상기 용액 공정은, 목표 영역에 선택적으로 박막을 형성할 수 있으며, 종래의 기상 증착 공정과 달리, 공정 조건의 엄밀한 제어를 요하지 않아 공정의 단순화를 달성할 수 있다.
기존의 산화물 반도체용 조성물은 2-메톡시에탄올 등의 알콕시알코올계 용매를 포함하는데, 환경 오염 등의 문제로 인하여 점차적으로 규제의 대상이 되고 있다. 따라서, 친환경적인 산화물 반도체용 조성물의 개발이 필요한 실정이다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 물을 용매로 사용할 수 있는 친환경적 산화물 반도체용 조성물을 제공하는 것이다.
본 발명의 다른 목적은 상기 산화물 반도체용 조성물을 이용한 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 산화물 반도체용 조성물은 금속 나이트레이트 및 물을 포함하며, pH가 1 내지 4이다.
일 실시예에 따르면, 상기 금속 나이트레이트는 무수물 또는 수화물을 포함한다.
일 실시예에 따르면, 상기 금속 나이트레이트는 둘 이상의 서로 다른 금속 나이트레이트들을 포함한다.
일 실시예에 따르면, 상기 금속 나이트레이트는 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 이트륨(Y), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 테크네튬(Tc), 레늄(Re), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 카드뮴(Cd), 수은(Hg), 붕소(B), 아연(Zn), 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl), 규소(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi) 또는 란타늄(La)등의 나이트레이트를 포함한다.
일 실시예에 따르면, 상기 금속 나이트레이트는 알루미늄 나이트레이트 수화물, 인듐 나이트레이트 수화물, 아연 나이트레이트 6-수화물, 아연 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 바륨 나이트레이트 수화물, 란타늄 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 스트론튬 나이트레이트 수화물, 인듐 나이트레이트 무수물, 알루미늄 나이트레이트 무수물 또는 아연 나이트레이트 무수물을 포함한다.
일 실시예에 따르면, 상기 산화물 반도체용 조성물은 pH 조절을 위하여, 염산, 질산, 황산, 초산, 수산화암모늄, 수산화칼륨 또는 수산화나트륨을 포함한다.
일 실시예에 따르면, 상기 금속 나이트레이트의 농도는 0.001 M 내지 10 M이다.
본 발명의 다른 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터 기판의 제조방법에 따르면, 기판 상에, 금속 나이트레이트 및 물을 포함하며, pH가 1 내지 4인 산화물 반도체용 조성물을 코팅하여 박막을 형성하고, 상기 박막을 열처리하고, 상기 박막을 패터닝하여 반도체 패턴을 형성한다. 상기 박막 트랜지스터 기판은 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함한다.
일 실시예에 따르면, 상기 열처리 단계는 100 ℃ 내지 500 ℃에서 수행된다.
일 실시예에 따르면, 상기 반도체 패턴 상에는 에치 스토퍼가 형성되며, 상기 반도체 패턴과 상기 에치 스토퍼와 중첩되며 서로 이격된 소스 전극 및 드레인 전극이 형성된다.
일 실시예에 따르면, 상기 산화물 반도체용 조성물은 스핀 코팅, 딥 코팅, 바 코팅, 스크린 프린팅, 슬라이드 코팅, 롤 코팅, 슬릿 코팅, 스프레이 코팅, 침지(dipping), 딥 펜(dip-pen), 나노 디스펜싱 또는 잉크젯 인쇄에 의해 코팅된다.
이와 같은 산화물 반도체용 조성물 및 이를 이용한 박막 트랜지스터 기판의 제조 방법에 따르면, 물을 용매로서 포함하는 산화물 반도체 조성물을 이용함으로써, 산화물 반도체를 제조하기 위한 공정의 유해성을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따라 제조된 표시 기판의 평면도이다.
도 2는 도 1에 도시된 회로 트랜지스터 및 화소 트랜지스터의 확대 평면도이다.
도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 4a 및 도 4e는 도 3에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 실시예 1의 박막 트랜지스터의 입력 전압의 변화에 따른 출력 전류를 도시한 그래프이다.
도 6은 실시예 1의 박막 트랜지스터의 게이트 전압의 변화에 따른 출력 전류를 도시한 그래프이다.
도 7은 비교예 1의 박막 트랜지스터의 게이트 전압의 변화에 따른 출력 전류를 도시한 그래프이다.
이하에서는, 먼저 본 발명의 산화물 반도체용 조성물에 대해서 설명한 후, 이를 이용한 박막 트랜지스터 기판의 제조 방법과, 산화물 반도체용 조성물의 실시예에 대한 실험 결과를 설명하기로 한다.
산화물 반도체용 조성물
본 발명의 일 실시예에 따른 산화물 반도체용 조성물은 금속 나이트레이트(nitrate) 및 물을 포함한다. 상기 산화물 반도체용 조성물의 pH는 약 1 내지 약 4이다. 상기 물은 탈이온수일 수 있다.
예를 들어, 상기 금속 나이트레이트는 수화물 또는 무수물일 수 있다. 상기 금속 나이트레이트는 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 이트륨(Y), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 테크네튬(Tc), 레늄(Re), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 카드뮴(Cd), 수은(Hg), 붕소(B), 아연(Zn), 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl), 규소(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 란타늄(La) 등의 나이트레이트를 포함할 수 있다.
구체적으로, 상기 금속 나이트레이트는 알루미늄 나이트레이트 수화물, 인듐 나이트레이트 수화물, 아연 나이트레이트 6-수화물, 아연 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 바륨 나이트레이트 수화물, 란타늄 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 스트론튬 나이트레이트 수화물, 인듐 나이트레이트 무수물, 알루미늄 나이트레이트 무수물, 아연 나이트레이트 무수물 등을 포함할 수 있으며, 적절한 전기적 특성을 갖는 산화물 반도체층을 얻기 위하여, 상기 금속 나이트레이트는 적어도 두가지의 서로 다른 금속 나이트레이드를 포함하는 것이 바람직하다. 예를 들어, 일 실시예에서, 상기 금속 나이트레이트는 알루미늄 나이트레이트 수화물 및 인듐 나이트레이트 수화물을 포함할 수 있다.
예를 들어, 상기 산화물 반도체용 조성물에서 상기 금속 나이트레이트의 농도는 약 0.001 M 내지 약 10 M일 수 있다. 그러나, 상기 금속 나이트레이트의 농도가 약 0.01 M 보다 작을 때는 일정 두께를 갖는 박막을 형성하기 어려우며, 상기 금속 나이트레이트의 농도가 약 1 M보다 큰 경우, 수화 및 축합 반응이 진행되어 조성물의 안정성이 저하될 수 있다. 따라서, 상기 금속 나이트레이트의 바람직한 농도는 약 0.01 M 내지 약 1 M일 수 있다.
상기 산화물 반도체용 조성물의 pH는 약 1 내지 약 4의 범위로 유지될 필요가 있다. 상기 산화물 반도체용 조성물의 pH가 4를 초과하는 경우, 화학 반응의 진행으로 인한 석출 현상이 일어날 수 있으며, 이에 따라, 상기 산화물 반도체용 조성물을 이용하여 형성된 금속 산화물 반도체의 전기 특성이 저하될 수 있다.
상기 산화물 반도체용 조성물은, 상기 범위의 pH를 갖기 위하여, 산 또는 염기를 더 포함할 수 있으며, 상기 산 또는 염기는 염산, 질산, 황산, 초산, 수산화암모늄, 수산화칼륨, 수산화나트륨 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체용 조성물은 용액 안정화제를 더 포함할 수 있다.
상기 용액 안정화제는 알코올 아민 화합물, 알킬 암모늄 히드록시 화합물, 알킬 아민 화합물, 케톤 화합물 등을 포함할 수 있다. 구체적으로, 상기 용액 안정화제는 모노에탄올아민, 디에탄올아민, 트리에탄올아민, 모노이소프로필아민, N,N-메틸에탄올아민, 아미노에틸 에탄올아민, 디에틸렌글리콜아민, N-t-부틸에탄올아민, N-t-부틸디에탄올아민, 테트라메틸암모늄하이드록시드, 메틸아민, 에틸아민, 아세틸아세톤, 등을 포함할 수 있으며, 이들은 각각 단독으로 또는 혼합되어 사용될 수 있다.
상기 용액 안정화제는 산화물 반도체용 조성물에 포함되어 다른 성분의 용해도를 증가시킴으로써, 균일한 박막을 형성할 수 있다. 상기 용액 안정화제는 상술한 다른 성분의 종류 및 함량에 따라 함유량이 달라질 수 있으나, 상기 산화물 반도체용 조성물의 총 중량에 대하여 약 0.01 내지 약 30 중량%로 함유될 수 있다. 상기 용액 안정화제는 상기 범위에서 용해도 및 박막 코팅성을 높일 수 있다.
다만, 본 발명의 일 실시예에 따른 조성물은 상기 용액 안정화제 없이도 필요한 전기적 특성을 갖는 산화물 반도체를 형성할 수 있으므로, 환경 규제 또는 유해성에 따라 상기 용액 안정화제는 포함되지 않는 것이 보다 바람직할 수 있다.
상술한 본 발명의 실시예에 따르면, 산화물 반도체 조성물의 용매로서 물을 사용할 수 있다. 따라서, 산화물 반도체를 제조하기 위한 공정의 유해성을 감소시킬 수 있다.
이하에서는 첨부한 도면들을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 설명하기로 한다.
박막 트랜지스터 기판의 제조방법
도 1은 본 발명의 일 실시예에 따라 제조된 박막 트랜지스터 기판의 평면도이다. 본 실시예에서, 상기 박막 트랜지스터 기판은 표시 패널의 제조에 사용되는 표시 기판이다.
도 1을 참조하면, 표시 기판(101)은 표시 영역(DA)에 형성된 화소부와, 상기 표시 영역(DA)의 주변 영역(PA)에 형성된 게이트 구동부(GD) 및 데이터 구동부(DD)를 포함한다.
상기 화소부는 화소 트랜지스터(PSW) 및 상기 화소 트랜지스터(PSW)와 전기적으로 연결된 화소 전극(PE)을 포함한다. 상기 화소 트랜지스터(PSW)는 상기 표시 영역(DA)에 형성된 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 연결될 수 있다. 상기 게이트 구동부(GD)는 상기 화소부에 게이트 구동 신호를 전달하고, 다수의 제1 회로 트랜지스터들(TR1)을 포함한다. 상기 데이터 구동부(DD)는 상기 화소부에 데이터 구동 신호를 전달하고, 다수의 제2 회로 트랜지스터들(TR2)을 포함한다. 상기 화소 트랜지스터(PSW)는 박막 트랜지스터(thin film transistor, TFT)이고, 상기 제1 및 제2 회로 트랜지스터들(TR1, TR2) 각각도 박막 트랜지스터이다.
이하, 도 2 및 도 3을 참조하여 상기 화소 트랜지스터(PSW) 및 상기 제1 및 제2 트랜지스터들(TR1, TR2)에 대해서 구체적으로 설명한다. 단, 상기 제2 회로 트랜지스터(TR2)는 연결된 신호 라인들을 제외하고는 그 구성이 상기 제1 회로 트랜지스터(TR1)와 실질적으로 동일하므로, 상기 제2 회로 트랜지스터(TR2)에 대해서는 상기 제1 회로 트랜지스터(TR1)에 대한 설명으로 대신한다.
도 2는 도 1에 도시된 회로 트랜지스터 및 화소 트랜지스터의 확대 평면도이고, 도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 상기 화소 트랜지스터(PSW)는 상기 게이트 라인(GL)과 연결된 화소 게이트 전극(G1), 상기 데이터 라인(DL)과 연결된 화소 소스 전극(S1), 상기 화소 소스 전극(S1)과 이격된 화소 드레인 전극(D1) 및 제1 반도체 패턴(AP1)을 포함한다.
상기 제1 반도체 패턴(AP1)은 상기 화소 게이트 전극(G1)과 중첩되고, 상기 화소 게이트 전극(G1) 상에 배치될 수 있다. 상기 제1 반도체 패턴(AP1)은 산화물 반도체를 포함한다. 예를 들어, 상기 산화물 반도체는 인듐-아연 산화물, 인듐-알루미늄 산화물, 인듐-아연-주석 산화물 등의 다원계 산화물 반도체를 포함할 수 있다.
한편, 상기 화소 소스 전극(S1) 및 상기 화소 드레인 전극(D1)은 각각 상기 제1 반도체 패턴(AP1) 상에 형성될 수 있다. 상기 제1 반도체 패턴(AP1)은 상기 화소 소스 및 드레인 전극들(S1, D1)을 형성하는 공정 중에서 식각액이나 스트립 용액에 의해 손상 받을 수 있기 때문에, 제1 에치 스토퍼(ES1)가 상기 제1 반도체 패턴(AP1) 위에 형성되어, 상기 화소 소스 전극(S1) 및 상기 화소 드레인 전극(D1)의 간극을 통해 상기 제1 반도체 패턴(AP1)이 노출되는 것을 방지한다. 따라서, 상기 화소 소스 전극(S1) 및 상기 화소 드레인 전극(D1)은 부분적으로, 상기 제1 에치 스토퍼(ES1) 위에 형성될 수 있다. 다만, 상기 제1 에치 스토퍼(ES1)는 산화물 반도체의 구성 및 공정에 따라 생략될 수도 있다.
상기 화소 소스 전극(S1)이 상기 제1 반도체 패턴(AP1)의 제1 단부와 중첩되고, 상기 화소 드레인 전극(D1)이 상기 제1 반도체 패턴(AP1)의 제2 단부와 중첩될 수 있다. 상기 제1 반도체 패턴(AP1)과 상기 화소 소스 전극(S1) 및 상기 화소 드레인 전극(D1) 사이의 접촉 저항이 비정질 실리콘 반도체를 포함하는 경우에 비해서 상대적으로 낮으므로, 본 실시예에서 오믹 콘택층은 형성되지 않으나, 다른 실시예에서는 접촉 저항을 최소화시키기 위해서 별도의 오믹 콘택층(미도시)을 형성할 수도 있다.
상기 화소 드레인 전극(D1)은 상기 화소 전극(PE)과 접촉하여, 상기 화소 트랜지스터(PSW)는 상기 화소 전극(PE)과 전기적으로 연결된다.
한편, 상기 제1 회로 트랜지스터(TR1)는 제어 신호 라인(L1)과 연결된 회로 게이트 전극(G2), 입력 신호 라인(L2)과 연결된 회로 소스 전극(S2), 출력 신호 라인(L3)과 연결된 회로 드레인 전극(D2), 제2 반도체 패턴(AP2) 및 상기 제2 반도체 패턴(AP2)을 부분적으로 커버하는 제2 에치 스토퍼(ES2)를 포함한다. 상기 제2 반도체 패턴(AP2)은 상기 제1 반도체 패턴(AP1)과 동일한 층으로부터 형성된다. 상기 제2 반도체 패턴(AP2)은 상기 제1 반도체 패턴(AP1)이 형성되는 공정에서 동시에 형성될 수 있다. 상기 제1 회로 트랜지스터(TR)는 연결된 신호 라인과 형성된 영역이 상기 표시 기판(101)의 상기 주변 영역(PA)인 것을 제외하고는 상기 화소 트랜지스터(PSW)와 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 표시 기판(101)은 게이트 절연층(120) 및 패시베이션층(140)을 더 포함할 수 있다. 상기 게이트 절연층(120)은 상기 화소 게이트 전극(G1) 및 상기 회로 게이트 전극(G2)을 포함하는 베이스 기판(110) 상에 형성된다.
상기 게이트 절연층(120)은 질화물층 및/또는 산화물층을 포함할 수 있다. 상기 패시베이션층(140)은 상기 화소 소스 및 드레인 전극들(S1, D1)과 상기 회로 소스 및 드레인 전극들(S2, D2) 상에 형성될 수 있다. 상기 패시베이션층(140)은 질화물층 및/또는 산화물층을 포함할 수 있다.
상기 화소 전극(PE)은 상기 패시베이션층(140) 상에 형성된다. 상기 화소 전극(PE)은 상기 패시베이션층(140)을 관통하는 콘택홀을 통해서 상기 화소 드레인 전극(D1)과 직접적으로 콘택한다.
도면으로 도시하지 않았으나, 상기 화소 게이트 전극(G1) 및 상기 회로 게이트 전극(G2) 각각과 상기 베이스 기판(110) 사이에는 버퍼층이 배치될 수 있다. 상기 버퍼층은 상기 화소 트랜지스터(PSW) 및 상기 제1 회로 트랜지스터(TR1)와 상기 베이스 기판(110) 사이의 접착력을 향상시킬 수 있다.
도 4a 및 도 4e는 도 3에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 상기 베이스 기판(110) 상에 상기 화소 게이트 전극(G1) 및 상기 회로 게이트 전극(G2)을 형성한다. 상기 베이스 기판(110)은 유리 기판, 소다 라임 기판, 플렉서블 플라스틱 기판 등을 포함할 수 있다.
상기 화소 게이트 전극(G1) 및 상기 회로 게이트 전극(G2)이 형성된 베이스 기판(110) 상에 상기 게이트 절연층(120)을 형성한다. 이어서, 상기 게이트 절연층(120) 위에 산화물 반도체용 조성물을 코팅하여 반도체층(130)을 형성한다.
상기 산화물 반도체용 조성물은 금속 나이트레이트(nitrate) 및 물을 포함한다. 상기 산화물 반도체용 조성물의 pH는 약 1 내지 약 4이다.
예를 들어, 상기 금속 나이트레이트는 수화물 또는 무수물일 수 있다. 구체적으로, 상기 금속 나이트레이트는 알루미늄 나이트레이트 수화물, 인듐 나이트레이트 수화물, 아연 나이트레이트 6-수화물, 아연 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 바륨 나이트레이트 수화물, 란타늄 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 스트론튬 나이트레이트 수화물, 인듐 나이트레이트 무수물, 알루미늄 나이트레이트 무수물, 아연 나이트레이트 무수물 등을 포함할 수 있으며, 적절한 전기적 특성을 갖는 산화물 반도체층을 얻기 위하여, 상기 금속 나이트레이트는 적어도 두가지의 서로 다른 금속 나이트레이드를 포함하는 것이 바람직하다. 예를 들어, 일 실시예에서, 상기 금속 나이트레이트는 알루미늄 나이트레이트 수화물 및 인듐 나이트레이트 수화물을 포함할 수 있다.
상기 산화물 반도체용 조성물은 기설명된 본 발명의 일 실시예에 따른 산화물 반도체용 조성물과 실질적으로 동일하므로, 구체적인 설명은 생략하기로 한다.
상기 산화물 반도체용 조성물은 코팅 방법은 특별히 제한되지는 않으며, 예를 들어, 스핀 코팅, 딥 코팅, 바 코팅, 스크린 프린팅, 슬라이드 코팅, 롤 코팅, 슬릿 코팅, 스프레이 코팅, 침지(dipping), 딥 펜(dip-pen), 나노 디스펜싱, 또는 잉크젯 인쇄 등의 방법이 이용될 수 있다.
본 실시예에서, 상기 산화물 반도체용 조성물을 코팅하여 박막을 형성한 후, 열처리를 수행한다.
본 실시예에서, 상기 열처리 온도는 약 100 ℃ 내지 약 500 ℃일 수 있다.
도 4b를 참조하면, 상기 반도체층(130)을 패터닝하여 상기 제1 및 제2 반도체 패턴들(AP1, AP2)을 형성한다. 예를 들어, 상기 반도체층(130)은 사진 식각 공정을 통해서 패터닝될 수 있다. 상기 제1 반도체 패턴(AP1)은 상기 화소 게이트 전극(G1)과 중첩되고, 상기 제2 반도체 패턴(AP2)은 상기 회로 게이트 전극(G2)과 중첩된다.
도 4c를 참조하면, 상기 제1 및 제2 반도체 패턴들(AP1, AP2)을 부분적으로 커버하는 제1 및 제2 에치 스토퍼들(ES1, ES2)을 형성한다. 상기 제1 및 제2 에치 스토퍼들(ES1, ES2)은 후에 형성되는 소스 및 드레인 전극들 사이의 간격으로 노출되는 상기 제1 및 제2 반도체 패턴들(AP1, AP2)을 커버하여, 상기 제1 및 제2 반도체 패턴들(AP1, AP2)의 손상을 방지한다. 상기 제1 및 제2 에치 스토퍼들(ES1, ES2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다.
도 4d를 참조하면, 상기 제1 및 제2 반도체 패턴들(AP1, AP2)을 포함하는 상기 베이스 기판(110) 상에 상기 화소 소스 및 드레인 전극들(S1, D1)과 상기 회로 소스 및 드레인 전극들(S2, D2)을 형성한다. 이에 따라, 상기 화소 트랜지스터(PSW) 및 상기 제1 회로 트랜지스터(TR1)가 제조될 수 있다.
상기 화소 소스 및 드레인 전극들(S1, D1)과 상기 회로 소스 및 드레인 전극들(S2, D2)은 데이터 금속층을 형성하고, 상기 데이터 금속층을 패터닝함으로써 형성할 수 있다. 상기 데이터 금속층은 주배선 금속막으로서 몰리브덴, 구리 또는 알루미늄을 포함할 수 있다. 이들은 각각 단독으로 또는 혼합되어 사용될 수 있다.
도 3 및 4e를 참조하면, 상기 화소 소스 및 드레인 전극들(S1, D1)과 상기 회로 소스 및 드레인 전극들(S2, D2)을 포함하는 상기 베이스 기판(110) 상에 상기 패시베이션층(140)을 형성한다. 상기 패시베이션층(140)의 일부를 제거하여 상기 콘택홀(CH)을 형성하고, 상기 콘택홀(CH)이 형성된 상기 패시베이션층(140) 상에 상기 화소 전극(PE)을 형성한다. 이에 따라, 도 1 내지 도 3에 도시된 표시 기판(101)을 제조할 수 있다.
본 발명의 일 실시예에 따르면, 물을 용매로서 포함하는 산화물 반도체 조성물을 이용한다. 따라서, 산화물 반도체를 제조하기 위한 공정의 유해성을 감소시킬 수 있다.
본 실시예에서는 표시 기판의 제조 방법에 대하여 설명되었으나, 상기 산화물 반도체용 조성물은 메모리 소자 등 산화물 반도체를 포함하는 다양한 박막 트랜지스터 기판의 제조에 이용될 수 있다.
이하에서는, 본 발명의 산화물 반도체용 조성물 및 이를 이용하여 형성된 박막 트랜지스터에 대한 실험 결과를 참조하여, 본 발명의 효과를 설명하기로 한다.
실시예 1
알루미늄 나이트레이트 수화물 약 0.0002몰과 인듐 나이트레이트 수화물 약 0.0038몰을 탈이온수 약 20ml에 첨가한 후, 약 12시간 동안 교반하여, 산화물 반도체 조성물을 준비하였다. 상기 산화물 반도체 조성물의 pH는 2.8이었다.
P 형 불순물이 고농도로 도핑된 실리콘으로 형성된 게이트 전극 및 이를 커버하며, 두께가 약 1000 Å인 실리콘 옥사이드 절연막을 포함하는 기판 위에 상기 산화물 반도체 조성물을 스핀 코팅하여 박막을 형성하였다. 이후, 상기 기판을 약 250 ℃에서 약 4시간 동안 가열하여 열처리를 수행하여 알루미늄-인듐 산화물 반도체층을 형성하였다. 상기 산화물 반도체층 위에 전자빔 증착을 이용하여 알루미늄으로 이루어진 소스 전극 및 드레인 전극을 형성하여 박막 트랜지스터를 준비하였다. 상기 산화물 반도체층의 길이는 약 100 ㎛, 폭은 약 1000 ㎛ 이었다.
비교예 1
알루미늄 나이트레이트 수화물 약 0.0002몰과 인듐 나이트레이트 수화물 약 0.0038몰을 탈이온수 약 20ml에 첨가한 후, 약 12시간 동안 교반하여, 산화물 반도체 조성물을 준비하였다. 상기 산화물 반도체 조성물의 pH가 6이 되도록 수산화 암모늄 용액을 추가하였다.
상기 산화물 반도체 조성물을 이용하여 실시예 1과 실질적으로 동일한 방법으로 박막 트랜지스터를 준비하였다.
박막트랜지스터의 전류 특성 실험
도 5는 실시예 1의 박막 트랜지스터의 입력 전압의 변화에 따른 출력 전류를 도시한 그래프이다. 도 6은 실시예 1의 박막 트랜지스터의 게이트 전압의 변화에 따른 출력 전류를 도시한 그래프이다. 도 7은 비교예 1의 박막 트랜지스터의 게이트 전압의 변화에 따른 출력 전류를 도시한 그래프이다.
구체적으로, 상기 실시예 1의 박막 트랜지스터의 게이트 전극에 일정한 게이트 전압(VG)을 인가하고, 소스-드레인 전극에 인가되는 전압(VDS)을 약 0 V 부터 약 40 V까지 변화시켜 출력 전류(ID)의 변화를 측정하였다(HP-4156A 반도체 분석기). 상기 게이트 전압이 약 0 V, 약 10 V, 약 20 V, 약 30 V 및 약 40 V인 조건에서 실험을 반복하여 그 결과를 도 5에 도시하였다.
또한, 상기 실시예 1의 박막 트랜지스터의 소스-드레인 전극에 약 40V를 인가하고, 게이트 전극에 인가되는 전압을 약 - 20 V 부터 약 40 V까지 변화시켜 출력 전류의 변화를 측정하고, 그 결과를 도 6에 도시하였다.
또한, 상기 비교예 1의 박막 트랜지스터의 소스-드레인 전극에 약 40V를 인가하고, 게이트 전극에 인가되는 전압을 약 - 20 V 부터 약 40 V까지 변화시켜 출력 전류의 변화를 측정하고, 그 결과를 도 7에 도시하였다.
도 5 및 도 6을 참조하면, 탈이온수를 용매로 포함하는 실시예 1의 산화물 반도체 조성물을 이용하여 형성된 박막 트랜지스터가 정상적인 트랜지스터의 전기적 특성을 가짐을 알 수 있다.
또한, 도 7을 참조하면, 산화물 반도체용 조성물의 pH가 6인 경우, 상기 산화물 반도체용 조성물을 이용하여 형성된 트랜지스터는 정상적인 작동을 하지 못하였으며, 이에 따라 본 발명의 산화물 반도체용 조성물은 특정 pH 범위에서 유효한 트랜지스터를 형성할 수 있음을 알 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 산화물 반도체용 조성물은 박막 트랜지스터의 제조 및 액정표시장치, 유기EL표시장치 등과 같은 표시 장치의 제조에 이용될 수 있다.
101: 표시 기판 110: 베이스 기판
G1, G2: 게이트 전극 S1, S2: 소스 전극
D1, D2: 드레인 전극 AP1, AP2: 반도체 패턴
ES1, ES2 : 에치 스토퍼

Claims (15)

  1. 금속 나이트레이트; 및
    물을 포함하며, pH가 1 내지 4인 산화물 반도체용 조성물.
  2. 제1항에 있어서, 상기 금속 나이트레이트는 무수물 또는 수화물을 포함하는 것을 특징으로 하는 산화물 반도체용 조성물.
  3. 제2항에 있어서, 상기 금속 나이트레이트는 둘 이상의 서로 다른 금속 나이트레이트들을 포함하는 것을 특징으로 하는 산화물 반도체용 조성물.
  4. 제2항에 있어서, 상기 금속 나이트레이트는 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 이트륨(Y), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 테크네튬(Tc), 레늄(Re), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 카드뮴(Cd), 수은(Hg), 붕소(B), 아연(Zn), 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl), 규소(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi) 및 란타늄(La)으로 이루어지는 그룹에서 선택된 적어도 하나의 나이트레이트를 포함하는 것을 특징으로 하는 산화물 반도체용 조성물.
  5. 제2항에 있어서, 상기 금속 나이트레이트는 알루미늄 나이트레이트 수화물, 인듐 나이트레이트 수화물, 아연 나이트레이트 6-수화물, 아연 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 바륨 나이트레이트 수화물, 란타늄 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 스트론튬 나이트레이트 수화물, 인듐 나이트레이트 무수물, 알루미늄 나이트레이트 무수물 및 아연 나이트레이트 무수물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 산화물 반도체용 조성물.
  6. 제1항에 있어서, pH 조절을 위하여, 염산, 질산, 황산, 초산, 수산화암모늄, 수산화칼륨 및 수산화나트륨으로 이루어진 그룹에서 선택된 적어도 하나를 더 포함하는 것을 특징으로 하는 산화물 반도체용 조성물.
  7. 제1 항에 있어서, 상기 금속 나이트레이트의 농도는 0.001 M 내지 10 M인 것을 특징으로 하는 산화물 반도체용 조성물.
  8. 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터 기판의 제조 방법에 있어서,
    기판 상에, 금속 나이트레이트 및 물을 포함하며, pH가 1 내지 4인 산화물 반도체용 조성물을 코팅하여 박막을 형성하는 단계;
    상기 박막을 열처리하는 단계; 및
    상기 박막을 패터닝하여 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 제8항에 있어서, 상기 열처리 단계는 100 ℃ 내지 500 ℃에서 수행되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  10. 제8항에 있어서, 상기 금속 나이트레이트는 무수물 또는 수화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  11. 제10항에 있어서, 상기 금속 나이트레이트는 알루미늄 나이트레이트 수화물, 인듐 나이트레이트 수화물, 아연 나이트레이트 6-수화물, 아연 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 바륨 나이트레이트 수화물, 란타늄 나이트레이트 수화물, 이트륨 나이트레이트 수화물, 스트론튬 나이트레이트 수화물, 인듐 나이트레이트 무수물, 알루미늄 나이트레이트 무수물 및 아연 나이트레이트 무수물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  12. 제8항에 있어서, 상기 산화물 반도체용 조성물은 pH 조절을 위하여, 염산, 질산, 황산, 초산, 수산화암모늄, 수산화칼륨 및 수산화나트륨으로 이루어진 그룹에서 선택된 적어도 하나를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  13. 제8항에 있어서, 상기 금속 나이트레이트의 농도는 0.001 M 내지 10 M인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  14. 제8항에 있어서,
    상기 반도체 패턴 상에 에치 스토퍼를 형성하는 단계; 및
    상기 반도체 패턴과 상기 에치 스토퍼와 중첩되며 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  15. 제8항에 있어서, 상기 산화물 반도체용 조성물은 스핀 코팅, 딥 코팅, 바 코팅, 스크린 프린팅, 슬라이드 코팅, 롤 코팅, 슬릿 코팅, 스프레이 코팅, 침지(dipping), 딥 펜(dip-pen), 나노 디스펜싱 또는 잉크젯 인쇄에 의해 코팅되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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Publication number Priority date Publication date Assignee Title
KR20210014856A (ko) * 2019-07-31 2021-02-10 성균관대학교산학협력단 산화물 반도체의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104690292A (zh) * 2015-03-16 2015-06-10 苏州大学 一种铂镓合金纳米颗粒的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI495108B (zh) * 2008-07-31 2015-08-01 Semiconductor Energy Lab 半導體裝置的製造方法
TWI547468B (zh) * 2010-07-26 2016-09-01 Nissan Chemical Ind Ltd An amorphous metal oxide semiconductor layer forming precursor composition, an amorphous metal oxide semiconductor layer, a method for manufacturing the same, and a semiconductor device
KR101447638B1 (ko) * 2010-08-26 2014-10-07 연세대학교 산학협력단 산화물 박막용 조성물, 산화물 박막용 조성물 제조 방법, 산화물 박막용 조성물을 이용한 산화물 박막 및 전자소자
KR101260957B1 (ko) * 2010-12-31 2013-05-06 연세대학교 산학협력단 산화물 박막용 조성물, 산화물 박막용 조성물 제조 방법, 산화물 박막용 조성물을 이용한 산화물 박막 및 전자소자
KR101415748B1 (ko) * 2011-06-09 2014-08-06 연세대학교 산학협력단 산화물반도체 조성물 및 그 제조방법, 산화물반도체 박막 형성 방법, 전자소자 제조 방법 및 그에 따라 제조된 전자 부품
KR101301215B1 (ko) * 2011-12-27 2013-08-29 연세대학교 산학협력단 산화물 박막용 조성물, 산화물 박막용 조성물 제조 방법, 산화물 박막용 조성물을 이용한 산화물 박막 및 전자소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210014856A (ko) * 2019-07-31 2021-02-10 성균관대학교산학협력단 산화물 반도체의 제조 방법
US11430955B2 (en) 2019-07-31 2022-08-30 Research & Business Foundation Sungkyunkwan University Method of manufacturing oxide semiconductor

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