JP2017062509A5 - 液晶表示装置 - Google Patents

Claims (6)

1. 画素と、前記画素と電気的に接続されているゲート線駆動回路と、を有し、
   前記画素は、第１のトランジスタと、液晶素子と、を有し、
   前記ゲート線駆動回路は、第２のトランジスタを有し、
   前記第１のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第１の酸化物半導体層にチャネル形成領域を有し、
   前記第２のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第２の酸化物半導体層にチャネル形成領域を有する液晶表示装置であって、
   フレーム期間に、第１の期間と、前記第１の期間の後の第２の期間と、を設けることができ、
   前記第１の期間は、前記ゲート線駆動回路にクロック信号及び電圧が供給される期間を有し、
   前記第１の期間は、前記第１のトランジスタを介して前記液晶素子に画像信号が供給される期間を有し、
   前記第２の期間は、前記ゲート線駆動回路に前記クロック信号及び前記電圧が供給されない期間を有することを特徴とする液晶表示装置。
2. 画素と、前記画素と電気的に接続されているゲート線駆動回路と、を有し、
   前記画素は、第１のトランジスタと、液晶素子と、を有し、
   前記ゲート線駆動回路は、第２のトランジスタと、前記第２のトランジスタのゲート第３のトランジスタと、を有し、
   前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第１の酸化物半導体層にチャネル形成領域を有し、
   前記第２のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第２の酸化物半導体層にチャネル形成領域を有し、
   前記第３のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第３の酸化物半導体層にチャネル形成領域を有する液晶表示装置であって、
   フレーム期間に、第１の期間と、前記第１の期間の後の第２の期間と、を設けることができ、
   前記第１の期間は、前記第２のトランジスタのソース又はドレインの一方にクロック信号が供給され、且つ前記第３のトランジスタのソース又はドレインの他方に電圧が供給される期間を有し、
   前記第１の期間は、前記第１のトランジスタを介して前記液晶素子に画像信号が供給される期間を有し、
   前記第２の期間は、前記第２のトランジスタのソース又はドレインの一方に前記クロック信号が供給されず、且つ前記第３のトランジスタのソース又はドレインの他方に前記電圧が供給されない期間を有することを特徴とする液晶表示装置。
3. 画素と、前記画素と電気的に接続されているゲート線駆動回路と、を有し、
   前記画素は、第１のトランジスタと、液晶素子と、を有し、
   前記ゲート線駆動回路は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第１の酸化物半導体層にチャネル形成領域を有し、
   前記第２のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第２の酸化物半導体層にチャネル形成領域を有し、
   前記第３のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第３の酸化物半導体層にチャネル形成領域を有し、
   前記第４のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第４の酸化物半導体層にチャネル形成領域を有する液晶表示装置であって、
   フレーム期間に、第１の期間と、前記第１の期間の後の第２の期間と、を設けることができ、
   前記第１の期間は、前記第２のトランジスタのソース又はドレインの他方にクロック信号が供給され、前記第３のトランジスタのソース又はドレインの他方に第１の電圧が供給され、且つ前記第４のトランジスタのソース又はドレインの他方に前記第１の電圧よりも大きい第２の電圧が供給される期間を有し、
   前記第１の期間は、前記第１のトランジスタを介して前記液晶素子に画像信号が供給される期間を有し、
   前記第２の期間は、前記第２のトランジスタのソース又はドレインの他方に前記クロック信号が供給されず、且つ前記第４のトランジスタのソース又はドレインの他方に前記第２の電圧が供給されない期間を有することを特徴とする液晶表示装置。
4. 画素と、前記画素と電気的に接続されているゲート線駆動回路と、を有し、
   前記画素は、第１のトランジスタと、液晶素子と、を有し、
   前記ゲート線駆動回路は、第２のトランジスタを有し、
   前記第１のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第１の酸化物半導体層にチャネル形成領域を有し、
   前記第２のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第２の酸化物半導体層にチャネル形成領域を有する液晶表示装置であって、
   フレーム期間に、第１の期間と、前記第１の期間の後の第２の期間と、を設けることができ、
   前記第１の期間は、前記ゲート線駆動回路にクロック信号及び電圧が供給される期間を有し、
   前記第１の期間は、前記第１のトランジスタを介して前記液晶素子に画像信号が供給される期間を有し、
   前記第２の期間は、前記ゲート線駆動回路に前記クロック信号が供給されず、且つ前記第１の期間よりも前記電圧の値が低い期間を有することを特徴とする液晶表示装置。
5. 画素と、前記画素と電気的に接続されているゲート線駆動回路と、を有し、
   前記画素は、第１のトランジスタと、液晶素子と、を有し、
   前記ゲート線駆動回路は、第２のトランジスタと、前記第２のトランジスタのゲート第３のトランジスタと、を有し、
   前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第１の酸化物半導体層にチャネル形成領域を有し、
   前記第２のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第２の酸化物半導体層にチャネル形成領域を有し、
   前記第３のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第３の酸化物半導体層にチャネル形成領域を有する液晶表示装置であって、
   フレーム期間に、第１の期間と、前記第１の期間の後の第２の期間と、を設けることができ、
   前記第１の期間は、前記第２のトランジスタのソース又はドレインの一方にクロック信号が供給され、且つ前記第３のトランジスタのソース又はドレインの他方に電圧が供給される期間を有し、
   前記第１の期間は、前記第１のトランジスタを介して前記液晶素子に画像信号が供給される期間を有し、
   前記第２の期間は、前記第２のトランジスタのソース又はドレインの一方に前記クロック信号が供給されず、且つ前記第１の期間よりも前記電圧の値が低い期間を有することを特徴とする液晶表示装置。
6. 画素と、前記画素と電気的に接続されているゲート線駆動回路と、を有し、
   前記画素は、第１のトランジスタと、液晶素子と、を有し、
   前記ゲート線駆動回路は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第１の酸化物半導体層にチャネル形成領域を有し、
   前記第２のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第２の酸化物半導体層にチャネル形成領域を有し、
   前記第３のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第３の酸化物半導体層にチャネル形成領域を有し、
   前記第４のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含む第４の酸化物半導体層にチャネル形成領域を有する液晶表示装置であって、
   フレーム期間に、第１の期間と、前記第１の期間の後の第２の期間と、を設けることができ、
   前記第１の期間は、前記第２のトランジスタのソース又はドレインの他方にクロック信号が供給され、前記第３のトランジスタのソース又はドレインの他方に第１の電圧が供給され、且つ前記第４のトランジスタのソース又はドレインの他方に前記第１の電圧よりも大きい第２の電圧が供給される期間を有し、
   前記第１の期間は、前記第１のトランジスタを介して前記液晶素子に画像信号が供給される期間を有し、
   前記第２の期間は、前記第２のトランジスタのソース又はドレインの他方に前記クロック信号が供給されず、且つ前記第１の期間よりも前記第２の電圧の値が低い期間を有することを特徴とする液晶表示装置。