JP2011103453A5 - - Google Patents

Claims (5)

1. 入力信号として、第１の信号、第２の信号、及びクロック信号である第３の信号が入力され、入力された前記第１の信号乃至前記第３の信号に応じて電圧状態が設定された第４の信号を出力する第１の論理回路と、
   入力信号として、前記第１の信号、前記第２の信号、及び前記第３の信号が入力され、入力された前記第１の信号乃至前記第３の信号に応じて電圧状態が設定された第５の信号を出力する第２の論理回路と、を有し、
   前記第１の論理回路は、第１のトランジスタ乃至第４のトランジスタ、並びに第１及び第２の容量素子を有し、
   前記第１のトランジスタのゲートには前記第３の信号が入力され、前記第１のトランジスタのソース及びドレインの一方には前記第１の信号が入力され、
   前記第２のトランジスタのゲートは前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、前記第２のトランジスタのソース及びドレインの一方に高電源電圧が与えられ、前記第２のトランジスタのソース及びドレインの他方の電圧が前記第４の信号の電圧となり、
   前記第１の容量素子の第１の電極は前記第２のトランジスタのゲートに電気的に接続され、前記第１の容量素子の第２の電極は前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第３のトランジスタのゲートには前記第３の信号が入力され、前記第３のトランジスタのソース及びドレインの一方には前記第２の信号が入力され、
   前記第４のトランジスタのゲートは前記第３のトランジスタのソース及びドレインの他方に電気的に接続され、前記第４のトランジスタのソース及びドレインの一方は前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は低電源電圧が入力され、
   前記第２の容量素子の第１の電極は前記第４のトランジスタのゲートに電気的に接続され、前記第２の容量素子の第２の電極に前記低電源電圧が入力され、
   前記第２の論理回路は、第５のトランジスタ乃至第８のトランジスタ、並びに第３及び第４の容量素子を有し、
   前記第５のトランジスタのゲートには前記第３の信号が入力され、前記第５のトランジスタのソース及びドレインの一方には前記第２の信号が入力され、
   前記第６のトランジスタのゲートは前記第５のトランジスタのソース及びドレインの他方に電気的に接続され、前記第６のトランジスタのソース及びドレインの一方に高電源電圧が与えられ、前記第６のトランジスタのソース及びドレインの他方の電圧が前記第５の信号の電圧となり、
   前記第３の容量素子の第１の電極は前記第６のトランジスタのゲートに電気的に接続され、前記第３の容量素子の第２の電極は前記第６のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第７のトランジスタのゲートには前記第３の信号が入力され、前記第７のトランジスタのソース及びドレインの一方には前記第１の信号が入力され、
   前記第８のトランジスタのゲートは前記第７のトランジスタのソース及びドレインの他方に電気的に接続され、前記第８のトランジスタのソース及びドレインの一方は前記第６のトランジスタのソース及びドレインの他方に電気的に接続され、前記第８のトランジスタのソース及びドレインの他方は前記低電源電圧が入力され、
   前記第４の容量素子の第１の電極は前記第８のトランジスタのゲートに電気的に接続され、前記第４の容量素子の第２の電極に前記低電源電圧が入力され、
   前記第１のトランジスタ乃至前記第８のトランジスタのそれぞれは、チャネル形成層としての機能を有する酸化物半導体層を含み、チャネル幅１μｍあたりのオフ電流が１×１０^−１３Ａ以下である論理回路。
2. 請求項１において、前記第１のトランジスタ乃至前記第８のトランジスタのそれぞれにおける、チャネル幅１μｍあたりのオフ電流は、１×１０^−１７Ａ以下である論理回路。
3. 請求項１又は請求項２において、前記第１のトランジスタ乃至前記第８のトランジスタのそれぞれにおける、前記酸化物半導体層のキャリア濃度は、１×１０^１４／ｃｍ^３以下である論理回路。
4. 入力信号として、第１の信号、第２の信号、及びクロック信号である第３の信号が入力され、入力された前記第１の信号乃至前記第３の信号に応じて電圧状態が設定された第４の信号を出力する第１の論理回路と、
   入力信号として、前記第１の信号、前記第２の信号、及び前記第３の信号が入力され、入力された前記第１の信号乃至前記第３の信号に応じて電圧状態が設定された第５の信号を出力する第２の論理回路と、を有し、
   前記第１の論理回路は、第１のトランジスタ乃至第４のトランジスタ、並びに第１及び第２の容量素子を有し、
   前記第１のトランジスタのゲートには前記第３の信号が入力され、前記第１のトランジスタのソース及びドレインの一方には前記第１の信号が入力され、
   前記第２のトランジスタのゲートは前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、前記第２のトランジスタのソース及びドレインの一方に高電源電圧が与えられ、前記第２のトランジスタのソース及びドレインの他方の電圧が前記第４の信号の電圧となり、
   前記第１の容量素子の第１の電極は前記第２のトランジスタのゲートに電気的に接続され、前記第１の容量素子の第２の電極は前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第３のトランジスタのゲートには前記第３の信号が入力され、前記第３のトランジスタのソース及びドレインの一方には前記第２の信号が入力され、
   前記第４のトランジスタのゲートは前記第３のトランジスタのソース及びドレインの他方に電気的に接続され、前記第４のトランジスタのソース及びドレインの一方は前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は低電源電圧が入力され、
   前記第２の容量素子の第１の電極は前記第４のトランジスタのゲートに電気的に接続され、前記第２の容量素子の第２の電極に前記低電源電圧が入力され、
   前記第２の論理回路は、第５のトランジスタ乃至第８のトランジスタ、並びに第３及び第４の容量素子を有し、
   前記第５のトランジスタのゲートには前記第３の信号が入力され、前記第５のトランジスタのソース及びドレインの一方には前記第２の信号が入力され、
   前記第６のトランジスタのゲートは前記第５のトランジスタのソース及びドレインの他方に電気的に接続され、前記第６のトランジスタのソース及びドレインの一方に高電源電圧が与えられ、前記第６のトランジスタのソース及びドレインの他方の電圧が前記第５の信号の電圧となり、
   前記第３の容量素子の第１の電極は前記第６のトランジスタのゲートに電気的に接続され、前記第３の容量素子の第２の電極は前記第６のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第７のトランジスタのゲートには前記第３の信号が入力され、前記第７のトランジスタのソース及びドレインの一方には前記第１の信号が入力され、
   前記第８のトランジスタのゲートは前記第７のトランジスタのソース及びドレインの他方に電気的に接続され、前記第８のトランジスタのソース及びドレインの一方は前記第６のトランジスタのソース及びドレインの他方に電気的に接続され、前記第８のトランジスタのソース及びドレインの他方は前記低電源電圧が入力され、
   前記第４の容量素子の第１の電極は前記第８のトランジスタのゲートに電気的に接続され、前記第４の容量素子の第２の電極に前記低電源電圧が入力され、
   前記第１のトランジスタ乃至前記第８のトランジスタのそれぞれは、キャリア濃度が１×１０^１４／ｃｍ^３以下である酸化物半導体層を有する論理回路。
5. 請求項１乃至請求項４のいずれか一項に記載の論理回路を含むシフトレジスタを備えた駆動回路と、前記駆動回路により表示状態が制御される画素を含む画素部と、を有する半導体装置。