JP6144857B1 - 半導体装置、表示装置、電子機器 - Google Patents

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Abstract

【課題】トランジスタのリーク電流を低減し、論理回路の誤動作を抑制する。【解決手段】チャネル形成層としての機能を有する酸化物半導体層を含み、チャネル幅１μｍあたりのオフ電流が１×１０−１３Ａ以下であるトランジスタを有し、入力信号として、第１の信号、第２の信号、及びクロック信号である第３の信号が入力され、入力された第１の信号乃至第３の信号に応じて電圧状態が設定された第４の信号及び第５の信号を出力信号として出力する構成とする。【選択図】図１

Description

本発明の一態様は、論理回路に関する。また、該論理回路を用いた駆動回路を含む半導体
装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置で
ある。
液晶表示装置に代表されるように、ガラス基板などの平板に形成される薄膜トランジスタ
（以下、ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）は、主にアモル
ファスシリコン又は多結晶シリコンなどの半導体材料を用いて作製される。アモルファス
シリコンを用いたＴＦＴは、電界効果移動度が低いもののガラス基板の大面積化に対応す
ることができる。一方、多結晶シリコンを用いたＴＦＴは、電界効果移動度が高いものの
レーザアニールなどの結晶化工程が必要であり、ガラス基板の大面積化には必ずしも適応
しないといった特性を有している。
これに対し、半導体材料として酸化物半導体を用いるＴＦＴが注目されている。例えば、
半導体材料として酸化亜鉛又はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いてＴＦＴを作
製し、画像表示装置のスイッチング素子として用いる技術が特許文献１及び特許文献２で
開示されている。
酸化物半導体にチャネル形成領域（チャネル領域ともいう）を設けたＴＦＴは、アモルフ
ァスシリコンを用いたＴＦＴよりも高い電界効果移動度が得られている。また、酸化物半
導体膜は、スパッタリング法などによって膜形成が可能であり、多結晶シリコンを用いた
ＴＦＴよりも作製が容易である。
このような酸化物半導体を用いて作製されたＴＦＴは、液晶ディスプレイ、エレクトロル
ミネセンスディスプレイ（以下、ＥＬディスプレイともいう）又は電子ペーパーなどの表
示装置の画素部及び駆動回路を構成するスイッチング素子に適用することが期待されてい
る。例えば、上記の酸化物半導体を用いて作製されたＴＦＴによって表示装置の画素部及
び駆動回路を構成する技術が特許文献３で開示されている。
特開２００６−１６５５２７号公報 特開２００６−１６５５２９号公報 特開２００６−１６５５２８号公報
駆動回路は、シフトレジスタ及びバッファなどによって構成され、さらにシフトレジスタ
又はバッファは、論理回路を用いて構成される。また、論理回路は、トランジスタを用い
て構成されるが、従来のトランジスタは、オフ状態であってもリーク電流が発生する場合
がある。リーク電流が発生すると、例えば論理回路において出力信号の電圧の値を一定の
範囲に維持したい場合であっても、出力信号の値が変化し、誤動作する可能性がある。
本発明の一態様では、トランジスタのリーク電流を低減することを課題とし、また、トラ
ンジスタのリーク電流を低減することにより論理回路の誤動作を抑制することを課題とす
る。
本発明の一態様は、オフ電流が低く、チャネル形成層としての機能を有する酸化物半導体
層を有するトランジスタを、論理回路を構成するトランジスタとして用いたものである。
これにより論理回路における誤動作の抑制を図る。
トランジスタのチャネル形成層として用いられる酸化物半導体層は、酸化物半導体中で電
子供与体（ドナー）となる不純物を除去することにより高純度化させた、真性又は実質的
に真性な半導体であり、シリコン半導体よりもエネルギーギャップが大きい。該酸化物半
導体層を用いたトランジスタは、オフ状態のリーク電流（オフ電流）が小さくなる。また
、チャネル形成層として酸化物半導体層を用いたトランジスタは、閾値電圧のばらつきに
よる影響が小さい。
本発明の一態様は、チャネル形成層としての機能を有する酸化物半導体層を含み、チャネ
ル幅１μｍあたりのオフ電流が１×１０−１３Ａ以下（好ましくは１×１０−１７Ａ以下
）であるトランジスタを有し、入力信号として、第１の信号、第２の信号、及びクロック
信号である第３の信号が入力され、入力された第１の信号乃至第３の信号に応じて電圧状
態が設定された第４の信号及び第５の信号を出力信号として出力する論理回路である。
本発明の一態様において、論理回路は、入力された第１の信号乃至第３の信号に応じて電
圧状態が設定された第４の信号を出力する第１の単位論理回路と、入力された第１の信号
乃至第３の信号に応じて電圧状態が設定された第５の信号を出力する第２の単位論理回路
と、を有する構成にすることもできる。
本発明の一態様は、入力信号として、第１の信号、第２の信号、及びクロック信号である
第３の信号が入力され、入力された第１の信号乃至第３の信号に応じて電圧状態が設定さ
れた第４の信号を出力する第１の単位論理回路と、入力信号として、第１の信号、第２の
信号、及びクロック信号である第３の信号が入力され、入力された第１の信号乃至第３の
信号に応じて電圧状態が設定された第５の信号を出力する第２の単位論理回路と、を有し
、第１の単位論理回路及び第２の単位論理回路のそれぞれは、ゲート、ソース、及びドレ
インを有し、ゲートに第３の信号が入力され、ソース及びドレインの一方に第１の信号及
び第２の信号のいずれか一方が入力される第１のトランジスタと、ゲート、ソース、及び
ドレインを有し、ゲートが第１のトランジスタのソース及びドレインの他方に電気的に接
続され、ソース及びドレインの一方に高電源電圧及び低電源電圧のいずれか一方が与えら
れ、ソース及びドレインの他方の電圧が第４の信号又は第５の信号の電圧となる第２のト
ランジスタと、第１の電極及び第２の電極を有し、第１の電極が第２のトランジスタのゲ
ートに電気的に接続され、第２の電極が第２のトランジスタのソース及びドレインの他方
に電気的に接続された第１の容量素子と、ゲート、ソース、及びドレインを有し、ゲート
に第３の信号が入力され、ソース及びドレインの一方に第１の信号及び第２の信号の他方
が入力される第３のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第
３のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレイン
の一方が第２のトランジスタのソース及びドレインのいずれか一方に電気的に接続され、
ソース及びドレインの他方に高電源電圧及び低電源電圧の他方が入力された第４のトラン
ジスタと、第１の電極及び第２の電極を有し、第１の電極が第３のトランジスタのソース
及びドレインの他方に電気的に接続され、第２の電極に高電源電圧及び低電源電圧の他方
が入力された第２の容量素子と、を有し、第１のトランジスタ乃至第４のトランジスタの
それぞれは、チャネル形成層としての機能を有する酸化物半導体層を含み、チャネル幅１
μｍあたりのオフ電流が１×１０−１３Ａ以下（好ましくは１×１０−１７Ａ以下）であ
る論理回路である。
本発明の一態様は、上記記載の論理回路を含むシフトレジスタを備えた駆動回路と、駆動
回路により表示状態が制御される画素を含む画素部と、を有する半導体装置である。
本発明の一態様により、トランジスタにおけるリーク電流を低減することができ、また、
トランジスタのリーク電流を低減することにより出力信号の電圧を所望の範囲の値に維持
することができるため、誤動作を抑制することができる。
実施の形態１における論理回路の構成の一例を示す図。 実施の形態１におけるシフトレジスタの構成の一例を示す回路図。 図２に示すシフトレジスタの動作の一例を説明するためのタイミングチャート。 実施の形態１における半導体装置を説明するブロック図。 実施の形態１における信号線駆動回路の構成を説明する図および信号線駆動回路のタイミングチャート。 トランジスタの作製方法を説明する図。 トランジスタを説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 酸化物半導体を用いたＭＯＳトランジスタのソース−ドレイン間のバンド構造を示す図。 図２４においてドレイン側に正の電圧が印加された状態を示す図。 酸化物半導体を用いたＭＯＳトランジスタのＭＯＳ構造のエネルギーバンド図であり、（Ａ）ゲート電圧を正とした場合、（Ｂ）ゲート電圧を負とした場合を示す図。 シリコンＭＯＳトランジスタのソース−ドレイン間のバンド構造を示す図。 薄膜トランジスタの初期特性を示す図。 薄膜トランジスタの構造を示す上面図。 薄膜トランジスタのＶｇ−Ｉｄ特性を示す図。 半導体装置を説明する図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではないとする。
（実施の形態１）
本実施の形態では、まず本発明の一態様である論理回路について説明する。なお、本明細
書において、論理回路とは、特に指定する場合を除き、ある時点における出力信号の状態
が、その時点における入力信号の状態のみで決まる論理回路である組み合わせ論理回路と
、ある時点における出力信号の状態が、その時点における入力信号の状態だけでなく、そ
れ以前に論理回路がどのような状態であったかによって決まる論理回路である順序論理回
路と、を含むものとする。
本実施の形態の論理回路の構成の一例について、図１を用いて説明する。図１は本実施の
形態における論理回路の構成の一例を示す図である。
図１（Ａ）に示す論理回路１００には、入力信号として信号ＩＮ１、信号ＩＮ２、及び信
号ＣＫ１が入力される。また、図１（Ａ）に示す論理回路１００は、出力信号として信号
ＯＵＴ１ａ及び信号ＯＵＴ１ｂを出力する。
なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として
用いる場合がある。
なお、本明細書における信号としては、例えば電圧、電流、抵抗、又は周波数などを用い
たアナログ信号又はデジタル信号を用いることができる。例えば、電圧を用いた信号（電
圧信号ともいう）としては、少なくとも第１の電圧状態及び第２の電圧状態を有する信号
を用いることが好ましく、例えば第１の電圧状態としてハイレベルの電圧状態及び第２の
電圧状態としてローレベルの電圧状態を有する２値のデジタル信号などを用いることがで
きる。なお、２値のデジタル信号において、ハイレベルの電圧を電圧ＶＨともいい、ロー
レベルの電圧を電圧ＶＬともいう。また、第１の電圧状態の電圧及び第２の電圧状態の電
圧は、それぞれ一定値であることが好ましい。しかし、電子回路では、例えばノイズなど
の影響があるため、第１の電圧状態の電圧及び第２の電圧状態の電圧は、一定値ではなく
、それぞれ一定の範囲内の値であればよい。
なお、本明細書において、高電源電圧とは、相対的に高電圧側の電圧（ＶＤＤともいう）
であり、低電源電圧とは、相対的に低電圧側の電圧（ＶＳＳともいう）である。高電源電
圧及び低電源電圧は、それぞれ定数であることが好ましいが、電子回路ではノイズなどに
より電圧が所望の値とずれることがある。よって本明細書では、それぞれ一定の範囲内の
値であれば、高電源電圧及び低電源電圧とみなすことができる。また、電源電圧の値は、
それぞれ適宜設定することができる。なお高電源電圧と低電源電圧は、トランジスタの極
性により与えられる場所が入れ替わるため、高電源電圧及び低電源電圧のいずれか一方を
高電源電圧及び低電源電圧の一方とし、他方を高電源電圧及び低電源電圧の他方とする。
また、本明細書において、第１、第２などの序数を用いた用語は、それぞれの要素の混同
を避けるために付したものであり、数的に限定するものではない。
信号ＩＮ２としては、例えば信号ＩＮ１の反転信号などを用いることができる。
信号ＣＫ１は、論理回路１００のクロック信号としての機能を有する。
信号ＯＵＴ１ａは、入力された信号ＩＮ１及び信号ＩＮ２により電圧状態が設定される信
号である。
信号ＯＵＴ１ｂは、入力された信号ＩＮ１及び信号ＩＮ２により電圧状態が設定される信
号である。
さらに、図１（Ａ）に示す論理回路における回路構成の一例について図１（Ｂ）に示す。
図１（Ｂ）に示す論理回路は、単位論理回路１３１及び単位論理回路１３２を有する。
単位論理回路１３１には、信号ＩＮ１、信号ＩＮ２、及び信号ＣＫ１が入力される。また
、単位論理回路１３１は、入力された信号ＩＮ１、信号ＩＮ２、及び信号ＣＫ１に応じて
電圧状態が設定された信号ＯＵＴ１ａを出力する機能を有する。
単位論理回路１３２は、信号ＩＮ１、信号ＩＮ２、及び信号ＣＫ１が入力され、入力され
た信号ＩＮ１、信号ＩＮ２、及び信号ＣＫ１に応じて電圧状態が設定された信号ＯＵＴ１
ｂを出力する機能を有する。
さらに、単位論理回路１３１は、トランジスタ１０１と、トランジスタ１０２と、容量素
子１０３と、トランジスタ１０４と、トランジスタ１０５と、容量素子１０６と、を有し
、単位論理回路１３２は、トランジスタ１０７と、トランジスタ１０８と、容量素子１０
９と、トランジスタ１１０と、トランジスタ１１１と、容量素子１１２と、を有する。
なお、本明細書において、トランジスタとしては、例えば電界効果トランジスタを用いる
ことができる。
また、本明細書において、電界効果トランジスタは、ゲート、ソース、及びドレインを少
なくとも有する。電界効果トランジスタとしては、例えば薄膜トランジスタ（ＴＦＴとも
いう）を用いることができる。また、電界効果トランジスタとしては、例えばトップゲー
ト型、又はボトムゲート型のトランジスタを用いることができる。また、電界効果トラン
ジスタは、Ｎ型又はＰ型の導電型にすることができる。図１に示す論理回路では、トラン
ジスタの一例として全て同一の導電型の電界効果トランジスタを用いた場合について説明
する。全て同一の導電型とすることにより、異なる複数の導電型のトランジスタを用いる
場合に比べて作製工程数を低減することができる。
なお、ゲートとは、ゲート電極及びゲート配線の一部又は全部のことをいう。ゲート配線
とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に
接続させるための配線のことをいい、例えば表示装置における走査線もゲート配線に含ま
れる。
ソースとは、ソース領域、ソース電極、及びソース配線の一部又は全部のことをいう。ソ
ース領域とは、半導体層のうち、抵抗値がチャネル形成層より低い領域のことをいう。ソ
ース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少
なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させ
るための配線のことをいい、例えば表示装置における信号線がソース電極に電気的に接続
される場合にはソース配線に信号線も含まれる。
ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部又は全部のことを
いう。ドレイン領域とは、半導体層のうち、抵抗値がチャネル形成領域より低い領域のこ
とをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ド
レイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線
とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がドレ
イン電極に電気的に接続される場合にはドレイン配線に信号線も含まれる。
また、本書類（明細書、特許請求の範囲又は図面など）において、トランジスタのソース
とドレインは、トランジスタの構造や動作条件などによって互いに入れ替わるため、いず
れがソース又はドレインであるかを限定することが困難である。そこで、本書類（明細書
、特許請求の範囲又は図面など）においては、ソース及びドレインのいずれかから任意に
選択した一方をソース及びドレインの一方と表記し、他方をソース及びドレインの他方と
表記する。
また、本書類（明細書、特許請求の範囲又は図面など）において、容量素子は、第１の電
極と、第２の電極と、第１の電極及び第２の電極の間の電圧が印加される誘電体と、を有
する構成である。
トランジスタ１０１は、ゲートに信号ＣＫ１が入力され、ソース及びドレインの一方に信
号ＩＮ１が入力される。
トランジスタ１０２は、ゲートがトランジスタ１０１のソース及びドレインの他方に電気
的に接続され、ソース及びドレインの一方に高電源電圧及び低電源電圧の一方が与えられ
る。図１では、一例としてトランジスタ１０２のソース及びドレインの一方に高電源電圧
が与えられるとする。なお、トランジスタ１０２のゲートと、トランジスタ１０１のソー
ス及びドレインの他方との接続箇所をノード１２１という。また、図１に示す論理回路は
、トランジスタ１０２のソース及びドレインの他方の電圧を信号ＯＵＴ１ａとして出力す
る。
容量素子１０３は、第１の電極がトランジスタ１０２のゲートに電気的に接続され、第２
の電極がトランジスタ１０２のソース及びドレインの他方に電気的に接続される。なお、
トランジスタ１０２のゲートとソース及びドレインの他方との間に寄生容量を有する場合
、容量素子１０３として該寄生容量を用いることもできる。
トランジスタ１０４は、ゲートに信号ＣＫ１が入力され、ソース及びドレインの一方に信
号ＩＮ２が入力される。
トランジスタ１０５は、ゲートがトランジスタ１０４のソース及びドレインの他方に電気
的に接続され、ソース及びドレインの一方がトランジスタ１０２のソース及びドレインの
他方に電気的に接続され、ソース及びドレインの他方に高電源電圧及び低電源電圧の他方
が与えられる。図１に示す論理回路では、一例としてトランジスタ１０５のソース及びド
レインの他方に低電源電圧が与えられるものとする。なお、トランジスタ１０５のゲート
と、トランジスタ１０４のソース及びドレインの他方との接続箇所をノード１２２という
。
容量素子１０６は、第１の電極がトランジスタ１０４のソース及びドレインの他方に電気
的に接続され、第２の電極に高電源電圧及び低電源電圧の他方が与えられる。図１に示す
論理回路では、一例として容量素子１０６の第２の電極に低電源電圧が与えられるものと
する。
トランジスタ１０７は、ゲートに信号ＣＫ１が入力され、ソース及びドレインの一方に信
号ＩＮ２が入力される。
トランジスタ１０８は、ゲートがトランジスタ１０７のソース及びドレインの他方に電気
的に接続され、ソース及びドレインの一方に高電源電圧及び低電源電圧の一方が与えられ
る。なお、図１に示す論理回路は、トランジスタ１０８のソース及びドレインの他方の電
圧を信号ＯＵＴ１ｂとして出力する。なお、トランジスタ１０８のゲートと、トランジス
タ１０７のソース及びドレインの他方との接続箇所をノード１２３という。
容量素子１０９は、第１の電極がトランジスタ１０８のゲートに電気的に接続され、第２
の電極がトランジスタ１０８のソース及びドレインの他方に電気的に接続される。なお、
トランジスタ１０８のゲートと、ソース及びドレインの他方との間に寄生容量を有する場
合には、該寄生容量を容量素子１０９として用いることもできる。
トランジスタ１１０は、ゲートに信号ＣＫ１が入力され、ソース及びドレインの一方に信
号ＩＮ１が入力される。
トランジスタ１１１は、ゲートがトランジスタ１１０のソース及びドレインの他方に電気
的に接続され、ソース及びドレインの一方がトランジスタ１０８のソース及びドレインの
他方に電気的に接続され、ソース及びドレインの他方に高電源電圧及び低電源電圧の他方
が与えられる。図１に示す論理回路では、一例として、トランジスタ１１１のソース及び
ドレインの他方に低電源電圧が与えられるものとする。なお、トランジスタ１１１のゲー
トと、トランジスタ１１０のソース及びドレインの他方との接続箇所をノード１２４とい
う。
容量素子１１２は、第１の電極がトランジスタ１１０のソース及びドレインの他方に電気
的に接続され、第２の電極に高電源電圧及び低電源電圧の他方が与えられる。なお、図１
に示す論理回路では、容量素子１１２の第２の電極に低電源電圧が与えられるものとして
説明する。
なお、トランジスタ１０１、トランジスタ１０２、トランジスタ１０４、トランジスタ１
０５、トランジスタ１０７、トランジスタ１０８、トランジスタ１１０、及びトランジス
タ１１１としては、チャネル形成層としての機能を有する酸化物半導体層を有するトラン
ジスタを適用することができる。なお、チャネル形成層の水素濃度は、５×１０１９／ｃ
ｍ３以下、好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは５×１０１７／ｃｍ
３以下とする。該水素濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による測定値である。またトラン
ジスタのキャリア濃度は、１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３
以下とする。
図１に一例として示すように、本実施の形態の論理回路の一例は、入力信号として第１の
信号（例えば信号ＩＮ１）、第２の信号（例えば信号ＩＮ２）、及び第３の信号（例えば
信号ＣＫ１）が入力され、入力された第１の信号乃至第３の信号に応じて電圧状態が設定
された第４の信号（例えば信号ＯＵＴ１ａ）及び第５の信号（例えば信号ＯＵＴ１ｂ）を
出力信号として出力する構成である。
さらに、本実施の形態の論理回路の一例は、全て同一の導電型のトランジスタを用いて構
成される。これにより、複数の導電型のトランジスタを用いる場合に比べて作製工程数を
低減することができる。同一の導電型のトランジスタとしては、例えばＮ型トランジスタ
又はＰ型トランジスタを用いることができる。
さらに、図１に示す論理回路を用いたシフトレジスタの構成の一例について図２に示す。
図２は、シフトレジスタの構成の一例を示す回路図である。なお、論理回路の数は必ずし
も限定されるものはなく、少なくとも２段以上の論理回路を有する構成とすればよい。な
お、図２では、一例としてシフトレジスタを構成するトランジスタが全てＮ型トランジス
タである例について説明するが、これに限定されず、Ｐ型トランジスタを用いて構成する
こともできる。
図２に示すシフトレジスタは、論理回路１５１、論理回路１５２、及び論理回路１５３を
有する。なお、それぞれの各論理回路において、図１に示す論理回路と同じ部分について
は図１に示す論理回路の説明を適宜援用する。なお、論理回路１５１乃至論理回路１５３
は、全て順序論理回路とする。
論理回路１５１には、図１に示す論理回路と同様に、入力信号としてトランジスタ１０１
のゲート、トランジスタ１０４のゲート、トランジスタ１０７のゲート、及びトランジス
タ１１０のゲートに信号ＣＫ１が入力され、入力信号としてトランジスタ１０１のソース
及びドレインの一方、並びにトランジスタ１１０のソース及びドレインの一方に信号ＩＮ
１が入力され、入力信号としてトランジスタ１０４のソース及びドレインの一方、並びに
トランジスタ１０７のソース及びドレインの一方に信号ＩＮ２が入力される。また、論理
回路１５１は、入力された各信号の状態に応じて電圧状態が設定された信号ＯＵＴ１ａ及
び信号ＯＵＴ１ｂを出力信号として出力する。
論理回路１５２は、信号ＯＵＴ１ａ、信号ＯＵＴ１ｂ、及び信号ＣＫ２が入力信号として
入力され、入力された信号に応じて電圧状態が設定された信号ＯＵＴ２ａ及び信号ＯＵＴ
２ｂを出力信号として出力する。また、論理回路１５２の回路構成については、論理回路
１５１の回路構成と同じである。
信号ＣＫ２は、論理回路１５１における信号ＣＫ１の代わりに論理回路１５２に入力され
る信号である。信号ＣＫ２としては、例えば信号ＣＫ１と異なるタイミングでハイレベル
になるクロック信号を用いることができる。本実施の形態におけるシフトレジスタでは、
信号ＣＫ１が入力される論理回路と信号ＣＫ２が入力される論理回路とが交互に電気的に
接続された構成とすることができる。例えば、シフトレジスタにおける奇数段の論理回路
には信号ＣＫ１及び信号ＣＫ２の一方が入力され、偶数段の論理回路には信号ＣＫ１及び
信号ＣＫ２の他方が入力される構成とすることもできる。
論理回路１５３は、信号ＯＵＴ２ａ、信号ＯＵＴ２ｂ、及び信号ＣＫ１が入力され、入力
された信号に応じて電圧状態が設定された信号ＯＵＴ３ａ及び信号ＯＵＴ３ｂを出力信号
として出力する。また、論理回路１５３の回路構成については、論理回路１５１の回路構
成と同じである。
次に、図２に示すシフトレジスタの動作の一例について図３を用いて説明する。図３は、
図２に示すシフトレジスタの動作の一例を説明するためのタイミングチャートであり、信
号ＣＫ１、信号ＣＫ２、信号ＩＮ１、信号ＩＮ２、ノード１２１、ノード１２２、ノード
１２３、ノード１２４、信号ＯＵＴ１ａ、信号ＯＵＴ１ｂ、信号ＯＵＴ２ａ、信号ＯＵＴ
２ｂ、信号ＯＵＴ３ａ、及び信号ＯＵＴ３ｂの信号波形をそれぞれ示したものである。な
お、図３を用いて説明する図２に示すシフトレジスタの動作の一例では、各信号を２値の
デジタル信号とし、信号ＣＫ１及び信号ＣＫ２をクロック信号として説明する。また、高
電源電圧の値をハイレベルの電圧ＶＨと等しいとし、低電源電圧の値をローレベルの電圧
ＶＬと等しいものとする。また、本実施の形態における論理回路の動作では、図３に示す
各信号の電圧状態を反転させることもできる。
図２に示すシフトレジスタの動作は、複数の期間に分けて説明することができる。各期間
における動作について以下に説明する。
まず、論理回路１５１に着目して各期間の動作を説明する。期間１４１では、信号ＣＫ１
はローレベルであり、信号ＣＫ２はローレベルであり、信号ＩＮ１はローレベルであり、
信号ＩＮ２はハイレベルである。
このとき、論理回路１５１における信号ＯＵＴ１ａ、信号ＯＵＴ１ｂ、信号ＯＵＴ２ａは
ローレベルである。
次に、期間１４２では、信号ＣＫ１が時刻Ａ２にてハイレベルになり、信号ＣＫ２はロー
レベルのままであり、信号ＩＮ１はハイレベルであり、信号ＩＮ２はローレベルである。
なお、信号ＩＮ１は、期間１４１の間にハイレベルになってもよく、信号ＩＮ２は、期間
１４１の間にローレベルになってもよい。
このとき、論理回路１５１では、トランジスタ１０１及びトランジスタ１１０がオン状態
になり、トランジスタ１０４及びトランジスタ１０７はオフ状態である。さらに、信号Ｉ
Ｎ１に応じて、ノード１２１の電位及びノード１２４の電位が大きくなり、電圧ＶＨと同
じになる。さらに、ノード１２１の電位に応じてトランジスタ１０２がオン状態になり、
信号ＯＵＴ１ａの電圧が上昇する。このとき、信号ＯＵＴ１ａの電圧は、容量素子１０３
によりノード１２１の電位に合わせて上昇し、電圧ＶＨと同じになる。いわゆるブートス
トラップである。また、ノード１２４の電位が信号ＩＮ１の電圧に応じて大きくなり、電
圧ＶＨと同じである。さらに、ノード１２４の電位に応じてトランジスタ１１１がオン状
態になり、信号ＯＵＴ１ｂの電圧が電圧ＶＬになる。このとき、容量素子１０６には、ノ
ード１２２の電位と低電源電圧に応じた電圧が印加され、容量素子１０６によりノード１
２２の電位は、一定期間保持される。また、容量素子１１２には、ノード１２４の電位と
低電源電圧に応じた電圧が印加され、容量素子１１２によりノード１２４の電位は、一定
期間保持される。トランジスタ１０４及びトランジスタ１１０のオフ電流が無い場合、容
量素子１０６及び容量素子１１２に保持された電圧は、一定の範囲の値に保持されるため
、本実施の形態の論理回路に適用可能なトランジスタのように、オフ電流の低いトランジ
スタを用いることにより、トランジスタがオフ状態のときのノード１２２の電位及びノー
ド１２４の電位を一定の範囲内の値を維持しながら保持しておくことができる。
次に、期間１４３では、信号ＣＫ１が時刻Ａ３にてローレベルになり、信号ＣＫ２はロー
レベルのままであり、信号ＩＮ１はローレベルになり、信号ＩＮ２はハイレベルになる。
このとき、論理回路１５１は、トランジスタ１０１、トランジスタ１０４、トランジスタ
１０７、及びトランジスタ１１０がオフ状態になり、ノード１２１の電位は電圧ＶＨと同
じ値に保持され、ノード１２２の電位は電圧ＶＬに保持され、ノード１２３の電位は電圧
ＶＬに保持され、ノード１２４の電位は電圧ＶＨに保持され、信号ＯＵＴ１ａはハイレベ
ルのままであり、信号ＯＵＴ１ｂはローレベルのままである。
次に、期間１４４では、信号ＣＫ１はローレベルのままであり、信号ＣＫ２が時刻Ａ４に
てハイレベルになり、信号ＩＮ１はローレベルのままであり、信号ＩＮ２はハイレベルの
ままである。なお、信号ＩＮ１は、時刻Ａ３にてローレベルになってもよく、信号ＩＮ２
は、時刻Ａ３にてハイレベルになってもよい。
このとき、論理回路１５１は、期間１４３における状態を維持し、信号ＯＵＴ１ａはハイ
レベルのままであり、信号ＯＵＴ１ｂはローレベルのままである。
次に、期間１４５において、信号ＣＫ１はローレベルのままであり、信号ＣＫ２が時刻Ａ
５にてローレベルになり、信号ＩＮ１はローレベルのままであり、信号ＩＮ２はハイレベ
ルのままである。
このとき、論理回路１５１は、期間１４４における状態を維持し、信号ＯＵＴ１ａはハイ
レベルのままであり、信号ＯＵＴ１ｂはローレベルのままである。
次に、期間１４６において、信号ＣＫ１が時刻Ａ６にてハイレベルになり、信号ＣＫ２は
ローレベルのままであり、信号ＩＮ１はローレベルのままであり、信号ＩＮ２はハイレベ
ルのままである。
このとき、論理回路１５１は、トランジスタ１０１、トランジスタ１０４、トランジスタ
１０７、及びトランジスタ１１０がオン状態になり、ノード１２１の電位及びノード１２
４の電位が電圧ＶＬと同じになる。さらに、ノード１２１の電位及びノード１２４の電位
に応じてトランジスタ１０２及びトランジスタ１１１がオフ状態になる。また、ノード１
２２の電位及びノード１２３の電位が大きくなり、電圧ＶＨと同じになる。さらに、ノー
ド１２２の電位及びノード１２３の電位に応じてトランジスタ１０５及びトランジスタ１
１１がオン状態になり、信号ＯＵＴ１ａの電圧が電圧ＶＬになり、信号ＯＵＴ１ｂの電圧
が電圧ＶＨになる。このとき、容量素子１０６には、ノード１２２の電位と低電源電圧に
応じた電圧が印加され、容量素子１０６によりノード１２２の電位は一定期間保持される
。また、容量素子１１２には、ノード１２４の電位と低電源電圧に応じた電圧が印加され
、容量素子１１２によりノード１２４の電位は一定期間保持される。トランジスタが１０
４及びトランジスタ１１０のオフ電流が無い場合、容量素子１０６及び容量素子１１２に
保持された電圧は、一定の範囲の値に保持されるため、本実施の形態の論理回路に適用可
能なトランジスタのように、オフ電流の低いトランジスタを用いることにより、トランジ
スタがオフ状態のときのノード１２２の電位及びノード１２４の電位を一定の範囲内の値
を維持しながら保持しておくことができる。
その後の期間において、論理回路１５１は、一定期間同じ状態を維持し、信号ＯＵＴ１ａ
の電圧は、一定期間ローレベルに維持され、信号ＯＵＴ１ｂの電圧は、一定期間ハイレベ
ルに維持される。
さらに、論理回路１５１以降の段の論理回路（ここでは一例として論理回路１５２及び論
理回路１５３）について説明する。なお、各論理回路内の動作は、入力信号及び出力信号
の状態を除いては論理回路１５１と同じであるため、ここでの説明は省略する。
まず、論理回路１５２は、期間１４４において、出力信号である信号ＯＵＴ２ａが時刻Ａ
４にてハイレベルになり、信号ＯＵＴ２ｂはローレベルのままである。
さらに、期間１４５乃至期間１４７において、論理回路１５２は、期間１４４と同じ状態
を維持し、信号ＯＵＴ２ａはハイレベルのままであり、信号ＯＵＴ２ｂはローレベルのま
まである。
さらに、期間１４８において、論理回路１５２は、信号ＯＵＴ２ａが時刻Ａ８にてローレ
ベルになり、信号ＯＵＴ２ｂが時刻Ａ８にてハイレベルになる。
さらに、論理回路１５３は、期間１４６において、出力信号である信号ＯＵＴ２ａが時刻
Ａ６にてハイレベルになり、信号ＯＵＴ２ｂはローレベルのままである。
さらに、期間１４７乃至期間１４９において、論理回路１５３は、期間１４６と同じ状態
を維持し、信号ＯＵＴ３ａはハイレベルのままであり、信号ＯＵＴ３ｂはローレベルのま
まである。
さらに、期間１５０において、論理回路１５２は、信号ＯＵＴ３ａが時刻Ａ１０にてロー
レベルになり、信号ＯＵＴ３ｂはハイレベルになる。
また、図示しないが、３段以上の論理回路を用いてシフトレジスタが構成される場合であ
っても同様に、段毎に論理回路における出力信号の電圧状態が順次変化する。
以上のように、本実施の形態のシフトレジスタは、各段の論理回路において、２つの異な
る電圧状態の出力信号を出力することができる。また、本実施の形態のシフトレジスタは
、出力信号をハイレベル又はローレベルにするためのトランジスタのゲート電位を一定期
間保持するための保持容量を有する構成であり、また、トランジスタとしてオフ電流が低
く、チャネル形成層として酸化物半導体層を有するトランジスタを用いた構成である。該
構成にすることにより、トランジスタを介してのリーク電流が低減するため、保持容量に
保持された電圧を一定期間、一定の範囲の値に維持することができるため、誤動作を抑制
することができる。また、トランジスタによるリーク電流が低減するため、消費電力を低
減することもできる。また、チャネル形成層として酸化物半導体層を有するトランジスタ
は、酸化物半導体層の不純物濃度が低いため、閾値電圧のばらつきが小さい。一般的に複
数のトランジスタを備えるシフトレジスタにおいて、トランジスタの閾値電圧のばらつき
が大きいと全てのトランジスタをオンさせるときの電圧が高いため、チャネル形成層とし
て酸化物半導体層を有するトランジスタを本実施の形態のシフトレジスタに用いることに
より、消費電力を低減することができる。
さらに、本実施の形態では、本発明の一態様であるシフトレジスタを駆動回路に用いた半
導体装置について説明する。なお、本実施の形態では、一例として同一基板上に少なくと
も駆動回路の一部と、該駆動回路により表示状態が制御される画素を含む画素部を有する
表示装置について説明する。
アクティブマトリクス型表示装置のブロック図の一例を図４（Ａ）に示す。表示装置の基
板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動
回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が
信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５
３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線と
信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている
。また、表示装置の基板５３００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御Ｉ
Ｃともいう）に接続されている。
図４（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号
線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、
外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また
、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接
続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減ら
すことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、第１の走査線駆動回路用クロッ
ク信号（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆
動回路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）
（スタートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。
また、タイミング制御回路５３０５は、信号線駆動回路５３０４に対し、一例として、信
号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＫ）、ビ
デオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラッチ信号（ＬＡＴ）を供
給する。なお、各クロック信号は、周期のずれた複数のクロック信号でもよいし、クロッ
ク信号を反転させた信号（ＣＫＢ）とともに供給されるものであってもよい。また、第１
の走査線駆動回路用スタート信号、第２の走査線駆動回路用スタート信号、走査線駆動回
路用クロック信号、信号線駆動回路用スタート信号、及び信号線駆動回路用クロック信号
は、それぞれ複数あってもよい。本実施の形態の半導体装置では、第１の走査線駆動回路
５３０２と第２の走査線駆動回路５３０３との一方を省略することが可能である。
図４（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第２
の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆動
回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該構
成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄膜
トランジスタによって、基板５３００に形成する駆動回路を構成することができる。した
がって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図
ることができる。
また、図５（Ａ）、図５（Ｂ）ではＮチャネル型ＴＦＴで構成する信号線駆動回路の構成
、動作について一例を示し説明する。
図５（Ａ）に示す信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５
６０２を有する。スイッチング回路５６０２は、複数のスイッチング回路を有する。スイ
ッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは２以上の自然数）は、各々、薄膜トラン
ジスタ５６０３＿１〜５６０３＿ｋ（ｋは２以上の自然数）という複数のトランジスタを
有する。ここでは、薄膜トランジスタ５６０３＿１〜５６０３＿ｋが、Ｎチャネル型ＴＦ
Ｔである例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋのソース及びドレインの一方は、各々、
配線５６０４＿１〜５６０４＿ｋと電気的に接続される。薄膜トランジスタ５６０３＿１
〜５６０３＿ｋのソース及びドレインの他方は、各々、信号線Ｓ１〜Ｓｋと電気的に接続
される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋのゲートは、配線５６０５＿１と
電気的に接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にハイレベルの信号
を出力し、スイッチング回路５６０２＿１〜５６０２＿Ｎを順番に選択する機能を有する
。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電位を信号線Ｓ１
〜Ｓｋに供給するか否かを制御する機能を有する。このように、スイッチング回路５６０
２＿１は、セレクタとしての機能を有する。また、薄膜トランジスタ５６０３＿１〜５６
０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態を
制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給す
る機能を有する。このように、薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、
スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図５（Ａ）の信号線駆動回路の動作について、図５（Ｂ）のタイミングチャートを
参照して説明する。図５（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄａ
ｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、シ
フトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋは
、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、信号線
駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択
期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選択
された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、ハイレベルの信号を配線５６
０５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ
５６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジス
タ５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、
信号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには
、Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓ
ｋ）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に
属する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮに
おいて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）
が書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、シフトレジスタ５６０１としては、本発明の一態様であるシフトレジスタを用いる
ことができる。
次に、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタを有
している。また場合によってはレベルシフタやバッファ等を有していてもよい。走査線駆
動回路では、シフトレジスタによって選択信号が生成される。生成された選択信号はバッ
ファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画
素のトランジスタのゲートが電気的に接続されている。そして、１ライン分の画素のトラ
ンジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可
能なものが用いられる。
以上のように、本発明の一態様であるシフトレジスタは、半導体装置の駆動回路に適用す
ることが可能である。本発明の一態様であるシフトレジスタを用いることにより、単位画
像の表示期間を延ばすことができるため、例えば静止画などを表示する場合など消費電力
を低減することができる。
（実施の形態２）
本実施の形態は、本明細書で開示する論理回路及び半導体装置を構成するトランジスタに
適用できる薄膜トランジスタの例を示す。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図３１及び図６を用い
て説明する。
図３１（Ａ）（Ｂ）に半導体装置の平面及び断面構造の一例を示す。図３１（Ａ）（Ｂ）
に示す薄膜トランジスタ４１０は、トップゲート構造の薄膜トランジスタの一つである。
図３１（Ａ）はトップゲート構造の薄膜トランジスタ４１０の平面図であり、図３１（Ｂ
）は図３１（Ａ）の線Ｃ１−Ｃ２における断面図である。
薄膜トランジスタ４１０は、基板４００上に、絶縁層４０７、酸化物半導体層４１２、ソ
ース電極層又はドレイン電極層４１５ａ、及びソース電極層又はドレイン電極層４１５ｂ
、ゲート絶縁層４０２、ゲート電極層４１１を含み、ソース電極層又はドレイン電極層４
１５ａ、ソース電極層又はドレイン電極層４１５ｂにそれぞれ配線層４１４ａ、配線層４
１４ｂが接して設けられ電気的に接続している。
また、薄膜トランジスタ４１０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図６（Ａ）乃至（Ｅ）を用い、基板４００上に薄膜トランジスタ４１０を作製する
工程を説明する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、一般に酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませ
ることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含
むガラス基板を用いることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いてもよい。他にも、結晶化ガラス基板などを用いることができる。
また、プラスチック基板等も適宜用いることができる。
まず、絶縁表面を有する基板４００上に下地膜となる絶縁層４０７を形成する。酸化物半
導体層と接する絶縁層４０７は、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウ
ム層、又は酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層４０
７の形成方法としては、プラズマＣＶＤ法又はスパッタリング法等を用いることができる
が、絶縁層４０７中に水素が多量に含まれないようにするためには、スパッタリング法で
絶縁層４０７を成膜することが好ましい。
本実施の形態では、絶縁層４０７として、スパッタリング法により酸化シリコン層を形成
する。基板４００を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッ
タリングガスを導入しシリコンターゲットを用いて、基板４００に絶縁層４０７として、
酸化シリコン層を成膜する。また基板４００は室温でもよいし、加熱されていてもよい。
例えば、石英（好ましくは合成石英）をターゲットとして用い、基板温度１０８℃、基板
とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１
．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：
１）雰囲気下でＲＦスパッタリング法により酸化シリコン膜を成膜する。膜厚は１００ｎ
ｍとする。なお、石英（好ましくは合成石英）に代えてシリコンターゲットを酸化シリコ
ン膜を成膜するためのターゲットとして用いることができる。なお、スパッタリングガス
として酸素又は、酸素及びアルゴンの混合ガスを用いる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４０７を成膜することが好ま
しい。絶縁層４０７に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排出されるため、当該成膜室で成膜し絶縁層４０７に
含まれる不純物の濃度を低減できる。
絶縁層４０７を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物
などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いるこ
とが好ましい。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法
、直流電源を用いるＤＣスパッタリング法、さらにパルス的にバイアスを与えるパルスＤ
Ｃスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いら
れ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元ス
パッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャン
バーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥ
ＣＲスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリ
ングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリ
ング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
また、絶縁層４０７は積層構造でもよく、例えば、基板４００側から窒化シリコン層、窒
化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁
層と、上記酸化物絶縁層との積層構造としてもよい。
例えば、水素及び水分が除去され、窒素を含む高純度のスパッタリングガスを導入しシリ
コンターゲットを用いて、酸化シリコン層と基板との間に窒化シリコン層を成膜する。こ
の場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリ
コン層を成膜することが好ましい。
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
絶縁層４０７として窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層
と酸化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜するこ
とができる。先に窒素を含むエッチングガスを導入して、処理室内に装着されたシリコン
ターゲットを用いて窒化シリコン層を形成し、次にエッチングガスを、酸素を含むエッチ
ングガスに切り替えて同じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化
シリコン層と酸化シリコン層とを大気に曝露せずに連続して形成することができるため、
窒化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。
次いで、絶縁層４０７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する
。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁層４０７が形成された基板
４００を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し排出するこ
とが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、
この予備加熱の処理は省略することもできる。またこの予備加熱は、後に形成するゲート
絶縁層４０２の成膜前の基板４００に行ってもよいし、後に形成するソース電極層又はド
レイン電極層４１５ａ及びソース電極層又はドレイン電極層４１５ｂまで形成した基板４
００にも同様に行ってもよい。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させて逆スパッタを行い、絶縁層４０７の表面に付着しているゴミを除去
することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲
気下で基板側に高周波電源を用いて電圧を印加してプラズマを形成して基板表面を改質す
る方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい
。
酸化物半導体膜はスパッタリング法により成膜する。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ
系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ
−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用
いる。本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用
ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス
（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及
び酸素混合雰囲気下においてスパッタリング法により形成することができる。また、スパ
ッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用
いて成膜を行ってもよい。
酸化物半導体膜を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用い
ることが好ましい。
酸化物半導体膜をスパッタリング法で形成するためのターゲットとして、酸化亜鉛を主成
分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲット
の他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（組成比
として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：０．５［ａｔｏｍ％］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎ
を含む酸化物半導体成膜用ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ
％］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットを
用いることもできる。また、作製される酸化物半導体成膜用ターゲットの全体の体積に対
して全体の体積から空隙などが占める空間を除いた部分の体積の割合（充填率ともいう）
は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高
い酸化物半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な
膜となる。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及
び水分が除去されたスパッタリングガスを導入し、金属酸化物をターゲットとして基板４
００上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ
ブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプ
にコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜
室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素
原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含ま
れる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
成膜条件の一例としては、基板温度を室温、基板とターゲットの間との距離を６０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０
ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
次いで、酸化物半導体膜を第１のフォトリソグラフィ工程により島状の酸化物半導体層４
１２に加工する（図６（Ａ）参照。）。また、島状の酸化物半導体層４１２を形成するた
めのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェ
ット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層４１２に加工する。
本実施の形態では、酸化物半導体層４１２に、第１の加熱処理を行う。第１の加熱処理の
温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒
素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化
物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理に
よって酸化物半導体層４１２の脱水化又は脱水素化を行うことができる。
なお、加熱処理装置としては、電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導
又は熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａ
ｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハラ
イドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高
圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装
置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。ガスとして
は、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物とほとんど反
応しない不活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能と
なる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに
、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又は
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ま
しくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、又は酸化物半導体層の材料によっては、酸化物半導体層が
結晶化し、微結晶膜又は多結晶膜となる場合もある。例えば、結晶化率が９０％以上、又
は８０％以上の微結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理の条件
、又は酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体膜と
なる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ
以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体膜となる場合もある
。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極
及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行ってもよい。
次いで、絶縁層４０７及び酸化物半導体層４１２上に、導電膜を形成する。例えばスパッ
タリング法や真空蒸着法で導電膜を形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ
、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする合
金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウ
ム、ジルコニウム、ベリリウム、トリウムのいずれか一又は複数から選択された材料を用
いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば
、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２
層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ
膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、
Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた膜、それらの合金
膜、若しくは窒化膜を用いてもよい。
第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン電
極層４１５ｂを形成した後、レジストマスクを除去する（図６（Ｂ）参照。）。なお、形
成されたソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲー
ト絶縁層の被覆性が向上するため好ましい。
本実施の形態ではソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン
電極層４１５ｂとしてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
なお、導電膜のエッチングの際に、酸化物半導体層４１２は酸化物半導体層４１２が除去
されて、その下の絶縁層４０７が露出しないようにそれぞれの材料及びエッチング条件を
適宜調節する。
なお、第２のフォトリソグラフィ工程では、酸化物半導体層４１２は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又
はドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂを形成するための
レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層４１２上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチ
ャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数
ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超
紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トラ
ンジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路
の動作速度を高速化でき、さらにオフ電流値が極めて小さくすることができるため、低消
費電力化も図ることができる。
次いで、絶縁層４０７、酸化物半導体層４１２、ソース電極層又はドレイン電極層４１５
ａ、ソース電極層又はドレイン電極層４１５ｂ上にゲート絶縁層４０２を形成する（図６
（Ｃ）参照。）。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウ
ム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４０２中に水素が
多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４０２を成膜す
ることが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲ
ットとしてシリコンターゲット又は石英ターゲットを用い、スパッタリングガスとして酸
素又は、酸素及びアルゴンの混合ガスを用いる。
ゲート絶縁層４０２は、ソース電極層又はドレイン電極層４１５ａ、ソース電極層又はド
レイン電極層４１５ｂ側から酸化シリコン層と窒化シリコン層を積層した構造とすること
もできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリ
コン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層と
してスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮ
ｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層としてもよい。本実施の形態
では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃ
ｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１
００ｎｍの酸化シリコン層を形成する。
次いで、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層４０２の一部を除去して、ソース電極層又はドレイン電極層４
１５ａ、ソース電極層又はドレイン電極層４１５ｂに達する開口４２１ａ、開口４２１ｂ
を形成する（図６（Ｄ）参照。）。
次に、ゲート絶縁層４０２、及び開口４２１ａ、４２１ｂ上に導電膜を形成した後、第４
のフォトリソグラフィ工程によりゲート電極層４１１、配線層４１４ａ、４１４ｂを形成
する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイ
ンクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４１１、配線層４１４ａ、４１４ｂは、モリブデン、チタン、クロム
、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又
はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層４１１、配線層４１４ａ、４１４ｂの２層の積層構造としては、ア
ルミニウム層上にモリブデン層が積層された２層の積層構造、又は銅層上にモリブデン層
を積層した２層構造、又は銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層
構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。３層の
積層構造としては、タングステン層又は窒化タングステン層と、アルミニウムとシリコン
の合金層又はアルミニウムとチタンの合金層と、窒化チタン層又はチタン層とを積層した
層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成する
こともできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げる
ことができる。
本実施の形態ではゲート電極層４１１、配線層４１４ａ、４１４ｂとしてスパッタリング
法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、
窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、薄
膜トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行
ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１
００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回く
りかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行
ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４１
２を有する薄膜トランジスタ４１０を形成することができる（図６（Ｅ）参照。）。
また、薄膜トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けて
もよい。例えば、保護絶縁層として酸化シリコン層、窒化シリコン層、酸化窒化シリコン
層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することが
できる。
また、平坦化絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、
ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上
記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リン
ガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料
で形成される絶縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有して
いてもよい。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯ
Ｇ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、
ナイフコーター等を用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体膜の安定化を図ることができる。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態３）
本実施の形態は、本明細書で開示する論理回路及び半導体装置を構成するトランジスタに
適用できる薄膜トランジスタの他の例を示す。なお、実施の形態２と同一部分又は同様な
機能を有する部分、及び工程は、実施の形態２と同様とすればよく、その繰り返しの説明
は省略する。また同じ箇所の詳細な説明も省略する。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図７及び図８を用いて
説明する。
図７（Ａ）（Ｂ）に半導体装置の平面及び断面構造の一例を示す。図７（Ａ）（Ｂ）に示
す薄膜トランジスタ４６０は、トップゲート構造の薄膜トランジスタの一つである。
図７（Ａ）はトップゲート構造の薄膜トランジスタ４６０の平面図であり、図７（Ｂ）は
図７（Ａ）の線Ｄ１−Ｄ２における断面図である。
薄膜トランジスタ４６０は、絶縁表面を有する基板４５０上に、絶縁層４５７、ソース電
極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）、酸化物半導体層４６２、
ソース電極層又はドレイン電極層４６５ｂ、配線層４６８、ゲート絶縁層４５２、ゲート
電極層４６１（４６１ａ、４６１ｂ）を含み、ソース電極層又はドレイン電極層４６５ａ
（４６５ａ１、４６５ａ２）は配線層４６８を介して配線層４６４と電気的に接続してい
る。また、図示していないが、ソース電極層又はドレイン電極層４６５ｂもゲート絶縁層
４５２に設けられた開口において配線層と電気的に接続する。
以下、図８（Ａ）乃至（Ｅ）を用い、基板４５０上に薄膜トランジスタ４６０を作製する
工程を説明する。
まず、基板４５０上に下地膜となる絶縁層４５７を形成する。
本実施の形態では、絶縁層４５７として、スパッタリング法により酸化シリコン層を形成
する。基板４５０を処理室へ搬送し、水素及び水分が除去され、酸素を含む高純度のスパ
ッタリングガスを導入しシリコンターゲット又は石英（好ましくは合成石英）を用いて、
基板４５０に絶縁層４５７として、酸化シリコン層を成膜する。なお、スパッタリングガ
スとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
例えば、スパッタリングガスの純度が６Ｎであり、石英（好ましくは合成石英）を用い、
基板温度１０８℃、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０
．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン
流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン膜を成
膜する。膜厚は１００ｎｍとする。なお、石英（好ましくは合成石英）に代えてシリコン
ターゲットを酸化シリコン膜を成膜するためのターゲットとして用いることができる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４５７を成膜することが好ま
しい。絶縁層４５７に水素、水酸基又は水分が含まれないようにするためである。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を
含む化合物等が排気されるため、当該成膜室で成膜し絶縁層４５７に含まれる不純物の濃
度を低減できる。
絶縁層４５７を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物
などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いるこ
とが好ましい。
また、絶縁層４５７は積層構造でもよく、例えば、基板４５０側から窒化シリコン層、窒
化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの窒化物絶縁層と
、上記酸化物絶縁層との積層構造としてもよい。
例えば、水素及び水分が除去され、窒素を含む高純度のスパッタリングガスを導入しシリ
コンターゲットを用いて、酸化シリコン層と基板との間に窒化シリコン層を成膜する。こ
の場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリ
コン層を成膜することが好ましい。
次いで、絶縁層４５７上に、導電膜を形成し、第１のフォトリソグラフィ工程により導電
膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン
電極層４６５ａ１、４６５ａ２を形成した後、レジストマスクを除去する（図８（Ａ）参
照。）。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２は断面図では分断され
て示されているが、連続した膜である。なお、形成されたソース電極層、ドレイン電極層
の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好まし
い。
ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２の材料としては、Ａｌ、Ｃｒ、
Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする合金
か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム
、ジルコニウム、ベリリウム、トリウムから選択されたいずれか一又は複数の材料を用い
てもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、
シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層
構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜
を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ
）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓ
ｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、若しく
は窒化膜を用いてもよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ａ１、４６５ａ２としてスパッ
タリング法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、ゲート絶縁層４５２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形
成する。
次に酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により島状の酸化物半導体
層４６２に加工する（図８（Ｂ）参照。）。本実施の形態では、酸化物半導体膜をＩｎ−
Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタリング法により成膜す
る。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、金属酸化物をター
ゲットとして基板４５０上に酸化物半導体膜を成膜する。処理室内の残留水分を除去する
ためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオ
ンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段とし
ては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを
用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（
より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸
化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板
を加熱してもよい。
酸化物半導体膜を成膜する際に用いるスパッタリングガスは、水素、水、水酸基又は水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用い
ることが好ましい。
成膜条件の一例としては、基板温度を室温、基板とターゲットの間との距離を６０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０
ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層４６２に加工する。
本実施の形態では、酸化物半導体層４６２に、第１の加熱処理を行う。第１の加熱処理の
温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒
素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化
物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理に
よって酸化物半導体層４６２の脱水化又は脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。例えば、第１の加熱処理として、６５０℃〜７００
℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移
動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用い
ると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに
、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又は
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ま
しくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、又は酸化物半導体層の材料によっては、酸化物半導体層が
結晶化し、微結晶膜又は多結晶膜となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にさらにソース電極層及びドレイン電極層を積層させた後、ソー
ス電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行ってもよい。
次いで、絶縁層４５７及び酸化物半導体層４６２上に、導電膜を形成し、第３のフォトリ
ソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って
ソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成した後、レジストマスク
を除去する（図８（Ｃ）参照。）。ソース電極層又はドレイン電極層４６５ｂ、配線層４
６８はソース電極層又はドレイン電極層４６５ａ１、４６５ａ２と同様な材料及び工程で
形成すればよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ｂ、配線層４６８としてスパッ
タリング法により膜厚１５０ｎｍのチタン膜を形成する。本実施の形態では、ソース電極
層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５
ｂに同じチタン膜を用いる例のため、ソース電極層又はドレイン電極層４６５ａ１、４６
５ａ２とソース電極層又はドレイン電極層４６５ｂとはエッチングにおいて選択比がとれ
ない。よって、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２が、ソース電極
層又はドレイン電極層４６５ｂのエッチング時にエッチングされないように、酸化物半導
体層４６２に覆われないソース電極層又はドレイン電極層４６５ａ２上に配線層４６８を
設けている。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又
はドレイン電極層４６５ｂとにエッチング工程において高い選択比を有する異なる材料を
用いる場合には、エッチング時にソース電極層又はドレイン電極層４６５ａ２を保護する
配線層４６８は必ずしも設けなくてもよい。
なお、導電膜のエッチングの際に、酸化物半導体層４６２が除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４６２は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又
はドレイン電極層４６５ｂ、配線層４６８を形成するためのレジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
次いで、絶縁層４５７、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６５
ａ１、４６５ａ２、ソース電極層又はドレイン電極層４６５ｂ、及び配線層４６８上にゲ
ート絶縁層４５２を形成する。
ゲート絶縁層４５２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウ
ム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４５２中に水素が
多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４５２を成膜す
ることが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲ
ットとしてシリコンターゲット又は石英ターゲットを用い、スパッタリングガスとして酸
素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層４５２は、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、ソー
ス電極層又はドレイン電極層４６５ｂ側から酸化シリコン層と窒化シリコン層を積層した
構造とすることもできる。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、
酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気
下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層４５２の一部を除去して、配線層４３８に達する開口４２３を
形成する（図８（Ｄ）参照。）。図示しないが開口４２３の形成時にソース電極層又はド
レイン電極層４６５ｂに達する開口を形成してもよい。本実施の形態では、ソース電極層
又はドレイン電極層４６５ｂへの開口はさらに層間絶縁層を積層した後に形成し、電気的
に接続する配線層を開口に形成する例とする。
次に、ゲート絶縁層４５２、及び開口４２３上に導電膜を形成した後、第５のフォトリソ
グラフィ工程によりゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成す
る。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイン
クジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４の材料は、モリブデン
、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウ
ム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成す
ることができる。
本実施の形態ではゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４としてスパ
ッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、
窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、薄
膜トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１０
０℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くり
かえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行っ
てもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４６
２を有する薄膜トランジスタ４６０を形成することができる（図８（Ｅ）参照。）。
また、薄膜トランジスタ４６０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けて
もよい。なお、図示しないが、ゲート絶縁層４５２、保護絶縁層や平坦化絶縁層にソース
電極層又はドレイン電極層４６５ｂに達する開口を形成し、その開口に、ソース電極層又
はドレイン電極層４６５ｂと電気的に接続する配線層を形成する。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体膜の安定化を図ることができる。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態４）
本実施の形態は、本明細書で開示する論理回路及び半導体装置を構成するトランジスタに
適用できる薄膜トランジスタの他の例を示す。なお、実施の形態２と同一部分又は同様な
機能を有する部分、及び工程は、実施の形態２と同様とすればよく、その繰り返しの説明
は省略する。また同じ箇所の詳細な説明も省略する。本実施の形態で示す薄膜トランジス
タ４２５、４２６は、実施の形態１の論理回路及び半導体装置を構成する薄膜トランジス
タとして用いることができる。
本実施の形態の薄膜トランジスタを、図９を用いて説明する。
図９（Ａ）（Ｂ）に薄膜トランジスタの断面構造の一例を示す。図９（Ａ）（Ｂ）に示す
薄膜トランジスタ４２５、４２６は、酸化物半導体層を導電層とゲート電極層とで挟んだ
構造の薄膜トランジスタの一つである。
また、図９（Ａ）（Ｂ）において、基板はシリコン基板を用いており、シリコン基板４２
０上に設けられた絶縁層４２２上に薄膜トランジスタ４２５、４２６がそれぞれ設けられ
ている。
図９（Ａ）において、シリコン基板４２０に設けられた絶縁層４２２と絶縁層４０７との
間に少なくとも酸化物半導体層４１２全体と重なるように導電層４２７が設けられている
。
なお、図９（Ｂ）は、絶縁層４２２と絶縁層４０７との間の導電層が、導電層４２４のよ
うにエッチングにより加工され、酸化物半導体層４１２の少なくともチャネル領域を含む
一部と重なる例である。
導電層４２７、４２４は後工程で行われる加熱処理温度に耐えられる金属材料であればよ
く、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ク
ロム（Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓｃ）から選ばれた元素、又は上述し
た元素を成分とする合金か、上述した元素を組み合わせた合金膜、又は上述した元素を成
分とする窒化物などを用いることができる。また、単層構造でも積層構造でもよく、例え
ばタングステン層単層、又は窒化タングステン層とタングステン層との積層構造などを用
いることができる。
また、導電層４２７、４２４は、電位が薄膜トランジスタ４２５、４２６のゲート電極層
４１１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させるこ
ともできる。また、導電層４２７、４２４の電位がＧＮＤ、０Ｖという固定電位であって
もよい。
導電層４２７、４２４によって、薄膜トランジスタ４２５、４２６の電気特性を制御する
ことができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、本明細書で開示する論理回路及び半導体装置を構成するトランジスタに
適用できる薄膜トランジスタの例を示す。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図１０を
用いて説明する。
図１０（Ａ）乃至（Ｅ）に薄膜トランジスタの断面構造の一例を示す。図１０（Ａ）乃至
（Ｅ）に示す薄膜トランジスタ３９０は、ボトムゲート構造の一つであり逆スタガ型薄膜
トランジスタともいう。
また、薄膜トランジスタ３９０はシングルゲート構造の薄膜トランジスタを用いて説明す
るが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１０（Ａ）乃至（Ｅ）を用い、基板３９４上に薄膜トランジスタ３９０を作製す
る工程を説明する。
まず、絶縁表面を有する基板３９４上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３９１を形成する。形成されたゲート電極層の端部はテーパ形状
であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジスト
マスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成
するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板３９４に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、一般的に酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、
より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基
板を用いることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いてもよい。他にも、結晶化ガラス基板などを用いることができる。
また、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁膜を基板３９４とゲート電極層３９１との間に設けてもよい。下地膜は
、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜によ
る積層構造により形成することができる。
また、ゲート電極層３９１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３９１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層構造、銅層上に窒
化チタン層若しくは窒化タンタル層を積層した２層構造、窒化チタン層とモリブデン層と
を積層した２層構造、又は窒化タングステン層とタングステン層とを積層した２層構造と
することが好ましい。３層の積層構造としては、タングステン層又は窒化タングステン層
と、アルミニウムとシリコンの合金層又はアルミニウムとチタンの合金層と、窒化チタン
層又はチタン層との積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲ
ート電極層を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化
物等をその例に挙げることができる。
次いで、ゲート電極層３９１上にゲート絶縁層３９７を形成する。
ゲート絶縁層３９７は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウ
ム層を単層で又は積層して形成することができる。なお、ゲート絶縁層３９７中に水素が
多量に含まれないようにするためには、スパッタリング法でゲート絶縁層３９７を成膜す
ることが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲ
ットとしてシリコンターゲット又は石英ターゲットを用い、スパッタリングガスとして酸
素又は、酸素及びアルゴンの混合ガスを用いる。
ゲート絶縁層３９７は、ゲート電極層３９１側から窒化シリコン層と酸化シリコン層を積
層した構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング法に
より膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し
、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸
化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とする
。
また、ゲート絶縁層３９７、酸化物半導体膜３９３に水素、水酸基及び水分がなるべく含
まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲ
ート電極層３９１が形成された基板３９４、又はゲート絶縁層３９７までが形成された基
板３９４を予備加熱し、基板３９４に吸着した水素、水分などの不純物を脱離し排気する
ことが好ましい。なお、予備加熱の温度としては、１００℃以上４００℃以下好ましくは
１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプ
が好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、
酸化物絶縁層３９６の成膜前に、ソース電極層３９５ａ及びドレイン電極層３９５ｂまで
形成した基板３９４にも同様に行ってもよい。
次いで、ゲート絶縁層３９７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３９
３を形成する（図１０（Ａ）参照。）。
なお、酸化物半導体膜３９３をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させて逆スパッタを行い、ゲート絶縁層３９７の表面に付着してい
るゴミを除去することが好ましい。
酸化物半導体膜３９３はスパッタリング法により成膜する。酸化物半導体膜３９３は、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇ
ａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系
、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物
半導体膜を用いる。本実施の形態では、酸化物半導体膜３９３をＩｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体成膜用ターゲットを用いてスパッタリング法により成膜する。また、酸化物
半導体膜３９３は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス
（代表的にはアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成する
ことができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量
％以下含むターゲットを用いて成膜を行ってもよい。
酸化物半導体膜３９３をスパッタリング法で作製するためのターゲットとして、酸化亜鉛
を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のター
ゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（
組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：０．５［ａｔｏｍ％］）を用いることができる。また、Ｉｎ、Ｇａ、及
びＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａ
ｔｏｍ％］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲ
ットを用いることもできる。酸化物半導体成膜用ターゲットの充填率は９０％以上１００
％以下、好ましくは９５％以上９９．９％である。充填率の高い酸化物半導体成膜用ター
ゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
減圧状態に保持された処理室内に基板を保持し、基板を室温又は４００℃未満の温度に加
熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリ
ングガスを導入し、金属酸化物をターゲットとして基板３９４上に酸化物半導体膜３９３
を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いること
が好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを
用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加
えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子
、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等
が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減
できる。
成膜条件の一例としては、基板とターゲットの間との距離を６０ｍｍ、圧力０．６Ｐａ、
直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用され
る。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質が軽減でき、
膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ
以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて
適宜厚みを選択すればよい。
次いで、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層３
９９に加工する（図１０（Ｂ）参照。）。また、島状の酸化物半導体層３９９を形成する
ためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、酸化物半導体層３９９の形成時に、ゲート絶縁層３９７にコンタクトホールを形成
することができる。
なお、ここでの酸化物半導体膜３９３のエッチングは、ドライエッチングでもウェットエ
ッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層３９９及びゲー
ト絶縁層３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
次いで、ゲート絶縁層３９７、及び酸化物半導体層３９９上に、導電膜を形成する。スパ
ッタリング法や真空蒸着法で導電膜を形成すればよい。導電膜の材料としては、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする
合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシ
ウム、ジルコニウム、ベリリウム、トリウムのいずれか一又は複数から選択された材料を
用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例え
ば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する
２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴ
ｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（
Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）
、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、若
しくは窒化膜を用いてもよい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層３９５ａ、ドレイン電極層３９５ｂを形成した後、レジスト
マスクを除去する（図１０（Ｃ）参照。）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３９９上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチ
ャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数
ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超
紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トラ
ンジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路
の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図るこ
とができる。
なお、導電膜のエッチングの際に、酸化物半導体層３９９は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３９９は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３
９５ａ、ドレイン電極層３９５ｂを形成するためのレジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理によって露出している酸化物半
導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガス
を用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護
絶縁膜となる酸化物絶縁層として酸化物絶縁層３９６を形成する（図１０（Ｄ）参照。）
。本実施の形態では、酸化物半導体層３９９がソース電極層３９５ａ、ドレイン電極層３
９５ｂと重ならない領域において、酸化物半導体層３９９と酸化物絶縁層３９６とが接す
るように形成する。
本実施の形態では、酸化物絶縁層３９６として、島状の酸化物半導体層３９９、ソース電
極層３９５ａ、ドレイン電極層３９５ｂまで形成された基板３９４を室温又は１００℃未
満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタリングガスを導
入しシリコン半導体のターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
例えば、スパッタリングガスの純度が６Ｎであり、ボロンがドープされたシリコンターゲ
ット（抵抗値０．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）
を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）
雰囲気下でパルスＤＣスパッタリング法により酸化シリコン層を成膜する。膜厚は３００
ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸化シリ
コン膜を成膜するためのターゲットとして用いることができる。なお、スパッタリングガ
スとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３９６を成膜すること
が好ましい。酸化物半導体層３９９及び酸化物絶縁層３９６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層
３９６に含まれる不純物の濃度を低減できる。
なお、酸化物絶縁層３９６として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化
アルミニウム層、又は酸化窒化アルミニウム層などを用いることもできる。
さらに、酸化物絶縁層３９６と酸化物半導体層３９９とを接した状態で１００℃乃至４０
０℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁層３９６は欠陥を多く
含むため、この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、水酸基
又は水素化物などの不純物を酸化物絶縁層３９６に拡散させ、酸化物半導体層３９９中に
含まれる該不純物をより低減させることができる。
以上の工程で、水素、水分、水酸基又は水素化物の濃度が低減された酸化物半導体層３９
２を有する薄膜トランジスタ３９０を形成することができる（図１０（Ｅ）参照。）。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体膜の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層３９８を酸
化物絶縁層３９６上に形成する。保護絶縁層３９８としては、窒化シリコン膜、窒化酸化
シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いる。
保護絶縁層３９８として、酸化物絶縁層３９６まで形成された基板３９４を１００℃〜４
００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタリングガス
を導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合にお
いても、酸化物絶縁層３９６と同様に、処理室内の残留水分を除去しつつ保護絶縁層３９
８を成膜することが好ましい。
保護絶縁層３９８を形成する場合、保護絶縁層３９８の成膜時に１００℃〜４００℃に基
板３９４を加熱することで、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁
層に拡散させることができる。この場合上記酸化物絶縁層３９６の形成後に加熱処理を行
わなくてもよい。
酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化シリコ
ン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシ
リコンターゲットを用いて成膜することができる。先に酸素を含むエッチングガスを導入
して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次に
エッチングガスを窒素を含むエッチングガスに切り替えて同じシリコンターゲットを用い
て窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連
続して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着
することを防止することができる。この場合、酸化物絶縁層３９６として酸化シリコン層
を形成し、保護絶縁層３９８として窒化シリコン層を積層した後、酸化物半導体層中に含
まれる水素若しくは水分を酸化物絶縁層に拡散させるための加熱処理（温度１００℃乃至
４００℃）を行うとよい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以
下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよ
いし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温ま
での降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形
成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することが
できる。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることがで
きる。よって薄膜トランジスタの信頼性を向上できる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反応
雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を
低減することができる。
上記の工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、電子インクを用い
た表示装置などのバックプレーン（薄膜トランジスタが形成された基板）の製造に用いる
ことができる。上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で
、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、４
００℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するため
に多大なエネルギーを消費しないで済む。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタにおいて、安定な電気特性を有
し信頼性の高い薄膜トランジスタを提供することができる。
（実施の形態６）
本実施の形態は、本明細書で開示する論理回路及び半導体装置を構成するトランジスタに
適用できる薄膜トランジスタの他の例を示す。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を図１１を用
いて説明する。
図１１（Ａ）乃至（Ｅ）に薄膜トランジスタの断面構造の一例を示す。図１１（Ａ）乃至
（Ｅ）に示す薄膜トランジスタ３１０は、ボトムゲート構造の一つであり逆スタガ型薄膜
トランジスタともいう。
また、薄膜トランジスタ３１０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１１（Ａ）乃至（Ｅ）を用い、基板３００上に薄膜トランジスタ４１０を作製す
る工程を説明する。
まず、絶縁表面を有する基板３００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３１１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
絶縁表面を有する基板３００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませること
で、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラ
ス基板を用いることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いてもよい。他にも、結晶化ガラス基板などを用いることができる。
下地膜となる絶縁膜を基板３００とゲート電極層３１１との間に設けてもよい。下地膜は
、基板３００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、
窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により
形成することができる。
また、ゲート電極層３１１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３１１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層の積層構造、銅層
上に窒化チタン層若しくは窒化タンタル層を積層した２層の積層構造、窒化チタン層とモ
リブデン層とを積層した２層の積層構造、又は窒化タングステン層とタングステン層との
２層の積層構造とすることが好ましい。３層の積層構造としては、タングステン層又は窒
化タングステン層と、アルミニウムと珪素の合金層又はアルミニウムとチタンの合金層と
、窒化チタン層又はチタン層とを積層した積層とすることが好ましい。
次いで、ゲート電極層３１１上にゲート絶縁層３０２を形成する。
ゲート絶縁層３０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は
積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用
いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層３０２の膜
厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２
００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎ
ｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、ゲート絶縁層３０２としてプラズマＣＶＤ法により膜厚１００ｎｍ以
下の酸化窒化珪素層を形成する。
次いで、ゲート絶縁層３０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３３
０を形成する。
なお、酸化物半導体膜３３０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層３０２の表面に付着してい
るゴミを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
酸化物半導体膜３３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ
−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−
Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜３３０
としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により
成膜する。この段階での断面図が図１１（Ａ）に相当する。また、酸化物半導体膜３３０
は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはア
ルゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる。また
、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲッ
トを用いて成膜を行ってもよい。
酸化物半導体膜３３０をスパッタリング法で作製するためのターゲットとして、酸化亜鉛
を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のター
ゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（
組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：０．５［ａｔｏｍ％］）を用いることができる。また、Ｉｎ、Ｇａ、及
びＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａ
ｔｏｍ％］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲ
ットを用いることもできる。酸化物半導体成膜用ターゲットの充填率は９０％以上１００
％以下、好ましくは９５％以上９９．９％である。充填率の高い酸化物半導体成膜用ター
ゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
酸化物半導体膜３３０を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又
は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガス
を用いることが好ましい。
減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好
ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタリングガスを導入し、金属酸化物をターゲットとして基板３００上に
酸化物半導体膜３３０を成膜する。処理室内の残留水分を除去するためには、吸着型の真
空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブ
リメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプに
コールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室
は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原
子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれ
る不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質が軽減でき
、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎ
ｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じ
て適宜厚みを選択すればよい。
次いで、酸化物半導体膜３３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半
導体層の脱水化又は脱水素化を行うことができる。第１の加熱処理の温度は、４００℃以
上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理
装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃
において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や
水素の再混入を防ぎ、酸化物半導体層３３１を得る（図１１（Ｂ）参照。）。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能と
なる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに
、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又は
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ま
しくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、又は酸化物半導体層の材料によっては、結晶化し、微結晶
膜又は多結晶膜となる場合もある。例えば、結晶化率が９０％以上、又は８０％以上の微
結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理の条件、又は酸化物半導
体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体膜となる場合もある。
また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には
２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体膜となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜３３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から
基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極
及びドレイン電極上に保護絶縁膜を形成した後、のいずれで行ってもよい。
また、ゲート絶縁層３０２にコンタクトホールを形成する場合、その工程は酸化物半導体
膜３３０に脱水化又は脱水素化処理を行う前でも行った後に行ってもよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライ
エッチングを用いてもよい。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
次いで、ゲート絶縁層３０２、及び酸化物半導体層３３１上に、導電膜を形成する。導電
膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする
合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシ
ウム、ジルコニウム、ベリリウム、トリウムのいずれか一又は複数から選択された材料を
用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例え
ば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する
２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴ
ｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（
Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）
、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、若
しくは窒化膜を用いてもよい。
導電膜成膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層３１５ａ、ドレイン電極層３１５ｂを形成した後、レジスト
マスクを除去する（図１１（Ｃ）参照。）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３３１上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチ
ャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数
ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超
紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トラ
ンジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路
の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図るこ
とができる。
なお、導電膜のエッチングの際に、酸化物半導体層３３１は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３３１は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３
１５ａ、ドレイン電極層３１５ｂを形成するためのレジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、酸化物半導体層とソース電極層及びドレイン電極層の間に、酸化物導電層を形成し
てもよい。酸化物導電層とソース電極層及びドレイン電極層を形成するための金属層は、
連続成膜が可能である。酸化物導電層はソース領域及びドレイン領域として機能しうる。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ
処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また
、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層の一部に接する保護絶
縁膜となる酸化物絶縁層３１６を形成する。
酸化物絶縁層３１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁層３１６に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。酸化物絶縁層３１６に水素が含まれると、その水素の酸化物半導体層への侵入、又
は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネ
ルがＮ型化（低抵抗化）してしまい、寄生チャネルが形成されるおそれがある。よって、
酸化物絶縁層３１６はできるだけ水素を含まない膜になるように、成膜方法に水素を用い
ないことが重要である。
本実施の形態では、酸化物絶縁層３１６として膜厚２００ｎｍの酸化珪素膜をスパッタリ
ング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本
実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び
酸素混合雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲッ
ト又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、
及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。酸素欠
乏状態になり、Ｎ型化すなわち低抵抗化した酸化物半導体層に接して形成される酸化物絶
縁層３１６は、水分、水素イオン、ＯＨ−などの不純物を含まず、これらが外部から侵入
することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコ
ン膜、酸化アルミニウム膜、又は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３１６を成膜すること
が好ましい。酸化物半導体層３３１及び酸化物絶縁層３１６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層
３１６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３１６を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用
いることが好ましい。
次いで、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気
下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体
層の一部（チャネル形成領域）が酸化物絶縁層３１６と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化又は脱水素化の
ための加熱処理を行うと同時に酸化物半導体層が酸素欠乏状態となり低抵抗化、すなわち
Ｎ型化した後、酸化物半導体層に接するように酸化物絶縁層を形成することにより、酸化
物半導体層の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層３１１と重
なるチャネル形成領域３１３はＩ型となる。このとき、少なくともチャネル形成領域３６
３に比べてキャリア濃度が高く、ソース電極層３１５ａに重なる高抵抗ソース領域３１４
ａと、少なくともチャネル形成領域３６３に比べてキャリア濃度が高く、ドレイン電極層
３１５ｂに重なる高抵抗ドレイン領域３１４ｂとが自己整合的に形成される。以上の工程
で薄膜トランジスタ３１０が形成される（図１１（Ｄ）参照。）。
さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行
ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定
の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温
度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、
この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を
行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から
酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ること
ができる。よって薄膜トランジスタの信頼性を向上できる。また、酸化物絶縁層に欠陥を
多く含む酸化シリコン層を用いると、この加熱処理によって酸化物半導体層中に含まれる
水素、水分、水酸基又は水素化物などの不純物を酸化物絶縁層に拡散させ、酸化物半導体
層中に含まれる該不純物をより低減させる効果を奏する。
なお、ドレイン電極層３１５ｂ（及びソース電極層３１５ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域３１４ｂ（及び高抵抗ソース領域３１４ａ）を形成すること
により、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレ
イン領域３１４ｂを形成することで、ドレイン電極層３１５ｂから高抵抗ドレイン領域３
１４ｂ、チャネル形成領域３１３にかけて、導電性を段階的に変化させうるような構造と
することができる。そのため、ドレイン電極層３１５ｂを、高電源電位ＶＤＤを供給する
配線に接続して動作させる場合、ゲート電極層３１１とドレイン電極層３１５ｂとの間に
電圧が印加されても高抵抗ドレイン領域がバッファとなり局所的な電界集中が生じにくく
、トランジスタの絶縁耐圧を向上させた構成とすることができる。
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導
体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半
導体層の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソ
ース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化し高抵抗ソース領域
又は高抵抗ドレイン領域が形成され、酸化物半導体層においてゲート絶縁膜に近い領域は
Ｉ型とすることもできる。
酸化物絶縁層３１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタリン
グ法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護
絶縁層の成膜方法として好ましい。保護絶縁層は、水分、水素イオン、ＯＨ−などの不純
物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリ
コン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などを用い
る。本実施の形態では、保護絶縁層として保護絶縁層３０３を、窒化シリコン膜を用いて
形成する（図１１（Ｅ）参照。）。
本実施の形態では、保護絶縁層として保護絶縁層３０３として、酸化物絶縁層３１６まで
形成された基板３００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された
高純度窒素を含むスパッタリングガスを導入しシリコンターゲットを用いて、保護絶縁層
３０３として、窒化シリコン膜を成膜する。この場合においても、酸化物絶縁層３１６と
同様に、処理室内の残留水分を除去しつつ保護絶縁層３０３を成膜することが好ましい。
なお、保護絶縁層３０３上に平坦化のための平坦化絶縁層を設けてもよい。
また、保護絶縁層３０３の上（平坦化絶縁層を設ける場合には平坦化絶縁層の上）に酸化
物半導体層と重なる導電層を設けてもよい。導電層は、電位が薄膜トランジスタ３１０の
ゲート電極層３１１と同じでもよいし、異なっていても良く、第２のゲート電極層として
機能させることもできる。また、導電層の電位がＧＮＤ、０Ｖという固定電位であっても
よい。
導電層によって、薄膜トランジスタ３１０の電気特性を制御することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタにおいて、安定な電気特性を有
し信頼性の高い薄膜トランジスタを提供することができる。
（実施の形態７）
本実施の形態は、本明細書で開示する論理回路及び半導体装置を構成するトランジスタに
適用できる薄膜トランジスタの他の例を示す。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図１２を
用いて説明する。
図１２（Ａ）乃至（Ｄ）に薄膜トランジスタの断面構造の一例を示す。図１２（Ａ）乃至
（Ｄ）に示す薄膜トランジスタ３６０は、チャネル保護型（チャネルストップ型ともいう
）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ３６０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１２（Ａ）乃至（Ｄ）を用い、基板３２０上に薄膜トランジスタ３６０を作製す
る工程を説明する。
まず、絶縁表面を有する基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３６１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、ゲート電極層３６１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層３６１上にゲート絶縁層３２２を形成する。
本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚１００ｎｍ以
下の酸化窒化珪素層を形成する。
次いで、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形
成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施の
形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタリン
グ法により酸化物半導体膜を成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用い
ることが好ましい。
次いで、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の
加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未
満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層
に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れること
なく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３３２を得る（図１
２（Ａ）参照。）。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ
処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また
、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次いで、ゲート絶縁層３２２、及び酸化物半導体層３３２上に、酸化物絶縁層を形成した
後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチング
を行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
本実施の形態では、酸化物絶縁層３６６として膜厚２００ｎｍの酸化珪素膜をスパッタリ
ング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本
実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び
酸素混合雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲッ
ト又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、
及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。酸素欠
乏状態となり低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層３６６は、水分
、水素イオン、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロック
する無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニ
ウム膜、又は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成膜すること
が好ましい。酸化物半導体層３３２及び酸化物絶縁層３６６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層
３６６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３６６を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用
いることが好ましい。
次いで、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、窒
素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化
物半導体層の一部（チャネル形成領域）が酸化物絶縁層３６６と接した状態で加熱される
。
本実施の形態は、さらに酸化物絶縁層３６６が設けられ一部が露出している酸化物半導体
層３３２を、窒素のような不活性ガス雰囲気下、又は減圧下で加熱処理を行う。酸化物絶
縁層３６６によって覆われていない露出された酸化物半導体層３３２の領域は、窒素のよ
うな不活性ガス雰囲気下、又は減圧下で加熱処理を行うと、高抵抗化することができる。
例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
酸化物絶縁層３６６が設けられた酸化物半導体層３３２に対する窒素雰囲気下の加熱処理
によって、酸化物半導体層３３２の露出領域は高抵抗化し、抵抗の異なる領域（図１２（
Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体層３６２となる。
次いで、ゲート絶縁層３２２、酸化物半導体層３６２、及び酸化物絶縁層３６６上に、導
電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択
的にエッチングを行ってソース電極層３６５ａ、ドレイン電極層３６５ｂを形成した後、
レジストマスクを除去する（図１２（Ｃ）参照。）。
ソース電極層３６５ａ、ドレイン電極層３６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする合金か、上述
した元素を組み合わせた合金膜等が挙げられる。また、金属導電膜は、単層構造でも、２
層以上の積層構造としてもよい。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化又は脱水素化の
ための加熱処理を行うと同時に酸素欠乏状態となり、即ちＮ型化した後、酸化物半導体層
に接する酸化物絶縁層の形成を行うことにより酸化物半導体層の一部を選択的に酸素過剰
な状態とする。その結果、ゲート電極層３６１と重なるチャネル形成領域３６３は、Ｉ型
となる。このとき、少なくともチャネル形成領域３６３に比べてキャリア濃度が高く、ソ
ース電極層３６５ａに重なる高抵抗ソース領域３６４ａと、チャネル形成領域３６３に比
べてキャリア濃度が高く、ドレイン電極層３６５ｂに重なる高抵抗ドレイン領域３６４ｂ
とが自己整合的に形成される。以上の工程で薄膜トランジスタ３６０が形成される。
さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行
ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定
の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温
度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、
この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を
行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から
酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ること
ができる。よって薄膜トランジスタの信頼性を向上できる。
なお、ドレイン電極層３６５ｂ（及びソース電極層３６５ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域３６４ｂ（及び高抵抗ソース領域３６４ａ）を形成すること
により、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレ
イン領域３６４ｂを形成することで、ドレイン電極層から高抵抗ドレイン領域３６４ｂ、
チャネル形成領域３６３にかけて、導電性を段階的に変化させうるような構造とすること
ができる。そのため、ドレイン電極層３６５ｂを、高電源電位ＶＤＤを供給する配線に接
続して動作させる場合、ゲート電極層３６１とドレイン電極層３６５ｂとの間に電圧が印
加されても高抵抗ドレイン領域がバッファとなり局所的な電界集中が生じにくく、トラン
ジスタの耐圧を向上させた構成とすることができる。
ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上に保護絶縁層３
２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素膜を用いて形成する
（図１２（Ｄ）参照。）。
なお、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上にさらに
酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層３２３を積層してもよい。
以上のように、酸化物半導体層を用いる薄膜トランジスタにおいて、安定な電気特性を有
し信頼性の高い薄膜トランジスタを提供することができる。
なお本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態は、本明細書で開示する論理回路及び半導体装置を構成するトランジスタに
適用できる薄膜トランジスタの他の例を示す。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図１３を
用いて説明する。
また、薄膜トランジスタ３５０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１３（Ａ）乃至（Ｄ）を用い、基板３４０上に薄膜トランジスタ３５０を作製す
る工程を説明する。
まず、絶縁表面を有する基板３４０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３５１を形成する。本実施の形態では、ゲート電極層３５１とし
て、膜厚１５０ｎｍのタングステン膜を、スパッタリング法を用いて形成する。
次いで、ゲート電極層３５１上にゲート絶縁層３４２を形成する。本実施の形態では、ゲ
ート絶縁層３４２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素層を
形成する。
次いで、ゲート絶縁層３４２上に、導電膜を形成し、第２のフォトリソグラフィ工程によ
り導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層３５５
ａ、ドレイン電極層３５５ｂを形成した後、レジストマスクを除去する（図１３（Ａ）参
照。）。
次に酸化物半導体膜３４５を形成する（図１３（Ｂ）参照。）。本実施の形態では、Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタリング法により酸化
物半導体膜３４５を成膜する。酸化物半導体膜３４５を第３のフォトリソグラフィ工程に
より島状の酸化物半導体層に加工する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜３４５を成膜するこ
とが好ましい。酸化物半導体膜３４５に水素、水酸基又は水分が含まれないようにするた
めである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜３４５に含まれる不純物の濃度を低減できる。
酸化物半導体膜３４５を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は
水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを
用いることが好ましい。
次いで、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の
加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未
満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層
に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れること
なく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３４６を得る（図１
３（Ｃ）参照。）。
また、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板
を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中か
ら出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能とな
る。
酸化物半導体層３４６に接する保護絶縁膜となる酸化物絶縁層３５６を形成する。
酸化物絶縁層３５６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁層３５６に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。酸化物絶縁層３５６に水素が含まれると、その水素の酸化物半導体層への侵入、又
は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネ
ルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、
酸化物絶縁層３５６はできるだけ水素を含まない膜になるように、成膜方法に水素を用い
ないことが重要である。
本実施の形態では、酸化物絶縁層３５６として膜厚２００ｎｍの酸化珪素膜をスパッタリ
ング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本
実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び
酸素混合雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲッ
ト又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、
及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。酸素欠
乏状態となり低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層３５６は、水分
、水素イオン、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロック
する無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニ
ウム膜、又は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３５６を成膜すること
が好ましい。酸化物半導体層３４６及び酸化物絶縁層３５６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層
３５６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３５６を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用
いることが好ましい。
次いで、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気
下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体
層の一部（チャネル形成領域）が酸化物絶縁層３５６と接した状態で加熱される。
以上の工程を経ることによって、脱水化又は脱水素化と同時に酸素欠乏状態となり低抵抗
化していた酸化物半導体膜を酸素過剰な状態とする。その結果、高抵抗なＩ型の酸化物半
導体層３５２が形成される。以上の工程で薄膜トランジスタ３５０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度
への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。減圧下で
加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半
導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタ
を得ることができる。よって薄膜トランジスタの信頼性を向上できる。
酸化物絶縁層３５６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタリン
グ法を用いて窒化珪素膜を形成する。本実施の形態では、保護絶縁層として保護絶縁層３
４３を、窒化珪素膜を用いて形成する（図１３（Ｄ）参照。）。
保護絶縁層３４３上に平坦化のための平坦化絶縁層を設けてもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタにおいて、安定な電気特性を有
し信頼性の高い薄膜トランジスタを提供することができる。
（実施の形態９）
本実施の形態は、本明細書で開示する論理回路及び半導体装置を構成するトランジスタに
適用できる薄膜トランジスタの他の例を示す。
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態６と異なる例を図１
４に示す。図１４は、図１１と工程が一部異なる点以外は同じであるため、同じ箇所には
同じ符号を用い、同じ箇所の詳細な説明は省略する。
まず基板３７０上にゲート電極層３８１を形成し、第１のゲート絶縁層３７２ａ、第２の
ゲート絶縁層３７２ｂを積層する。本実施の形態では、ゲート絶縁層を２層構造とし、第
１のゲート絶縁層３７２ａに窒化物絶縁層を、第２のゲート絶縁層３７２ｂに酸化物絶縁
層を用いる。
酸化物絶縁層としては、酸化シリコン層、酸化窒化シリコン層、又は酸化アルミニウム層
、又は酸化窒化アルミニウム層などを用いることができる。また、窒化絶縁層としては、
窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム
層などを用いることができる。
本実施の形態では、ゲート電極層３８１側から窒化シリコン層と酸化シリコン層とを積層
した構造とする。第１のゲート絶縁層３７２ａとしてスパッタリング法により膜厚５０ｎ
ｍ以上２００ｎｍ以下（本実施の形態では５０ｎｍ）の窒化シリコン層（ＳｉＮｙ（ｙ＞
０））を形成し、第１のゲート絶縁層３７２ａ上に第２のゲート絶縁層３７２ｂとして膜
厚５ｎｍ以上３００ｎｍ以下（本実施の形態では１００ｎｍ）の酸化シリコン層（ＳｉＯ
ｘ（ｘ＞０））を積層して、膜厚１５０ｎｍのゲート絶縁層とする。
次に酸化物半導体膜の形成を行い、酸化物半導体膜をフォトリソグラフィ工程により島状
の酸化物半導体層に加工する。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体
ターゲットを用いてスパッタリング法により酸化物半導体膜を成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化
物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いる
ことが好ましい。
次いで、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の
加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃以上とする。なお、
４２５℃以上であれば加熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処
理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電
気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後
、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層
を得る。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露
点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガス又はＮ２
Ｏガスに、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸
素ガス又はＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９
．９９９９９％）以上、（即ち酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、加熱処理装置としては、電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）
装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、
キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプ
などのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ま
た、ＬＲＴＡ装置、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導又は熱輻射
によって、被処理物を加熱する装置を用いてもよい。ＧＲＴＡとは高温のガスを用いて加
熱処理を行う方法である。ガスには、アルゴンなどの希ガス、又は窒素のような、加熱処
理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃
〜７５０℃で数分間加熱処理を行ってもよい。
また、脱水化又は脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好まし
くは２００℃以上３００℃以下の温度で酸素ガス又はＮ２Ｏガス雰囲気下での加熱処理を
行ってもよい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
以上の工程を経ることによって酸化物半導体層全体を酸素過剰な状態とすることで、高抵
抗化、即ちＩ型化させる。よって、全体がＩ型化した酸化物半導体層３８２を得る。
次いで、酸化物半導体層３８２上に導電膜を形成し、フォトリソグラフィ工程によりレジ
ストマスクを形成し、選択的にエッチングを行ってソース電極層３８５ａ、ドレイン電極
層３８５ｂを形成し、スパッタリング法で酸化物絶縁層３８６を形成する。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３８６を成膜すること
が好ましい。酸化物半導体層３８２及び酸化物絶縁層３８６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層
３８６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３８６を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用
いることが好ましい。
以上の工程で、薄膜トランジスタ３８０を形成することができる。
次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下
、例えば、窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行っ
てもよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度
への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。減圧下で
加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半
導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタ
を得ることができる。よって薄膜トランジスタの信頼性を向上できる。
酸化物絶縁層３８６上に保護絶縁層３７３を形成する。本実施の形態では、保護絶縁層３
７３として、スパッタリング法を用いて膜厚１００ｎｍの窒化珪素膜を形成する。
窒化物絶縁層からなる保護絶縁層３７３及び第１のゲート絶縁層３７２ａは、水分や、水
素や、水素化物、水酸化物などの不純物を含まず、これらが外部から侵入することをブロ
ックする効果がある。
従って、保護絶縁層３７３形成後の製造プロセスにおいて、外部からの水分などの不純物
の侵入を防ぐことができる。また、半導体装置、例えば液晶表示装置としてデバイスが完
成した後にも長期的に、外部からの水分などの不純物の侵入を防ぐことができデバイスの
長期信頼性を向上することができる。
また、窒化物絶縁層からなる保護絶縁層３７３と、第１のゲート絶縁層３７２ａとの間に
設けられる絶縁層の一部を除去し、保護絶縁層３７３と、第１のゲート絶縁層３７２ａと
が接する構造としてもよい。
従って、酸化物半導体層中の水分や、水素や、水素化物、水酸化物などの不純物を究極に
まで低減し、かつ該不純物の再混入を防止し、酸化物半導体層中の不純物濃度を低く維持
することができる。
また、保護絶縁層３７３上に平坦化のための平坦化絶縁層を設けてもよい。
また、保護絶縁層３７３の上に酸化物半導体層と重なる導電層を設けてもよい。導電層は
、電位が薄膜トランジスタ３８０のゲート電極層３８１と同じでもよいし、異なっていて
も良く、第２のゲート電極層として機能させることもできる。また、導電層の電位がＧＮ
Ｄ、０Ｖという固定電位であってもよい。
導電層によって、薄膜トランジスタ３８０の電気特性を制御することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタにおいて、安定な電気特性を有
し信頼性の高い薄膜トランジスタを提供することができる。
（実施の形態１０）
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１５を用いて
説明する。図１５は、薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、
第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり
、図１５（Ｂ）は、図１５（Ａ）又は図１５（Ｃ）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ法、ワ
イヤボンディング法、或いはＴＡＢ法などを用いることができる。図１５（Ａ）は、ＣＯ
Ｇ法により信号線駆動回路４００３を実装する例であり、図１５（Ｃ）は、ＴＡＢ法によ
り信号線駆動回路４００３を実装する例である。
また、第１の基板４００１上に設けられた画素部４００２及び走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図１５（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１
１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０４１、４０
４２、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１としては、実施の形態２乃至９のいずれか一の薄膜
トランジスタを適宜用いることができる。薄膜トランジスタ４０１０、４０１１の酸化物
半導体層は水素や水が低減されている。従って、薄膜トランジスタ４０１０、４０１１は
信頼性の高い薄膜トランジスタである。本実施の形態において、薄膜トランジスタ４０１
０、４０１１はＮチャネル型薄膜トランジスタである。
絶縁層４０２１上において、薄膜トランジスタ４０１１の酸化物半導体層のチャネル形成
領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸化物半導体層
のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後における薄膜トラ
ンジスタ４０１１のしきい値電圧の変化量を低減することができる。また、導電層４０４
０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、異なっていて
も良く、第２のゲート電極層として機能させることもできる。また、導電層４０４０の電
位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０のソ
ース電極層又はドレイン電極層と電気的に接続されている。そして液晶素子４０１３の対
向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向
電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する
。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁
層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を
挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、又はアクリル樹脂フィ
ルムを用いることができる。
また、スペーサ４０３５は、絶縁膜を選択的にエッチングすることで得られる柱状の隔壁
であり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御
するために設けられている。なお球状のスペーサを用いていてもよい。また、対向電極層
４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に
接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電
極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシー
ル材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。ま
た配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって
引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損
を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
特に、酸化物半導体層を用いる薄膜トランジスタは、静電気の影響により薄膜トランジス
タの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体
層を用いる薄膜トランジスタを有する液晶表示装置にブルー相の液晶材料を用いることは
より効果的である。
なお、透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素
子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。ま
た、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や
作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとし
て機能する遮光膜を設けてもよい。
薄膜トランジスタ４０１１、４０１０上には、酸化物半導体層に接して絶縁層４０４１が
形成されている。絶縁層４０４１は上記実施の形態で示した酸化物絶縁層と同様な材料及
び方法で形成すればよい。ここでは、絶縁層４０４１として、スパッタリング法により酸
化シリコン層を形成する。また、絶縁層４０４１上に接して保護絶縁層４０４２を形成す
る。また、保護絶縁層４０４２は実施の形態６で示した保護絶縁層３０３と同様に形成す
ればよく、例えば窒化シリコン膜を用いることができる。また、保護絶縁層４０４２上に
薄膜トランジスタ起因の表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層４０
２１で覆う構成となっている。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニ
ールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１としては、インジウム錫酸化物（ＩＴＯ）、酸
化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉ
ｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電材料、有機インジウム、
有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウ
ム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化
物、などの透光性を有する導電性材料を用いることができる。又は反射型の液晶表示装置
において、透光性を有する必要がない、又は反射性を有する必要がある場合は、タングス
テン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジ
ウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、
ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）
、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を
用いて形成することができる。
また、画素電極層４０３０、対向電極層４０３１を、導電性高分子（導電性ポリマーとも
いう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成し
た画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７
０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が
０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリン又はその誘導体、ポリピロール又はその誘導体、ポリチオフェン又はそ
の誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４又は画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層
及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また、図１５においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に
実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して
実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して
実装してもよい。
また、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学
部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏
光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、又は
動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒
表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、通常の垂直同期周波数を１．５倍、好ましくは２倍以上にすることで応答速度を改
善する、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源又は複数のＥＬ光源などを用いて面光源を構成し、面光源を構成してい
る各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として
、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複
数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤ
の発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯す
ることができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には
、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、さらに画素部又は駆動
回路と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用
いた非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線
入力端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路
を配設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画
素トランジスタなどが破壊されないように構成されている。そのため、保護回路にはサー
ジ電圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路は
、走査線に対して並列に配置された非線形素子を用いて構成されている。非線形素子は、
ダイオードのような二端子素子又はトランジスタのような三端子素子で構成される。例え
ば、画素部の薄膜トランジスタと同じ工程で形成することも可能であり、例えばゲート端
子とドレイン端子を接続することによりダイオードと同様の特性を持たせることができる
。
また、液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰ
Ｓ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌ
ｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌ
ｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅ
ｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃ
ｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）などを用いることができる。
このように、本明細書に開示される半導体装置としては、特に限定されず、ＴＮ液晶、Ｏ
ＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、ディス
コティック液晶などを用いることができるが、中でもノーマリーブラック型の液晶パネル
、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置とすることが好ましい
。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏ
ｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅ
ｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることが
できる。
また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、液
晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、
電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に
分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる
方法を用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１１）
本実施の形態では、実施の形態１に示した半導体装置において、薄膜トランジスタと、エ
レクトロルミネッセンスを利用する発光素子とを用い、アクティブマトリクス型の発光表
示装置を作製する一例を示す。
エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機
化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子
と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔が
それぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリ
ア（電子及び正孔）が再結合することにより発光する。このようなメカニズムから、この
ような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１６は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるＮチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極に相当する。共通電極は、同一基板上に形成され
る共通電位線６４０８と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極）には低電源電位が設定されている。なお
、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高
電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されて
いてもよい。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発
光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源
電位との電位差が発光素子６４０４のしきい値電圧以上となるようにそれぞれの電位を設
定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成
領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１６と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１６に示す画素構成は、これに限定されない。例えば、図１６に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１７を用いて説明する。ここでは、駆動用ＴＦＴがＮ
型の場合を例に挙げて、画素の断面構造について説明する。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出構造や、基板側の面から発光を取り出す下面射出構造や、基板側及び基板
とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出
構造の発光素子にも適用することができる。
下面射出構造の発光素子について図１７（Ａ）を用いて説明する。
駆動用ＴＦＴ７０１１がＮ型で、発光素子７０１２から発せられる光が第１の電極７０１
３側に射出する場合の、画素の断面図を示す。図１７（Ａ）では、駆動用ＴＦＴ７０１１
のドレイン電極層と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７
０１２の第１の電極７０１３が形成されており、第１の電極７０１３上にＥＬ層７０１４
、第２の電極７０１５が順に積層されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、発光素子の第１の電極７０１３は様々な材料を用いることができる。例えば、第１
の電極７０１３を陰極として用いる場合には、仕事関数が小さい材料、具体的には、例え
ば、ＬｉやＣｓ等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、及びこ
れらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好
ましい。図１７（Ａ）では、第１の電極７０１３の膜厚は、光を透過する程度（好ましく
は、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、
第１の電極７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０１７と第１の電極７０１３を形成してもよく、この場合、同
じマスクを用いてエッチングすることができるため、好ましい。
また、第１の電極７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイミ
ド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜又は有機ポリシロキサ
ンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、第１の電極７０１
３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面とな
るように形成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる場合、
レジストマスクを形成する工程を省略することができる。
また、第１の電極７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでもよい。ＥＬ層７０１４が複数の層で構成されている場合、陰極とし
て機能する第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホ
ール注入層の順に積層する。なお、これらの層のうち、発光層以外の層を全て設ける必要
はない。
また、上記積層順に限定されず、第１の電極７０１３を陽極として機能させ、第１の電極
７０１３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層
してもよい。ただし、消費電力を比較する場合、第１の電極７０１３を陰極として機能さ
せ、第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注
入層の順に積層するほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少なくできる
ため好ましい。
また、ＥＬ層７０１４上に形成する第２の電極７０１５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０１５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ、ＺｎＯなどの
透明導電性材料が好ましい。また、第２の電極７０１５上に遮蔽膜７０１６、例えば光を
遮光する金属、光を反射する金属等を用いる。本実施の形態では、第２の電極７０１５と
してＩＴＯ膜を用い、遮蔽膜７０１６としてＴｉ膜を用いる。
第１の電極７０１３及び第２の電極７０１５で、発光層を含むＥＬ層７０１４を挟んでい
る領域が発光素子７０１２に相当する。図１７（Ａ）に示した素子構造の場合、発光素子
７０１２から発せられる光は、矢印で示すように第１の電極７０１３側に射出する。
なお、図１７（Ａ）ではゲート電極層として透光性を有する導電膜を用い、かつソース電
極層及びドレイン電極層に透光性を有するような薄膜を用いる例を示しており、発光素子
７０１２から発せられる光は、カラーフィルタ層７０３３を通過し、基板を通過して射出
させることができる。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
層７０３５によって覆う。なお、図１７（Ａ）ではオーバーコート層７０３４は薄い膜厚
で図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸
を平坦化する機能を有している。
また、保護絶縁層７０３５、オーバーコート層７０３４、平坦化絶縁層７０３６、絶縁層
７０３２、及び絶縁層７０３１に形成され、且つ、ドレイン電極層に達するコンタクトホ
ールは、隔壁７０１９と重なる位置に配置する。
次に、両面射出構造の発光素子について、図１７（Ｂ）を用いて説明する。
図１７（Ｂ）では、駆動用ＴＦＴ７０２１のドレイン電極層と電気的に接続された透光性
を有する導電膜７０２７上に、発光素子７０２２の第１の電極７０２３が形成されており
、第１の電極７０２３上にＥＬ層７０２４、第２の電極７０２５が順に積層されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、第１の電極７０２３は様々な材料を用いることができる。例えば、第１の電極７０
２３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、及びこれらを含む合金
（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。本実施
の形態では、第１の電極７０２３を陰極として用い、その膜厚は、光を透過する程度（好
ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム
膜を、陰極として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０２７と第１の電極７０２３を形成してもよく、この場合、同
じマスクを用いてエッチングすることができ、好ましい。
また、第１の電極７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイミ
ド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜又は有機ポリシロキサ
ンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、第１の電極７０２
３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面とな
るように形成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる場合、
レジストマスクを形成する工程を省略することができる。
また、第１の電極７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、発光層を含
めば良く、単数の層で構成されていても、複数の層が積層されるように構成されていても
どちらでもよい。ＥＬ層７０２４が複数の層で構成されている場合、陰極として機能する
第１の電極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層
の順に積層する。なお、これらの層のうち、発光層以外の層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０２３を陽極として用い、陽極上にホール
注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただし
、消費電力を比較する場合、第１の電極７０２３を陰極として用い、陰極上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少
ないため好ましい。
また、ＥＬ層７０２４上に形成する第２の電極７０２５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０２５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料を好ましく用いることができ
る。本実施の形態では、第２の電極７０２６を陽極として用い、酸化シリコンを含むＩＴ
Ｏ膜を形成する。
第１の電極７０２３及び第２の電極７０２５で、発光層を含むＥＬ層７０２４を挟んでい
る領域が発光素子７０２２に相当する。図１７（Ｂ）に示した素子構造の場合、発光素子
７０２２から発せられる光は、矢印で示すように第２の電極７０２５側と第１の電極７０
２３側の両方に射出する。
なお、図１７（Ｂ）ではゲート電極層として透光性を有する導電膜を用い、かつソース電
極層及びドレイン電極層に透光性を有するような薄膜を用いる例を示しており、発光素子
７０２２から第１の電極７０２３側に発せられる光は、カラーフィルタ層７０４３を通過
し、基板を通過して射出させることができる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁
層７０４５によって覆う。
また、保護絶縁層７０４５、オーバーコート層７０４４、平坦化絶縁層７０４６、絶縁層
７０４２及び、絶縁層７０４１に形成され、且つ、ドレイン電極層に達するコンタクトホ
ールは、隔壁７０２９と重なる位置に配置する。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、
第２の電極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラ
ーフィルタ層を備えた封止基板を第２の電極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図１７（Ｃ）を用いて説明する。
図１７（Ｃ）に、駆動用ＴＦＴ７００１がＮ型で、発光素子７００２から発せられる光が
第２の電極７００５側に抜ける場合の、画素の断面図を示す。図１７（Ｃ）では、駆動用
ＴＦＴ７００１のドレイン電極層と第１の電極７００３と接しており、駆動用ＴＦＴ７０
０１と発光素子７００２の第１の電極７００３とを電気的に接続している。第１の電極７
００３上にＥＬ層７００４、第２の電極７００５が順に積層されている。
また、第１の電極７０１３は様々な材料を用いることができる。例えば、第１の電極７０
１３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、及びこれらを含む合金
（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。
また、第１の電極７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイミ
ド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜又は有機ポリシロキサ
ンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、第１の電極７０１
３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面とな
るように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合、
レジストマスクを形成する工程を省略することができる。
また、第１の電極７００３及び隔壁７００９上に形成するＥＬ層７００４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでもよい。ＥＬ層７００４が複数の層で構成されている場合、陰極とし
て用いる第１の電極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホー
ル注入層の順に積層する。なお、これらの層のうち、発光層以外の層を全て設ける必要は
ない。
また、上記積層順に限定されず、陽極として用いる第１の電極７００３上にホール注入層
、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。
図１７（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注
入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａ
ｇ合金薄膜とＩＴＯとの積層を形成する。
ただし、駆動用ＴＦＴ７００１がＮ型の場合、第１の電極７００３上に電子注入層、電子
輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが、駆動回路における
電圧上昇を抑制することができ、消費電力を少なくできるため好ましい。
第２の電極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透
光性を有する導電膜を用いてもよい。
第１の電極７００３及び第２の電極７００５で発光層を含むＥＬ層７００４を挟んでいる
領域が発光素子７００２に相当する。図１７（Ｃ）に示した画素の場合、発光素子７００
２から発せられる光は、矢印で示すように第２の電極７００５側に射出する。
また、図１７（Ｃ）において、駆動用ＴＦＴ７００１のドレイン電極層は、酸化シリコン
層７０５１、保護絶縁層７０５２、平坦化絶縁層７０５６、平坦化絶縁層７０５３、及び
絶縁層７０５５に設けられたコンタクトホールを介して第１の電極７００３と電気的に接
続する。平坦化絶縁層７０３６、７０４６、７０５３、７０５６は、ポリイミド、アクリ
ル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。ま
た上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（
リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの
材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層７０３６、７０４６、７
０５３、７０５６を形成してもよい。平坦化絶縁層７０３６、７０４６、７０５３、７０
５６の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、ス
ピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷
、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコ
ーター等を用いることができる。
また、第１の電極７００３と、隣り合う画素の第１の電極とを絶縁するために隔壁７００
９を設ける。隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹
脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感光
性の樹脂材料を用い、第１の電極７００３上に開口部を形成し、その開口部の側壁が連続
した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７００９
として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することが
できる。
また、図１７（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
０２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の
発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４
種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１７（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子とし
て、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、
フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材
料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行う
ことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的
に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接
続されている構成であってもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
次に、本実施の形態における発光表示パネル（発光パネルともいう）の外観及び断面につ
いて、図１８を用いて説明する。図１８は、第１の基板上に形成された薄膜トランジスタ
及び発光素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり
、図１８（Ｂ）は、図１８（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１８（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態２乃至９のいずれか一の薄膜トラン
ジスタを適宜用いることができ、同様な工程及び材料で形成することができる。薄膜トラ
ンジスタ４５０９、４５１０の酸化物半導体層は水素や水が低減されている。従って、薄
膜トランジスタ４５０９、４５１０は信頼性の高い薄膜トランジスタである。
なお、駆動回路用の薄膜トランジスタ４５０９としては、薄膜トランジスタの酸化物半導
体層のチャネル形成領域と重なる位置に導電層を設けた構造とする。本実施の形態におい
て、薄膜トランジスタ４５０９、４５１０はＮチャネル型薄膜トランジスタである。
酸化シリコン層４５４２上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導
体層のチャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４
０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前
後における薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。
また、導電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよ
いし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、
導電層４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、薄膜トランジスタ４５１０の酸化物半導体層を覆う酸化シリコン層４５４２が形成
されている。薄膜トランジスタ４５１０のソース電極層又はドレイン電極層は薄膜トラン
ジスタ上に設けられた酸化シリコン層４５４２及び絶縁層４５５１に形成された開口にお
いて配線層４５５０と電気的に接続されている。配線層４５５０は第１の電極４５１７と
接して形成されており、薄膜トランジスタ４５１０と第１の電極４５１７とは配線層４５
５０を介して電気的に接続されている。
酸化シリコン層４５４２は上記実施の形態に示した酸化物絶縁層と同様な材料及び方法で
形成すればよい。
発光素子４５１１の発光領域と重なるようにカラーフィルタ層４５４５が、絶縁層４５５
１上に形成される。
また、カラーフィルタ層４５４５の表面凹凸を低減するため平坦化絶縁膜として機能する
オーバーコート層４５４３で覆う構成となっている。
また、オーバーコート層４５４３上に絶縁層４５４４が形成されている。絶縁層４５４４
は、実施の形態６で示した保護絶縁層３０３と同様に形成すればよく、例えば窒化シリコ
ン膜をスパッタリング法で形成すればよい。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１電極４
５１７は、薄膜トランジスタ４５１０のソース電極層又はドレイン電極層と配線層４５５
０を介して電気的に接続されている。なお発光素子４５１１の構成は、第１電極４５１７
、電界発光層４５１２、第２電極４５１３の積層構造であるが、示した構成に限定されな
い。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は
適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。特
に感光性の材料を用い、第１電極４５１７上に開口部を形成し、その開口部の側壁が連続
した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでもよい。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２電極４５
１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、
窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、又は画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、ＦＰＣ４５
１８ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１電極４５１７と同じ導電膜から
形成され、端子電極４５１６は、薄膜トランジスタ４５０９のソース電極層及びドレイン
電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板には、第２の基板は透光性でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルム又は
アクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂又は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポ
リイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（
エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いれば
よい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）などの光学フィルムを適宜設けてもよい。また、偏光板
又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、
映り込みを低減できるアンチグレア処理を施すことができる。
シール材は、スクリーン印刷法、インクジェット装置又はディスペンス装置を用いて形成
することができる。シール材は、代表的には可視光硬化性、紫外線硬化性又は熱硬化性の
樹脂を含む材料を用いることができる。また、フィラーを含んでもよい。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１８の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１２）
本実施の形態では、本発明の一実施の形態である半導体装置として電子ペーパーの例を示
す。
図１９は、本発明の一実施の形態を適用した半導体装置の例としてアクティブマトリクス
型の電子ペーパーを示す。本実施の形態では、薄膜トランジスタ５８１として実施の形態
５で示す薄膜トランジスタを適用する例を示す。薄膜トランジスタ５８１の酸化物半導体
層は水素や水が低減されている。従って、薄膜トランジスタ５８１は信頼性の高い薄膜ト
ランジスタである。
図１９の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用い、電極層であ
る第１の電極層及び第２の電極層の間に該球形粒子を配置し、第１の電極層及び第２の電
極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である
。
基板５８０上に設けられた薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、ソース電極層又はドレイン電極層は、酸化シリコン層５８３、保護絶縁層５８
４、絶縁層５８５に形成される開口において第１の電極層５８７と接して電気的に接続さ
れている。
第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９
０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子が設けられて
おり、球形粒子の周囲は樹脂等の充填材５９５で充填されている（図１９参照。）。本実
施の形態においては、第１の電極層５８７が画素電極に相当し、対向基板５９６に設けら
れる第２の電極層５８８が共通電極に相当する。
また、球形素子の代わりに、電気泳動素子を用いることも可能である。透明な液体と、正
に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ
程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイ
クロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒
子と、黒い微粒子が逆の方向に移動し、白又は黒を表示することができる。この原理を応
用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気
泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、ま
た消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部
に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため
、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導
体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能と
なる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
実施の形態１に示す論理回路は、例えば本実施の形態における電子ペーパーの駆動回路に
用いることができる。また表示部のトランジスタも酸化物半導体層を用いたトランジスタ
を適用することができ、例えば同一基板に駆動回路及び表示部を設けることもできる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受
信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ
、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲ
ーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる
。
図２０（Ａ）は、携帯電話機の一例を示している。携帯電話機１６００は、筐体１６０１
に組み込まれた表示部１６０２の他、操作ボタン１６０３ａ、操作ボタン１６０３ｂ、外
部接続ポート１６０４、スピーカー１６０５、マイク１６０６などを備えている。
図２０（Ａ）に示す携帯電話機１６００は、表示部１６０２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表
示部１６０２を指などで触れることにより行うことができる。
表示部１６０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１６０２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１６０２の画面のほとんどにキーボード又は番号ボタンを表示させることが好ま
しい。
また、携帯電話機１６００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１６００の向き（縦か横か）を判断して、表
示部１６０２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１６０２を触れること、又は筐体１６０１の操作
ボタン１６０３ａ、１６０３ｂの操作により行われる。また、表示部１６０２に表示され
る画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画
像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替
える。
また、入力モードにおいて、表示部１６０２の光センサで検出される信号を検知し、表示
部１６０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１６０２は、イメージセンサとして機能させることもできる。例えば、表示部１６
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライト又は近赤外光を発光するセンシン
グ用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
表示部１６０２には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
図２０（Ｂ）も携帯電話機の一例である。図２０（Ｂ）を一例とした携帯型情報端末は、
複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様
々なデータ処理機能を備えることもできる。
図２０（Ｂ）に示す携帯型情報端末は、筐体１８００及び筐体１８０１の二つの筐体で構
成されている。筐体１８０１には、表示パネル１８０２、スピーカー１８０３、マイクロ
フォン１８０４、ポインティングデバイス１８０６、カメラ用レンズ１８０７、外部接続
端子１８０８などを備え、筐体１８００には、キーボード１８１０、外部メモリスロット
１８１１などを備えている。また、アンテナは筐体１８０１内部に内蔵されている。
また、表示パネル１８０２はタッチパネルを備えており、図２０（Ｂ）には映像表示され
ている複数の操作キー１８０５を点線で示している。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
上記実施の形態に示す半導体装置は、表示パネル１８０２に用いることができ、使用形態
に応じて表示の方向が適宜変化する。また、表示パネル１８０２と同一面上にカメラ用レ
ンズ１８０７を備えているため、テレビ電話が可能である。スピーカー１８０３及びマイ
クロフォン１８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さ
らに、筐体１８００と筐体１８０１は、スライドし、図２０（Ｂ）のように展開している
状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット１８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図２１（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線によ
る通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送
信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
表示部９６０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
図２１（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
表示部９７０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える。
これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデ
ザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に
、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込
み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２２は、携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されて
おり、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８
８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。
表示部９８８３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
また、図２２に示す携帯型遊技機は、その他、スピーカー部９８８４、記録媒体挿入部９
８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、セン
サ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温
度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度
、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を
備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明
細書に開示する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設け
られた構成とすることができる。図２２に示す携帯型遊技機は、記録媒体に記録されてい
るプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線
通信を行って情報を共有する機能を有する。なお、図２２に示す携帯型遊技機が有する機
能はこれに限定されず、様々な機能を有することができる。
（実施の形態１４）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図２３に示す。
図２３は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１及
び筐体２７０３の２つの筐体で構成されている。筐体２７０１及び筐体２７０３は、軸部
２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができ
る。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５及び表示部２７０７は、続き画面を表示する構成としても
よいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすること
で、例えば右側の表示部（図２３では表示部２７０５）に文章を表示し、左側の表示部（
図２３では表示部２７０７）に画像を表示することができる。
また、図２３では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えてい
る。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキ
ーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、又はＡＣアダプタ及びＵＳＢケー
ブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とし
てもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としても
よい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１５）
本発明の一形態は、酸化物半導体中でキャリアの供与体（ドナー又はアクセプタ）となり
得る不純物を極めて少ないレベルにまで除去することで、真性又は実質的に真性な半導体
であって、当該酸化物半導体を薄膜トランジスタに適用するものである。
図２４は、このようなトランジスタのソース−ドレイン間のバンド構造を示す図である。
高純度化が図られた酸化物半導体のフェルミ準位は、理想的な状態では禁制帯の中央に位
置している。
この場合、仕事関数をφｍ、酸化物半導体の電子親和力をχとする。
ここで、φｍ＝χであれば、接合面において電極メタルのフェルミレベルと酸化物半導体
の伝導帯のレベルが一致する。この等式を境目として、右辺が大きい場合はオーミック接
触となる。バンドギャップ３．０５ｅＶ、電子親和力４．３ｅＶ、真性状態（キャリア密
度約１×１０−７／ｃｍ３）であると仮定し、ソース電極及びドレイン電極として仕事関
数４．３ｅＶのチタン（Ｔｉ）を用いたときには、図２４で示すように電子に対してショ
ットキー障壁は形成されない
図２５は酸化物半導体を用いたトランジスタにおいて、ドレイン側に正の電圧が印加され
た状態を示す図である。ドレインに正の電圧（ＶＤ＞０）を印加した上で、破線はゲート
に電圧を印加しない場合（ＶＧ＝０）、実線はゲートに正の電圧（ＶＧ＞０）を印加した
場合を示す。酸化物半導体はバンドギャップが広いため、高純度化され真性若しくは実質
的に真性な酸化物半導体の真性キャリア密度はゼロ又は限りなくゼロに近い状態である。
ゲートに電圧を印加しない場合は高いオーミック接触抵抗のために電極から酸化物半導体
側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正
の電圧を印加するとオーミック接触抵抗が低下し、電流を流すオン状態を示す。
図２６（Ａ）はゲート電圧を正にしたときのＭＯＳ構造のエネルギーバンド図であり、酸
化物半導体を用いたトランジスタにおけるものを示している。この場合、高純度化された
酸化物半導体には熱励起キャリアがほとんど存在しないことから、ゲート絶縁膜近傍にも
キャリアは蓄積されない。しかし、図２５で示すように、ソース側から注入されたキャリ
アが伝搬することはできる。
図２６（Ｂ）は、ゲート電圧を負にしたときのＭＯＳ構造のエネルギーバンド図であり、
酸化物半導体を用いたトランジスタにおけるものを示している。酸化物半導体中に少数キ
ャリア（正孔）はほとんど存在しないので、ゲート絶縁膜近傍にもキャリアは蓄積されな
い。このことは、オフ電流が小さいことを意味している。
なお、図２７にシリコン半導体を用いた場合のトランジスタのバンド図を示す。シリコン
半導体のバンドギャップは１．１２ｅＶである。真性キャリア密度は１．４５×１０１０
／ｃｍ３（３００Ｋ）であり、室温においてもキャリアが存在している。これは、室温に
おいても熱励起キャリアが無視できず、温度に依存してオフ電流が大きく変動することと
なる。
このように、単に、バンドギャップの広い酸化物半導体をトランジスタに適用するのでは
なく、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度を１×１０１４／ｃ
ｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにすることで、実用的な動作
温度で熱的に励起されるキャリアを排除して、ソース側から注入されるキャリアのみによ
ってトランジスタを動作させることができる。それにより、オフ電流を１×１０−１３Ａ
以下にまで下げると共に、温度変化によってオフ電流がほとんど変化しない極めて安定に
動作するトランジスタを得ることができる。
（実施の形態１６）
本実施の形態では、評価用素子（ＴＥＧとも呼ぶ）でのオフ電流の測定値について以下に
説明する。
図２８にＬ／Ｗ＝３μｍ／５０μｍの薄膜トランジスタを２００個並列に接続し、実効的
にはＬ／Ｗ＝３μｍ／１００００μｍの薄膜トランジスタの初期特性を示す。また、上面
図を図２９（Ａ）に示し、その一部を拡大した上面図を図２９（Ｂ）に示す。図２９（Ｂ
）の点線で囲んだ領域がＬ／Ｗ＝３μｍ／５０μｍ、Ｌｏｖ＝１．５μｍの１段分の薄膜
トランジスタである。薄膜トランジスタの初期特性を測定するため、基板温度を室温とし
、ソース−ドレイン間電圧（以下、ドレイン電圧又はＶｄという）を１０Ｖとし、ソース
−ゲート間電圧（以下、ゲート電圧又はＶｇという）を−２０Ｖ〜＋２０Ｖまで変化させ
たときのソース−ドレイン電流（以下、ドレイン電流又はＩｄという）の変化特性、すな
わちＶｇ−Ｉｄ特性を測定した。なお、図２８では、Ｖｇを−２０Ｖ〜＋５Ｖまでの範囲
で示している。
図２８に示すようにチャネル幅Ｗが１００００μｍの薄膜トランジスタは、Ｖｄが１Ｖ及
び１０Ｖにおいてオフ電流は１×１０−１３［Ａ］以下となっており、測定機（半導体パ
ラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（
１００ｆＡ）以下となっている。チャネル幅Ｗ１００００μｍあたりのトランジスタのオ
フ電流が１×１０−１３Ａ以下であるため、チャネル幅Ｗ１μｍあたりのトランジスタの
オフ電流も１×１０−１３Ａ以下であるといえる。さらに、チャネル幅Ｗ１００００μｍ
あたりのトランジスタのオフ電流が１×１０−１３Ａ以下とすると、チャネル幅Ｗ１μｍ
あたりのトランジスタのオフ電流は、１×１０−１７Ａ以下と換算することができる。
測定した薄膜トランジスタの作製方法について説明する。
まず、ガラス基板上に下地層として、ＣＶＤ法により窒化珪素層を形成し、窒化珪素層上
に酸化窒化珪素層を形成した。酸化窒化珪素層上にゲート電極層としてスパッタリング法
によりタングステン層を形成した。ここで、タングステン層を選択的にエッチングしてゲ
ート電極層を形成した。
次に、ゲート電極層上にゲート絶縁層としてＣＶＤ法により厚さ１００ｎｍの酸化窒化珪
素層を形成した。
次に、ゲート絶縁層上に、スパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体
成膜用ターゲット（モル数比で、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を用い
て、厚さ５０ｎｍの酸化物半導体層を形成した。ここで、酸化物半導体層を選択的にエッ
チングし、島状の酸化物半導体層を形成した。
次に、酸化物半導体層をクリーンオーブンにて窒素雰囲気下、４５０℃、１時間の第１の
熱処理を行った。
次に、酸化物半導体層上にソース電極層及びドレイン電極層としてチタン層（厚さ１５０
ｎｍ）をスパッタリング法により形成した。ここで、ソース電極層及びドレイン電極層を
選択的にエッチングし、１つの薄膜トランジスタのチャネル長Ｌが３μｍ、チャネル幅Ｗ
が５０μｍとし、２００個を並列とすることで、実効的にＬ／Ｗ＝３μｍ／１００００μ
ｍとなるようにした。
次に、酸化物半導体層に接するように保護絶縁層としてリアクティブスパッタリング法に
より酸化珪素層を膜厚３００ｎｍで形成した。ここで、保護層である酸化珪素層を選択的
にエッチングし、ゲート電極層、ソース電極層及びドレイン電極層上に開口部を形成した
。その後、窒素雰囲気下、２５０℃で１時間、第２の熱処理を行った。
そして、Ｖｇ−Ｉｄ特性を測定する前に１５０℃、１０時間の加熱を行った。
以上の工程により、ボトムゲート型の薄膜トランジスタを作製した。
図２８に示すように薄膜トランジスタが、１×１０−１３［Ａ］程度であるのは、上記作
製工程において酸化物半導体層中における水素濃度を十分に低減できたためである。酸化
物半導体層中の水素濃度は、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ
３以下、さらに好ましくは５×１０１７／ｃｍ３以下とする。なお、酸化物半導体層中の
水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａ
ｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行う。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる例を示したが、特に限定されず、他
の酸化物半導体材料、例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ
−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、
Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用い
ることができる。また、酸化物半導体材料として、ＡｌＯｘを２．５〜１０ｗｔ％混入し
たＩｎ−Ａｌ−Ｚｎ−Ｏ系や、ＳｉＯｘを２．５〜１０ｗｔ％混入したＩｎ−Ｚｎ−Ｏ系
を用いることもできる。
また、キャリア測定機で測定される酸化物半導体層のキャリア濃度は、シリコンのキャリ
ア濃度１．４５×１０１０／ｃｍ３と同等、若しくはそれ以下、好ましくは５×１０１４
／ｃｍ３以下、さらに好ましくは５×１０１２／ｃｍ３以下である。即ち、酸化物半導体
層のキャリア濃度は、限りなくゼロに近くすることができる。
また、薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可
能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、さらに低消費
電力化も図ることができる。
また、薄膜トランジスタのオフ状態において、酸化物半導体層を絶縁体とみなして回路設
計を行うことができる。
続いて、本実施の形態で作製した薄膜トランジスタに対してオフ電流の温度特性を評価し
た。温度特性は、薄膜トランジスタが使われる最終製品の耐環境性や、性能の維持などを
考慮する上で重要である。当然ながら、変化量が小さいほど好ましく、製品設計の自由度
が増す。
温度特性は、恒温槽を用い、−３０、０、２５、４０、６０、８０、１００、及び１２０
℃のそれぞれの温度で薄膜トランジスタを形成した基板を一定温度とし、ドレイン電圧を
６Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖまで変化させてＶｇ−Ｉｄ特性を取得した。
図３０（Ａ）に示すのは、上記それぞれの温度で測定したＶｇ−Ｉｄ特性を重ね書きした
ものであり、点線で囲むオフ電流の領域を拡大したものを図３０（Ｂ）に示す。図中の矢
印で示す右端の曲線が−３０℃、左端が１２０℃で取得した曲線で、その他の温度で取得
した曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、オ
フ電流は拡大図の図３０（Ｂ）においても明かであるように、ゲート電圧が２０Ｖ近傍を
除いて、全ての温度で測定機の分解能近傍の１×１０−１２［Ａ］以下となっており、温
度依存性も見えていない。すなわち、１２０℃の高温においても、オフ電流が１×１０−
１２［Ａ］以下を維持しており、チャネル幅Ｗが１００００μｍであることを考慮すると
、オフ電流が非常に小さいことがわかる。
高純度化された酸化物半導体を用いた薄膜トランジスタは、オフ電流の温度依存性がほと
んど現れない。これは、酸化物半導体のエネルギーギャップが３ｅＶ以上であり、真性キ
ャリアが極めて少ないことに起因する。また、ソース領域及びドレイン領域は縮退した状
態にあるのでやはり温度依存性が現れない要因となっている。薄膜トランジスタの動作は
、縮退したソース領域から酸化物半導体に注入されたキャリアによるものがほとんどであ
り、キャリア密度の温度依存性がないことから上記特性（オフ電流の温度依存性無し）を
説明することができる。
このようにオフ電流値が極めて小さい薄膜トランジスタを用いて、記憶回路（記憶素子）
などを作製した場合、オフ電流値が小さくほとんどリークがないため、記憶データを保持
する時間を長くすることができる。なお、ここでの記憶回路とは論理回路も含まれる。
１００ 論理回路
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１０４ トランジスタ
１０５ トランジスタ
１０６ 容量素子
１０７ トランジスタ
１０８ トランジスタ
１０９ 容量素子
１１０ トランジスタ
１１１ トランジスタ
１１２ 容量素子
１２１ ノード
１２２ ノード
１２３ ノード
１２４ ノード
１３１ 単位論理回路
１３２ 単位論理回路
１４１ 期間
１４２ 期間
１４３ 期間
１４４ 期間
１４５ 期間
１４６ 期間
１４７ 期間
１４８ 期間
１４９ 期間
１５０ 期間
１５１ 論理回路
１５２ 論理回路
１５３ 論理回路
３００ 基板
３０２ ゲート絶縁層
３０３ 保護絶縁層
３１０ 薄膜トランジスタ
３１１ ゲート電極層
３１３ チャネル形成領域
３１４ａ 高抵抗ソース領域
３１４ｂ 高抵抗ドレイン領域
３１５ａ ソース電極層
３１５ｂ ドレイン電極層
３１６ 酸化物絶縁層
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３０ 酸化物半導体膜
３３１ 酸化物半導体層
３３２ 酸化物半導体層
３４０ 基板
３４２ ゲート絶縁層
３４３ 保護絶縁層
３４５ 酸化物半導体膜
３４６ 酸化物半導体層
３５０ 薄膜トランジスタ
３５１ ゲート電極層
３５２ 酸化物半導体層
３５５ａ ソース電極層
３５５ｂ ドレイン電極層
３５６ 酸化物絶縁層
３６０ 薄膜トランジスタ
３６１ ゲート電極層
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６４ａ 高抵抗ソース領域
３６４ｂ 高抵抗ドレイン領域
３６５ａ ソース電極層
３６５ｂ ドレイン電極層
３６６ 酸化物絶縁層
３７０ 基板
３７２ａ 第１のゲート絶縁層
３７２ｂ 第２のゲート絶縁層
３７３ 保護絶縁層
３８０ 薄膜トランジスタ
３８１ ゲート電極層
３８２ 酸化物半導体層
３８５ａ ソース電極層
３８５ｂ ドレイン電極層
３８６ 酸化物絶縁層
３９０ 薄膜トランジスタ
３９１ ゲート電極層
３９２ 酸化物半導体層
３９３ 酸化物半導体膜
３９４ 基板
３９５ａ ソース電極層
３９５ｂ ドレイン電極層
３９６ 酸化物絶縁層
３９７ ゲート絶縁層
３９８ 保護絶縁層
３９９ 酸化物半導体層
４００ 基板
４０２ ゲート絶縁層
４０７ 絶縁層
４１０ 薄膜トランジスタ
４１１ ゲート電極層
４１２ 酸化物半導体層
４１４ａ 配線層
４１４ｂ 配線層
４１５ａ ソース電極層又はドレイン電極層
４１５ｂ ソース電極層又はドレイン電極層
４２０ シリコン基板
４２１ａ 開口
４２１ｂ 開口
４２２ 絶縁層
４２３ 開口
４２４ 導電層
４２５ 薄膜トランジスタ
４２６ 薄膜トランジスタ
４２７ 導電層
４３８ 配線層
４５０ 基板
４５２ ゲート絶縁層
４５７ 絶縁層
４６０ 薄膜トランジスタ
４６１ ゲート電極層
４６１ａ ゲート電極層
４６１ｂ ゲート電極層
４６２ 酸化物半導体層
４６４ 配線層
４６５ａ ソース電極層又はドレイン電極層
４６５ａ１ ソース電極層又はドレイン電極層
４６５ａ２ ソース電極層又はドレイン電極層
４６５ｂ ソース電極層又はドレイン電極層
４６８ 配線層
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 酸化シリコン層
５８４ 保護絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 対向基板
１６００ 携帯電話機
１６０１ 筐体
１６０２ 表示部
１６０３ａ 操作ボタン
１６０３ｂ 操作ボタン
１６０４ 外部接続ポート
１６０５ スピーカー
１６０６ マイク
１８００ 筐体
１８０１ 筐体
１８０２ 表示パネル
１８０３ スピーカー
１８０４ マイクロフォン
１８０５ 操作キー
１８０６ ポインティングデバイス
１８０７ カメラ用レンズ
１８０８ 外部接続端子
１８１０ キーボード
１８１１ 外部メモリスロット
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４１ 絶縁層
４０４２ 保護絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４２ 酸化シリコン層
４５４３ オーバーコート層
４５４４ 絶縁層
４５４５ カラーフィルタ層
４５５０ 配線層
４５５１ 絶縁層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電位線
７００１ 駆動用ＴＦＴ
７００２ 発光素子
７００３ 電極
７００４ ＥＬ層
７００５ 電極
７００９ 隔壁
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 電極
７０１４ ＥＬ層
７０１５ 電極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 電極
７０２４ ＥＬ層
７０２５ 電極
７０２６ 電極
７０２７ 導電膜
７０２９ 隔壁
７０３１ 絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０３６ 平坦化絶縁層
７０４１ 絶縁層
７０４２ 絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０４６ 平坦化絶縁層
７０５１ 酸化シリコン層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 絶縁層
７０５６ 平坦化絶縁層
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカー部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部

Claims (7)

  1. 第１乃至第８のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第１乃至前記第８のトランジスタはそれぞれ、半導体層として、インジウムと、ガリウムと、亜鉛とを有する酸化物半導体層を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第２の電極は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第２の容量素子の第１の電極は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第２の容量素子の第２の電極は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、電源線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方からは、第１の信号が出力され、
    前記第５のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
    前記第３のトランジスタのソース又はドレインの他方と、前記第８のトランジスタのソース又はドレインの他方とには、第３の信号が入力され、
    前記第４のトランジスタのソース又はドレインの他方と、前記第７のトランジスタのソース又はドレインの他方とには、第４の信号が入力されることを特徴とする半導体装置。
  2. 第１乃至第８のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第１乃至前記第８のトランジスタはそれぞれ、半導体層として、インジウムと、ガリウムと、亜鉛とを有する酸化物半導体層を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１の容量素子の第２の電極は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
    前記第２の容量素子の第１の電極は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第２の容量素子の第２の電極は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、電源線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方からは、第１の信号が出力され、
    前記第５のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
    前記第３のトランジスタのソース又はドレインの他方と、前記第８のトランジスタのソース又はドレインの他方とには、第３の信号が入力され、
    前記第４のトランジスタのソース又はドレインの他方と、前記第７のトランジスタのソース又はドレインの他方とには、第４の信号が入力されることを特徴とする半導体装置。
  3. 第１乃至第８のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第１乃至前記第８のトランジスタはそれぞれ、半導体層として、インジウムと、ガリウムと、亜鉛とを有する酸化物半導体層を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と直接接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと直接接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと直接接続され、
    前記第１の容量素子の第１の電極は、前記第１のトランジスタのゲートと直接接続され、
    前記第１の容量素子の第２の電極は、前記第１のトランジスタのソース又はドレインの一方と直接接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と直接接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと直接接続され、
    前記第２の容量素子の第１の電極は、前記第５のトランジスタのゲートと直接接続され、
    前記第２の容量素子の第２の電極は、前記第５のトランジスタのソース又はドレインの一方と直接接続され、
    前記第２のトランジスタのソース又はドレインの他方は、電源線と直接接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記電源線と直接接続され、
    前記第１のトランジスタのソース又はドレインの一方からは、第１の信号が出力され、
    前記第５のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
    前記第３のトランジスタのソース又はドレインの他方と、前記第８のトランジスタのソース又はドレインの他方とには、第３の信号が入力され、
    前記第４のトランジスタのソース又はドレインの他方と、前記第７のトランジスタのソース又はドレインの他方とには、第４の信号が入力されることを特徴とする半導体装置。
  4. 第１乃至第８のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第１乃至前記第８のトランジスタはそれぞれ、半導体層として、インジウムと、ガリウムと、亜鉛とを有する酸化物半導体層を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と直接接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと直接接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと直接接続され、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと直接接続され、
    前記第１の容量素子の第１の電極は、前記第１のトランジスタのゲートと直接接続され、
    前記第１の容量素子の第２の電極は、前記第１のトランジスタのソース又はドレインの一方と直接接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と直接接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと直接接続され、
    前記第７のトランジスタのゲートは、前記第８のトランジスタのゲートと直接接続され、
    前記第２の容量素子の第１の電極は、前記第５のトランジスタのゲートと直接接続され、
    前記第２の容量素子の第２の電極は、前記第５のトランジスタのソース又はドレインの一方と直接接続され、
    前記第２のトランジスタのソース又はドレインの他方は、電源線と直接接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記電源線と直接接続され、
    前記第１のトランジスタのソース又はドレインの一方からは、第１の信号が出力され、
    前記第５のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
    前記第３のトランジスタのソース又はドレインの他方と、前記第８のトランジスタのソース又はドレインの他方とには、第３の信号が入力され、
    前記第４のトランジスタのソース又はドレインの他方と、前記第７のトランジスタのソース又はドレインの他方とには、第４の信号が入力されることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１乃至前記第８のトランジスタはそれぞれ、ボトムゲート構造であることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一に記載の半導体装置を有する駆動回路と、
    前記駆動回路と電気的に接続された画素と、
    を有する表示装置。
  7. 請求項１乃至請求項５のいずれか一に記載の半導体装置、又は請求項６に記載の表示装置と、
    入力手段若しくはスピーカと、
    を有する電子機器。
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