DE69435045T2 - Halbleiter-Anordnung und Herstellungsverfahren dafür - Google Patents

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Akira Atsugi-shi Sugawara
Yukiko Atsugi-shi Uehara
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Atsunori Kawasaki-shi Suzuki
Hideto Atsugi-shi Ohnuma
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  • ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und deren Herstellungsverfahren, insbesondere betrifft die vorliegende Erfindung einen Dünnfilm-Feldeffekttransistor mit isoliertem Gatter, welcher auf einer isolierenden Fläche ausgebildet ist, bei welcher es sich um eine Fläche eines isolierenden Substrats wie Glas oder einen isolierenden Film wie Siliciumoxid, welcher auf einem Silicium-Wafer gebildet wird, handeln kann. Speziell ist die vorliegende Erfindung anwendbar auf die Herstellung eines TFT (Dünnfilmtransistors), welcher auf einem Glassubstrat gebildet wird, dessen Glasübergangstemperatur (welche auch als Verzerrungspunkt oder Verzerrungstemperatur bezeichnet wird) 750°C oder weniger beträgt.
  • Eine gemäß der vorliegenden Erfindung hergestellte Halbleitervorrichtung ist auf eine Steuerschaltung für eine Aktivmatrixvorrichtung, z. B. eine Flüssigkristall-Anzeigevorrichtung oder einen Bildsensor, oder eine dreidimensionale integrierte Schaltung anwendbar.
  • TFTs sind wohlbekannt dafür, eine Flüssigkristall-Anzeigevorrichtung des Aktivmatrixtyps oder einen Bildsensor zu steuern. Speziell sind an Stelle von amorphen TFTs, welche als ihre aktive Schicht amorphes Silicium aufweisen, kristalline Si-TFTs entwickelt worden, um eine höhere Feldmobilität zu erhalten. 6A bis 6F sind Querschnitte, welche ein Herstellungsverfahren für einen TFT gemäß dem Stand der Technik zeigen.
  • Bezug nehmend auf 6A, werden ein Basisfilm 602 und eine aktive Schicht 603 aus kristallinem Silicium auf einem Substrat 601 gebildet. Unter Verwendung von Siliciumoxid oder Ähnlichem wird auf der aktiven Schicht ein isolierender Film 604 gebildet.
  • Dann wird eine Gatterelektrode 605 aus phosphordotiertem Polysilicium, Tantal, Titan, Aluminium usw. gebildet. Während diese Gatterelektrode als Maske benutzt wird, wird ein Störstellenelement (z. B. Phosphor oder Bor) durch ein geeignetes Verfahren, z. B. Ionendotierung in selbstjustierender Weise, in die aktive Schicht 603 hinein dotiert, wodurch Störstellenregionen 606 und 607 gebildet werden, welche die Störstellen in relativ niedriger Konzentration enthalten und deswegen einen relativ hohen spezifischen elektrischen Widerstand aufweisen. Diese Regionen 606 und 607 werden hierin im Folgenden als Regionen hohen spezifischen elektrischen Widerstands bezeichnet. Die Region der aktiven Schicht unter der Gatterelektrode, welche nicht mit den Störstellen dotiert ist, wird eine Kanalregion. Hiernach werden die dotierten Störstellen unter Verwendung eines Lasers oder einer Wärmequelle, z. B. einer Blitzlichtlampe, aktiviert (6B).
  • Bezug nehmend auf 6C, wird durch Plasma-CVD oder APCVD (CVD bei atmosphärischem Druck) ein isolierender Film 608 aus Siliciumoxid gebildet, wonach eine anisotrope Ätzbehandlung durchgeführt wird, um ein isolierendes Material 609 in Nachbarschaft zu den Seitenflächen der Gatterelektrode zu hinterlassen, wie in 6D dargestellt.
  • Danach wird unter Verwendung der Gatterelektrode 605 und des isolierenden Materials 609 als Maske durch ein Ionendotierungsverfahren oder Ähnliches in selbstjustierender Weise wieder ein Störstellenelement in einen Abschnitt der aktiven Schicht 603 gegeben, wodurch ein Paar von Störstellenregionen 610 und 611 gebildet wird, welche das Störstellenelement in einer höheren Konzentration enthalten und einen niedrigeren spezifischen elektrischen Widerstand aufweisen. Dann wird das Störstellenelement wieder unter Verwendung eines Lasers oder einer Blitzlichtlampe aktiviert (6E).
  • Schließlich wird auf der gesamten Fläche ein Zwischenschichtisolator 612 gebildet, in welchem Kontaktlöcher auf den Source- und Drain-Regionen 610 und 611 gebildet werden. Die Elektrode/Verdrahtungen 613 und 614 werden dann durch die Kontaktlöcher hindurch gebildet, um die Source- und Drain-Regionen zu kontaktieren (6F).
  • Das vorstehende Verfahren wurde erlangt, indem die alte LDD-Technik für eine herkömmliche integrierte Halbleiterschaltung kopiert wurde, und dieses Verfahren weist für ein Dünnfilmverfahren auf einem Glassubstrat einige Nachteile auf, wie unten noch beschrieben wird.
  • Zunächst ist es erforderlich, das zugegebene Störstellenelement zweimal mit einem Laser oder einer Blitzlichtlampe zu aktivieren. Aus diesem Grund ist die Produktivität geringer. In dem Fall einer herkömmlichen Halbleiterschaltung kann die Aktivierung einer Störstelle durch einen einzigen Temperbehandlungsschritt durchgeführt werden, nachdem die Einführung der Störstelle vollständig beendet ist.
  • In dem Fall der Bildung von TFTs auf einem Glassubstrat neigt jedoch das Glassubstrat dazu, durch die hohe Tempertemperatur beschädigt zu werden. Deswegen ist die Durchführung einer Laser-Temperbehandlung oder einer Blitzlichtlampen-Temperbehandlung erforderlich. Dies wird jedoch auf der aktiven Schicht selektiv bewirkt, das heißt, zum Beispiel wird der Abschnitt der aktiven Schicht unter dem isolierenden Material 609 nicht getempert. Dementsprechend sollte der Temperbehandlungsschritt jedes Mal durchgeführt werden, wenn eine Störstellendotierung vorgenommen wird.
  • Auch ist es schwierig, das isolierende Material 609 zu bilden. Im Allgemeinen ist der isolierende Film 0,5 bis 2 μm dick, während der Basisfilm 602 auf dem Substrat 1.000 bis 3.000 Å dick ist. Dementsprechend besteht die Gefahr, dass die Basisschicht 602 unbeabsichtigt geätzt wird und das Substrat freigelegt wird, wenn der isolierende Film 608 geätzt wird. Als Ergebnis kann die Ausbeute der Produktion nicht gesteigert werden, weil die Substrate für TFTs viele Elemente enthalten, die für Silicium-Halbleiter schädlich sind.
  • Ferner ist es schwierig, die Dicke des isolierenden Materials 609 genau zu kontrollieren. Die anisotrope Ätzbehandlung wird durch ein Plasma-Trockenätzverfahren, z. B. Reaktives Ionenätzen (RIE) durchgeführt. Wegen der Verwendung eines Substrats mit einer isolierenden Fläche im Unterschied zur Verwendung eines Siliciumsubstrats in einer integrierten Halbleiterschaltung ist jedoch die empfindliche Kontrolle des Plasmas schwierig. Deswegen ist die Bildung des isolierenden Materials 609 schwierig.
  • Da die oben erwähnten Regionen hohen spezifischen elektrischen Widerstands so dünn wie möglich gemacht werden sollten, macht es die obige Schwierigkeit des genauen Kontrollierens der Bildung des isolierenden Materials 609 schwierig, den TFT mit einer gleich bleibenden Qualität in Massenproduktion herzustellen. Auch die Notwendigkeit, die Ionendotierung zweimal durchzuführen, macht das Verfahren kompliziert.
  • JP-A-5114724 beschreibt eine Feldeffekt-Halbleitervorrichtung mit isoliertem Gatter, welche durch die Schritte des Bildens einer leitfähigen Struktur auf einem Halbleitersubstrat durch einen gatterisolierenden Film, des Einführens von Störstellen in das Halbleitersubstrat mit der leitfähigen Struktur als Maske, des Oxidierens einer äußeren Fläche der leitfähigen Struktur, um darin eine Gatterelektrode zu hinterlassen, und des Einführens von Störstellen in das Halbleitersubstrat mit der oxidierten leitfähigen Struktur als Maske hergestellt wird.
  • Aus EP-A-0 502 749 ist es bekannt, die Gatterelektrode eines TFT aus einem anodisierbaren Material zu bilden und die Gatterelektrode zu anodisieren, um darauf eine anodische Oxidschicht zu bilden.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung wird eine Halbleitervorrichtung zum Ansteuern einer Aktivmatrixvorrichtung bereitgestellt, wie sie in Patentanspruch 1 definiert ist. Ein Verfahren zur Bildung eines Transistors aus dieser Vorrichtung umfasst das Folgende: Bilden einer Halbleiterschicht auf einer isolierenden Fläche; Bilden einer isolierenden Schicht auf der Halbleiterschicht; Bilden einer Gatterelektrode, welche ein anodisierbares Material umfasst, auf der isolierenden Schicht und Anodisieren der Gatterelektrode, um eine anodische Oxidschicht wenigstens auf einer Seitenfläche der Gatterelektrode zu bilden, was aus EP-A-0 502 749 bekannt ist, und dann das Entfernen oder Ausdünnen eines Abschnitts der isolierenden Schicht durch Ätzen, wobei die anodische Oxidschicht als Maske benutzt wird, um eine gatterisolierende Schicht zu bilden; Entfernen der anodischen Oxidschicht und Einführen von Leitfähigkeits-Störstellen in den Halbleiterfilm, wobei die Gatterelektrode als Maske benutzt wird, durch einen Abschnitt der gatterisolierenden Schicht hindurch.
  • Gemäß diesem Verfahren wird eine Fläche einer Gatterelektrode oxidiert, und diese Oxidschicht wird benutzt, um die Region hohen spezifischen elektrischen Widerstands zu definieren. Die Oxidschicht wird durch anodische Oxidation gebildet. Die Anwendung dieser anodischen Oxidation, um die Oxidschicht zu bilden, ist im Vergleich zu dem oben erwähnten anisotropen Ätzen vorteilhaft, weil die Dicke der anodischen Oxidschicht genau kontrolliert werden kann und mit einer ausgezeichneten Einheitlichkeit in einer Dicke bis herunter auf 1.000 Å oder weniger und bis herauf auf 5.000 Å oder mehr gebildet werden kann.
  • Gemäß einem bevorzugten Merkmal des Verfahrens kann es zwei Arten des anodischen Oxids in der oben erwähnten anodischen Oxidschicht geben. Eines ist ein anodisches Oxid des Barrieretyps, und das andere ist ein anodisches Oxid des porösen Typs. Die poröse anodische Oxidschicht kann gebildet werden, indem ein saurer Elektrolyt verwendet wird, welcher einen pH-Wert unter 2,0 aufweist, zum Beispiel 0,8 bis 1,1 in dem Fall der Verwendung einer wässrigen Oxalsäurelösung. Wegen des starken Säuregehalts wird der Metallfilm während der Anodisierung gelöst, und das resultierende anodische Oxid wird porös. Der Widerstand eines solchen Films ist sehr niedrig, so dass die Dicke des Films einfach erhöht werden kann. Auf der anderen Seite wird das anodische Oxid des Barrieretyps unter Verwendung eines schwächer sauren oder ungefähr neutralen Elektrolyts gebildet. Da das Metall nicht gelöst wird, wird das resultierende anodische Oxid dicht und stark isolierend. Ein geeigneter pH-Bereich für den Elektrolyt für die Bildung des anodischen Oxids des Barrieretyps liegt oberhalb von 2,0, vorzugsweise oberhalb von 3, zum Beispiel zwischen 6,8 und 7,1. Während das anodische Oxid des Barrieretyps nicht geätzt werden kann, es sei denn, ein Ätzmittel wird verwendet, welches Fluorwasserstoffsäure enthält, kann das anodische Oxid des porösen Typs mit einem Phosphorsäure-Ätzmittel selektiv geätzt werden, welches verwendet werden kann, ohne andere Materialien zu beschädigen, die bei der Herstellung eines TFT verwendet werden, zum Beispiel Silicium und Siliciumoxid. Auch werden sowohl das anodische Oxid des Barrieretyps als auch das anodische Oxid des porösen Typs durch Trockenätzen kaum geätzt. Insbesondere weisen beide Typen anodischer Oxide ein ausreichend hohes Selektivitätsverhältnis für das Ätzen in Bezug auf Siliciumoxid auf.
  • Andere Merkmale der vorliegenden Erfindung sind in den beigefügten Patentansprüchen ausgeführt und werden in der folgenden Beschreibung von Ausführungsbeispielen erläutert, welche in den begleitenden Zeichnungen veranschaulicht sind.
  • Die vorstehenden Merkmale der vorliegenden Erfindung erleichtern die Herstellung einer Aktivmatrixvorrichtung, wobei die TFTs Regionen hohen spezifischen elektrischen Widerstands aufweisen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A bis 1F sind Querschnittsansichten, welche ein Herstellungsverfahren eines TFT gemäß Beispiel 1 der Erfindung zeigen;
  • 2A bis 2F sind Querschnittsansichten, welche ein Herstellungsverfahren eines TFT gemäß Beispiel 2 der Erfindung zeigen;
  • 3A bis 3F sind Querschnittsansichten, welche ein Herstellungsverfahren eines TFT gemäß Beispiel 3 der Erfindung zeigen;
  • 4A bis 4D sind vergrößerte Ansichten eines Teils eines TFT gemäß der vorliegenden Erfindung;
  • 5A und 5B zeigen ein Schaltungssubstrat für eine Aktivmatrixvorrichtung gemäß der vorliegenden Erfindung, in welcher ein TFT verwendet wird;
  • 6A bis 6F sind Querschnittsansichten, welche ein Herstellungsverfahren für einen TFT des Standes der Technik zeigen;
  • 7A bis 7F sind Querschnittsansichten, welche ein Herstellungsverfahren für einen TFT gemäß einem vierten Beispiel zeigen;
  • 8A bis 8F sind Querschnittsansichten, welche ein Herstellungsverfahren für einen TFT gemäß einem fünften Beispiel zeigen;
  • 9A bis 9F sind Querschnittsansichten, welche ein Herstellungsverfahren für einen TFT gemäß einem sechsten Beispiel zeigen;
  • 10A bis 10F sind Querschnittsansichten, welche ein Herstellungsverfahren für einen TFT gemäß einem siebten Beispiel zeigen;
  • 11A bis 11F sind Querschnittsansichten, welche ein Herstellungsverfahren für einen TFT gemäß einem achten Beispiel zeigen;
  • 12A bis 12F sind Querschnittsansichten, welche ein Herstellungsverfahren für einen TFT gemäß einem neunten Beispiel zeigen;
  • 13A bis 13D sind Querschnittsansichten, welche ein anodisches Oxidationsverfahren gemäß einem Verfahren zeigen, das angewendet wird, um die Vorrichtung der vorliegenden Erfindung zu bilden.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Bezug nehmend auf 1A, wird auf einem Substrat 101 ein isolierender Basisfilm 102 bereitgestellt. Eine aktive Schicht 103, welche einen kristallinen Halbleiter umfasst, wird auf dem isolierenden Basisfilm 102 gebildet. In dieser Beschreibung umfasst der Begriff „kristalliner Halbleiter" einen monokristallinen, polykristallinen oder semiamorphen Halbleiter, in welchem zumindest teilweise Kristallkomponenten enthalten sind. Ferner wird ein isolierender Film 104 gebildet, welcher Siliciumoxid oder Ähnliches umfasst und die aktive Schicht 103 bedeckt.
  • Ferner wird auf dem isolierenden Film 104 ein Film gebildet, welcher ein anodisierbares Material umfasst. Beispiele für das anodisierbare Material sind Aluminium, Tantal, Titan, Silicium usw. Diese Materialien können einzeln oder in einer mehrschichtigen Form unter Verwendung von zwei oder mehreren dieser verwendet werden. Zum Beispiel ist es möglich, eine doppelschichtige Struktur zu verwenden, in welcher Titansilicid auf Aluminium oder Aluminium auf Titannitrid ausgebildet ist. Die Dicke jeder Schicht kann gemäß einer erforderlichen Eigenschaft der Vorrichtung bestimmt werden. Danach wird der Film strukturiert oder geätzt, um eine Gatterelektrode 105 zu bilden.
  • Dann, Bezug nehmend auf 1B, wird die Gatterelektrode 105 anodisiert, indem an diese ein elektrischer Strom in einem Elektrolyten angelegt wird, um ein poröses anodisches Oxid 106 auf den oberen und Seitenflächen der Gatterelektrode zu bilden. Als Elektrolyt für diese anodische Oxidation wird eine wässrige Säurelösung verwendet, welche Zitronensäure, Oxalsäure, Phosphorsäure, Chromsäure oder Schwefelsäure zu 3 bis 20% enthält. Die angelegte Spannung beträgt 10 bis 30 V, und die Dicke beträgt 0,5 μm oder mehr. Wegen der Verwendung einer Säurelösung wird das Metall, z. B. Aluminium, während der Anodisierung gelöst, und der resultierende anodische Oxidationsfilm wird porös. Auch ist wegen der porösen Struktur der Widerstand des Oxidfilms sehr niedrig, so dass dessen Dicke mit einer relativ geringen Spannung erhöht werden kann. Dasselbe gilt für die Verwendung einer alkalischen Lösung, wenn das Metall amphoter ist.
  • Bezug nehmend auf 1D, wird der isolierende Film 104 durch Trockenätzen oder Nassätzen geätzt, wobei der anodische Oxidfilm 106 als Maske benutzt wird. Die Ätzbehandlung kann fortgesetzt werden, bis die Fläche der aktiven Schicht frei liegt, oder kann beendet werden, bevor die Fläche der aktiven Schicht frei liegt. Es ist jedoch in Betracht der Produktivität, Produktionsausbeute und Einheitlichkeit zu bevorzugen, die Ätzbehandlung fortzusetzen, bis die Fläche der aktiven Schicht frei liegt. Der Abschnitt des isolierenden Films 104 unterhalb der Gatterelektrode 105 und dem anodischen Oxidfilm 106 verbleibt als gatterisolierender Film 104'. Wenn Aluminium, Tantal oder Titan als eine Hauptkomponente der Gatterelektrode verwendet werden, während der gatterisolierende Film 104 Siliciumoxid umfasst, ist es möglich, für eine Trockenätzbehandlung ein fluorhaltiges Ätzmittel wie NF3 und SF6 zu verwenden. In diesem Fall wird der isolierende Film 104 schnell geätzt, während die Ätzgeschwindigkeit von Aluminiumoxid, Tantaloxid und Titanoxid so gering ist, dass ein selektives Ätzen des isolierenden Films 104 durchgeführt werden kann.
  • Auch ist es im Fall der Anwendung einer Nassätzbehandlung möglich, ein Ätzmittel zu verwenden, welches Fluorwasserstoffsäure enthält, z. B. 1/100 Fluorwasserstoffsäure. In diesem Fall kann der isolierende Siliciumoxidfilm 104 ebenfalls selektiv geätzt werden, weil die Ätzgeschwindigkeit des Oxids des Aluminiums, Tantals und Titans ausreichend gering ist.
  • Nach dem Ätzen des isolierenden Films 194 wird der anodische Oxidfilm 106 entfernt. Als Ätzmittel kann eine Lösung verwendet werden, welche Phosphorsäure enthält. Zum Beispiel ist eine gemischte Säure aus einer Phosphorsäure, einer Essigsäure und einer Salpetersäure wünschenswert. Wenn jedoch Aluminium als Gatterelektrode verwendet wird, wird die Gatterelektrode von dem Ätzmittel ebenfalls geätzt. Gemäß einem bevorzugten Merkmal der vorliegenden Erfindung wird dieses Problem durch Bereitstellen eines anodischen Oxidfilms 107 des Barrieretyps zwischen der Gatterelektrode und dem anodischen Oxid 106 gelöst, wie in 1C dargestellt.
  • Der anodische Oxidfilm 107 kann gebildet werden, indem nach der Bildung des anodischen Oxids 106 in einer Ethylenglykollösung, welche eine Weinsäure, Borsäure oder Salpetersäure zu 3 bis 10% enthält, ein elektrischer Strom an die Gatterelektrode angelegt wird. Die Dicke des anodischen Oxids 107 kann in Abhängigkeit von der Stärke der Spannung zwischen der Gatterelektrode und einer Gegenelektrode bestimmt werden. Es sollte angemerkt werden, dass der Elektrolyt, welcher bei dieser anodischen Oxidation verwendet wird, relativ neutral ist, so dass die Dichte des anodischen Oxids erhöht werden kann, anders als bei Verwendung einer Säurelösung. Daher kann ein anodisches Oxid des Barrieretyps gebildet werden. Die Ätzgeschwindigkeit des anodischen Oxids des porösen Typs ist zehn Mal höher als diejenige des anodischen Oxids des Barrieretyps.
  • Dementsprechend kann das poröse anodische Oxid 106 durch das phosphorsäurehaltige Ätzmittel entfernt werden, ohne die Gatterelektrode zu beschädigen.
  • Da der gatterisolierende Film 104 bezüglich des porösen anodischen Oxids 106 in selbstjustierender Weise gebildet wird, ist der äußere Rand des gatterisolierenden Films 104' von dem äußeren Rand des anodischen Oxids des Barrieretyps 107 um den Abstand „y" entfernt, wie in 1D dargestellt. Einer der Vorteile der Verwendung eines anodischen Oxids ist es, dass dieser Abstand „y" durch die Dicke des anodischen Oxids in selbstjustierender Weise bestimmt werden kann.
  • Bezug nehmend auf 1E, werden n-leitende oder g-leitende Störstellenionen in die aktive Schicht 103 hinein beschleunigt, um Regionen 108 und 111 hoher Störstellenkonzentration in dem Abschnitt zu bilden, auf welchem der gatterisolierende Film 104' entfernt (oder ausgedünnt) worden ist, und um Regionen 109 und 110 niedriger Störstellenkonzentration zu bilden, auf welchen der gatterisolierende Film verbleibt. Die Konzentration der Störstellenionen in den Regionen 109 und 110 ist relativ gering im Vergleich zu derjenigen in den Regionen 108 und 111, weil die Störstellenionen durch den gatterisolierenden Film 104' hindurch in die Regionen 109 und 110 eingeführt werden. Auch ist wegen der höheren Konzentration der hinzugefügten Störstellen der elektrische Widerstand der Störstellenregionen 108 und 111 niedriger als derjenige der Störstellenregionen 109 und 110. Der Unterschied in der Konzentration der Störstellenionen hängt von der Dicke des gatterisolierenden Films 104' ab. Normalerweise ist die Konzentration in den Regionen 109 und 110 um 0,5 bis 3 Stellen geringer als diejenige in den Regionen 108 und 111.
  • Der Abschnitt der aktiven Schicht gerade unterhalb der Gatterelektrode ist nicht mit Störstellen dotiert und kann intrinsisch oder weitgehend intrinsisch belassen werden. Somit wird eine Kanalregion definiert. Nach der Einführung der Störstellen werden die Störstellen durch Bestrahlen der Störstellenregionen mit einem Laser oder einem Licht, welches eine dem Laserlicht äquivalente Stärke aufweist, aktiviert. Dieser Schritt kann in einem Schritt beendet werden. Als Ergebnis ist der Rand 112 des gatterisolierenden Films 104' annähernd an dem Rand 113 der Region hohen spezifischen elektrischen Widerstands 110 ausgerichtet, wie in 1E und 1F dargestellt.
  • Wie oben erläutert, können die Regionen hohen spezifischen elektrischen Widerstands 109 und 110 in selbstjustierender Weise durch die Dicke „y" des anodischen Oxidfilms 106 bestimmt werden, welche wiederum durch die Menge des elektrischen Stroms bestimmt wird, welcher der Gatterelektrode während des Schritts der anodischen Oxidation zugeführt wird. Dies ist der Verwendung eines isolierenden Materials in Nachbarschaft zur Gatterelektrode, wie sie in 6A bis 6F dargestellt ist, weit überlegen.
  • Das vorstehende Verfahren ist auch vorteilhaft, weil die Regionen niedrigen spezifischen elektrischen Widerstands und die Regionen hohen spezifischen elektrischen Widerstands in einem einzigen Störstellen-Dotierungsschritt gebildet werden können. Auch besteht im Stand der Technik das Problem, dass es wegen des hohen spezifischen elektrischen Widerstands schwierig ist, einen Ohm'schen Kontakt zwischen der Region hohen spezifischen elektrischen Widerstands und einer Elektrode herzustellen, und dass deswegen die Drain-Spannung unerwünscht gesenkt wird, während zur selben Zeit der hohe spezifische elektrische Widerstand den Vorteil aufweist, dass es möglich ist, das Auftreten heißer Ladungsträger zu vermeiden und die Zuverlässigkeit der Vorrichtung zu erhöhen. Das Verfahren der vorliegenden Erfindung löst diese Probleme und macht es möglich, eine Region hohen spezifischen elektrischen Widerstands, welche eine Breite von 0,1 bis 1 μm aufweist, in selbstjustierender Weise zu bilden, und ermöglicht es, einen Ohm'schen Kontakt zwischen den Elektroden und den Source- und Drain-Regionen herzustellen.
  • Auch kann die örtliche Beziehung der Grenze zwischen der Kanalregion und der Region hohen spezifischen elektrischen Widerstands (109 oder 110) zu der Gatterelektrode kontrolliert werden, indem die Dicke des anodischen Oxids des Barrieretyps 107 verändert wird, wie oben in Bezug auf 4A bis 4D erläutert. Wenn zum Beispiel ein Ionendotierungsverfahren (auch als Plasmadotierung bezeichnet) angewendet wird, werden Ionen eingeführt, ohne der Masse nach getrennt zu werden, so dass der Einfallswinkel der Ionen nicht einheitlich ist. Deswegen neigen die in die aktive Schicht eingeführten Ionen dazu, sich in seitlicher Richtung zu streuen.
  • 4A zeigt eine vergrößerte Teilansicht des in 1E dargestellten TFT. Unter der Bezugsziffer 401 ist eine Gatterelektrode dargestellt. Unter der Bezugsziffer 402 ist ein anodisches Oxid des Barrieretyps dargestellt, welches dem anodischen Oxid des Barrieretyps 107 der 1E entspricht. Unter der Bezugsziffer 404 ist eine aktive Schicht dargestellt. Die Dicke der aktiven Schicht beträgt zum Beispiel etwa 800 Å. Wenn die Dicke des anodischen Oxids 402 ungefähr dieselbe ist wie die Dicke der aktiven Schicht 404, ist der Rand 405 der Gatterelektrode weitgehend am Rand 406 der Region hohen spezifischen elektrischen Widerstands 407 ausgerichtet.
  • Wenn die anodische Oxidschicht 402 dicker ist als die aktive Schicht, zum Beispiel 3.000 Å, ist der Rand 405 der Gatterelektrode vom Rand 406 der Region hohen spezifischen elektrischen Widerstands abgesetzt, wie in 4B dargestellt. Wenn auf der anderen Seite das anodische Oxid 402 im Vergleich zur aktiven Schicht relativ dünn ist, überlappt die Gatterelektrode die Region hohen spezifischen elektrischen Widerstands, wie in 4C dargestellt. Das Ausmaß dieses Überlappens erreicht sein Maximum, wenn es um die Gatterelektrode 401 herum kein anodisches Oxid gibt, wie in 4D dargestellt.
  • Im Allgemeinen wird durch die abgesetzte Struktur der Leckstrom in Rückwärtsrichtung (Kriechstrom) verringert und das Schaltverhältnis erhöht. Die abgesetzte Struktur ist für TFTs geeignet, die für die Ansteuerung von Pixeln einer Flüssigkristallvorrichtung verwendet werden, in welcher der Leckstrom soweit wie möglich vermieden werden sollte. Es besteht jedoch eine Tendenz, dass sich das anodische Oxid aufgrund von Heißelektronen abgebaut wird, die am Rand der Region hohen spezifischen elektrischen Widerstands auftreten und von dem Oxid eingefangen werden.
  • Wenn die Gatterelektrode die Regionen hohen spezifischen elektrischen Widerstands überlappt, kann der obige Nachteil des Abbaus verringert werden, und der Durchlassstrom wird erhöht. Es besteht jedoch der Nachteil, dass der Leckstrom ansteigt. Aus diesem Grund ist die überlappende Struktur für TFTs geeignet, die in einer Peripherieschaltung einer monolithischen Aktivmatrixvorrichtung bereitgestellt werden. Dementsprechend kann in Abhängigkeit von der Verwendung eine geeignete Konfiguration aus 4A bis 4E ausgewählt werden.
  • [Beispiel 1]
  • Bezug nehmend wiederum auf 1A bis 1F, wird ein Verfahren zur Herstellung eines TFT detaillierter beschrieben. Ein Glassubstrat Corning 7059 mit den Abmessungen 300 mm × 400 mm oder 100 mm × 100 mm wird als das Substrat 101 verwendet. Als Basisfilm 102 wird auf dem Substrat zum Beispiel durch Sputtern in einem Sauerstoffgas ein Siliciumoxidfilm einer Dicke von 100 bis 300 nm gebildet. Es ist jedoch möglich, ein Plasma-CVD-Verfahren unter Verwendung von TEOS als ein Startmaterial anzuwenden, um die Produktivität zu verbessern.
  • Ein kristalliner Siliciumfilm 103 in Form einer Insel wird gebildet, indem ein amorphes Silicium zu einer Dicke von 300 bis 5.000 Å, vorzugsweise 500 bis 1.000 Å, durch Plasma-CVD oder LPCVD aufgebracht wird, dieses dann durch Erwärmen bei 550 bis 600°C für 24 Stunden in einer reduzierenden Atmosphäre kristallisiert und dann strukturiert wird. Statt des Wärme-Temperns kann eine Laser-Temperbehandlung durchgeführt werden. Des Weiteren wird darauf durch Sputtern ein Siliciumoxidfilm 104 einer Dicke von 70 bis 150 nm gebildet.
  • Dann wird durch Elektronenstrahlverdampfung oder Sputtern ein Aluminiumfilm, welcher 1 Gew.-% Si oder 0,1 bis 0,3 Gew.-% Sc (Scandium) enthält, mit einer Dicke von 1.000 Å bis 3 μm gebildet. Durch Strukturieren des Aluminiumfilms wird eine Gatterelektrode 105 gebildet, wie in 1A dargestellt.
  • Des Weiteren wird, Bezug nehmend auf 1B, die Gatterelektrode 105 anodisch oxidiert, indem an diese ein Strom in einem Elektrolyt angelegt wird, um einen anodischen Oxidfilm 106 einer Dicke von 3.000 bis 6.000 Å, zum Beispiel 5.000 Å, zu bilden. Als Elektrolyt wird eine wässrige Säurelösung aus Zitronensäure, Oxalsäure, Phosphorsäure, Chromsäure oder Schwefelsäure zu 3 bis 20 verwendet. Die angelegte Spannung beträgt 10 bis 30 V, während der angelegte Strom konstant gehalten wird. In diesem Beispiel wird Oxalsäure verwendet. Die Temperatur des Elektrolyten beträgt 30°C. Es wird 20 bis 40 Minuten lang eine Spannung von 10 V angelegt. Die Dicke des anodischen Oxidfilms wird in Abhängigkeit von der Zeit für die anodische Oxidation gesteuert.
  • Danach wird die Gatterelektrode einer weiteren anodischen Oxidation in einem anderen Elektrolyt unterworfen, welcher eine Ethylenglykollösung umfasst, die Weinsäure, Borsäure oder Salpetersäure zu 3 bis 10 enthält, um einen anodischen Oxidfilm des Barrieretyps um die Gatterelektrode herum zu bilden. Die Temperatur des Elektrolyten wird vorzugsweise unterhalb der Raumtemperatur gehalten, zum Beispiel auf 10°C, um die Qualität des Oxidfilms zu verbessern. Die Dicke des anodischen Oxidfilms 107 steht im Verhältnis zur Stärke der angelegten Spannung. Die angelegte Spannung wird aus einem Bereich von 80 bis 150 V gewählt. Wenn die angelegte Spannung 150 V beträgt, wird der Film 2.000 Å dick. Die Dicke des anodischen Oxidfilms 107 wird gemäß einer erforderlichen Konfiguration des TFT bestimmt, wie in Bezug auf 4A bis 4D beschrieben, es wäre jedoch erforderlich, die Spannung auf 250 V oder höher anzuheben, um einen anodischen Oxidfilm einer Dicke von 3.000 Å oder mehr zu erhalten. Da die Gefahr besteht, dass der TFT durch eine so hohe Spannung beschädigt wird, wird bevorzugt, die Dicke des anodischen Oxids 107 so zu wählen, dass sie 3.000 Å oder weniger beträgt.
  • Bezug nehmend auf 1D, wird der Siliciumoxidfilm 104 teilweise durch Trockenätzen entfernt. Diese Ätzbehandlung kann entweder in einem Plasmamodus einer isotropen Ätzbehandlung oder in einem Modus des reaktiven Ionenätzens einer anisotropen Ätzbehandlung stattfinden. Das Selektivitätsverhältnis des Siliciums und des Siliciumoxids sollte jedoch groß genug sein, so dass die aktive Siliciumschicht nicht so sehr geätzt werden sollte. Auch werden die anodischen Oxide 106 und 107 durch CF4 nicht geätzt, während der Siliciumoxidfilm 104 selektiv geätzt wird. Da der Abschnitt des Siliciumoxidfilms 104 unter dem porösen anodischen Oxid 106 nicht geätzt wird, verbleibt ein gatterisolierender Film 104' ungeätzt.
  • Dann, Bezug nehmend auf 1E, wird nur der poröse anodische Oxidfilm 106 mit einer Ätzgeschwindigkeit von zum Beispiel 600 Å/Minute geätzt, indem eine gemischte Säure aus Phosphorsäure, Essigsäure oder Salpetersäure verwendet wird. Der gatterisolierende Film 104' bleibt bestehen.
  • Nach dem Entfernen des porösen anodischen Oxidfilms 106 wird, um der Halbleiterschicht einen Leitfähigkeitstyp zu verleihen, ein Störstellenelement durch ein Ionendotierungsverfahren hinzugefügt, wobei die Gatterelektrode und der anodische Oxidfilm des Barrieretyps 107 und der gatterisolierende Film 104' in selbstjustierender Weise als Maske verwendet werden. Als Ergebnis werden die Störstellenregionen hohen spezifischen elektrischen Widerstands 109 und 110 und die Störstellenregionen niedrigen spezifischen elektrischen Widerstands (Source- und Drain-Regionen) 108 und 111 gebildet. Im Fall der Bildung von p-leitenden Regionen wird Diboran (B2H6) als Dotierstoffgas verwendet. Die Dosis beträgt 5 × 1014 bis 5 × 1015 Atome/cm2. Die Beschleunigungsenergie beträgt 10 bis 30 kV. Nach der Einführung werden die hinzugefügten Störstellen durch Verwendung eines KrF-Excimerlasers (Wellenlänge 248 nm, Impulsbreite 20 ns) aktiviert.
  • Wenn die Konzentration der Störstellen in der aktiven Schicht durch SIMS (Sekundärionen-Massenspektrometrie) gemessen wird, beträgt die Störstellenkonzentration in der Source- und Drain-Region 108 und 111 1 × 1020 bis 2 × 1021 Atome/cm3, und die Störstellenkonzentration in den Regionen hohen spezifischen elektrischen Widerstands 109 und 110 beträgt 1 × 1017 bis 2 × 1018 Atome/cm3. Dies entspricht einer Dosis von 5 × 1014 bis 5 × 1015 Atomen/cm2 im ersteren Fall und 2 × 1013 bis 5 × 1014 Atomen/cm2 im letzteren Fall. Dieser Unterschied wird durch die Gegenwart des gatterisolierenden Films 104' verursacht. Im Allgemeinen ist die Konzentration in den Regionen niedrigen spezifischen elektrischen Widerstands 0,5 bis 3 Mal höher als in den Regionen hohen spezifischen elektrischen Widerstands.
  • Dann wird auf der gesamten Struktur durch CVD ein isolierender Zwischenschichtfilm 114 aus Siliciumoxid in einer Dicke von 3.000 Å gebildet, wonach Kontaktlöcher durch den isolierenden Film hindurch gebildet werden und darin Aluminiumelektroden gebildet werden, um die Source- und Drain-Regionen in Kontakt zu bringen, wie in 1F dargestellt. Schließlich wird eine Wasserstoff-Temperbehandlung durchgeführt, um die Bildung des TFT abzuschließen.
  • In Bezug auf 5A wird ein Beispiel für die Vorrichtung der vorliegenden Erfindung zum Ansteuern einer Aktivmatrixvorrichtung, z. B. einer Flüssigkristallvorrichtung, erläutert. In 5A sind drei TFTs auf einem Substrat ausgebildet. TFT 1 und TFT 2 werden als Ansteuerungs-TFTs in einem peripheren Schaltkreis verwendet. Das anodische Oxid des Barrieretyps 501 und 502 in TFT 1 und TFT 2 ist 200 bis 1.000 Å dick, zum Beispiel 500 Å. Deswegen überlappt die Gatterelektrode die Regionen hohen spezifischen elektrischen Widerstands. Der Drain-Bereich des TFT 1 und der Source-Bereich des TFT 2 sind miteinander verbunden, der Source-Bereich des TFT 1 ist geerdet, und der Drain-Bereich des TFT 2 ist mit einer Spannungsquelle verbunden. So wird ein CMOS-Inverter gebildet. Er soll nicht auf diese Konfiguration beschränkt sein, sondern es können alle möglichen anderen Schaltkreise gebildet werden.
  • Auf der anderen Seite wird der TFT 3 als Pixel-TFT zum Ansteuern eines Pixels verwendet. Das anodische Oxid 503 ist 2.000 Å dick, so dass ein abgesetzter Bereich gebildet wird. Diese Konfiguration entspricht der in 4B dargestellten Struktur. Dementsprechend wird der Leckstrom verringert. Einer der Source- und Drain-Bereiche des TFT 3 ist mit einer Pixelelektrode 504 verbunden, die aus Indiumzinnoxid (ITO) hergestellt ist. Währenddessen sind die TFTs 1 und 3 N-Kanal-TFTs, während TFT 2 ein P-Kanal-TFT ist.
  • [Beispiel 2]
  • Bei diesem Beispiel handelt es sich um eine Verbesserung des Beispiels 2, in welcher die Source- und Drain-Regionen mit einer Silicidschicht versehen sind. Bezug nehmend auf 2A, ist unter der Bezugsziffer 201 ein Glassubstrat Corning 7059, unter 202 ein Basisfilm, unter 203 eine Siliciuminsel, unter 204 ein isolierender Film, unter 205 eine Al-Gatterelektrode (200 nm bis 1 μm dick) und unter 206 ein poröser anodischer Oxidfilm (3.000 Å bis 1 μm, z. B. 5.000 Å dick) dargestellt. Um diese Elemente zu bilden, wird dasselbe Verfahren angewendet, wie im Beispiel 1 erläutert, von einer erneuten Erläuterung wird daher abgesehen.
  • Bezug nehmend auf 2B wird nach der Bildung des porösen anodischen Oxids 206 auf dieselbe Weise wie im Beispiel 1 ein anodischer Oxidfilm des Barrieretyps 207 einer Dicke von 1.000 bis 2.500 Å gebildet. Danach wird ein gatterisolierender Film 204' gebildet, indem der isolierende Film 204 geätzt wird, wobei das poröse anodische Oxid 206 in selbstjustierender Weise als Maske benutzt wird.
  • Dann wird das poröse anodische Oxid 206 durch Ätzen entfernt, wobei das anodische Oxid des Barrieretyps 207 als Maske benutzt wird. Des Weiteren wird eine Ionendotierung mit einem Störstellenelement (Phosphor) vorgenommen, wobei die Gatterelektrode 205 und das anodische Oxid 207 in selbstjustierender Weise als Maske benutzt werden, so dass die Störstellenregionen niedrigen spezifischen elektrischen Widerstands 208 und 211 und die Störstellenregionen hohen spezifischen elektrischen Widerstands 209 und 210 gebildet werden, wie in 2C dargestellt. Die Dosis beträgt 1 × 1014 bis 5 × 1014 Atome/cm2, und die Beschleunigungsspannung beträgt 30 bis 90 kV.
  • Bezug nehmend auf 2D, wird durch Sputtern auf der gesamten Fläche ein Metallfilm 212, z. B. Titan, gebildet. Die Dicke des Metalls beträgt 50 bis 500 Å. Die Regionen niedrigen spezifischen elektrischen Widerstands 208 und 211 stehen in direktem Kontakt mit dem Metallfilm. Statt des Titans können auch andere Metalle verwendet werden, zum Beispiel Nickel, Molybdän, Wolfram, Platin oder Palladium.
  • Danach wird die Fläche mit einem KrF-Excimerlaser (Wellenlänge 248 nm, Impulsbreite 20 ns) bestrahlt, um die eingefügten Störstellen zu aktivieren und die Metallsilicidregionen 213 und 214 zu bilden, indem der Metallfilm und das Silicium in der aktiven Schicht zur Reaktion gebracht werden. Die Energiedichte des Laserstrahls beträgt 200 bis 400 mJ/cm2, vorzugsweise 250 bis 300 mJ/cm2. Auch ist es wünschenswert, das Substrat während der Laserbestrahlung auf 200 bis 500°C zu halten, um ein Ablösen des Titanfilms zu vermeiden.
  • Es ist natürlich möglich, andere Lichtquellen als einen Excimerlaser zu verwenden. Ein gepulster Laserstrahl ist jedoch mehr zu bevorzugen als ein Dauerstrichlaser, weil im Fall eines Dauerstrichlasers die Bestrahlungszeit länger ist und die Gefahr besteht, dass der bestrahlte Film sich thermisch ausdehnt und ablöst.
  • Beispiele für einen gepulsten Laser sind ein IR-Licht-Laser, z. B. ein Nd:YAG-Laser (bevorzugt wird eine Güteschalter-Impulsschwingung), eine zweite Oberwelle des Nd:YAG (sichtbares Licht) und ein UV-Licht-Laser, z. B. ein KrF-, XeCl- und ArF-Excimerlaser. Wenn der Laserstrahl von der Oberseite des Metallfilms emittiert wird, ist es notwendig, die Wellenlängen des Lasers so auszuwählen, dass sie auf dem Metallfilm nicht reflektiert werden. Es besteht jedoch kein Problem, wenn der Metallfilm ausreichend dünn ist. Es ist auch möglich, den Laser von der Substratseite emittieren zu lassen. In diesem Fall ist es notwendig, einen Laser auszuwählen, welcher durch das Silicium hindurch senden kann.
  • Auch kann statt der Laser-Temperbehandlung eine Lampen-Temperbehandlung mit sichtbarem Licht oder Nahinfrarotlicht vorgenommen werden. In solch einem Fall wird die Temperbehandlung vorgenommen, um die Fläche auf 600 bis 1.000°C aufzuheizen, zum Beispiel einige Minuten lang bei 600°C oder einige zehn Sekunden lang bei 1.000°C. Durch eine Temperbehandlung mit Nahinfrarotstrahlen (z. B. 1,2 μm) wird das Glassubstrat nicht so sehr erhitzt, weil die Nahinfrarotstrahlen von Silicium-Halbleitern selektiv absorbiert werden. Ferner ist es durch Verkürzung der Bestrahlungszeit möglich zu verhindern, dass das Glas erhitzt wird.
  • Danach wird, Bezug nehmend auf 2E, nur der verbleibende nicht umgesetzte Titanfilm, zum Beispiel auf der Gatterelektrode oder dem gatterisolierenden Film, weggeätzt, wobei ein Ätzmittel verwendet wird, welches Wasserstoffperoxid, Ammonium und Wasser im Verhältnis 5:2:2 enthält. Als Ergebnis verbleiben das Titansilicid 213 und 214.
  • Bezug nehmend auf 2F, wird auf der gesamten Fläche ein isolierender Zwischenschichtfilm 217 gebildet, indem Siliciumoxid in einer Dicke von 2.000 Å bis 1 μm, zum Beispiel 3.000 Å, durch CVD aufgebracht wird. Durch den isolierenden Film 217 hindurch werden auf den Source- und Drain-Regionen 213 und 214 Kontaktlöcher gebildet, wonach darin Aluminiumelektroden oder Verdrahtungen 218 und 219 einer Dicke von 2.000 Å bis 1 μm, z. B. 5.000 Å, gebildet werden. Die Verwendung des Metallsilicids sorgt im Vergleich zur Verwendung von Silicium-Halbleitern für eine stabile Grenzflächen mit dem Aluminium und sorgt für einen guten Kontakt mit der Aluminiumelektrode. Der Kontakt kann weiter verbessert werden, indem ein Barrieremetall, zum Beispiel Titannitrid, zwischen den Aluminiumelektroden 218 und 219 und den Metallsilicid-Regionen 213 und 214 gebildet wird. Der Flächenwiderstand der Silicid-Regionen kann auf 10 bis 50 Ω/⎕ gebracht werden, während der der die Regionen hohen spezifischen elektrischen Widerstands 209 und 210 10 bis 100 kΩ/⎕ beträgt.
  • Durch das vorstehende Verfahren ist es möglich, die Frequenzcharakteristik des TFT zu verbessern und Beschädigungen durch heiße Ladungsträger sogar bei einer höheren Drain-Spannung zu unterdrücken.
  • In diesem Beispiel fallen die Störstellenregion niedrigen spezifischen elektrischen Widerstands und die Metallsilicid-Region ungefähr miteinander zusammen. Insbesondere erstreckt sich der Rand 215 des gatterisolierenden Films 214' ungefähr gleich weit wie die Grenze 216 zwischen der Störstellenregion hohen spezifischen elektrischen Widerstands 210 und der Störstellenregion niedrigen spezifischen elektrischen Widerstands 211 und auch wie der Innenrand der Metallsilicid-Region 214. Daher können offensichtlich die Erläuterungen in Bezug auf die 4A bis 4D auch auf dieses Beispiel angewendet werden, wenn die Region niedrigen spezifischen elektrischen Widerstands durch die Metallsilicid-Region ersetzt wird.
  • Eine Anwendung dieses Beispiels auf eine Aktivmatrixvorrichtung ist in 5B dargestellt. In 5B sind auf einem Substrat drei TFTs ausgebildet. TFT 1 und TFT 2 werden als Ansteuerungs-TFTs in einem peripheren Schaltkreis verwendet. Das anodische Oxid des Barrieretyps 505 und 506 in TFT 1 und TFT 2 ist 200 bis 1.000 Å dick, zum Beispiel 500 Å. Deswegen überlappt die Gatterelektrode die Regionen hohen spezifischen elektrischen Widerstands. Der Drain-Bereich des TFT 1 und der Source-Bereich des TFT 2 sind miteinander verbunden, der Source-Bereich des TFT q1 ist geerdet, und der Drain-Bereich des TFT 2 ist mit einer Spannungsquelle verbunden. So wird ein CMOS-Inverter gebildet. Die Erfindung ist nicht auf diese Konfiguration beschränkt, und es können andere Schaltkreise gebildet werden.
  • Auf der anderen Seite kann der TFT 3 als Pixel-TFT zum Ansteuern eines Pixels verwendet werden. Das anodische Oxid 507 ist 2.000 Å dick, so dass ein abgesetzter Bereich gebildet wird. Diese Konfiguration entspricht der in 4B dargestellten Struktur. Dementsprechend wird der Leckstrom verringert. Einer der Source- und Drain-Bereiche des TFT 3 ist mit einer Pixelelektrode 508 verbunden, die aus Indiumzinnoxid (ITO) hergestellt ist. Um die Dicke des anodischen Oxids jedes TFT unbeeinflusst zu steuern, können die Gatterelektroden jedes TFT vorzugsweise unabhängig voneinander hergestellt werden. Währenddessen sind die TFTs 1 und 3 N-Kanal-TFTs, während TFT 2 ein P-Kanal-TFT ist.
  • Der Titanfilm kann auch vor der Ionendotierung der Störstellen gebildet werden. In diesem Fall ist es vorteilhaft, dass der Titanfilm verhindert, dass die Oberfläche während der Ionendotierung aufgeladen wird. Auch ist es möglich, die Temperbehandlung mit einem Laser oder Ähnlichem nach dem Ionendotierungsschritt, aber vor dem Titanbildungsschritt durchzuführen. Nach dem Titanbildungsschritt kann das Titansilicid durch leichte Bestrahlung oder Wärme-Temperbehandlung gebildet werden.
  • [Beispiel 3]
  • Bei diesem Beispiel handelt es sich um eine weitere Variation des Beispiels 2, in welchem die Reihenfolge der Bildung eines Metallsilicids und der Ionendotierung verändert ist. Bezug nehmend auf 3A, wird auf dem Corning-7059-Substrat 301 ein Basisoxidfilm 302, eine inselartige kristalline Halbleiter(z. B. Silicium)-Region 303, ein Siliciumoxidfilm 304, eine Aluminium-Gatterelektrode 305 von 2.000 Å bis 1 μm und ein poröser anodischer Oxidfilm 306 von 6.000 Å auf der Seite der Gatterelektrode gebildet. Diese werden auf dieselbe Weise wie im Beispiel 1 gebildet, wie in Bezug auf 1A und 1B erläutert.
  • Ferner wird auf dieselbe Weise wie im Beispiel 1 ein anodischer Oxidfilm des Barrieretyps 307 zu 1.000 bis 2.500 Å gebildet. Danach wird der Siliciumoxidfilm 304 in selbstjustierender Weise zu einem gatterisolierenden Film 304' strukturiert, wie in 3B dargestellt.
  • Bezug nehmend auf 3C, wird das poröse anodische Oxid 306 entfernt, um einen Teil des gatterisolierenden Films 304' freizulegen. Danach wird auf der gesamten Fläche durch Sputtern auf eine Dicke von 50 bis 500 Å eine Metallschicht, z. B. ein Titanfilm 308, gebildet.
  • Dann erfolgt eine Bestrahlung durch einen Excimerlaser, um Titansilicid-Regionen 309 und 311 zu bilden. Die Energiedichte des Lasers beträgt 200 bis 400 mJ/cm2, vorzugsweise 250 bis 300 mJ/cm2. Auch ist es wünschenswert, das Substrat während der Laserbestrahlung auf 200 bis 500°C zu halten, um ein Ablösen des Titanfilms zu vermeiden. Dieser Schritt kann mit einer Lampen-Temperbehandlung mit sichtbarem Licht oder Ferninfrarotlicht durchgeführt werden.
  • Bezug nehmend auf 3D, wird nur der Titanfilm, welcher zum Beispiel auf der Gatterelektrode oder dem gatterisolierenden Film verbleibt, weggeätzt, indem ein Ätzmittel verwendet wird, welches Wasserstoffperoxid, Ammonium und Wasser enthält. Als Ergebnis verbleibt das Titansilicid 309 und 310.
  • Bezug nehmend auf 3E, wird danach die Ionendotierung mit Phosphor durchgeführt, wobei die Gatterelektrode 305, das anodische Oxid 307 und der gatterisolierende Film 304' als Maske benutzt werden, um die Störstellenregionen niedrigen spezifischen elektrischen Widerstands 311 und 314 und die Störstellenregionen hohen spezifischen elektrischen Widerstands 312 und 313 gebildet werden, wobei die Dosis 1 × 1014 bis 5 × 1014 Atome/cm2 und die Beschleunigungsspannung 30 bis 90 kV beträgt. Die Titansilicid-Regionen 309 und 310 fallen ungefähr mit den Regionen niedrigen spezifischen elektrischen Widerstands 311 und 314 zusammen, welche wiederum Source- und Drain-Regionen sind.
  • Dann wird wiederum mit einem KrF-Excimerlaser (Wellenlänge 248 nm, Impulsbreite 20 ns) bestrahlt, um den zugegebenen Phosphor zu aktivieren. Dies kann durchgeführt werden, indem eine Lampen-Temperbehandlung mit sichtbarem oder Ferninfrarotlicht vorgenommen wird, wie oben angegeben. Hiernach wird der gatterisolierende Film 304' geätzt, wobei die Gatterelektrode und das anodische Oxid 307 als Maske verwendet werden, um einen gatterisolierenden Film 304'' zu bilden, wie in 3F dargestellt. Dies geschieht, weil die in den gatterisolierenden Film 304' eingefügten Störstellen die Vorrichtungseigenschaften instabil machen.
  • In 3F wird ein Zwischenschichtisolator 315 auf der gesamten Fläche gebildet, indem durch CVD Siliciumoxid einer Dicke von 6.000 Å aufgebracht wird. Es werden Kontaktlöcher durch den Isolator hindurch geöffnet, um die Aluminiumelektroden 316 und 317 auf den Source- und Drain-Regionen zu bilden. Damit wird ein TFT fertig gestellt.
  • Gemäß diesem Verfahren kann die Anzahl der Dotierungs- oder Temperschritte verringert werden.
  • Des Weiteren können zusätzlich zu den p-leitenden oder n-leitenden Störstellenionen Störstellen wie Kohlenstoff, Sauerstoff oder Stickstoff zugegeben werden, um den Leckstrom in Rückwärtsrichtung weiter zu verringern und die Isolationsfestigkeit zu erhöhen. Dies ist besonders vorteilhaft, wenn es für Pixel-TFTs in einem Aktivmatrix-Schaltkreis angewendet wird. In diesem Fall ist der anodische Oxidfilm des TFT 3 der 5A und 5B in derselben Dicke hergestellt wie bei TFT 1 und TFT 2.
  • [Beispiel 4]
  • Ein viertes Beispiel wird unter Bezugnahme auf die 7A bis 7F erläutert. Dieses Beispiel ist mit dem Beispiel 1 vergleichbar, und dieselben Bezugsziffern bezeichnen dieselben Elemente. Im Wesentlichen ist jeder Schritt fast derselbe wie in den vorigen Beispielen, so dass sich wiederholende Erläuterungen weggelassen werden.
  • Nach dem Bilden eines leitfähigen Films auf dem gatterisolierenden Film 104 wird auf der gesamten Fläche des leitfähigen Films ein Maskenmaterial, z. B. ein Photoresist, ein lichtempfindliches Polyimid oder ein Polyimid, gebildet. Es wird zum Beispiel ein Photoresist (OFPR 800/30 cp, hergestellt von Tokyo Oka) aufgeschleudert. Es ist wünschenswert, einen anodischen Oxidfilm zwischen dem leitfähigen Film und dem Photoresist zu bilden (in der Figur nicht dargestellt). Danach werden diese Filme zu der Gatterelektrode 105 und einer Maske 117 strukturiert, wie in 7A dargestellt. Dann wird auf dieselbe Weise wie in Beispiel 1 der poröse anodische Oxidfilm 106 auf der Fläche der Gatterelektrode 105 gebildet, außer dem Abschnitt, auf welchem die Maske 117 ausgebildet ist, wie in 7B dargestellt.
  • Dann wird, Bezug nehmend auf 7C, der Siliciumoxidfilm 104 durch Trockenätzen strukturiert, um einen Teil des Siliciumfilms 103 freizulegen, um so den gatterisolierenden Film 104' zu bilden. Es wird auch dasselbe Ätzverfahren wie in Beispiel 1 angewendet. Ferner wird die Photoresistmaske entweder vor oder nach diesem Ätzschritt über eine herkömmliche Photolithographietechnik entfernt.
  • Bezug nehmend auf 7D, wird der anodische Oxidfilm des Barrieretyps 107 auf dieselbe Weise wie in Beispiel 1 in einer Dicke von 2.000 Å gebildet. Unter Verwendung dieses anodischen Oxidfilms des Barrieretyps als Maske, wird das poröse anodische Oxid durch ein Phosphorsäure-Ätzmittel entfernt, wie zuvor bereits erläutert. Dementsprechend wird die in 7E dargestellte Struktur erhalten. Die nachfolgenden Schritte sind mit jenen identisch, welche in Bezug auf die 1E und 1F erläutert wurden.
  • Da die obere Fläche der Gatterelektrode bei der ersten anodischen Oxidation nicht oxidiert wird, ist es möglich zu verhindern, dass die Dicke der Gatterlektrode sich während der ersten anodischen Oxidation zu sehr verringert. Das heißt, da im Beispiel 1 die gesamte Fläche der Gatterelektrode der anodischen Oxidation unterzogen wird, wird die Dicke der Gatterelektrode verringert, was zu einer unerwünschten Steigerung des Leitungswiderstandes führt. In diesem Beispiel wird ein solches Problem vermieden.
  • [Beispiel 5]
  • Dieses Beispiel ist eine Kombination aus Beispiel 2 und Beispiel 4 und ist in 8A bis 8F dargestellt. Die in 8A bis 8F dargestellten Schritte sind genau dieselben wie die Schritte, welche in Bezug auf die 7A bis 7C des Beispiels 4 beschrieben sind. Namentlich wird das poröse anodische Oxid nur auf der Seitenfläche der Gatterelektrode gebildet, während der obere Abschnitt der Gatterelektrode mit einer Maske bedeckt ist. Auch die Schritte, welche stattfinden, nachdem, wie in 8B dargestellt, der Teil der Siliciumschicht 203 freigelegt ist, also die in 8C bis 8F dargestellten Schritte, sind mit jenen im Beispiel 2 in Bezug auf 2C bis 2F erläuterten identisch.
  • [Beispiel 6]
  • Dieses Beispiel betrifft ebenfalls eine Kombination aus Beispiel 3 und Beispiel 5 und ist in 9A bis 9F dargestellt. Namentlich unterscheidet sich dieses Beispiel von Beispiel 5 nur in der Reihenfolge der Bildung der Metallsilicid-Regionen und des Ioneneinführungsschritts. Dementsprechend sind die in 9A und 9B dargestellten Schritte genau dieselben wie die in Bezug auf 7A bis 7C des Beispiels 4 beschriebenen Schritte, welche wiederum den in 8A und 8B des Beispiels 5 dargestellten Schritten entsprechen. Die nachfolgenden Schritte, welche in 9C bis 9F dargestellt sind, entsprechen genau den Schritten, welche in 3C bis 3F des Beispiels 3 dargestellt sind.
  • [Beispiel 7]
  • Bezug nehmend auf 10A bis 10F, ist dieses Beispiel vergleichbar mit Beispiel 4, wie in 7A bis 7F dargestellt. Der einzige Unterschied ist die Reihenfolge der Schritte, welche in 10C und 10D dargestellt sind. Namentlich wird in 10C der anodische Oxidfilm des Barrieretyps 107 gebildet, bevor der isolierende Film 104 geätzt wird. Nach der Bildung des anodischen Oxids des Barrieretyps 107 wird der isolierende Film 104 zu dem gatterisolierenden Film 104' strukturiert. Auf der anderen Seite wird in Beispiel 4 der isolierende Film 104 strukturiert, bevor das anodische Oxid des Barrieretyps gebildet wird, wie in 7C dargestellt. Dementsprechend schützt im Beispiel 7 das anodische Oxid des Barrieretyps die Aluminium-Gatterelektrode 105 während des Ätzens des isolierenden Films 104.
  • [Beispiel 8]
  • Dieses Beispiel ist genau dasselbe wie das Beispiel 5 der 8A bis 8F, außer der Reihenfolge zwischen dem Schritt des Strukturierens des gatterisolierenden Films und dem Schritt des Bildens des anodischen Oxidfilms des Barrieretyps 207. Namentlich wird, Bezug nehmend auf 11A und 11B, im Gegensatz zu Beispiel 5 der anodische Oxidfilm des Barrieretyps 207 gebildet, bevor der Teil des isolierenden Films 204 geätzt wird. Danach wird der isolierende Film zu dem gatterisolierenden Film 204' strukturiert. Die nachfolgenden Schritte, welche in 11C bis 11F dargestellt sind, sind genau dieselben wie jene in Beispiel 5.
  • [Beispiel 9]
  • Dieses Beispiel ist ebenfalls genau dasselbe wie Beispiel 6 der 9A bis 9F, außer der Reihenfolge zwischen dem Schritt des Strukturierens des gatterisolierenden Films 304 und dem Schritt des Bildens des anodischen Oxidfilms des Barrieretyps 307. Namentlich wird, Bezug nehmend auf 12A und 12B, der anodische Oxidfilm des Barrieretyps 307 gebildet, bevor der Teil des isolierenden Films 304 geätzt wird. Danach wird der isolierende Film zu dem gatterisolierenden Film 304' strukturiert. Die nachfolgenden Schritte, welche in 12C bis 12F dargestellt sind, sind genau dieselben wie jene in Beispiel 6.
  • Bezug nehmend auf die Beispiele 6 bis 9, ist es, obwohl in den Zeichnungen nicht dargestellt, wünschenswert, einen anodischen Oxidfilm zwischen der Gatterelektrode und der Maske bereitzustellen, wenn ein anodischer Oxidfilm nur auf der Seitenfläche der Gatterelektrode gebildet wird. Dieses Merkmal wird unten in Bezug auf 13A bis 13D noch detaillierter beschrieben.
  • 13A bis 13D zeigen ein Feinverdrahtungsverfahren unter Verwendung eines anodisierbaren Materials. Auf einem Substrat 701, bei welchem es sich zum Beispiel um einen Siliciumoxidfilm handeln kann, welcher auf einem Halbleiter ausgebildet ist, wird ein Aluminiumfilm 702 zum Beispiel in einer Dicke von 2 μm gebildet. Das Aluminium kann auch zu 0,2 Gewichts-% Sc (Scandium) enthalten, um ein unnormales Anwachsen des Aluminiums (Hügel) während des nachfolgenden Anodisierungsschritts zu vermeiden, oder kann andere Additive wie Yttrium (Y) enthalten, um ein unnormales Anwachsen des Aluminiums während eines Hochtemperaturverfahrens zu vermeiden.
  • Danach wird der Aluminiumfilm in einer Ethylenglykol-Lösung, welche 3% Weinsäure enthält, durch Anlegen einer Spannung von 10 bis 30 V an den Aluminiumfilm anodisch oxidiert. Dadurch wird auf dem Aluminiumfilm ein dichter anodischer Film 703 einer Dicke von 200 Å gebildet. Dann werden der Aluminiumfilm 702 und der Oxidfilm 703 unter Verwendung einer Photoresist-Maske 704 gemäß einem vorgegebenen Muster strukturiert. Da der Oxidfilm dünn ist, ist er einfach zur selben Zeit zu ätzen.
  • In dem Fall, dass die obige Strukturierung durch isotropes Ätzen durchgeführt wird, weist der Rand des strukturierten Aluminiumfilms eine Form auf, wie mit der Bezugsziffer 707 in 13B gekennzeichnet. Auch erhöht der Unterschied in der Ätzgeschwindigkeit zwischen dem Oxid 703 und dem Aluminium 702 die Konfiguration 17 weiter.
  • Danach wird ein poröser anodischer Oxidfilm 705 gebildet, indem in einer wässrigen Lösung, welche 10% Oxalsäure enthält, eine Spannung von 10 V bis 30 V angelegt wird. Die Oxidation schreitet größtenteils in die Innenseite des Aluminiumfilms voran.
  • Es wurde bestätigt, dass das obere Ende des Oxidwachstums, also die Grenze zwischen dem anodischen Oxid und dem Aluminium, ungefähr senkrecht zu der Substratfläche verläuft. Auf der anderen Seite ist im Fall des anodischen Oxids des Barrieretyps die Form des anodischen Oxids des Barrieretyps nahezu an die Form des Ausgangsmetalls angepasst.
  • In diesem Beispiel beträgt die Dicke des Aluminiumfilms 2 um, und der poröse anodische Oxidfilm 705 wächst auf 5.000 Å. Das obere Wachstumsende verläuft ungefähr vertikal, wenn man es durch Elektronenmikrofotografie betrachtet.
  • Nach dem Bilden des porösen anodischen Oxidfilms wird die Resistmaske 704 mit einem herkömmlichen Trennmittel entfernt. Da das anodische Maskenoxid 703 sehr dünn ist, kann es gleichzeitig mit der Resistmaske 704 abgelöst werden, oder es kann in einem späteren Schritt unter Verwendung einer gepufferten Salzsäure entfernt werden.
  • Des Weiteren wird, wie in 13D dargestellt, ferner ein anodischer Oxidfilm des Barrieretyps 706 einer Dicke von 2.000 Å gebildet, indem eine weitere anodische Oxidation unter anderen Bedingungen durchgeführt wird. Das heißt, der Elektrolyt ist eine Ethylenglykol-Lösung, welche 3 Weinsäure enthält, und die angelegte Spannung beträgt ungefähr 150 V. Dieser Oxidfilm wächst gleichmäßig an, wobei er den Aluminiumfilm 702 von der Grenze zwischen dem porösen anodischen Oxid 705 und dem Aluminiumfilm 702 nach innen umgibt.
  • Dementsprechend wird eine Struktur gebildet, in welcher den Aluminiumfilm umgebend ein anodischer Oxidfilm des Barrieretyps ausgebildet ist und ferner ein anodischer Oxidfilm des porösen Typs auf der Seite des Aluminiumfilms ausgebildet ist.
  • Das poröse anodische Oxid 705 kann einfach und selektiv durch Phosphorsäure, H3PO4, entfernt werden, ohne das Aluminium zu beschädigen.
  • Es muss nicht erwähnt werden, dass das vorstehende Verfahren auch auf das anodische Oxidationsverfahren der vorangehenden Beispiele 4 bis 9 angewendet werden kann.
  • Obwohl in den vorangehenden Beispielen ein Glassubstrat verwendet wird, kann der TFT der vorliegenden Erfindung auf jeder isolierenden Fläche gebildet werden, zum Beispiel auf einem organischen Harz oder auf einer isolierenden Fläche, welche auf monokristallinem Silicium gebildet wird. Auch kann er in einer dreidimensionalen integrierten Schaltkreisvorrichtung gebildet werden. Insbesondere ist die vorliegende Erfindung besonders vorteilhaft, wenn sie in einer elektrooptischen Vorrichtung angewendet wird, z. B. einem Aktivmatrix-Schaltkreis des monolithischen Typs, welcher einen peripheren Schaltkreis aufweist, der auf demselben Substrat ausgebildet ist.
  • Ebenso ist, obwohl in den Beispielen kristallines Silicium verwendet wird, die vorliegende Erfindung auch auf amorphes Silicium oder andere Arten von Halbleitern anwendbar.

Claims (7)

  1. Halbleitervorrichtung zum Ansteuern einer Aktivmatrixvorrichtung, umfassend: ein isolierendes Substrat; wenigstens eine Pixelelektrode (508), die über dem Substrat geformt ist; wenigstens einen ersten Dünnschichttransistor (TFT), der elektrisch mit der Pixelelektrode (508) verbunden ist; einen peripheren Schaltkreis, der den ersten Dünnschichttransistor (TFT3) ansteuert, wobei der periphere Schaltkreis wenigstens einen zweiten Dünnschichttransistor (TFT1, TFT2) umfasst, wobei jeder der ersten und zweiten Dünnschichttransistoren (TFT1, TFT2, TFT3) die folgenden Merkmale umfasst: einen Halbleiterfilm (103), der eine Source- und Drain-Region hat, eine Kanalregion zwischen den Source- und Drain-Regionen, und, respektive, zwei hochresistive Störstellenregionen (109, 110) zwischen den Kanalregionen und den Source- und Drain-Regionen, wobei die beiden Störstellenregionen und die Source- und Drain-Regionen vom gleichen Leitungfähigkeitsstypus sind und die Konzentration der Störstellen, die in den beiden Störstellenregionen (109, 110) enthalten sind, kleiner ist als die in den Source- und Drain-Regionen; einen gatterisolierenden Film (104), der die Kanalregion und die zwei Störstellenregionen bedeckt, wobei die Source- und Drain-Regionen über die Seitenränder des isolierenden Films des Gatters hinausgehen; und eine Gatterelektrode (105) über einem zentralen Bereich der Kanalregion, wobei der gatterisolierende Film (104) dazwischen vorgesehen ist, wobei sich die beiden Störstellenregionen (109, 110) mit der Gatterelektrode (105) in dem zweiten Dünnschichttransistor wenigstens teilweise (TFT1, TFT2) überlappen, während es zwischen den beiden Störstellenregionen (109, 110) keine Überlappung gibt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei sich die Gatterelektrode (105) über der Kanalregion befindet.
  3. Halbleitervorrichtung nach Anspruch 1, wobei jeder der ersten und zweiten Dünnschichttransistoren (TFT1, TFT2, TFT3) ferner zumindest auf den seitlichen Oberflächen der Gatterelektrode (105) einen anodischen Oxidfilm (501, 502, 503) umfasst, und der anodische Oxidfilm (501, 502) des zweiten Dünnschichttransistors (TFT1, TFT2) dünner ist als der des ersten Dünnschichttransistors (TFT3).
  4. Halbleitervorrichtung nach Anspruch 1, wobei die Aktivmatrixvorrichtung eine Flüssigkristallanzeigevorrichtung ist, ein Bildsensor, oder ein dreidimensionaler integrierter Schaltkreis.
  5. Halbleitervorrichtung nach Anspruch 1, wobei der einzige Leitfähigkeitsstörstellentypus Phosphor ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei der einzige Leitfähigkeitsstörstellentypus Bor ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die Source- und Drain-Regionen der ersten und zweiten Dünnschichttransistoren (TFT1, TFT2, TFT3) Nickel-Silicide umfassen.
DE69435045T 1993-09-20 1994-09-20 Halbleiter-Anordnung und Herstellungsverfahren dafür Expired - Lifetime DE69435045T2 (de)

Applications Claiming Priority (8)

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JP25656793 1993-09-20
JP25656793 1993-09-20
JP28428793A JP2759414B2 (ja) 1993-10-19 1993-10-19 半導体装置の作製方法
JP28428793 1993-10-19

Publications (2)

Publication Number Publication Date
DE69435045D1 DE69435045D1 (de) 2008-01-03
DE69435045T2 true DE69435045T2 (de) 2008-10-02

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ID=27478405

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69435045T Expired - Lifetime DE69435045T2 (de) 1993-09-20 1994-09-20 Halbleiter-Anordnung und Herstellungsverfahren dafür

Country Status (6)

Country Link
US (7) US6867431B2 (de)
EP (3) EP1564800A3 (de)
KR (1) KR100306829B1 (de)
CN (5) CN100423290C (de)
DE (1) DE69435045T2 (de)
TW (1) TW297142B (de)

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Mis型半導体装置の作製方法
TW297142B (de) 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
US6777763B1 (en) 1993-10-01 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JPH09146108A (ja) 1995-11-17 1997-06-06 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその駆動方法
JP3963974B2 (ja) * 1995-12-20 2007-08-22 株式会社半導体エネルギー研究所 液晶電気光学装置
TW374196B (en) 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
JPH10135475A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3788649B2 (ja) * 1996-11-22 2006-06-21 株式会社半導体エネルギー研究所 液晶表示装置
JPH10228248A (ja) * 1996-12-09 1998-08-25 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその作製方法
JP4318768B2 (ja) * 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US20080042554A1 (en) * 1998-05-18 2008-02-21 Kabushiki Kaisha Toshiba Image display device and light emission device
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4324259B2 (ja) * 1998-07-07 2009-09-02 シャープ株式会社 液晶表示装置の製造方法
JP3592535B2 (ja) * 1998-07-16 2004-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
US6559036B1 (en) * 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6576924B1 (en) * 1999-02-12 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate
US6777716B1 (en) 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
JP4372943B2 (ja) 1999-02-23 2009-11-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US7821065B2 (en) 1999-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same
KR100654927B1 (ko) * 1999-03-04 2006-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작방법
US6531713B1 (en) 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
TW469484B (en) 1999-03-26 2001-12-21 Semiconductor Energy Lab A method for manufacturing an electrooptical device
US7145536B1 (en) 1999-03-26 2006-12-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TW444257B (en) * 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
TW518637B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6512504B1 (en) 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
EP2256808A2 (de) 1999-04-30 2010-12-01 Semiconductor Energy Laboratory Co, Ltd. Halbleiterbauelement und dessen Herstellungsverfahren
US6370502B1 (en) * 1999-05-27 2002-04-09 America Online, Inc. Method and system for reduction of quantization-induced block-discontinuities and general purpose audio codec
JP2000340794A (ja) * 1999-06-01 2000-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7245018B1 (en) * 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
US6952020B1 (en) 1999-07-06 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6515648B1 (en) * 1999-08-31 2003-02-04 Semiconductor Energy Laboratory Co., Ltd. Shift register circuit, driving circuit of display device, and display device using the driving circuit
KR100857398B1 (ko) * 2000-05-31 2008-09-08 소니 가부시끼 가이샤 반도체 장치의 제조 방법
CN100523966C (zh) * 2001-02-06 2009-08-05 株式会社日立制作所 显示装置及其制造方法
JP5038560B2 (ja) * 2001-08-01 2012-10-03 ゲットナー・ファンデーション・エルエルシー 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法
JP4308496B2 (ja) * 2002-03-01 2009-08-05 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2004134687A (ja) * 2002-10-15 2004-04-30 Toshiba Corp 半導体装置及びその製造方法
TW582099B (en) * 2003-03-13 2004-04-01 Ind Tech Res Inst Method of adhering material layer on transparent substrate and method of forming single crystal silicon on transparent substrate
JP4537029B2 (ja) * 2003-09-30 2010-09-01 シャープ株式会社 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置
US6852584B1 (en) * 2004-01-14 2005-02-08 Tokyo Electron Limited Method of trimming a gate electrode structure
WO2005106961A1 (en) * 2004-04-28 2005-11-10 Semiconductor Energy Laboratory Co., Ltd. Mos capacitor and semiconductor device
JP4321486B2 (ja) * 2004-07-12 2009-08-26 セイコーエプソン株式会社 半導体装置及び半導体装置の製造方法
US7939873B2 (en) * 2004-07-30 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Capacitor element and semiconductor device
US7575959B2 (en) * 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20060197088A1 (en) * 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
CN100362355C (zh) * 2005-05-27 2008-01-16 东南大学 微型抗辐射电场传感器
US20070054442A1 (en) * 2005-09-08 2007-03-08 Po-Chih Liu Method for manufacturing thin film transistor, thin film transistor and pixel structure
US7659580B2 (en) * 2005-12-02 2010-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7790527B2 (en) * 2006-02-03 2010-09-07 International Business Machines Corporation High-voltage silicon-on-insulator transistors and methods of manufacturing the same
MX2008012322A (es) * 2006-03-27 2008-10-10 Lubrizol Corp Polimeros y composiciones lubricantes de los mismos.
US7696024B2 (en) * 2006-03-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1863090A1 (de) * 2006-06-01 2007-12-05 Semiconductor Energy Laboratory Co., Ltd. Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
JP5352081B2 (ja) * 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI345318B (en) * 2007-07-20 2011-07-11 Chimei Innolux Corp Light emitting diode
JP5393058B2 (ja) * 2007-09-05 2014-01-22 キヤノン株式会社 電界効果型トランジスタ
JP5219529B2 (ja) * 2008-01-23 2013-06-26 キヤノン株式会社 電界効果型トランジスタ及び、該電界効果型トランジスタを備えた表示装置
JP5234333B2 (ja) * 2008-05-28 2013-07-10 Nltテクノロジー株式会社 ゲート線駆動回路、アクティブマトリクス基板及び液晶表示装置
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8791546B2 (en) * 2010-10-21 2014-07-29 Freescale Semiconductor, Inc. Bipolar transistors having emitter-base junctions of varying depths and/or doping concentrations
TWI595565B (zh) * 2011-06-17 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI669760B (zh) * 2011-11-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US9099489B2 (en) 2012-07-10 2015-08-04 Freescale Semiconductor Inc. Bipolar transistor with high breakdown voltage
US9368360B2 (en) 2013-04-28 2016-06-14 Boe Technology Group Co., Ltd Anti-diffusion layer, preparation method thereof, thin-film transistor (TFT), array substrate, display device
US9449827B2 (en) 2014-02-04 2016-09-20 International Business Machines Corporation Metal semiconductor alloy contact resistance improvement
US9087689B1 (en) * 2014-07-11 2015-07-21 Inoso, Llc Method of forming a stacked low temperature transistor and related devices
US10580708B2 (en) * 2017-02-17 2020-03-03 Ablic Inc. Method of manufacturing a semiconductor device and semiconductor device
CN109637932B (zh) * 2018-11-30 2020-11-10 武汉华星光电技术有限公司 薄膜晶体管及其制备方法
CN110223990B (zh) * 2019-06-18 2022-03-08 京东方科技集团股份有限公司 顶栅结构及其制备方法、阵列基板、显示设备
CN112928153B (zh) * 2019-12-05 2023-07-04 中芯国际集成电路制造(天津)有限公司 半导体结构及其形成方法
CN113140637A (zh) * 2020-01-20 2021-07-20 京东方科技集团股份有限公司 显示装置、阵列基板、薄膜晶体管及其制造方法
CN112103245B (zh) * 2020-09-22 2023-08-11 成都京东方显示科技有限公司 阵列基板的制造方法、阵列基板及显示面板
CN112114460B (zh) 2020-09-23 2022-12-23 北海惠科光电技术有限公司 基于阵列基板的绝缘单元及其制备方法、阵列基板及其制备方法、显示机构
CN113430615B (zh) * 2021-06-09 2022-02-15 华南理工大学 一种阳极氧化铝膜及其制备方法和应用
CN113529150B (zh) * 2021-06-23 2022-03-29 华南理工大学 一种亚微米氧化铝管及其制备方法和应用

Family Cites Families (172)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL161617C (nl) 1968-06-17 1980-02-15 Nippon Electric Co Halfgeleiderinrichting met vlak oppervlak en werkwijze voor het vervaardigen daarvan.
JPS5124341B2 (de) 1971-12-24 1976-07-23
US3775262A (en) 1972-02-09 1973-11-27 Ncr Method of making insulated gate field effect transistor
JPS4995591A (de) 1973-01-12 1974-09-10
JPS5423345B2 (de) 1974-02-02 1979-08-13
US4065781A (en) 1974-06-21 1977-12-27 Westinghouse Electric Corporation Insulated-gate thin film transistor with low leakage current
US4040073A (en) 1975-08-29 1977-08-02 Westinghouse Electric Corporation Thin film transistor and display panel using the transistor
US3997367A (en) 1975-11-20 1976-12-14 Bell Telephone Laboratories, Incorporated Method for making transistors
JPS5470762A (en) * 1977-11-16 1979-06-06 Seiko Instr & Electronics Ltd Semiconductor device
US4236167A (en) 1978-02-06 1980-11-25 Rca Corporation Stepped oxide, high voltage MOS transistor with near intrinsic channel regions of different doping levels
JPS54161282A (en) * 1978-06-12 1979-12-20 Toshiba Corp Manufacture of mos semiconductor device
US4232327A (en) * 1978-11-13 1980-11-04 Rca Corporation Extended drain self-aligned silicon gate MOSFET
US4319395A (en) * 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
US4336550A (en) 1980-03-20 1982-06-22 Rca Corporation CMOS Device with silicided sources and drains and method
US4622735A (en) * 1980-12-12 1986-11-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device utilizing self-aligned silicide regions
EP0058548B1 (de) 1981-02-16 1986-08-06 Fujitsu Limited Verfahren zur Herstellung einer Halbleitervorrichtung des Typs MOSFET
JPS5823479A (ja) 1981-08-05 1983-02-12 Fujitsu Ltd 半導体装置の製造方法
JPS5837967A (ja) * 1981-08-31 1983-03-05 Toshiba Corp Mis型半導体装置の製造方法
JPS5895814A (ja) 1981-11-30 1983-06-07 Mitsubishi Electric Corp 半導体装置の製造方法
JPS58105574A (ja) * 1981-12-17 1983-06-23 Seiko Epson Corp 液晶表示装置
JPS58118154A (ja) 1982-01-07 1983-07-14 Seiko Epson Corp 半導体集積回路装置
JPS58142566A (ja) * 1982-02-19 1983-08-24 Seiko Epson Corp 薄膜半導体装置
US4557036A (en) 1982-03-31 1985-12-10 Nippon Telegraph & Telephone Public Corp. Semiconductor device and process for manufacturing the same
JPS59188974A (ja) 1983-04-11 1984-10-26 Nec Corp 半導体装置の製造方法
US4503601A (en) 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
JPS59220971A (ja) 1983-05-31 1984-12-12 Toshiba Corp 半導体装置の製造方法
JPH0693509B2 (ja) 1983-08-26 1994-11-16 シャープ株式会社 薄膜トランジスタ
JPS6055665A (ja) * 1983-09-06 1985-03-30 Toshiba Corp 半導体装置の製造方法
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
DE3530065C2 (de) 1984-08-22 1999-11-18 Mitsubishi Electric Corp Verfahren zur Herstellung eines Halbleiters
JPS61224360A (ja) * 1985-03-28 1986-10-06 Sony Corp 電界効果トランジスタの製造方法
JPS61224459A (ja) 1985-03-29 1986-10-06 Toshiba Corp 半導体装置およびその製造方法
JPS6232653A (ja) 1985-08-05 1987-02-12 Nippon Telegr & Teleph Corp <Ntt> 薄膜トランジスタの製造方法
EP0222215B1 (de) * 1985-10-23 1991-10-16 Hitachi, Ltd. Polysilizium-MOS-Transistor und Verfahren zu seiner Herstellung
US4727004A (en) 1985-11-21 1988-02-23 Sharp Kabushiki Kaisha Thin film electroluminescent device
US4701423A (en) 1985-12-20 1987-10-20 Ncr Corporation Totally self-aligned CMOS process
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
US4690730A (en) 1986-03-07 1987-09-01 Texas Instruments Incorporated Oxide-capped titanium silicide formation
JPS62229873A (ja) 1986-03-29 1987-10-08 Hitachi Ltd 薄膜半導体装置の製造方法
JPH0777264B2 (ja) 1986-04-02 1995-08-16 三菱電機株式会社 薄膜トランジスタの製造方法
JPS6366969A (ja) 1986-09-08 1988-03-25 Nippon Telegr & Teleph Corp <Ntt> 高耐圧多結晶シリコン薄膜トランジスタ
US4728617A (en) * 1986-11-04 1988-03-01 Intel Corporation Method of fabricating a MOSFET with graded source and drain regions
US4753896A (en) 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
JPH0828510B2 (ja) 1987-01-20 1996-03-21 富士通株式会社 薄膜トランジスタの形成方法
JPH0687503B2 (ja) 1987-03-11 1994-11-02 株式会社日立製作所 薄膜半導体装置
US5024960A (en) 1987-06-16 1991-06-18 Texas Instruments Incorporated Dual LDD submicron CMOS process for making low and high voltage transistors with common gate
JPS647567A (en) 1987-06-29 1989-01-11 Ricoh Kk Mos transistor
US4818715A (en) * 1987-07-09 1989-04-04 Industrial Technology Research Institute Method of fabricating a LDDFET with self-aligned silicide
JPS6421919A (en) 1987-07-16 1989-01-25 Nec Corp Manufacture of semiconductor device
JPH01114070A (ja) 1987-10-28 1989-05-02 Hitachi Ltd 半導体装置の製造方法
US5075674A (en) 1987-11-19 1991-12-24 Sharp Kabushiki Kaisha Active matrix substrate for liquid crystal display
JPH01183853A (ja) 1988-01-19 1989-07-21 Toshiba Corp 薄膜電界効果トランジスタとその製造方法
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
US4908326A (en) * 1988-01-19 1990-03-13 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
NL8800222A (nl) 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
US5258319A (en) * 1988-02-19 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step
US5238859A (en) 1988-04-26 1993-08-24 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル,投写型表示装置及びビューファインダー
US5274279A (en) * 1988-05-17 1993-12-28 Seiko Epson Corporation Thin film CMOS inverter
JPH01291467A (ja) 1988-05-19 1989-11-24 Toshiba Corp 薄膜トランジスタ
JP2752991B2 (ja) 1988-07-14 1998-05-18 株式会社東芝 半導体装置
JPH0242419A (ja) 1988-08-02 1990-02-13 Hitachi Ltd 半導体装置およびその製造方法
US5146291A (en) 1988-08-31 1992-09-08 Mitsubishi Denki Kabushiki Kaisha MIS device having lightly doped drain structure
US4978626A (en) 1988-09-02 1990-12-18 Motorola, Inc. LDD transistor process having doping sensitive endpoint etching
JP2934445B2 (ja) * 1988-12-14 1999-08-16 ソニー株式会社 薄膜トランジスタの形成方法
JPH02162738A (ja) * 1988-12-15 1990-06-22 Nec Corp Mos fet の製造方法
JPH02246277A (ja) * 1989-03-20 1990-10-02 Matsushita Electron Corp Mosトランジスタおよびその製造方法
US5231038A (en) * 1989-04-04 1993-07-27 Mitsubishi Denki Kabushiki Kaisha Method of producing field effect transistor
JPH0783127B2 (ja) * 1989-04-20 1995-09-06 三菱電機株式会社 半導体装置
JPH0338755A (ja) * 1989-07-05 1991-02-19 Nec Corp ファイル転送システム
JPH03142418A (ja) * 1989-10-30 1991-06-18 Matsushita Electron Corp 画像表示装置およびその製造方法
JP2921889B2 (ja) * 1989-11-27 1999-07-19 株式会社東芝 半導体装置の製造方法
JP2890584B2 (ja) * 1989-12-29 1999-05-17 ソニー株式会社 半導体装置の製造方法
JPH0787189B2 (ja) 1990-01-19 1995-09-20 松下電器産業株式会社 半導体装置の製造方法
JPH03227068A (ja) * 1990-02-01 1991-10-08 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
DE69127395T2 (de) * 1990-05-11 1998-01-02 Asahi Glass Co Ltd Verfahren zum Herstellen eines Dünnfilm-Transistors mit polykristallinem Halbleiter
US5126283A (en) 1990-05-21 1992-06-30 Motorola, Inc. Process for the selective encapsulation of an electrically conductive structure in a semiconductor device
US5227321A (en) 1990-07-05 1993-07-13 Micron Technology, Inc. Method for forming MOS transistors
JP3163092B2 (ja) * 1990-08-09 2001-05-08 株式会社東芝 半導体装置の製造方法
JPH04121914A (ja) * 1990-09-11 1992-04-22 Nippon Light Metal Co Ltd 絶縁アルミニウム線材及びその製造方法
JP2940880B2 (ja) 1990-10-09 1999-08-25 三菱電機株式会社 半導体装置およびその製造方法
JP2947654B2 (ja) * 1990-10-31 1999-09-13 キヤノン株式会社 Mis型トランジスタ
SG63578A1 (en) * 1990-11-16 1999-03-30 Seiko Epson Corp Thin film semiconductor device process for fabricating the same and silicon film
JP2660451B2 (ja) * 1990-11-19 1997-10-08 三菱電機株式会社 半導体装置およびその製造方法
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
JPH04196328A (ja) * 1990-11-28 1992-07-16 Casio Comput Co Ltd 電界効果型トランジスタ
JP2999271B2 (ja) 1990-12-10 2000-01-17 株式会社半導体エネルギー研究所 表示装置
US5097301A (en) 1990-12-19 1992-03-17 Intel Corporation Composite inverse T-gate metal oxide semiconductor device and method of fabrication
JPH0817236B2 (ja) * 1990-12-25 1996-02-21 株式会社半導体エネルギー研究所 半導体装置
DE69125260T2 (de) * 1990-12-28 1997-10-02 Sharp Kk Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen
US5236865A (en) * 1991-01-16 1993-08-17 Micron Technology, Inc. Method for simultaneously forming silicide and effecting dopant activation on a semiconductor wafer
JP2717234B2 (ja) * 1991-05-11 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型電界効果半導体装置およびその作製方法
EP0499979A3 (en) 1991-02-16 1993-06-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
US5521107A (en) 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
NL9100334A (nl) * 1991-02-26 1992-09-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een zelfregistrerend kobalt- of nikkel-silicide gevormd wordt.
JP2794678B2 (ja) * 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
USRE36314E (en) 1991-03-06 1999-09-28 Semiconductor Energy Laboratory Co., Ltd. Insulated gate field effect semiconductor devices having a LDD region and an anodic oxide film of a gate electrode
US5468987A (en) 1991-03-06 1995-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
KR960001611B1 (ko) * 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
JPH04287025A (ja) * 1991-03-15 1992-10-12 Hitachi Ltd 薄膜トランジスタ基板およびその製造方法ならびに液晶表示パネルおよび液晶表示装置
JP2794499B2 (ja) 1991-03-26 1998-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH04305939A (ja) * 1991-04-02 1992-10-28 Seiko Epson Corp 薄膜トランジスタの製造方法
JP3277548B2 (ja) 1991-05-08 2002-04-22 セイコーエプソン株式会社 ディスプレイ基板
JP2717237B2 (ja) * 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5151374A (en) 1991-07-24 1992-09-29 Industrial Technology Research Institute Method of forming a thin film field effect transistor having a drain channel junction that is spaced from the gate electrode
TW540828U (en) 1991-08-23 2003-07-01 Semiconductor Energy Lab Semiconductor device
JP2845303B2 (ja) 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
US5545571A (en) 1991-08-26 1996-08-13 Semiconductor Energy Laboratory Co., Ltd. Method of making TFT with anodic oxidation process using positive and negative voltages
US5650338A (en) 1991-08-26 1997-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming thin film transistor
JP3345756B2 (ja) * 1991-08-28 2002-11-18 セイコーエプソン株式会社 半導体装置の製造方法
US5182619A (en) * 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
JPH0793363B2 (ja) * 1991-09-25 1995-10-09 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US5495121A (en) 1991-09-30 1996-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JP3092634B2 (ja) * 1991-11-29 2000-09-25 カシオ計算機株式会社 薄膜トランジスタの製造方法
JPH05152326A (ja) * 1991-12-02 1993-06-18 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JP2750380B2 (ja) * 1991-12-03 1998-05-13 株式会社 半導体エネルギー研究所 半導体装置の作製方法
JPH05175230A (ja) * 1991-12-20 1993-07-13 Toshiba Corp 薄膜トランジスタの製造方法
JP2564725B2 (ja) * 1991-12-24 1996-12-18 株式会社半導体エネルギー研究所 Mos型トランジスタの作製方法
JP3313432B2 (ja) 1991-12-27 2002-08-12 株式会社東芝 半導体装置及びその製造方法
US5485019A (en) 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JPH05226364A (ja) * 1992-02-14 1993-09-03 Fujitsu Ltd Mis型電界効果トランジスタの製造方法
JP3186182B2 (ja) * 1992-03-25 2001-07-11 セイコーエプソン株式会社 薄膜半導体装置及びその製造方法
JPH05275449A (ja) * 1992-03-26 1993-10-22 Seiko Epson Corp 薄膜半導体装置及びその製造方法
JP3506445B2 (ja) * 1992-05-12 2004-03-15 沖電気工業株式会社 半導体装置の製造方法
US5241193A (en) 1992-05-19 1993-08-31 Motorola, Inc. Semiconductor device having a thin-film transistor and process
JPH06124962A (ja) * 1992-10-09 1994-05-06 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3252290B2 (ja) * 1992-06-26 2002-02-04 カシオ計算機株式会社 薄膜バイポーラトランジスタおよびそれを用いた薄膜半導体装置
US5252502A (en) * 1992-08-03 1993-10-12 Texas Instruments Incorporated Method of making MOS VLSI semiconductor device with metal gate
US5407837A (en) * 1992-08-31 1995-04-18 Texas Instruments Incorporated Method of making a thin film transistor
EP0589478B1 (de) * 1992-09-25 1999-11-17 Sony Corporation Flüssigkristall-Anzeigevorrichtung
US5576556A (en) 1993-08-20 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Thin film semiconductor device with gate metal oxide and sidewall spacer
TW232751B (en) 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
JP3587537B2 (ja) 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Mis型半導体装置の作製方法
US5985741A (en) * 1993-02-15 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
CN1095204C (zh) * 1993-03-12 2002-11-27 株式会社半导体能源研究所 半导体器件和晶体管
JP3367618B2 (ja) * 1993-03-30 2003-01-14 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
US5747355A (en) 1993-03-30 1998-05-05 Semiconductor Energy Laboratory Co., Ltd. Method for producing a transistor using anodic oxidation
US5572040A (en) 1993-07-12 1996-11-05 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
JP2789293B2 (ja) * 1993-07-14 1998-08-20 株式会社半導体エネルギー研究所 半導体装置作製方法
US5492843A (en) 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP3212060B2 (ja) * 1993-09-20 2001-09-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2002033328A (ja) 1993-09-20 2002-01-31 Semiconductor Energy Lab Co Ltd 半導体装置
JP2002033329A (ja) 1993-09-20 2002-01-31 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2805590B2 (ja) * 1993-09-20 1998-09-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW297142B (de) 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
US6777763B1 (en) * 1993-10-01 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
JP3030368B2 (ja) 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH07135323A (ja) 1993-10-20 1995-05-23 Semiconductor Energy Lab Co Ltd 薄膜状半導体集積回路およびその作製方法
KR970010685B1 (ko) 1993-10-30 1997-06-30 삼성전자 주식회사 누설전류가 감소된 박막 트랜지스터 및 그 제조방법
US5576231A (en) 1993-11-05 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode
TW299897U (en) * 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
KR100275717B1 (ko) * 1993-12-28 2000-12-15 윤종용 다결정 실리콘 박막 트랜지스터 제조 방법
JP2873660B2 (ja) 1994-01-08 1999-03-24 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
HU214588B (hu) 1994-07-01 1998-04-28 EGIS Gyógyszergyár Rt. Eljárás bicikloheptán-származékot tartalmazó, CCK-rendszer gátló hatású gyógyászati készítmények előállítására
JP3330736B2 (ja) 1994-07-14 2002-09-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5789762A (en) 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
JPH10135475A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5888888A (en) * 1997-01-29 1999-03-30 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body
US6255214B1 (en) * 1999-02-24 2001-07-03 Advanced Micro Devices, Inc. Method of forming junction-leakage free metal silicide in a semiconductor wafer by amorphization of source and drain regions
US6572900B1 (en) * 2000-06-09 2003-06-03 Wm. Wrigley, Jr. Company Method for making coated chewing gum products including a high-intensity sweetener
KR100491141B1 (ko) * 2001-03-02 2005-05-24 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법
US6566213B2 (en) * 2001-04-02 2003-05-20 Advanced Micro Devices, Inc. Method of fabricating multi-thickness silicide device formed by disposable spacers
US6441433B1 (en) * 2001-04-02 2002-08-27 Advanced Micro Devices, Inc. Method of making a multi-thickness silicide SOI device
TW480735B (en) * 2001-04-24 2002-03-21 United Microelectronics Corp Structure and manufacturing method of polysilicon thin film transistor
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
JP2006012991A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体記憶装置
US7575959B2 (en) * 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

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