CN107068733A - 半导体器件 - Google Patents

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Abstract

公开了一种能够在二极管导通时降低损耗的技术。在本说明书中公开的二极管包括阴极电极、由第一导电型半导体制成的阴极区域、由浓度比所述阴极区域低的第一导电型半导体制成的漂移区、由第二导电型半导体制成的阳极区域、阳极电极、形成于所述漂移区和所述阳极区域之间且由浓度比所述漂移区的浓度更高的第一导电型半导体制成的势垒区域，以及形成为将所述势垒区域连接至所述阳极电极且由金属制成的柱电极。柱电极形成为从所述阳极电极侧透过所述阳极区域且到达所述势垒区域。势垒区域和柱电极通过肖特基结相连接。

Description

半导体器件
本申请是申请号为2012800355775(国际申请号为PCT/JP2012/004804)、申请日为2012年7月27日、发明名称为“半导体器件”的专利申请的分案申请。
技术领域
本申请涉及一种二极管、半导体器件和MOSFET。
背景技术
已经开发了一种通过改善PN二极管的反向恢复特性来降低开关损耗的技术。公开号为2003-163357的日本专利申请公开了一种MPS二极管，在该二极管中PIN二极管与肖特基势垒二极管结合。在公开号为2003-163357的日本专利申请所公开的技术中，通过将p阳极区域的尺寸减小至透穿(reach-through)限值来抑制从p阳极区域向n-漂移区注入空穴，并且从而降低了开关损耗。公开号为2000-323488的日本专利申请公开了一种PIN二极管，该PIN二极管具有在p阳极区域和n-漂移区之间的n势垒区域，n势垒区域具有比n-漂移区的浓度更高浓度的n型杂质。在公开号为2000-323488的日本专利申请所公开的技术中，通过n势垒区域来抑制从p阳极区域向n-漂移区注入空穴，从而降低了开关损耗。
即使在公开号为2003-163357的日本专利申请所公开的技术和公开号为2000-323488日本专利申请所公开的技术中，尽管只有少数空穴从p阳极区域被注入n-漂移区，仍然出现了开关损耗。如果进一步抑制向n-漂移区注入空穴，则可以进一步降低二极管的开关损耗。
发明内容
本说明书提供了一种解决上述问题的技术。本说明书公开了一种能够在二极管导通时降低损耗的技术。
在本说明书中所公开的二极管包括：阴极电极；阴极区域，其由第一导电型半导体制成；漂移区，其由低浓度的第一导电型半导体制成；阳极区域，其由第二导电型半导体制成；以及阳极电极，其由金属制成。所述二极管包括：势垒区域，其形成于所述漂移区和所述阳极区域之间且由浓度比所述漂移区的浓度更高的第一导电型半导体制成；以及柱区域，其形成为将所述势垒区域连接至所述阳极电极且由浓度比所述势垒区域的浓度更高的第一导电型半导体制成。在该二极管中，所述柱区域和所述阳极电极通过肖特基结相连接。
在该二极管中，当正向偏压被施加在阳极电极和阴极电极之间时，阳极电极和柱区域经由肖特基界面短路。柱区域和势垒区域具有大致相同的电位，并且因此势垒区域和阳极电极之间的电位差与肖特基界面处的电压降几乎相同。因为在肖特基界面处的电压降充分小于阳极区域和势垒区域之间的pn结的内建电压，所以抑制了从阳极区域向漂移区注入空穴。
接着，当阳极电极和阴极电极之间的电压从正向偏压变成反向偏压时，由阳极电极和柱区域之间的肖特基界面来限制反向电流。在二极管中，因为当施加正向偏压时抑制了从阳极区域向漂移区注入空穴，所以反向恢复电流小，且反向恢复时间短。根据该二极管，能够降低开关损耗而无需进行漂移区的寿命控制。
另外，在该二极管中，当反向偏压被施加在阳极电极和阴极电极之间时，电场不仅分布至从柱区域和阳极电极之间的肖特基界面生长的耗尽层，而且分布至从阳极区域和势垒区域之间的pn结的界面生长的耗尽层。因而，减小了被施加给柱区域和阳极电极之间的肖特基界面的电场。根据该二极管，能够提高对反向偏压的耐压性。
此外，在二极管中，在柱区域中的杂质浓度高于在势垒区域中的杂质浓度。因为该结构，当施加正向偏压时，能够减小势垒区域和阳极电极之间的电位差，而无需减小阳极区域的厚度。根据该二极管，抑制了对于反向偏压的透穿的发生，并且因而能够降低开关损耗而不会减小耐压性。
该二极管优选地进一步包括防电场前进区域，其形成于所述势垒区域和所述漂移区之间且由所述第二导电型半导体制成。
在该二极管中，当反向偏压被施加在阳极电极和阴极电极之间时，反向电流不仅由柱区域和阳极电极之间的肖特基界面来限制，还由漂移区和防电场前进区域之间的pn结来限制。根据该二极管，当施加反向偏压时能够减小漏电流。
另外，在该二极管中，当反向偏压被施加在阳极电极和阴极电极之间时，电场不仅分布至从柱区域和阳极电极之间的肖特基界面生长的耗尽层和从阳极区域和势垒区域之间的pn结的界面生长的耗尽层，而且分布至从漂移区和防电场前进区域之间的pn结的界面。因而，减小了被施加给柱区域和阳极电极之间的肖特基界面的电场和施加给阳极区域和势垒区域之间的pn结的电场。根据该二极管，能够进一步提高对反向偏压的耐压性。
在该二极管中，优选地，形成从所述阳极区域延伸至所述漂移区的沟槽，并且在所述沟槽内部形成覆盖有绝缘膜的沟槽电极。
在该二极管中，当反向偏压被施加在阳极电极和阴极电极之间时，电场集中在漂移区中沟槽电极的前端的周围的部分上，从而减小了被施加给柱区域和阳极电极之间的肖特基界面的电场或被施加给阳极区域和势垒区域之间的pn结的界面的电场。根据该二极管，能够进一步提高对反向偏压的耐压性。
该二极管优选地进一步包括阴极短路区域，其部分地形成于所述阴极区域中且由所述第二导电型半导体制成。
在该二极管中，当正向偏压被施加在阳极电极和阴极电极之间时，形成阴极短路区域，并且因此抑制了从阴极区域向漂移区注入电子。因而，当正向偏压变成反向偏压时，反向恢复电流变得更小，并且因此能够进一步缩短反向恢复时间。根据该二极管，能够进一步降低开关损耗。
本说明书公开了一种半导体器件，二极管和绝缘栅双极型晶体管(IGBT)在该半导体器件中整体形成。在所述半导体器件中，所述IGBT包括集电电极；集电极区域，其由所述第二导电型半导体制成；第二漂移区，其从所述漂移区连续地形成且由低浓度的第一导电型半导体制成；体区域，其由所述第二导电型半导体制成；发射极区域，其由所述第一导电型半导体制成；发射电极，其由金属制成；和栅电极，其经由绝缘膜与在所述发射极区域和所述第二漂移区之间的所述体区域相对。另外，在所述半导体器件中，所述IGBT包括：第二势垒区域，其形成于所述第二漂移区和所述体区域之间且由浓度比所述第二漂移区的浓度更高的第一导电型半导体制成；以及第二柱区域，其形成为将所述第二势垒区域连接至所述发射电极且由浓度比所述第二势垒区域的浓度更高的第一导电型半导体制成。在所述半导体器件中，所述第二柱区域和所述发射电极通过肖特基结相连接。
在该半导体器件中，能够降低在二极管和IGBT的寄生二极管之间的开关损耗，并且因而提高对反向偏压的耐压性。
半导体器件优选地进一步包括第二防电场前进区域，其形成于所述第二势垒区域和所述第二漂移区之间且由所述第二导电型半导体制成。
在该半导体器件中，能够进一步提高与IGBT的寄生二极管有关的对反向偏压的耐压性，且当施加反向偏压时，能够减小漏电流。另外，当IGBT被驱动时，由防电场前进区域和漂移区之间的pn结来抑制电流从集电电极流向发射电极，并且因此能够减小IGBT的饱和电流。
本说明书公开了一种MOSFET。所述MOSFET包括：漏极电极；漏极区域，其由第一导电型半导体制成；漂移区，其由低浓度的第一导电型半导体制成；体区域，其由第二导电型半导体制成；源极区域，其由所述第一导电型半导体制成；源极电极，其由金属制成；栅电极，其经由绝缘膜与在所述源极区域和所述漂移区之间的所述体区域相对；势垒区域，其形成于所述漂移区和所述体区域之间且由浓度比所述漂移区的浓度更高的第一导电型半导体制成；以及柱区域，其形成为将所述势垒区域连接至所述源极电极且由浓度比所述势垒区域的浓度更高的第一导电型半导体制成。在所述MOSFET中，所述柱区域和所述源极电极通过肖特基结相连接。
根据该MOSFET，能够降低寄生二极管的开关损耗，并且提高对反向偏压的耐压性。
该MOSFET优选地进一步包括防电场前进区域，其形成于所述势垒区域和所述漂移区之间且由所述第二导电型半导体制成。
在该MOSFET中，能够进一步提高对反向偏压的耐压性并且因此当施加反向偏压时减小漏电流。
在本说明书中公开的另一种二极管包括：阴极电极；阴极区域，其由第一导电型半导体制成；漂移区，其由低浓度的第一导电型半导体制成；阳极区域，其由第二导电型半导体制成；和阳极电极，其由金属制成。所述二极管包括：势垒区域，其形成于所述漂移区和所述阳极区域之间且由浓度比所述漂移区的浓度更高的第一导电型半导体制成；以及柱电极，其形成为将所述势垒区域连接至所述阳极电极且由金属制成。在所述二极管中，所述势垒区域和所述柱电极通过肖特基结相连接。
在该二极管中，当正向偏压被施加在阳极电极和阴极电极之间时，柱电极和势垒区域经由肖特基界面短路。此时，势垒区域和阳极电极之间的电位差与肖特基界面处的电压降几乎相同。因为在肖特基界面处的电压降充分小于阳极区域和势垒区域之间的pn结的内建电压，从而抑制了从阳极区域向漂移区注入空穴。
接着，当阳极电极和阴极电极之间的电压从正向偏压变成反向偏压时，由柱电极和势垒区域之间的肖特基界面来限制反向电流。在该二极管中，因为当施加正向偏压时抑制了从阳极区域向漂移区注入空穴，所以反向恢复电流小，且反向恢复时间短。根据该二极管，能够降低开关损耗而无需进行漂移区的寿命控制。
另外，在该二极管中，当反向偏压被施加在阳极电极和阴极电极之间时，电场不仅分布至从势垒区域和柱电极之间的肖特基界面生长的耗尽层，而且分布至从阳极区域和势垒区域之间的pn结的界面生长的耗尽层。因而，减小了被施加给势垒区域和柱电极之间的肖特基界面的电场。根据该二极管，能够提高对反向偏压的耐压性。
另外，在该二极管中，柱电极由金属制成。以该结构，当施加正向偏压时，能够减小势垒区域和阳极电极之间的电位差，而无需减小阳极区域的厚度。根据该二极管，抑制了对于反向偏压的透穿的发生，从而能够降低开关损耗而不会减小耐压性。
该二极管优选地进一步包括防电场前进区域，其形成于所述势垒区域和所述漂移区之间且由所述第二导电型半导体制成。
在该二极管中，当反向偏压被施加在阳极电极和阴极电极之间时，反向电流不仅由势垒区域和柱电极之间的肖特基界面来限制，还由漂移区和防电场前进区域之间的pn结来限制。根据该二极管，当施加反向偏压时能够减小漏电流。
另外，在该二极管中，当反向偏压被施加在阳极电极和阴极电极之间时，电场不仅分布至从势垒区域和柱电极之间的肖特基界面生长的耗尽层和从阳极区域和势垒区域之间的pn结的界面生长的耗尽层，而且分布至从漂移区和防电场前进区域之间的pn结的界面。因而，减小了被施加给势垒区域和柱电极之间的肖特基界面的电场和施加给阳极区域和势垒区域之间的pn结的电场。根据该二极管，能够进一步提高对反向偏压的耐压性。
在该二极管中，优选地，形成从所述阳极区域延伸至所述漂移区的沟槽，并且在所述沟槽内部形成覆盖有绝缘膜的沟槽电极。
在该二极管中，当反向偏压被施加在阳极电极和阴极电极之间时，电场集中在漂移区中沟槽电极的前端周围的部分上，从而减小了被施加给势垒区域和柱电极之间的肖特基界面的电场或被施加给阳极区域和势垒区域之间的pn结的界面的电场。根据该二极管，能够进一步提高对反向偏压的耐压性。
该二极管优选地进一步包括阴极短路区域，其部分地形成于所述阴极区域中且由所述第二导电型半导体制成。
在该二极管中，当正向偏压被施加在阳极电极和阴极电极之间时，形成阴极短路区域，并且因此抑制了从阴极区域向漂移区注入电子。因而，当正向偏压变成反向偏压时，反向恢复电流变得更小，从而能够进一步缩短反向恢复时间。根据该二极管，能够进一步降低开关损耗。
本说明书公开了另一种半导体器件，二极管和IGBT在所述半导体器件中整体形成。在所述半导体器件中，所述IGBT包括：集电电极；集电极区域，其由所述第二导电型半导体制成；第二漂移区，其从所述漂移区连续地形成且由低浓度的第一导电型半导体制成；体区域，其由所述第二导电型半导体制成；发射极区域，其由所述第一导电型半导体制成；发射电极，其由金属制成；以及栅电极，其经由绝缘膜与在所述发射极区域和所述第二漂移区之间的所述体区域相对。在所述半导体器件中，所述IGBT包括：第二势垒区域，其形成于所述第二漂移区和所述体区域之间且由浓度比所述第二漂移区的浓度更高的第一导电型半导体制成；以及第二柱电极，其形成为将所述第二势垒区域连接至所述发射电极且由金属制成。在所述半导体器件中，所述第二势垒区域和所述第二柱电极通过肖特基结相连接。
在该半导体器件中，能够降低在二极管和IGBT的寄生二极管之间的开关损耗，并且因此提高对反向偏压的耐压性。
该半导体器件优选地进一步包括第二防电场前进区域，其形成于所述第二势垒区域和所述第二漂移区之间且由所述第二导电型半导体制成。
在该半导体器件中，能够进一步提高与IGBT的寄生电阻有关的对反向偏压的耐压性，且当施加反向偏压时，能够减小漏电流。另外地，当IGBT被驱动时，由防电场前进区域和漂移区之间的pn结来抑制电流从集电电极流向发射电极，从而能够减小IGBT的饱和电流。
本说明书公开了一种MOSFET。所述MOSFET包括：漏极电极；漏极区域，其由第一导电型半导体制成；漂移区，其由低浓度的第一导电型半导体制成；体区域，其由第二导电型半导体制成；源极区域，其由所述第一导电型半导体制成；源极电极；以及栅电极，其经由绝缘膜与在所述源极区域和所述漂移区之间的所述体区域相对。所述MOSFET包括：势垒区域，其形成于所述漂移区和所述体区域之间且由浓度比所述漂移区的浓度更高的第一导电型半导体制成；以及柱电极，其形成为将所述势垒区域连接至所述源极电极且由金属制成。在所述MOSFET中，所述势垒区域和所述柱电极通过肖特基结相连接。
根据该MOSFET，能够降低寄生二极管的开关损耗并且提高对反向偏压的耐压性。
该MOSFET优选地进一步包括防电场前进区域，其形成于所述势垒区域和所述漂移区之间且由所述第二导电型半导体制成。
在该MOSFET中，能够进一步提高对反向偏压的耐压性，并且因此当施加反向偏压时，减小漏电流。
根据本说明书中所公开的技术，能够在二极管导通时降低损耗。
附图说明
图1是示出根据实施例1的二极管2的结构的示意图；
图2是用于比较根据实施例1的二极管2和根据比较例1的二极管26的反向恢复特性的曲线图；
图3是示出根据比较例1的二极管26的结构的示意图；
图4是示出根据实施例2的二极管32的结构的示意图；
图5是用于比较当反向偏压被施加给根据实施例1的二极管2和根据实施例2的二极管32时的漏电流的曲线图；
图6是用于比较当反向偏压被施加给根据实施例1的二极管2和根据实施例2的二极管32时的耐压性的曲线图；
图7是示出根据实施例3的二极管42的结构的示意图；
图8是示出根据实施例4的二极管52的结构的示意图；
图9是示出根据实施例4的二极管52的另一种结构的示意图；
图10是示出根据实施例5的二极管62的结构的示意图；
图11是示出根据实施例1的变形例的二极管2的结构的示意图；
图12是示出根据实施例2的变形例的二极管32的结构的示意图；
图13是示出根据实施例3的变形例的二极管42的结构的示意图；
图14是示出根据实施例6的半导体器件72的结构的示意图；
图15是示出根据实施例7的半导体器件82的结构的示意图；
图16是示出根据实施例8的半导体器件102的结构的示意图；
图17是示出根据实施例9的半导体器件162的结构的示意图；
图18是示出根据实施例9的半导体器件162的另一种结构的示意图；
图19是示出根据实施例10的半导体器件172的结构的示意图；
图20是示出根据实施例11的半导体器件182的结构的示意图；
图21是示出根据实施例12的半导体器件202的结构的示意图；
图22是示出根据实施例13的半导体器件232的结构的示意图；
图23是示出根据实施例14的半导体器件242的结构的示意图；
图24是示出根据实施例15的半导体器件252的结构的示意图；
图25是示出根据实施例16的二极管302的结构的示意图；
图26是示出根据实施例17的二极管304的结构的示意图；
图27是示出根据另一个实施例的二极管306的结构的示意图；
图28是示出根据另一个实施例的二极管308的结构的示意图；
图29是示出根据另一个实施例的二极管310的结构的示意图；
图30是示出根据另一个实施例的二极管312的结构的示意图；
图31是示出根据另一个实施例的二极管314的结构的示意图；
图32是示出根据另一个实施例的二极管316的结构的示意图；
图33是示出根据另一个实施例的半导体器件318的结构的示意图；
图34是示出根据另一个实施例的半导体器件320的结构的示意图；
图35是示出根据另一个实施例的半导体器件322的结构的示意图；
图36是示出根据另一个实施例的半导体器件324的结构的示意图；
图37是示出根据另一个实施例的半导体器件326的结构的示意图；
图38是示出根据另一个实施例的半导体器件328的结构的示意图；
图39是示出根据另一个实施例的半导体器件330的结构的示意图；
图40是示出根据另一个实施例的半导体器件332的结构的示意图；
图41是示出根据另一个实施例的半导体器件334的结构的示意图；
图42是示出根据另一个实施例的半导体器件336的结构的示意图；
图43是示出根据实施例8的半导体器件102的另一种结构的示意图；
图44是示出根据实施例9的半导体器件162的另一种结构的示意图；
图45是示出根据另一实施例的半导体器件322的另一种结构的示意图；
图46是示出根据另一实施例的半导体器件324的另一种结构的示意图；以及
图47是示出根据实施例9的半导体器件162的另一种结构的示意图
图48是示出根据实施例9的半导体器件162的另一种结构的示意图
图49是示出根据实施例9的半导体器件162的另一种结构的示意图
图50是示出根据实施例9的半导体器件162的另一种结构的示意图。
具体实施方式
(实施例1)
如图1所示，使用硅半导体衬底4来形成本实施例中的二极管2。作为高浓度n型半导体区域的n+阴极区域6、作为n型半导体区域的n缓冲区域8、作为低浓度n型半导体区域的n-漂移区10、作为n型半导体区域的n势垒区域12以及作为p型半导体区域的p阳极区域14被顺序地层压在半导体衬底4上。在本实施例中，例如，磷作为杂质被添加进n型半导体区域，且例如，硼作为杂质被添加进p型半导体区域。在本实施例中，n+阴极区域6的杂质浓度大约为1x1017至5x1020[cm-3]，n缓冲区域8的杂质浓度大约为1x1016至1x1019[cm-3]，n-漂移区10的杂质浓度大约为1x1012至1x1015[cm-3]，n势垒区域12的杂质浓度大约为1x1015至1x1018[cm-3]，以及p阳极区域14的杂质浓度大约为1x1016至1x1019[cm-3]。另外，n势垒区域12的厚度大约为0.5至3.0[um]。
在半导体衬底4的上表面上，形成以预定间隙彼此间隔开的作为n型半导体区域的多个n柱区域16。n柱区域16的杂质浓度大约为1x1016至1x1019[cm-3]。形成n柱区域16以便于透过p阳极区域14，并且到达n势垒区域12的上表面。另外，在p阳极区域14的上表面上，形成以预定间隙彼此间隔开的作为高浓度p型半导体区域的多个p+接触区域18。p+接触区域18的杂质浓度大约为1x1017至1x1020[cm-3]。p阳极区域14、n柱区域16和p+接触区域18露出在半导体衬底4的上表面上。
由金属制成的阴极电极20形成于半导体衬底4的下表面上。阴极电极20通过欧姆结被连接至n+阴极区域6。由金属制成的阳极电极22形成于半导体衬底4的上表面上。阳极电极22经由肖特基界面24通过肖特基结被连接至n柱区域16。在本实施例中，肖特基结的势垒高度大约为0.2至1.0[eV]。阳极电极22通过欧姆结被连接至p阳极区域14和p+接触区域18。
将描述二极管2的操作。当正向偏压被施加在阳极电极22和阴极电极20之间时，阳极电极22和n柱区域16经由肖特基界面24短路。n柱区域16和n势垒区域12具有几乎相同的电位，从而n势垒区域12和阳极电极22之间的电位差与肖特基界面24处的电压降几乎相同。因为在肖特基界面24处的电压降充分小于p阳极区域14和n势垒区域12之间的pn结的内建电压，所以抑制了从p+接触区域18或p阳极区域14向n-漂移区10注入空穴。在阳极电极22和阴极电极20之间，正向电流主要顺次流经在阳极电极22和n柱区域16之间的肖特基界面24、n柱区域16、n势垒区域12、n-漂移区10、n缓冲区域8以及n+阴极区域6动。
接着，当阳极电极22和阴极电极20之间的电压从正向偏压变成反向偏压时，由阳极电极22和n柱区域16之间的肖特基界面24来限制反向电流。如上所述，在根据本实施例的二极管2中，因为当施加正向偏压时抑制了从p+接触区域18和p阳极区域14向n-漂移区10注入空穴，所以反向恢复电流小，且反向恢复时间短。根据本实施例的二极管2，能够降低开关损耗而无需进行n-漂移区10的寿命控制。
在根据本实施例的二极管2中，当反向偏压被施加在阳极电极22和阴极电极20之间时，电场不仅分布至从n柱区域16和阳极电极22之间的肖特基界面24生长的耗尽层，而且还分布至从p阳极区域14和n势垒区域12之间的pn结的界面生长的耗尽层。因而，减小了被施加给n柱区域16和阳极电极22之间的肖特基界面24的电场。根据本实施例的二极管2，能够提高对反向偏压的耐压性。
图2示出了根据实施例1的二极管2和根据现有技术中的比较例1的二极管26的反向恢复特性的比较。
图3示出了根据比较例1的二极管26的结构。二极管26形成于硅半导体衬底28上，作为高浓度n型半导体区域的n+阴极区域6、作为n型半导体区域的n缓冲区域8、和作为低浓度n型半导体区域的n-漂移区10被顺序地层压在硅半导体衬底28上。在n-漂移区10的表面上，形成以预定间隙彼此间隔开的作为p型半导体区域的多个p阳极区域14。另外，在p阳极区域14的上表面上，形成以预定间隙彼此间隔开的作为高浓度p型半导体区域的多个p+接触区域18。由金属制成的阴极电极20形成于半导体衬底28的下表面上。阴极电极20通过欧姆结被连接至n+阴极区域6。由金属制成的阳极电极22形成于半导体衬底28的上表面上。阳极电极22经由肖特基界面30通过肖特基结被连接至n-漂移区10。阳极电极22通过欧姆结被连接至p阳极区域14和p+接触区域18。换言之，根据比较例1的二极管26与根据实施例1的二极管2的不同之处在于，没有设置n势垒区域12和n柱区域16。
从图2清楚可见，根据实施例1的二极管2具有比根据比较例1的二极管26更小的反向恢复电流和更短的反向恢复时间。根据本实施例的二极管2，能够降低开关损耗。
在本实施例的二极管2中，n柱区域16中的杂质浓度高于n势垒区域12中的杂质浓度。通过该结构，当施加正向偏压时，能够减小n势垒区域12和阳极电极22之间的电位差，而不会减小p阳极区域14的厚度。根据本实施例的二极管2，抑制了对于反向偏压的穿透的发生，从而能够降低开关损耗而不会减小耐压性。
(实施例2)
如图4所示，使用硅半导体衬底34来形成本实施例中的二极管32。作为高浓度n型半导体区域的n+阴极区域6、作为n型半导体区域的n缓冲区域8、作为低浓度n型半导体区域的n-漂移区10、作为p型半导体区域的p防电场前进区域36、作为n型半导体区域的n势垒区域12以及作为p型半导体区域的p阳极区域14被顺序地层压在半导体衬底34上。在本实施例中，p防电场前进区域36的杂质浓度大约为1x1015至1x1019[cm-3]。此外，p防电场前进区域36的厚度大约为0.5至3.0[um]。
在半导体衬底34的上表面上，形成以预定间隙彼此间隔开的作为n型半导体区域的多个n柱区域16。n柱区域16形成为透过p阳极区域14，然后到达n势垒区域12的上表面。另外地，在p阳极区域14的上表面上，形成以预定间隙彼此间隔开的作为高浓度p型半导体区域的多个p+接触区域18。p阳极区域14、n柱区域16和p+接触区域18露出在半导体衬底34的上表面上。
由金属制成的阴极电极20形成于半导体衬底34的下表面上。阴极电极20通过欧姆结被连接至n+阴极区域6。由金属制成的阳极电极22形成于半导体衬底34的上表面上。阳极电极22经由肖特基界面24通过肖特基结被连接至n柱区域16。阳极电极22通过欧姆结被连接至p阳极区域14和p+接触区域18。
将描述二极管32的操作。当正向偏压被施加在阳极电极22和阴极电极20之间时，阳极电极22和n柱区域16经由肖特基界面24短路。n柱区域16和n势垒区域12具有几乎相同的电位，并且因此n势垒区域12和阳极电极22之间的电位差与肖特基界面24处的电压降几乎相同。因为在肖特基界面24处的电压降充分小于p阳极区域14和n势垒区域12之间的pn结的内建电压，所以抑制了从p+接触区域18或p阳极区域14向n-漂移区10注入空穴。在阳极电极22和阴极电极20之间，正向电流顺次主要流经在阳极电极22和n柱区域16之间的肖特基界面24、n柱区域16、n势垒区域12、p防电场前进区域36、n-漂移区10、n缓冲区域8以及n+阴极区域6。另外地，尽管在n势垒区域12和p防电场前进区域36之间存在有pn结，但因为p防电场前进区域36的p型杂质浓度低且p防电场前进区域36的厚度小，所以pn结对阳极电极22和阴极电极20之间的正向电流影响很小。
接着，当阳极电极22和阴极电极20之间的电压从正向偏压变成反向偏压时，由阳极电极22和n柱区域16之间的肖特基界面24来限制反向电流。另外地，还由n-漂移区10和p防电场前进区域36之间的pn结来限制反向电流。如上所述，在根据本实施例的二极管32中，因为当施加正向偏压时抑制了从p+接触区域18和p阳极区域14向n-漂移区10注入空穴，所以反向恢复电流小，且反向恢复时间短。根据本实施例的二极管32，能够降低开关损耗而无需进行n-漂移区10的寿命控制。
在根据本实施例的二极管32中，当反向偏压被施加在阳极电极22和阴极电极20之间时，电场不仅分布至到从n柱区域16和阳极电极22之间的肖特基界面24生长的耗尽层，而且分布至从p阳极区域14和n势垒区域12之间的pn结的界面和n-漂移区10和p防电场前进区域36之间的pn结的界面生长的耗尽层。因而，减小了被施加给n柱区域16和阳极电极22之间的肖特基界面24的电场和被施加给p阳极区域14和n势垒区域12之间的pn结的电场。根据本实施例的二极管32，能够提高对反向偏压的耐压性。
图5示出了当反向偏压被施加给根据实施例1的二极管2和根据实施例2的二极管32时的漏电流的比较。从图5清楚可见，当反向偏压被施加时，在根据实施例2的二极管32中漏电流比在根据实施例1的二极管2中漏电流减小得更多。
图6示出了当反向偏压被施加给根据实施例1的二极管2和根据实施例2的二极管32时的耐压性的比较。从图6清楚可见，当反向偏压被施加时，在根据实施例2的二极管32中耐压性比在根据实施例1的二极管2中耐压性提高得更多。
(实施例3)
如图7所示，以与根据实施例1的二极管2相同的方式使用硅半导体衬底4来形成本实施例中的二极管42。作为高浓度n型半导体区域的n+阴极区域6、作为n型半导体区域的n缓冲区域8、作为低浓度n型半导体区域的n-漂移区10、作为n型半导体区域的n势垒区域12以及作为p型半导体区域的p阳极区域14被顺序地层压在半导体衬底4上。在半导体衬底4的上表面上，形成以预定间隙彼此间隔开的作为n型半导体区域的多个n柱区域16。n柱区域16形成为透过p阳极区域14，然后到达n势垒区域12的上表面。另外，在半导体衬底4的上部上以预定间隙形成多个沟槽44。每一个沟槽44从p阳极区域14的上表面透过n势垒区域12，然后到达n-漂移区10的内部。每一个沟槽44的内部充满覆盖有绝缘膜46的沟槽电极48。另外地，在p阳极区域14的上表面上形成以预定间隙彼此间隔开的作为高浓度p型半导体区域的多个p+接触区域18。
由金属制成的阴极电极20形成于半导体衬底4的下表面上。阴极电极20通过欧姆结被连接至n+阴极区域6。由金属制成的阳极电极22形成于半导体衬底4的上表面上。阳极电极22经由肖特基界面24通过肖特基结被连接至n柱区域16。阳极电极22通过欧姆结被连接至p阳极区域14和p+接触区域18。
本实施例的二极管42的操作与实施例1的二极管2的操作几乎相同。在根据本实施例的二极管42中，当反向偏压被施加在阳极电极22和阴极电极20之间时，调整被施加给沟槽电极48的电压，从而提高耐压性。例如，如果调整被施加给沟槽电极48的电压使得当施加反向偏压时沟槽电极48具有与阳极电极22几乎相同的电位，则电场集中在n-漂移区10中沟槽电极48的前端周围的部分上，从而减小了被施加给n柱区域16和阳极电极22之间的肖特基界面24的电场或被施加给p阳极区域14和n势垒区域12之间的pn结的界面的电场。另外，沟槽电极48的电位并不一定与阳极电极22的电位相同。当施加反向偏压时，使沟槽电极48的电位低于阴极电极20的电位，这样电场集中在沟槽电极48的前端周围的部分上，从而减小了被施加给n柱区域16和阳极电极22之间的肖特基界面24的电场或被施加给p阳极区域14和n势垒区域12之间的pn结的界面的电场。根据本实施例的二极管42，能够提高对反向偏压的耐压性。
(实施例4)
如图8所示，以与根据实施例2的二极管32相同的方式使用硅半导体衬底34来形成本实施例中的二极管52。作为高浓度n型半导体区域的n+阴极区域6、作为n型半导体区域的n缓冲区域8、作为低浓度n型半导体区域的n-漂移区10、作为p型半导体区域的p防电场前进区域36、作为n型半导体区域的n势垒区域12以及作为p型半导体区域的p阳极区域14被顺序地层压在半导体衬底34上。在半导体衬底34的上表面上，形成以预定间隙彼此间隔开的作为n型半导体区域的多个n柱区域16。n柱区域16形成为透过p阳极区域14，然后到达n势垒区域12的上表面。另外地，在半导体衬底34的上侧上以预定间隙形成多个沟槽44。每一个沟槽44从p阳极区域14的上表面透过n势垒区域12和p防电场前进区域36，然后到达n-漂移区10的内部。每一个沟槽44的内部充满覆盖有绝缘膜46的沟槽电极48。另外，在p阳极区域14的上表面上形成以预定间隙彼此间隔开的作为高浓度p型半导体区域的多个p+接触区域18。
由金属制成的阴极电极20形成于半导体衬底34的下表面上。阴极电极20通过欧姆结被连接至n+阴极区域6。由金属制成的阳极电极22形成于半导体衬底34的上表面上。阳极电极22经由肖特基界面24通过肖特基结被连接至n柱区域16。阳极电极22通过欧姆结被连接至p阳极区域14和p+接触区域18。
本实施例的二极管52的操作与实施例2的二极管32的操作几乎相同。在根据本实施例的二极管52中，以与根据实施例3的二极管42相同的方式，当反向偏压被施加在阳极电极22和阴极电极20之间时，调整被施加给沟槽电极48的电压，从而提高耐压性。例如，如果调整被施加给沟槽电极48的电压使得当施加反向偏压时沟槽电极48具有与阳极电极22几乎相同的电位，则电场集中在n-漂移区10中沟槽电极48的前端周围的部分上，从而减小了被施加给n柱区域16和阳极电极22之间的肖特基界面24的电场，被施加给p阳极区域14和n势垒区域12之间的pn结的界面的电场或被施加给n-漂移区10和p防电场前进区域36之间的pn结的界面的电场。根据本实施例的二极管52，能够提高对反向偏压的耐压性。
另外，如图9所示，可以采用三维方式来安置本实施例的二极管52的各个构成元件。在图9中，没有显示阴极电极20和阳极电极22以使各个构成元件的布置清晰。
(实施例5)
如图10所示，本实施例的二极管62具有和实施例4的二极管52几乎相同的结构。本实施例的二极管62与实施例4的二极管52的不同之处在于，作为高浓度p型半导体区域的多个p+阴极短路区域64以预定间隙彼此间隔地形成于n+阴极区域6中。在本实施例中，p+阴极短路区域64的杂质浓度大约为1x1017至5x1020[cm-3]。
本实施例的二极管62的操作与实施例4的二极管52的操作几乎相同。在本实施例的二极管62中，当正向偏压被施加在阳极电极22和阴极电极20之间时，形成p+阴极短路区域64，从而抑制了从n+阴极区域6向n-漂移区10注入电子。根据本实施例的二极管62，当施加正向偏压时，因为不仅抑制了从p+接触区域18和p阳极区域14向n-漂移区10注入空穴，还抑制了从n+阴极区域6向n-漂移区10注入电子，因此反向恢复电流变得更小，且能够进一步缩短反向恢复时间。根据本实施例的二极管62，能够进一步降低开关损耗。
另外地，通过设置如上所述的p+阴极短路区域64来实现的对反向恢复特性的改善对于在其他实施例中的二极管来说也是有效的。换言之，在如图11所示的二极管66中，在实施例1的二极管2中，可以在n+阴极区域6中设置p+阴极短路区域64。如在图12所示的二极管68中，在实施例2的二极管32中，可以在n+阴极区域6中设置p+阴极短路区域64，以及如在图13所示的二极管70中，在本实施例3的二极管42中，可以在n+阴极区域6中设置p+阴极短路区域64。
(实施例6)
如图14所示，本实施例的半导体器件72具有与实施例3的二极管42几乎相同的结构。在半导体器件72中，作为高浓度n型半导体区域的n+发射极区域74形成于p阳极区域14的上表面中与沟槽44相邻的部分处。在本实施例中，n+发射极区域74的杂质浓度大约为1x1017至5x1020[cm-3]。n+发射极区域74通过欧姆结被连接至阳极电极22。
根据本实施例的半导体器件72具有垂直MOSFET结构，其包括对应于漏极电极的阴极电极20、对应于漏极区域的n+阴极区域6、n缓冲区域8、n-漂移区10、对应于体区域的p阳极区域14、对应于源极区域的n+发射极区域74、对应于源极电极的阳极电极22以及与其间插设有绝缘膜46的n+发射极区域74和n-漂移区10之间的p阳极区域14相对、对应于栅电极的沟槽电极48。
以与实施例3的二极管42相同的方式，根据本实施例的半导体器件72，能够通过改善MOSFET的寄生二极管的反向恢复特性来降低开关损耗。另外，以与实施例3的二极管42相同的方式，根据本实施例的半导体器件72，能够提高对反向偏压的耐压性。
(实施例7)
如图15所示，本实施例的半导体器件82具有与实施例4的二极管52几乎相同的结构。在半导体器件82中，n+发射极区域74形成于p阳极区域14的上表面中与沟槽44相邻的部分处。n+发射极区域74通过欧姆结被连接至阳极电极22。
根据本实施例的半导体器件82具有垂直MOSFET结构，其包括对应于漏极电极的阴极电极20、对应于漏极区域的n+阴极区域6、n缓冲区域8、n-漂移区10、对应于体区域的p阳极区域14、对应于源极区域的n+发射极区域74、对应于源极电极的阳极电极22以及与其间插设有绝缘膜46的n+发射极区域74和n-漂移区10之间的p阳极区域14相对、对应于栅电极的沟槽电极48。
以与实施例4的二极管52相同的方式，根据本实施例的半导体器件82，能够通过改善MOSFET的寄生二极管的反向恢复特性来降低开关损耗。另外地，以与实施例4的二极管52相同的方式，根据本实施例的半导体器件82，能够提高对反向偏压的耐压性，从而当施加反向偏压时抑制漏电流。
(实施例8)
如图16所示，使用硅半导体衬底104来形成本实施例的半导体器件102。半导体器件102包括IGBT区域106和二极管区域108。在IGBT区域106中，作为高浓度p型半导体区域的p+集电极区域110、作为n型半导体区域的n缓冲区域112、作为低浓度n型半导体区域的n-漂移区114、作为n型半导体区域的n势垒区域116以及作为p型半导体区域的p体区域118被顺序地层压在半导体衬底104上。在本实施例中，p+集电极区域110的杂质浓度大约为1x1017至5x1020[cm-3]，n缓冲区域112的杂质浓度大约为1x1016至1x1019[cm-3]，n-漂移区114的杂质浓度大约为1x1012至1x1015[cm-3]，n势垒区域116的杂质浓度大约为1x1015至1x1018[cm-3]，以及p体区域118的杂质浓度大约为1x1016至1x1019[cm-3]。另外，n势垒区域116的厚度大约为0.5至3.0[um]。在二极管区域108中，作为高浓度n型半导体区域的n+阴极区域120、n缓冲区域112、n-漂移区114、n势垒区域122以及作为p型半导体区域的p阳极区域124被顺序地层压在半导体衬底104上。在本实施例中，n+阴极区域120的杂质浓度大约为1x1017至5x1020[cm-3]，n势垒区域122的杂质浓度大约为1x1015至1x1018[cm-3]，以及p阳极区域124的杂质浓度大约为1x1016至1x1019[cm-3]。另外地，n势垒区域122的厚度大约为0.5至3.0[um]。多个沟槽126以预定间隙形成于半导体器件104的上侧上。
在IGBT区域106中，沟槽126从p体区域118的上表面透过n势垒区域116，然后到达n-漂移区114的内部。每一个沟槽126的内部充满覆盖有绝缘膜128的栅电极130。在p体区域118的上表面上，作为高浓度n型半导体区域的n+发射极区域132形成于与沟槽126相邻的部分处。n+发射极区域132的杂质浓度大约为1x1017至5x1020[cm-3]。作为n型半导体区域的n柱区域134形成于p体区域118的上表面上。n柱区域134的杂质浓度大约为1x1016至1x1019[cm-3]。n柱区域134形成为透过p体区域118，然后到达n势垒区域116的上表面。另外，作为高浓度p型半导体区域的p+接触区域136形成于p体区域118的上表面上。p+接触区域136的杂质浓度大约为1x1017至1x1020[cm-3]。
在二极管区域108中，沟槽126从p阳极区域124的上表面透过n势垒区域122，然后到达n-漂移区114的内部。每一个沟槽126的内部充满覆盖有绝缘膜138的栅电极140。作为n型半导体区域的n柱区域142形成于p阳极区域124的上表面上。n柱区域142的杂质浓度大约为1x1016至1x1019[cm-3]。n柱区域142形成为透过p阳极区域124，然后到达n势垒区域122的上表面。另外地，作为高浓度p型半导体区域的p+接触区域144形成于p阳极区域124的上表面上。p+接触区域144的杂质浓度大约为1x1017至1x1020[cm-3]。
由金属制成的集电电极/阴极电极146形成于半导体衬底104的下表面上。集电电极/阴极电极146通过欧姆结被连接至p+集电极区域110和n+阴极区域120。集电电极/阴极电极146起到IGBT区域106中的集电电极的作用，以及起到二极管区域108中的阴极电极的作用。
由金属制成的发射电极/阳极电极148形成于半导体衬底104的上表面上。发射电极/阳极电极148经由肖特基界面150通过肖特基结被连接至n柱区域134，且经由肖特基界面152通过肖特基结被连接至n柱区域142。在本实施例中，肖特基界面150和肖特基界面152中每一个的势垒高度为0.2至1.0[eV]。另外，发射电极/阳极电极148通过欧姆结被连接至n+发射极区域132和IGBT区域106的p+接触区域136以及二极管区域108的p+接触区域144。发射电极/阳极电极148起到IGBT区域106中的发射电极的作用，以及起到二极管区域108中的阳极电极的作用。
IGBT区域106的栅电极130被电连接至第一栅电极端子(未显示)。二极管区域108的栅电极140被电连接至第二栅电极端子(未显示)。
如上所述，半导体器件102具有如下结构：起到沟槽型IGBT作用的IGBT区域106和起到续流二极管作用的二极管区域108彼此反向并联连接。
将描述半导体器件102的操作。在未施加电压给栅电极130且因此未驱动IGBT区域106的情况下，IGBT区域106起到寄生二极管的作用。在这种状态下，当正向偏压被施加在发射电极/阳极电极148和集电电极/阴极电极146之间时，发射电极/阳极电极148和n柱区域142经由二极管区域108中的肖特基界面152短路。n柱区域142和n势垒区域122具有几乎相同的电位，从而n势垒区域122和发射电极/阳极电极148之间的电位差与肖特基界面152处的电压降几乎相同。因为在肖特基界面152处的电压降充分小于p阳极区域124和n势垒区域122之间的pn结的内建电压，所以抑制了从p+接触区域144或p阳极区域124向n-漂移区114注入空穴。在IGBT区域106中，发射电极/阳极电极148和n柱区域134经由肖特基界面150短路。n柱区域134和n势垒区域116具有几乎相同的电位，从而n势垒区域116和发射电极/阳极电极148之间的电位差与肖特基界面150处的电压降几乎相同。因为在肖特基界面150处的电压降充分小于p体区域118和n势垒区域116之间的pn结的内建电压，所以抑制了从p+接触区域136或p体区域118向n-漂移区114注入空穴。在发射电极/阳极电极148和集电电极/阴极电极146之间，正向电流顺次主要流经肖特基界面152、n柱区域142、n势垒区域122、n-漂移区114、n缓冲区域112以及二极管区域108中的n+阴极区域120，且正向电流顺次流经肖特基界面150、n柱区域134、n势垒区域116、n-漂移区114、n缓冲区域112以及IGBT区域106中的n+阴极区域120。
接着，当发射电极/阳极电极148和集电电极/阴极电极146之间的电压从正向偏压变成反向偏压时，由二极管区域108中的肖特基界面152以及IGBT区域106中的肖特基界面150来限制反向电流。如上所述，在二极管区域108中，当施加正向偏压时，抑制了从p+接触区域144和p阳极区域124向n-漂移区114注入空穴，且在IGBT区域106中，当施加正向偏压时，抑制了从p+接触区域136和p体区域118向n-漂移区114注入空穴。因此，在半导体器件102中，反向恢复电流小，且反向恢复时间短。根据本实施例的半导体器件102，能够降低开关损耗而无需进行n-漂移区114的寿命控制。
在本实施例的半导体器件102中，当反向偏压被施加在发射电极/阳极电极148和集电电极/阴极电极146之间时，在IGBT区域106中，电场不仅分布至从肖特基界面150生长的耗尽层，而且分布至从p体区域118和n势垒区域116之间的pn结的界面生长的耗尽层。另外，因为电场集中在n-漂移区114的沟槽126的前端部的附近，因此减小了被施加给肖特基界面150的电场和被施加给p体区域118和n势垒区域116之间的pn结的电场。同样地，在二极管区域108中，电场不仅分布至从肖特基界面152生长的耗尽层，而且分布至从p阳极区域124和n势垒区域122之间的pn结的界面生长的耗尽层。另外，因为电场集中在n-漂移区114的沟槽126的前端部的附近，因此减小了被施加给肖特基界面152的电场和被施加给p阳极区域124和n势垒区域122之间的pn结的电场。根据本实施例的半导体器件102，能够提高对反向偏压的耐压性。
另外地，如图43所示，在本实施例的半导体器件102中，可以存在这样的结构：n势垒区域116和n柱区域134形成于IGBT区域106中，但n势垒区域122和n柱区域142未形成于二极管区域108中。同样通过该结构，能够降低IGBT区域106中的开关损耗，并且因此提高对反向偏压的耐压性。
(实施例9)
如图17所示，本实施例的半导体器件162具有与实施例8的半导体器件102几乎相同的结构。使用硅半导体衬底164来形成半导体器件162。半导体衬底164具有与实施例8的半导体衬底104几乎相同的结构。在半导体衬底164上，在IGBT区域106中，作为p型半导体区域的p防电场前进区域166形成于n-漂移区114和n势垒区域116之间，且在二极管区域108中，作为p型半导体区域的p防电场前进区域168形成于n-漂移区114和n势垒区域122之间。p防电场前进区域166和p防电场前进区域168的杂质浓度大约为1x1015至1x1019[cm-3]。另外，p防电场前进区域166和p防电场前进区域168中每一个的厚度大约为0.5至3.0[um]。在IGBT区域106中，沟槽126从p体区域118的上表面透过n势垒区域116和p防电场前进区域166，然后到达n-漂移区114的内部。在二极管区域108中，沟槽126从p阳极区域124的上表面透过n势垒区域122和p防电场前进区域168，然后到达n-漂移区114的内部。
根据本实施例的半导体器件162，以与实施例8的半导体器件102相同的方式，当正向偏压被施加在发射电极/阳极电极148和集电电极/阴极电极146之间时，在二极管区域108中，抑制了从p+接触区域144和p阳极区域124向n-漂移区114注入空穴，且在IGBT区域106中，抑制了从p+接触区域136和p体区域118向n-漂移区114注入空穴。因此，当正向偏压转变成反向偏压时，能够减小反向恢复电流，并且因此缩短反向恢复时间。所以，能够降低开关损耗。
在本实施例的半导体器件162中，当反向偏压被施加在发射电极/阳极电极148和集电电极/阴极电极146之间时，在IGBT区域106中，电场不仅分布至从肖特基界面150生长的耗尽层和从p体区域118和n势垒区域116之间的pn结的界面生长的耗尽层，而且分布至从n-漂移区114和p防电场前进区域166之间的pn结的界面生长的耗尽层。另外，因为电场集中在n-漂移区114的沟槽126的前端部的附近，因此减小了被施加给肖特基界面150的电场，减小了被施加给p体区域118和n势垒区域116之间的pn结的电场以及减小了被施加给n-漂移区114和p防电场前进区域166之间的pn结的界面的电场。同样地，在二极管区域108中，电场不仅分布至从肖特基界面152生长的耗尽层和从p阳极区域124和n势垒区域122之间的pn结的界面生长的耗尽层，而且分布至从n-漂移区114和p防电场前进区域168之间的pn结的界面生长的耗尽层。另外，因为电场集中在n-漂移区114的沟槽126的前端部的附近，因此减小了被施加给肖特基界面152的电场，减小了被施加给p阳极区域124和n势垒区域122之间的pn结的电场，以及减小了被施加给n-漂移区114和p防电场前进区域168之间的pn结的电场。根据本实施例的半导体器件162，能够提高对反向偏压的耐压性。
另外地，根据本实施例的半导体器件162，当反向偏压被施加在发射电极/阳极电极148和集电电极/阴极电极146之间时，在二极管区域108中，由p防电场前进区域168和n漂移区114之间的pn结来限制反向电流，从而减小了通过肖特基界面152的漏电流，且在IGBT区域106中，由p防电场前进区域166和n漂移区114之间的pn结来限制反向电流，从而减小了通过肖特基界面150的漏电流。根据本实施例的半导体器件162，当施加反向偏压时能够减小漏电流。
另外地，在本实施例的半导体器件162中，在通过给IGBT区域106的栅电极130施加电压来驱动IGBT区域106的情况下，由IGBT区域106中的p防电场前进区域166来抑制电流从集电电极/阴极电极146流向发射电极/阳极电极148，从而能够减小IGBT区域106的饱和电流。
另外，如图18和图47所示，可以采用三维方式来布置根据本实施例的半导体器件162的各个构成元件。在图18和图47中，没有显示集电电极/阴极电极146和发射电极/阳极电极148以便于使各个构成元件的布置清晰。
另外，如图48、图49和图50所示，可以采用三维方式来布置根据本实施例的半导体器件162的各个构成元件。在图48、图49和图50中，没有显示集电电极/阴极电极146和发射电极/阳极电极148以便于使各个构成元件的布置清晰。在图48、图49和图50所示的布置中，当半导体器件162处于从顶面观察的俯视图中时，栅电极130或栅电极140彼此纵向和横向相交，且p体区域118和p阳极区域124被布置为与其间插设有绝缘膜128、138的栅电极130、140的内角部相对。通过该结构，当导通电流流过IGBT区域106或二极管区域108时，在栅电极130、140的内角部周围的n-漂移区114的空穴浓度增大，从而能够提高导电调制效应。能够减小IGBT区域106或二极管区域108的导通电阻。
另外，如图44所示，在本实施例的半导体器件162中，可以存在这样的结构：p防电场前进区域166、n势垒区域116和n柱区域134形成于IGBT区域106中，但p防电场前进区域168、n势垒区域122和n柱区域142未形成于二极管区域108中。同样通过该结构，能够降低IGBT区域106中的开关损耗，并且因此提高对反向偏压的耐压性。另外，当施加反向偏压时，能够减小IGBT区域106中的漏电流，从而减小饱和电流。
(实施例10)
如图19所示，本实施例的半导体器件172具有和实施例8的半导体器件102几乎相同的结构。本实施例的半导体器件172与实施例8的半导体器件102的不同之处在于，作为高浓度p型半导体区域的多个p+阴极短路区域174以预定间隙彼此间隔地形成于二极管区域108的n+阴极区域120中。在本实施例中，p+阴极短路区域174的杂质浓度大约为1x1017至5x1020[cm-3]。根据本实施例的半导体器件172，当施加正向偏压时，因为抑制了从n+阴极区域120向n-漂移区114注入电子，因此可以进一步减小反向恢复电流，且可以比实施例8的半导体器件102进一步缩短反向恢复时间。根据本实施例的半导体器件172，能够进一步降低开关损耗。
(实施例11)
如图20所示，本实施例的半导体器件182具有和实施例9的半导体器件162几乎相同的结构。本实施例的半导体器件182与实施例9的半导体器件162的不同之处在于，多个p+阴极短路区域174以预定间隙彼此间隔地形成于二极管区域108的n+阴极区域120中。根据本实施例的半导体器件182，当施加正向偏压时，因为抑制了从n+阴极区域120向n-漂移区114注入电子，因此可以进一步减小反向恢复电流，且可以比实施例9的半导体器件162进一步缩短反向恢复时间。根据本实施例的半导体器件182，能够进一步降低开关损耗。
(实施例12)
如图21所示，使用硅半导体衬底204来形成本实施例的半导体器件202。作为高浓度n型半导体区域的n+阴极区域206、作为n型半导体区域的n缓冲区域208、作为低浓度n型半导体区域的n-漂移区210被顺序地层压在半导体衬底204上。在本实施例中，n+阴极区域206的杂质浓度大约为1x1017至5x1020[cm-3]，n缓冲区域208的杂质浓度大约为1x1016至1x1019[cm-3]，n-漂移区210的杂质浓度大约为1x1012至1x1015[cm-3]。
在n-漂移区210的上表面上，形成以预定间隙彼此间隔开的作为n型半导体区域的多个n势垒区域212。在n势垒区域212的上表面上，部分形成作为p型半导体区域的p阳极区域214。在p阳极区域214的上表面上，形成作为n型半导体区域的n柱区域216。n柱区域216透过p阳极区域214，然后到达n势垒区域212的上表面。另外，在p阳极区域214的上表面上，形成作为高浓度p型半导体区域的p+接触区域218和作为高浓度n型半导体区域的n+发射极区域220。在本实施例中，n势垒区域212的杂质浓度大约为1x1015至1x1018[cm-3]，p阳极区域214的杂质浓度大约为1x1016至1x1019[cm-3]，n柱区域216的杂质浓度大约为1x1016至1x1019[cm-3]，p+接触区域218的杂质浓度大约为1x1017至1x1020[cm-3]，以及n+发射极区域220的杂质浓度大约为1x1017至1x1020[cm-3]。另外地，n势垒区域212的每一个的厚度大约为0.5至3.0[μm]。
由金属制成的阴极电极222形成于半导体衬底204的下表面上。阴极电极222通过欧姆结被连接至n+阴极区域206。由金属制成的阳极电极224和由金属制成的栅电极226形成于半导体衬底204的上表面上。阳极电极224经由肖特基界面228通过肖特基结被连接至n柱区域216。在本实施例中，肖特基结的势垒高度大约为0.2至1.0[eV]。阳极电极224通过欧姆结被连接至n+发射极区域220的部分、p阳极区域214、以及p+接触区域218。栅电极226布置为经由绝缘膜230与n+发射极区域220的部分、n-漂移区210、n势垒区域212、和p阳极区域214相对。栅电极226被电连接至栅电极端子(未显示)。
根据本实施例的半导体器件202具有垂直的MOSFET结构，其包括对应于漏极电极的阴极电极222、对应于漏极区域的n+阴极区域206、n缓冲区域208、n-漂移区210、对应于体区域的p阳极区域214、对应于源极区域的n+发射极区域220、对应于源极电极的阳极224以及与其间插设有绝缘膜230的n+发射极区域220和n-漂移区210之间的p阳极区域214相对的栅电极226。
在本实施例的半导体器件202中，n势垒区域212形成于n-漂移区210和p阳极区域214之间，且n势垒区域212经由n柱区域216被电连接至阳极电极224，n柱区域216经由肖特基界面228通过肖特基结被连接至阳极电极224。通过该结构，相对于阳极电极224和阴极电极222之间的寄生二极管改善了反向恢复特性，从而能够降低开关损耗。另外地，能够提高对阳极电极224和阴极电极222之间反向偏压的耐压性。
(实施例13)
如图22所示，本实施例的半导体器件232具有与实施例12的半导体器件202几乎相同的结构。与实施例12的半导体器件202相同，本实施例的半导体器件232具有垂直的MOSFET结构。在本实施例的半导体器件232中，作为p型半导体区域的p防电场前进区域234形成于n-漂移区210和n势垒区域212之间。p防电场前进区域234的杂质浓度大约为1x1015至1x1019[cm-3]。另外地，p防电场前进区域234的厚度为0.5至3.0[μm]。
根据本实施例的半导体器件232，与实施例12的半导体器件202相同，对于阳极电极224和阴极电极222之间的寄生二极管改善了反向恢复特性，从而能够降低开关损耗。
另外，在本实施例的半导体器件232中，因为p防电场前进区域234形成于n-漂移区210和n势垒区域212之间，因此提高了对阳极电极224和阴极电极222之间的反向偏压的耐压性，从而当施加了反向偏压时，与实施例12的半导体器件202比较，能够减小漏电流。
(实施例14)
如图23所示，本实施例的半导体器件242具有与实施例12的半导体器件202几乎相同的结构。在本实施例的半导体器件242中，作为高浓度p型半导体区域的p+集电极区域244部分形成于n+阴极区域206中。在本实施例中，p+集电极区域244的杂质浓度大约为1x1017至5x1020[cm-3]。
半导体器件242具有如下结构：平面型IGBT和续流二极管被反向并联连接。换言之，平面型IGBT由对应于集电电极的阴极电极222、p+集电极区域244、n缓冲区域208、n-漂移区210、p阳极区域214、n+发射极区域220、对应于发射电极的阳极电极224、绝缘膜230以及栅电极226构成。续流二极管由阴极电极222、n+阴极区域206、n缓冲区域208、n-漂移区210、p阳极区域214、p+接触区域218以及阳极电极224构成。在上述IGBT和二极管中，本实施例的半导体器件242具有如下结构：进一步设置有形成于n-漂移区210和p阳极区域214之间的n势垒区域212，以及n柱区域216，n柱区域216形成为连接n势垒区域212至阳极电极224并通过肖特基结被连接至阳极电极224。
在本实施例的半导体器件242中，当在阳极电极224和阴极电极222之间施加正向偏压时，抑制了从p阳极区域214和p+接触区域218向n-漂移区210注入空穴。因此，改善了反向恢复特性，从而能够降低开关损耗。
在本实施例的半导体器件242中，当反向偏压被施加在阳极电极224和阴极电极222之间时，电场不仅分布至从肖特基界面228生长的耗尽层，而且分布至从p阳极区域214和n势垒区域212之间的pn结的界面生长的耗尽层。因此，能够提高对反向偏压的耐压性。
(实施例15)
如图24所示，本实施例的半导体器件252具有与实施例14的半导体器件242几乎相同的结构。在本实施例的半导体器件252中，作为p型半导体区域的p防电场前进区域234形成于n-漂移区210和n势垒区域212之间。p防电场前进区域234的杂质浓度大约为1x1015至1x1019[cm-3]。另外地，p防电场前进区域234的厚度为0.5至3.0[μm]。半导体器件252具有如下结构：平面型IGBT和续流二极管被反向并联连接。
在本实施例的半导体器件252中，当在阳极电极224和阴极电极222之间施加正向偏压时，抑制了从p阳极区域214和p+接触区域218向n-漂移区210注入空穴。因此，改善了反向恢复特性，从而能够降低开关损耗。
在本实施例的半导体器件252中，当反向偏压被施加在阳极电极224和阴极电极222之间时，电场不仅分布至从肖特基界面228生长的耗尽层和从p阳极区域214和n势垒区域212之间的pn结的界面生长的耗尽层，而且分布至从p防电场前进区域234和n-漂移区210之间的pn结的界面生长的耗尽层。因此，能够提高对反向偏压的耐压性。
另外地，在本实施例的半导体器件252中，由p防电场前进区域234和n-漂移区210之间的pn结来限制反向电流。因此，减小了通过肖特基界面228的漏电流。
另外，在本实施例的半导体器件252中，在通过施加电压至栅电极226来驱动IGBT的情况下，由p防电场前进区域234来抑制电流从对应于集电电极的阴极电极222流向对应于发射电极的阳极电极224，从而能够减小IGBT的饱和电流。
(实施例16)
如图25所示，本实施例的二极管302具有与实施例1的二极管2几乎相同的结构。本实施例的二极管302包括由金属制成的柱电极16a而不是n柱区域16。通过在半导体衬底4的上表面上形成透过p阳极区域14且到达n势垒区域12的沟槽并且通过使该沟槽充满金属来形成柱电极16a。柱电极16a被电连接至阳极电极22并经由肖特基界面24a通过肖特基结被连接至n势垒区域12。
在本实施例的二极管302中，当正向偏压被施加在阳极电极22和阴极电极20之间时，柱电极16a和n势垒区域12经由肖特基界面24a短路。此时，n势垒区域12和阳极电极22之间的电位差与肖特基界面24a处的电压降几乎相同。因为在肖特基界面24a处的电压降充分小于p阳极区域14和n势垒区域12之间的pn结的内建电压，从而抑制了从p+接触区域18或p阳极区域14向n-漂移区10注入空穴。
接着，当阳极电极22和阴极电极20之间的电压从正向偏压变成反向偏压时，由柱电极16a和n势垒区域12之间的肖特基界面24a来限制反向电流。在根据本实施例的二极管302中，因为当施加正向偏压时抑制了从p+接触区域18和p阳极区域14向n-漂移区10注入空穴，所以反向恢复电流小，且反向恢复时间短。根据本实施例的二极管302，能够降低开关损耗而无需进行n-漂移区10的寿命控制。
在本实施例的二极管302中，当反向偏压被施加在阳极电极22和阴极电极20之间时，电场不仅分布至到从n势垒区域12和柱电极16a之间的肖特基界面24a生长的耗尽层，而且分布至从p阳极区域14和n势垒区域12之间的pn结的界面生长的耗尽层。因而，减小了被施加给n势垒区域12和柱电极16a之间的肖特基界面24a的电场。根据本实施例的二极管302，能够提高对反向偏压的耐压性。
在本实施例的二极管302中，可以使当施加了正向偏压时n势垒区域12和阳极电极22之间的电位差比实施例1的二极管2中的电位差小。进一步抑制了从p+接触区域18或p阳极区域14向n-漂移区10注入空穴，从而能够进一步降低开关损耗。
(实施例17)
如图26所示，本实施例的二极管304具有与实施例2的二极管32几乎相同的结构。本实施例的二极管304包括由金属制成的柱电极16a而不是n柱区域16。通过在半导体衬底34的上表面上形成透过p阳极区域14且到达n势垒区域12的沟槽且通过使该沟槽充满金属来形成柱电极16a。柱电极16a被电连接至阳极电极22并经由肖特基界面24a通过肖特基结被连接至n势垒区域12。
将描述二极管304的操作。当正向偏压被施加在阳极电极22和阴极电极20之间时，柱电极16a和n势垒区域12经由肖特基界面24a短路。此时，n势垒区域12和阳极电极22之间的电位差与肖特基界面24a处的电压降几乎相同。因为在肖特基界面24a处的电压降充分小于p阳极区域14和n势垒区域12之间的pn结的内建电压，从而抑制了从p+接触区域18或p阳极区域14向n-漂移区10注入空穴。另外地，尽管在n势垒区域12和p防电场前进区域36之间存在有pn结，但因为p防电场前进区域36的p型杂质浓度低且p防电场前进区域36的厚度小，所以该pn结对阳极电极22和阴极电极20之间的正向电流影响很小。
接着，当阳极电极22和阴极电极20之间的电压从正向偏压变成反向偏压时，由柱电极16a和n势垒区域12之间的肖特基界面24a来限制反向电流。另外地，还由n-漂移区10和p防电场前进区域36之间的pn结来限制反向电流。如上所述，在根据本实施例的二极管304中，因为当施加正向偏压时抑制了从p+接触区域18和p阳极区域14向n-漂移区10注入空穴，所以反向恢复电流小，且反向恢复时间短。根据本实施例的二极管304，能够降低开关损耗而无需进行n-漂移区10的寿命控制。
在本实施例的二极管304中，当反向偏压被施加在阳极电极22和阴极电极20之间时，电场不仅分布至到从n势垒区域12和柱电极16a之间的肖特基界面24a生长的耗尽层和从p阳极区域14和n势垒区域12之间的pn结的界面生长的耗尽层，而且分布至从n-漂移区10和p防电场前进区域36之间的pn结的界面。因而，减小了被施加给n势垒区域12和柱电极16a之间的肖特基界面24a的电场，并且减小了被施加给p阳极区域14和n势垒区域12之间的pn结的电场。根据本实施例的二极管304，能够提高对反向偏压的耐压性。
在本实施例的二极管304中，可以使当施加了正向偏压时n势垒区域12和阳极电极22之间的电位差比实施例2的二极管32中的电位差小。进一步抑制了从p+接触区域18或p阳极区域14向n-漂移区10注入空穴，从而能够进一步降低开关损耗。
(其他实施例)
通过使用上述柱电极16a来替换n柱区域16，图7所示的二极管42、图8所示的二极管52、图10所示的二极管62、图11所示的二极管66、图12所示的二极管68以及图13所示的二极管70可以分别被配置为图27所示的二极管306、图28所示的二极管308、图29所示的二极管310、图30所示的二极管312、图31所示的二极管314以及图32所示的二极管316。
另外，通过使用柱电极16a来替换n柱区域16，图14所示的半导体器件72和图15所示的半导体器件82可以分别被配置为图33所示的半导体器件318和图34所示的半导体器件320。
此外，通过使用由金属制成的柱电极134a和142a来替换n柱区域134和142，图16和图43所示的半导体器件102、图17和图44所示的半导体器件162、图19所示半导体器件172以及图20所示的半导体器件182可以分别被配置为图35和图45所示的半导体器件322、图36和图46所示的半导体器件324、图37所示的半导体器件326以及图38所示的半导体器件328。柱电极134a被电连接至发射电极/阳极电极148，透过p体区域118，并经由肖特基界面150a通过肖特基结被连接至n势垒区域116。柱电极142a被电连接至发射电极/阳极电极148，透过p阳极区域124，并经由肖特基界面152a通过肖特基结被连接至n势垒区域122。
另外，通过使用由金属制成的柱电极216a来替换n柱区域216，图21所示的半导体器件202、图22所示的半导体器件232、图23所示半导体器件242以及图24所示的半导体器件252可以分别被配置为图39所示的半导体器件330、图40所示的半导体器件332、图41所示的半导体器件334以及图42所示的半导体器件336。这里，柱电极216a被电连接至阳极电极224，透过p阳极区域214，并经由肖特基界面228a通过肖特基结被连接至n势垒区域212。
如上所述，尽管已经详细地描述了本发明的实施例，但它们仅仅是示例且并不限于权利要求书的范围。在权利要求书中所述的技术包括以上详述示例的各种改进例和变化例。
例如，尽管在上述实施例中已经描述了使用硅作为半导体材料的情况，但本发明还可以适用于使用诸如碳化硅、氮化镓、砷化镓等半导体材料的情况。
在本说明书和附图中示出的技术要素，以单独的和各种组合形式来显示技术实用性，因而本发明并不限于在提交本申请时权利要求书中所述的组合形式。另外，在本说明书和附图中示出的技术同时实现多个目标，但是当实现其中一个目标时就具有技术实用性。

Claims (10)

1.一种MOSFET，包括：
漏极电极；
漏极区域，其由第一导电型半导体制成；
漂移区，其由浓度比所述漏极区域低的第一导电型半导体制成；
体区域，其由第二导电型半导体制成；
源极区域，其由所述第一导电型半导体制成；
源极电极，其由金属制成；
栅电极，其经由绝缘膜与在所述源极区域和所述漂移区之间的所述体区域相对；
势垒区域，其形成于所述漂移区和所述体区域之间且由浓度比所述漂移区的浓度更高的第一导电型半导体制成；以及
柱区域，其形成为将所述势垒区域连接至所述源极电极且由浓度比所述势垒区域的浓度更高的第一导电型半导体制成，
其中所述柱区域形成为从所述源极电极侧透过所述体区域且到达所述势垒区域，并且
其中，所述柱区域和所述源极电极通过肖特基结相连接。
2.根据权利要求1所述的MOSFET，进一步包括：防电场前进区域，其形成于所述势垒区域和所述漂移区之间且由所述第二导电型半导体制成。
3.一种二极管，包括：
阴极电极；
阴极区域，其由第一导电型半导体制成；
漂移区，其由浓度比所述阴极区域低的第一导电型半导体制成；
阳极区域，其由第二导电型半导体制成；
阳极电极；
势垒区域，其形成于所述漂移区和所述阳极区域之间且由浓度比所述漂移区的浓度更高的第一导电型半导体制成；以及
柱电极，其形成为将所述势垒区域连接至所述阳极电极且由金属制成，
其中所述柱电极形成为从所述阳极电极侧透过所述阳极区域且到达所述势垒区域，并且
其中，所述势垒区域和所述柱电极通过肖特基结相连接。
4.根据权利要求3所述的二极管，进一步包括：防电场前进区域，其形成于所述势垒区域和所述漂移区之间且由所述第二导电型半导体制成。
5.根据权利要求3所述的二极管，其中，形成从所述阳极区域延伸至所述漂移区的沟槽，并且
在所述沟槽内部形成覆盖有绝缘膜的沟槽电极。
6.根据权利要求3所述的二极管，进一步包括：阴极短路区域，其部分地形成于所述阴极区域中且由所述第二导电型半导体制成。
7.一种半导体器件，包括IGBT和根据权利要求3所述的二极管，所述IGBT和所述二极管整体形成，
其中，所述IGBT包括：
集电电极；
集电极区域，其由所述第二导电型半导体制成；
第二漂移区，其从所述漂移区连续地形成且由低浓度的第一导电型半导体制成；
体区域，其由所述第二导电型半导体制成；
发射极区域，其由所述第一导电型半导体制成；
发射电极；
栅电极，其经由绝缘膜与在所述发射极区域和所述第二漂移区之间的所述体区域相对；
第二势垒区域，其形成于所述第二漂移区和所述体区域之间且由浓度比所述第二漂移区的浓度更高的第一导电型半导体制成；以及
第二柱电极，其形成为将所述第二势垒区域连接至所述发射电极且由金属制成，
其中所述第二柱电极形成为从所述发射电极侧透过所述体区域且到达所述第二势垒区域，并且
其中，所述第二势垒区域和所述第二柱电极通过肖特基结相连接。
8.根据权利要求7所述的半导体器件，进一步包括：第二防电场前进区域，其形成于所述第二势垒区域和所述第二漂移区之间且由所述第二导电型半导体制成。
9.一种MOSFET，包括：
漏极电极；
漏极区域，其由第一导电型半导体制成；
漂移区，其由浓度比所述漏极区域低的第一导电型半导体制成；
体区域，其由第二导电型半导体制成；
源极区域，其由所述第一导电型半导体制成；
源极电极；
栅电极，其经由绝缘膜与在所述源极区域和所述漂移区之间的所述体区域相对；
势垒区域，其形成于所述漂移区和所述体区域之间且由浓度比所述漂移区的浓度更高的第一导电型半导体制成；以及
柱电极，其形成为将所述势垒区域连接至所述源极电极且由金属制成，
其中所述柱电极形成为从所述源极电极侧透过所述体区域且到达所述势垒区域，并且
其中，所述势垒区域和所述柱电极通过肖特基结相连接。
10.根据权利要求9所述的MOSFET，进一步包括：防电场前进区域，其形成于所述势垒区域和所述漂移区之间且由所述第二导电型半导体制成。
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