WO1998033217A1 - Semiconductor device and method for manufacturing thereof - Google Patents

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WO1998033217A1
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electrode
chip
semiconductor device
semiconductor
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Junichi Hikita
Kazutaka Shibata
Tsunemori Yamaguchi
Tadahiro Morifuji
Osamu Miyata
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Rohm Co., Ltd.
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    • H01L2224/29399—Coating material
    • H01L2224/294—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29438—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29444—Gold [Au] as principal constituent
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    • H01L2224/29438—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29455—Nickel [Ni] as principal constituent
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same. More specifically, the present invention relates to a semiconductor device on which a plurality of semiconductor chips are mounted and a method for manufacturing such a semiconductor device.
  • Conventional technology relates to a semiconductor device on which a plurality of semiconductor chips are mounted and a method for manufacturing such a semiconductor device.
  • Japanese Patent Application Laid-Open No. Hei 6-20971 which was filed on Jul. 26, 1994, discloses a technique for filling a gap between two IC chips with resin prior to transfer molding.
  • the above-mentioned problem of the breakage of the IC chip can be solved, and the respective IC chips cannot be electrically connected by any of the conventional techniques.
  • the main object of the present invention is to provide two opposing surfaces. It is an object of the present invention to provide a semiconductor device that can reliably connect the Ic chip of the present invention electrically.
  • Another object of the present invention is to provide a method for manufacturing a semiconductor device, which can reduce the manufacturing cost.
  • a semiconductor device includes a first semiconductor chip having a first surface on which a first electrode is formed, a first semiconductor chip on which a second electrode connected to the first electrode is formed and facing the first surface.
  • the semiconductor device includes a second semiconductor chip having two surfaces, a bump provided on at least one of the first electrode and the second electrode, and an anisotropic conductive member interposed between the first surface and the second surface.
  • the first semiconductor chip and the second semiconductor chip are arranged such that their surfaces face each other.
  • the bump is formed on the first electrode or the second electrode, and an anisotropic conductive member is interposed between the first semiconductor chip and the second semiconductor chip.
  • the anisotropic conductive member generates conductivity in the thickness direction only at a portion where pressure is applied. Therefore, when the bump presses the anisotropic conductive member, only the first electrode and the second electrode conduct, and the other portions remain insulated. Thus, the first semiconductor chip and the second semiconductor chip can be electrically connected reliably.
  • a connection portion between the first semiconductor chip and the second semiconductor chip is packaged with a first synthetic resin having excellent moisture resistance, and the first semiconductor chip and the second semiconductor chip are connected to the second semiconductor chip.
  • a bump is formed on the first electrode, and a recess is formed on the second electrode.
  • the recesses prevent the conductive particles from laterally escaping when the bump presses the anisotropic conductive member. For this reason, the first semiconductor chip and the second semiconductor chip can be more reliably electrically connected without reducing the amount of the conductive particles.
  • the method of manufacturing a semiconductor device includes: (a) disposing a first semiconductor chip having a first electrode formed on a first surface so that the first surface faces upward; Is imaged from above to determine the position of the first electrode, and (c) the second electrode is formed on the second surface
  • the second semiconductor chip is placed above the first semiconductor chip with the second surface facing down, and (d) imaging one of the first surface and the back surface of the second semiconductor chip to obtain a second Determining the position of the two electrodes, and (e) mounting the second semiconductor chip on the first semiconductor chip so that the first electrode and the second electrode are connected to each other.
  • the second semiconductor chip arranged downward above the first semiconductor chip is imaged.
  • both the first electrode formed on the first semiconductor chip and the second electrode formed on the second semiconductor chip are recognized, and the first electrode and the second electrode are connected to each other. . That is, the first semiconductor chip and the second semiconductor chip can be imaged by one camera, and the manufacturing cost can be reduced.
  • the back surface of the second semiconductor chip is imaged, and the position of the second electrode is determined from the imaged result. 1
  • a mark formed on the back surface of the second semiconductor chip is recognized by imaging, and the position of the second electrode is determined based on the mark. Therefore, the second semiconductor chip can be mounted on the first semiconductor chip without changing the direction of the camera.
  • the surface of the second semiconductor chip is imaged via a mirror, and the position of the second electrode is determined based on the imaged result. Therefore, the position of the second electrode can be determined more accurately.
  • FIG. 1 is an illustrative view showing one embodiment of the present invention
  • Fig. 2 is an illustrative view showing a part of the configuration of Fig. 1 embodiment
  • FIG. 3 is an illustrative view showing another portion of the configuration of FIG. 1 embodiment
  • FIG. 4 is an illustrative view showing another portion of the configuration of FIG. 1 embodiment
  • FIG. 5 is an illustrative view showing still another portion of the configuration of FIG. 1 embodiment
  • FIG. 6 is an illustrative view showing another portion of the configuration of FIG. 1 embodiment
  • FIG. 7 is an illustrative view showing a part of a configuration of another embodiment of the present invention.
  • FIG. 8 is an illustrative view showing another portion of the configuration of FIG. 7 embodiment
  • FIG. 9 is an illustrative view showing a part of the configuration of another embodiment of the present invention.
  • FIG. 10 is an illustrative view showing another part of the configuration of another embodiment of the present invention.
  • FIG. 12 is an illustrative view showing a part of a configuration of still another embodiment of the present invention;
  • FIG. 12 is an enlarged view showing a part of FIG. 11 embodiment;
  • FIG. 13 is another enlarged view showing a part of the FIG. 11 embodiment
  • FIG. 14 is an illustrative view showing a part of a configuration of another embodiment of the present invention.
  • FIG. 15 is an enlarged view showing a part of the FIG. 14 embodiment
  • FIG. 16 is an enlarged view of a sacrum showing part of the FIG. 14 embodiment
  • FIG. 17 is an illustrative view showing a part of the configuration of another embodiment of the present invention
  • FIG. 18 is an illustrative view showing another part of the configuration of the FIG. 17 embodiment
  • FIG. 19 is an illustrative view showing a part of the configuration of another embodiment of the present invention.
  • FIG. 20 is an enlarged view showing a part of the embodiment of FIG.
  • FIG. 21 is an illustrative view showing a part of a manufacturing process of the FIG. 19 embodiment
  • FIG. 22 is an illustrative view showing another portion of the manufacturing process of FIG. 19;
  • FIG. 23 is an illustrative view showing a part of the structure of FIG. 19 embodiment.
  • FIG. 24 is an illustrative view showing still another embodiment of the present invention.
  • FIG. 25 is an illustrative view showing a part of FIG. 24 embodiment
  • FIG. 26 is an enlarged view showing a part of the FIG. 25 embodiment
  • FIG. 27 is an illustrative view showing a part of a manufacturing process of the FIG. 24 embodiment
  • FIG. 28 is an illustrative view showing another portion of the manufacturing process of FIG. 24;
  • FIG. 29 is an illustrative view showing another part of the manufacturing process of the FIG. 24 embodiment
  • FIG. 30 is an illustrative view showing still another part of the manufacturing process of the FIG. 24 embodiment
  • 31 is an illustrative view showing another embodiment of the present invention
  • FIG. 32 is an illustrative view showing a part of a configuration of FIG. 31 embodiment.
  • FIG. 33 is an illustrative view showing another embodiment of the present invention.
  • FIG. 34 is an illustrative view showing a part of the structure of the embodiment shown in FIG.
  • FIG. 35 is an illustrative view showing another part of the configuration of the FIG. 33 embodiment
  • FIG. 36 is an illustrative view showing still another embodiment of the present invention
  • FIG. 37 is an illustrative view showing a part of the structure of FIG. 36 embodiment
  • FIG. 38 is an illustrative view showing another portion of the configuration of FIG. 36 embodiment.
  • FIG. 39 is an illustrative view showing a part of a structure of another embodiment of the present invention.
  • FIG. 40 is an illustrative view showing another embodiment of the present invention.
  • FIG. 41 is an illustrative view showing a part of a structure of FIG. 40 embodiment
  • Fig. 42 is an illustrative view showing another portion of the configuration of the embodiment of Fig. 41;
  • FIG. 43 is an illustrative view showing another embodiment of the present invention.
  • FIG. 44 is an illustrative view showing a part of a configuration of FIG. 43 embodiment
  • FIG. 45 is an illustrative view showing another portion of the configuration of FIG. 43 embodiment.
  • FIG. 46 is an illustrative view showing another portion of the configuration of the FIG. 43 embodiment.
  • FIG. 47 is an illustrative view showing still another portion of the configuration of the FIG. 43 embodiment;
  • FIG. 48 is an illustrative view showing still another embodiment of the present invention.
  • FIG. 49 is an illustrative view showing a part of the structure of FIG. 48 embodiment.
  • FIG. 50 is an illustrative view showing a part of another embodiment of the present invention.
  • FIG. 51 is an illustrative view showing another portion of the embodiment of FIG. 50.
  • FIG. 52 is an illustrative view showing another portion of the embodiment of FIG. 50;
  • FIG. 53 is an enlarged view showing a part of the FIG. 50 embodiment
  • FIG. 54 is an illustrative view showing a part of the configuration of FIG. 50 embodiment
  • FIG. 55 is an illustrative view showing a part of still another embodiment of the present invention
  • FIG. 56 is an illustrative view showing a part of another embodiment of the present invention
  • FIG. 57 is an illustrative view showing a part of another embodiment of the present invention.
  • the semiconductor device 10 of the embodiment shown in FIG. A rectangular board 12a is provided at the center of the lead frame 12 and a plurality of lead terminals 12b extending outward from each of the four sides of the board 12a. It extends outward.
  • the main IC chip 14 is mounted on the surface of the substrate 12a. This May In the center of the surface of the IC chip 14, a plurality of circuit elements (first circuit elements) 14j such as active elements or passive elements are formed. Further, a plurality of electrode pads (first electrodes) 14a for connecting to the sub IC chip 16 are formed around the circuit element 14j, and a lead is formed around the electrode pad 14a. A plurality of electrode pads (third electrodes) 14 b for bonding to terminals 12 b are connected.
  • the sub IC chip 16 is mounted on the surface of the main IC chip 14 such that the surfaces face each other.
  • a plurality of circuit elements (second circuit elements) 16j such as active elements or passive elements are formed on the surface of the sub IC chip 16 and the circuit element 16j
  • a plurality of electrode pads (second electrodes) 16a for connecting to the electrode pads 14a provided on the main IC chip 14 are formed around the periphery.
  • each of the electrode pads 14a formed on the main IC chip 14 and the electrode pads 16a formed on the sub IC chip 16 has a bump made of gold or solder. 14c and 16b are provided.
  • the sub IC chip 16 is arranged so that the surface, that is, the surface on which the circuit element 16j and the electrode pad 16a are formed faces downward. Then, the sub IC chip 16 is mounted so that each of the bumps 16 b formed on the sub IC chip 16 strongly contacts each of the bumps 14 c formed on the main IC chip 14. You. When the whole is heated while pressing the sub IC chip 16 against the main IC chip 14, the sub IC chip 16 is fixed to the main IC chip 14. The ultrasonic vibration may be applied simultaneously with the pressing. At the time of heating, the pressing force concentrates on the bumps 14c and 16b that are in contact with each other, so that the bumps 14c and 16b are securely connected electrically.
  • a space between the main IC chip 14 and the sub IC chip 16 is filled with an adhesive 18 or an elastomer of a synthetic resin such as an epoxy resin, and then, as shown in FIG. Is fixed to the substrate 12a with an adhesive.
  • the electrode pad 14 b formed on the main IC chip 14 and the lead terminal 12 b of the lead frame 12 are powerfully wire-bonded with a thin metal wire W and are electrically connected. Is done.
  • a synthetic resin package 22 Transfer molded As shown in FIG. 6, by separating each lead terminal 12 b from the lead frame 12 and bending each lead terminal 12 b so as to be substantially flush with the lower surface of the package 22, the semiconductor The device 10 is completed.
  • the semiconductor device 10 is increased by the sub IC chip 16 mounted on the main IC chip 14, the semiconductor device 10 is mounted on a printed circuit board or the like. Since the occupied area can be greatly reduced, the size of the printed circuit board and the like can be reduced, and the size of the electrical equipment can be reduced.
  • the circuit element 14 j formed on the main IC chip 14 and the circuit element 16 j formed on the sub IC chip 16 face each other and are covered by the main IC chip 14 and the sub IC chip 16. Since it is hidden, each circuit element 14 j and 16 j can be reliably protected.
  • anisotropic conductive film 24 is used to mount sub IC chip 16 on main IC chip 14, except that FIG. 6 is the same as that of the embodiment of FIG.
  • the anisotropic conductive film 24 is inserted between the main IC chip ⁇ 4 and the sub IC chip 16, and the sub IC chip 16 compresses the anisotropic conductive film 24 so that Pressed toward main IC chip 14.
  • the sub IC chip 16 is mounted on the main IC chip 14 by drying and curing the conductive film 24 by heating or the like while holding this pressing force. Due to the pressing force of the sub IC chip 16 against the main IC chip 14, both the bumps 14c and 16b bite into the conductive film 24. Therefore, the conductive particles mixed in the conductive film 24 are sandwiched between the bumps 14c and 16b, and the bumps 14c and 16b are electrically connected to each other via the conductive particles. Will be.
  • the conductive film 2 is interposed between the sub IC chip 16 and the main IC chip 14 and heat treatment is performed, electrical connection and mounting are completed at the same time.
  • the manufacturing cost can be reduced as compared with the embodiment shown in FIGS.
  • the present invention is applicable not only to the case where one sub IC chip 16 is mounted on the main IC chip 14 but also to the case where a plurality of sub IC chips 16 are mounted on the main IC chip 14. Of course, it can be applied to.
  • an internal package 26 is formed around a main IC chip 14 and a sub IC chip 16, and an external package 22 is formed on the internal package 26.
  • 1 to 6 are the same as in the embodiment of FIG. 1 to FIG.
  • a filler for improving moisture resistance is mixed with a synthetic resin such as an epoxy resin, and the inner package 26 is formed by applying such a synthetic resin in a liquid state, followed by drying and curing. After that, an external package made of synthetic resin, which seals the whole, is molded by transfer molding.
  • the synthetic resin used as the external package 22 is a mixture of epoxy resin and a filler for improving the adhesion to both the IC chips 14 and 16 and the lead frame 12.
  • lead terminals 1 2b are moved from lead frame 12!
  • the finished product is obtained by releasing the lead terminal and bending the lead terminal 12b so as to be substantially flush with the lower surface of the package 22.
  • the durability and reliability of the semiconductor device 10 are improved by using a synthetic resin with excellent adhesion to the IC chips 14 and 16 and using a synthetic resin with excellent moisture proofness for circuit elements as the inner package 26.
  • the semiconductor device in which the IC chips 14 and 16 are adhered by the adhesive 18 has been described.
  • the internal package 26 is attached to the IC chip 1 by the anisotropic conductive film. It may be formed around 4, 16.
  • the bumps are formed only on the electrode pads 16a of the sub IC chip 16, but the bumps are provided only on the electrode pads 14a of the main IC chip 14, or the bumps are formed on the electrode pads 16a. Needless to say, it may be provided on both pole pads 14a and 16b.
  • a semiconductor device 10 of still another embodiment has the same configuration as that of FIG. 7 except that the electrode pad 14 a provided on the main IC chip 14 is formed in a concave shape. Since the configuration is the same as that of the embodiment shown in FIG. 8, a duplicate description will be omitted.
  • the bump 16b is fitted to the electrode pad 14a, and is compressed and deformed by the anisotropic conductive film 24 and the bump 16b.
  • the conductive particles mixed in the conductive film 2 are prevented from laterally escaping from between the bump 16b and the electrode pad 14a by the concave portion formed in the electrode pad 14a.
  • many conductive particles are secured in the concave portions of the electrode pads 14a, and the reliability of electrical connection can be improved without reducing the amount of conductive particles mixed into the conductive film 24.
  • the amount of conductive particles mixed is increased, and the IC chips i4 and 16 become bumps 16b and Electrical connection is also made at portions other than the electrode pad 14a.
  • the amount of the conductive particles mixed is reduced to improve the electrical insulation at this portion, the amount of the conductive particles sandwiched between the bump 16b and the electrode pad 14a is reduced, and the electrical conductivity is reduced. Connection failure occurs.
  • the sub IC chip 16 is provided with bumps 16b, and the electrode pad 14a of the main IC chip 14 is formed in a concave shape. It goes without saying that bumps may be provided and the electrode pads 16a of the sub IC chip 16 may be formed in a concave shape.
  • only sub IC chip 16 has bump 16 b, and main IC chip 14 and sub IC chip
  • the passivation films 14 d and 16 c are formed on the surface of 16, the barrier metal 14 e is formed on the surface of the electrode pad 14 a, and the electrode pads 16 a and 7 and 8 except that a par metal 16 d is interposed between the pumps 16 b, and thus duplicated description is omitted.
  • pan foundation films 14 d and 16 c are formed, thereby covering the circuit elements.
  • the electrode pads 14a and 16a are partially covered by the passivation films 14d and 16c, and the barrier metals 14e and 16d cover the electrode pads 14a and 16a.
  • the passivation films 14 d and 16 c cover the edges of the electrode pads 14 a and 16 a
  • the barrier metals 14 e and 16 d cover the electrode pads.
  • a and 16a and the passivation films 14d and 16c, and a bump 16b is formed on the surface of the barrier metal 16d.
  • Sd are, for example, titanium as the lower layer and tungsten as the upper layer, or chromium as the lower layer and silver as the lower layer. Is configured two-layer structure in which an upper layer.
  • the bumps 16 b compress and deform the anisotropic conductive film 24, so that the pole pads 14 a and 16 a are electrically connected. Since barrier metals 14e and 16d are formed on the surfaces of electrode pads 14a and 16a, bump 16b exerts on electrode pads 14a and 16a during compression deformation Damage can be reliably reduced.
  • a recess is formed in the center of the surface of the barrier metal 14c, into which the bump 16b fits. Therefore, when the conductive film 24 is compressed and deformed by the force pump 16b, the recess can prevent the conductive particles from laterally escaping from between the bump 16b and the barrier metal 14e. . That is, the reliability of the electrical connection can be improved.
  • a semiconductor device 10 of another embodiment has a pan-batch film 14 d on the surface of main IC chip 14 except for electrode pad 14 b.
  • FIG. 1 except that a p-metal 14 f is formed on the surface of the electrode pad 14 b, and a thin metal film 14 g of gold is formed on the surface of the barrier metal 14 f. Otherwise, it is the same as the embodiment of FIG. 6, and duplicate description will be omitted.
  • pan base film 14 d covers the periphery of the electrode pad 14 b.
  • the barrier metal 14 f completely covers the electrode pad 14 b. Therefore, the passivation film 14 d is partially covered with the electrode pad 14 b. Then, a gold metal layer g 4 g is formed on the surface of the free metal 14 f by flash plating.
  • the barrier metal 14 f also has a two-layer structure in which, for example, titanium is a lower layer and tungsten is an upper layer, or chromium is a lower layer and silver is an upper layer.
  • a metal wire W is bonded to the electrode pad 14b on which the barrier metal 14f and the thin metal layer 14g are formed. That is, the metal wire W is pressed against the gold ball 90a formed on one end of the metal wire W and the electrode pad 14b, and the two are joined. At this time, the metal film 14 g is alloyed with both the barrier metal 14 f and the metal wire W. For this reason, the joining property of the metal wire W to the barrier metal 14 f is improved.
  • a semiconductor device 10 of another embodiment shown in FIG. 19 to FIG. 24 explains the present invention from a different aspect from the embodiment of FIG. 17 and FIG.
  • FIG. 19 is a fragmentary cross-sectional view showing one embodiment of a laminated chip A having a semiconductor chip implementation structure
  • FIG. 20 is a partially enlarged cross-sectional view of a wire bonding terminal of the laminated chip ⁇ . .
  • the laminated chip A is composed of a first semiconductor chip (main IC chip) 14 and a second semiconductor chip (sub IC chip) 16 formed of an anisotropic conductive film 24. Are laminated. On the surface of the first semiconductor chip 14, an electrode pad 14 a serving as a joint terminal with the second semiconductor chip 16 and an electrode pad 14 b for wire bonding are formed. On the surface of the second semiconductor chip 16, an electrode pad 16 a serving as a joint terminal with the first semiconductor chip 14 is formed. On the surfaces of both chips 14 and 16, insulating films (passivation films) 14d and 16c are formed in regions where electrode pads 14a, 14b and 16a are not formed. Have been.
  • the electrode pads 14a, 1b, and 16a are aluminum pads, and conductive protection layers 15a, 15b, and 17 are formed on the surface thereof, respectively.
  • the anisotropic conductive film 24 is a film made of an epoxy resin, which is an insulating resin, and has a structure in which conductive particles 24 b are dispersed.
  • Conductive protective layer 15 a, 17 The conductive particles 80 sandwiched between are compressed by both the protective layers 15 a and 17.
  • the conductive particles 80 not sandwiched between the protective layers 15 a and 17 are still dispersed in the conductive film 24. Therefore, electrical connection is established only between the protective layers 15a and 17 on both surfaces of the conductor chips 14 and 16 and insulation other than between the protective layers 15a and 17 is maintained.
  • the conductive particles 80 a metal ball, a resin ball having a nickel plating on the surface thereof, and a nickel plating further having a gold plating applied thereon are used.
  • the structure of the wire bonding terminal formed on the surface of the first chip 14 is such that an insulating film 14 d is formed on one side of the D electrode pad 14 b described in detail with reference to FIG. 20. Further, a conductive protective layer 15b is formed on the surface of the pad 14b.
  • the conduction assurance layer 15b is formed by stacking 14 g of metal extension (bump) on the barrier material layer 14f.
  • the metal layer 14 g of this embodiment is formed thicker than the metal layer 14 g of the embodiment shown in FIGS. 17 and 18 and functions as a bump.
  • the barrier metal layer 14 is formed by stacking a platinum layer on a titanium layer (not shown).
  • the metal layer 14 g is gold formed by an electric jack or the like. Case W is bonded to metal layer 14.
  • the same structure is also applied to the surfaces of the electrode pads 14a and 16a, which are joint terminals between the first chip 14 and the second chip # 6, not shown.
  • the conductive protective layers 15a and 17 are formed.
  • the electrode pads 14a, 14b, and 16a are protected by the conductive protective layers 15a, 15b, and 17, respectively, they are corroded by the conductive film 24, which is an epoxy resin. It will not be done.
  • a method for forming the conductive protective layer will be briefly described with reference to FIG.
  • a circuit element (not shown) is integrally formed on the first chip 14 and, as shown in FIG. 21 (a), electrode pads 4a and 1b which are electrically connected to the circuit element are provided in a predetermined manner. It is formed together with the wiring pattern.
  • the electrode pads 14a and 14b are formed by, for example, forming an aluminum metal coating layer on the first chip 1 by a method such as a sputtering method or vacuum deposition, and then performing an etching process on the metal coating layer. Formed.
  • the electrode pads 14a and 14h should be insulated around, for example, by the CVD method.
  • Tightened paper (Rule 91) A film 14d is formed.
  • a barrier metal layer 14f is formed so as to cover the electrode pads 14a and 14b and the insulating film 14d.
  • the barrier metal layer 14 f is formed by stacking a platinum layer on a titanium layer.
  • the titanium layer is formed at about 2000 A and the platinum layer is formed at about 100 OA.
  • the barrier metal layer 14f is also formed by, for example, a sputtering method or a vacuum deposition method.
  • the photoresist layer is removed except for the regions where the conductive protective layers 15 a and 15 b on the electrode pads 14 a and 14 b should be formed.
  • Form 14 h The photoresist layer 14h is formed by laminating a photosensitive resin layer on the barrier metal layer 14f, exposing it to light using a predetermined mask, and developing the photosensitive resin layer.
  • the area where the photoresist layer 14 h is not formed is coated with a metal such as gold.
  • a metal such as gold.
  • the metal layer 14 g is formed by, for example, electric plating. That is, when a 14 g gold metal layer is formed by electric plating, the first chip 14 having the photo resist layer 14 h formed thereon is sprayed into a solution containing gold ions. This is performed by energizing the barrier metal layer 14 f as a negative electrode.
  • the photoresist layer 14h is subjected to a separation treatment to expose the barrier metal layer 14f and expose the insulating film 14d.
  • the metal layer 14 g is formed as an electrode bump.
  • the conductive protective layers 15a and 15b are composed of the rear metal layer 14f and the metal layer 1g, and are simultaneously formed on the electrode pads 14a and 1b.
  • the conductive protective layer 17 is formed on the electrode pad 16a in the same manner.
  • the electrode pad 14 a provided on the first chip 14 and the conductive protection layer 15 a formed on the pad 14 a are attached to the conductive film 24.
  • Yo Cover After that, the conductive protection layer 17 and the conductive protection layer 15a formed on the electrode pad 16a provided on the second chip 16 are brought into a state of facing each other by visual observation or the like.
  • a metal layer 14 g constituting the conductive protective layers 15 a and 17 or gold
  • the gold can be clearly seen even when covered with the milky white conductive film 24. For this reason, when the chips 14 and 1S are bonded, accurate positioning can be performed.
  • the conductive film 24 a film mainly composed of an epoxy resin having excellent insulating properties and adhesiveness is preferable.
  • the second chip 16 is brought closer to the first chip 14 by the suppression device 13.
  • the position of the chips 14 and 16 immediately before bonding is determined by fine adjustment of the transfer table C and the suppressor 13.
  • the heater (not shown) incorporated in the transfer te- flue C is activated to melt the conductive film 24.
  • Electrode pad] 4a, 16a and conductive protective layers 15a, 17 are covered. With both conductive films 24 interposed in the form of a thin film, the two chips 14.16 are adhered to each other to obtain a chip-on-a-chip (COC) mounting laminated chip.
  • COC chip-on-a-chip
  • the wire W is bonded to the conductive protective layer 15b formed on the electrode pad 14b for wire bonding. Bonding of the wire W is performed by thermal pressure bonding ⁇ ultrasonic bonding. After bonding the wire W, the wire W is connected to a lead substrate or the like to obtain a semiconductor device intermediate product, and this semiconductor device intermediate product is packaged with a mold resin 22 to obtain a semiconductor device] 0.
  • FIG. 23 is a cross-sectional view of a principal part showing one embodiment of a semiconductor device g10 according to the present invention.
  • the first chip 14 and the second chip 16 are bonded via a conductive film 24.
  • the conductive particles 80 are dispersed in the conductive film 24, and the conductive particles 80 sandwiched between the conductive protective layers 15 a and 17 are compressed to form the conductive protective layers 15 a and 17.
  • the conductive particles 80 that are not sandwiched are dispersed in the conductive film 2. Therefore, the compressed conductive particles 80 electrically connect the two protective layers 15a and 17 together, and electrically insulate the portions other than the two protective layers 5a and 17.
  • a conductive protective layer 15b is formed on the electrode pad 14b.
  • the conductive protective layer 5b is connected to the conductive wiring section 2c on the lead terminal 12b via a wire W. Connected
  • the conductive protective layer 15b may be formed using a conductive polymer such as polyacetylene. It is possible to control the conductivity of polyacetylene by adjusting the amount of doping material (eg rope) added to polyacetylene.
  • the conductive protective layer 15b is made of at least one kind of conductive material selected from polythiazyl, polydiacetylene, polypyrrole, polyparaphenylene, poly (raphenylene sulfide), poly (laphenylenevinylene) and poly (phenylene) phenyl. It consists of a conductive polymer.
  • Polythiazyl is a metallic conductive polymer that exhibits superconductivity at cryogenic temperatures.
  • Other polyacetylenes and the like are polymer semiconductors that exhibit semiconducting properties due to delocalization of 7 ⁇ electrons by conjugated double bonds. These polymer semiconductors become charge-transfer complexes with increased conductivity by the addition of various donors and carriers, in which the 7: electrons in the molecule move.
  • the positioning when bonding the first chip 14 and the second chip 16 is performed visually, but the conductive protection layer 1 is determined by a CCD imaging device or a microcomputer.
  • the positions of 5a and 17 can also be adjusted precisely.
  • anisotropic conductive film used in this example is an anisotropic conductive film made of an epoxy resin, but its form is not a problem as long as it is made of an adhesive and has excellent insulating properties.
  • An anisotropic conductive resin [ACR] can also be used as the anisotropic conductive film.
  • a semiconductor device 10 includes a film substrate 50 such as polyimide resin and a first semiconductor mounted on the film substrate 50.
  • a chip (main IC chip) 14 and a second semiconductor chip (sub 1C chip) 16 electrically connected to the first semiconductor chip 14 are generally configured.
  • each of these terminals 56 has a thin-film terminal portion 58 formed on the upper surface of the film substrate 5G and a ball-shaped terminal portion 60 formed on the lower surface of the film substrate 50.
  • the thin-film terminal portion 58 and the ball-shaped terminal portion 60 are electrically connected via the through hole 56a.
  • the film terminal 58 is made of, for example, copper, and the ball-shaped terminal 50 is made of, for example, solder. Also, the formation site and number of the through holes 56a and the terminals 56 are appropriately designed:
  • the first semiconductor chip 14 has an electrode pad that is electrically connected to a circuit element (not shown) integrated with the semiconductor chip 14.
  • a plurality of nodes 14a and 14b are respectively formed.
  • a passivation film (first protective film) 14 d is formed so as to cover the portion where the circuit element is formed, and the passivation film 14 d is an electrode pad.
  • 14a and 14b are formed so as to face the outside.
  • a synthetic resin film (second protective film) 68 is formed on the pan base film 14 d, and this synthetic resin film 68 also has electrode pads 14 a and 14 b. It is formed so as to face the outside.
  • bumps 14c, 14 ⁇ made of gold or the like are formed on the electrode pads 14a,] 4b facing the outside.
  • a plurality of electrode pads 16 a that are electrically connected to the integrated circuit element (not shown) are formed so as to cover the circuit element.
  • a passive vane film ⁇ 6 c is formed, and a synthetic resin film 74 is formed thereon.
  • a bump 16b made of gold or the like is formed on the electrode pad 1 fia.
  • the passivation film 14 d (16 c) is formed by forming a silicon oxide film by, for example, a CVD method in a state where the semiconductor chip 14 (16) is in a wafer state. Further, a film such as silicon nitride (Si 3 N 4) is further grown on the oxide film, and the oxide film and the silicon nitride film are used as a passivation film 14 d (16 c).
  • a film such as silicon nitride (Si 3 N 4) is further grown on the oxide film, and the oxide film and the silicon nitride film are used as a passivation film 14 d (16 c).
  • the composite film B 68 (74) it and the semiconductor chip 14 (16) are formed in the state of a wafer by narrowing a film such as polyimide resin.
  • a film such as polyimide resin.
  • the electrode pads 14 a and I 4 b (16 a) are exposed to the outside by etching.
  • the bumps 14c.14i () 6b) are formed by, for example, applying a gold plating while the semiconductor chips 14 (16) are in the downside of the wafer. More specifically, the resist layer is formed so that the electrode pads 14a and 14b (16a) face the outside, and the resist layer is not formed by the electric plating method. This is performed by, for example, subjecting the resist layer to separation treatment after forming a gold layer on the portion.
  • the terminals 56 of the film substrate 50 and the bumps 14 i of the first semiconductor chip 14 are electrically connected by the gold wire W.
  • the continuity is achieved.
  • the connection between the terminal 56 and one end of the gold wire W, and the connection between the bump 14i and the other end of the gold wire W are performed by, for example, well-known thermal ultrasonic bonding. Do).
  • the first semiconductor chip 14 and the second semiconductor chip 16 are joined using an anisotropic conductive film 24. That is, the conductive particles in which the bumps 14 c of the first semiconductor chip 14 and the bumps 6 b of the second semiconductor chip 16 b are dispersed in the resin film 24 a of the anisotropic conductive film 24.
  • the surfaces are electrically connected by 80, and the surfaces are mechanically joined by a resin film 24a.
  • Each semiconductor chip 116 is protected by a resin package 222 by molding using a resin such as epoxy.
  • FIGS. 24 to 26 Next, an example of a method of manufacturing the semiconductor device 10 shown in FIGS. 24 to 26 will be briefly described with reference to FIGS. 27 to 30.
  • a film such as copper is formed by means such as shattering, vapor deposition, or CVD
  • a long strip-shaped resin is formed by etching to form the thin film terminal section 58.
  • the first semiconductor chip 14 is mounted on the film 5 OA.This step is performed, for example, using a liquid or solid resin adhesive S
  • Corrected paper (Rule 91) This is performed by placing the first semiconductor chip 14 on the resin film 50A in a state in which the first semiconductor chip 14 is applied to the surface of the resin film 50A or the first semiconductor chip 14.
  • the resin adhesive 8 a resin that cures at room temperature, an epoxy resin or a phenol resin that cures at about the heating temperature during wire bonding, which will be described later, is suitably used.
  • thermo-ultrasonic bonding for example, a resin film 50 A is placed on a support 86, and the support 86, the resin film 50 A and the first semiconductor chip 14 are attached.
  • the ultrasonic bonding is performed with heating to about 2 ⁇ 0, and consists of the first bonding shown in Fig. 27 and the second bonding shown in Fig. 28
  • the first bonding is performed by projecting the distal end of the gold wire W passed through the jig called “capillary 88” from the distal end 92 of the capillary 88. Then, the tip of the gold wire W is heated and melted by a hydrogen flame or electric discharge to form a gold ball 90a, and the cavities 88 are moved to place the gold ball 90a on the bump terminal 4i. This is performed by pressing and fixing. Of course, when the gold ball 90a is pressed, ultrasonic vibration may be applied to a portion to be fixed. As can be clearly seen in Fig.
  • the second bonding is performed by moving the gold wire W while pulling out the gold wire W while fixing the tip of the gold wire W to the thin film terminal portion 58 on the resin film 50A. This is performed by applying ultrasonic vibration while pressing the gold wire W on the upper surface of the thin film terminal portion 58 by the tip portion 92 of the cabillary 88. Then, when the gold wire W is crimped, the cabillary 88 is slid and the gold wire W is completely depressed, and the wire bonding step is completed.
  • the anisotropic material was placed on the support base 86 h together with the resin film 50 A and preheated, and the individual anisotropic pieces were formed on the surface of the second semiconductor chip 14. Place the conductive film 24 on it.
  • the anisotropic conductive film 24 has a configuration in which conductive particles 80 are dispersed in a thermosetting resin film 24a such as epoxy. I.e. the corrected form (Rule 91)
  • the first semiconductor chip 14 has a film shape until it is mounted on the first semiconductor chip 14, but when it is mounted on the first semiconductor chip 14, the preheated first semiconductor chip 14
  • the resin film 24 a is being cooked and melted by the heat from the chip 14.
  • a resin in which conductive particles are dispersed in a resin that is liquid at room temperature may be used.
  • the bump 16 b of the second semiconductor chip 16 is attached to the first semiconductor chip 16 while the second semiconductor chip 16 is positioned by the suction collet 94.
  • the second semiconductor chip 16 is pressed against the first semiconductor chip 14 by making the bumps 14 4 c and the bumps 4 4 c n.
  • each bump is melted.
  • Terminals 1 c 16 b are selectively crushed.
  • conductive bumps 80 are interposed between the bump terminals 14 c and 1 Gd, and the bump terminals] 4 c and 16 b are electrically connected. You.
  • a resin package 22 is formed so as to cover the first and second semiconductor chips 14 and 16 and the gold wire W.
  • the resin package 22 is formed by, for example, die molding using an epoxy resin or the like.
  • a ball-shaped terminal portion 60 is formed by soldering or the like on the lower surface side of the portion of the resin film 50A where the through hole 56a is formed, and is separated from the resin film 50A.
  • a semiconductor device 10 as shown in FIGS. 4 and 25 is obtained.
  • the semiconductor chips 14 and 16 having the above configuration since the passivation films 14 d and 16 c are covered with the synthetic resin films 68 and 74, when the semiconductor chips 14 and 16 are joined together. The effect of the added repression is reduced. That is, the possibility of partial peeling or cracking of the passivation films 14d and 16c due to the suppression is reduced.
  • Tightened paper (Rule 91) Further, when the synthetic resin films 68 and 74 are formed of a polyamide resin or the like that is resistant to heat and relatively strong to external force, the pan-basin film 14 d and 1 due to suppression and the like. Even if 6c is damaged, the synthetic resin films 68 and 74 can keep the passivation films 14d and 16c in a desired state. In other words, if the passivation films 14 d and 16 c are damaged, the circuit elements are protected by the synthetic resin film 68.74, and the synthetic resin films 68 and 74 are protected. Unless it is destroyed, the characteristics of the semiconductor chips 14 and 16 will not be impaired due to oxidation of the circuit elements.
  • the characteristics of the semiconductor chips 14 and 16 are well maintained. Furthermore, when some external force is applied to the conductor device 1, the effects of the synthetic resin sides 68, 74 on the passivation membranes 14 d, 16 c are reduced. Even if the bump film 14d and 16c are damaged, the circuit elements of the semiconductor chips 14 and 16 are protected by the synthetic resin films 68 and 74.
  • a semiconductor device 10 of another embodiment includes a high quality film 28 such as a silicon resin inside electrode pad 14 a formed on the surface of main IC chip 14. 7 and 8 are the same as in the embodiment of FIG. 7 or FIG. 8 except that they are adhered.
  • the electrode pad 16 a is formed around the IC chip 16
  • the bump 16 b is also formed around the IC chip 16, but is formed inside the electrode pad 16 a. Since the film 28 is adhered, the JC chip 14 or 16 does not bend even if an external force is applied inside the bump 16b. Therefore, both IC chips 14 and 1
  • the bump 1 Gb is provided on the electrode pad 16 a side and the i-type film 28 is adhered to the IC chip 14 side, but the bump 16 b is provided on the electrode pad 16 a. 14a, and may be provided on both the electrode pads 14a and 16a. Further, the flexible film 28 may be configured to adhere to the IC chip 16 or to both the IC chips 14 and 16.
  • FIG. 33 is a cross-sectional view showing a resin package type semiconductor device 10 of still another embodiment.
  • FIG. 34 is a fragmentary cross-sectional view showing the manufacturing process of the resin packaged semiconductor device 10 shown in FIG.
  • FIG. 35 is a plan view of relevant parts showing the process of manufacturing the resin package type semiconductor device 10 shown in FIG.
  • the resin package type semiconductor device 10 is a mounting target portion of the first semiconductor chip 14, the second semiconductor chip 1.6, and the two semiconductor chips 14 and 16.
  • the board (die pad) 12 a, a heat sink 30, a plurality of lead terminals 12 b, a plurality of wires, and a packaging resin 22 are provided.
  • the resin package type semiconductor device 10 is manufactured using a lead frame 12, and a die pad 12 a and a plurality of lead terminals 12 b are provided in the lead frame 12. It was what was. Although a method of manufacturing the resin package type semiconductor device 10 will be described later, the die pad 12a is formed of a thin metal plate such as a copper plate having a rectangular shape in a plan view. Like the die pad 12a, the plurality of lead terminals 12b are formed of a thin metal plate such as copper, and have an internal lead portion 12g buried inside the packaging resin 22. It has an external lead portion 12 h protruding outside the packaging resin 22. Each lead terminal 12 b is for mounting the resin package type semiconductor device 10 at a desired position.
  • the first semiconductor chip 14 and the second semiconductor chip 16 are configured as, for example, an LSI chip or another IC chip, and a desired electronic circuit (circuit element) is mounted on one surface of the silicon chip. It is integrated and integrated. Therefore, the front surface of each of the first semiconductor chip 14 and the second semiconductor chip 16 is an active surface on which an electronic circuit is built, and the back surface, that is, the electronic circuit is The back surface of the unbuilt silicon chip is a passive surface.
  • a plurality of bumps 14a and a plurality of electrode pads 14b are provided on the active surface of the first semiconductor chip 14.
  • the plurality of electrode pads 14 b are connected to a plurality of lead terminals 12 b via wires W such as gold wires.
  • the active surface of the second semiconductor chip 16 is provided with a plurality of bumps 16b corresponding to the plurality of bumps 14a.
  • the first semiconductor chip 14 has a posture in which its active surface faces upward, and its passive surface is bonded to the surface of the die pad 12a via an adhesive or the like.
  • the second semiconductor chip 16 has a smaller size than the first semiconductor chip 14, and is stacked on the first semiconductor chip 14 with its passive surface facing upward, and the second semiconductor chip 16
  • the 1 G active surface is bonded to the active surface of the first semiconductor chip 14 via an anisotropic conductive adhesive 19 or an anisotropic conductive film.
  • the anisotropic conductive adhesive 19 or anisotropic conductive film is an adhesive or film in which conductive particles are diffused inside an insulating material. It is configured so that only one can have conductivity.
  • the bumps 14a of the first semiconductor chip 14 and the bumps 16b of the second semiconductor chip 16 are electrically connected to each other via the anisotropic conductive adhesive 19 or the anisotropic conductive film.
  • the two semiconductor chips 14 and 16 are connected so as to be electrically connected to each other.
  • the heat radiating plate 30 is formed of, for example, a metal plate member having a rectangular shape in a plan view, and has a size larger than the die pad 12a in order to increase a heat radiating area.
  • the heat sink 30 is bonded to the lower surface of the die pad 12a by ultrasonic bonding, spot welding, or other means.
  • the packaging resin 22 is, for example, a thermosetting epoxy resin, and a heat sink. It is formed so as to cover the periphery of the two semiconductor chips 14 and 16 above 30 and the bonding position of the wire W.
  • the upper surface 22 a of the packaging resin 22 is substantially flush with the upwardly directed passive surface of the second semiconductor chip 16, and is formed such that substantially the entire surface of the passive surface is exposed to the outside.
  • the lower surface 2 2b of the packaging resin 22 has a height substantially flush with the lower surface of the heat sink 30 and is formed so that substantially the entire lower surface of the heat sink 30 is exposed to the outside. It has been done.
  • the resin package type semiconductor device 10 is manufactured by the following steps. That is, in the manufacturing process of the resin package type semiconductor device 10, for example, a lead frame 12 as shown in FIGS. 34 and 35 is used.
  • the lead frame 12 is formed, for example, by stamping and pressing a copper metal plate, and has a long shape extending in a certain direction.
  • the basic configuration of the lead frame 12 is common to the configuration of a general lead frame conventionally used in semiconductor device manufacturing applications, except for the points described later.
  • the lead frame 12 has two side edges 12 e, 12 with a large number of perforations 12 d formed at regular intervals.
  • a plurality of die pads i 2 a for mounting a semiconductor chip are formed at regular intervals in a longitudinal direction of the die pad, and a sabot lead 12 supporting the die pads 12 a is formed.
  • a plurality of internal leads 12 g provided at positions away from the die pad 2 a, and a plurality of internal leads 12 g and a plurality extending through the tie bars 12 i It has an outer lead section of 12h.
  • the height of the upper surface of the die pad 12a is lower than the upper surface of the lead terminal 12b by an appropriate dimension H.
  • H the height of the die pad 12a
  • the case where the two semiconductor chips 14 and 16 are mounted on the dipad 12a one above the other is arranged vertically.
  • the entire height of the mounting location of these semiconductor chips 14 and 16 can be reduced by the reduction in height of the die pad 12a, and the entire resin package type semiconductor device 10 can be reduced. This is preferable for reducing the thickness of the device.
  • the first pad 12 a of the lead frame 12 The semiconductor chip 14 and the second semiconductor chip 16 are loaded and bonded.
  • the semiconductor chips 14 and 16 are assembled together in advance, and a chip bonder or the like is used. It is preferable to put it on the die pad 12a. By doing so, the number of steps for pitching semiconductor chips onto the die pad 12a can be reduced. It is also possible to check whether the electrical connection between the two semiconductor chips 14 and 16 is appropriate before the semiconductor chip is put into the die pad 12a, There is also obtained an advantage that it is possible to avoid putting semiconductor chips 14 and 16 with poor connection onto the die pad 12a.
  • the pad electrode 14 of the first semiconductor chip 14 is formed.
  • b and the internal lead portion 12 g of the lead terminal 12 b are connected via wire W.
  • a molding of the packaging resin 22 is performed by using, for example, a transfer molding method, and a resin package operation for resin-sealing the two semiconductor chips 14 and 16 and a peripheral portion thereof is performed.
  • forming processing such as removal of unnecessary portions of the lead frame 12 and bending of the lead terminals 12b is performed. Through such a series of operation steps, the resin package type semiconductor device 10 is obtained.
  • the resin-packaged semiconductor device 10 has two semiconductor chips 14 and i 6 in one package, so that the semiconductor chips 14 and 1 are more likely than if only one semiconductor chip is resin-packaged. There is a strong tendency for the overall calorific value of 6 to increase.
  • the passive surface of the second semiconductor chip 16 is exposed to the outside of the packaging resin 22, and the heat generated from the second semiconductor chip 16 is released from this passive surface to the outside. Can be escaped efficiently.
  • the lower surface of the heat sink 30 extending through the first semiconductor chip 14 and the die pad 12a is also exposed to the outside of the packaging resin 22, the first The heat generated from the semiconductor chip 14 can be released from the heat radiating plate 30 to the outside. Therefore, the heat dissipation of the resin package type semiconductor device 10 is good, the temperature rise when the semiconductor chips 14 and 16 are driven is suppressed, and the semiconductor chips 14 and 16 are assembled. The operation of the embedded electronic circuit can be stabilized.
  • the packaging resin 22 On the other hand, what is exposed to the outside of the packaging resin 22 is the same as the passive surface of the heat sink 30 and the second semiconductor chip 16, and even if these portions are exposed to the outside, Therefore, the semiconductor chips 14 and 16 are hardly damaged.
  • the active surfaces on which the sophisticated electronic circuits of the two semiconductor chips 14 and 16 are formed are protected by the packaging resin 22 while facing each other. This makes it harder to receive damage.
  • the two semiconductor chips 14 and 16 are electrically connected to each other via bumps 14a and 16b. There is no need to individually connect each of 14 and 16 to the lead terminal 12b.
  • FIG. 36 is a sectional view showing a resin package type semiconductor device 10 of another embodiment.
  • FIGS. 37 and 38 are main-portion cross-sectional views showing the steps of manufacturing the resin packaged semiconductor device 10 shown in FIG. 36, respectively.
  • a resin package type semiconductor device 10 shown in FIG. 36 includes a first semiconductor chip 14, a second semiconductor chip 16, a film-sized substrate 32, a packaging resin 22, and external terminals 34. It is provided and comprised.
  • the first semiconductor chip 14 and the second semiconductor chip 16 have the same basic configuration as the first semiconductor chip 14 and the second semiconductor chip 16 of the embodiment shown in FIG. The detailed description is omitted.
  • the substrate 32 is a substrate made of a thin, flexible synthetic resin film such as polyimide, for example.
  • a conductive wiring portion formed by etching a copper foil is formed on the upper surface of the substrate 32.
  • 32 a is provided.
  • the board 32 is provided with two openings 32 b and 32 b penetrating in the thickness direction of the board 32. Each of the openings 32 b and 32 b has a conductive wiring.
  • the cantilevered terminals 32c, 32c that are electrically connected to the part 32a are arranged.
  • the first semiconductor chip 14 has a posture in which its active surface faces upward, and its active surface is located below the intermediate area 3 2 d between the two opening holes 3 2 b and 3 2 b of the substrate 32.
  • the surface is adhered via an adhesive layer 36a.
  • the plurality of bumps 14a and the electrode pads 14b of the first semiconductor chip 14 are arranged inside or below each of the opening holes 32b, and the upper part thereof is not covered by the substrate 32. It has become.
  • the electrode pad 14 b is electrically connected to the & terminal 3 2 c s
  • the second semiconductor chip 16 is positioned so that its active surface faces downward, and the intermediate region 3 2 It is adhered to the top of d via the adhesive layer 36b.
  • the first semiconductor chip 14 and the second semiconductor chip 16 have their active surfaces facing each other, and the bumps 14 a of the first semiconductor chip 14 and the second The bumps 6b of the chip 16 are in direct contact with each other and are not properly connected.
  • the packaging resin 22 is formed so as to cover the peripheral portions of the first semiconductor chip 14 and the second f-conductor chip 16, and the upper and lower surfaces thereof are the second semiconductor chip. 16 and the substantially passive surface and the downward passive surface of the first semiconductor chip 14. As a result, the respective passive surfaces of the two semiconductor chips 14 and 16 are both exposed to the outside of the packaging resin 22.
  • the external terminal 34 is a solder ball-shaped terminal, and its upper end is electrically connected to the conductive wiring portion 32 a via a hole 32 e formed in the substrate 32. By heating and melting the external terminals 34, the resin package semiconductor device 10 can be mounted at a desired position ( ⁇ ⁇ ).
  • the resin package type semiconductor device 10 is manufactured through the following manufacturing steps. That is, first, as shown in FIG. 37, the first semiconductor chip 14 and the second semiconductor chip 16 are formed on the upper and lower surfaces of the intermediate area 32 d of the substrate 32 formed in a long shape. Each of them is adhered to form a predetermined conductive connection for the electrode pad 14b and the bumps 14a and 16b. Next, as shown in FIG. 38, a resin package operation of sealing a predetermined portion using a packaging resin 22 is performed. After that, the solder ball 31 is bonded to the opening on the lower surface of the hole 32 e of the substrate 32, and the solder ball 34 is melted and heated and then hardened. When the solder ball 34 is melted, a part of the solder ball 34 flows into the hole 32 e and conducts to the conductive wiring portion 32 a.
  • the wires are not used for the electrical connection between the two semiconductor chips 14 and 16, the electrical connection work thereof can be further facilitated. Wear. Furthermore, the semiconductor chips 14 and 16 are mounted on a film-like substrate 32 that can be manufactured at a lower cost without using a relatively expensive lead frame. This is also advantageous in reducing the overall manufacturing cost.
  • the resin package type semiconductor device 10 of this embodiment does not necessarily need to be configured using a lead frame. Instead of a lead frame, a film-shaped substrate or a different form is used. It may be configured using such a substrate.
  • the first semiconductor chips 14 and 16 are provided with a heat dissipation function by using the heat sink 30 or by exposing the passive surface thereof to the outside.
  • the present invention is not limited to this. In other words, when the passive surface of the second semiconductor chip 16 is exposed to the outside and provided with a heat dissipation function, the entire first semiconductor chip 14 may be covered with a packaging resin if it is traced. Good.
  • the active surfaces of the first semiconductor chip 14 and the second semiconductor chip 16 are opposed to each other, so that the passive surfaces of the two semiconductor chips 14 and 16 are respectively set.
  • a force capable of providing a surface with a heat radiation function Whether or not both the first semiconductor chip 14 and the second semiconductor chip 16 have a heat radiation function can be appropriately selected.
  • the point is that at least one passive surface of the first semiconductor chip 14 and the second semiconductor chip 16 is packaged.
  • FIG. 39 is a fragmentary cross-sectional view showing a resin package type semiconductor device 10 of still another embodiment.
  • the same parts as those of the resin package type semiconductor device 10 shown in FIG. 33 are denoted by the same reference numerals, and the description thereof is omitted.
  • the passive surfaces of the first semiconductor chip 14 and the second semiconductor chip 16 are bonded to the upper surface of the die pad 12a.
  • the first semiconductor chip 14 and the second semiconductor chip 16 are bonded to each other with their active surfaces facing each other, and the first semiconductor chip 14 has a downward passive surface. Is bonded to the active surface of the third semiconductor chip 17.
  • the electrode pad 17a of the third semiconductor chip 17 and the pad electrode 14b of the first semiconductor chip 14 are connected to the lead terminal 12b via the wire W.
  • the upper surface of the packaging resin 22 is substantially flush with the upward passive surface of the second semiconductor chip 16, and this passive surface is exposed to the outside of the packaging resin 22.
  • the lower surface of the packaging resin 22 is substantially flush with the lower surface of the die pad 12 a, and the lower surface of the die pad 12 a is exposed to the outside of the packaging resin 22.
  • the configuration of the resin package type semiconductor device 10 in this embodiment, not only are the two semiconductor chips 14 and 16 superimposed on each other, but also these two semiconductor chips 14 and 16 In addition to this, a configuration in which another semiconductor chip 17 different from this is further provided may be provided.
  • another semiconductor chip 17 is added, another semiconductor chip 1 is placed at a position facing the passive surface of the first semiconductor chip 14 like the resin package type semiconductor device 10. In this case, it is possible to expose the passive surface of the second semiconductor chip 16 to the outside of the packaging resin 22.
  • another semiconductor chip is sandwiched between the first semiconductor chip 14 and the second semiconductor chip 16 in which the passive surfaces face each other. Means to be provided can also be applied. This is because the configuration shown in FIG. 39 considers each of the semiconductor chips 16 and 17 as a first semiconductor chip and a second semiconductor chip in which the passive surfaces face each other.
  • the configuration is such that the semiconductor chip 14 as the third semiconductor chip is disposed between the chips 16 and 17. Further, according to the present invention, the first semiconductor chip 14 and the second semiconductor chip 16 are arranged so that the number of semiconductor chips stacked in the thickness direction becomes three, or four or more. On the other hand, a plurality of other semiconductor chips may be additionally provided.
  • each part of the resin package type semiconductor device according to the present invention is not limited to the above-described embodiment, and various design changes can be made.
  • the present invention is not limited to various types of semiconductor chips, such as various types of memory elements such as ferroelectric memory (ferroelectrics-RAMs), and various other IC chips. And semiconductor chips such as LSI chips.
  • the semiconductor device 10 of the other embodiment differs from the semiconductor device of FIGS. 1 to 6 in that the electrode pad 14 b of the main IC chip 14 and the bump 14 i are formed.
  • An anisotropic conductive film 2 having the same size as the surface of the IC chip 14 is adhered to the surface, and the bumps 14 i are connected to the lead terminals 12 b via the conductive film 2. From the lead frame 12, the substrate 12a is omitted.
  • the point that the sub IC chip 16 is mounted on the main IC chip 14 is the same as in the embodiment shown in FIGS.
  • each lead terminal 12b is directly connected to the main IC chip 14, the wire bonding between the periphery of the main IC chip 14 and each lead terminal is performed. It is not necessary to provide a magazine for this. As a result, the width and length of the package that seals both IC chips 12 and 14, and consequently the width and length of semiconductor device 10 can be further reduced.
  • the mounting of the sub IC chip 16 on the main IC chip 14 and the mounting of the main IC chip 14 on the respective lead terminals 12 b are performed simultaneously.
  • the wire bonding process which has been required in the past can be omitted, the manufacturing process can be simplified, and the occurrence rate of defective products and the manufacturing cost can be greatly reduced.
  • bumps 14 c and 1 i are provided on the main IC chip 14.
  • the bump 14c may be provided on the sub IC chip 16 and the bump 14i may be provided on each lead terminal 12a.
  • the bumps 14i may be omitted, and the conductive film 24 may be partially compressed and deformed by each lead terminal 12a.
  • concave bumps may be provided on the sub IC chip 16 and the respective lead terminals 12a as in the embodiment shown in FIGS.
  • a plurality of sub IC chips 16 may be mounted on the main IC chip 14.
  • the semiconductor device 10 of the other embodiment differs from the semiconductor device of FIG. 1 in that the main IC chip 14 has the same size as the sub IC chip 16 and the surface has an electrode package. Only 14a is formed.
  • the main IC chip 14 is arranged below the lead frame 12, and the sub IC chip 16 is arranged above the lead frame 12.
  • a plurality of lead terminals 12 b are provided on the lead frame 12 so as to protrude inward, and the tips of the lead terminals 12 b are provided on the main I 0 chip 14 and the sub IC chip 16.
  • anisotropic conductive films 24 a and 24 b are arranged on the lower surface and the upper surface of lead frame 12, respectively.
  • each of the electrode pads 14a is provided with a bump 14c
  • each of the electrode pads 16a is provided with a bump 16b. Therefore, when the main IC chip 14 is suppressed against the lower surface of the lead frame 12 and the sub IC chip 16 is suppressed against the upper surface of the lead frame 12, the bumps 14c and 1c are suppressed. 6b is electrically connected to each lead terminal 12b via the conductive films 24a and 24b.
  • a lead terminal 1 2 is connected between two IC chips 14 and 16.
  • the bumps 14c and 16b are provided on both the IC chips 14 and 16.
  • the bumps may be provided on each lead terminal 12b.
  • the bumps 14c and 16b may be omitted, and the conductive films 24a and 24b may be partially compressed and deformed only by the respective lead terminals 12b.
  • a semiconductor device 10 of still another embodiment includes a read frame 12.
  • the main IC chip 14 is mounted on the substrate 12 a formed on the lead frame 12, and the sub IC chip 16 is mounted on the main IC chip 14 so that the respective surfaces face each other. Is mounted.
  • Both the main IC chip 14 and the sub IC chip 16 are formed in a substantially square shape in plan view, and have the same size.
  • electrode pads 14 b connected to the lead terminals 12 b are formed, and at the four corners of the surface of the sub IC chip 16, the lead terminals 1 are also formed.
  • An electrode pad 16c connected to 2b is formed.
  • the sub IC chip 16 is rotated by 45 ° with respect to the main IC chip 14, whereby the electrode pads 14 b and 1 G c is exposed to the outside. Then, the electrode pads 14b and 16c are bonded to the lead terminals 12b by the force wires W.
  • the electrode pad 14a (not shown) formed on the main IC chip 14 and the electrode pad 16a formed on the sub IC chip 16 are connected via bumps 16b. Connected to each other.
  • the semiconductor device is sealed by a package 22 made of synthetic resin, and each lead terminal 12 b is cut off from the lead frame 12 and bent. 10 is the finished product.
  • Main IC chip 14 can be the same as sub I
  • One 3 1 The degree of integration of the C chip 16 can be increased.
  • the electrode pads 14b and 16c are connected to the lead terminals 12b by wire bonding, but the lead terminals made of metal foil are attached to the surface of the synthetic resin flexible film.
  • the lead terminals may be directly connected to the electrode pads 14b and 16c provided with the bumps.
  • an anisotropic conductive film may be interposed between the main IC chip 14 and the sub IC chip 16. Then, the conductive film is pressed by the bump 16b, and the electrode pads 14a and 16a are electrically connected reliably.
  • the manufacturing process for mounting the first semiconductor chip (main IC chip) 14 on the second semiconductor chip (sub IC chip) 16 will be described in detail with reference to FIGS. 50 to 57.
  • the first semiconductor chip 14 and the second semiconductor chip 16 are configured as, for example, an LSI chip or another IC chip, and each of them integrates a desired electronic circuit (circuit element) on a silicon chip. It was built on a break.
  • On the surface of the first semiconductor chip 14, a plurality of bumps 1c formed in a projection shape and a plurality of electrode pads 14b formed in a flatter shape are provided.
  • FIG. 50 shows a state in which the second semiconductor chip 1G is suction-held by the suction collector 40 of the chip bonding apparatus.
  • the plurality of bumps 14c and 16b are preferably formed as gold bumps in order to improve their conductive connectivity.
  • at least the surface of each of the plurality of electrode pads 14b is preferably a gold electrode in order to improve the conductive connection with a wire such as a gold wire. This can be manufactured, for example, by applying gold plating to the surface of a flat aluminum electrode body formed on the surface of the first semiconductor chip 14.
  • the first semiconductor chip 14 is held on the carrier tape 42 by adhering the rear surface to the carrier tape 42 with the front surface facing upward.
  • the carrier tape 42 is formed in a long shape, and a large number of first semiconductor chips 14 are arranged and adhered at regular intervals on the surface thereof.
  • the first semiconductor chips 14 can be supplied and arranged at predetermined positions one by one.
  • an anisotropic conductive adhesive 44 is applied to the surface of the first semiconductor chip 14.
  • the anisotropic conductive adhesive 44 is, for example, a material in which conductive particles such as metal particles are dispersed and contained in a thermosetting epoxy resin, and is applied to the surface of the first semiconductor chip 14. By itself, it does not have conductivity in the thickness direction, and when a pressure exceeding a certain value is applied in the thickness direction, only the part where the pressure is applied has conductivity in the thickness direction. Have.
  • the anisotropic conductive adhesive 44 is applied not to the entire surface of the first semiconductor chip 14 but to the inside of the arrangement region of the plurality of pumps 14 c, whereby the plurality of Make sure that the anisotropic conductive adhesive 44 does not cover the bumps 14c.
  • the thickness of the anisotropic conductive adhesive 44 is set to be slightly higher than the height of each bump 14c.
  • the surface of the first semiconductor chip 14 is imaged using an imaging camera 46 such as a CCD camera arranged above the first semiconductor chip 14.
  • the imaging camera 46 recognizes the image data of the multiple bumps 14c from the image data obtained by the imaging of the imaging camera 46, and determines a position of the image data. ) Are connected, and the position of each bump 14c is determined by this determination circuit.
  • each bump 14 c is clearly imaged by the imaging force lens 46. It can be accurately determined its position.
  • the second semiconductor chip 16 held by the adsorption collet 40 is replaced with the first semiconductor chip 14. Place it above.
  • the back surface of the second semiconductor chip 16 is imaged by the imaging camera 46.
  • the front end of the suction collet 40 is in contact with this back surface, and it is difficult to image the entire surface of the back surface.
  • Corrected paper (Rule 91) After imaging the back surface of the second semiconductor chip 16 using the camera 46, the judgment circuit of this imaging camera /! 6 recognizes some corners at the four corners of the outer shape of the back surface.
  • the position of each of the plurality of bumps 16b is determined based on the data. That is, since the four corners of the outer shape of the second semiconductor chip 16 and the plurality of bumps 16b are manufactured in advance so as to have a fixed positional relationship, the positions of the four corners may be changed. If it is found, the positions of the plurality of bumps 16b can be obtained by arithmetic processing based on the information.
  • both semiconductor chips can be imaged without changing the direction of the imaging force lens 46.
  • the suction collet 4 is aligned so that the plurality of bumps 16b and the plurality of bumps 14c of the first semiconductor chip 14 are aligned. Fine-tune the 0 position horizontally. Alternatively, the horizontal position of the first semiconductor chip 14 is finely adjusted. Thereafter, as shown in FIG. 52, the suction collet 40 is lowered to place the second semiconductor chip 16 on the first semiconductor chip 14, and the second semiconductor chip 16 is placed on the second semiconductor chip 16. Press down.
  • the bumps 14c of the first semiconductor chip 14 and the bumps 16b of the second semiconductor chip 16 are aligned in advance based on the data obtained by the above-described imaging operation. Therefore, the bumps 14 c and 16 b can be accurately opposed to each other.
  • the anisotropic conductive adhesive 44 When the second semiconductor chip # 6 is pressed downward, the anisotropic conductive adhesive 44 is compressed between the two semiconductor chips 14 and 16 and spreads in the horizontal direction. For this reason, the anisotropic conductive adhesive 44 enters between the bumps 14c and 16b and spreads to the area outside the formation places of the bumps 14c and 16b. . Therefore, almost the entire surface of the second semiconductor chip 16 can be covered with the anisotropic conductive adhesive 44, and the respective surfaces of the first semiconductor chip 14 and the second semiconductor chip 16 can be covered. These two semiconductor chips 14 and 16 can be bonded in a state where the semiconductor chip is sealed with a resin over a wide area by an anisotropic conductive adhesive 44.
  • the anisotropic conductive adhesive 44 receives a large compressive force between the bumps 14c and 16b facing each other. Therefore, as shown in Figure 53, these bumps 1 4 c
  • the conductive particles dispersed and contained in the anisotropic conductive adhesive 44 exist at a high density, and these conductive particles adhere to the surfaces of the bumps 14c, 16b. Adhesion occurs, and only the bumps 14c and 16b conduct properly.
  • the anisotropic conductive adhesive 44 is heated and cured. As a result, the state of bonding and fixing between the first semiconductor chip # 4 and the second semiconductor chip 16 can be further ensured.
  • the heat-cured anisotropic conductive adhesive 44 can be appropriately used as a sealing resin for protecting the surfaces of the two semiconductor chips 14 and 16.
  • the laminated chip A manufactured by the above series of working steps is used, for example, to manufacture a resin package type semiconductor device 10.
  • This semiconductor device 10 has a multilayer chip A mounted on a die pad (substrate) 12 a of a lead frame 12 and a plurality of electrode pads 14 of a first semiconductor chip 14. b is connected to the lead terminals 1 2 b of the lead frame 12 via wires W.
  • the laminated chip A and its surroundings are covered with a packaging resin 22 such as epoxy resin. I have. Further, a lead terminal 12 b protrudes outside the packaging resin 22.
  • the semiconductor device 10 can be surface-mounted on a desired portion such as the surface of a circuit board by using a plurality of lead terminals 12b.
  • the semiconductor device 10 is formed by stacking two semiconductor chips 14 and 16 in the vertical thickness direction, which is convenient for high-density mounting of semiconductor chips.
  • the bumps 14c and 16b of the two semiconductor chips 14 and 16 are electrically connected after being accurately positioned, there is poor conduction between the electrodes. It is a high quality semiconductor device that hardly occurs.
  • the two semiconductor chips 14 and 16 are electrically connected to each other via a plurality of bumps 14 c and 16 b.
  • Only the first semiconductor chip 14 needs to be electrically connected to the lead terminal 12b, and it is not necessary to connect the second semiconductor chip 16 to the lead terminal 12b. Another advantage is that the manufacturing process of the semiconductor device 10 is simplified.
  • the second semiconductor chip 135 When the back surface of the second semiconductor chip 16 is imaged, the position of the corner of the outer shape of the second semiconductor chip 16 is recognized, and then the position of the bump 16 b is obtained based on the data. Is not limited to this.
  • an appropriate optically readable mark is provided on the back surface of the semiconductor chip 16 in advance, and by reading this mark, the position of the electrode on the front surface of the semiconductor chip 16 is determined from the position of the mark. May be determined.
  • the mark for example, as shown in FIG. 55 (a), a mark Ma provided diagonally on the back surface of the semiconductor chip 16 connecting the corners thereof, or FIG. 55 (b).
  • a mark Mb having a substantially rectangular shape in a plan view, which is provided at or near each corner, can be applied to the back surface of the semiconductor chip 16.
  • each of the bumps 14 c and 16 b of the two semiconductor chips 14 and 16 is formed as a protruding electrode having a constant height.
  • a recess 15 is formed at the tip of one bump i 4 c, and the tapered tip of the other bump 16 b is fitted into the recess 15.
  • the concave portion 15 is formed as, for example, a mortar-shaped concave portion, and the inner wall surface 15 a is formed as a tapered surface that can guide the tip of the bump 16 b to the center position of the bump 14. Is formed. If such a means is adopted, when the two bumps 14c and 16b are brought into contact with each other, the bumps 14c and 16b are brought into contact with each other.
  • the bump 14 When the tip of one of the bumps 14c contacts the 15a, the bump 14 is guided to the center of the bump 16b, and the bumps 14c and 16b are more reliably aligned. Can be performed.
  • the imaging camera 46 is moved to the suction collet 40.
  • the mirrors 48 a and 48 b may be provided so as to be movable below the surface of the second semiconductor chip 16 only when imaging the surface of the second semiconductor chip 16. like this
  • the plurality of bumps 16b of the second semiconductor chip 14 can be imaged by the imaging camera 46, and their positions can be grasped more accurately.
  • the cost of the equipment for manufacturing the laminated chip can be reduced by that much, and the production cost of the laminated chip can be reduced accordingly.
  • each working step of the method for manufacturing a laminated chip according to the present invention is not limited to the above-described embodiment, and can be variously changed.
  • another semiconductor chip is further added to the first semiconductor chip 14 and the second semiconductor chip 16.
  • a work step of bonding by bonding may be performed.
  • As a means for bonding the first semiconductor chip 14 and the second semiconductor chip 16 to each other instead of using an anisotropic conductive adhesive, another adhesive or a sheet for bonding is used. A material or a film material may be used.
  • the specific configuration of the multilayer chip according to the present invention can be variously changed in design, and the specific type of the semiconductor chip according to the present invention is not specified.

Description

明 糸田 β 半導体装置およびその製造方法 技術分野
この発明は、 半導体装置およびその製造方法に関する。 より具体的には、 複数 個の半導体チップがマウン卜された半導体装置およびそのような半導体装置の製 造方法に関する。 従来技術
従来のこの種の半導体装置の一例が、 1 9 9 4年 4月 2 2日付けで出願公開さ れた特開平 6 - 1 1 2 4 0 2号に開示されている。 C の従来技術は、 2つの I C チップの表而をバンプを介して接続し、 両方の I Cチップを樹脂によって卜ラン スファ成形するものである。 し力、し、 この従来技術では、 トランスファ成形時に 樹脂が両 I Cチップの隙間に進入してしまい、 I Cチップが破損してしまう恐れ があった。
一方、 1 9 9 4年 7月 2 6日付けで出願公開された特開平 6— 2 0 9 0 7 1号 には、 トランスファ成形に先立って 2つの I Cチップの隙間に樹脂を充塡する技 術が開示されており、 これによつて上述の I Cチップの破損の問題は解消される し力、し、 いずれの従来技術によってもそれぞれの I Cチップを電気的に確実に 接続することはできなかつた。
また、 一方の I Cチップを他方の I Cチップにマウン卜するとき、 それぞれの 電極の位置を正確に把握する必要があり、 従来は各 I Cチップの電極を個別に撮 像していた。 つまり、 電極の撮像に 2つのカメラを用いており、 コストがかかる という問題があった。
発明の概要
それゆえに、 この発明の主たる目的は、 表面が対向するように配置された 2つ の I cチップを電気的に確実に接続することができる、 半導体装置を提供するこ とである。
この発明の他の目的は、 製造コス トを抑えることができる、 半導体装置の製造 方法を提供することである。
この発明に従った半導体装置は、 第 1電極が形成された第 1表面を有する第 1 の半導体チップ、 第 1電極に接続される第 2電極が形成されたかつ第 1表面に対 向する第 2表面を有する第 2の半導体チップ、 第 1電極および第 2電極の少なく とも一方に設けられたバンプ、 および第 1表面および第 2表面の間に介挿された 異方性導電部材を備える。
この発明によれば、 第 1の半導体チップおよび第 2の半導体チップが、 それぞ れの表面が対向するように配置される。 バンプは第 1電極または第 2電極に形成 され、 第 1の半導体チップおよび第 2の半導体チップの間に異方性導電部材が介 挿される。 異方性導電部材は、 圧力がかけられた部分だけ厚さ方向に導電性を生 じる。 したがって、 バンプが異方性導電部材を押圧することで、 第 1電極および 第 2電極のみが導通し、 これ以外の部分は絶縁状態を維持する。 これより、 第 1 の半導体チップおよび第 2の半導体チップを電気的に確実に接続できる。
この発明のある局面では、 第 1の半導体チップおよび第 2の半導体チップの接 続部分が防湿性に優れた第 1合成樹脂でパッケージされ、 第 1の半導体チップぉ よび第 2の半導体チップと第 1合成樹脂とが密着性に優れた第 2合成樹脂でパッ ケージされる。 これによつて、 湿気に弱い回路素子を保護できるとともに、 半導 体チップの耐久性を向上させることができる。
この発明の他の局面では、 たとえば第 1電極にバンプが形成され、 第 2電極に 凹部が形成される。 バンプが異方性導電部材を押圧したときに導電粒子が横方向 に逃げるのが、 凹部によって阻止される。 このためで、 導電粒子の量を增やすこ となくより確実に第 1の半導体チップおよび第 2の半導体チップを電気的に接続 できる。
この発明に従った半導体装置の製造方法は、 （a ) 第 1表面に第 1電極が形成 された第 1の半導体チップを第 1表面が上を向くように配置し、 （b ) 第 1表面 を上方から撮像して第 1電極の位置を判別し、 （c ) 第 2表面に第 2電極が形成 された第 2の半導体チップを第 2表面が下を向くように第 1の半導体チップの上 方に配置し、 （d ) 第 2の半導体チップの第 1表面および裏面の一方を撮像して 第 2電極の位置を判別し、 そして （e ) 第 1電極および第 2電極が互いに接続さ れるように第 2の半導体チップを第 1の半導体チップの上にマウン トするステツ プを含む。
この発明によれば、 上向きに配置された第 1の半導体チップの表面が撮像され たのち、 この第 1の半導体チップの上方に下向きに配置された第 2の半導体チッ プが撮像される。 これによつて、 第 1の半導体チップに形成された第 1電極およ び第 2の半導体チップに形成された第 2電極の両方が認識され、 第 1電極および 第 2電極が互いに接続される。 つまり、 第 1の半導体チップおよび第 2の半導体 チップを 1台のカメラによって撮像でき、 製造コストを削減できる。
この発明のある局面では、 第 2の半導体チップについては裏面が撮像され、 そ の撮像結果から第 2電極の位置が判別される。 1
この発明の好ましい実施例では、 撮像によって第 2の半導体チップの裏面に形 成されたマークが認識され、 このマークに基づいて第 2電極の位置が判別される 。 このため、 カメラの向きを変えることなく、 第 2の半導体チップを第 1の半導 体チップの上にマウン卜することができる。
この発明の他の局面では、 ミラーを介して第 2の半導体チップの表面が撮像さ れ、 その撮像結果に基づいて第 2電極の位置が判別される。 したがって、 第 2電 極の位置をより正確に判別できる。
この発明の目的， その他の目的， 特徴および利点は、 図面を参照して行う以下 の実施例の詳細な説明から一層明らかとなろう。 図面の簡単な説明
図 1はこの発明の一実施例を示す図解図であり ；
図 2は図 1実施例の構成の一部を示す図解図であり ；
図 3は図 1実施例の構成の他の一部を示す図解図であり ；
図 4は図 1実施例の構成のその他の一部を示す図解図であり ；
図 5は図 1実施例の構成のさらにその他の一部を示す図解図であり ； 図 6は図 1実施例の構成の他の一部を示す図解図であり ；
図 7はこの発明の他の実施例の構成の一部を示す図解図であり ；
図 8は図 7実施例の構成の他の一部を示す図解図であり ；
図 9はこの発明のその他の実施例の構成の一部を示す図解図であり ； 図 1 0はこの発明のその他の実施例の構成の他の一部を示す図解図であり ； 図 1 1はこの発明のさらにその他の実施例の構成の一部を示す図解図であり ； 図 1 2は図 1 1実施例の一部を示す拡大図であり ；
図 1 3は図 1 1実施例の一部を示す他の拡大図であり ；
図 1 4はこの発明の他の実施例の構成の一部を示す図解図であり ；
図 1 5は図 1 4実施例の一部を示す拡大図であり ；
図 1 6は図 1 4実施例の一部を示す仙の拡大図であり ；
図 1 7はこの発明のその他の実施例の構成の一部を示す図解図であり ； 図 1 8は図 1 7実施例の構成の他の一部を示す図解図であり ；
図 1 9はこの発明のその他の実施例の構成の一部を示す図解図であり ； 図 2 0は図 1 9実施例の一部を示す拡大図であり ；
図 2 1は図 1 9実施例の製造工程の一部を示す図解図であり ；
図 2 2は図 1 9実施例の製造工程の他の一部を示す図解図であり ；
図 2 3は図 1 9実施例の構成の一部を示す図解図であり ；
図 2 4はこの発明のさらにその他の実施例を示す図解図であり ；
図 2 5は図 2 4実施例の一部を示す図解図であり ；
図 2 6は図 2 5実施例の一部を示す拡大図であり ；
図 2 7は図 2 4実施例の製造工程の一部を示す図解図であり ；
図 2 8は図 2 4実施例の製造工程の他の一部を示す図解図であり ；
図 2 9は図 2 4実施例の製造工程のその他の一部を示す図解図であり ； 図 3 0は図 2 4実施例の製造工程のさらにその他の一部を示す図解図であり ； 図 3 1はこの発明の他の実施例を示す図解図であり ；
図 3 2は図 3 1実施例の構成の一部を示す図解図であり
図 3 3はこの発明のその他の実施例を示す図解図であり
図 3 4は図 3 3実施例の構成の一部を示す図解図であり 図 3 5は図 3 3実施例の構成の他の一部を示す図解図であり ； 図 3 6はこの発明のさらにその他の実施例を示す図解図であり ；
図 3 7は図 3 6実施例の構成の一部を示す図解図であり ；
図 3 8は図 3 6実施例の構成の他の一部を示す図解図であり ；
図 3 9はこの発明の他の実施例の構成の一部を示す図解図であり ；
図 4 0はこの発明のその他の実施例を示す図解図であり ；
図 4 1は図 4 0実施例の構成の一部を示す図解図であり ；
図 4 2は図 4 1実施例の構成の他の一部を示す図解図であり ；
図 4 3はこの発明のその他の実施例を示す図解図であり ；
図 4 4は図 4 3実施例の構成の一部を示す図解図であり ；
図 4 5は図 4 3実施例の構成の他の一部を示す図解図であり ；
図 4 6は図 4 3実施例の構成のその他の一部を示す図解図であり ；
図 4 7は図 4 3実施例の構成のさらにその他の一部を示す図解図であり ； 図 4 8はこの発明のさらにその他の実施例を示す図解図であり ；
図 4 9は図 4 8実施例の構成の一部を示す図解図であり ；
図 5 0はこの発明のその他の実施例の一部を示す図解図であり ；
図 5 1は図 5 0実施例の他の一部を示す図解図であり ；
図 5 2は図 5 0実施例のその他の一部を示す図解図であり ；
図 5 3は図 5 0実施例の一部を示す拡大図であり ；
図 5 4は図 5 0実施例の構成の一部を示す図解図であり ；
図 5 5はこの発明のさらにその他の実施例の一部を示す図解図であり ； 図 5 6はこの発明の他の実施例の一部を示す図解図であり ；
図 5 7はこの発明のその他の実施例の一部を示す図解図である。 発明を実施するための最良の形態
図 1に示す実施例の半導体装置 1 0は、 リードフレーム 1 2を含む。 リ一ドフ レーム 1 2の中央には、 矩形状の基板 1 2 aが設けられ、 この基板 1 2 aにおけ る四つの各辺から、 外向きに延びる複数のリ一ド端子 1 2 bが外向きに延びてい る。 基板 1 2 aの表面には、 メイン I Cチップ 1 4がマウントされる。 このメイ ン I Cチップ 1 4の表面中央には、 能動素子又は受動素子のような複数の回路素 子 （第 1回路素子） 1 4 jが形成される。 また、 回路素子 1 4 j の周囲にサブ I Cチップ 1 6と接続するための複数の電極パッ ド （第 1電極） 1 4 aが形成され 、 さらに電極パッ ド 1 4 aの周囲にリ一ド端子 1 2 bとヮィャボンディ ングする ための複数の電極パッ ド （第 3電極） 1 4 bが接続される。 メイン I Cチップ 1 4の表面には、 互いの表面が対向するようにサブ I Cチップ 1 6がマウン卜され る。 このサブ I Cチップ 1 6の表面にも、 メイン I Cチップ 1 4と同様に、 能動 素子又は受動素子等の複数の回路素子 （第 2回路素子） 1 6 jが形成され、 回路 素子 1 6 j の周囲に、 メイン I Cチップ 1 4に設けられた電極パッ ド 1 4 aと接 続するための複数の電極パッ ド （第 2電極） 1 6 aが形成される。
図 2に示すように、 メイン I Cチップ 1 4に形成された電極パッ ド 1 4 aおよ びサブ I Cチップ 1 6に形成された電極パッ ド 1 6 aの各々には、 金または半田 によるバンプ 1 4 cおよび 1 6 bが設けられる。 図 に示すように、 サブ I Cチ ップ 1 6は、 表面つまり回路素子 1 6 jおよび電極パッ ド 1 6 aが形成された面 が下を向くように配置される。 そして、 サブ I Cチップ 1 6に形成されたバンプ 1 6 bの各々力く、 メイン I Cチップ 1 4に形成されたバンプ 1 4 cの各々に当接 するように、 サブ I Cチップ 1 6がマウントされる。 サブ I Cチップ 1 6をメイ ン I Cチップ 1 4に対して押圧しながら全体を加熱すると、 サブ I Cチップ 1 6 がメイン I Cチップ 1 4に固着される。 なお、 押圧と同時に超音波振動を付与し てもよい。 加熱時に、 互いに当接するバンプ 1 4 cおよび 1 6 bに押圧力が集中 するため、 バンプ 1 4 cおよび 1 6 bが電気的に確実に接続される。
次いで、 メイン I Cチップ 1 4とサブ I Cチップ 1 6との間に、 エポキシ樹脂 等の合成樹脂の接着剤 1 8またはエラストマ一が充塡され、 その後、 図 4に示す ようにメイン I Cチップ 1 4の裏面が接着剤によって基板 1 2 aに固着される。 さらに、 メイン I Cチップ 1 4に形成された電極パッ ド 1 4 bとリ一ドフレ一 ム 1 2のリー ド端子 1 2 b力く、 細い金属ワイヤ Wによってワイヤボンディ ングさ れ、 電気的に接続される。
そして、 図 5に示すように、 全体を密封する合成樹脂製のパッケージ 2 2力 <、 トランスファ成形される。 図 6に示すように、 各リード端子 1 2 bをリードフレ —ム 1 2から切り放し、 パッケージ 2 2の下面と略同一平面状になるように各リ 一ド端子 1 2 bを折り曲げることにより、 半導体装置 1 0が完成する。
この実施例によれば、 半導体装置 1 0の高さカ^ メイン I Cチップ 1 4にマウ ン卜されたサブ I Cチップ 1 6の分だけ高くなるものの、 この半導体装置 1 0を プリント基板等に装着したときの占有面積を大幅に縮小できるため、 プリン卜基 板等の小型化、 ひいては、 電気機器の小型化を図ることができる。
また、 メイン I Cチップ 1 4に形成された回路素子 1 4 j と、 サブ I Cチップ 1 6に形成された回路素子 1 6 jが互いに対向し、 メイン I Cチップ 1 4および サブ I Cチップ 1 6によって覆い隠されるため、 各回路素子 1 4 jおよび 1 6 j を確実に保護することができる。
さらに、 メイン I Cチップ 1 4とサブ I Cチップ 1 6との間に合成樹脂を充塡 することにより、 メイン I Cチップ 1 4とサブ I Cチップ 1 6とを強固に一体化 できるとともに、 回路素子 1 4 jおよび 1 6 jを合成樹脂によって保護できる。 図 7および図 8を参照して、 他の実施例では、 メイン I Cチップ 1 4にサブ I Cチップ 1 6をマウントするために、 異方性導電フィルム 2 4が使用される点を 除き、 図 1ないし図 6実施例と同様であるため、 重複した説明を省略する。 異方性導電フイ ルム 2 4は、 メイン I Cチップ丄 4とサブ I Cチップ 1 6との 間に介挿され、 サブ I Cチップ 1 6は、 異方性導電フィルム 2 4を圧縮変形する ように、 メイン I Cチップ 1 4に向かって押圧される。 この押圧を保持した状態 で、 加熱等にて導電フィルム 2 4を乾燥 ·硬化することにより、 サブ I Cチップ 1 6がメイン I Cチップ 1 4に対してマウントされる。 サブ I Cチップ 1 6のメ イン I Cチップ 1 4に対する押圧力により、 バンプ 1 4 cおよび 1 6 bの両方が 、 導電フイルム 2 4に食い込む。 このため、 導電フイルム 2 4に混入した導電粒 子がバンプ 1 4 cおよび 1 6 bに挟まれ、 この導電粒子を介してバンプ 1 4 cお よび 1 6 bが互いに電気的に接铳されることになる。
この実施例によれば、 サブ I Cチップ 1 6とメイン I Cチップ 1 4の間に導電 フィルム 2 を介挿し、 加熱処理を施すだけで、 電気的な接続とマウントとが同 時に完了するため、 図 1ないし図 6実施例に比べて製造コストを低減できる。 なお、 この発明は、 メイン I Cチップ 1 4に対して一つのサブ I Cチップ 1 6 をマウン卜する場合だけでなく、 メイン I Cチップ 1 4に対して複数のサブ I C チップ 1 6をマウン卜する場合にも適用できることはもちろんである。
図 9に示すその他の実施例の半導体装置 1 0は、 メイ ン I Cチップ 1 4とサブ I Cチップ 1 6の周囲に、 内部パッケージ 2 6が形成され、 内部パッケージ 2 6 の上に外部パッケージ 2 2が形成される点を除き、 図 1ないし図 6実施例と同様 であるので、 重複した説明を省略する。
防湿性を高めるフィラーがエポキシ樹脂のような合成樹脂に混合され、 内部パ ッケージ 2 6は、 このような合成樹脂を液体の状態で塗布し、 乾燥 ·硬化するこ とによって形成される。 その後、 全体を密封する合成樹脂製の外部パッケージ 2 2力く、 トランスファ成形される。 外部パッケージ 2 2として用いる合成樹脂は、 両 I Cチップ 1 4， 1 6ならびにリードフレーム 1 2に対する密着性を高めるフ ィラーをエポキシ樹脂に混合したものである。 '
次いで、 図 1 0に示すように、 リード端子 1 2 bをリードフレーム 1 2から！ ¾ り放し、 パッケージ 2 2の下面と略同一平面状になるようにリ一ド端子 1 2 bを 折り曲げることにより、 完成品が得られる。
このように、 全体を密封する外部パッケージ 2 2ならびに I Cチップ 1 4， 1 6の接続部分のみを密封する内部パッケージ 2 6のそれぞれに別々の合成樹脂を 用いることによって、 つまり、 外部パッケージ 2 2として I Cチップ 1 4 , 1 6 に対する密着性に優れた合成樹脂を用い、 内部パッケージ 2 6として回路素子に 対する防湿性に優れた合成樹脂を用いることによって、 半導体装置 1 0の耐久性 および信頼性を向上させることができる。 つまり、 回路素子 1 4 jおよび 1 6 j を湿気から保護できるとともに、 メイン I Cチップ 1 4およびサブ I Cチップ 1 6を外力から保護できる。
なお、 この実施例では、 接着剤 1 8によって I Cチップ 1 4 , 1 6を接着した 半導体装置を用いて説明したが、 内部パッケージ 2 6は異方性導電フィルムによ つて接着された I Cチップ 1 4 , 1 6の周囲に形成してもよい。 また、 この実施 例では、 サブ I Cチップ 1 6の電極パッ ド 1 6 aにのみバンプを形成したが、 バ ンプはメイン I Cチップ 1 4の電極パッ ド 1 4 aにのみ設けたり、 あるいは、 電 極パッ ド 1 4 aおよび 1 6 bの両方に設けてもよいのことはもちろんである。 図 1 1を参照して、 さらにその他の実施例の半導体装置 1 0は、 メイン I Cチ ップ 1 4に設けられた電極パッ ド 1 4 aが凹状に形成される点を除き、 図 7ない し図 8実施例と同様であるため、 重複した説明を省略する。
図 1 2および図 1 3に示すように、 バンプ 1 6 bが電極パッ ド 1 4 aに嵌合し て、 異方性導電フイルム 2 4力くバンプ 1 6 bによって圧縮変形される。 このとき 導電フィルム 2 に混入した導電粒子がバンプ 1 6 bと電極パッ ド 1 4 aとの間 から横方向に逃げるのが、 電極パッ ド 1 4 aに形成された凹部によって妨げられ る。 換言すると、 電極パッ ド 1 4 aの凹部に多くの導電粒子が確保され、 導電フ イルム 2 4への導電粒子の混入量を增やすことなく、 電気的接続の確実性を向上 できる。
つまり、 バンプ 1 6 bと電極パッ ド 1 4 aとの電気的接続をより確実にするた めに、 導電粒子の混入量を多くすると、 I Cチップ i 4および 1 6は、 バンプ 1 6 bおよび電極パッ ド 1 4 a以外の部分においても電気的に接続されてしまう。 一方、 この部分での電気的絶縁性を向上させるために導電粒子の混入量を少なく すると、 バンプ 1 6 bおよび電極パッ ド 1 4 aの間に挟まれる導電粒子の量が少 なくなり、 電気的接続不良が発生してしまう。
これに対して、 この実施例では、 電極パッ ド 1 4 aに凹部を形成することによ つて、 導電粒子がバンプ 1 6 bと電極パッ ド 1 4 aとの間から逃げるのを阻止で きる。 しかも、 バンプ 1 6 bが凹部に嵌まるように構成したため、 導電粒子の粒 径に関係なく、 導電粒子を凹部に確保でき、 電気的接続の確実性を向上できる。 なお、 この実施例では、 サブ I Cチップ 1 6にバンプ 1 6 bを設け、 メイン I Cチップ 1 4の電極パッ ド 1 4 aを凹状に形成するようにしたが、 メイン I Cチ ップ 1 4にバンプを設け、 サブ I Cチップ 1 6の電極パッ ド 1 6 aを凹状に形成 するようにしてもよいことはもちろんである。
図 1 4および図 1 5を参照して、 他の実施例の半導体装置 1 0は、 サブ I Cチ ップ 1 6のみがバンプ 1 6 bを有し、 メイン I Cチップ 1 4およびサブ I Cチッ プ 1 6の表面にパシベ一シヨン膜 1 4 dおよび 1 6 cが形成され、 電極パッ ド 1 4 aの表面にバリアメタル 1 4 eが形成され、 そして電極パッ ド 1 6 aおよびバ ンプ 1 6 bの間にパ'リァメタル 1 6 dが介挿される点を除き、 図 7ないし図 8実 施例と同様であるので、 重複した説明を省略する。
メイン I Cチップ 1 4およびサブ I Cチップ 1 6の表面には、 図 1 5に示すよ うに、 パンべーシヨン膜 1 4 dおよび 1 6 cが形成され、 これによつて回路素子 が覆われる" ただし、 電極パッ ド 1 4 aおよび 1 6 aはパシベーシヨ ン膜 1 4 d および 1 6 cによって部分的に覆われ、 バリアメタル 1 4 eおよび 1 6 dが電極 ッ ド 1 4 aおよび 1 6 aを完全に覆う。 つまり、 パシベーシヨ ン膜 1 4 dおよ び 1 6 cが電極パッ 1 4 aおよび 1 6 aの縁の部分を覆い、 バリアメタル 1 4 eおよび 1 6 dが電極パ ド】 4 aおよび 1 6 aならびにパシべ一ショ ン膜 1 4 dおよび 1 6 cを覆う。 そして、 バリアメタル 1 6 dの表面にバンプ 1 6 bが形 成される。 なお、 このバリアメタル 1 4 eおよび 1 , S dは、 例えば、 チタンを下 層としタングステンを上層とするか、 あるいはクロムを下層とし銀を上層とする 二層構造に構成されている。
図 1 6に示すように、 バンプ 1 6 bが異方性導電フイ ルム 2 4を圧縮変形する ことにより、 極パッ ド 1 4 aおよび 1 6 aが電気的に接続される。 電極 °ッ ド 1 4 aおよび 1 6 aの表面にバリアメタル 1 4 eおよび 1 6 dが形成されている ので、 圧縮変形時にバンプ 1 6 bが電極パッ ド 1 4 aおよび 1 6 aに及ぼすダメ 一ジを確実に軽減できる。
また、 図 1 5および図 1 6からわかるように、 バリアメタル 1 4 cの表面中央 に、 バンプ 1 6 bが嵌まる凹部が形成される。 このため、 導電フイ ルム 2 4力 く ンプ 1 6 bによって圧縮変形するときに、 導電粒子がバンプ 1 6 bとバリアメタ ル 1 4 e との間から横方向に逃げるのを、 この凹部によって阻止できる。 つまり 、 電気的接続の確実性を向上できる。
図 1 7および図 1 8を参照して、 その他の実施例の半導体装置 1 0は、 電極パ ッ ド 1 4 bを除く メイン I Cチップ 1 4の表面にパンべ一シヨ ン膜 1 4 dが形成 され、 電極パッ ド 1 4 bの表面にパ'リアメタル 1 4 f が形成され、 そしてバリア メタル 1 4 f の表面に金製の薄い金属膜 1 4 gが形成される点を除き、 図 1ない し図 6実施例と同様であるため、 重複した説明を省略する。
詳しく説明すると、 パンべーシヨ ン膜 1 4 dが電極パッ ド 1 4 bの周縁部分を
- 1 0 - 訂正された用紙 （規則 91 ) 覆い、 バリアメタル 1 4 f が電極パッ ド 1 4 bを完全に覆う。 このため、 パシべ —シヨン膜 1 4 dが部分的に電極パッ ド 1 4 bによって覆われる。 そして、 ノくリ ァメタル 1 4 f の表面に、 フラッシュメツキによって金製の金属層丄 4 gが形成 される。 なお、 このバリアメタル 1 4 f もまた、 例えば、 チタンを下層としタン グステンを上層とするか、 あるいはクロムを下層とし銀を上層とする二層構造に 構成されている。
このようにバリアメタル 1 4 f および薄膜の金属層 1 4 gが形成された電極パ ッ ド 1 4 bに、 図 1 8に示すように金属ワイヤ Wがボンディ ングされる。 つまり 、 金属ワイヤ Wの一端に形成された金ボール 9 0 aカ^ 電極パッ ド 1 4 bに押圧 され、 両者が接合される。 このとき、 金属膜 1 4 g力くバリアメタル 1 4 f および 金属ワイヤ Wの両方に合金化される。 このため、 バリアメタル 1 4 f に対する金 属ワイヤ Wの接合性が向上する。
図 1 9ないし図 2 4に示すその他の実施例の半導 装置 1 0は、 この発明を図 1 7および図 1 8実施例と異なる局面から説明するものである。
図 1 9は、 半導体チップの実施構造を有する積層チップ Aの一実施例を示す要 部断面図であり、 図 2 0は、 積層チップ Λにおけるワイヤボンディ ング用端子の 一部拡大断面図である。
図 1 9に示されるように、 積層チップ Aは、 第 1の半導体チップ （メイン I C チップ） 1 4と第 2の半導体チップ （サブ I Cチップ） 1 6とが異方性導電フィ ルム 2 4を介して積層されたものである。 第 1の半導体チップ 1 4の表面には、 第 2の半導体チップ 1 6との接合端子である電極パッ ド 1 4 aおよびワイヤボン ディ ング用の電極パッ ド 1 4 bが形成されている。 第 2の半導体チップ 1 6の表 面には、 第 1の半導体チップ 1 4との接合端子となる電極パッ ド 1 6 aが形成さ れている。 両チップ 1 4， 1 6の表面では、 電極パッ ド 1 4 a , 1 4 b , 1 6 a が形成されていない領域に絶縁膜 （パシベ一ション膜） 1 4 dおよび 1 6 cが形 成されている。 電極パッ ド 1 4 a , 1 b , 1 6 aはアルミニウムパッ ドであり 、 その表面にはそれぞれ導電保護層 1 5 a， 1 5 b , 1 7が形成されている。 異方性導電フイルム 2 4は絶縁性樹脂であるエポキシ樹脂からなるフィルムで あり、 導電粒子 2 4 bを分散させた構造をとつている。 導電保護層 1 5 a， 1 7 に挟まれた導電性粒子 8 0は、 両保護層 1 5 a , 1 7によって圧縮される。 両保 護層 1 5 a ， 1 7で挟まれていない導電粒子 8 0は、 依然として導電フィ ル厶 2 4で分散した状態である。 従って、 ^導体チップ 1 4 , 1 6の両表面における両 保護層 1 5 a , 1 7間のみの電気的接合が図られ、 両保護層 1 5 a , 1 7間以外 の絶縁性が維持される。 導電粒子 8 0 としては、 金属球のほか樹脂性ボールの表 面に二ッケルメ ッキを施したもの、 そのニッケルメ ッキの上にさらに金メ ツキを 施したもの等が使用される。
第 1のチップ 1 4の表面に形成されているワイヤボンディ ング用端子の構造は 、 図 2 0によって詳細に説明される D 電極パッ ド 1 4 bの緣には絶緣膜 1 4 dが 形成されており、 さらにパッ ド 1 4 bの表面には導電保護層 1 5 bが形成されて いる。 導電保遂層 1 5 bは、 バリァメ クル層 1 4 f に金属展 （バンプ） 1 4 gが 積層されたものである。 この実施例の金属層 1 4 gは、 図 1 7および図 1 8実施 例の金属層 1 4 gよりも厚く形成され、 バンプとして機能する。 バリアメタル層 1 4 ίは、 チタン層に白金層が積層されて欉成される （図示せず） 。 金属層 1 4 gは、 電気メ ッキ等によつて形成された金である。 つィャ Wは金属層 1 4 にボ ンディ ングされている。 なお、 図示はしてはいない力く、 第 1のチップ 1 4 と第 2 のチップ〗 6 との接合端子である電極パッ ド 1 4 a , 1 6 a表面にも、 同一の構 造を挎っ導電保護層 1 5 a , 1 7が形成されている。
電極パッ ド 1 4 a , 1 4 b , 1 6 aは、 それぞれ導電保護層 1 5 a , 1 5 b , 1 7によって保護されているので、 エポキシ樹脂である導電フィルム 2 4によつ て腐食されることはない。
導電保護層の形成方法について、 図 2 1を参照しながら簡単に説明する。 第 1 のチップ 1 4に回路素子 （図示せず） を一体的に造り込み、 図 2 1 ( a ) に示さ れるように、 この回路素子と導通する電極パッ ド】 4 a , 1 bを所定の配線パ ターンとともに形成する。 この電極パッ ド 1 4 a , 1 4 bは、 例えばスパッ夕法 あるいは真空蒸着等の手段によってアルミニウムの金属被膜層を第 1のチップ 1 に形成した後、 この金属被膜層にエツチング処理を施すなどして形成される。 図 2 1 ( b ) に示されるように、 回路素子や配線パターンを保護すべく 、 電極 パッ ド 1 4 a , 1 4 hの周辺を^うようにして、 例えば C V D法等によって絶縁
汀正された用紙 （規則 91 ) 膜 1 4 dを形成する。
さらに、 図 2 1 ( c ) に示されるように、 電極パッ ド 1 4 a , 1 4 bおよび絶 縁膜 1 4 dを覆うようにしてバリアメタル層 1 4 f を形成する。 バリアメタル層 1 4 f は、 チタン層に白金層が積層されたものであり、 チタン層は 2 0 0 0 A程 度に、 白金層は 1 0 0 O A程度に形成される。 なお、 このバリアメタル層 1 4 f も、 例えばスパッ夕法あるいは真空蒸着の手段によって形成される。
続いて、 図 2 1 ( d ) に示されるように、 電極パッ ド 1 4 a , 1 4 b上の導電 保護層 1 5 a , 1 5 bを形成すベき領域を除いてフオ トレジス ト層 1 4 hを形成 する。 このフォ トレジス卜層 1 4 hは、 バリァメタル層 1 4 f 上に感光性樹脂層 を積層した後に、 所定のマスクを用いて露光し、 感光性樹脂層を現像処理するこ とによって形成される。
次いで、 図 2 1 ( e ) に示されるように、 フォ トレジス卜層 1 4 hが形成され ていない領域、 すなわち導電保護層 1 5 a， 1 5 bを形成すべき領域に、 金等の 金属層 1 4 gを形成する。 この金属層 1 4 gは、 例えば電気メ ツキ等により形成 されている。 すなわち、 電気メ ツキによって金の金属層 1 4 gを形成する場合に は、 フォ 卜レジス卜層 1 4 hが形成された第 1のチップ 1 4を金イオンが含まれ ている溶液内に噴け込み、 バリアメタル層 1 4 f をマイナス電極として通電する することによって行われる。 この場合、 フォ トレジス ト層 1 4 hが形成されてい ない領域のバリアメタル層 1 4 f 上に金が成長し、 金属層 1 4 gが形成される。 さらに、 図 2 1 ( f ) に示されるように、 フォ トレジス ト層 1 4 hを剝離処理 してバリァメタル層 1 4 f を露出させ、 絶縁膜 1 4 dを露出させる。 このように して、 金属層 1 4 gが電極バンプとして形成される。
このように導電保護層 1 5 a , 1 5 bは、 ノくリアメタル層 1 4 f および金属層 1 gからなり、 電極パッ ド 1 4 a , 1 b上に同時に形成される。 なお、 導電 性保護層 1 7も同様の方法で電極パッ ド 1 6 a上に成形される。
導電保護層 1 5 a , 1 5 bを電極パッ ド 1 4 a , 1 4 b上に有している半導体 チップの実装工程を図 2 2によって説明する。
図 2 2に示されるように、 第 1のチップ 1 4に設けられた電極パッ ド 1 4 aお よびパッ ド 1 4 a上に形成されている導電保護層 1 5 aを導電フィルム 2 4によ つて覆う。 その後、 第 2のチップ 1 6に設けられた電極パッ ド 1 6 a上に成形さ れた導電保護層 1 7 と導電保護層 1 5 aとを、 目視等によって対面させた状態に する。 導電保護層 1 5 a , 1 7を構成する金属層 1 4 g (図 2 0参照） か金の場 合は、 乳白色の導電フイルム 2 4で覆われても金をはっきり確認できる。 このた め、 両チップ 1 4 , 1 Sを接着させる場合に ι£確な位置決めを行なうことができ る。 なお、 導電フイ ルム 2 4 としては、 絶縁性および接着性に優れたエポキシ樹 脂を主成分とするフィ ルムが好ましい。
導電保 ¾層 1 7 と導電保護層 1 5 aとを対面させた後、 第 2のチップ 1 6を抑 圧装置 1 3で第 1のチップ 1 4に近づけていく。 両チップ 1 4 , 1 6の接着直前 の位置は、 搬送テーブル Cおよび抑圧装置 1 3の微調節によって決定される。 第 2のチップ 1 6を第 1のチップ 1 4に抑圧したら、 搬送テ一フル C内部に組 み込まれていたヒータ （図示せず） を作動させて、 導電フィ ルム 2 4を溶融させ て電極パッ ド】 4 a , 1 6 aおよび導電保護層 1 5 a , 1 7を覆う。 導電フィル 厶 2 4が薄膜状に介在した状態で両チップ 1 4 . 1 6を接着し、 チップ · オン ' チップ （C O C ) 実装形態の積層チップが得られる。
実装工程終了後、 ワイヤボンディ ング用の電極パッ ド 1 4 bに形成された導電 保護層 1 5 bにワイヤ Wをボンディ ングする。 ワイヤ Wのボンディ ングは、 熱圧 着ボンディ ングゃ超音波ボンディ ングで行う。 ワイヤ Wをボンディ ングした後、 ワイヤ Wをリ一 ド基板等に接続して半導体装置中間品とし、 この半導体装置中間 品をモールド樹脂 2 2でパッケージして半導体装置 ] 0 とする。
図 2 3はこの発明に係る半導体装 g 1 0の一実施例を示す要部断面図である。 同図に示されるように、 第 1のチップ 1 4 と第 2のチップ 1 6 とは、 導電フィル 厶 2 4を介して接着されている。 導電フィルム 2 4内には導電粒子 8 0が分散さ れており、 導電保護層 1 5 a , 1 7に挟まれた導電粒子 8 0は圧縮され、 導電保 護層 1 5 a， 1 7に挟まれていない導電粒子 8 0は導電フィ ルム 2 内で分散し ている。 したがって、 圧縮された導電粒子 8 0 によって両保護層 1 5 a . 1 7間 が電気的に接合され、 両保護層〗 5 a , 1 7間以外は電気的に絶縁されることに なる。 電極パッ ド 1 4 b上には導電保護層 1 5 bが形成されており、 導電保護層 】 5 bは、 ワイヤ Wを介してリ—ド端子 1 2 b上の導電配線部】 2 cに接続され
~ 1 4 - 訂正された用紙 （規則 91 ) る。 両チップ 1 4 , 1 6やワイャ Wは、 モールド榭脂 2 2によつて樹脂パッケー ジされている。
モールド樹脂 2 2で両チップ 1 4 , 1 6をパッケージする際には熱が発生し、 この熱によって導電フィ ルム 2 4が溶融し、 電極パッ ド 1 4 bの方へ流れる。 電 極パッ ド 1 4 bは導電保護層 1 5 bによつて保護されるので、 導電フイ ルム 2 4 によつて腐食されることはない。
この実施例では、 電極パッ ド 1 4 b上に金をメ ツキして導電保護層 1 5 bとし ている力 <、 導電保護層 1 5 bとしてポリァセチレン等の導電性高分子を使用して も差し支えない c ポリアセチレンに添加する ドープ材 （ヨウ索等） の量を調節す ることで、 ポリアセチレンの電導度を制御することもできる。 導電保護層 1 5 b は、 ポリチアジル、 ポリ ジアセチレン、 ポリ ピロール、 ポリパラフニ二レン、 ポ リ ノ ラフェニレンスルフィ ド、 ポリハ 'ラフェニレンビニレンおよびポリ チ才フエ ンから選ばれる少なく とも 1種の導電性高分子からなる。
ポリチアジルは、 極低温で超伝導を示す金属的導電性高分子である。 その他の ポリアセチレン等は、 共役 2重結合による 7Γ電子の非局在化により半導体的な性 質を示す高分子半導体である。 これらの高分子半導体は、 種々のドナーやァクセ プ夕が添加されることによって、 分子内の 7：電子が移動し、 導電性が増大した電 荷移動錯体となる。
また、 この実施例では、 第 1のチップ 1 4 と第 2のチップ 1 6 とを接着する場 合の位置決めを目視で行っているが、 C C D撮像装置やマイクロコンピュー夕に よって導電保護層 1 5 a , 1 7の位置を正確に調節することもできる。
さらに、 この実施例で使用している異方性導電膜は、 エポキシ樹脂からなる異 方性導電フィ ルムであるが、 接着製および絶縁性に優れていればその形態は問題 ではない。 異方性導電膜として、 異方性導電樹脂 〔A C R ) を用いることもでき る。
図 2 4を参照して、 その他の実施例の半導体装置 1 0は、 ポリイ ミ ド樹脂製な どのフィ ル厶基板 5 0 と、 このフィ ル厶基板 5 0上に実装される第 1の半導体チ ップ （メイ ン I Cチップ） 1 4 と、 この第 1の半導体チップ 1 4 と電気的な導通 が図られた第 2の半導体チップ （サブ 1 Cチップ） 1 6 とを備えて大略構成され
- 1 5 - 訂正された用紙 （規則 91 ) ている。
図 2 4および図 2 5によく表れているように、 フィ ル厶基板 5 0の両端部には 、 それぞれ 4つの貫通孔 5 6 aが形成されており、 これらの貫通孔 5 6 aの形成 部位に対応して端子 5 6が計 8個形成されている。 これらの各端子 5 6は、 フィ ルム基板 5 Gの上面に形成された薄膜端了-部 5 8 とフィ ルム基板 5 0の下面に形 成されたボール状端了-部 6 0とを有しており、 もちろん薄膜端了-部 5 8 とボール 状端子部 6 0とは貫通孔 5 6 aを介して電気的に導通している。
なお、 ^膜端子部 5 8は、 たとえば銅などによって形成されており、 ボール状 端子部 5 0は、 たとえばはんだなどによって形成されている。 また、 貫通孔 5 6 aおよび端子 5 6の形成部位および個数は適宜設計事項である：
図 2 Sによく表れているよ όに、 第 1の半導体 'ソプ 1 4には、 この半導体チ ップ 1 4に一体的に造り込まれた回路素子 （図示せず） と導通する電極パッ ド 1 4 a , 1 4 bがそれぞれ複数個ずつ形成されている。 また、 回路素子が形成され た部分を覆うようにしてパシベ一ショ ン膜 （第 1の保護膜） 1 4 dが形成されて いる力く、 このパシベ一シヨ ン膜 1 4 dは電極バッ ド 1 4 a , 1 4 bが外部に臨む ようにして形成される。 さらに、 パンべ一シヨン膜 1 4 d上には、 合成樹脂膜 （ 第 2の保護膜） 6 8が形成されており、 この合成樹脂膜 6 8 も電極パッ ド 1 4 a , 1 4 bが外部に臨むようにして形成される。 そして、 外部に臨むようになされ た電極パッ ド 1 4 a , 】 4 b上には、 金製などのバンプ 1 4 c , 1 4 ιが形成さ れている。 また、 第 2の半導体チップ 1 6においても、 一体的に造り込まれた回 路素子 （冈示略） と導通する電極パッ ド 1 6 aが複数個形成され、 回路素子を覆 うようにしてパシベーンヨ ン膜〗 6 cが形成され、 この上に合成樹脂膜 7 4が形 成されている。 もちろん、 霭極パッ ド 1 fi a上には金製などのバンプ 1 6 bが形 成されている。
パシベーシヨ ン膜 1 4 d ( 1 6 c ) は、 半導体チップ 1 4 ( 1 6 ) がウェハの 状態において、 たとえば C V D法などによってシリコンの酸化膜を成 gさせるこ とによって形成される。 また、 この酸化膜上に、 窒化シリ コ 'ノ ( S i 3 N 4 ) な どの膜をさらに成長させて、 酸化膜および室化シリ コン膜をパシベーショ ン膜 1 4 d ( 1 6 c ) としてもよい もちろん、 電極ノ ッ ド 1 4 a , 1 b ( 1 6 a )
一 1 6 — 訂正された用紙 （規則 91 ) の部分は、 外部に臨むようにパシベーシヨ ン膜 1 4 d ( 1 6 c ) をエッチング処 理する必要がある。
合成榭 B旨膜 6 8 ( 7 4 ) it , 半導体チップ 1 4 ( 1 6 ) がウェハの状態におい て、 たとえばポリイ ミ ド樹脂などのフィル厶を拈着することによって形成されて いる。 もちろん、 合成樹脂膜 6 8 C 7 4 ) も、 エッチング処理によって電極パッ ド 1 4 a , I 4 b ( 1 6 a ) の部分が外部に臨むようになされる。
ノ ンプ 1 4 c . 1 4 i (】 6 b ) は、 半導体チップ 1 4 ( 1 6 ) がウェハの伏 態において、 たとえば金メ ッキを施すなどして形成される。 より具体的には、 電 極パッ ド 1 4 a， 1 4 b ( 1 6 a ) の部分が外部に臨むようにしてレジス 卜層を 形成し、 電気メ ツキの手法によってレジス 卜層が形成されていない部分に金層を 成莨させた後にレジス ト層を剝離処理するなどして行なわれる。
図 2 4および図 2 5によく表れているように、 フィルム基板 5 0の端子 5 6と 第 1の半導体チップ 1 4のバンプ 1 4 i とは、 金線ワイヤ Wによって接続されて 電気的な導通が図られている。 端子 5 6と金線ワイヤ Wの一端と 接続、 および バンプ 1 4 i と金線ワイヤ Wの他端との接铳は、 たとえば周知の熱超音波ボンデ ィ ングなどによって行われる （詳細については後述する） 。
図 2 5および図 2 6によく表れているように、 第 1の半導体チップ 1 4 と第 2 の半導体チップ 1 6 とは、 異方性導電膜 2 4を用いて接合されている。 すなわち 、 第 1の半導体チップ 1 4のバンプ 1 4 c と第 2の卡導体チップ 1 6のバンプ】 6 bとが異方性導電膜 2 4の樹脂膜 2 4 a内に分散された導電粒子 8 0によって 電気的に接続されており、 各表面間は樹脂膜 2 4 aによって機械的に接合されて いる。 なお各半導体チップ 1 1 6はエポキシなどの樹脂を用いた金型成形に よって樹脂パッケージ 2 2によって保護されている。
次に、 図 2 4ないし図 2 6に示した半導体装置 1 0の製造方法の -例を、 図 2 7ないし図 3 0を参照しつつ簡単に説明する。
まず、 たとえばスハ'ッタリ ンク"、 蒸着、 あるいは C V Dなどの手段によって銅 などの被膜を形成した後に、 エッチング処理を施すことによって薄膜端子部 5 8 となるべき部位が形成された長尺帯状の樹脂フィルム 5 O Aに、 第 1の半導体チ ッブ 1 4を実装する。 この工程は、 たとえば液状または固体状の樹脂製接着剤 S
丁正された用紙 （規則 91 ) を樹脂フイ ルム 5 0 A、 あるいは第 1の半導体チップ 1 4の表面に塗布した状 態で第 1の半導体チップ 1 4を樹脂フイ ルム 5 0 A上に載置することにより行わ れる。 樹脂製接着剤 8 としては、 常温で硬化する樹脂や後述するワイヤボンデ ィ ング時の加熱温度程度で硬化するエポキシ樹脂やフニノ一ル樹脂などが好適に 採用される。
つづいて、 図 2 7および図 2 8に示すように、 膜端子部 5 8 と第 1 の半導体 チップ 1 4のパンブ 1 4 i との間を金線ワイヤ Wによって接続する。 この工程は 、 いわゆる熱超音波ボンディ ングによって行われる。 この熱超音波ボンディ ング は、 たとえば支持台 8 6上に樹脂フイ ルム 5 0 Aを載置して、 支持台 8 6力、ら樹 脂フイ ルム 5 0 Aおよび第 1の半導体チップ 1 4を 2 ϋ 0て程度に加熱した状態 で行われるが、 この執超音波ボンディ ングは図 2 7に示すファース 卜ボンディ ン グと、 図 2 8に示すセカン ドボンディ ングとからなる
図 2 7によく表れているように、 ファース トボンディ ングは、 キヤビラリ 8 8 と呼ばれる'冶具内に揷通された金線ワイヤ Wの先端部を、 キヤビラリ 8 8の先端 部 9 2から突出させておき、 金線ワイヤ Wの先端部を水素炎や放電などによって 加熱溶融させて金ボール 9 0 aを形成し、 キヤビラリ 8 8を移動させてバンプ端 子】 4 i 上に金ボール 9 0 aを圧し付けて固着することにより行われる。 もちろ ん、 金ボール 9 0 aを圧し付ける際に、 固着すべき部位に超音波振動を供袷して もよい。 図 2 8に良く表れているように、 セカン ドボンディ ングは、 金線ワイヤ Wの先端部を固着した状態で金線ワイヤ Wを引き出しつつ樹脂フィルム 5 0 Aに 薄膜端子部 5 8の部位まで移動させ、 キヤ ビラ リ 8 8の先端部 9 2によつて薄膜 端子部 5 8の上面に金線ワイャ Wを圧し付けながら超音波振動を供給することに より行われる。 そして、 金線ワイヤ Wが圧着された場合には、 キヤビラリ 8 8を スライ ド移動させて金線ワイヤ Wを圧し切って、 ワイヤボンディ ング工程が終了 する。
次いで、 図 2 9に示すように、 支持台 8 6 hに榭脂フィルム 5 0 Aとともに載 置されて予熱された第〖の半導体チップ 1 4の表面上に個片伏とされた異方性導 電フィ ルム 2 4を載置する。 この異方性導電フィ ルム 2 4は、 エポキシなどの熱 硬化性樹脂膜 2 4 a内に導電粒子 8 0が分散された構成となっている。 すなわち 一 1 8 訂正された用紙 （規則 91 ) 、 第 1の半導体チップ 1 4上に載置されるまでは膜状とされているが、 第 1の半 導休チップ 1 4上に載置された状態では、 予熱された第 1の半導休チップ 1 4か らの熱によって樹脂膜 2 4 aが炊化 '溶融しつつある。 なお、 異方性導電フィ ル ム 2 4に代えて、 常温において液状とされた樹脂内に導電粒子が分散されたもの を用いてもよい。
つづいて、 図 3 0に示すように、 吸着コレツ 卜 9 4によつて第 2の半導体チッ プ 1 6を位置決めしつつ第 2の半導体チップ 1 6のバンプ 1 6 bを第 1の半導体 チップ 1 4のバンプ 1 4 c と対峠させ、 第 2の半導体チップ 1 6を第 1の半導体 チップ 1 4に圧し付ける n このとき、 樹脂膜 2 4 aは欠化 ·溶融しつつあるため 、 各バンプ端子 1 c 1 6 b間が選択的に圧し潰される。 その結果、 図 2 6に 示す上うに、 各バンプ端子 1 4 c , 1 G d間に導電粒孑 8 0が介在させられて各 バンプ端子】 4 c , 1 6 b間が電気的に接続される。 一方、 樹脂膜 2 4 aには、 依然として第 1の半導体チップ 1 4から熱が加えられるので、 ついには樹脂膜 2 4 aが硬化する。 このとき、 榭脂膜 2 4 aが硬化収縮するため各半導体チップ 1 4 , 1 6どう しが機械的に接合される。 なお、 第 2の半導体チップ 1 6を第 1の 半導休チップ 1 4に圧し付ける際に、 第 2の半導体チップ 1 6に超音波振動を付 ^してもよい。 この場合、 各バンプ端子 1 4 c , 1 6 bと導電粒子 8 0 とが付与 された超音波振動に起因した振動摩擦によってより確実に導通接続される。 ついで、 図示しないが、 第 1および第 2半導体チップ 1 4 , 1 6および金線ヮ ィャ Wを覆うようにして樹脂パッケージ 2 2を形成する。 この樹脂パッケージ 2 2は、 たとえばエポキシ樹脂などを用いた金型成形によって形成される。 そして 、 樹脂フィルム 5 0 Aの貫通孔 5 6 aが形成された部位の下面側に、 はんだなど によってボール状端子部 6 0を形成して、 樹脂フィルム 5 0 Aから切り離す二と によって、 図 2 4および図 2 5に示したような半導体装置 1 0が得られる。 上記構成の半導体チップ 1 4 , 1 6においては、 パシベーシヨン膜 1 4 d , 1 6 cが合成樹脂膜 6 8 , 7 4によって覆われているので、 半導体チップ 1 4 . 1 6 どう しの接合時に加えられる抑圧力による影響が軽減されている。 すなわち、 抑圧力に起因したパシベ一ション膜 1 4 d , 1 6 cの部分的な剥離やひび割れな どが生じる可能性が低減されている。
汀正された用紙 （規則 91) また、 熱に強く、 比铰的外力に強いボリィ ミ ド樹脂などによって合成樹脂膜 6 8 , 7 4を形成した場合には、 抑圧力などに起因してパンべーシヨ ン膜 1 4 d , 1 6 cが損傷したとしても、 合成樹脂膜 6 8 , 7 4はパシベーシヨ ン膜 1 4 d , 1 6 cを所望の状態で覆った状態を維持することができる。 すなわち、 パシベ一 シヨン膜 1 4 d , 1 6 cが損傷した塲合には、 合成樹脂膜 6 8 . 7 4によって回 路素子が保護された恰好とされ、 合成樹脂膜 6 8 , 7 4が破壊されない限り、 回 路素子が酸化してしまうなどして半導体チップ 1 4 , 1 6の特性が損なわれてし まうことはない。
したがって、 半導体チップ 1 4および 1 6どう しが接合された半導体装置 1 0 においても、 各半導体チップ 1 4および 1 6の特性が良好に維持されている。 し かも、 丰導体装置 1 ϋに何らかの外力が加えられた場合において 、 合成榭脂脇 6 8 , 7 4によってパシベ—シヨ ン膜 1 4 d , 1 6 cに与えられる影響が軽減さ れており、 かりにバンべーシヨン膜 1 4 d， 1 6 cが損傷したとしても、 合成樹 脂膜 6 8 , 7 4によって各半導体チップ 1 4 . 1 6の回路素子が保護された状態 が維持される。
図 3 1を参照して、 他の実施例の半導体装置 1 0は、 メイン I Cチップ 1 4の 表面に形成された電極パッ ド 1 4 aの内側にシリ コン樹脂等の钦質フイ ルム 2 8 が粘着されている点を除き、 図 7ないし図 8実施例と同様であるため、 重複した 説明を省略する。
メイ ン I Cチップ 1 4 とサブ I Cチップ 1 6 との間に異方性導電フイルム 2 4 を介挿し、 サブ I Cチップ 1 6をメイ ン I Cチップ 1 4に押圧することよって、 図 3 2に示すように、 導電フィル厶 2 4力 、 Γί¾ I Cチップ 1 4 , 1 6に対して接 着される。 その結果、 導電フイ ルム 2 4の圧縮変形される部分が、 厚さ方向につ いて導電性を呈することになり、 電極パッ ド 1 4 aと電極パフ ド 1 6 aとが導電 フィ ルム 2 4を介して電気的に接続される =
ここで、 電極パッ ド 1 6 aは I Cチップ 1 6の周囲に形成され、 バンプ 1 6 b もまた I Cチップ 1 6の周囲に形成されるが、 電極パッ ド 1 6 aよりも内側に钦 質フイ ルム 2 8が粘着されるため、 バンプ 1 6 bより内側に外力を受けても、 J Cチップ 1 4 または 1 6が湾曲することはない。 従って、 両 I Cチップ 1 4、 1
- 2 D - 訂正された用紙 （規則 91 ) 6を大きくすることによってこれらの I Cチップ 1 4、 1 6が割れたり、 回路素 子にダメ一ジを及ぶことを確実に低減できる。
なお、 この実施例では、 バンプ 1 G bを電極パッ ド 1 6 a側に設け、 i吹質フィ ルム 2 8を I Cチップ 1 4側に粘着するようにしたが、 バンプ 1 6 bは電極パッ ド 1 4 aに設けてもよく、 また、 電極パッ ド 1 4 aおよび 1 6 aの両方に設ける ようにしてもよい。 また、 軟質フィルム 2 8は、 I Cチップ 1 6に粘着したり、 または、 I Cチップ 1 4、 1 6の両方に粘着するように構成しても良い。
図 3 3は、 さらにその他の実施例の樹脂パッケージ型半導体装置 1 0を示す断 面図である。 図 3 4は、 図 3 3に示す樹脂パッケージ型半導体装置 1 0の製造過 程を示す要部断面図である。 図 3 5は、 図 3 3に示す樹脂パッケージ型半導体装 置 1 0の製造過程を示す要部平面図である。
図 3 3において、 この樹脂パッケージ型半導体装置 1 0は、 第 1 の半導体チッ プ 1 4、 第 2の半導体チップ 1. 6、 これら 2つの半 体チップ 1 4， 1 6の実装 対象部位となる基板 （ダイパッ ド） 1 2 a、 放熱板 3 0、 複数本のリ一ド端子 1 2 b、 複数本のヮィャ\¥、 およびパッケージング樹脂 2 2を具備して構成されて いる。
樹脂パッケージ型半導体装置 1 0は、 リードフレーム 1 2を用いて製造された ものであり、 ダイパッ ド 1 2 aや複数本のリ一ド端子 1 2 bは、 そのリードフレ ーム 1 2に具備されていたものである。 この樹脂パッケージ型半導体装置 1 0の 製造方法については後述するが、 ダイパッ ド 1 2 aは、 たとえば平面視矩形状の 銅などの薄肉金属板によって形成されたものである。 複数のリード端子 1 2 bは 、 ダイパッ ド 1 2 aと同様に、 銅などの薄肉金属板によって形成されたものであ り、 パッケージング樹脂 2 2の内部に埋没した内部リード部 1 2 gとパッケージ ング樹脂 2 2の外部に突出した外部リード部 1 2 hとを有している。 各リード端 子 1 2 bは、 この樹脂パッケージ型半導体装置 1 0を所望の箇所へ実装するため のものである。 具体的には、 クリ一ムはんだが塗布された領域に各リ一ド端子 1 2 bを接触させるようにこの樹脂パッケージ型半導体装置 1 0を載置した後に、 クリ一ムはんだを加熱してそのはんだリフロー処理を行うと、 この樹脂パッケ一 ジ型半導体装置 1 0を上記領域に面実装することが可能である。 第 1の半導体チップ 1 4および第 2の半導体チップ 1 6は、 たとえば L S Iチ ップやその他の I Cチップとして構成されたものであり、 シリコンチップの片面 上に所望の電子回路 （回路素子） を集積させて一体的に造り込んだものである。 したがって、 上記第 1の半導体チップ 1 4および第 2の半導体チップ 1 6のそれ ぞれの表面は、 電子回路が造り込まれているアクティブ面とされており、 また、 その裏面、 つまり電子回路が造り込まれていないシリコンチップの裏面はパッシ ブ面となっている。 第 1の半導体チップ 1 4のアクティブ面には、 複数のバンプ 1 4 aと、 複数の電極パッ ド 1 4 bとが設けられている。 複数の電極パッ ド 1 4 bは、 金線などのヮィャ Wを介して複数本のリ一ド端子 1 2 bに結線接続されて いる。 一方、 第 2の半導体チップ 1 6のァクティブ面には、 複数のバンプ 1 4 a と対応する複数のバンプ 1 6 bが設けられている。
第 1の半導体チップ 1 4は、 そのァクティブ面が上向きとなる姿勢とされて、 そのパッシブ面がダイパッ ド 1 2 aの表面に接着剤等を介して接着されている。 第 2の半導体チップ 1 6は、 第 1の半導体チップ 1 4よりも小サィズであり、 そ のパッシブ面が上向きとなる姿勢で第 1 の半導体チップ 1 4上に重ねられ、 第 2 の半導体チップ 1 Gのァクティブ面が第 1の半導体チップ 1 4のアクティブ面と 異方性導電接着剤 1 9または異方性導電フィルムを介して接着されている。 異方 性導電接着剤 1 9または異方性導電フィルムは、 絶縁材料の内部に導電性を有す る粒子を拡散させた接着剤またはフィルムであって、 バンプなどによって圧力が 加えられた部分間のみに導電性をもたせることができるように構成されたもので ある。 したがって、 第 1の半導体チップ 1 4のバンプ 1 4 aと第 2の半導体チッ プ 1 6のバンプ 1 6 bとは、 異方性導電接着剤 1 9または異方性導電フィルムを 介して互いに導通接続されており、 2つの半導体チップ 1 4， 1 6は互いに電気 的に接続された状態に組み合わされている。
放熱板 3 0は、 たとえば平面視矩形状の金属製のプレート部材によって形成さ れており、 放熱面積を大きく とるためにダイパッ ド 1 2 aよりも大きなサイズと されている。 この放熱板 3 0は、 ダイパッ ド 1 2 aの下面に対して超音波接合、 スポッ ト溶接、 またはそれら以外の手段によって接合されている。
ノ、°ッケージング樹脂 2 2は、 たとえば熱硬化性のエポキシ樹脂であり、 放熱板 3 0の上方の 2つの半導体チップ 1 4 , 1 6の周辺部やワイャ Wのボンディ ング 位置などを覆うように成形されている。 ただし、 このパッケージング樹脂 2 2の 上面 2 2 aは、 第 2の半導体チップ 1 6の上向きのパッシブ面と略面一の高さと され、 このパッシブ面の略全面が外部へ露出するように形成されている。 また同 様に、 このパッケージング樹脂 2 2の下面 2 2 bは、 放熱板 3 0の下面と略面一 の高さとされ、 放熱板 3 0の下面の略全面が外部へ露出するように形成されてい る。
樹脂パッケージ型半導体装置 1 0は次のような工程で製造される。 すなわち、 樹脂パッケージ型半導体装置 1 0の製造工程では、 たとえば図 3 4および図 3 5 に示すようなリ一 ドフレーム 1 2が用いられる。 このリー ドフレーム 1 2はたと えば銅製の金属板に打ち抜きプレス加工を施すなどして形成されたものであり、 一定方向に延びる長尺状である。 このリードフレーム 1 2の基本的な構成は、 後 述する点を除いて、 半導体装置の製造用途に従来か 用いられている一般的なリ —ドフレームの構成と共通している。 具体的には、 図 3 5によく表れているよう に、 このリードフレーム 1 2は、 多数の送り穴 1 2 dが一定間隔で穿設された 2 条の側縁部 1 2 e， 1 2 eの間に、 半導体チップを搭載するためのダイパッ ド i 2 aをその長手方向に一定間隔で複数箇所形成したものであり、 このダイパッ ド 1 2 aを支持するサボ一卜リ一ド 1 2 f 、 ダイパッ ド丄 2 aから離反した位置に 設けられた複数条の内部リード部 1 2 g、 およびこれら復数条の内部リード部 1 2 gとタイバー 1 2 iを介して繫がった複数条の外部リ一ド部 1 2 hを具備して いる。
ただし、 図 3 3および図 3 4によく表れているように、 ダイパッ ド 1 2 aの上 面の高さは、 リード端子 1 2 bの上面よりも適当な寸法 Hだけ低くなつている。 このように、 ダイパッ ド 1 2 aの高さをリード端子 1 2 bよりも低くすれば、 ダ ィパッ ド 1 2 a上に 2つの半導体チップ 1 4， 1 6を上下に重ねて搭載した場合 のこれら半導体チップ 1 4 , 1 6の搭載箇所の全体の高さを、 ダイパッ ド 1 2 a の高さを低く している分だけ低く抑えることが可能となり、 樹脂パッケージ型半 導体装置 1 0の全体の薄型化を図るのに好ましいものとなる。
図 3 5に示すように、 リ一ドフレーム 1 2のダイパッ ド 1 2 a上には、 第 1の 半導体チップ 1 4と第 2の半導体チップ 1 6とを投入し、 接着するが、 この場合 には、 予めこれらの半導体チップ 1 4， 1 6どうしを互いに組み付けておいてか ら、 チップボンダなどを用いてダイパッ ド 1 2 a上に投入することが好ましい。 このようにすれば、 ダイパッ ド 1 2 a上への半導体チップの投人作業工程数を少 なくできる。 また、 ダイパッ ド 1 2 aに半導体チップを投入する以前の段階にお いて、 2つの半導体チップ 1 4， 1 6の電気的な接続が適切であるか否かをチェ ックすることもでき、 接続不良の半導体チップ 1 4 , 1 6をダイパッ ド 1 2 a上 に投入することを未然に回避することができる利点も得られる。
第 1の半導体チップ 1 4と第 2の半導体チップ 1 6とをダイパッ ド 1 2 a上に 搭載した後には、 図 3 5に示すように、 第 1の半導体チップ 1 4のパッ ド電極 1 4 bとリード端子 1 2 bの内部リ一ド部 1 2 gとをワイャ Wを介して結線接続す る。 次いで、 たとえばトランスファ成形法を用いて、 パッケージング樹脂 2 2の 成形を行い、 2つの半導体チップ 1 4 , 1 6やその周辺部分を樹脂封止する樹脂 パッケ一ジ作業を行う。 この樹脂パッケージ作業が終了した後には、 リ一ドフレ —ム 1 2の不要な部分の除去やリ一ド端子 1 2 bの折り曲げなどのフォーミ ング 加工を行う。 このような一連の作業工程により、 樹脂パッケージ型半導体装置 1 0が得られることとなる。
次に、 榭脂パッケージ型半導体装置 1 0の作用について説明する。
まず、 樹脂パッケージ型半導体装置 1 0は、 2つの半導体チップ 1 4， i 6が ワンパッケージ化されているために、 1つの半導体チップのみを樹脂パッケージ した場合よりも、 それら半導体チップ 1 4， 1 6の全体の発熱量が大きくなる傾 向が強い。 ところ力く、 第 2の半導体チップ 1 6のパッシブ面は、 パッケージング 樹脂 2 2の外部に露出しており、 この第 2の半導体チップ 1 6力、ら発せられる熱 は、 このパッシブ面から外部へ効率良く逃がすことができる。 また、 第 1の半導 体チップ 1 4とダイパッ ド 1 2 aを介して繫がっている放熱板 3 0の下面もパッ ケージング樹脂 2 2の外部に露出しているために、 この第 1の半導体チップ 1 4 から発せられた熱についても放熱板 3 0から外部へ逃がすことができる。 したが つて、 樹脂パッケ—ジ型半導体装置 1 0の放熱性は良好であり、 半導体チップ 1 4 , 1 6が駆動しているときの温度上昇を抑制し、 半導体チップ 1 4， 1 6に組 み込まれている電子回路の動作を安定させることができる。
一方、 パッケージング樹脂 2 2の外部に露出しているのは、 放熱板 3 0と第 2 の半導体チップ 1 6のパッシブ面に過きず、 これらの部分が外部に露出していて も、 これによつて半導体チップ 1 4， 1 6に大きなダメージは受け難い。 2つの 半導体チップ 1 4， 1 6の精巧な電子回路が構成されているアクティブ面は、 互 いに向かい合つた状態でパッケージング樹脂 2 2によって適切に保護されている ために、 これらの部分にダメージを受け難くすることができる。 また、 樹脂パッ ケージ型半導体装置 1 0では、 2つの半導体チップ 1 4， 1 6については、 バン プ 1 4 a , 1 6 bを介して互いに電気的に接続されており、 これら 2つの半導体 チップ 1 4 , 1 6のそれぞれをリ一ド端子 1 2 bに対して個別に結線接続する必 要もない。 したがって、 その製造過程では、 第 1の半導体チップ 1 4の電極パッ ド 1 4 aをリード端子 1 2 bと結線接続するだけで、 2つの半導体チップ 1 4， 1 6のいずれをもリード端子 1 2 bに電気的に接続することができ、 ワイヤボン ディ ング作業工程数を少なく し、 その製造作業効率を高めることも可能となる。 図 3 6は、 その他の実施例の樹脂パッケージ型半導体装置 1 0を示す断面図で ある。 図 3 7および図 3 8は、 図 3 6示す樹脂パッケージ型半導体装置 1 0の製 造過程をそれぞれ示す要部断面図である。
図 3 6に示す樹脂パッケージ型半導体装置 1 0は、 第 1の半導体チップ 1 4、 第 2の半導体チップ 1 6、 フィルム大の基板 3 2、 パッケージング樹脂 2 2、 お よび外部端子 3 4を具備して構成されている。 第 1の半導体チップ 1 4および第 2の半導体チップ 1 6は、 図 3 3実施例の第 1の半導体チップ 1 4や第 2の半導 体チップ 1 6とその基本的な構成は共通するものであり、 その詳細な説明は省略 する。
基板 3 2は、 たとえばポリィミ ドなどの可撓性を有する薄肉の合成樹脂製フィ ルムを基材とする基板であり、 その上面には、 銅箔をエッチング処理して形成さ れた導電配線部 3 2 aが設けられている。 この基板 3 2には、 この基板 3 2の厚 み方向に貫通する 2つの開口孔 3 2 b , 3 2 bが設けられており、 この開口孔 3 2 b , 3 2 bのそれぞれに導電配線部 3 2 aに導通する片もち梁状の端子 3 2 c , 3 2 cが配置されている。 第 1の半導体チップ 1 4は、 そのアクティ ブ面が上向きとなる姿勢とされ、 そ のァクティ ブ面が基板 3 2の 2つの開口孔 3 2 b , 3 2 bの中間領域 3 2 dの下 面に接着剤層 3 6 aを介して接着されている。 第 1の半導体チップ 1 4の複数の バンプ 1 4 aと電極パッ ド 1 4 bとは、 各開口孔 3 2 bの内部またはその下方に 配置され、 その上方が基板 3 2によって覆われないようになつている。 電極パッ ド 1 4 bは、 &端子 3 2 cと導通接続されている s 第 2の半導体チップ 1 6は、 そのァクティ ブ面が下向きとなる姿勢とされて、 基板 3 2の中間領域 3 2 dの上 [ に接着剤層 3 6 bを介して接着されている。 第 1の半導体チップ 1 4 と第 2の 半導体チップ 1 6とは、 それらのァクティ ブ面どうしが互いに向き合う姿勢とな つており、 第 1の半導体チップ 1 4のバンプ 1 4 aと第 2の半導体チップ 1 6の バンプ〗 6 bとは互いに 向接触し、 導適接铙きれている。
パッケ一ジング樹脂 2 2は、 第 1の半導体チップ 1 4や第 2の f-導体チッブ 1 6の周辺部分を覆うように成形されているが、 その上下両面は、 第 2の半導体チ ップ 1 6の上向きのパッシブ面や第 1の半導体チップ 1 4の下向きのパッシブ面 と略面 -とされている。 これにより、 2つの半導体チップ 1 4 , 1 6のそれぞれ のパッシブ面は、 いずれもパッケージング樹脂 2 2の外部に露出している。 外部端子 3 4は、 はんだ製のボール状の端子であり、 基板 3 2に穿設された孔 部 3 2 eを介してその上端部が導電配線部 3 2 aに導通している。 この外部端子 3 4を加熱して溶融させることにより、 樹脂パッケージ型半導体装置 1 0を所望 の位置に (¾実装させることが可能である。
樹脂パッケージ型半導体装置 1 0は、 次のような製造工程を経て製造される。 すなわち、 まず図 3 7に示すように、 長尺状に形成されている基板 3 2の中間領 域 3 2 dの上下両面に第 1の半導体チップ 1 4と第 2の半導体チップ 1 6 とをそ れぞれ接着させて、 それらの電極パッ ド 1 4 bならびにバンプ 1 4 aおよび 1 6 bについての所定の導電接続を図る。 次いで、 図 3 8に示すように、 パッケージ ング榭脂 2 2を用いて所定の部分を封止する樹脂パッケージ作業を行う。 その後 は、 はんだボール 3 1を基板 3 2の孔部 3 2 eの下面開口部に接着し、 このはん だボール 3 4を溶融加熱させてから冉硬化させる。 はんだボール 3 4が溶融する と、 その一部が孔部 3 2 e内に流入して導電配線部 3 2 aに導通することとなる
- 2 6 _ 訂正された用紙 （規則 91 ) そして、 はんだ
26/1 -
汀正された用紙 （規則 91) ボール 3 4が硬化するときには、 その表面張力によって再びボール状に固まる。 したがって、 はんだボール 3 4によって、 外部端子が適切に形成される。 このよ うにして外部端子 3 4を形成した後には、 長尺状の基板 3 2を K)断すればよい。 図 3 8に示す樹脂パッケージ型半導体装置 1 0では、 第 1の半導体チップ 1 4 と第 2の半導体チップ 1 6とのそれぞれのパッシブ面が、 パッケージング樹脂 2 2の外部に露出している。 したがって、 それら 2つの半導体チップ 1 4 , 1 6か ら発せられる熱を外部に効率良く逃がすことができ、 やはりその放熱性を高める ことができる。 また、 放熱板を用いていないために、 部品点数が少なく、 軽量化 ならびに全体の厚みの薄型化を図るのに好都合となる。 さらに、 この樹脂パッケ ―ジ型半導体装置 1 0では、 2つの半導体チップ 1 4 , 1 6の電気接続にワイヤ を用いていないために、 それらの電気接続作業も一層容易なものにすることがで きる。 さらには、 比铰的高価なリードフレームを採用しておらず、 それよりも安 価に製造可能なフィルム伏の基板 3 2に半導体チップ 1 4 , 1 6を実装した構造 を有しているため、 全体の製造コス卜の低減化を図る上でも有利となる。
このように、 この実施例の樹脂パッケージ型半導体装置 1 0は、 必ずしもリー ドフレームを利用して構成されている必要はなく、 リードフレームに代えて、 フ ィルム状の基板、 あるいはそれとは異なる形態の基板などを利用して構成されて いてもよい。 さらに、 上記各実施例では、 第 1の半導体チップ 1 4， 1 6につい ては、 放熱板 3 0を利用することにより、 またはそのパッシブ面を外部に露出さ せることによって、 それらに放熱機能を具備させているが、 この発明はやはりこ れに限定されない。 つまり、 第 2の半導体チップ 1 6のパッシブ面を外部に露出 させて放熱機能を具備させている場合に、 第 1の半導体チップ 1 4の全体をたど えばパッケージング樹脂によって覆うようにしてもよい。 また、 この実施例では 、 第 1の半導体チップ 1 4と第 2の半導体チップ 1 6とのァクティブ面どうしを 互いに向き合わせていることによって、 それら 2つの半導体チップ 1 4および 1 6のそれぞれのパッシブ面に放熱機能をもたせることが可能である力 第 1の半 導体チップ 1 4と第 2の半導体チップ 1 6との双方に放熱機能をもたせるか否か は適宜選択できる事項である。 この発明では、 要は、 それら第 1の半導体チップ 1 4と第 2の半導体チップ 1 6との少なくとも一方のパッシブ面がパッケ一ジン
- 2 1 - グ樹脂の外部に露出していればよい。
図 3 9は、 さらにその他の実施例の樹脂パッケージ型半導体装置 1 0を示す要 部断面図である。 同図では、 図 3 3に示す樹脂パッケージ型半導体装置 1 0と同 一部位は同一符号で示し、 その説明は省略する。
この樹脂パッケージ型半導体装置 1 0は、 第 1の半導体チップ 1 4や第 2の半 導導体チップ 1 6のパッシブ面がダイパッ ド 1 2 aの上面に接着されている。 第 1の半導体チップ 1 4と第 2の半導体チップ 1 6とは、 それらのァクティブ面ど うしが互いに向き合う姿勢とされて相互に接着されており、 第 1の半導体チップ 1 4の下向きのパッシブ面が第 3の半導体チップ 1 7のアクティブ面に接着され ている。 第 3の半導体チップ 1 7の電極パッ ド 1 7 aや第 1の半導体チップ 1 4 のパッ ド電極 1 4 bは、 ワイャ Wを介してリード端子 1 2 bに結線接続されてい る。 パッケージング樹脂 2 2の上面は、 第 2の半導体チップ 1 6の上向きのパッ シブ面と略面一であり、 このパッシブ面はパッケ一、: ング樹脂 2 2の外部に露出 している。 また、 パッケージング樹脂 2 2の下面は、 ダイパッ ド 1 2 aの下面と 略面一であり、 このダイパッ ド 1 2 aの下面はパッケージング樹脂 2 2の外部に 露出している。
この樹脂パッケージ型半導体装置 1 0の構成から理解されるように、 この実施 例では、 2つの半導体チップ 1 4 , 1 6が互いに重ねられるだけではなく、 これ ら 2つの半導体チップ 1 4 , 1 6に加えて、 これとは別の半導体チップ 1 7をさ らに重ねて設けた構成としてもよい。 他の半導体チップ 1 7を追加する場合の一 態様としては、 この樹脂パッケージ型半導体装置 1 0のように、 第 1の半導体チ ップ 1 4のパッシブ面と対面する位置に別の半導体チップ 1 7を配置させればよ く、 この場合には第 2の半導体チップ 1 6のパッシブ面をパッケージング樹脂 2 2の外部に露出させることが可能となる。 また、 これとは異なる態様としては、 互いにパッシブ面どうしが向き合う姿勢とされた第 1の半導体チップ 1 4と第 2 の半導体チップ 1 6との間に、 これらとは別の半導体チップを挟み込むようにし て設ける手段を適用することもできる。 これは、 図 3 9に示す構成が、 半導体チ ップ 1 6 , 1 7のそれぞれをパッシブ面どうしが向き合う姿勢とされた第 1の半 導体チップと第 2の半導体チップとして考えた場合に、 それら 2つの半導体チッ
— 2 8 — プ 1 6および 1 7の間に、 第 3の半導体チップとしての半導体チップ 1 4を配置 させた構成であると考えることができることからも容易に理解できるであろう。 また、 この発明では、 厚み方向に重ねられる半導体チップの数が、 3つ、 あるい は 4つ以上の数になるように、 第 1の半導体チップ 1 4および第 2の半導体チッ プ 1 6に対して他の半導体チップを複数追加して設けてもかまわない。
その他、 この発明に係る樹脂パッケージ型半導体装置の各部の具体的な構成は. 、 上述した実施例に限定されず、 種々に設計変更自在である。 むろん、 この発明 は、 半導体チップの具体的な種類も問わず、 たとえば強誘電体メモリ （ f e r r o e 1 e c t l- i c s - R A M ) などの各種のメモリ素子をはじめとして、 そ の他の種々の I Cチップや L S Iチップなどの半導体チップを適用することがで きる。
図 4 0を参照して、 他の実施例の半導体装置 1 0は、 図 1ないし図 6実施例と 異なり、 メイン I Cチップ 1 4の電極パッ ド 1 4 b バンプ 1 4 iが形成され、 メイン I Cチップ 1 4の表面と同じ大きさの異方性導電フィルム 2 がその表面 に粘着され、 そしてバンプ 1 4 iが導電フィルム 2 を介してリ一ド端子 1 2 b に接続される。 リ一ドフレーム 1 2からは、 基板 1 2 aが省略される。 サブ I C チップ 1 6がメイン I Cチップ 1 4にマウン卜される点は、 図 1ないし図 6実施 例と同様である。
このように、 各リ一ド端子 1 2 bをメイン I Cチップ 1 4に対して直接接続す るようにしたため、 メイン I Cチップ 1 4の周縁と各リ一ド端子との間にワイヤ ボンディ ングのためのマ一ジンを設ける必要がなくなる。 これによつて、 両 I C チップ 1 2， 1 4を密封するパッケージ体の撗幅および長さ、 ひいては半導体装 置 1 0の横幅および長さを、 さらに縮小できる。
また、 図 4 1および図 4 2からわかるように、 メイン I Cチップ 1 4に対する サブ I Cチップ 1 6の装着、 および各リ一ド端子 1 2 bに対するメイン I Cチッ プ 1 4の装着を同時に行うことができ、 かつ従来において必要であったワイヤボ ンディ ング工程を省略できるため、 製造工程が簡単になると共に、 不良品の発生 率および製造コス卜を大幅に低減できる。
なお、 この実施例では、 メイン I Cチップ 1 4にバンプ 1 4 c， 1 iを設け
一 2 9 — るようにした力く、 バンプ 1 4 cをサブ I Cチップ 1 6に設け、 バンプ 1 4 iを各 リ一ド端子 1 2 aに設けるようにしてもよい。 また、 バンプ 1 4 iを省略し、 各 リード端子 1 2 aによって導電フィルム 2 4を部分的に圧縮変形するようにして も良い。 さらに、 図 1 1ないし図 1 3実施例のように、 サブ I Cチップ 1 6およ び各リ一ド端子 1 2 aに凹状のバンプを設けるようにしてもよい。 さらにまた、 メイン I Cチップ 1 4に対して複数のサブ I Cチップ 1 6を搭載するようにして もよい。
図 4 3を参照して、 その他の実施例の半導体装置 1 0は、 図 1実施例と異なり 、 メイン I Cチップ 1 4はサブ I Cチップ 1 6と同じ大きさであり、 表面には電 極パッ ド 1 4 aのみが形成される。 メイン I Cチップ 1 4はリードフレーム 1 2 の下側に配置され、 サブ I Cチップ 1 6はリードフレーム 1 2の上側に配置され る。 リードフレーム 1 2には複数のリード端子 1 2 bが内向きに突出するように 設けられ、 各リ一ド端子 1 2 bの先端は、 メイン I 0チップ 1 4およびサブ I C チップ 1 6に設けられた電極パッ ド 1 4 aおよび 1 6 aに対向する。 また、 リ一 ドフレーム 1 2の下面および上面のそれぞれに異方性導電フィルム 2 4 aおよび 2 4 bが配置される。
図 4 4に示すように、 電極パッ ド 1 4 aの各々にはバンプ 1 4 cが設けられ、 電極パッ ド 1 6 aの各々にはバンプ 1 6 bが設けられている。 したがって、 メイ ン I Cチップ 1 4をリードフレーム 1 2の下面に対して抑圧する一方、 サブ I C チップ 1 6をリ一ドフレーム 1 2の上面に対して抑圧すると、 バンプ 1 4 cおよ び 1 6 bが、 導電フイルム 2 4 aおよび 2 4 bを介して、 各リード端子 1 2 bに 電気的に接続されることになる。
このようにして、 両 I Cチップ 1 4および 1 6力くリードフレーム 1 2に対して 固着されると、 つぎに図 4 6に示すように、 I Cチップ 1 4および 1 6の全体を 密封する合成樹脂製のパッケージ 2 2がトランスファ成形される。 そして、 図 4 7に示すように、 各リード端子 1 2 bをリ一ドフレーム 1 2から切り離し、 パッ ケージ 2 2の側面から突出する部分をパッケージ 2 2の下面と略同一平面になる ように折り曲げれば、 半導体装置 1 0が完成する。
この実施例によれば、 二つの I Cチップ 1 4および 1 6の間にリ一ド端子 1 2
- 3 0 - bを挟むようにしたため、 I Cチップ 1 4および 1 6の周縁と各リ一ド端子 1 2 bとの間にワイヤボンディ ングのためのマージンを設ける必要がなくなり、 さら にワイヤボンディ ング工程が不要となる。
なお、 この実施例では、 I Cチップ 1 4および 1 6の両方にバンプ 1 4 cおよ び 1 6 bを設けるようにしたが、 バンプは各リード端子 1 2 bに設けるようにし てもよい。 また、 バンプ 1 4 cおよび 1 6 bを省略し、 各リ一ド端子 1 2 bのみ によって導電フィルム 2 4 aおよび 2 4 bを部分的に圧縮変形するようにしても よい。
図 4 8を参照して、 さらにその他の実施例の半導体装置 1 0は、 リードフレー ム 1 2を含む。 このリー ドフレーム 1 2に形成された基板 1 2 aにメイン I Cチ ップ 1 4がマウントされ、 さらにメイン I Cチップ 1 4の上に、 それぞれの表面 が対向するように、 サブ I Cチップ 1 6がマウン卜される。 メイン I Cチップ 1 4およびサブ I Cチップ 1 6のいずれも、 平面視に いて略正方形に形成され、 その大きさは互いに同じである。
メイン I Cチップ 1 4の表面の四隅には、 リ一ド端子 1 2 bと接続される電極 パッ ド 1 4 bが形成され、 サブ I Cチップ 1 6の表面の四隅にもまた、 リード端 子 1 2 bと接続される電極パッ ド 1 6 cが形成される。 サブ I Cチップ 1 6をメ イン I Cチップ 1 4にマウントするとき、 サブ I Cチップ 1 6がメイン I Cチッ プ 1 4に対して 4 5 ° 回転され、 これによつて電極パッ ド 1 4 bおよび 1 G cが 外部に露出する。 そして、 電極パッ ド 1 4 bおよび 1 6 c力 ワイヤ Wによって リ―ド端子 1 2 bにボンディ ングされる。 なお、 メイン I Cチップ 1 4に形成さ れた電極パッ ド 1 4 a (図示せず） とサブ I Cチップ 1 6に形成された電極パッ ド 1 6 aとは、 バンプ 1 6 bを介して、 互いに接続される。
その後、 図 4 9に二点鎖線で示すように、 合成樹脂製のパッケージ 2 2によつ て密封し、 各リー ド端子 1 2 bをリー ドフレーム 1 2から切り離して折り曲げる ことにより、 半導体装置 1 0が完成品する。
この実施例によれば、 メイン I Cチップ 1 4の四隅とサブ I Cチップ 1 6の四 隅とが互いにずれるように、 サブ I Cチップ 1 6がマウントされるため、 サブ I Cチップ 1 6の大きさをメイン I Cチップ 1 4と同じにすることができ、 サブ I
一 3 1 — Cチップ 1 6の集積度を高くすることができる。
なお、 この実施例では、 電極パッ ド 1 4 bおよび 1 6 cをワイヤボンディ ング によってリード端子 1 2 bに接続するようにしたが、 合成樹脂のフレキシブルフ イルムの表面に金属箔製のリード端子を形成し、 このリード端子をバンプが設け られた電極パッ ド 1 4 bおよび 1 6 cに直接接続するようにしてもよい。 また、 メイン I Cチップ 1 4とサブ I Cチップ 1 6との間に異方性導電フィルムを介挿 してもよい。 すると、 バンプ 1 6 bによってこの導電フィルムが押圧され、 電極 パッ ド 1 4 aおよび 1 6 aが電気的に確実に接続される。
図 5 0ないし図 5 7を用いて、 第 1の半導体チップ （メイン I Cチップ） 1 4 に第 2の半導体チップ （サブ I Cチップ） 1 6とをマウン卜するときの製造工程 わ詳細に説明する。 第 1の半導体チップ 1 4や第 2の半導体チップ 1 6は、 たと えば L S Iチップやその他の I Cチップとして構成されたものであり、 いずれも シリコンチップ上に所望の電子回路 （回路素子） を集積させて一休的に造り込ん だものである。 第 1の半導体チップ 1 4の表面には、 突起状に形成されたバンプ 1 cとそれよりも平坦な形状に形成された電極パッ ド 1 4 bとがそれぞれ複数 設けられている。 一方、 第 2の半導体チップ 1 6の表面には、 第 1の半導体チッ プ 1 4の複数のバンプ 1 4 cと対応する複数の突起状のバンプ 1 6 bが設けられ ている。 なお、 図 5 0では、 第 2の半導体チップ 1 Gをチップボンディ ング装置 の吸着コレツ 卜 4 0によって吸着保持した状態を描いている。
複数のバンプ 1 4 c , 1 6 bは、 好ましくはそれらの導電接続性を良好とする ために金製のバンプとして形成されている。 また同様に、 複数の電極パッ ド 1 4 bも、 好ましくは、 金線などのワイヤとの導電接続性を良好とするために、 少な くともその表面が金製の電極とされている。 これは、 たとえば第 1の半導体チッ プ 1 4の表面に形成されたアルミ製の平坦な電極本体の表面に金メ ツキを施すこ とによつて製作することができる。
第 1の半導体チップ 1 4は、 その表面が上向きとなる姿勢で、 裏面がキヤリャ テープ 4 2に接着されることにより、 このキヤリャテープ 4 2上に保持されてい る。 このキヤリャテープ 4 2は、 長尺状に形成されたものであり、 その表面には 、 第 1の半導体チップ 1 4が一定ピッチ間隔で多数並べて接着されており、 この
- 3 2 - キヤリャテープ 4 2を移送することによって第 1の半導体チップ 1 4を 1つずつ 所定の位置へ供給配置できるようになつている。
この実施例において、 所望の積層チップを製造するには、 まず図 5 0に示すよ うに、 第 1の半導体チップ 1 4の表面に異方性導電接着剤 4 4を塗布する。 この 異方性導電接着剤 4 4は、 たとえば熱硬化性のエポキシ樹脂内に金属粒子などの 導電性粒子を分散させて含有させたものであり、 第 1の半導体チップ 1 4の表面 に塗布されただけではその厚み方向に導電性を有することはなく、 厚み方向に - 定値以上の圧力が加えられると、 その圧力が加えられた部分のみがその厚み方向 に導電性を有することとなる特性を有している。 この異方性導電接着剤 4 4は、 第 1の半導体チップ 1 4の表面の全面に塗布するのではなく、 複数のパンブ 1 4 cの配置領域の内側に塗布し、 これによつて複数のバンプ 1 4 c上に異方性導電 接着剤 4 4が覆い被さらないようにしておく。 また、 異方性導電接着剤 4 4の厚 みは、 各バンプ 1 4 cの高さよりも多少高くなる厚みにしておく。
次いで、 第 1の半導体チップ 1 4の表面を、 その上方に配置させた C C Dカメ ラなどの撮像カメラ 4 6を用いて撮像する。 この撮像カメラ 4 6には、 この撮像 カメラ 4 6の撮像で得られた画像データの中から復数のバンプ 1 4 cの画像デ一 夕を認識し、 それらの位置を判断する判断回路 （図示略） が接続されており、 こ の判断回路によって、 各バンプ 1 4 cの位置が判断される。 既述したとおり、 各 バンプ 1 4 cは異方性導電接着剤 4 4によって覆い隠されていない状態であるた めに、 撮像力メラ 4 6による撮像で各バンプ 1 4 cを明瞭に撮像することができ 、 その位置を正確に判断することができる。
第 1の半導体チップ 1 4の撮像作業を行った後には、 図 5 1に示すように、 吸 着コレツ 卜 4 0に保持させた第 2の半導体チップ 1 6を第 1の半導体チップ 1 4 の上方に配置する。 次いで、 撮像カメラ 4 6によって、 第 2の半導体チップ 1 6 の裏面を撮像する。 この裏面には吸着コレツ 卜 4 0の先端部が接触しており、 ¾ 面の全面を撮像することは困難であるが、 裏面の輪郭線となる周縁部分を撮像す ることは可能である。 吸着コレツ ト 4 0 としては、 なるべく上方へ大きく嵩張ら ない構造のものを用いることが好ましく、 これによつて撮像カメラ 4 6を第 2の 半導体チップ 1 6の上面に接近させることが可能となる。 このようにして、 撮像
~ 3 3 -
丁正された用紙 （規則 91 ) カメラ 4 6を用いて第 2の半導体チップ 1 6の裏面を撮像した後には、 この撮像 カメラ /! 6の判断回路において、 裏面の外形の 4隅のコーナ一部を認識させてか ら、 このデータに基づいて複数のバンプ 1 6 bのそれぞれの位置を判別させる。 すなわち、 第 2の半導体チップ 1 6の外形の 4隅のコーナ部と複数のバンプ 1 6 bとは予め一定の位置関係になるように製造されているために、 4隅のコーナー 部の位置が判明すれば、 それに基づいて複数のバンプ 1 6 bのそれぞれの位置が 演算処理によって求めることができる。
このように、 半導体チップの裏面を撮像するようにしたため、 撮像力メラ 4 6 の向きを変えることなく両半導体チップ撮像することができる。
複数のバンプ 1 6 bの位置を求めた後には、 それら複数のバンプ 1 6 bと第 1 の半導体チップ 1 4の複数のバンプ 1 4 c との位置合わせを行うように、 吸着コ レッ ト 4 0の位置を水平方向に微調整する。 または、 これに代えて、 第 1の半導 体チップ 1 4の水平方向の位置を微調整する。 その後は、 図 5 2に示すように、 吸着コレツ 卜 4 0を下降させて第 2の半導体チップ 1 6を第 1の半導体チップ 1 4上に載置し、 この第 2の半導体チップ 1 6を下方へ押しつける。 これら第 1の 半導体チップ 1 4のバンプ 1 4 cと第 2の半導体チップ 1 6のバンプ 1 6 bとは 、 上記した撮像作業によって得られたデータに基いてそれらの位置合わせが予め 行われているために、 それらのバンプ 1 4 c , 1 6 bどうしを、 正確に対向させ ることが可能となる。
また、 第 2の半導体チップ〗 6が下方へ押しつけられると、 異方性導電接着剤 4 4は 2つの半導体チップ 1 4 ， 1 6間で圧縮されて水平方向に広がる。 このた め、 異方性導電接着剤 4 4は、 バンプ 1 4 c . 1 6 b間に進入するとともに、 そ れらバンプ 1 4 c , 1 6 bの形成箇所よりも外側の領域にまで広がる。 このため 、 第 2の半導体チップ 1 6の表面の略全面を異方性導電接着剤 4 4によって覆う ことができ、 第 1の半導体チップ 1 4 と第 2の半導体チッブ 1 6のそれぞれの表 面を異方性導電接着剤 4 4によって広い面積で樹脂封止させた状態で、 それら 2 つの半導体チップ 1 4 , 1 6を接着することができる。
異方性導電接着剤 4 4は、 互いに対向するバンプ 1 4 c， 1 6 b間においては 大きな圧縮力を受ける。 このため、 図 5 3に示すように、 それらバンプ 1 4 c
- 3 4 -
汀正された用紙 （規則 91) 1 6 b間には、 異方性導電接着剤 4 4内に分散して含有されていた導電粒子が高 密度で存在するとともに、 これらの導電粒子がバンプ 1 4 c , 1 6 bの表面に密 着することとなり、 バンプ 1 4 c， 1 6 b間のみが適 ¾に導通することとなる。 作業の終了後には、 異方性導電接着剤 4 4を加熱して硬化させる。 これにより 、 第 1の半導体チップ〖 4と第 2の半導体チップ 1 6 との接着固定状態をより確 実なものにできる。 また、 熱硬化した異方性導電接着剤 4 4を 2つの半導体チッ プ 1 4， 1 6のそれぞれの表面を保護する封止樹脂としても適切に役立たせるこ とができる。
図 5 4に示すように、 上記一連の作業工程によって製造された積層チップ Aは 、 たとえば樹脂パッケージ型の半導体装置 1 0を製造するのに利用される。 この 半導体装置 1 0は、 リ一ドフレーム 1 2のダイパッ ド （基板） 1 2 a上に積層チ ップ Aを搭載した上で、 第 1の半導体チップ 1 4の複数の電極パッ ド 1 4 bをリ —ドフレーム 1 2のリード端子 1 2 bにワイヤ Wを介して結線接続したものであ り、 積層チップ Aやその周辺部分は、 ェポキシ樹脂などのパッケージング樹脂 2 2によって覆われている。 また、 このパッケージング樹脂 2 2の外部には、 リー ド端子 1 2 bが突出している。
半導体装置 1 0は、 複数本のリード端子 1 2 bを利用することによって、 回路 基板の表面などの所望の箇所に対して面実装可能なものである。 むろん、 半導体 装置 1 0は、 2つの半導体チップ 1 4， 1 6を上下厚み方向に積み重ねたもので あるから、 半導体チップの高密度実装を行う上で好都合なものとなる。 また、 既 述したとおり、 2つの半導体チップ 1 4， 1 6のそれぞれのバンプ 1 4 c， 1 6 bは、 正確に位置決めされてから導通接続されているために、 それらの電極間に 導通不良なども生じ難い高品質の半導体装置となる。 さらには、 2つの半導体チ ップ 1 4 , 1 6どうしは、 複数のバンプ 1 4 c , 1 6 bを介して互いに電気的に 接続されており、 半導体装置 1 0を製造する際には、 第 1の半導体チップ 1 4の みをリ一ド端子 1 2 bと電気的に接続すればよく、 第 2の半導体チップ 1 6につ いてはリード端子 1 2 bと接続する必要は無いため、 半導体装置 1 0の製造作業 工程が簡略されるという利点も得られる。
なお、 この実施例では、 図 5 1に示す作業工程において、 第 2の半導体チップ 一 3 5 — 1 6の裏面を撮像したときに、 この第 2の半導体チップ 1 6の外形のコーナ部の 位置を認識してからそのデータに基づいてバンプ 1 6 bの位置を求めるようにし たが、 この発明はこれに限定されない。 この発明では、 半導体チップ 1 6の裏面 に光学的に読み取り可能な適当なマークを予め設けておき、 このマークを読み取 ることによって、 そのマークの位置からその半導体チップ 1 6の表面の電極の位 置を判别してもよい。 マークとしては、 たとえば図 5 5 ( a ) に示すように、 半 導体チップ 1 6の裏面に、 そのコーナー部どうしを結ぶ対角線状に設けられたマ ーク M a、 あるいは同図 （b ) に示すように、 半導体チップ 1 6の裏面に、 その 各コーナ部またはその近傍に設けられた平面視略矩形状などのマーク M bを適用 することができる。
また、 この発明では、 たとえば図 5 6に示すように、 2つの半導体チップ 1 4 , 1 6のそれぞれのバンプ 1 4 c , 1 6 bをいずれも一定の高さを有する突起状 の電極として形成した場合において、 一方のバンプ i 4 cの先端部には凹部 1 5 を形成し、 この凹部 1 5内に他方のバンプ 1 6 bの先細状に形成された先端部を 嵌入させるようにしてもよい。 この凹部 1 5は、 たとえばすり鉢状の凹部として 形成されており、 その内壁面 1 5 aは、 バンプ 1 6 bの先端部をバンプ 1 4の中 心位置へガイ ド可能なテ一パ面として形成されている。 このような手段を採用す れば、 2つのバンプ 1 4 c , 1 6 bを互いに接触させるときに、 それらのバンプ
1 4 c , 1 6 bどうしが予め多少の位置ずれを生じていても、 凹部 1 5の内壁面
1 5 aに一方のバンプ 1 4 cの先端部が接触することによって、 バンプ 1 4 が バンプ 1 6 bの中心に導かれることとなり、 バンプ 1 4 c , 1 6 bどうしの位置 合わせをより確実に行うことが可能となる。
さらに、 この実施例では、 図 5 7に示すように、 第 1の半導体チップ 1 4の上 方に第 2の半導体チップ 1 6を配置したときに、 撮像カメラ 4 6を吸着コレッ 卜 4 0の側方に配置させるとともに、 第 2の半導体チップ 1 6と撮像カメラ 4 6と のそれぞれの下方にミラ一 4 8 a , 4 8 bを配置させることによって、 第 2の半 導体チップ 1 6の表面を撮像カメラ 4 6によって撮像させるようにしてもよい。 ミラ一 4 8 a , 4 8 bは、 第 2の半導体チップ 1 6の表面を撮像するときにのみ 、 その表面の下方へ配置されるように移動可能に設けておけばよい。 このような
- 3 6 - 手段を採用すれば、 第 2の半導体チップ 1 4の複数のバンプ 1 6 bを撮像カメラ 4 6によって撮像することができ、 それらの位置をより正確に把握することがで きることとなる。
これらの実施例によれば、 第 1の半導体チップと第 2の半導体チップとのそれ ぞれの電極の位置を判断する手段として、 2つの撮像カメラを用いる必要はなく 、 撮像カメラは 1つでよい。 したがって、 その分だけ、 積層チップの製造設備の コストを下げることができ、 またこれに伴って積層チップの製造コス卜の低減化 をも図ることができる。
図 5 0ないし図 5 2は、 この発明に係る積層チップの製造方法の一連の作業ェ 程の一例を示す側面図である。 図 5 3は、 図 5 2の一部拡大要部断面図である。 その他、 この発明に係る積層チップの製造方法の各作業工程の具体的な構成は、 上述した実施例に限定されず、 種々に変更自在である。 たとえば第 1の半導体チ ップ 1 4および第 2の半導体チップ 1 6に加え、 これらとは別の半導体チップを 第 1の半導体チップ 1 4や第 2の半導体チップ 1 6に対してさらに追加して接着 する作業工程を行ってもよい。 また、 第 1の半導体チップ 1 4と第 2の半導体チ ップ 1 6とを互いに接着する手段としては、 異方性導電接着剤を用いる手段に代 えて、 他の接着剤や接着用のシート材あるいはフィルム材を用いてもよい。 さら に、 この発明に係る積層チップの具体的な構成も種々に設計変更自在であり、 こ の発明でいう半導体チップの具体的な種類も特定されるものではない。
この発明が詳細に説明され図示されたが、 それは、 単なる図解および一例とし て用いられたものであり、 限定であると解されるべきではないことは明らかであ り、 この発明の精神および範囲は添付されたクレームの文言によってのみ限定ざ れる。
3 7 一

Claims

請求の範囲
1 . 半導体装置であって、
第 1電極が形成された第 1表面を有する第 1の半導体チップ、
前記第 1電極に接続される第 2電極が形成されたかつ前記第 1表面に対向する 第 2表面を有する第 2の半導体チップ、
前記第 1電極および前記第 2電極の少なくとも一方に設けられたバンプ、 およ び
前記第 1表面および前記第 2表面の間に介挿された異方性導電部材を備える。
2 . ク レーム 1に従属する半導体装置であって、 前記バンプは前記第 1電極お よび前記第 2電極の両方に設けられ、 前記異方性導電部材は導電粒子を含むフィ ルムである。
3 . ク レーム 1に従属する半導体装置であって、 俞記第 1の半導体チップおよ び前記第 2の半導体チップの接続部分を覆う内部パッケージ、 および前記第 1の 半導体チップ， 前記第 2の半導体チップおよび前記内部パッケージを覆う外部パ ッケージをさらに備える。
4 . クレーム 3に従属する半導体装置であって、 前記内部パッケージは防湿性 に優れた第 1合成樹脂を含み、 前記外部パッケージは密着性に優れた第 2合成樹 脂を含む。
5 . クレーム 1に従属する半導体装置であって、 前記バンプは前記第 1電極お よび前記第 2電極の一方に設けられ、 前記第 1電極および前記第 2電極の他方は 前記バンプと嵌合する凹部を有する。
6 . クレーム 1に従属する半導体装置であって、 前記第 1電極および前記第 2 電極の表面に形成されたバリアメタルをさらに備える。
7 . ク レーム 1に従属する半導体装置であって、 前記第 1の半導体チップは、 リ一ド端子と接続される第 3電極， 前記第 3電極の表面に形成されたバリアメタ ル， および前記バリアメタルの表面に形成された金属層を有する。
8 . クレーム 7に従属する半導体装置であって、 前記金属層は金からなる薄膜 である。
一 3 8 —
9 . クレーム 7に従属する半導体装置であって、 前記金属層の表面にボンディ ングされるワイヤをさらに備える。
1 0 . クレーム 1に従属する半導体装置であって、 前記第 1電極および前記第 2電極の表面に形成された導電保護層をさらに備える。
1 1 . クレーム 1 0に従属する半導体装置であって、 前記導電保護層はバリァ メタル層および金属層を含む。
1 2 . クレーム 1 1に従属する半導体装置であって、 前記バリアメタル層はチ 夕ン層および白金層を含み、 前記金属層は金からなるバンプである。
1 3 . クレーム 1 0に従属する半導体装置であって、 前記導電保護層は、 ポリ チアジル、 ポリアセチレン、 ポリ ジアセチレン、 ポリ ピロール、 ポリパラフヱニ レン、 ポリパラフヱニレンスルフィ ド、 ポリパラフヱニレンビニレンおよびポリ チォフェンから選ばれる少なくとも 1種の導電性高分子からなる。
1 4 . クレーム 1 0に従属する半導体装置であつナ、 前記第 1電極および前記 第 2電極はアルミニウムを含み、 前記異方性導電部材はェポキシ樹脂を主成分と するフィルムである。
1 5 . クレーム 1 0に従属する半導体装置であって、 前記第 1の半導体チップ はリ一ド端子と接続される第 3電極を有し、 前記導電保護層は前記第 3電極の表 面にも形成される。
1 6 . ク レーム 1に従属する半導体装置であって、 前記第 1表面および前記第 2表面の少なく とも一方を覆う第 1の保護膜、 および前記第 1の保護膜を覆う第 2の保護膜をさらに備える。
1 7 . クレーム 1 6に従属する半導体装置であって、 前記第 1の保護膜はパシ ベ—ション膜であり、 前記第 2の保護膜は合成樹脂膜である。
1 8 . クレーム 1に従属する半導体装置であって、 前記第 1の半導体チップお よび前記第 2の半導体チップの間の前記バンプを除く部分に介挿された軟質フィ ルムをさらに備える。
1 9 . クレーム 1 8に従属する半導体装置であって、 前記第 1電極および前記 第 2電極は前記第 1の半導体チップおよび前記第 2の半導体チップの周囲にそれ ぞれ形成され、 前記軟質フィルムは前記第 1電極および前記第 2電極よりも内側
- 3 9 - に配置される。
2 0 . クレーム 1に従属する半導体装置であって、 前記第 1の半導体チップの 第 1裏面および前記第 2の半導体チップの第 2裏面の少なく とも一方が露出する ように前記第 1の半導体チップおよび前記第 2の半導体チップを封止するパッケ —ジをさらに備える。
2 1 . ク レーム 2 0に従属する半導体装置であって、 前記第 1裏面および前記 第 2裏面の一方に第 3表面が対向する第 3の半導体チップをさらに備え、 前記パ ッケ-ジは前記第 1裏面および前記第 2裏面の他方が露出するように前記第 1の 半導体チップ， 前記第 2の半導体チップおよび前記第 3の半導体チップを封止す る。
2 2 . クレーム 2 0に従属する半導体装置であって、 前記第 1の半導体チップ および前記第 2の半導体チップの間に介挿された第 3の半導体チップをさらに備 んる。
2 3 . クレーム 2 0に従属する半導体装置であって、 前記第 1裏面および前記 第 2裏面の一方に設けられた放熱板をさらに備え、 前記第 1裏面および前記第 2 裏面の他方ならびに前記放熱板が前記パッケージの外部に露出する。
2 4 . クレーム 1に従属する半導体装置であって、 前記第 1表面に形成された かつ前記異方性導電部材によつて覆われた第 3電極、 および前記異方性導電部材 を介して前記第 3電極に当接されるリ一ド端子をさらに備える。
2 6 . クレーム 1に従属する半導体装置であって、 前記異方性導電部材は、 前 記第 1電極を覆う第 1の異方性導電膜， および前記第 2電極を覆う第 2の異方性 導電膜を含み、
前記半導体装置は、 前記第 1の異方性導電膜および前記第 2の異方性導電膜の 間に介挿されたかつ前記第 1電極および前記第 2電極の少なく とも一方と当接さ れるリード端子をさらに備える。
2 7 . クレーム 1に従属する半導体装置であって、 さらに、 前記第 1表面の第 1所定位置に形成されたかつリ一ド端子と接続される第 3電極、 および前記第 2 表面の第 2所定位置に形成されたかつ前記リ一ド端子と接続される第 4電極を備 え、 前記第 1表面の前記第 1所定位置を除く部分と前記第 2表面の前記第 2所定
- d 0 - 位置を除く部分とが対向する。
2 8 . クレーム 2 7に従属する半導体装置であって、 前記第 1の半導体チップ および前記第 2の半導体チップは平面視で同一面積を持つ矩形状に形成され、 前 記第 3電極および前記第 4電極は前記第 1表面および前記第 2表面のコーナにそ れぞれ設けられ、 そして前記第 1表面および前記第 2表面は前記コーナがずれた 状態で対向する。
2 9 . 半導体チップの製造方法であって、
(a) 第 1表面に第 1電極が形成された第 1の半導体チップを前記第 1表面が上 を向くように配置し、 .
(b) 前記第 1表面を上方から撮像して前記第 1電極の位置を判別し、
(c) 第 2表面に第 2電極が形成された第 2の半導体チップを前記第 2表面が下 を向くように前記第 1の半導体チップの上方に配置し、
(d) 第 2の半導体チップの前記第 1表面および裏面の一方を撮像して前記第 2 電極の位置を判別し、 そして
(e) 前記第 1電極および前記第 2電極が互いに接続されるように前記第 2の半 導体チップを前記第 1の半導体チップの上にマウン卜する。
3 0 . クレーム 2 9に従属する半導体チップの製造方法であって、 前記ステツ プ (d) は、 （d- 1 ) 前記裏面を上方から撮像し、 （d- 2) 前記第 2の半導体チップの 輪郭の少なく とも一部を認識し、 そして（d- 3) 前記ステップ（d - 2) での認識結果 に基づいて前記第 2電極の位置を判別するステツプを含む。 。
3 1 . クレーム 3 0に従属する半導体チップの製造方法であって、 前記輪郭の 少なくとも一部は前記輪郭のコーナである。
3 2 . クレーム 2 9に従属する半導体チップの製造方法であって、 （O 前記裏 面にマークを有する前記第 2の半導体チップを準備するステツプをさらに備え、 前記ステップ (d) は、 （d-4) 前記裏面を上方から撮像し、 （d-5) 前記マークを認 識し、 そして（d- 6) 認識された前記マークに基づいて前記第 2電極の位置を判別 するステップを含む。
3 3 . クレーム 2 9に従属する半導体チップの製造方法であって、 前記ステツ プ (d) は、 （d- 7) 前記第 2の半導体チップの下方にミラーを配置し、 （d- 8) 前記
- 4 1 - ミラ一を介して前記第 2衷面を撮像し、 そして（d- 9) 前記ステップ (d- 8) での撮 像結果に基づいて前 Ξ第 2電極の位置を判別する。
3 4 . ク レーム 2 9に従属する半導体チップの製造方法であって、 ^記ステツ プ (a) は、 （a- 1) 前記第 1電極に凸部を形成するステップを含み、 前記ステップ (c) は、 （c- 1 ) 前記第 2電極に凹部を形成するステップを含み、 そして前記ステ ップ（e) は、 （e 1 ) 前記凸部が前記凹部に嵌合されるように前記第 2の半導体チ ップを前記第 1の Ψ-導体チップの上にマウン 卜するステツプを含む。
3 5 . ク レーム 3 4に從属する半導体チップの製造方法であって、 前記ステツ プ（c- 1 ) は、 （c-2 ) 前記凹部の内壁面をテ一パ伏に形成するステップを含む。
4 2 丁正された用紙 （規則 91 )
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