WO2004084304A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2004084304A1
WO2004084304A1 PCT/JP2003/003443 JP0303443W WO2004084304A1 WO 2004084304 A1 WO2004084304 A1 WO 2004084304A1 JP 0303443 W JP0303443 W JP 0303443W WO 2004084304 A1 WO2004084304 A1 WO 2004084304A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
chips
semiconductor
semiconductor device
semiconductor chip
Prior art date
Application number
PCT/JP2003/003443
Other languages
English (en)
French (fr)
Inventor
Hiroyuki Abe
Takayuki Oguri
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2003/003443 priority Critical patent/WO2004084304A1/ja
Publication of WO2004084304A1 publication Critical patent/WO2004084304A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a semiconductor device of a multi-chip package (MCP: Multi Chip Package) configured to stack a plurality of semiconductor chips.
  • MCP Multi Chip Package
  • a plurality of semiconductor chips are stacked three-dimensionally and mounted on a semiconductor device package, thereby shortening a development period and reducing a manufacturing cost.
  • the lower chip is a semiconductor chip that has the main function as an LSI
  • the upper chip is a subfunction chip that has additional functions or functions that cannot be realized on the same chip.
  • the laminated structure a large semiconductor chip is arranged at the lower stage, and the next largest semiconductor chip is laminated on the upper surface in a stepwise manner, and the smallest semiconductor chip is arranged at the uppermost stage.
  • Patent Document 1 As a semiconductor device manufactured by a conventional multi 'chip' package, for example, there is a semiconductor device in which the back surfaces of two semiconductor chips are bonded and laminated (for example, Patent Document 1).
  • Another conventional technique is, for example, mounting a first semiconductor chip on a board, and placing a second semiconductor chip above the first semiconductor chip via a spacer. (See, for example, Patent Document 2).
  • semiconductor chips of the same size can be stacked, so that the function of the upper chip is not restricted as described in (1) above. Since the layers are bonded and laminated, a poding pad is formed on the upper surface of the upper chip located on the upper side and the lower surface of the lower chip located on the lower side.
  • a through hole is provided in a region facing the lower surface of the lower chip on which the two semiconductor chips are mounted, and a pad formed on the lower surface of the lower chip and a pad formed on the lower surface of the substrate via the through hole. It is necessary to connect to the wire.
  • the semiconductor device described in (3) above has a configuration in which the second semiconductor chip is lifted up by a spacer and arranged above the first semiconductor chip. Therefore, a small semiconductor chip can be provided above the semiconductor chip. Become. However, in the semiconductor device described in (3) above, the function of the upper chip is not restricted as in (2) above, but the height dimension is increasing! / There is a problem that thinning is difficult.
  • an object of the present invention is to provide a semiconductor device which solves the above problem by shifting the relative position between the upper chip and the lower chip.
  • Patent Literature 1 Japanese Patent Publication No. 2000- 2 3 1 8 8 1
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2000-222
  • the present invention relates to a semiconductor device in which a plurality of chips are stacked and a wire is connected between a pad formed on a peripheral edge of an upper surface of the chip and an external connection terminal or a pad of another chip arranged around the chip.
  • the relative position between the lower chip, which is disposed below, of the plurality of stacked chips and the upper chip mounted on the upper surface of the lower chip is shifted, and bonding is performed on a region of the upper surface of the lower chip that protrudes from the upper chip.
  • a pad is formed and a wire connection is made between the bonding pad and the external connection terminal or the pad of another chip.
  • Multiple chips can be stacked regardless of the size of the upper chip and the lower chip At the same time, it is possible to reduce the manufacturing cost by preventing an increase in the number of processes, and to realize a thinner device.
  • the present invention is such that the lower chip is rotated by a predetermined angle with respect to the upper chip, and a bonding pad is formed in a region of the upper surface of the lower chip protruding from the upper chip. Regardless of this, it is possible to stack a plurality of chips irrespective of the number of processes, and it is also possible to reduce the manufacturing cost by preventing an increase in the number of steps and to realize a thinner device.
  • the chip having the smaller number of pads is used as the lower chip, and a plurality of pads are provided regardless of the size of the upper chip and the lower chip.
  • Chips can be stacked.
  • a plurality of lower chips having an area smaller than that of the upper chip are arranged, and bonding pads are formed in a region of the upper surfaces of the plurality of lower chips protruding from the upper chip. Multiple chips can be stacked regardless of the size of the chip.
  • a plurality of lower chips are arranged so as to support the four corners of the upper chip, and a plurality of chips are stacked regardless of the size of the upper chip and the lower chip. It becomes possible to do.
  • the present invention provides a method in which a plurality of lower chips are arranged so as to support four sides of an upper chip. This makes it possible to stack multiple chips regardless of the size of the upper chip and the lower chip.
  • the plurality of lower chips have different sizes and shapes, respectively, so that a plurality of chips can be stacked regardless of the size of the upper chip and the lower chip.
  • the plurality of lower chips have substantially the same size, and a plurality of chips can be stacked regardless of the size of the upper chip and the lower chip.
  • FIG. 1 is a perspective view showing a first embodiment of a semiconductor device according to the present invention.
  • FIG. 2 is a plan view showing a main part of the semiconductor device shown in FIG.
  • FIG. 3 is a longitudinal sectional view of the semiconductor device shown in FIG. 1 as viewed from the opposite side.
  • FIG. 4 is a vertical cross-sectional view of the semiconductor device shown in FIG. 1 viewed from a diagonal direction.
  • FIG. 5 is a perspective view showing a second embodiment of the semiconductor device according to the present invention.
  • FIG. 6 is a plan view showing a main part of the semiconductor device shown in FIG.
  • FIG. 7 is a plan view showing a third embodiment of the semiconductor device according to the present invention.
  • FIG. 8 is a plan view showing a fourth embodiment of the semiconductor device according to the present invention.
  • FIG. 9 is a plan view showing a fifth embodiment of the semiconductor device according to the present invention.
  • FIG. 10 is a plan view showing a sixth embodiment of the semiconductor device according to the present invention.
  • FIG. 11 is a plan view showing a seventh embodiment of the semiconductor device according to the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a perspective view showing a first embodiment of a semiconductor device according to the present invention.
  • FIG. 2 is a plan view showing a main part of the semiconductor device shown in FIG. 1 and 2 show a state in which the resin package has been removed.
  • the semiconductor device 10 is of a stack type in which two semiconductor chips 12 and 14 are stacked.
  • the semiconductor chip (upper chip) 12 arranged above has, for example, the same circuit as RAM, ROM, CPU, etc. This is the main functional chip consisting of the system LSI formed on the substrate.
  • the semiconductor chip (lower chip) 14 disposed below is a sub-function chip having a storage unit in which a memory area such as a RAM or a ROM is formed on a substrate in order to add a storage area.
  • Each of the semiconductor chips 12 and 14 has a square shape when viewed from above, and has four sides 12 a to l 2 d and 14 a to 14 d having the same size (size).
  • the semiconductor chips 12 and 14 are stacked at relative positions that are rotated 45 degrees in the horizontal direction about the vertical line at the center of each other, and one diagonal direction coincides with the other side direction. It is provided in the direction of the right. That is, the mutually overlapping regions (octagonal opposing surfaces) of the upper surface of the semiconductor chip 12 and the lower surface of the semiconductor chip 14 are bonded to each other. Therefore, the lower semiconductor chip 14 has four corners 12 a to 16 a to 16 d at the corners (protruding regions) 16 a to 16 d formed at the four corners. It is exposed to protrude from 1 2 d. A plurality of bonding pads 18a to 18d are formed on the upper surface of the exposed corners 16a to 16d.
  • a plurality of bonding pads 2a to 2 are provided on the periphery of the upper surface of four sides, similarly to a normal semiconductor chip in which chips are packaged one by one. 0 d is formed.
  • the semiconductor chip 12 arranged below is fixed to the mounting portion 22a of the lead frame 22.
  • the mounting portion 22 a of the lead frame 22 is formed of a rectangular base according to the state of the semiconductor chip 14 being rotated and mounted, and is formed with four support portions 22 extending in the opposite side direction. Supported by b.
  • the lead frame 22 includes a mounting portion 22 a, a support portion 22 b, and a plurality of leads 24 (2 ⁇ 2) as external connection terminals disposed outside the support portion 22b. 4 J. Then, a plurality of leads 24 (S i SAJs) provided around the mounting portion 22 a are arranged at predetermined intervals so as to surround the semiconductor chips 12 and 14.
  • the four sides 12 a to l 2 d of the semiconductor chip 12, which is aligned and the tip of the inner lead is arranged on the upper side, and the corner 16 a of the semiconductor chip 14 arranged on the lower side It is arranged to be close to ⁇ 16d.
  • the corners 16 a to 16 d of the semiconductor chip 14 protrude from the four sides 12 a to 12 d of the semiconductor chip 12. Therefore, lead 2 4 (the tip of S i SAJ The protruding length in the range facing the corners 16a to 16d is formed short so as not to contact the corners 16a to 16d.
  • the distance between the lead 24 (24 1 to 24 n ) and the bonding pads 18 a to 18 d of the corners 16 a to l 6 d and the bonding pads 20 a to 20 d of the semiconductor chip 12 is The connection is made via a bonding wire 32 formed by a bonding device (not shown).
  • a part of the bonding pads 18a to 18d and a part of the 20a to 20d are connected via a bonding wire 34 formed by a bonding device (not shown). Therefore, although the semiconductor chips 12 and 14 are separate bodies, functionally, ground pads, power supply pads, signal pads, and the like are interconnected so as to function as one chip.
  • FIG. 3 is a longitudinal sectional view of the semiconductor device shown in FIG. 1 as viewed from the opposite side.
  • FIG. 4 is a vertical cross-sectional view of the semiconductor device shown in FIG. 1 viewed from a diagonal direction.
  • the semiconductor chips 12 and 14 fixed in a stacked state on the mounting portion 22a of the lead frame 22 are molded with a sealing resin 36 made of epoxy resin or the like. Being protected.
  • the corners 16 a to 16 d of the semiconductor chip 14 are exposed from four sides of the semiconductor chip 12 by shifting the three-dimensionally stacked semiconductor chips 12 and 14 in the rotating direction. It becomes possible to do. Therefore, the semiconductor chip 1 2, the bonding pads 18 formed on the 14 a ⁇ l 8 d, 20 a ⁇ 20 d , efficiency good by a wire bonding apparatus (not shown) between the lead 24 (24 1 to 24 n) Can be connected well, increasing production efficiency.
  • the semiconductor chips 12 and 14 having the same size can be formed into a multi-chip package. Therefore, in the semiconductor device 10, it is possible to stack a plurality of chips regardless of the size of the chips, thereby realizing space saving and thinning.
  • FIG. 5 is a perspective view showing a second embodiment of the semiconductor device according to the present invention.
  • FIG. 6 is a plan view showing a main part of the semiconductor device shown in FIG. Note that in FIGS. 5 and 6, The same parts as those in the first embodiment described above are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device 40 of the second embodiment is of a stack type in which three semiconductor chips 12, 14, 42 are stacked in three stages.
  • the semiconductor chips 12, 14, and 42 are three-dimensionally stacked with a shift of 45 degrees in the rotation direction.
  • the lowermost semiconductor chip 42 is mounted and fixed on the mounting portion 22 a of the lead frame 22, and the middle semiconductor chip 14 is fixed to the upper surface of the semiconductor chip 42.
  • the uppermost semiconductor chip 12 is fixed to the upper surface of the semiconductor chip 14. ⁇
  • the relative positional relationship between the lowermost semiconductor chip 42 and the middle semiconductor chip 14 is such that the semiconductor chip 4.2 is the lower chip, the semiconductor chip 14 is the upper chip, and the semiconductor chip 14 is in the horizontal direction with the vertical line at the center as an axis. Are stacked at a relative position rotated 45 degrees.
  • the relative positional relationship between the uppermost semiconductor chip 12 and the middle semiconductor chip 14 is the same as in the first embodiment described above, with the semiconductor chip 12 being the upper chip and the semiconductor chip 14 being the lower chip. And are stacked at a relative position that is rotated 45 degrees in the horizontal direction about the center vertical axis.
  • the lowermost semiconductor chip 42 has four sides 14 a of the semiconductor chip 14 in which the corners (protruding regions) 46 a to 46 d formed at the four corners are disposed above. It is exposed to protrude from ⁇ 14d. A plurality of bonding pads 48a to 48d are formed on the exposed upper surfaces of the corners 46a to 46d.
  • the semiconductor chip 14 disposed in the middle stage has a semiconductor in which corners (protruding regions) 16 a to 16 d formed at four corners are disposed above. The chip 12 is exposed so as to protrude from four sides 12 a to l 2 d of the chip 12. A plurality of bonding pads 18a to 18d are formed on the upper surface of the exposed corners 16a to 16d.
  • a plurality of bonding pads 20 a to 2 d are formed on the periphery of the top surface of the four sides 12 a to l 2 d. 0 d is formed.
  • bonding pads 48 a to 46 d for corners 46 a to 46 d and bonding pads 1 for corners 16 a to l 6 d 8 a to 18 d
  • the bonding pads 20a to 20d of the semiconductor chip 12 are connected via bonding wires 32 formed by a bonding device (not shown).
  • a part of the bonding pads 48a to 48d and a part of 18a to l8d and a part of the bonding pads 18a to 18d and 20a to 20d Some of them are connected via bonding wires 34 formed by a bonding device (not shown). Therefore, the semiconductor chips 12, 14, and 42 are separate, but functionally, ground pads, power supply pads, signal pads, etc. are interconnected so that they function as one chip. I have.
  • FIG. 7 is a plan view showing a third embodiment of the semiconductor device according to the present invention.
  • the same parts as those in the first and second embodiments described above are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device 50 of the third embodiment is of a stack type in which five semiconductor chips 12 and 52 to 55 are stacked in two stages.
  • the semiconductor chip 12 (upper chip) placed on the upper side is mounted and fixed on the upper surface of four semiconductor chips (lower chips) 52 to 55.
  • a semiconductor chip (lower chip) 52 to 55 arranged below is a sub-function having a storage unit in which a memory area such as RAM and ROM is formed on a substrate. Chip.
  • Each of the semiconductor chips 52 to 55 is smaller than the semiconductor chip 12, but is formed in a square shape having substantially the same size (area), and has corners (protruding regions) 56 to 59.
  • the semiconductor chip 12 is fixed to the mounting portion 22 a of the lead frame 22 in a direction rotated by 45 degrees so as to protrude from each side of the semiconductor chip 12.
  • a plurality of bonding pads 56 a to 59 a are formed at the corners 56 to 59.
  • the semiconductor chip 1 and second bonding pads 2 0 a ⁇ 2 0 d, a Are connected via bonding wires 32 formed by a bonding device (not shown).
  • bonding pads 56a to 59a and a part of 20a to 20d are connected via bonding wires 34 formed by a bonding device (not shown).
  • the semiconductor chips 12, 56 to 59 are separate but functionally, ground pads, power supply pads, signal pads, etc. are interconnected to function as one chip. I have.
  • the semiconductor chips ⁇ ⁇ ⁇ 2 are stacked on the upper surfaces of the semiconductor chips 52 to 55 smaller than the upper semiconductor chip 12, the semiconductor chips 52 to 55 By shifting each time in the rotation direction, it becomes possible to make a multi-chip package. Therefore, in the semiconductor device 50, a plurality of chips can be stacked regardless of the size of the chip, and space saving and thinning can be realized.
  • FIG. 8 is a plan view showing a fourth embodiment of the semiconductor device according to the present invention.
  • the same parts as those in the above-described first to third embodiments are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device 60 of the fourth embodiment is a stack type in which five semiconductor chips 12 and 52 to 55 are stacked in two stages, as in the third embodiment. Things.
  • the semiconductor chip (upper chip) 12 arranged above is mounted and fixed on the upper surface of four semiconductor chips (lower chips) 52 to 55.
  • Each of the semiconductor chips 52 to 55 is smaller than the semiconductor chip 12, but is formed in a square shape having substantially the same size (area), and is formed diagonally with respect to the upper semiconductor chip 12. It is arranged at a position shifted horizontally by a predetermined distance. Therefore, the semiconductor chips 52 to 55 arranged below are disposed on the lead frame 22 so as to be arranged diagonally from the corners (four corners) of the semiconductor chip 12. Fixed to 2 2a.
  • the semiconductor chips 52 to 55 are diagonally smaller than the semiconductor chip 12. Exposed portions (protruding areas) in which two sides of the semiconductor chips 52 to 55 formed in a square shape protrude outside the semiconductor chip 12 in an L-shape. Become. Therefore, in the semiconductor device 60, it is possible to increase the number of bonding pads 56a to 59a as compared with the third embodiment.
  • the bonding pads 56 a to 59 a of the semiconductor chips 52 to 55 are arranged on the four sides 12 a to l 2 d of the semiconductor chip 12 and ⁇ ⁇ ⁇ , the leads 24 (It is possible to arrange them so that they are equidistant from 24 4 to ⁇ . Therefore, the leads 24 (24 ⁇ 24.)
  • the bonding device not shown
  • the wire connection between the five bonding pads 56a to 59a can be easily controlled, and the wire length force S is fixed, so that the consumption of wires can be reduced.
  • the semiconductor chips 52 to 55 are arranged diagonally to the semiconductor chip 12.
  • a multi-chip package can be realized. Therefore, in the semiconductor device 60, a plurality of chips can be stacked regardless of the size of the chip, and space saving and thinning can be realized.
  • a fifth embodiment will be described.
  • FIG. 9 is a plan view showing a fifth embodiment of the semiconductor device according to the present invention.
  • the same parts as those in the first to fourth embodiments are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device 70 of the fifth embodiment is of a stack type in which four semiconductor chips 12 and 72 to 74 are stacked in two stages.
  • the semiconductor chip (upper chip) 12 arranged above is mounted and fixed on the upper surfaces of three semiconductor chips (lower chips) 72 to 74.
  • the semiconductor chips 72 to 74 are chips having different shapes and sizes (areas). Since the semiconductor chip 72 is wider than the other semiconductor chips 73 and 74, the semiconductor chip 72 is displaced in the rotation direction so as to intersect with the two sides 12a and 12b of the semiconductor chip 12. Placed in
  • the semiconductor chip It is arranged at a position shifted in the rotation direction so as to intersect with the remaining two sides 12c and 12d of 12.
  • the semiconductor chips 72 to 74 are smaller than the semiconductor chip 12 and are shifted in the rotation direction so as to intersect the four sides 12 a to l 2 d of the semiconductor chip 12, the semiconductor chip corners of 72-74 (protruded region) 72 a, 72 b, 73 a, 74 a is protrude to the outside of the semiconductor chip 1 2. Bonding pads 76a to 79a are provided at the corners 72a, 72b, 73a, and 74a.
  • the semiconductor chip 12 As described above, even when the semiconductor chip 12 is stacked on the upper surfaces of the semiconductor chips 72 to 74 smaller than the upper semiconductor chip 12, the semiconductor chip 12 extends in a direction intersecting the four sides 12 a to 12 d of the semiconductor chip 12. By shifting the chips 72 to 74, it becomes possible to make a multi-chip package. Therefore, in the semiconductor device 70, it is possible to stack a plurality of chips regardless of the size of the chips, and it is possible to realize space saving and thinner siding.
  • FIG. 10 is a plan view showing a sixth embodiment of the semiconductor device according to the present invention. The figure
  • the semiconductor device 80 of the sixth embodiment is of a stack type in which four semiconductor chips 12 and 82 to 84 are stacked in two layers.
  • the semiconductor chip (upper chip) 12 arranged above has four corners 12 e to l 2 h, each having a different shape and size (area).
  • Three semiconductor chips (lower chip) 82 to 84 It is placed on and fixed.
  • the semiconductor chip 82 Since the semiconductor chip 82 has a wider shape than the other semiconductor chips 83 and 84, it is arranged at a position shifted so as to intersect the two corners 12e and 12f of the semiconductor chip 12.
  • the other semiconductor chips 83 and 84 are both small chips, they are arranged at positions shifted so as to intersect with the remaining corners 12 g and 12 h of the semiconductor chip 12.
  • the semiconductor chip is more than 1 / J! / ⁇
  • the semiconductor chips 82 to 84 are shifted so as to intersect the four corners 12 e to l 2 h of the semiconductor chip 12.
  • the exposed portions (protruding regions) 82 a, 83 a, and 84 a that protrude from the semiconductor chip 12 project out of the semiconductor chip 12.
  • the exposed portions 82a, 83a, and 84a are provided with bonding pads 86a to 88a.
  • the exposed portion 82a of the semiconductor chip 82 has three sides protruding outside the semiconductor chip 12, and the exposed portions 83a and 84a of the semiconductor chips 83 and 84 have two sides protruding outside the semiconductor chip 12. Therefore, the number of bonding pads 86a to 88a can be increased as compared with the fifth embodiment.
  • the bonding pads 86a to 88a of the semiconductor chips 82 to 84 are arranged on the four sides 12a to 12d of the semiconductor chip 12 and the TO, so that the leads 24 (24 ⁇ 24) It is possible to arrange them so that they are equidistant from. Therefore, the wire connection between the lead 24 (SS AJ and the bonding pads 86a to 88a of the semiconductor chips 82 to 84) can be easily controlled by a bonding device (not shown), and the wire length becomes constant. It is possible to save the wire consumption.
  • the semiconductor chip 12 As described above, even when the semiconductor chip 12 is stacked on the upper surfaces of the semiconductor chips 82 to 84 smaller than the upper semiconductor chip 12, the semiconductor chip 12 extends in a direction intersecting the corners 12 e to 12 h of the semiconductor chip 12. By shifting the chips 82 to 84, it becomes possible to make a multi-chip package. Therefore, in the semiconductor device 80, a plurality of chips can be stacked regardless of the size of the chips, and space saving and thinning can be realized.
  • FIG. 11 is a plan view showing a seventh embodiment of the semiconductor device according to the present invention.
  • the same parts as those in the above-described first to sixth embodiments are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device 90 of the seventh embodiment is of a stack type in which five semiconductor chips 12 and 92 to 95 are stacked in two stages, similarly to the third embodiment. .
  • the semiconductor chip (upper chip) 12 arranged above is mounted and fixed on the upper surface of four semiconductor chips (lower chips) 92 to 95.
  • Each of the semiconductor chips 92 to 95 is smaller than the semiconductor chip 12, but is disposed at a position shifted horizontally by a predetermined distance from the upper semiconductor chip 12 in the opposite side direction. Therefore, the semiconductor chips 92 to 95 arranged below are mounted on the lead frame 22 so as to be arranged at positions protruding in the opposite direction from the four sides 12 a to 12 d of the semiconductor chip 12. It is fixed to the mounting part 22 a.
  • V is smaller than the semiconductor chip 12 and the semiconductor chips 92 to 95 are shifted in the opposite side direction, so that the semiconductor chips 92 to 95 formed in a rectangular shape are outside the semiconductor chip 12.
  • the protruding long side portions are exposed portions (protruding regions) 96 to 99 protruding from the semiconductor chip 12. Therefore, in the semiconductor device 90, the number of bonding pads 96a to 99a can be increased.
  • the bonding pads 96 a to 99 a of the semiconductor chips 92 to 95 are arranged on the four sides 12 a to l 2 d of the semiconductor chip 12 and ffi, the leads 2 4 (2 Therefore, the leads 24 (ZiZAn) and the bonding pads 9 of the semiconductor chips 92 to 95 can be arranged so as to be equidistant from the 4i SJ and a bonding device (not shown).
  • the wire connection between 6a to 99a can be easily controlled, and the wire length can be kept constant, so that the amount of wire consumption can be reduced.
  • the semiconductor chips 92 to 95 are stacked in the opposite side direction of the semiconductor chip 12.
  • the semiconductor device 90 a plurality of chips can be stacked regardless of the size of the chip, and space saving and thinning can be realized.
  • the configuration in which the semiconductor chip is mounted on the lead frame has been described.
  • the present invention is not limited to this.
  • stacked CSP Chip Scale Package

Abstract

半導体装置１０は、２つの半導体チップ１２，１４を積層するスタックタイプのものである。半導体チップ１２，１４は、互いに中央の垂直線を軸として水平方向に４５度回動させた相対位置で積層されており、一方の対角方向が他方に対辺方向と一致する向きに設けられている。そして、半導体チップ１２の上面と半導体チップ１４の下面のうち互いに重なり合う領域（８角形の対向面）同士が接着される。半導体装置１０では、半導体チップ１２，１４の相対位置をずらすことで、同じ大きさの半導体チップ１２，１４同士をマルチ・チップ・パッケージとすることが可能になる。よって、半導体装置１０では、チップとの大きさに関係なく複数のチップを積層することが可能になり、省スペース化及び薄型化を実現しうる。

Description

明細書 半導体装置 技術分野
本発明は、 複数の半導体チップを積層するように構成されたマルチ ·チップ- パッケージ （MC P :Multi Chip Package) の半導体装置に関する。 背景技術
例えば、 携帯型電話機等に組み込まれる半導体装置では、 部品点数の削減及び コンパクト化、 省スペース化の要望が強く、 複数の機能領域を有するシステム L
S I (Large Scale Integration)の開発が進められている。
一方、 一枚のシリコンウェハに形成することが困難な回路や、 既に製造された
L S Iに少しの機能を追加することで目的とする機能を実現可能な場合に対応す るため、 システム L S Iに代わる技術として、 複数の半導体チップを積層するス タックタイプの 3次元実装技術としてマルチ ·チップ ·パッケージの開発が行わ れている。
このマルチ ·チップ.パッケージによれば、 複数の半導体チップを立体的に積 層して半導体装置のパッケージに搭載することにより、 開発期間の短縮、 製造コ ストの削減が可能になる。
ここで、 マルチ 'チップ.パッケージを用いた半導体装置の従来の一例 （①〜 ③） について説明する。
① 一般的なマノレチ ·チップ ·パッケージとしては、 例えば、 L S Iとしての 主な機能を有する半導体チップを下チップとし、 追加の機能や同一のチップで実 現できない機能を有する副機能チップを上チップとするものがある。 この積層構 造では、 下段に大きい半導体チップを配置し、 その上面に次に大きい半導体チッ プを階段状に積層するようにして最も小さ ヽ半導体チップが最上段に配置される。
② 従来のマルチ 'チップ'パッケージにより製作された半導体装置としては、 例えば、 2つの半導体チップの裏面同士を接着して積層するものがある（例えば、 特許文献 1参照)。
③ また、 別の従来技術としては、 例えば、 酉 B镍基板上に第 1の半導体チップ を実装し、 且つスぺーサを介して第 2の半導体チップを第 1の半導体チップの上 方に配置するように構成されたものがある （例えば、 特許文献 2参照)。
しかしながら、 上記①〜③では、 以下のような問題を有している。
上記①の半導体装置では、 大きい半導体チップの上面に小さい半導体チップを 階段状に積層する構成であるので、 上チップを選定する際に下チップの大きさを 考慮する必要があり、 且つ上チップを下チップよりも小さくすることにより上チ ップの機能が制約されるという問題がある。
また、 上チップの機能を確保するため、 下チップの面積を大きくすると、 設置 スペースが大型化するばかり 、 チップ割れを招くおそれもある。
上記②の半導体装置では、 大きさが同じ半導体チップを積層することが可能に なるので、 上記①のように上チップの機能が制約されることはないが、 2つの半 導体チップの裏面同士を接着して積層する構成であるので、 上側に位置する上チ ップの上面と、 下側に位置する下チップの下面にポデイングパッドが形成される ことになる。
そのため、 2つの半導体チップが搭載される基板の下チップの下面に対向する 領域に貫通穴を設け、 この貫通穴を介して下チップの下面に形成されたパッドと 基板の下面に形成されたパッドとをワイャ接続する必要がある。
従って、 上記②の半導体装置では、 基板の上面側から上チップのワイヤボンデ ィングを行った後、 基板の下面側から貫通穴を介して下チップにワイヤボンディ ングを行うため、 工程数が增加するという問題があった。
上記③の半導体装置では、 第 2の半導体チップをスぺーサにより持ち上げて第 1の半導体チップの上方に配置する構成であるので、 小さ ヽ半導体チップの上方 に大きい半導体チップを設けることが可能になる。 しかしながら、 上記③の半導 体装置では、 上記①のように上チップの機能が制約されることはないが、 高さ寸 法が大きくなつてしま！/、薄型化が難しいという問題がある。
そこで、 本発明は上チップと下チップとの相対位置をずらすことにより上記問 題を解消した半導体装置を提供することを目的とする。 特許文献 1 特開 2 0 0 2— 2 3 1 8 8 1
特許文献 2 特開 2 0 0 2— 2 2 2 8 8 9 発明の開示
本発明は、 複数のチップを積層し、 チップの上面周縁に形成されたパッドとチ ップの周辺に配置された外部接続端子または他のチップのパッドとの間をワイヤ 接続する半導体装置において、 積層された複数のチップのうち下方に配置される 下チップと該下チップの上面に載置される上チップとの相対位置をずらし、 且つ 下チップの上面のうち上チップからはみ出した領域にボンディングパッドを形成 し、 ボンディングパッドと外部接続端子または他のチップのパッドとの間をワイ ャ接続したものであり、 上チップと下チップとの大きさに関係なく複数のチップ を積層することが可能になると共に、 工程数の増加を防いで製造コストを安価に 抑えられ、 薄型化も実現することが可能である。
また、 本発明は、 上チップに対して下チップを所定角度回動させ、 下チップの 上面のうち上チップからはみ出した領域にボンディングパッドを形成したもので あり、 上チップと下チップとの大きさに関係なく複数のチップを積層することが 可能になると共に、 工程数の増加を防いで製造コストを安価に抑えられ、 薄型化 も実現することが可能である。
また、 本発明は、 上チップと下チップとが略同じ大きさである場合、 パッド数 の少ない方のチップを下チップとしたものであり、 上チップと下チップとの大き さに関係なく複数のチップを積層することが可能になる。 ， また、 本発明は、 上チップよりも面積の小さい下チップを複数配置し、 複数の 下チップの上面のうち上チップからはみ出した領域にボンディングパッドを形成 したものであり、 上チップと下チップとの大きさに関係なく複数のチップを積層 することが可能になる。 ' また、 本-発明は、 複数の下チップが、 上チップの四隅を支持するように配置さ れたものであり、 上チップと下チップとの大きさに関係なく複数のチ Vプを積層 することが可能になる。
また、 本発明は、 複数の下チップが、 上チップの四辺を支持するように配置さ れたものであり、 上チップと下チップとの大きさに関係なく複数のチップを積層 することが可能になる。
また、 本発明は、 複数の下チップが、 夫々の大きさ及び形状が異なるものであ り、 上チップと下チップとの大きさに関係なく複数のチップを積層することが可 能になる。
また、 本発明は、 複数の下チップが、 夫々の大きさが略同じであり、 上チップ と下チップとの大きさに関係なく複数のチップを積層することが可能になる。 図面の簡単な説明
図 1は、 本発明になる半導体装置の第 1実施例を示す斜視図である。
図 2は、 図 1に示す半導体装置の要部を示す平面図である。
図 3は、 図.1に示す半導体装置を対辺方向からみた縦断面図である。
図 4は、 図 1に示す半導体装置を対角方向からみた縦断面図である。
図 5は、 本発明になる半導体装置の第 2実施例を示す斜視図である。
図 6は、 図 5に示す半導体装置の要部を示す平面図である。
図 7は、 本発明になる半導体装置の第 3実施例を示す平面図である。
図 8は、 本発明になる半導体装置の第 4実施例を示す平面図である。
図 9は、 本発明になる半導体装置の第 5実施例を示す平面図である。
図 1 0は、 本発明になる半導体装置の第 6実施例を示す平面図である。
図 1 1は、 本発明になる半導体装置の第 7実施例を示す平面図である。 発明の実施をするための最良の形態
以下図面と共に本発明の実施の形態について説明する。
図 1は本発明になる半導体装置の第 1実施例を示す斜視図である。 図 2は、 図 1に示す半導体装置の要部を示す平面図である。 尚、 図 1及び図 2では、 樹脂パ ッケージを取り除いた状態を示している。
図 1及ぴ図 2に示されるように、半導体装置 1 0は、 2つの半導体チップ 1 2 , 1 4を積層するスタックタイプのものである。 例えば、 上方に配置された半導体 チップ （上チップ） 1 2は、 例えば、 RAM, ROM, C P U等の回路が同一の 基板上に形成されたシステム L S Iからなる主機能チップである。 また、 下方に 配置された半導体チップ （下チップ） 1 4は、 記憶領域を増設するため RAM, R OM等のメモリ領域が基板上に形成された記憶部を有する副機能チップである。 半導体チップ 1 2， 1 4は、 夫々、 上方からみると正方形であり、 且つ 4辺 1 2 a〜l 2 d、 1 4 a〜l 4 dが同じ寸法 (大きさ)に形成されている。そして、 半導体チップ 1 2， 1 4は、 互いに中央の垂直線を軸として水平方向に 4 5度回 動させた相対位置で積層されており、 一方の対角方向が他方に対辺方向と一致す る向きに設けられている。 すなわち、 半導体チップ 1 2の上面と半導体チップ 1 4の下面のうち互いに重なり合う領域 （8角形の対向面） 同士が接着される。 従って、 下方に配置された半導体チップ 1 4は、 四隅に形成された角部 （はみ 出し領域） 1 6 a〜l 6 dが上方に配置された半導体チップ 1 2の 4辺 1 2 a〜 1 2 dからはみ出すように露出される。 そして、 露出された角部 1 6 a〜l 6 d の上面には、 複数のボンディングパッド 1 8 a〜l 8 dが形成されている。 また、 半導体チップ 1 2は、 上面が全て露出しているので、 チップが 1つずつ パケージされる通常の半導体チップと同様に、 4辺の上面周縁部に複数のポンデ ィングパッド 2ひ a〜2 0 dが形成されている。
さらに、 下方に配置された半導体チップ 1 2は、 リードフレーム 2 2の載置部 2 2 aに固着されている。 尚、 リードフレーム 2 2の載置部 2 2 aは、 半導体チ ップ 1 4の回動取り付け状態に応じた四角形のベースからなり、 対辺方向に延在 形成された 4本の支持部 2 2 bによって支持されている。
また、 リードフレーム 2 2は、 上記載置部 2 2 aと、 支持部 2 2 bと、 支持部 2 2 bの外側に配置された外部接続用端子としての複数のリード 2 4 ( 2 ^ 2 4 J とから構成されている。 そして、 載置部 2 2 aの周囲に設けられた複数 のリード 2 4 ( S i S A J は、 半導体チップ 1 2， 1 4を囲むように所定間 隔毎に整列されており、 先端のィンナーリ一ド部が上側に配置された半導体チッ プ 1 2の 4辺 1 2 a〜l 2 d及ぴ下側に配置された半導体チップ 1 4の角部 1 6 a〜 1 6 dに近接するように配置されている。
尚、 半導体チップ 1 4の角部 1 6 a〜l 6 dが半導体チップ 1 2の 4辺 1 2 a 〜1 2 dから突出している。 そのため、 リード 2 4 ( S i S A J の先端は、 角部 1 6 a〜l 6 dと接触しないように角部 1 6 a〜l 6 dに対向する範囲の突 出長さを短く形成されている。
そして、 リード 24 (241〜24n) と角部 1 6 a〜l 6 dのボンディングパ ッド 1 8 a〜18 d、 半導体チップ 1 2のボンディングパッド 20 a〜20 d、 との間は、 ボンディング装置 (図示せず) により形成されたボンディングワイヤ 32を介して接続される。 また、 ボンディングパッド 18 a〜l 8 dの一部と 2 0 a〜 20 dの一部との間は、 ボンディング装置 (図示せず) により形成された ボンディングワイヤ 34を介して接続される。 そのため、 半導体チップ 1 2， 1 4は、 別体であるが機能的には、 1つのチップとして機能するようにグランド用 パッド 電源用パッド、 信号用パッドなどが相互に接続されている。
図 3は図 1に示す半導体装置を対辺方向からみた縦断面図である。 図 4は、 図 1に示す半導体装置を対角方向からみた縦断面図である。
図 3及ぴ図 4に示されるように、 リードフレーム 22の载置部 22 aに積層さ れた状態で固着された半導体チップ 1 2， 14は、 エポキシ樹脂などからなる封 止樹脂 36によりモールドされて保護される。
半導体装置 10においては、 立体的に積層された半導体チップ 12， 14を回 動方向にずらすことにより、 半導体チップ 14の角部 16 a〜l 6 dが半導体チ ップ 1 2の 4辺から露出させることが可能になる。そのため、半導体チップ 1 2， 14に形成されたボンディングパッド 18 a〜l 8 d， 20 a〜20 d， リード 24 (241〜24n) の間をワイヤボンディング装置 （図示せず） により効率良 く接続することが可能であり、 生産効率を高められる。
また、 半導体装置 10では、 半導体チップ 1 2， 14の相対位置をずらすこと で、 同じ大きさの半導体チップ 1 2， 14同士をマルチ ·チップ'パッケージと することが可能になる。 よって、 半導体装置 10では、 チップとの大きさに関係 なく複数のチップを積層することが可能になり、 省スペース化及び薄型化を実現 しつる。
ここで、 第 2実施例について説明する。
図 5は、 本宪明になる半導体装置の第 2実施例を示す斜視図である。 図 6は、 図 5に示す半導体装置の要部を示す平面図である。 尚、 図 5及ぴ図 6において、 前述した第 1実施例と同一部分には、 同一符号を付してその説明を省略する。 図 5及ぴ図 6に示されるように、 第 2実施例の半導体装置 4 0は、 3つの半導 体チップ 1 2， 1 4， 4 2を 3段に積層するスタックタイプのものである。 半導体チップ 1 2， 1 4 , 4 2は、 夫々、 4 5度ずつ回動方向にずらして立体 的に積層されている。 最下段の半導体チップ 4 2はリードフレーム 2 2の載置部 2 2 aに載置固定されており、 中段の半導体チップ 1 4は半導体チップ 4 2の上 面に固着される。 そして、 最上段の半導体チップ 1 2は半導体チップ 1 4の上面 に固着される。 ·
最下段の半導体チップ 4 2と中段の半導体チップ 1 4との相対位置関係は、 半 導体チップ 4· 2が下チップ、 半導体チップ 1 4が上チップとなり、 互いに中央の 垂直線を軸として水平方向に 4 5度回動させた相対位置で積層される。 また、 最 上段の半導体チップ 1 2と中段の半導体チップ 1 4との相対位置関係は、 前述し た第 1実施例と同様に、 半導体チップ 1 2が上チップ、 半導体チップ 1 4が下チ ップとなり、 互いに中央の垂 镍を軸として水平方向に 4 5度回動させた相対位 置で積層される。
従って、 最下段に配置された半導体チップ 4 2は、 四隅に形成された角部 （は み出し領域） 4 6 a〜4 6 dが上方に配置された半導体チップ 1 4の 4辺 1 4 a 〜1 4 dからはみ出すように露出される。 そして、 露出された角部 4 6 a〜4 6 dの上面には、 複数のボンディングパッド 4 8 a〜4 8 dが形成されている。 また、 中段に配置された半導体チップ 1 4は、 前述した第 1実施例と同様に、 四隅に形成された角部 （はみ出し領域） 1 6 a〜l 6 dが上方に配置された半導 体チップ 1 2の 4辺 1 2 a〜l 2 dからはみ出すように露出される。 そして、 露 出された角部 1 6 a〜 1 6 dの上面には、 複数のボンディングパッド 1 8 a〜 1 8 dが形成されている。
また、 半導体チップ 1 2は、 前述した第 1実施例と同様に、 上面が全て露出し ているので、 4辺 1 2 a〜l 2 dの上面周縁部に複数のボンディングパッド 2 0 a〜2 0 dが形成されている。
そして、 リード 2 4 ( 2 4 1〜2 4 n) と角部 4 6 a〜4 6 dのボンディングパ ッド 4 8 a〜4 8 d、角部 1 6 a〜l 6 dのボンディングパッド 1 8 a〜1 8 d、 半導体チップ 1 2のボンディングパッド 2 0 a〜2 0 dとの間は、 ボンディング 装置 (図示せず)により形成されたボンディングワイヤ 3 2を介して接続される。 また、 ボンディングパッド 4 8 a〜4 8 dの一部と 1 8 a〜l 8 dの一部との間 及びボンディングパッド 1 8 a〜 1 8 dの一部と 2 0 a〜2 0 dの一部との間は、 ボンディング装置 (図示せず) により形成されたボンディングワイヤ 3 4を介し て接続される。 そのため、 半導体チップ 1 2， 1 4 , 4 2は、 別体であるが機能 的には、 1つのチップとして機能するようにグランド用パッド、 電源用パッド、 信号用パッドなどが相互に接続されている。
このように、 2つ以上の半導体チップを積層する場合でも、 各チップ同士を 4 5度ずつ回動方向にずらすことで 2つ以上の半導体チップを立体的に積層したマ ルチ 'チップ'パッケージとすることが可能になる。 よって、 半導体装置 4 0で は、 チップとの大きさに関係なく複数のチップを積層することが可能になり、 省 スペース化及び薄型化を実現しうる。
ここで、 第 3実施例について説明する。
図 7は、 本発明になる半導体装置の第 3実施例を示す平面図である。 尚、 図 7 において、 前述した第 1及び第 2実施例と同一部分には、 同一符号を付してその 説明を省略する。
図 7に示されるように、 第 3実施例の半導体装置 5 0は、 5つの半導体チップ 1 2， 5 2〜5 5を 2段に積層するスタックタイプのものである。 上方に酉己置さ れた半導体チップ 1 2 (上チップ） は、 4つの半導体チップ （下チップ） 5 2〜 5 5の上面に載置固定される。
半導体チップ （上チップ） 1 2の下方に配置された半導体チップ （下チップ） 5 2〜 5 5は、 R AM, R OM等のメモリ領域が基板上に形成された記憶部を有 する副機能チップである。
半導体チップ 5 2〜 5 5は、 夫々が半導体チップ 1 2よりも小さ 、が、 ほぼ同 じ大きさ （面積） の正方形状に形成されており、 角部 （はみ出し領域） 5 6〜5 9が半導体チップ 1 2の各辺よりはみ出すように 4 5度回動された向きでリード フレーム 2 2の载置部 2 2 aに固着される。 そして、 角部 5 6〜5 9には、 複数 のボンディングパッド 5 6 a〜5 9 aが形成されている。 リード 2 4 ( 2 4 1〜2 4 n) と角部 5 6〜5 9のボンディングパッド 5 6 a〜 5 9 a , .半導体チップ 1 2のボンディングパッド 2 0 a〜2 0 d、 との間は、 ボ ンディング装置 （図示せず） により形成されたボンディングワイヤ 3 2を介して 接続される。 また、 ボンディングパッド 5 6 a〜5 9 aの一部と 2 0 a〜 2 0 d の一部との間は、 ボンディング装置 (図示せず) により形成されたボンディング ワイヤ 3 4を介して接続される。 そのため、 半導体チップ 1 2， 5 6〜5 9は、 別体であるが機能的には、 1つのチップとして機能するようにグランド用パッド、 電源用パッド、 信号用パッドなどが相互に接続されている。
このように、 上側の半導体チップ 1 2よりも小さい半導体チップ 5 2〜5 5の 上面に半導体チップ Ί 2を積層する場合でも、 半導体チップ 1 2に対して半導体 チップ 5 2〜5 5を 4 5度ずつ回動方向にずらすことでマルチ ·チップ ·パッケ ージとすることが可能になる。 よって、 半導体装置 5 0では、 チップとの大きさ に関係なく複数のチップを積層することが可能になり、 省スペース化及び薄型化 を実現しうる。
ここで、 第 4実施例について説明する。
図 8は、 本発明になる半導体装置の第 4実施例を示す平面図である。 尚、 図 8 において、 前述した第 1乃至第 3実施例と同一部分には、 同一符号を付してその 説明を省略する。
図 8に示されるように、 第 4実施例の半導体装置 6 0は、 上記第 3実施例と同 様に、 5つの半導体チップ 1 2， 5 2〜5 5を 2段に積層するスタックタイプの ものである。 上方に配置された半導体チップ （上チップ） 1 2は、 4つの半導体 チップ （下チップ） 5 2〜 5 5の上面に載置固定される。
半導体チップ 5 2〜5 5は、 夫々が半導体チップ 1 2よりも小さいが、 ほぼ同 じ大きさ （面積） の正方形状に形成されており、 上方の半導体チップ 1 2に対し て対角方向に水平移動させて所定距離ずらした位置に配置される。 従って、 下方 に配置された半導体チップ 5 2〜5 5は、 半導体チップ 1 2の各角部 （四隅） か ら対角方向に突出した位置に配置されるようにリードフレーム 2 2の载置部 2 2 aに固着される。
この場合、 半導体チップ 1 2よりも小さレ、半導体チップ 5 2〜 5 5が対角方向 にずらしてあるので、 正方形に形成された半導体チップ 5 2〜5 5の 2辺が半導 体チップ 1 2の外側に L字状に突出する露出部 (はみ出し領域) .5 6〜5 9とな る。 そのため、 半導体装置 6 0は、 上記第 3実施例のものよりもボンディングパ ッド 5 6 a〜5 9 aの配置数を増加させることが可能になる。
また、 半導体チップ 5 2〜5 5のボンディングパッド 5 6 a〜 5 9 aは、 半導 体チップ 1 2の 4辺 1 2 a〜l 2 dと ¥ί亍に配置されるため、 リード 2 4 ( 2 4 丄〜 ^ と等距離となるように配置することが可能になる。 そのため、 ボンデ ィング装置 (図示せず) によるリード 2 4 ( 2 4 ^ 2 4。) と半導体チップ 5 2 〜 5 5のボンディングパッド 5 6 a〜 5 9 aとの間のワイヤ接続制御が容易に行 えると共に、 ワイヤ長さ力 S—定になってワイヤの消費量を節約することが可能に なる。
このように、 上側の半導体チップ 1 2よりも小さい半導体チップ 5 2〜5 5の 上面に半導体チップ 1 2を積層する場合でも、 半導体チップ 1 2の対角方向に半 導体チップ 5 2〜5 5をずらすことでマルチ■チップ ·パッケージとすることが 可能になる。 よって、 半導体装置 6 0では、 チップとの大きさに関係なく複数の チップを積層することが可能になり、 省スペース化及び薄型化を実現しうる。 ここで、 第 5実施例について説明する。
図 9は、 本発明になる半導体装置の第 5実施例を示す平面図である。 尚、 図 9 において、 前述した第 1乃至第 4実施例と同一部分には、 同一符号を付してその 説明を省略する。
図 9に示されるように、 第 5実施例の半導体装置 7 0は、 4つの半導体チップ 1 2， 7 2〜7 4を 2段に積層するスタックタイプのものである。 上方に配置さ れた半導体チップ （上チップ） 1 2は、 3つの半導体チップ （下チップ） 7 2〜 7 4の上面に載置固定される。
半導体チップ 7 2〜7 4は、 夫々形状及び大きさ (面積) が異なるチップであ る。 半導体チップ 7 2は、 他の半導体チップ 7 3， 7 4よりも幅広形状であるの で、 半導体チップ 1 2の 2辺 1 2 a， 1 2 bと交差するように回動方向にずらし た位置に配置される。
他の半導体チップ 7 3， 7 4は、 共に小さいチップであるので、 半導体チップ 1 2の残る 2辺 12 c， 12 dと交差するように回動方向にずらした位置に配置 される。
この場合、 半導体チップ 1 2よりも小さレ、半導体チップ 72〜 74が半導体チ ップ 1 2の 4辺 1 2 a〜l 2 dと交差するように回動方向にずらしてあるので、 半導体チップ 72〜 74の角部 （はみ出し領域) 72 a, 72 b, 73 a, 74 aが半導体チップ 1 2の外側に突出することになる。 角部 72 a , 72 b, 73 a, 74 aには、 ボンディングパッド 76 a〜 79 aが設けられている。
このように、 上側の半導体チップ 1 2よりも小さい半導体チップ 72〜 74の 上面に半導体チップ 12を積層する場合でも、 半導体チップ 1 2の 4辺 1 2 a〜 1 2 dを交差する方向に半導体チップ 72〜 74をずらすことでマルチ ·チッ プ.パッケージとすることが可能になる。 よって、 半導体装置 70では、 チップ との大きさに関係なく複数のチップを積層することが可能になり、 省スペース化 及ぴ薄型ィ匕を実現しうる。
ここで、 第 6実施例について説明する。
図 10は、 本発明になる半導体装置の第 6実施例を示す平面図である。 尚、 図
10において、 前述した第 1乃至第 5実施例と同一部分には、 同一符号を付して その説明を省略する。
図 10に示されるように、 第 6実施例の半導体装置 80は、 4つの半導体チッ プ 1 2， 82〜84を 2段に積層するスタックタイプのものである。 上方に配置 された半導体チップ （上チップ） 1 2は、 四隅の角部 1 2 e〜l 2 hが形状及ぴ 大きさ （面積） が異なる 3つの半導体チップ （下チップ） 82〜84の上面に載 置固定される。
半導体チップ 82は、他の半導体チップ 83， 84よりも幅広形状であるので、 半導体チップ 12の 2角部 1 2 e， 1 2 f と交差するようにずらした位置に配置 される。
他の半導体チップ 83， 84は、 共に小さいチップであるので、 半導体チップ 1 2の残る 2角部 1 2 g， 1 2 hと交差するようにずらした位置に配置される。 この場合、 半導体チップ 1 2よりも/ J、さ！/ヽ半導体チップ 82〜 84が半導体チ ップ 1 2の 4隅の角部 1 2 e〜l 2 hと交差するようにずらしてあるので、 半導 体チップ 82〜 84は半導体チップ 1 2力らはみ出す露出部 （はみ出し領域） 8 2 a, 83 a, 84 aが半導体チップ 1 2の外側に突出することになる。そして、 露出部 82 a， 83 a， 84 aには、 ボンディングパッド 86 a〜 88 aが設け られている。
半導体チップ 82の露出部 82 aは、 3辺が半導体チップ 1 2の外側に突出し、 半導体チップ 83， 84の露出部 83 a, 84 aは、 2辺が半導体チップ 1 2の 外側に突出することになるため、 上記第 5実施例のものよりもボンディングパッ ド 86 a〜88 aの配置数を増加させることが可能になる。
また、 半導体装置 80では、 半導体チップ 82〜84のボンディングパッド 8 6 a〜88 aは、 半導体チップ 1 2の 4辺 1 2 a〜 1 2 dと TOに配置されるた め、 リード 24 (24 ^24 ) と等距離となるように配置することが可能にな る。そのため、ボンディング装置（図示せず） によるリード 24 (S S AJ と半導体チップ 82〜84のボンディングパッド 86 a〜88 aとの間のワイヤ 接続制御が容易に行えると共に、 ワイヤ長さが一定になってワイヤの消費量を節 約することが可能になる。
このように、 上側の半導体チップ 1 2よりも小さい半導体チップ 82〜84の 上面に半導体チップ 12を積層する場合でも、 半導体チップ 1 2の角部 1 2 e〜 1 2 hと交差する方向に半導体チップ 8 2〜84をずらすことでマルチ ·チッ プ.パッケージとすることが可能になる。 よって、 半導体装置 80では、 チップ との大きさに関係なく複数のチップを積層することが可能になり、 省スペース化 及び薄型化を実現しうる。
ここで、 第 7実施例について説明する。
図 1 1は、 本発明になる半導体装置の第 7実施例を示す平面図である。 尚、 図 1 1において、 前述した第 1乃至第 6実施例と同一部分には、 同一符号を付して その説明を省略する。
図 1 1に示されるように、 第 7実施例の半導体装置 90は、 上記第 3実施例と 同様に、 5つの半導体チップ 1 2， 92〜95を 2段に積層するスタックタイプ のものである。 上方に配置された半導体チップ （上チップ） 1 2は、 4つの半導 体チップ （下チップ） 92〜 9 5の上面に載置固定される。 半導体チップ 9 2〜9 5は、 夫々が半導体チップ 1 2よりも小さいが、 上方の 半導体チップ 1 2に対して対辺方向に水平移動させて所定距離ずらした位置に配 置される。 従って、 下方に配置された半導体チップ 9 2〜 9 5は、 半導体チップ 1 2の 4辺 1 2 a〜1 2 dから対辺方向に突出した位置に配置されるようにリー ドフレーム 2 2の載置部 2 2 aに固着される。
この場合、 半導体チップ 1 2よりも小さ V、半導体チップ 9 2〜 9 5が対辺方向 にずらしてあるので、 長方形状に形成された半導体チップ 9 2〜 9 5は、 半導体 チップ 1 2の外側に突出する長辺部分が半導体チップ 1 2からはみ出す露出部 (はみ出し領域） 9 6〜 9 9になる。 そのため、 半導体装置 9 0は、 ボンディン グパッド 9 6 a〜 9 9 aの配置数を增加させることが可能になる。
また、 半導体チップ 9 2〜 9 5のボンディングパッド 9 6 a〜 9 9 aは、 半導 体チップ 1 2の 4辺 1 2 a〜l 2 dと ffiに配置されるため、 リード 2 4 ( 2 4 i S J と等距離となるように配置することが可能になる。 そのため、 ボンデ イング装置 （図示せず） によるリード 2 4 ( Z i Z A n) と半導体チップ 9 2 〜 9 5のボンディングパッド 9 6 a〜 9 9 aとの間のワイヤ接続制御が容易に行 えると共に、 ワイヤ長さが一定になつてワイヤの消費量を節約することが可能に なる。
このように、 上側の半導体チップ 1 2よりも小さい半導体チップ 9 2〜9 5の 上面に半導体チップ 1 2を積層する場合でも、 半導体チップ 1 2の対辺方向に半 導体チップ 9 2〜9 5をずらすことでマルチ ·チップ ·パッケージとすることが 可能になる。 よって、 半導体装置 9 0では、 チップとの大きさに関係なく複数の チップを積層することが可能になり、 省スペース化及び薄型化を実現しうる。 尚、 上記実施の形態では、 半導体チップをリードフレームに載置させる構成に ついて説明したが、これに限らず、例えば、 QFP(Quad Flat Package)， BGA(Ball Grid Array)， LGA (Land Grid Array)，スタックド CSP (Chip Scale Package)などの半導 体装置にも適用できるのは勿論である。

Claims

請求の範囲
1 . 複数のチップを積層し、 該チップの上面周縁に形成されたパッドと チ ップの周辺に配置された外部接続端子または他のチップのパッドとの間をワイヤ 接続する半導体装置において、
積層された複数のチ Vプのうち下方に配置される下チップと該下チップの上面 に載置される上チップとの相対位置をずらし、 且つ下チップの上面のうち ftjf己上 チップからはみ出した領域にボンディングパッドを形成し、 該ボンディングパッ ドと前記外部接続端子または他のチップのパッドとの間をワイヤ接続したことを 特徴とする半導体装置。
2. 前記クレーム 1記載の半導体装置において、
前記上チップに対して前記下チップを所定角度回動させ、 前記下チップの上面 のうち前記上チップからはみ出した領域にボンディングパッドを形成したことを 特徵とする半導体装置。
3 . 前記クレーム 1または 2記載の何れかの半導体装置において、
前記上チップと前記下チップとが略同じ大きさである場合、 パッド数の少ない 方のチップを下チップとしたことを特徴とする半導体装置。
4. 前記クレーム 1または 2記載の半導体装置において、
前記上チップよりも面積の小さい前記下チップを複数配置し、 前記複数の下チ ップの上面のうち前記上チップからはみ出した領域にボンディングパッドを形成 したことを特徴とする半導体装置。
5 . 前記クレーム 4記載の半導体装置において、
前記複数の下チップは、 前記上チップの四隅を支持するように配置されたこと を特徴とする半導体装置。
6 . 前記クレーム 4記載の半導体装置において、
ΙΐίΙΒ複数の下チップは、 前記上チップの四辺を支持するように配置されたこと を特徴とする半導体装置。
7 . 前記クレーム 4記载の半導体装置において、
前記複数の下チップは、 夫々の大きさ及び形状が異なることを特徴とする半導 体装置。
8 . 前記クレーム 4記載の半導体装置において、
前記複数の下チップは、 夫々の大きさが略同じであることを特徴とする半導体 装置。
PCT/JP2003/003443 2003-03-20 2003-03-20 半導体装置 WO2004084304A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2003/003443 WO2004084304A1 (ja) 2003-03-20 2003-03-20 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2003/003443 WO2004084304A1 (ja) 2003-03-20 2003-03-20 半導体装置

Publications (1)

Publication Number Publication Date
WO2004084304A1 true WO2004084304A1 (ja) 2004-09-30

Family

ID=33018172

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/003443 WO2004084304A1 (ja) 2003-03-20 2003-03-20 半導体装置

Country Status (1)

Country Link
WO (1) WO2004084304A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181286A (ja) * 1992-12-14 1994-06-28 Toshiba Corp 半導体装置
EP0890989A1 (en) * 1997-01-24 1999-01-13 Rohm Co., Ltd. Semiconductor device and method for manufacturing thereof
JP2002217356A (ja) * 2001-01-19 2002-08-02 Nec Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181286A (ja) * 1992-12-14 1994-06-28 Toshiba Corp 半導体装置
EP0890989A1 (en) * 1997-01-24 1999-01-13 Rohm Co., Ltd. Semiconductor device and method for manufacturing thereof
JP2002217356A (ja) * 2001-01-19 2002-08-02 Nec Corp 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
W. Stephen LACY et al., "The offset cube: A three-dimensional multicomputer network topology using through-wafer optics." IEEE TRANSACTIONS ON PARALLEL AND DISTRIBUTED SYSTEMS, September, 1998, Vol. 9, No. 9, pages 893 - 907 *

Similar Documents

Publication Publication Date Title
KR100618892B1 (ko) 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
TWI357663B (en) Multiple chip package module having inverted packa
TWI278947B (en) A multi-chip package, a semiconductor device used therein and manufacturing method thereof
US6836002B2 (en) Semiconductor device
US9177886B2 (en) Semiconductor package including chip support and method of fabricating the same
KR101413220B1 (ko) 인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조방법
US7358616B2 (en) Semiconductor stacked die/wafer configuration and packaging and method thereof
US20080042253A1 (en) Stack type ball grid array package and method for manufacturing the same
JP2004172157A (ja) 半導体パッケージおよびパッケージスタック半導体装置
KR20030018204A (ko) 스페이서를 갖는 멀티 칩 패키지
KR101964389B1 (ko) 수직 상호연결들을 갖는 집적 회로 패키징 시스템 및 그 제조 방법
WO2012107972A1 (ja) 半導体装置
KR101590540B1 (ko) 베이스 구조 디바이스를 갖춘 집적회로 패키지 시스템
JP2009506571A (ja) インターポーザー基板に接続するための中間コンタクトを有するマイクロ電子デバイスおよびそれに関連する中間コンタクトを備えたマイクロ電子デバイスをパッケージする方法
KR20040053902A (ko) 멀티 칩 패키지
US20060073635A1 (en) Three dimensional package type stacking for thinner package application
US20060289981A1 (en) Packaging logic and memory integrated circuits
US8283765B2 (en) Semiconductor chip and stacked semiconductor package having the same
US7235870B2 (en) Microelectronic multi-chip module
TW200807682A (en) Semiconductor package and method for manufacturing the same
JP2003264260A (ja) 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板
KR20160047841A (ko) 반도체 패키지
US20040238924A1 (en) Semiconductor package
WO2004084304A1 (ja) 半導体装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Country of ref document: JP