KR20120125163A - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명은 반도체 장치를 보다 적은 공정으로 제작하는 것을 과제로 한다.
트랜지스터와 화소 전극을 가지고, 트랜지스터는 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 절연층과, 제 1 절연층 위의 반도체층과, 반도체층 위의 제 2 절연층과, 제 2 절연층 위의 제 2 게이트 전극을 가지고, 제 1 게이트 전극은 제 1 절연층을 통하여, 반도체층과 중첩되는 영역을 가지고, 제 2 게이트 전극은 제 2 절연층을 통하여, 반도체층과 중첩되는 영역을 가지고, 화소 전극은 제 2 절연층 위에 설치되고, 제 1 영역은 제 2 게이트 전극의 적어도 일부가 반도체층의 적어도 일부와 중첩되는 영역 중 적어도 일부의 영역이며, 제 2 영역은 화소 전극이 설치된 영역 중 적어도 일부의 영역이며, 제 1 영역에서의 제 2 절연층은 제 2 영역에서의 제 2 절연층보다 얇다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치, 표시 장치, 발광 장치, 및 그들의 제작 방법에 관한 것이다. 특히, 트랜지스터를 이용한 반도체 장치, 표시 장치, 발광 장치, 및 그들의 제작 방법에 관한 것이다. 또는, 반도체 장치, 표시 장치, 발광 장치를 이용한 전자기기에 관한 것이다.
반도체층을 사이에 두고 상하에 게이트 전극을 가지는 구성의 트랜지스터에서는 온 전류를 늘리는 것이, 또는, 스레숄드값을 제어하여 오프 전류를 저감할 수 있는 것이 알려져 있다. 이러한 구성의 트랜지스터는 더블 게이트형의 트랜지스터 또는, 듀얼 게이트형의 트랜지스터라고 불리고 있다. 이하, 이러한 구성의 트랜지스터를, 백 게이트 전극을 가지는 보텀 게이트형의 트랜지스터라고도 부르기도 한다.
백 게이트 전극을 가지는 보텀 게이트형의 트랜지스터는 예를 들면, 표시 장치에 이용할 수 있다. (특허문헌 1의 도 7 등 참조).
일본국 특개 2010-109342호 공보
특허문헌 1에 기재된 표시 장치에 있어서, 개구율을 높이기 위해, 또는, 화소 전극에의 노이즈를 줄이기 위해, 트랜지스터의 위에는, 평탄화용의 절연층이 형성되고, 이 평탄화용의 절연층 위에 화소 전극이 형성되어 있다. 여기서, 트랜지스터의 백 게이트 전극은 이 평탄화용의 절연층의 하층이고, 트랜지스터의 반도체층(채널이 형성되는 반도체층)에 가까운 위치에 배치된다.
특허문헌 1에 기재된 표시 장치에서, 백 게이트 전극은 화소 전극과는 다른 층에 형성되므로, 백 게이트 전극을 제공하지 않는 구성의 트랜지스터를 이용한 표시 장치보다, 그 제작 공정이 증가한다는 과제가 있다.
표시 장치의 제작 공정의 증가를 저감하기 위해, 백 게이트 전극과 화소 전극을 같은 층에 형성하면, 백 게이트 전극과 트랜지스터의 반도체층의 사이에 평탄화용의 절연층이 존재한다. 평탄화용의 절연층은 일반적으로 두께가 두껍기 때문에, 이 백 게이트 전극이 충분히 기능을 할 수 없다는 과제가 있다.
본 발명의 일 양태는 백 게이트 전극을 가지는 보텀 게이트형의 트랜지스터를 이용한 반도체 장치를, 보다 적은 공정으로 제작하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 보다 적은 공정으로 제작할 수 있는, 백 게이트 전극을 가지는 보텀 게이트형의 트랜지스터를 이용한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 백 게이트 전극에 의해 반도체층에 강한 전계를 가할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 스레숄드 전압이 제어되는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 노멀리 오프 상태가 되기 쉬운 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 온 전류가 큰 트랜지스터를 이용한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 광이 채널 등에 입사하는 것을 억제할 수 있는 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 열화하기 어려운 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 하프톤 마스크 또는 그레이톤 마스크를 이용하여, 트랜지스터의 채널 위에 형성하는 절연층의 두께를 다르게 하는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 공정수의 증가를 억제하면서, 보다 좋은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 공정수의 증가를 억제함으로써, 비용의 증가를 억제한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 오프 전류가 적은 트랜지스터를 이용하여, 정확한 표시를 행할 수 있는 표시 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 개구율이 높은 표시 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 화소 전극에의 노이즈가 적은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 화소 전극 아래에 형성되는 절연층이 백 게이트 전극 아래에 형성되는 절연층보다 두꺼운 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는 이러한 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 이것들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 확실히 알 수 있는 것으로, 명세서, 도면, 청구항 등의 기재로부터, 이것들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 양태는 트랜지스터와 화소 전극을 가지고, 트랜지스터는 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 절연층과, 제 1 절연층 위의 반도체층과, 반도체층 위의 제 2 절연층과, 제 2 절연층 위의 제 2 게이트 전극을 가지고, 제 1 게이트 전극은 제 1 절연층을 통하여 반도체층과 중첩되는 영역을 가지고, 제 2 게이트 전극은 제 2 절연층을 통하여 반도체층과 중첩되는 영역을 가지고, 화소 전극은 제 2 절연층 위에 형성되고, 제 1 영역은 제 2 게이트 전극의 적어도 일부가 반도체층의 적어도 일부와 중첩되는 영역 중 적어도 일부의 영역이며, 제 2 영역은 화소 전극이 설치된 영역 중 적어도 일부의 영역이며, 제 1 영역에서의 제 2 절연층은 제 2 영역에서의 제 2 절연층보다 얇은 것을 특징으로 하는 반도체 장치이다.
트랜지스터는 제 1 전극과 제 2 전극을 더 가지고, 제 1 전극과 제 2 전극의 한쪽을 소스 전극으로 하고, 다른 한쪽을 드레인 전극으로 할 수 있다. 화소 전극은 제 2 절연층에 형성된 개구에서, 트랜지스터와 전기적으로 접속되어 있어도 좋다.
제 2 절연층은 컬러 필터, 또는 블랙 매트릭스의 어느 한쪽, 또는 양쪽 모두를 포함하고 있어도 좋다.
본 발명의 일 양태는 절연 표면 위에 제 1 게이트 전극을 형성하고, 제 1 게이트 전극 위에 제 1 절연층을 형성하고, 제 1 절연층 위에 제 1 절연층을 통하여 제 1 게이트 전극의 적어도 일부와 적어도 일부가 중첩되는 반도체층을 형성하고, 반도체층 위에 제 1 영역과 제 2 영역을 가지고, 제 1 영역이 제 2 영역보다 얇은 제 2 절연층을 형성하고, 제 2 절연층 위에 제 2 절연층의 제 1 영역을 통하여 반도체층의 적어도 일부와 적어도 일부가 중첩되는 제 2 게이트 전극과, 제 2 절연층의 제 2 영역의 적어도 일부의 위에, 화소 전극의 적어도 일부를 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
본 발명의 일 양태는 절연 표면 위에 제 1 게이트 전극을 형성하고, 제 1 게이트 전극 위에 제 1 절연층을 형성하고, 제 1 절연층 위에 제 1 절연층을 통하여 제 1 게이트 전극의 적어도 일부와 적어도 일부가 중첩되는 반도체층을 형성하고, 반도체층 위에 제 1 영역과 제 2 영역을 가지고 제 1 영역이 제 2 영역보다 얇고, 또한 관통하는 개구를 가지는 제 2 절연층을 형성하고, 제 2 절연층 위에 제 2 절연층의 제 1 영역을 통하여 반도체층의 적어도 일부와 적어도 일부가 중첩되는 제 2 게이트 전극과, 제 2 절연층의 제 2 영역의 적어도 일부의 위에 적어도 일부가 중첩되고, 또한 관통하는 개구에서 하방의 배선 또는 전극과 접하는 화소 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
제 2 절연층은 하프톤 마스크, 그레이톤 마스크, 위상 시프트 마스크, 또는 다계조 마스크를 이용하여 형성해도 좋다.
본 발명의 일 양태에 의해, 백 게이트 전극을 가지는 보텀 게이트형의 트랜지스터를 이용한 반도체 장치를, 보다 적은 공정으로 제작할 수 있다. 또는, 보다 적은 공정으로 제작할 수 있는 백 게이트 전극을 가지는 보텀 게이트형의 트랜지스터를 이용한 반도체 장치를 제공할 수 있다. 또는, 백 게이트 전극에 의해 반도체층에 강한 전계를 가할 수 있는 반도체 장치를 제공할 수 있다. 또는, 스레숄드 전압이 제어되는 반도체 장치를 제공할 수 있다. 또는, 노멀리 오프 상태가 되기 쉬운 반도체 장치를 제공할 수 있다. 또는, 온 전류가 큰 트랜지스터를 이용한 반도체 장치를 제공할 수 있다. 또는, 하프톤 마스크, 그레이톤 마스크, 위상 시프트 마스크, 또는 다계조 마스크 등을 이용하여, 트랜지스터의 채널의 위에 형성하는 절연층의 두께를 다르게 하는 반도체 장치를 제공할 수 있다. 또는, 공정수의 증가를 억제하면서, 보다 좋은 반도체 장치를 제공할 수 있다. 또는, 공정수의 증가를 억제함으로써, 비용의 증가를 억제한 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 적은 트랜지스터를 이용하여, 정확한 표시를 행할 수 있는 표시 장치를 제공할 수 있다. 또는, 개구율이 높은 표시 장치를 제공할 수 있다. 또는, 화소 전극에의 노이즈가 적은 표시 장치를 제공할 수 있다. 또는, 화소 전극 아래에 형성되는 절연층이 백 게이트 전극 아래에 형성되는 절연층보다 두꺼운 표시 장치를 제공할 수 있다.
도 1은 반도체 장치의 구성을 나타낸 단면도.
도 2는 반도체 장치의 구성을 나타낸 단면도.
도 3은 반도체 장치의 구성을 나타낸 단면도.
도 4는 반도체 장치의 구성을 나타낸 단면도.
도 5는 반도체 장치의 구성을 나타낸 단면도.
도 6은 반도체 장치의 구성을 나타낸 단면도.
도 7은 반도체 장치의 구성을 나타낸 단면도.
도 8은 반도체 장치의 구성을 나타낸 단면도.
도 9는 반도체 장치의 구성을 나타낸 단면도.
도 10은 반도체 장치의 구성을 나타낸 단면도.
도 11은 반도체 장치의 구성을 나타낸 단면도.
도 12는 반도체 장치의 구성을 나타낸 단면도.
도 13은 반도체 장치의 구성을 나타낸 단면도.
도 14는 반도체 장치의 구성을 나타낸 단면도.
도 15는 반도체 장치의 구성을 나타낸 단면도.
도 16은 반도체 장치의 구성을 나타낸 단면도.
도 17은 반도체 장치의 구성을 나타낸 단면도.
도 18은 반도체 장치의 구성을 나타낸 단면도.
도 19는 반도체 장치의 구성을 나타낸 단면도.
도 20은 반도체 장치의 구성을 나타낸 단면도.
도 21은 반도체 장치의 구성을 나타낸 단면도.
도 22는 반도체 장치의 구성을 나타낸 단면도.
도 23은 반도체 장치의 구성을 나타낸 단면도.
도 24는 반도체 장치의 구성을 나타낸 단면도.
도 25는 반도체 장치의 구성을 나타낸 단면도.
도 26은 반도체 장치의 구성을 나타낸 단면도.
도 27은 반도체 장치의 구성을 나타낸 단면도.
도 28은 반도체 장치의 구성을 나타낸 단면도.
도 29는 반도체 장치의 구성을 나타낸 단면도.
도 30은 반도체 장치의 구성을 나타낸 단면도.
도 31은 반도체 장치의 구성을 나타낸 단면도.
도 32는 반도체 장치의 구성을 나타낸 단면도.
도 33은 반도체 장치의 구성을 나타낸 단면도.
도 34는 반도체 장치의 구성을 나타낸 단면도.
도 35는 반도체 장치의 구성을 나타낸 단면도.
도 36은 반도체 장치의 구성을 나타낸 단면도.
도 37은 반도체 장치의 구성을 나타낸 단면도.
도 38은 반도체 장치의 구성을 나타낸 단면도.
도 39는 반도체 장치의 구성을 나타낸 단면도.
도 40은 반도체 장치의 구성을 나타낸 단면도.
도 41은 반도체 장치의 구성을 나타낸 단면도.
도 42는 반도체 장치의 구성을 나타낸 단면도.
도 43은 반도체 장치의 구성을 나타낸 단면도.
도 44는 반도체 장치의 구성을 나타낸 단면도.
도 45는 반도체 장치의 구성을 나타낸 단면도.
도 46은 반도체 장치의 구성을 나타낸 단면도.
도 47은 반도체 장치의 구성을 나타낸 단면도.
도 48은 반도체 장치의 구성을 나타낸 단면도.
도 49는 반도체 장치의 구성을 나타낸 단면도.
도 50은 반도체 장치의 구성을 나타낸 단면도.
도 51은 반도체 장치의 구성을 나타낸 단면도.
도 52는 반도체 장치의 구성을 나타낸 단면도.
도 53은 반도체 장치의 구성을 나타낸 상면도.
도 54는 반도체 장치의 구성을 나타낸 상면도.
도 55는 반도체 장치의 구성을 나타낸 회로도.
도 56은 반도체 장치의 구성을 나타낸 회로도.
도 57은 반도체 장치의 구성을 나타낸 회로도.
도 58은 반도체 장치의 구성을 나타낸 단면도.
도 59는 반도체 장치의 제작 방법을 나타낸 도면.
도 60은 반도체 장치의 제작 방법을 나타낸 도면.
도 61은 반도체 장치의 제작 방법을 나타낸 도면.
도 62는 반도체 장치의 제작 방법을 나타낸 도면.
도 63은 반도체 장치의 제작 방법을 나타낸 도면.
도 64는 반도체 장치의 제작 방법을 나타낸 도면.
도 65는 반도체 장치의 구성을 나타낸 단면도.
도 66은 반도체 장치의 구성을 나타낸 단면도.
도 67은 전자기기를 나타낸 도면.
도 68은 전자기기를 나타낸 도면.
도 69는 산화물 반도체층의 구조를 설명한 도면.
도 70은 산화물 반도체층의 구조를 설명한 도면.
도 71은 산화물 반도체층의 구조를 설명한 도면.
도 72는 표시 모듈을 나타낸 도면.
이하, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에 있어서, 동일 부분 또는 동일한 기능을 가지는 부분에 대해서는 동일한 부호를 다른 도면 간에 공통으로 이용하고 그 반복 설명은 생략한다.
또한, 어느 하나의 실시형태 중에서 설명하는 내용(일부의 내용이어도 좋음)은 그 실시형태에 설명하는 다른 내용(일부의 내용이어도 좋음) 및/또는 하나 혹은 복수의 다른 실시형태에 설명하는 내용(일부의 내용이어도 좋음)에 대하여, 적용, 조합 또는 치환 등을 행할 수 있다.
또한, 어느 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)의 구성은 그 도면의 다른 부분의 구성, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음)의 구성 및/또는 하나 혹은 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)의 구성과 조합할 수 있다.
또한, 도면에서, 크기, 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태의 일 양태는 반드시 그 스케일에 한정되는 것은 아니다. 또는, 도면은 이상적인 예를 모식적으로 나타낸 것이다. 따라서, 본 발명의 실시형태의 일 양태는 도면에 나타낸 형상 등에 한정되는 것은 아니다. 예를 들면, 제조 기술에 의한 형상의 편차, 오차에 의한 형상의 편차 등을 포함하는 것이 가능하다.
또한, 「X와 Y가 접속되어 있다」고 명시적으로 기재하는 경우는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 여기서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다. 따라서, 소정의 접속 관계, 예를 들면, 도면 또는 문장에 나타난 접속 관계에 한정되지 않고, 도면 또는 문장에 나타난 접속 관계 이외의 것도 포함하는 것으로 한다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y와의 전기적인 접속을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드 등)가 X와 Y와의 사이에 하나 이상 접속되는 것이 가능하다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로가 X와 Y의 사이에 하나 이상 접속되는 것이 가능하다. 또한, 일례로서 X와 Y의 사이에 다른 회로를 사이에 두고 있어도, X로부터 출력된 신호가 Y에 전달되는 경우는 X와 Y는 기능적으로 접속되어 있는 것으로 한다.
또한, 「X와 Y가 전기적으로 접속되어 있다」고 명시적으로 기재하는 경우는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 즉, 「전기적으로 접속되어 있다」고 명시적으로 기재하는 경우는, 단지, 「접속되어 있다」고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
또한, 회로도 상은 독립적인 구성 요소들이 전기적으로 접속하도록 도시되어 있는 경우에도, 실제로는, 예를 들면 배선의 일부가 전극으로서도 기능하는 경우 등 하나의 도전층이 배선 및 전극과 같은 복수의 구성 요소의 기능을 겸하고 있는 경우도 있다. 본 명세서에서 전기적으로 접속이란, 이와 같은 하나의 도전층이 복수의 구성 요소의 기능을 겸하고 있는 경우도 그 범주에 포함한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 반도체 장치 등(표시 장치, 발광 장치 등)의 일 양태에 대하여 도면을 참조하여 설명한다.
본 발명의 일 양태의 반도체 장치의 단면도를 도 1(A)에 나타낸다. 반도체 장치는 절연 표면(또는 절연 기판)(200)의 위에, 트랜지스터(100)와 전극(110)을 가진다. 트랜지스터(100)는 전극(101)과, 전극(101) 위의 절연층(102)과, 절연층(102) 위의 반도체층(103)과, 반도체층(103) 위의 절연층(105)과, 절연층(105) 위의 전극(106)을 가진다. 전극(101)은 절연층(102)을 통하여, 반도체층(103)과 중첩되는 영역을 가진다. 전극(106)은 절연층(105)을 통하여, 반도체층(103)과 중첩되는 영역을 가진다. 전극(110)은 절연층(105) 위에 설치된다. 영역(121)은 전극(106)의 적어도 일부가 반도체층(103)의 적어도 일부와 중첩되는 영역 중 적어도 일부의 영역이다. 영역(122)은 전극(110)이 설치된 영역 중 적어도 일부의 영역이다. 영역(121)에서의 절연층(105)은 영역(122)에서의 절연층(105)보다 얇다. 절연층(105)은 영역(121)과 영역(121)보다 두꺼운 영역(122)을 가지고, 영역(121)은 전극(106)과 반도체층(103)이 중첩되는 영역의 적어도 일부의 영역이며, 영역(122)은 전극(110)의 적어도 일부와 중첩한다고도 할 수 있다.
여기서, 전극(101)은 트랜지스터(100)의 제 1 게이트 전극으로서, 전극(106)은 트랜지스터(100)의 제 2 게이트 전극(백 게이트 전극)으로서 기능시킬 수 있다. 또한, 전극(110)은 화소 전극으로서 기능시킬 수 있다. 절연층(105)의 얇은 영역(영역(121))을 통하여 전극(106)은 반도체층(103)과 중첩되기 때문에, 전극(106)은 백 게이트 전극으로서 충분히 기능한다. 전극(110)과 전극(106)은 같은 도전막을 에칭함으로써 형성된 것이어도 좋다. 이 경우, 전극(110)과 전극(106)은 같은 재료를 가지고, 대체로 같은 막두께를 가진다. 또한, 전극(110)과 전극(106)은 다른 도전막을 에칭함으로써 형성된 것이어도 좋다. 같은 도전막을 에칭하는 경우에는, 프로세스 공정수를 저감할 수 있다.
또한, 트랜지스터는 제 1 게이트 전극과 제 2 게이트 전극(백 게이트 전극)을 양쪽 모두 가지는 것이 바람직하다. 단, 본 발명의 실시형태의 일 양태는 이것에 한정되지 않고, 제 1 게이트 전극 또는 제 2 게이트 전극(백 게이트 전극)의 어느 한쪽만을 가지고, 다른 한쪽을 갖지 않는 것도 가능하다. 예를 들면, 도 66(C)에 나타낸 바와 같이, 전극(106)을 갖지 않는 구성이어도 좋다. 그러한 경우에도, 트랜지스터로서 기능시킬 수 있다.
도 1(A)에서, 트랜지스터(100)는 전극(104a)과 전극(104b)을 더 가진다. 전극(104a)과 전극(104b)의 한쪽을 소스 전극으로 하고, 다른 한쪽을 드레인 전극으로 할 수 있다. 도 1(A)에서는 전극(104a)과 전극(104b)이 반도체층(103)의 상방에(예를 들면, 전극(104a)과 전극(104b)이 반도체층(103)의 상면 및 측면과 접하도록) 형성되어 있다. 반도체층(103)의 하면과, 전극(104a) 및 전극(104b)은 접하지 않는다.
또한, 트랜지스터는 소스 전극과 드레인 전극을 양쪽 모두 가지는 것이 바람직하다. 단, 본 발명의 실시형태의 일 양태는 이것에 한정되지 않고, 트랜지스터가 소스 전극 또는 드레인 전극의 어느 한쪽만을 가지고, 다른 한쪽을 갖지 않는 것도 가능하고, 양쪽 모두를 갖지 않는 것도 가능하다. 그러한 경우에도 이 트랜지스터가 반도체층(103)을 이용하여 다른 소자(예를 들면, 다른 트랜지스터)에 접속되도록 하면, 반도체층(103)에 채널이 형성되는 트랜지스터를 정상적으로 기능시킬 수 있다.
또한, 트랜지스터란 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극)의 사이에 채널 영역을 가지고 있고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다. 여기서, 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스로서 기능하는 부분, 및 드레인으로서 기능하는 부분을, 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서 소스와 드레인의 한쪽을 제 1 단자, 제 1 전극, 또는 제 1 영역이라고 표기하고, 소스와 드레인의 다른 한쪽을 제 2 단자, 제 2 전극, 또는 제 2 영역이라고 표기하는 경우가 있다.
전극(110)은 절연층(105)에 형성된 개구를 통하여, 트랜지스터(100)와 전기적으로 접속할 수 있다.
또한, 「X의 위에 Y가」, 혹은, 「X 위에 Y가」라고 명시적으로 기재하는 경우는 X의 위에 Y가 직접 접하고 있는 것에 한정되지 않는다. 직접 접하지는 않는 경우, 즉, X와 Y의 사이에 다른 대상물이 개재하는 경우도 포함하는 것으로 한다. 여기서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
따라서 예를 들면, 「층 X의 위에(혹은 층 X 위에), 층 Y가」라고 명시적으로 기재되어 있는 경우는, 층 X의 위에 직접 접하여 층 Y가 있는 경우와, 층 X의 위에 직접 접하여 다른 층(예를 들면 층 Z 등)이 있고, 그 위에 직접 접하여 층 Y가 있는 경우를 포함하는 것으로 한다. 또한, 다른 층(예를 들면 층 Z 등)은 단층이어도 좋고, 복층(적층)이어도 좋다.
또한, 「X의 상방에 Y가」라고 명시적으로 기재되어 있는 경우에 대해서도 마찬가지이며, X의 위에 Y가 직접 접하고 있는 것에 한정되지 않고, X와 Y와의 사이에 다른 대상물이 개재하는 경우도 포함하는 것으로 한다. 따라서 예를 들면, 「층 X의 상방에, 층 Y가」라고 하는 경우는, 층 X의 위에 직접 접하여 층 Y가 있는 경우와, 층 X의 위에 직접 접하여 다른 층(예를 들면 층 Z 등)이 있고, 그 위에 직접 접하여 층 Y가 있는 경우를 포함하는 것으로 한다. 또한, 다른 층(예를 들면 층 Z 등)은 단층이어도 좋고, 복층(적층)이어도 좋다.
또한, 「X 아래에 Y가」 혹은, 「X의 하방에 Y가」의 경우에 대해서도, 마찬가지이다.
또한, 도 9(A)에 나타낸 바와 같이, 반도체층(103) 중 전극(104a) 및 전극(104b)과 중첩되지 않는 영역의 두께가 얇게 되어 있어도 좋다. 예를 들면, 전극(104a)과 전극(104b)을 제작하기 위한 에칭 가공을 할 때에, 전극(104a) 및 전극(104b)이 되는 층의 하층에 존재하는 반도체층(103)의 표면의 일부가 에칭되어도 좋다. 이렇게 하여, 반도체층(103) 중 채널이 되는 영역의 적어도 일부가 얇아진 트랜지스터(또는, 채널의 상부와 전극(104a) 및 전극(104b)과의 사이 등에 채널 보호막이 없는 트랜지스터)를, 채널 에칭형의 트랜지스터라고 부르는 경우가 있다.
본 발명의 반도체 장치의 일 양태는 도 1(A)에 한정되지 않는다. 이하에, 본 발명의 반도체 장치의 그 외의 구성의 예를 나타낸다. 또한, 도 1(A)과 같은 부분은 같은 부호를 이용하여 나타내고, 설명은 생략한다.
예를 들면, 도 1(B)에 나타낸 바와 같이, 반도체층(103)과 전극(104a)과 전극(104b)의 사이에 절연층(107)이 형성된 구성으로 할 수도 있다. 절연층(107)은 전극(104a)과 전극(104b)을 제작하기 위한 에칭 가공을 할 때에, 반도체층(103)(특히, 반도체층(103)의 채널이 되는 영역)이 에칭되는 것을 방지하기 위한 보호막(채널 보호막)으로서의 기능을 가진다. 채널 보호막이 형성된 트랜지스터를 채널 보호형의 트랜지스터라고 부르는 경우가 있다. 이 경우, 반도체층(103)을 얇게 할 수 있기 때문에, 트랜지스터(100)의 S값을 좋게(작게) 할 수 있다.
또한, 채널 보호형의 트랜지스터로 하는 경우, 도 65(D)에 나타낸 바와 같이, 영역(121)에서 절연층(105)을 제거하는 것이 가능하다. 그 경우, 전극(106)과 절연층(107)은 일부에서 직접 접하는 구조가 된다. 이와 같이 함으로써, 전극(106)은 백 게이트 전극으로서, 보다 강한 전계를 반도체층(103)에 인가하는 것이 가능하게 된다.
또는, 예를 들면, 도 2(A)에 나타낸 바와 같이, 전극(104a)과 전극(104b)은 반도체층(103)의 하방에(예를 들면, 전극(104a)과 전극(104b)의 상면 및 단면의 일부가 반도체층(103)의 하면과 접하도록) 형성해도 좋다. 이와 같이 함으로써, 반도체층(103)은 전극(104a)과 전극(104b)을 에칭할 때의 데미지를 받지 않게 할 수 있다. 또는, 반도체층(103)을 얇게 할 수 있어 S값을 좋게(S값을 작게) 할 수 있다.
또는, 예를 들면, 도 3(A)에 나타낸 바와 같이, 반도체층(103)의 단부(131a) 및 단부(131b)와, 전극(104a) 및 전극(104b)의 단부(132a) 및 단부(132b)가, 대략 정렬된 형상으로 할 수도 있다. 동일한 마스크를 이용하여 에칭함으로써, 이러한 반도체층(103)과 전극(104a) 및 전극(104b)은 반도체막과 이 반도체막 위의 도전막과의 적층막을 형성할 수 있다. 이 마스크로서 노광에 이용하는 광의 투과율이 서로 다른 영역을 3개 이상 가지는 포토마스크(이하, 하프톤 마스크, 그레이톤 마스크, 위상 시프트 마스크, 또는 다계조 마스크라고 함)를 이용할 수 있다. 하프톤 마스크를 이용함으로써, 1장의 마스크를 이용한 에칭 공정에 의해, 반도체층(103)이 노출된 영역과 반도체층(103)이 제거된 영역을 형성할 수 있다. 이렇게 하여, 트랜지스터(100)의 제작 공정을 더욱 줄여, 더욱 반도체 장치의 저비용화를 실현할 수 있다. 또한, 하프톤 마스크를 이용하여 반도체층(103)과 전극(104a) 및 전극(104b)을 형성한 경우, 전극(104a) 및 전극(104b)의 아래에는, 반드시 반도체층(103)이 존재하는 구성이 된다. 또한, 단부(132a) 및/또는 단부(132b)는 계단 형상으로 되어 있는 경우도 있다.
또는, 도 3(B)에 나타낸 바와 같이, 도 3(A)에 나타낸 구성에서 채널 보호막으로서 기능하는 절연층(107)을 형성할 수도 있다. 이와 같이, 도 3(B) 이외의 경우에도, 채널 보호막을 형성하지 않은 다양한 트랜지스터에서, 채널 보호막을 추가하여 형성할 수 있다.
또는, 예를 들면, 도 9(A)에 나타낸 바와 같이, 반도체층(103)과 전극(104a) 및 전극(104b)과의 사이에, 도전층(108a) 및 도전층(108b)을 가지는 구성으로 할 수도 있다. 도전층(108a) 및 도전층(108b)은 예를 들면, 도전성을 부여하는 불순물 원소가 첨가된 반도체층을 이용하여 형성할 수 있다. 또는, 예를 들면, 도전층(108a) 및 도전층(108b)은 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 또는, 예를 들면, 도전층(108a) 및 도전층(108b)은 도전성을 부여하는 불순물 원소가 첨가된, 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 또한, 도 1(A) 등의 경우에, 반도체층(103)의 일부의 영역에, 도전성을 부여하는 불순물 원소가 첨가되어 있어도 좋다. 도전성을 부여하는 불순물 원소의 일례로서 인, 비소, 붕소, 수소, 주석 등이 있다.
여기서, 도 9(A)에서 반도체층(103) 중, 전극(104a) 및 전극(104b), 및, 도전층(108a) 및 도전층(108b)과 중첩되지 않는 영역에서는, 두께가 얇게 되어 있다. 이것은 전극(104a)과 전극(104b), 및, 도전층(108a) 및 도전층(108b)을 제작하기 위한 에칭 가공을 할 때에, 전극(104a)과 전극(104b)이 되는 층, 및, 도전층(108a) 및 도전층(108b)이 되는 층의 하층에 존재하는 반도체층(103)의 표면의 일부가 에칭되기 때문이다(채널 에칭형의 트랜지스터). 또한, 반도체층(103)과 도전층(108a) 및 도전층(108b)의 사이에 채널 보호막을 형성함으로써, 반도체층(103)이 에칭되는 것을 방지해도 좋다(채널 보호형의 트랜지스터).
또한, 상기에서는 전극(110) 및 전극(106)이 같은 층을 이용하여 형성된 구성을 나타냈지만 이것에 한정되지 않고, 전극(110)과 전극(106)은 다른 층을 이용하여 형성되어 있어도 좋다.
또는, 전극(104a) 및 전극(104b)과, 반도체층(103)와의 사이, 또는, 전극(104a) 및 전극(104b)과, 도전층(108a) 및 도전층(108b)의 사이에서, 절연층을 형성하는 것이 가능하다. 그리고, 그 절연층에 개구를 형성하고, 전극(104a) 및 전극(104b)과, 반도체층(103)을 접속, 또는, 전극(104a) 및 전극(104b)과, 도전층(108a) 및 도전층(108b)을 접속하도록 해도 좋다.
또한, 절연 표면(200)을 가지는 기판으로서는, 다양한 기판을 이용할 수 있다. 기판의 종류는 특정의 것에 한정되는 것은 아니다. 기판의 일례로서는, 반도체 기판(예를 들면 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 스틸 기판, 스테인리스 스틸 포일을 가지는 기판, 텅스텐 기판, 텅스텐 포일을 가지는 기판, 가요성 기판, 부착 필름, 섬유 형상의 재료를 포함하는 종이, 또는 기재 필름 등이 있다.
또한, 트랜지스터(100)를 기판 위에 형성하고, 그 후, 이 기판과는 다른 기판에 트랜지스터(100)를 옮김으로써, 이 다른 기판 위에 트랜지스터(100)를 배치해도 좋다.
상기에 설명한 바와 같이, 도 1(A), 도 1(B), 도 2(A), 도 3(A), 도 3(B), 도 9(A) 등에 나타낸 트랜지스터(100)에서는, 백 게이트 전극에 의해, 스레숄드 전압을 효과적으로 제어하는 것이 가능하게 된다. 따라서, 노멀리 오프 상태가 되기 쉽게 할 수 있다. 또는, 백 게이트 전극에 의해, 온 전류를 효과적으로 크게 할 수 있다. 또는, 백 게이트 전극에 의해, 오프 전류를 효과적으로 작게 할 수 있다. 또는, 백 게이트 전극에 의해, 온 오프비를 크게 할 수 있다. 따라서, 상기 구성을 표시 장치에 채용함으로써, 표시 장치는 정확한 표시를 행할 수 있다. 또는, 상기 구성을 표시 장치나 발광 장치에 채용하여, 절연층(105)을 평탄화막으로서도 기능시킴으로써, 개구율을 높게 할 수 있다.
본 실시형태는 본 발명의 일 양태인 구성예 중 기본적인 예의 하나이다. 따라서, 그 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당하는 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 반도체 장치 등(표시 장치, 발광 장치 등)의 일 양태에 대하여 도면을 참조하여 설명한다.
실시형태 1에 있어서, 도 1(A), 도 1(B), 도 2(A), 도 3(A), 도 3(B), 도 9(A) 등을 이용하여 나타낸 구성에서, 영역(122) 또는 그 일부에서의 절연층(105)을 복수의 층의 적층으로 할 수 있다. 영역(122) 또는 그 일부에서의 절연층(105)은 m(M은 2이상의 자연수)개의 층의 적층을 가진다. 영역(121) 또는 그 일부에서의 절연층(105)은 m과 같거나, 또는, m보다 적은 갯수의 층의 적층 또는 단층을 가지고 있어도 좋다. 또는, 절연층(105)은 유기 절연층을 포함하고 있어도 좋다. 절연층(105)은 유기 절연층과 무기 절연층의 적층을 포함하고 있어도 좋다.
예를 들면, 상기한 도 1(A), 도 1(B), 도 2(A), 도 3(A), 도 3(B), 도 9(A) 등에 나타낸 구성에서, 영역(122)에서의 절연층(105)은 층(105a)과 층(105b)의 적층을 가지고, 영역(121)에서의 절연층(105)은 층(105a)의 단층을 가져도 좋다. 층(105b)은 층(105a)보다 위에 형성되어 있다. 이러한 구성을 도 1(C), 도 1(D), 도 2(B), 도 3(C), 도 3(D), 도 9(B)에 나타낸다. 이러한 구성으로 함으로써, 에칭의 용이성의 차이(선택비)를 이용하여, 필요한 부분만 에칭함으로써, 층(105a)과 층(105b)의 적층을 형성할 수 있다. 그 결과, 절연층(105)의 각 영역에서의 막두께를 제어하기 쉽게 할 수 있다. 또는, 막질에 따라 다른 기능(예를 들면, 평탄화 기능, 불순물을 차단하는 기능, 차광하는 기능 등)을 각 영역에 적절히 갖게 할 수 있다. 또는, 감광성 재료를 이용하여 일부의 층을 형성함으로써, 프로세스 공정수를 줄일 수 있다.
여기서, 층(105a)을 무기 절연층으로 하고, 층(105b)을 유기 절연층으로 해도 좋다. 그 경우, 유기 재료를 이용하기 때문에, 층(105a)보다 층(105b)을 두껍게 하는 것이 가능하다. 층(105a)을 무기 절연층(보다 바람직하게는, 질화규소막)으로 함으로써, 예를 들면 층(105b) 중의 불순물이 트랜지스터(100)에 진입하는 것을 방지할 수 있다. 또는, 층(105b)을 유기 절연층으로 함으로써, 이 유기 절연층을 평탄화층으로서 기능시킬 수 있기 때문에, 트랜지스터(100) 등에 의한 요철을 완화할 수 있다. 이렇게 하여, 전극(110)이 형성되는 표면을 평탄하게 할 수 있다. 따라서, 예를 들면, 전극(110)을 화소 전극으로서 이용하는 경우에, 표시 불량을 저감할 수 있다. 또는, 층(105b)의 막두께를 두껍게 할 수 있기 때문에, 화소 전극에의 노이즈를 줄일 수 있다. 또는, 막질에 따라 에칭의 선택비가 다르기 때문에, 필요한 부분만을 선택적으로 에칭하여, 소정의 형상의 층(105a) 및 층(105b)의 적층을 형성할 수 있다.
또는, 층(105a) 및/또는 층(105b)(또는 그들의 일부)를(보다 바람직하게는 층(105b)을), 컬러 필터 및/또는 블랙 매트릭스로 해도 좋다. 컬러 필터 및/또는 블랙 매트릭스로 함으로써, 트랜지스터(100)가 설치된 기판(절연 표면(200)을 가지는 기판)과 다른 기판(예를 들면, 표시 장치에서의 대향 기판 등)과의 부착 마진을 크게 할 수 있다. 또는, 트랜지스터(100)의 근방의 층(105a) 및/또는 층(105b)(또는 그들의 일부)에, 블랙 매트릭스를 이용함으로써, 트랜지스터(100)에 광이 들어가기 어렵게 할 수 있다. 광이 들어가기 어려우므로, 트랜지스터(100)의 오프 전류나, 트랜지스터(100)의 열화를 저감하는 것이 가능하게 된다. 예를 들면, 도 65(A)에 나타낸 바와 같이, 층(105b)의 일부에서, 블랙 매트릭스(652)를 형성할 수 있다. 또한, 블랙 매트릭스로서 색이 다른 컬러 필터를 복수 중첩하는 구성을 이용할 수도 있다.
또한, 컬러 필터 및/또는 블랙 매트릭스는 유기 재료를 이용하여 형성하는 것이 바람직하기 때문에, 층(105b)에서 형성되는 것이 바람직하다. 단, 이것에 한정되지 않고, 블랙 매트릭스로서, 차광성을 가지는 도전막을 이용할 수도 있다.
또는, 층(105a)의 막두께를 층(105b)의 막두께보다 얇게 해도 좋다. 층(105a)의 막두께를 얇게 함으로써, 전극(106)에 의한 전계를 채널에 충분히 공급할 수 있다. 또는, 층(105b)의 막두께를 두껍게 함으로써, 트랜지스터(100) 등에 의한 요철을 충분히 완화할 수 있다.
또는, 예를 들면, 상기한 도 1(A), 도 1(B), 도 2(A), 도 3(A), 도 3(B), 도 9(A) 등에 나타낸 구성에 있어서, 영역(122)에서의 절연층(105)은 층(105b)과 층(105c)의 적층을 가지고, 영역(121)에서의 절연층(105)은 층(105c)의 단층을 가져도 좋다. 층(105c)은 층(105b)보다 위에 형성되어 있다. 이러한 구성을 도 26(A), 도 26(B), 도 27(A), 도 28(A), 도 28(B), 도 34(A)에 나타낸다. 이러한 구성으로 함으로써, 에칭의 용이성의 차이(선택비)를 이용하여, 필요한 부분만 에칭함으로써, 층(105b)과 층(105c)의 적층을 형성할 수 있다. 그 결과, 절연층(105)의 각 영역에서의 막두께를 제어하기 쉽게 할 수 있다. 또는, 막질에 따라 다른 기능(예를 들면, 평탄화 기능, 불순물을 차단하는 기능, 차광하는 기능 등)을 각 영역에 적절히 갖게 할 수 있다. 또는, 일부의 층은 감광성 재료를 이용하여 형성할 수 있기 때문에, 프로세스 공정수를 줄일 수 있다.
여기서, 층(105b)을 유기 절연층으로 하고, 층(105c)을 무기 절연층으로 해도 좋다. 그 경우, 유기 재료를 이용하기 때문에, 층(105c)보다 층(105b)을 두껍게 하는 것이 가능하다. 층(105c)을 무기 절연층(보다 바람직하게는, 질화규소막)으로 함으로써, 층(105b) 중의 불순물이 전극(106)이나 전극(106) 위에 형성되는 층(예를 들면, 액정층, 배향막, 유기 EL층 등)에 진입하는 것을 방지할 수 있다. 또는, 층(105b)을 유기 절연층으로 함으로써, 이 유기 절연층을 평탄화층으로서 이용하여 트랜지스터(100) 등에 의한 요철을 완화할 수 있다. 이렇게 하여, 전극(110)이 형성되는 표면을 평탄하게 할 수 있다. 따라서, 예를 들면, 전극(110)을 화소 전극으로서 이용하는 경우에, 표시 불량을 저감할 수 있다. 또는, 층(105b)의 막두께를 두껍게 할 수 있기 때문에, 화소 전극에의 노이즈를 줄일 수 있다. 또는, 막질이 다른 것에 의해 에칭의 선택비가 다르기 때문에, 필요한 부분만을 선택적으로 에칭하여, 소정의 형상의 층(105b) 및 층(105c)의 적층을 형성할 수 있다.
또는, 층(105b) 및/또는 층(105c)(또는 그들의 일부)을(보다 바람직하게는 층(105b)을), 컬러 필터 및/또는 블랙 매트릭스로 해도 좋다. 컬러 필터 및/또는 블랙 매트릭스로 함으로써, 트랜지스터(100)가 설치된 기판(절연 표면(200)을 가지는 기판)과 다른 기판(예를 들면, 표시 장치에서의 대향 기판 등)과의 부착 마진을 크게 할 수 있다. 또는, 트랜지스터(100)의 근방의 층(105b) 및/또는 층(105c)(또는 그들의 일부)에, 블랙 매트릭스를 이용함으로써, 트랜지스터(100)에 광이 들어가기 어렵게 할 수 있다. 광이 들어가기 어려우므로, 트랜지스터(100)의 오프 전류를 저감 및/또는 트랜지스터(100)의 열화를 저감하는 것이 가능하게 된다. 예를 들면, 도 65(B)에 나타낸 바와 같이, 층(105b)의 일부에서, 블랙 매트릭스(652)를 형성할 수 있다. 또한, 블랙 매트릭스로서 색이 다른 컬러 필터를 복수 중첩하는 구성을 이용할 수도 있다.
또한, 컬러 필터 및/또는 블랙 매트릭스는 유기 재료를 이용하여 형성하는 것이 바람직하기 때문에, 층(105b)에서 형성되는 것이 바람직하다. 단, 이것에 한정되지 않고, 블랙 매트릭스로서 차광성을 가지는 도전막을 이용할 수도 있다.
또는, 층(105c)의 막두께를 층(105b)의 막두께보다 얇게 해도 좋다. 층(105c)의 막두께를 얇게 함으로써, 전극(106)에 의한 전계를 채널에 충분히 공급할 수 있다. 또는, 층(105b)의 막두께를 두껍게 함으로써, 트랜지스터(100) 등에 의한 요철을 충분히 완화할 수 있다.
또는, 예를 들면, 상기한 도 1(A), 도 1(B), 도 2(A), 도 3(A), 도 3(B), 도 9(A) 등에 나타낸 구성에서, 영역(122)에서의 절연층(105)은 층(105a)과 층(105b)과 층(105c)의 적층을 가지고, 영역(121)에서의 절연층(105)은 층(105a)과 층(105c)의 적층을 가져도 좋다. 이러한 구성을 도 26(C), 도 26(D), 도 27(B), 도 28(C), 도 28(D), 도 34(B)에 나타낸다. 이러한 구성으로 함으로써, 에칭의 용이성의 차이(선택비)를 이용하여, 필요한 부분만 에칭함으로써, 층(105a)과 층(105b)과 층(105c)의 적층을 형성할 수 있다. 그 결과, 절연층(105)의 각 영역에서의 막두께를 제어하기 쉽게 할 수 있다. 또는, 막질에 따라 다른 기능(예를 들면, 평탄화 기능, 불순물을 차단하는 기능, 차광하는 기능 등)을 각 영역에 적절히 갖게 할 수 있다. 또는, 일부의 층은 감광성 재료를 이용하여 형성할 수 있기 때문에, 프로세스 공정수를 줄일 수 있다.
여기서, 층(105a)을 무기 절연층으로 하고, 층(105b)을 유기 절연층으로 하고, 층(105c)을 무기 절연층으로 해도 좋다. 그 경우, 유기 재료를 이용하기 때문에, 층(105a) 및 층(105c)보다 층(105b)을 두껍게 하는 것이 가능하다. 층(105a)을 무기 절연층(보다 바람직하게는, 질화규소막)으로 함으로써, 예를 들면, 층(105b) 중의 불순물이 트랜지스터(100)에 진입하는 것을 방지할 수 있다. 또는, 층(105c)을 무기 절연층(보다 바람직하게는, 질화규소막)으로 함으로써, 층(105b) 중의 불순물이 전극(106)이나 전극(106) 위에 형성되는 층에 진입하는 것을 방지할 수 있다. 층(105b)을 유기 절연층으로 함으로써, 이 유기 절연층을 평탄화층으로서 이용하여 트랜지스터(100) 등에 의한 요철을 완화할 수 있다. 이렇게 하여, 전극(110)이 형성되는 표면을 평탄하게 할 수 있다. 따라서, 예를 들면, 전극(110)을 화소 전극으로서 이용하는 경우에, 표시 불량을 저감할 수 있다. 또는, 층(105b)의 막두께를 두껍게 할 수 있기 때문에, 화소 전극에의 노이즈를 줄일 수 있다. 또는, 층(105a)과 층(105b), 또는, 층(105b)과 층(105c)의 막질을 다르게 할 수 있다. 그리고, 막질에 따라 에칭의 선택비가 다른 것을 이용하여, 필요한 부분만을 선택적으로 에칭하여, 소정의 형상의 층(105a)과 층(105b)과 층(105c)의 적층을 형성할 수 있다.
또는, 층(105a), 층(105b) 및/또는 층(105c)(또는 그들의 일부)을(보다 바람직하게는 층(105b)을), 컬러 필터 및/또는 블랙 매트릭스로 해도 좋다. 컬러 필터 및/또는 블랙 매트릭스로 함으로써, 트랜지스터(100)가 설치된 기판(절연 표면(200)을 가지는 기판)과 다른 기판(예를 들면, 표시 장치에서의 대향 기판 등)과의 부착 마진을 크게 할 수 있다. 또는, 트랜지스터(100)의 근방의 층(105a), 층(105b) 및/또는 층(105c)(또는 그들의 일부)에, 블랙 매트릭스를 이용함으로써, 트랜지스터(100)에 광이 들어가기 어렵게 할 수 있다. 광이 들어가기 어려우므로, 트랜지스터(100)의 오프 전류를 저감 및/또는 트랜지스터(100)의 열화를 저감하는 것이 가능하게 된다. 예를 들면, 도 65(C)에 나타낸 바와 같이, 층(105b)의 일부에서, 블랙 매트릭스(652)를 형성할 수 있다. 또한, 블랙 매트릭스로서 색이 다른 컬러 필터를 복수 중첩하는 구성을 이용할 수도 있다.
또한, 컬러 필터 및/또는 블랙 매트릭스는 유기 재료를 이용하여 형성하는 것이 바람직하기 때문에, 층(105b)에서 형성되는 것이 바람직하다. 단, 이것에 한정되지 않고, 블랙 매트릭스로서 차광성을 가지는 도전막을 이용할 수도 있다.
또한, 층(105a), 층(105b), 층(105c)은 각각 한 개의 층이어도, 복수개의 층의 적층이어도 좋다.
본 실시형태는 실시형태 1의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 등의 다른 실시형태와 자유롭게 조합하는 것이나, 치환하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 반도체 장치 등(표시 장치, 발광 장치 등)의 일 양태에 대하여 도면을 참조하여 설명한다.
실시형태 1에서, 도 1(A), 도 1(B), 도 2(A), 도 3(A), 도 3(B), 도 9(A) 등을 이용하여 나타낸 구성에서는, 트랜지스터(100)의 채널 근방에서 절연층(105)을 얇게 하는 구성을 나타냈다. 그러나, 절연층(105)을 얇게 하는 영역(영역(121))의 범위는 이것에 한정되지 않는다. 영역(121)의 범위는 채널 근방의 일부이어도 좋다. 예를 들면, 도 1(A)에 나타낸 구성은 도 66(A)에 나타낸 구성으로 변경할 수 있다. 도 66(A)에서는 영역(121)의 범위는 채널 근방의 일부(도 1(A)에서의 영역(121)보다 좁은 범위)이다. 도 1(A) 이외의 도면의 구성도 이와 같이 변경할 수 있다. 또는, 영역(121)의 범위는 트랜지스터(100)의 전체 근방이어도 좋고, 좀 더 넓은 범위여도 좋다. 예를 들면, 트랜지스터(100)의 근방(예를 들면, 전극(106)이 전극(104a) 및/또는 전극(104b)과 중첩되는 영역)에서, 절연층(105)을 얇게 하는 구성이어도 좋다.
또한, 실시형태 2에서, 도 1(C), 도 1(D), 도 2(B), 도 3(C), 도 3(D), 도 9(B), 도 26(A), 도 26(B), 도 27(A), 도 28(A), 도 28(B), 도 34(A), 도 26(C), 도 26(D), 도 27(B), 도 28(C), 도 28(D), 도 34(B), 도 65(A), 도 65(B), 도 65(C) 등에 나타낸 구성에서는, 트랜지스터(100)의 채널 근방의 층(105b)을 제거하여, 절연층(105)을 얇게 하는 구성을 나타냈다. 그러나, 층(105b)을 제거하는 영역은 이것에 한정되지 않는다. 층(105b)을 제거하는 영역은 채널 근방의 일부이어도 좋다. 예를 들면, 도 1(C)에 나타낸 구성은 도 66(B)에 나타낸 구성으로 변경할 수 있다. 도 66(B)에서는 영역(121)의 범위는 채널 근방의 일부(도 1(C)에서의 영역(121)보다 좁은 범위)이다. 도 1(C) 이외의 도면의 구성도 이와 같이 변경할 수 있다. 또는, 영역(121)의 범위는 트랜지스터(100)의 전체 근방이어도 좋고, 좀 더 넓은 범위여도 좋다. 예를 들면, 도 1(C), 도 1(D), 도 2(B), 도 3(C), 도 3(D), 도 9(B), 도 26(C), 도 26(D), 도 27(B), 도 28(C), 도 28(D), 도 34(B)에 나타낸 구성에서, 트랜지스터(100)의 근방의 층(105b)을 제거하여, 절연층(105)을 얇게 해도 좋다. 예를 들면, 전극(106)이 전극(104a) 및/또는 전극(104b)과 중첩되는 영역에서 층(105b)을 제거해도 좋다. 이 구성을 도 1(E), 도 2(D), 도 2(C), 도 3(E), 도 2(E), 도 9(C), 도 26(E), 도 27(D), 도 27(C), 도 28(E), 도 27(E), 도 34(C)에 나타낸다.
또한, 도 26(E), 도 27(D), 도 27(C), 도 28(E), 도 27(E), 도 34(C)에 나타낸 구성에서, 층(105b)을 제거한 영역의 일부 또는 전부에서, 층(105a) 또는 층(105c)의 한쪽을 더 제거해도 좋다.
트랜지스터(100)의 근방(예를 들면, 전극(106)이 전극(104a) 및/또는 전극(104b)과 중첩되는 영역)에서, 절연층(105)을 얇게 하는 구성에서는, 전극(106)이 전극(104a) 및/또는 전극(104b)과 중첩됨으로써 형성되는 기생 용량의 용량값을 크게 할 수 있다. 따라서, 이 기생 용량을 보유 용량으로서 적극적으로 이용할 수도 있다. 예를 들면, 이 보유 용량을 화소의 보유 용량으로서 이용할 수 있다. 이와 같이 트랜지스터(100)의 근방에서, 절연층(105)을 얇게 한다고 해도, 전극(106)에 일정한 전위가 부여된 경우에, 이 전위는 전극(104a) 및/또는 전극(104b)의 전위에 영향을 주지 않는다. 단, 본 발명의 실시형태의 일 양태는 이것에 한정되지 않는다.
한편, 전극(106)에 변동하는 전위(펄스 전위 등)를 부여하는 경우(예를 들면, 전극(101)에 입력되는 신호와 같은 신호가 전극(106)에 입력되는 경우 등)에는 전극(106)에 부여할 수 있는 전위의 변화가 전극(104a) 및/또는 전극(104b)의 전위에 주는 영향을 저감하기 위해, 전극(106)과 전극(104a) 및/또는 전극(104b)과의 사이에서, 절연층(105)의 두께를 두껍게 하는 것이 바람직하다. 예를 들면, 전극(106)과 전극(104a) 및/또는 전극(104b)과의 사이에 층(105b)이 존재하는 것이 바람직하다. 이렇게 하여, 전극(106)에 부여되는 전위의 변화가 전극(104a) 및/또는 전극(104b)의 전위에 주는 영향을 저감하여, 예를 들면, 전극(104b)과 접속된 전극(110)에 입력되는 신호에 노이즈가 들어가는 것을 방지할 수 있다. 따라서, 전극(110)을 화소 전극으로 한 경우에, 표시 장치의 표시 품질을 좋게 할 수 있다. 단, 본 발명의 실시형태의 일 양태는 이것에 한정되지 않는다.
또한, 영역(121) 전체에 전극(106)이 형성되어 있어도 좋고, 영역(121)의 적어도 일부에 전극(106)이 형성되어 있어도 좋다. 전극(106)이 작은 경우는 전극(104a) 및/또는 전극(104b)과 전극(106)과의 중첩이 작아지기 때문에, 전극(106)에 부여되는 전위의 변화가 전극(104a) 및/또는 전극(104b)의 전위에 주는 영향을 저감할 수 있다.
또는, 트랜지스터(100)를 이용하여 구동 회로(예를 들면, 화소에 신호를 입력하는 주사선 구동 회로나 신호선 구동 회로)를 형성하는 경우, 구동 회로 위의 전체를 영역(121)으로 해도 좋다. 예를 들면, 구동 회로 위의 층(105b) 전체를 제거해도 좋다. 이것은, 구동 회로 위에는 화상 표시를 행하기 위한 표시 소자를 형성할 필요가 없기 때문에, 층(105b)에 의한 평탄화를 행하지 않아도 좋기 때문이다. 또는, 구동 회로 위의 층(105b) 전체를 제거함으로써, 전극이나 배선에 의해 형성되는 용량 소자(기생 용량)를 크게 할 수 있다. 이렇게 하여, 부트스트랩 동작을 행하기 위한 용량 소자(기생 용량)나, 다이나믹 회로용의 용량 소자(기생 용량)를 크게 할 수 있다. 또는, 구동 회로 위의 층(105b) 전체를 제거하는 경우, 층(105b)의 일부를 남기기 위한 마진이 필요 없기 때문에, 구동 회로 전체의 레이아웃 면적을 작게 할 수 있다. 이 경우에, 구동 회로에 포함되는 트랜지스터(100) 중 복수의 트랜지스터(100)의 전극(106)은 서로 전기적으로 접속되어 있어도 좋다. 또는, 구동 회로에 포함되는 트랜지스터(100) 중 복수의 트랜지스터(100)에서, 전극(106)은 서로 분리되어 있어도 좋고, 분리되어 있지 않아도 좋다.
본 실시형태는 실시형태 1 내지 실시형태 2의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 2 등의 다른 실시형태와 자유롭게 조합하거나, 치환하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 반도체 장치 등(표시 장치, 발광 장치 등)의 일 양태에 대하여 도면을 참조하여 설명한다.
실시형태 1 내지 실시형태 3에서 나타낸 반도체 장치 등의 구성예에서, 전극(110)과 전극(104b)의 접속 부분의 구성예에 대하여 나타낸다.
절연층(105)이 층(105a)과 층(105b)의 적층을 가지는 경우의 전극(110)과 전극(104b)의 접속 부분의 구성예에 대하여, 도 4 및 도 5를 이용하여 설명한다.
도 4(A)는 도 1(C)에 나타낸 구성과, 이 구성에서의 전극(110)과 전극(104b)의 접속 부분을 확대한 도면이다. 도 4(A)의 확대도에서 층(105a)의 개구의 단부와 층(105b)의 개구의 단부는 대략 정렬된 형상으로 되어 있다. 이러한 개구는, 예를 들면, 층(105a)이 되는 막 A와, 층(105b)이 되는 막 B의 적층막을 형성한 후, 같은 포토마스크를 이용하여, 막 A와 막 B를 에칭 가공함으로써 형성할 수 있다.
전극(110)과 전극(104b)의 접속 부분의 형상은 도 4(A)의 확대도에 나타낸 구성에 한정되지 않는다. 예를 들면, 도 4(B)에 나타낸 구성으로 해도 좋다. 도 4(B)에서는 층(105a)의 개구의 단부와 층(105b)의 개구의 단부는 정렬되지 않고, 층(105b)의 개구의 직경은 층(105a)의 개구의 직경보다 크다(개구의 직경의 차를 도면 중 Δx1로 나타냄). 이러한 형상의 개구는 예를 들면, 도 4(A)의 확대도에 나타낸 구성을 제작한 후, 층(105b)을 애싱함으로써 형성할 수 있다. 층(105b)을 애싱하는 경우에는, 층(105b)은 유기 절연층에 의해 형성한다. 또한, 애싱이란, 방전 등에 의해 생성한 활성 산소 분자 혹은 오존 분자 혹은 산소 원자 등을 유기물인 층에 화학적으로 작용시켜 회화(灰化)시킴으로써 층의 일부를 제거하는 것이다. 또는, 층(105a)이 되는 막 A와, 층(105b)이 되는 막 B의 적층막을 형성한 후, 포토마스크에 의해 막 A와 막 B를 에칭 가공한 후, 다른 포토마스크에 의해, 에칭 가공된 막 B를 더 에칭 가공함으로써 형성할 수도 있다. 또는, 층(105a)이 되는 막 A와, 층(105b)이 되는 막 B의 적층막을 형성한 후, 포토마스크에 의해 막 B를 에칭 가공한 후, 다른 포토마스크에 의해 막 A를 에칭 가공함으로써 형성할 수도 있다. 막 A와 막 B를 다른 포토마스크에 의해 에칭 가공하는 경우에는, 예를 들면, 도 5(B)에 나타낸 바와 같이, 도 4(B)에 나타낸 구성보다, 층(105b)의 개구의 직경을 층(105a)의 개구의 직경보다 더욱 크게 할 수도 있다(개구의 직경의 차를 도면 중 Δx3로 나타냄). 또는, 막 A와 막 B를 다른 포토마스크에 의해 에칭 가공하는 경우에는, 예를 들면, 도 5(A)에 나타낸 바와 같이, 층(105a)의 개구의 직경을 층(105b)의 개구의 직경보다 크게 할 수도 있다(개구의 직경의 차를 도면 중 Δx2로 나타냄).
도 4 및 도 5에서는 절연층(105)이 층(105a)과 층(105b)의 적층으로 이루어지는 경우의 전극(110)과 전극(104b)의 접속 부분의 구성예에 대하여 나타냈다. 그러나, 절연층(105)의 적층 구조는 이것에 한정되지 않기 때문에, 이 적층 구조에 따라, 전극(110)과 전극(104b)의 접속 부분은 다양한 구성으로 할 수 있다.
예를 들면, 절연층(105)이 층(105b)과 층(105c)의 적층으로 이루어지는 경우의 전극(110)과 전극(104b)의 접속 부분의 구성예에 대하여 도 29에 나타낸다. 도 29(A)는 도 26(A)에 나타낸 구성과, 이 구성에서의 전극(110)과 전극(104b)의 접속 부분을 확대한 도면이다. 도 29(A)에서는 층(105b)의 개구의 단부와 층(105c)의 개구의 단부는 정렬되지 않고, 층(105b)의 개구의 직경은 층(105c)의 개구의 직경보다 크다. 도 29(B)에서는 층(105b)의 개구의 단부와 층(105c)의 개구의 단부는 정렬되지 않고, 층(105c)의 개구의 직경은 층(105b)의 개구의 직경보다 크다.
도 29(A)나 도 29(B)에 나타낸 형상의 개구는 예를 들면, 층(105b)이 되는 막 B를 형성하고, 포토마스크에 의해 막 B를 에칭 가공한 후, 층(105c)이 되는 막 C를 형성하고, 다른 포토마스크에 의해 막 C를 에칭 가공함으로써 형성할 수 있다. 도 29(B)에 나타낸 형상의 개구는 예를 들면, 층(105b)이 되는 막 B와 층(105c)이 되는 막 C의 적층막을 형성한 후, 포토마스크에 의해 막 B와 막 C를 에칭 가공한 후, 다른 포토마스크에 의해, 에칭 가공된 막 C를 더 에칭 가공함으로써 형성할 수 있다.
또한, 도 29에서는 나타내지 않았지만, 층(105b)의 개구의 단부와 층(105c)의 개구의 단부는 대략 정렬된 형상이어도 좋다.
또한, 예를 들면, 절연층(105)이 층(105a)과 층(105b)과 층(105c)의 적층으로 이루어지는 경우의 전극(110)과 전극(104b)의 접속 부분의 구성예에 대하여 도 30에 나타낸다. 도 30(A)는 도 26(C)에 나타낸 구성과, 이 구성에서의 전극(110)과 전극(104b)의 접속 부분을 확대한 도면이다. 도 30(A)에서는 층(105a)의 개구의 단부와 층(105b)의 개구의 단부는 대략 정렬되어 있다. 층(105a)의 개구의 단부 및 층(105b)의 개구의 단부와, 층(105c)의 개구의 단부는 정렬되지 않고, 층(105a) 및 층(105b)의 개구의 직경은 층(105c)의 개구의 직경보다 크다. 도 30(B)에서는, 층(105a)의 개구의 단부와 층(105c)의 개구의 단부는 대략 정렬되어 있다. 층(105a)의 개구의 단부 및 층(105c)의 개구의 단부와, 층(105b)의 개구의 단부는 정렬되지 않고, 층(105b)의 개구의 직경은 층(105a) 및 층(105c)의 개구의 직경보다 크다.
도 30(A)에 나타낸 형상의 개구는, 예를 들면, 층(105a)이 되는 막 A와 층(105b)이 되는 막 B의 적층막을 형성하고, 포토마스크에 의해 막 B와 막 A를 에칭 가공한 후, 층(105c)이 되는 막 C를 형성하고, 다른 포토마스크에 의해 막 C를 에칭 가공함으로써 형성할 수 있다.
도 30(B)에 나타낸 형상의 개구는 예를 들면, 층(105a)이 되는 막 A와 층(105b)이 되는 막 B의 적층막을 형성하고, 포토마스크에 의해 막 B를 에칭 가공한 후, 층(105c)이 되는 막 C를 형성하고, 다른 포토마스크에 의해 막 C와 막 A를 에칭 가공함으로써 형성할 수 있다.
또한, 도 30에서는 나타내지 않았지만, 층(105a)의 개구의 단부와 층(105b)의 개구의 단부와 층(105c)의 개구의 단부는 정렬된 형상이어도 좋다.
또는, 층(105a)의 개구의 단부와 층(105b)의 개구의 단부와 층(105c)의 개구의 단부가 모두 정렬되지 않은 형상이어도 좋다. 그 경우, 층(105a)의 단부를 층(105b)이 덮는 구성으로 해도 좋다. 층(105b)의 단부는 층(105c)이 덮어도 좋고, 덮지 않아도 좋다.
또한, 도 4, 도 5에 나타낸 구성에서, 층(105a)의 개구의 단부의 테이퍼각(도면 중, θ2로 나타냄)과, 층(105b)의 개구의 단부의 테이퍼각(도면 중, θ1로 나타냄)은 대략 같아도 좋고, 서로 상이하여도 좋다. 도 29에 나타낸 구성에서, 층(105b)의 개구의 단부의 테이퍼각(도면 중, θ1로 나타냄), 층(105c)의 개구의 단부의 테이퍼각(도면 중, θ3으로 나타냄)은 대략 같아도 좋고, 서로 상이하여도 좋다. 도 30에 나타낸 구성에서, 층(105a)의 개구의 단부의 테이퍼각(도면 중, θ2로 나타냄)과, 층(105b)의 개구의 단부의 테이퍼각(도면 중, θ1로 나타냄), 층(105c)의 개구의 단부의 테이퍼각(도면 중, θ3으로 나타냄)은 3개의 각도 모두가 대략 같아도 좋고, 2개의 각도가 대략 같아도 좋고, 3개의 각도가 서로 상이하여도 좋다.
일례로서는, 층(105b)의 막두께가 두꺼운 경우에, 가능한 한 층(105b)의 단부를 매끄럽게 하기 위해, θ1은 작은 것이 바람직하다. 예를 들면, θ2는 θ1보다 큰 것이 바람직하다. 또한 예를 들면, θ3은 θ1보다 큰 것이 바람직하다. 단, 본 발명의 실시형태의 일 양태는 이것에 한정되지 않는다.
여기서, 층의 단부의 테이퍼각은 단면 방향에서 관찰했을 때에, 이 층의 단부의 측면(단부의 하단에서의 접선)과 이 층의 바닥면이 이루는 각도를 말하는 것으로 한다. 각층의 두께나 재질, 각층에 개구를 형성할 때의 에칭 조건 등을 제어함으로써, 각층의 테이퍼각을 제어할 수 있다.
또한, 도 4, 도 5, 도 29, 도 30에서는 도 1(C), 도 26(A), 도 26(C)에 나타낸 구성에서의 전극(110)과 전극(104b)의 접속 부분의 구성예에 대하여 나타냈다. 그러나, 실시형태 1 내지 실시형태 3에 나타낸 그 외의 구성의 반도체 장치에서도, 전극(110)과 전극(104b)의 접속 부분에서 같은 구성을 적용할 수 있다.
또한, 도 4, 도 5, 도 29, 도 30에 나타낸 전극(110)과 전극(104b)의 접속 부분의 구성예는 절연층(105)에 형성된 개구에서, 절연층(105) 아래에 설치된 임의의 전극과 절연층(105)의 위에 설치된 임의의 전극을 전기적으로 접속하는 접속 부분의 구성에 적용할 수 있다. 예를 들면, 전극(110)과 같은 층에 형성되는 전극과, 전극(104b)과 같은 층에 형성되는 전극과의 접속 부분의 구성에도 적용할 수 있다. 예를 들면, 전극(110)이나 전극(110)과 같은 층에 형성되는 전극과, 전극(101)이나 전극(101)과 같은 층에 형성되는 전극과의 접속 부분의 구성에도 적용할 수 있다. 예를 들면, 전극(106)이나 전극(106)과 같은 층에 형성되는 전극과, 전극(101)이나 전극(101)과 같은 층에 형성되는 전극과의 접속 부분의 구성에도 적용할 수 있다. 예를 들면, 전극(106)이나 전극(106)과 같은 층에 형성되는 전극과, 전극(104b)이나 전극(104b)과 같은 층에 형성되는 전극과의 접속 부분의 구성에도 적용할 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 3의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 3 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 트랜지스터(100)의 전극(106)과 다른 전극 또는 배선과의 전기적인 접속의 예에 대하여 설명한다. 또한, 설명에 이용하는 도면에서, 앞의 실시형태에서 설명에 이용한 도면과 같은 부분은 같은 부호를 이용하여 나타내고, 설명은 생략한다.
예를 들면, 전극(106)은 전극(101)과 전기적으로 접속할 수 있다. 이와 같이 접속함으로써, 전극(106)에 전극(101)과 같은 전위를 공급할 수 있다. 따라서, 트랜지스터(100)의 온 전류를 늘릴 수 있다. 전극(106)을 전극(101)과 전기적으로 접속한 예를, 도 6(A)?도 6(E), 도 7(A)?도 7(E), 도 8(A)?도 8(E), 도 9(D), 도 9(E), 도 31(A)?도 31(E), 도 32(A)?도 32(E), 도 33(A)?도 33(E), 도 34(D), 도 34(E)에 나타낸다. 또한, 실시형태 1 내지 실시형태 4에 설명한 다양한 도면에 대해서도, 이들 도면과 마찬가지로, 전극(106)과 전극(101)을 전기적으로 접속시킬 수 있고, 마찬가지로 도면을 기술할 수 있다.
또한, 트랜지스터(100)를 각 화소에 배치하여, 복수의 화소로 이루어지는 화소 매트릭스를 형성하는 경우에, 1 화소마다 개구를 형성하여 전극(106)을 전극(101)과 전기적으로 접속해도 좋다. 그 결과, 콘택트 저항이나 배선 저항을 낮게 할 수 있다. 또는, 복수의 화소마다 개구를 형성하여 전극(106)을 전극(101)과 전기적으로 접속해도 좋다. 그 결과, 레이아웃 면적을 작게 할 수 있다. 또는, 전극(106)과 전극(101)의 전기적 접속은 화소 매트릭스 영역 중에서 행하여도 좋고, 화소 매트릭스 영역의 외측에서 행하여도 좋다. 화소 매트릭스 영역의 외측에서 행함으로써, 화소 매트릭스 영역 중에서의 레이아웃 면적을 작게 할 수 있다. 그 결과, 개구율을 향상시킬 수 있다. 또한, 화소 매트릭스 영역의 외측에 구동 회로가 설치되어 있는 경우는, 전극(106)과 전극(101)의 전기적 접속은 구동 회로와 화소 매트릭스 영역 사이의 영역에서 행하는 것이 적합하다.
또는, 예를 들면, 전극(106)은, 전극(104a) 또는 전극(104b)과 전기적으로 접속할 수 있다. 이와 같이 접속함으로써, 전극(106)에 전극(104a) 또는 전극(104b)과 같은 전위를 공급할 수 있다. 전극(106)을 전극(104b)과 접속한 예를, 도 13(A)?도 13(E), 도 14(A)?도 14(E), 도 15(A)?도 15(E), 도 38(A)?도 38(E), 도 39(A)?도 39(E), 도 40(A)?도 40(E)에 나타낸다. 또한, 실시형태 1 내지 실시형태 4에 설명한 다양한 도면에 대해서도, 이들 도면과 마찬가지로, 전극(106)과 전극(104a) 또는 전극(104b)을 전기적으로 접속시킬 수 있고, 마찬가지로 도면을 기술할 수 있다.
또한, 트랜지스터(100)를 각 화소에 배치하여, 복수의 화소로 이루어지는 화소 매트릭스를 형성하는 경우에, 1 화소마다 개구를 형성하여 전극(106)을 전극(104b)과 전기적으로 접속해도 좋고, 복수의 화소마다 개구를 형성하여 전극(106)을 전극(104b)과 전기적으로 접속해도 좋다. 또한, 전극(106)과 전극(104b)의 전기적 접속은 화소 매트릭스 영역 중에서 행하여도 좋고, 화소 매트릭스 영역의 외측에서 행하여도 좋다. 이것들에 의해, 상술한 경우와 마찬가지로, 콘택트 저항이나 배선 저항을 낮게, 및/또는 레이아웃 면적을 작게 할 수 있다.
또한, 예를 들면, 전극(106)은 전극(104b) 및 전극(110)과 전기적으로 접속할 수 있다. 이와 같이 접속시킴으로써, 전극(106)에 전극(104b) 및 전극(110)과 같은 전위를 공급할 수 있다. 전극(106)을 전극(104b) 및 전극(110)과 접속한 예를, 도 16(A)?도 16(E), 도 17(A)?도 17(E), 도 18(A)?도 18(E), 도 41(A)?도 41(E), 도 42(A)?도 42(E), 도 43(A)?도 43(E)에 나타낸다. 또한, 이들 도면에 나타낸 구성은 전극(110)과 전극(106)이 같은 도전막으로 일체로 형성되는 예이며, 전극(110)과 전극(106)을 총괄하여 전극(110)이라고 표기한다. 또한, 전극(110)과 전극(106)이 같은 도전막으로 형성되는 예를 나타냈지만 이것에 한정되지 않는다. 전극(110)과 전극(106)은 다른 도전막을 에칭 가공함으로써 형성해도 좋다. 또한, 전극(110)과 전극(106)이 접함으로써 전기적으로 접속되어 있어도 좋다. 또한, 실시형태 1 내지 실시형태 4에 설명한 다양한 도면에 대해서도, 이들 도면과 마찬가지로, 전극(106)과 전극(104b) 및 전극(110)을 전기적으로 접속시킬 수 있어, 마찬가지로 도면을 기술할 수 있다.
또한, 예를 들면, 전극(106)은 전극(101)과 같은 층을 이용하여 형성된 전극(101a)과 전기적으로 접속할 수 있다. 여기서, 전극(101)과 전극(101a)은 같은 도전막을 같은 마스크(레티클)를 이용하여 에칭함으로써 형성할 수 있다. 즉, 동시에 패터닝된다. 따라서, 전극(101)과 전극(101a)은 재질, 두께 등은 대체로 동일하다. 전극(106)을 전극(101a)과 접속한 예를, 도 10(A)?도 10(E), 도 11(A)?도 11(E), 도 12(A)?도 12(E), 도 35(A)?도 35(E), 도 36(A)?도 36(E), 도 37(A)?도 37(E)에 나타낸다. 또한, 실시형태 1 내지 실시형태 4에 설명한 다양한 도면에 대해서도, 이들 도면과 마찬가지로, 전극(106)과 전극(101)과 같은 층을 이용하여 형성된 전극을 전기적으로 접속시킬 수 있어, 마찬가지로 도면을 기술할 수 있다.
또한, 트랜지스터(100)를 각 화소에 배치하여, 복수의 화소로 이루어지는 화소 매트릭스를 형성하는 경우에, 1 화소마다 개구를 형성하여 전극(106)을 전극(101a)과 전기적으로 접속해도 좋고, 복수의 화소마다 개구를 형성하여 전극(106)을 전극(101a)과 전기적으로 접속해도 좋다. 또한, 전극(106)과 전극(101a)의 전기적 접속은 화소 매트릭스 영역 중에서 행하여도 좋고, 화소 매트릭스 영역의 외측에서 행하여도 좋다. 예를 들면, 전극(101a)은 화소 매트릭스에 배치된 용량선으로 할 수 있다. 용량선은 그 외의 배선, 전극, 도전층 등과 절연층을 통하여 중첩되는 것에 의해, 보유 용량 등의 용량을 형성한다. 또는, 전극(101a)은 다른 화소에 배치된 게이트 신호선, 혹은, 같은 화소 중의 다른 게이트 신호선으로 할 수 있다.
또한, 예를 들면, 전극(106)은 전극(104a)이나 전극(104b)과 같은 층을 이용하여 형성된 전극(104c)과 전기적으로 접속할 수 있다. 여기서, 전극(104a)과 전극(104b)과 전극(104c)은 같은 도전막을 같은 마스크(레티클)를 이용하여 에칭함으로써 형성할 수 있다. 즉, 동시에 패터닝된다. 따라서, 전극(104a)과 전극(104b)과 전극(104c)은 재질, 두께 등은 대체로 동일하다. 전극(106)을 전극(104c)과 접속한 예를 도 23(A)?도 23(E), 도 24(A)?도 24(E), 도 25(A)?도 25(E), 도 49(A)?도 49(E), 도 50(A)?도 50(E), 도 51(A)?도 51(E)에 나타낸다. 또한, 도 25(A)?도 25(E), 도 51(A)?도 51(E)에서, 전극(104c) 아래에는, 반도체층(103)과 같은 층에 형성된 반도체층(103a)이 존재한다. 또한, 실시형태 1 내지 실시형태 4에 설명한 다양한 도면에 대해서도, 이들 도면과 마찬가지로, 전극(106)과 전극(104a)이나 전극(104b)과 같은 층을 이용하여 형성된 전극을 전기적으로 접속시킬 수 있어, 마찬가지로 도면을 기술할 수 있다.
또한, 트랜지스터(100)를 각 화소에 배치하여, 복수의 화소로 이루어지는 화소 매트릭스를 형성하는 경우에, 1 화소마다 개구를 형성하여 전극(106)을 전극(104c)과 전기적으로 접속해도 좋고, 복수의 화소마다 개구를 형성하여 전극(106)을 전극(104c)과 전기적으로 접속해도 좋다. 또한, 전극(106)과 전극(104c)의 전기적 접속은 화소 매트릭스 영역 중에서 행하여도 좋고, 화소 매트릭스 영역의 외측에서 행하여도 좋다. 예를 들면, 전극(104c)은 화소 매트릭스에 배치된 용량선으로 할 수 있다. 용량선은 그 외의 배선, 전극, 도전층 등과 절연층을 통하여 중첩됨으로써, 보유 용량 등의 용량을 형성한다. 또는, 전극(104c)은 다른 화소에 배치된 신호선, 전원선, 혹은, 같은 화소 중의 다른 신호선, 전원선으로 할 수 있다.
여기서, 전극(101a)이나 전극(104c)을 용량선으로 하는 경우에, 이하의 구성을 적용할 수 있다.
화소 매트릭스의 각 화소행(또는 각 화소열)에 용량선을 설치하고, 각 화소행(또는 각 화소열)의 트랜지스터(100)의 전극(106)이 이 화소행(또는 이 화소열)에 설치된 용량선에 전기적으로 접속된 구성으로 해도 좋다. 또는, 화소 매트릭스의 각 화소행(또는 각 화소열)에 용량선을 제공하여, 각 화소행(또는 각 화소열)의 트랜지스터(100)의 전극(106)이 이 화소행(또는 이 화소열) 근처의 화소행(또는 화소열)에 설치된 용량선에 전기적으로 접속된 구성으로 해도 좋다.
또한, 화소 매트릭스의 1 화소가 복수의 서브 화소를 가지는 경우에는, 각 서브 화소행(또는 각 서브 화소열)에 용량선을 제공하여, 각 서브 화소행(또는 각 서브 화소열)의 트랜지스터(100)의 전극(106)이 이 서브 화소행(또는 이 서브 화소열)에 설치된 용량선에 전기적으로 접속된 구성으로 해도 좋다. 또는, 화소 매트릭스의 1 화소가 복수의 서브 화소를 가지는 경우에는, 각 화소행(또는 각 화소열)에 용량선을 설치하여, 각 서브 화소행(또는 각 서브 화소열)의 트랜지스터(100)의 전극(106)이 이 화소행(또는 이 화소열)에 설치된 용량선에 전기적으로 접속된 구성으로 해도 좋다. 또는, 화소 매트릭스의 1 화소가 복수의 서브 화소를 가지는 경우에는, 각 서브 화소행(또는 각 서브 화소열)에 용량선을 설치하여, 각 서브 화소행(또는 각 서브 화소열)의 트랜지스터(100)의 전극(106)이 이 서브 화소행(또는 이 서브 화소열) 근처의 서브 화소행(또는 서브 화소열)에 설치된 용량선에 전기적으로 접속된 구성으로 해도 좋다.
복수의 용량선은 서로 공유할 수도 있다. 예를 들면, 서로 인접하는 화소(또는 서브 화소)에서 용량선을 공유할 수 있다. 그 결과, 용량선의 수를 줄일 수 있다.
또한, 트랜지스터(100)의 전극(106)이 용량선과 전기적으로 접속되는 경우에, 용량선에 일정한 전위(바람직하게는, 전극(101)에 부여된 전위 중 가장 낮은 전위와 동일한 전위, 또는, 그것보다 더욱 낮은 전위)을 부여할 수 있다. 이것에 의해, 트랜지스터(100)의 스레숄드 전압을 제어하여, 노멀리 오프로 할 수도 있다. 또한, 전극(101), 전극(104a) 등과의 용량 커플링에 기인한 노이즈가 전극(110)에 들어가지 않게 할 수 있다.
또한, 트랜지스터(100)의 전극(106)이 용량선과 전기적으로 접속되는 경우에, 용량선에 펄스 신호를 공급할 수 있다. 예를 들면, 코먼 반전 구동을 행하는 경우, 대향 전극과 용량선의 전위가 같은 진폭값으로 변화하는 경우가 있다. 그러한 경우에도, 전극(106)에 트랜지스터(100)가 오프 상태가 되는 낮은 전위를 공급함으로써, 트랜지스터(100)의 스레숄드 전압을 제어하여, 노멀리 오프로 할 수도 있다.
또한, 트랜지스터(100)의 전극(106)이 용량선과 전기적으로 접속되는 경우에, 이 용량선을 한쪽의 전극으로서 형성되는 용량 소자의 한쌍의 전극간에는 반도체층(103)을 사이에 두지 않는 것이 바람직하다. 단, 본 발명의 실시형태의 일 양태는 이것에 한정되지 않는다.
또한, 전극(101a)이나 전극(104c)은 용량선에 한정되지 않고, 다른 배선으로 할 수 있다. 예를 들면, 전원선, 초기화용 배선 등으로 할 수 있다. 예를 들면, EL 소자(유기 발광 소자)를 이용한 표시 장치에서의 화소 회로에 설치되는 배선이어도 좋다. 또는, 구동 회로(예를 들면, 표시 장치에서의 주사선 구동 회로나 신호선 구동 회로 등)에 설치되는 배선이어도 좋다.
본 실시형태는 실시형태 1 내지 실시형태 4의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 4 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 트랜지스터(100)의 전극(101)(또는 전극(101)과 같은 층에 형성된 전극)과, 트랜지스터(100)의 전극(104a) 또는 전극(104b)(또는 전극(104a)이나 전극(104b)과 같은 층에 형성된 전극)과의 전기적인 접속의 일례에 대하여 설명한다. 설명에는 도 19, 도 44, 도 45를 이용한다. 또한, 설명에 이용하는 도면에서, 앞의 실시형태에서 설명에 이용한 도면과 같은 부분은 같은 부호를 이용하여 나타내고, 설명은 생략한다.
도 19에서는 절연층(105)으로서 층(105a) 및 층(105b)을 형성하는 경우에, 트랜지스터(100)의 전극(101)과 같은 층에 형성된 전극(101a)과, 전극(104a)이나 전극(104b)과 같은 층에 형성된 전극(104c)의 전기적인 접속의 예를 나타낸다.
도 19(A)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105a)과 층(105b)에 형성된 개구(191)와, 절연층(102)과 층(105a)과 층(105b)에 형성된 개구(192)에서, 전극(110b)에 의해 전기적으로 접속되어 있다.
도 19(B)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105a)에 형성된 개구(193)와, 절연층(102)과 층(105a)에 형성된 개구(194)에서, 전극(110b)에 의해 전기적으로 접속되어 있다. 즉, 전극(104c)과 전극(101a)의 접속 부분(109)에서 층(105b)은 제거되어 있다.
또한, 전극(104c)과 전극(101a)의 접속 부분의 전체에서, 층(105b)을 제거하는 구성에 한정되지 않는다. 예를 들면, 도 19(C)나 도 19(D)에 나타낸 구성과 같이, 전극(104c)과 전극(101a)의 접속 부분(109)의 일부에서 층(105b)이 남아 있어도 좋다.
도 19(C)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105a)에 형성된 개구(195)와, 절연층(102)과 층(105a)과 층(105b)에 형성된 개구(196)에서, 전극(110b)에 의해 전기적으로 접속되어 있다.
도 19(D)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105a)과 층(105b)에 형성된 개구(197)와, 절연층(102)과 층(105a)에 형성된 개구(198)에서, 전극(110b)에 의해 전기적으로 접속되어 있다.
다음에, 도 44에서는 절연층(105)으로서 층(105b) 및 층(105c)을 형성하는 경우에, 트랜지스터(100)의 전극(101)과 같은 층에 형성된 전극(101a)과, 전극(104a)이나 전극(104b)과 같은 층에 형성된 전극(104c)의 전기적인 접속의 예를 나타낸다.
도 44(A)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105b)과 층(105c)에 형성된 개구(441)와, 절연층(102)과 층(105b)과 층(105c)에 형성된 개구(442)에서, 전극(110b)에 의해 전기적으로 접속되어 있다.
도 44(B)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105c)에 형성된 개구(443)와, 절연층(102)과 층(105c)에 형성된 개구(444)에서, 전극(110b)에 의해 전기적으로 접속되어 있다. 즉, 전극(104c)과 전극(101a)의 접속 부분(109)에서 층(105b)은 제거되어 있다.
또한, 전극(104c)과 전극(101a)의 접속 부분의 전체에서 층(105b)을 제거하는 구성에 한정되지 않는다. 예를 들면, 도 44(C)나 도 44(D)에 나타낸 구성과 같이, 전극(104c)과 전극(101a)의 접속 부분(109)의 일부에서 층(105b)이 남아 있어도 좋다.
도 44(C)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105c)에 형성된 개구(445)와, 절연층(102)과 층(105b)과 층(105c)에 형성된 개구(446)에서, 전극(110b)에 의해 전기적으로 접속되어 있다.
도 44(D)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105b)과 층(105c)에 형성된 개구(447)와, 절연층(102)과 층(105c)에 형성된 개구(448)에서, 전극(110b)에 의해 전기적으로 접속되어 있다.
다음에, 도 45에서는 절연층(105)으로서 층(105a), 층(105b) 및 층(105c)을 형성하는 경우에, 트랜지스터(100)의 전극(101)과 같은 층에 형성된 전극(101a)과, 전극(104a)이나 전극(104b)과 같은 층에 형성된 전극(104c)의 전기적인 접속의 예를 나타낸다.
도 45(A)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105a)과 층(105b)과 층(105c)에 형성된 개구(451)와, 절연층(102)과 층(105a)과 층(105b)과 층(105c)에 형성된 개구(452)에서, 전극(110b)에 의해 전기적으로 접속되어 있다.
도 45(B)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105a)과 층(105c)에 형성된 개구(453)와, 절연층(102)과 층(105a)과 층(105c)에 형성된 개구(454)에서, 전극(110b)에 의해 전기적으로 접속되어 있다. 즉, 전극(104c)과 전극(101a)의 접속 부분(109)에서 층(105b)은 제거되어 있다.
또한, 전극(104c)과 전극(101a)의 접속 부분의 전체에서 층(105b)을 제거하는 구성에 한정되지 않는다. 예를 들면, 도 45(C)나 도 45(D)에 나타낸 구성과 같이, 전극(104c)과 전극(101a)의 접속 부분(109)의 일부에서 층(105b)이 남아 있어도 좋다.
도 45(C)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105a)과 층(105c)에 형성된 개구(455)와, 절연층(102)과 층(105a)과 층(105b)과 층(105c)에 형성된 개구(456)에서, 전극(110b)에 의해 전기적으로 접속되어 있다.
도 45(D)에 나타낸 구성에서는, 전극(104c)과 전극(101a)은 층(105a)과 층(105b)과 층(105c)에 형성된 개구(457)와, 절연층(102)과 층(105a)과 층(105c)에 형성된 개구(458)에서, 전극(110b)에 의해 전기적으로 접속되어 있다.
본 실시형태에서 나타낸 전극(104c)과 전극(101a)의 접속 구성은 예를 들면 트랜지스터(100)를 다이오드 접속하는 경우의, 전극(104b)과 전극(101)의 접속 구성에 적용할 수 있다. 다이오드 접속한 트랜지스터는 예를 들면, 보호 회로나, 구동 회로 등에 이용할 수 있다. 또는, 전극(104c)과 전극(101a)의 접속 구성은 게이트 전극과, 소스 전극 또는 드레인 전극을 접속하는 경우에도 적용할 수 있다. 예를 들면, 하나의 화소 중에, 복수의 트랜지스터를 설치하여 구성되는 화소 회로나 구동 회로에서, 게이트 전극과, 소스 전극 또는 드레인 전극을 접속하는 경우에 이용된다. 예를 들면, 화소에 EL 소자(유기 발광 소자)를 가지는 화소 회로에서는 복수의 트랜지스터가 설치되어 있고, 게이트 전극과 소스 전극 또는 드레인 전극을 접속하는 경우가 있다. 또는, 게이트선을 구동하기 위한 회로에서도 복수의 트랜지스터가 설치되어 있다.
또한, 도 19 중의 개구(191)?개구(198), 도 44 중의 개구(441)?개구(448), 도 45 중의 개구(451)?개구(458)의 형상은 실시형태 4에서 도 4, 도 5, 도 29, 및 도 30을 이용하여 나타낸 개구의 구성과 같은 구성을 적용할 수 있다.
또한, 전극(104c)과 전극(101a)과의 접속 구성으로서 전극(110b)을 이용하지 않고 접속시키는 것도 가능하다. 예를 들면, 절연층(102)에 콘택트홀을 형성하여, 전극(104c)과 전극(101a)을 직접 접속시키는 것도 가능하다.
본 실시형태는 실시형태 1 내지 실시형태 5의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 5 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 트랜지스터(100)가 가지는 기생 용량을 크게 하는 구성, 또는, 트랜지스터(100)와 전기적으로 접속되는 용량 소자의 용량값을 크게 하는 구성에 대하여, 그 일례를 설명한다. 설명에는 도 20, 도 21, 도 46, 도 47을 이용한다. 또한, 설명에 이용하는 도면에서, 앞의 실시형태에서 설명에 이용한 도면과 같은 부분은 같은 부호를 이용하여 나타내고, 설명은 생략한다.
또한, 도 20(A)?도 20(D) 및 도 21(A)?도 21(D)은 절연층(105)으로서 층(105a)과 층(105b)의 적층을 이용한 경우의 예이며, 도 46(A), 도 46(C), 도 47(B), 도 47(C)은 절연층(105)으로서 층(105b)과 층(105c)의 적층을 이용한 경우의 예이며, 도 46(B), 도 46(D), 도 47(A), 도 47(D)은 절연층(105)으로서 층(105a)과 층(105b)과 층(105c)의 적층을 이용한 경우의 예이다.
도 20, 도 21, 도 46, 도 47에서는 전극(104b) 위의 층(105b)은 모두, 또는 대부분이 제거되어 있고, 전극(104b)과 전극(106) 사이의 기생 용량의 용량값(또는 용량 소자의 용량값)이 크다. 도면 중, 예를 들면, 파선으로 둘러싸인 부분(281)에서 기생 용량이 생기거나 및/또는 용량 소자가 형성된다. 전극(104b), 전극(106)의 형상이나, 전극(104b) 위의 층(105b)을 제거하는 범위 등을 적절히 정함으로써, 이 용량의 값을 조정할 수 있다.
또한, 도 20, 도 21, 도 46, 도 47에서는, 전극(104b)과 전극(101)의 사이에서도 기생 용량이 생기거나 및/또는 용량 소자가 형성될 가능성이 있다. 전극(104b), 전극(101)의 형상을 적절히 정함으로써, 이 용량의 값을 조정할 수 있다.
이렇게 하여, 트랜지스터(100)의 게이트와 소스간의 용량을 크게 할 수 있다. 또는, 용량값이 큰 용량 소자를 형성할 수 있다. 예를 들면, 트랜지스터(100)를 부트스트랩 동작을 행하는 회로에 이용하는 경우에는, 게이트와 소스간의 용량을 크게 하는 것이 바람직하다. 또는, 다이나믹 회로에 있어서, 신호를 용량 소자에 보존하는 경우는 그 용량 소자는 큰 것이 바람직하다. 따라서, 도 20, 도 21, 도 46, 도 47 등에 나타낸 구성의 트랜지스터(100)를 이용하는 것이 바람직하다.
본 실시형태는 실시형태 1 내지 실시형태 6의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 6 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 반도체 장치 등(표시 장치, 발광 장치 등)이 가지는 용량 소자의 구성에 대하여, 그 일례를 설명한다. 설명에는, 도 22, 도 48을 이용한다. 또한, 설명에 이용하는 도면에서, 앞의 실시형태에서 설명에 이용한 도면과 같은 부분은 같은 부호를 이용하여 나타내고, 설명은 생략한다.
또한, 도 22(A)?도 22(E)에서는 절연층(105)으로서 층(105a)과 층(105b)의 적층을 이용한 경우의 예이며, 도 48(A), 도 48(C)은 절연층(105)으로서 층(105b)과 층(105c)의 적층을 이용한 경우의 예이며, 도 48(B), 도 48(D), 도 48(E)은 절연층(105)으로서 층(105a)과 층(105b)과 층(105c)의 적층을 이용한 경우의 예이다.
전극(101)과 같은 층에 형성된 전극(101a)을 한쪽의 전극으로 하고, 전극(104a)이나 전극(104b)과 같은 층에 형성된 전극(104c)을 다른 한쪽의 전극으로 하여, 용량 소자를 형성할 수 있다. 이 일례를, 도 22(A), 도 22(B)에 나타낸다. 도면 중, 예를 들면, 파선으로 둘러싸인 부분(282)에 용량 소자는 형성된다. 또한, 전극(106a)은 전극(106)과 같은 층에 형성된 전극이다. 또한, 도 22(A), 도 22(B)에서, 전극(106a)이 전극(104c)과 전기적으로 접속되어 있는 예를 나타냈지만, 본 발명의 실시형태의 일 양태는 이것에 한정되지 않는다. 전극(106a)은 전극(104c)과 전기적으로 접속되어 있지 않아도 좋고, 전극(101a)과 전기적으로 접속되어 있어도 좋고, 전극(101a) 및 전극(104c)의 양쪽 모두와 전기적으로 접속되어 있어도 좋고, 부분(282) 위에 형성하지 않는 구성이어도 좋다.
전극(101)과 같은 층에 형성된 전극(101a)을 한쪽의 전극으로 하고, 전극(106a)을 다른 한쪽의 전극으로 하여 용량 소자를 형성할 수 있다. 이 일례를 도 22(C), 도 22(D), 도 22(E), 도 48(A), 도 48(B), 도 48(C), 도 48(D), 도 48(E)에 나타낸다. 도면 중, 예를 들면, 파선으로 둘러싸인 부분(283)에 용량 소자가 형성된다.
또한, 도 22(C)에서 층(105b)의 일부를 제거한 구성이 도 22(D)이다. 도 22(D)에 나타낸 구성에서, 영역(121c)의 층(105b)은 제거되어 있다. 또한, 도 22(D)에서 전극(101a)이 설치된 폭(지면 좌우의 방향)보다 넓은 폭으로 층(105b)을 제거한 구성이 도 22(E)이다. 또한, 도 48(C) 및 도 48(D)에서는 도 48(A), 도 48(B)에서, 층(105b)의 일부를 제거한 구성을 나타내고 있다. 도 48(C) 및 도 48(D)에 나타낸 구성에서, 영역(121c)의 층(105b)은 제거되어 있다. 또한, 도 48(D)에서 전극(101a)이 설치된 폭(지면 좌우의 방향)보다 넓은 폭으로 층(105b)을 제거한 구성이 도 48(E)이다.
또한, 도 22, 도 48에서, 전극(106a)은 전극(106)이나 전극(110)이나 전극(110)과 같은 층에 형성되는 전극이어도 좋다. 전극(101a)은 전극(101)이어도 좋다. 전극(104c)은 전극(104)이어도 좋다.
도 22나 도 48에 나타낸 용량 소자는 트랜지스터(100)의 게이트와 소스 사이에 설치되는 용량 소자로서 이용할 수 있다. 또는, 예를 들면, 화소에 설치되는 보유 용량으로서 이용할 수 있다. 또는, 구동 회로에서, 신호를 보유하기 위한 용량 소자로서 이용할 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 7의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 7 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는, 실시형태 1 내지 실시형태 8에서 나타낸 구성에서의 절연층, 전극, 반도체층 등의 재료의 일례에 대하여 설명한다.
트랜지스터(100)의 반도체층(103)의 재료에 대하여 이하에 설명한다. 또한, 반도체층(103)과 같은 층에 형성하는 반도체층도 같은 재료를 이용할 수 있다.
트랜지스터(100)의 반도체층(103)은 산화물 반도체로 이루어지는 층(산화물 반도체층)를 포함해도 좋다. 산화물 반도체로서는, 예를 들면, 4원계 금속의 산화물인 In－Sn－Ga－Zn－O계 산화물 반도체나, 3원계 금속의 산화물인 In－Ga－Zn－O계 산화물 반도체, In－Sn－Zn－O계 산화물 반도체, In－Al－Zn－O계 산화물 반도체, Sn－Ga－Zn－O계 산화물 반도체, Al－Ga－Zn－O계 산화물 반도체, Sn－Al－Zn－O계 산화물 반도체, Hf－In－Zn－O계 산화물 반도체나, 2원계 금속의 산화물인 In－Zn－O계 산화물 반도체, Sn－Zn－O계 산화물 반도체, Al－Zn－O계 산화물 반도체, Zn－Mg－O계 산화물 반도체, Sn－Mg－O계 산화물 반도체, In－Mg－O계 산화물 반도체나, In－Ga－O계 산화물 반도체, 1원계 금속의 산화물인 In－O계 산화물 반도체, Sn－O계 산화물 반도체, Zn－O계 산화물 반도체 등을 이용할 수 있다. 또한, 상기 산화물 반도체에 In과 Ga와 Sn과 Zn 이외의 원소, 예를 들면 SiO2를 포함시켜도 좋다.
예를 들면, In－Sn－Zn－O계 산화물 반도체란, 인듐(In), 주석(Sn), 아연(Zn)을 가지는 산화물 반도체라는 의미이며, 그 조성비는 묻지 않는다. 또 예를 들면, In－Ga－Zn－O계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물 반도체라는 의미이며, 그 조성비는 묻지 않는다. In－Ga－Zn－O계 산화물 반도체는 IGZO라고 부를 수 있다.
또한, 산화물 반도체층은 산화물 반도체막을 이용하여 형성할 수 있다. In－Sn－Zn－O계 산화물 반도체막을 스퍼터링법에 의해 형성하는 경우, 타겟의 조성비는 원자수비로 In：Sn：Zn이 1：2：2, 2：1：3, 1：1：1, 또는 20：45：35 등을 이용한다.
또한, In－Zn－O계 산화물 반도체막을 스퍼터링법에 의해 형성하는 경우, 타겟의 조성비는 원자수비로, In：Zn = 50：1?1：2(몰수비로 환산하면 In2O3：ZnO = 25：1?1：4), 바람직하게는 In：Zn = 20：1?1：1(몰수비로 환산하면 In2O3：ZnO = 10：1?1：2), 더욱 바람직하게는 In：Zn = 1.5：1?15：1(몰수비로 환산하면 In2O3：ZnO = 3：4?15：2)로 한다. 예를 들면, 타겟은 원자수비가 In：Zn：O = X：Y：Z일 때, Z＞1.5X＋Y로 한다.
또한, In－Ga－Zn－O계 산화물 반도체막을 스퍼터링법에 의해 형성하는 경우, 타겟의 조성비는 원자수비로, In：Ga：Zn = 1：1：0.5, In：Ga：Zn = 1：1：1, 또는 In：Ga：Zn = 1：1：2로 할 수 있다.
또한, 타겟의 순도를 99.99% 이상으로 함으로써, 산화물 반도체막에 혼입하는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수 있다. 또한, 이 타겟을 이용함으로써, 산화물 반도체막에서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
또한, 산화물 반도체는 불순물에 대하여 둔감하고, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨(Na)과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 사용할 수 있다고 지적되어 있다(카미야, 노무라, 호소노, 「아몰퍼스(amorphous) 산화물 반도체의 물성과 디바이스 개발의 현상(現狀)」, 고체 물리, 2009년 9월호, Vol. 44, pp. 621－633.). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소는 아니기 때문에 불순물이다. 알칼리토 금속도 산화물 반도체를 구성하는 원소가 아닌 경우에 불순물이 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체층에 접하는 절연막이 산화물인 경우, 이 절연막 중으로 확산하여 Na＋가 된다. 또한, Na는 산화물 반도체층 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중에 끼어든다. 그 결과, 예를 들면, 스레숄드 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 더하여, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 편차는, 산화물 반도체층 중의 수소 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체층 중의 수소 농도가 1×1018/cm3 이하, 보다 바람직하게는 1×1017/cm3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량분석법에 의한 Na 농도의 측정값은 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로 Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
또한 산화물 반도체층은 비정질이어도 좋지만, 결정성을 가지고 있어도 좋다. 산화물 반도체층은 단결정이어도, 비단결정이어도 좋다. 비단결정의 경우, 아몰퍼스이어도, 다결정이어도 좋다. 또한, 아몰퍼스 중에 결정성을 가지는 부분을 포함하는 구조이어도, 비아몰퍼스이어도 좋다. 산화물 반도체층으로서는 c축 배향하고, 그 ab면에 수직인 방향으로부터 볼 때, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 가지고, 또한 c축 방향으로 수직인 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열한 상(相)을 포함하는 결정(CAAC：C Axis Aligned Crystal이라고도 함)을 포함하는 산화물을 이용할 수 있다.
CAAC에 대하여 도 69 내지 도 71을 이용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 69 내지 도 71은 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단지 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 69에서, 동그라미로 둘러싸인 O원자는 4배위의 O원자를 나타내고, 이중 동그라미로 둘러싸인 O원자는 3배위의 O원자를 나타낸다.
도 69(A)에 1개의 6배위의 In 원자와, In 원자에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O원자)를 가지는 구조를 나타낸다. In 원자 하나에 대하여, 근접 산소 원자만 나타낸 구조를, 여기에서는 서브 유닛이라고 부른다. 도 69(A)의 구조는 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 69(A)의 상반분 및 하반분에는 각각 3개씩 4배위의 O원자가 있다. 도 69(A)에 나타낸 서브 유닛은 전하가 0이다.
도 69(B)에 1개의 5배위의 Ga 원자와, Ga 원자에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O원자)와, Ga 원자에 근접한 2개의 4배위의 O원자를 가지는 구조를 나타낸다. 3배위의 O원자는 어느 것도 ab면에 존재한다. 도 69(B)의 상반분 및 하반분에는 각각 1개씩 4배위의 O원자가 있다. 또한, In 원자도 5배위를 취하기 때문에, 도 69(B)에 나타낸 구조를 취할 수 있다. 도 69(B)에 나타낸 서브 유닛은 전하가 0이다.
도 69(C)에 1개의 4배위의 Zn 원자와, Zn 원자에 근접한 4개의 4배위의 O원자에 의한 구조를 나타낸다. 도 69(C)의 상반분에는 1개의 4배위의 O원자가 있고, 하반분에는 3개의 4배위의 O원자가 있다. 또는, 도 69(C)의 상반분에 3개의 4배위의 O원자가 있고, 하반분에 1개의 4배위의 O원자가 있어도 좋다. 도 69(C)에 나타낸 서브 유닛은 전하가 0이다.
도 69(D)에, 1개의 6배위의 Sn 원자와, Sn 원자에 근접한 6개의 4배위의 O원자를 가지는 구조를 나타낸다. 도 69(D)의 상반분에는 3개의 4배위의 O원자가 있고, 하반분에는 3개의 4배위의 O원자가 있다. 도 69(D)에 나타낸 서브 유닛은 전하가 ＋1이 된다.
도 69(E)에 2개의 Zn 원자를 포함하는 서브 유닛을 나타낸다. 도 69(E)의 상반분에는 1개의 4배위의 O원자가 있고, 하반분에는 1개의 4배위의 O원자가 있다. 도 69(E)에 나타낸 서브 유닛은 전하가 ?1이 된다.
여기에서는, 서브 유닛의 몇 개의 집합체를 1 그룹이라고 부르고, 그룹의 몇 개의 집합체를 1 유닛이라고 부른다.
여기서, 이들 서브 유닛들이 결합하는 규칙에 대하여 설명한다. 도 69(A)에 나타낸 6배위의 In 원자의 상반분의 3개의 O원자는 하방향에 각각 3개의 근접 In 원자를 가지고, 하반분의 3개의 O원자는 상방향에 각각 3개의 근접 In 원자를 가진다. 도 69(B)에 나타낸 5배위의 Ga 원자의 상반분의 1개의 O원자는 하방향에 1개의 근접 Ga 원자를 가지고, 하반분의 1개의 O원자는 상방향에 1개의 근접 Ga 원자를 가진다. 도 69(C)에 나타낸 4배위의 Zn 원자의 상반분의 1개의 O원자는 하방향에 1개의 근접 Zn 원자를 가지고, 하반분의 3개의 O원자는 상방향에 각각 3개의 근접 Zn 원자를 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O원자의 수와, 그 O원자의 하방향에 있는 근접 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 하방향의 4배위의 O원자의 수와, 그 O원자의 상방향에 있는 근접 금속 원자의 수는 동일하다. O원자는 4배위이므로, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O원자의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O원자의 수와의 합이 4개일 때, 금속 원자를 가지는 2종의 서브 유닛들은 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O원자를 통하여 결합하는 경우, 4배위의 O원자가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn)의 어느 하나와 결합하게 된다.
이러한 배위수를 가지는 금속 원자는 c축 방향에서, 4배위의 O원자를 통하여 결합한다. 또한, 이 밖에도, 층 구조의 합계의 전하가 0이 되도록 서브 유닛들이 결합하여 1 그룹을 구성한다.
도 70(A)에 In－Sn－Zn－O계의 층 구조를 구성하는 1 그룹의 모델도를 나타낸다. 도 70(B)에 3개의 그룹으로 구성되는 유닛을 나타낸다. 또한, 도 70(C)은 도 70(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타낸다.
도 70(A)에서는, 간단하게 하기 위해, 3배위의 O원자는 생략하고, 4배위의 O원자는 갯수만 나타내고, 예를 들면, Sn 원자의 상반분 및 하반분에는 각각 3개씩 4배위의 O원자가 있는 것을 동그라미 3으로 나타낸다. 마찬가지로, 도 70(A)에서 In 원자의 상반분 및 하반분에는 각각 1개씩 4배위의 O원자가 있고, 동그라미 1로서 나타낸다. 또한, 마찬가지로, 도 70(A)에서 하반분에는 1개의 4배위의 O원자가 있고, 상반분에는 3개의 4배위의 O원자가 있는 Zn 원자와, 상반분에는 1개의 4배위의 O원자가 있고, 하반분에는 3개의 4배위의 O원자가 있는 Zn 원자를 나타낸다.
도 70(A)에서, In－Sn－Zn－O계의 층 구조를 구성하는 그룹은 위에서부터 순차로 4배위의 O원자가 3개씩 상반분 및 하반분에 있는 Sn 원자가 4배위의 O원자가 1개씩 상반분 및 하반분에 있는 In 원자와 결합하고, 그 In 원자가 상반분에 3개의 4배위의 O원자가 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반분의 1개의 4배위의 O원자를 통하여 4배위의 O원자가 3개씩 상반분 및 하반분에 있는 In 원자와 결합하고, 그 In 원자가 상반분에 1개의 4배위의 O원자가 있는 Zn 원자 2개로 이루어지는 서브 유닛과 결합하고, 이 서브 유닛의 하반분의 1개의 4배위의 O원자를 통하여 4배위의 O원자가 3개씩 상반분 및 하반분에 있는 Sn 원자와 결합하는 구성이다. 그룹의 몇 개를 결합하여 1 유닛을 구성한다.
여기서, 3배위의 O원자 및 4배위의 O원자의 경우, 결합 1개 당의 전하는 각각 －0.667, －0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위) 원자, Zn(4배위) 원자, Sn(5배위 또는 6배위) 원자의 전하는 각각 ＋3, ＋2, ＋4이다. 따라서, Sn 원자를 포함하는 서브 유닛은 전하가 ＋1이 된다. 따라서, Sn 원자를 포함하는 층 구조를 형성하기 위해서는, 전하 ＋1을 지우는 전하 ?1이 필요하다. 전하 ?1을 취하는 구조로서 도 69(E)에 나타낸 바와 같이, 2개의 Zn 원자를 포함하는 서브 유닛을 들 수 있다. 예를 들면, Sn 원자를 포함하는 서브 유닛이 1개에 대하여, 2개의 Zn 원자를 포함하는 서브 유닛이 1개 있으면, 전하가 지워지기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
또한, In 원자는 5배위 및 6배위를 모두 취할 수 있는 것으로 한다. 구체적으로는, 도 70(B)에 나타낸 유닛으로 함으로써, In－Sn－Zn－O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In－Sn－Zn－O계의 층 구조는 In2SnZn2O7(ZnO)m(M은 0또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 이 밖에도, 4원계 금속의 산화물인 In－Sn－Ga－Zn－O계 산화물이나, 3원계 금속의 산화물인 In－Ga－Zn－O계 산화물(IGZO와도 표기함), In－Al－Zn－O계 산화물, Sn－Ga－Zn－O계 산화물, Al－Ga－Zn－O계 산화물, Sn－Al－Zn－O계 산화물이나, 2원계 금속의 산화물인 In－Zn－O계 산화물, Sn－Zn－O계 산화물, Al－Zn－O계 산화물, Zn－Mg－O계 산화물, Sn－Mg－O계 산화물, In－Mg－O계 산화물이나, In－Ga－O계 산화물, 1원계 금속의 산화물인 In－O계 산화물, Sn－O계 산화물, Zn－O계 산화물 등을 이용한 경우도 마찬가지이다.
예를 들면, 도 71(A)에 In－Ga－Zn－O계의 층 구조를 구성하는 1 그룹의 모델도를 나타낸다.
도 71(A)에서 In－Ga－Zn－O계의 층 구조를 구성하는 그룹은 위에서부터 순차로 4배위의 O원자가 3개씩 상반분 및 하반분에 있는 In 원자가, 4배위의 O원자가 1개 상반분에 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반분의 3개의 4배위의 O원자를 통하여, 4배위의 O원자가 1개씩 상반분 및 하반분에 있는 Ga 원자와 결합하고, 그 Ga 원자의 하반분의 1개의 4배위의 O원자를 통하여, 4배위의 O원자가 3개씩 상반분 및 하반분에 있는 In 원자와 결합한 구성이다. 그룹의 몇 개를 결합하여 1 유닛을 구성한다.
도 71(B)에 3개의 그룹으로 구성되는 유닛을 나타낸다. 또한, 도 71(C)은 도 71(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타낸다.
여기서, In(6배위 또는 5배위) 원자, Zn(4배위) 원자, Ga(5배위) 원자의 전하는 각각 ＋3, ＋2, ＋3이기 때문에, In 원자, Zn 원자 및 Ga 원자로 이루어지는 서브 유닛은 전하가 0이 된다. 따라서, 이러한 조합이면 층 구조의 합계의 전하는 항상 0이 된다.
여기서, In(6배위 또는 5배위) 원자, Zn(4배위) 원자, Ga(5배위) 원자의 전하는 각각 ＋3, ＋2, ＋3이기 때문에, In 원자, Zn 원자 및 Ga 원자의 어느 것을 포함하는 서브 유닛은 전하가 0이 된다. 따라서, 이들 서브 유닛의 조합이면 그룹의 합계의 전하는 항상 0이 된다.
CAAC를 포함하는 산화물 반도체막(이하, CAAC막이라고도 함)은 스퍼터링법에 의해 제작할 수 있다. 타겟 재료는 상술한 바와 같은 재료를 이용할 수 있다. 스퍼터링법을 이용하여 CAAC막을 성막하는 경우에는 분위기 중의 산소 가스비가 높은 것이 바람직하다. 예를 들면, 아르곤 및 산소의 혼합 가스 분위기 중에서 스퍼터링법을 행하는 경우에는, 산소 가스비를 30% 이상으로 하는 것이 바람직하고, 40% 이상으로 하는 것이 보다 바람직하다. 분위기 중으로부터의 산소의 보충에 의해, CAAC의 결정화가 촉진되기 때문이다.
또한, 스퍼터링법을 이용하여 CAAC막을 성막하는 경우에는, CAAC막이 성막되는 기판을 150℃ 이상으로 가열해 두는 것이 바람직하고, 170℃ 이상으로 가열해 두는 것이 보다 바람직하다. 기판 온도의 상승에 따라, CAAC의 결정화가 촉진되기 때문이다.
또한, CAAC막에 대하여, 질소 분위기 중 또는 진공 중에서 열처리를 행한 후에는, 산소 분위기 중 또는 산소와 다른 가스와의 혼합 분위기 중에서 열처리를 행하는 것이 바람직하다. 앞의 열처리로 생기는 산소 결손을 후의 열처리에서의 분위기 중으로부터의 산소 공급에 의해 복원할 수 있기 때문이다.
또한, CAAC막이 성막되는 막표면(피성막면)은 평탄한 것이 바람직하다. CAAC막은 이 피성막면에 대략 수직이 되는 c축을 가지기 때문에, 이 피성막면에 존재하는 요철은 CAAC막에서의 결정립계의 발생을 유발하게 되기 때문이다. 따라서, CAAC막이 성막되기 전에 이 피성막 표면에 대하여 화학 기계 연마(Chemical Mechanical Polishing：CMP) 등의 평탄화 처리를 행하는 것이 바람직하다. 또한, 이 피성막면의 평균 조도는 0.5 nm 이하인 것이 바람직하고, 0.3 nm 이하인 것이 보다 바람직하다.
또한, 스퍼터링 등으로 성막된 산화물 반도체막 중에는 불순물로서의 수분 또는 수소(수산기를 포함함)가 포함되어 있는 경우가 있다. 본 발명의 일 양태에서는 산화물 반도체막(또는, 산화물 반도체막에 의해 형성된 산화물 반도체층) 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해, 감압 분위기 하, 질소나 희가스 등의 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 온도계를 이용하여 측정한 경우의 수분량이 20 ppm(이슬점 환산으로 ?55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기) 분위기 하에서, 산화물 반도체막(산화물 반도체층)에 가열 처리를 실시한다.
산화물 반도체막(산화물 반도체층)에 가열 처리를 실시함으로써, 산화물 반도체막(산화물 반도체층) 중의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도에서 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분간 이상 6분간 이하에서 행하면 좋다. 가열 처리에 RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 넘는 온도에서도 처리할 수 있다.
이렇게 하여 산화물 반도체막(산화물 반도체층) 중의 수분 또는 수소를 이탈시킨 후, 산소를 첨가한다. 이렇게 하여, 산화물 반도체막(산화물 반도체층) 중 등에서의 산소 결함을 저감하여, 산화물 반도체막(산화물 반도체층)을 i형화 또는 i형에 한없이 가깝게 할 수 있다.
산소의 첨가는 예를 들면, 산화물 반도체막(산화물 반도체층)에 접하여 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막을 형성하고, 그 후 가열함으로써 행할 수 있다. 이렇게 하여, 절연막 중의 과잉의 산소를 산화물 반도체막(산화물 반도체층)에 공급할 수 있다. 이렇게 하여, 산화물 반도체막(산화물 반도체층)을 산소를 과잉으로 포함하는 상태로 할 수 있다. 과잉으로 포함되는 산소는 예를 들면, 산화물 반도체막(산화물 반도체층)을 구성하는 결정의 격자 간에 존재한다.
또한, 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막은 산화물 반도체막(산화물 반도체층)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 이용해도 좋지만, 양쪽 모두의 절연막에 이용하는 것이 바람직하다. 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막을, 산화물 반도체막(산화물 반도체층)에 접하는 절연막의 상층 및 하층에 위치하는 절연막에 이용하여 산화물 반도체막(산화물 반도체층)을 사이에 두는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
여기서, 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막은 단층의 절연막이어도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 또한, 이 절연막은 수분이나, 수소 등의 불순물을 극력 포함하지 않는 것이 바람직하다. 절연막에 수소가 포함되면, 그 수소가 산화물 반도체막(산화물 반도체층)에 침입하거나, 또는 수소가 산화물 반도체막(산화물 반도체층) 중의 산소를 추출하고, 산화물 반도체막이 저저항화(n형화)하게 되어, 기생 채널이 형성될 우려가 있다. 따라서, 절연막은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다. 또한, 절연막에는 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서, 질화규소막, 질화산화규소막, 질화알루미늄막, 산화알루미늄막, 또는 질화산화알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다 산화물 반도체막(산화물 반도체층)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 두고, 산화물 반도체막(산화물 반도체층)과 중첩되도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써, 산화물 반도체막(산화물 반도체층) 내나 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 막을 수 있다. 또한, 산화물 반도체막(산화물 반도체층)에 접하도록 질소의 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체막(산화물 반도체층)에 접하는 것을 막을 수 있다.
또한, 산화물 반도체막(산화물 반도체층) 중의 수분 또는 수소를 이탈시킨 후의 산소 첨가는 산소 분위기 하에서 산화물 반도체막(산화물 반도체층)에 가열 처리를 실시함으로써 행하여도 좋다. 가열 처리의 온도는 예를 들면 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 상기 산소 분위기 하의 가열 처리에 이용되는 산소 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상, (즉 산소 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
혹은, 산화물 반도체막(산화물 반도체층) 중의 수분 또는 수소를 이탈시킨 후의 산소 첨가는 이온 주입법 또는 이온 도핑법 등을 이용하여 행하여도 좋다. 예를 들면, 2.45 GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체막(산화물 반도체층)에 첨가하면 좋다.
이와 같이 형성한 산화물 반도체층을 트랜지스터(100)의 반도체층(103)으로서 이용할 수 있다. 이렇게 하여, 오프 전류를 현저하게 저감한 트랜지스터(100)를 얻을 수 있다.
트랜지스터(100)의 반도체층(103)은 미결정 실리콘을 포함하고 있어도 좋다. 미결정 실리콘이란, 비정질과 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체이다. 미결정 실리콘은 결정립 직경이 2 nm 이상 200 nm 이하, 바람직하게는 10 nm 이상 80 nm 이하, 보다 바람직하게는 20 nm 이상 50 nm 이하, 더욱 바람직하게는 25 nm 이상 33 nm 이하의 기둥 모양 결정 또는 침상 결정이 기판 표면에 대하여 법선 방향으로 성장하고 있다. 따라서, 기둥 모양 결정 또는 침상 결정의 계면에는 입계가 형성되는 경우도 있다.
대표예로서의 미결정 실리콘은 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520 cm－1보다 저파수측으로 시프트하고 있다. 즉, 단결정 실리콘을 나타내는 520 cm－1과 아몰퍼스 실리콘을 나타내는 480 cm－1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합손(댕글링 본드)을 종단하기 위해 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 포함하고 있다. 또한, 헬륨, 아르곤, 크립톤, 또는 네온 등의 희가스 원소를 포함시켜 격자 변형을 더욱 조장시킴으로써, 안정성이 증가하여 양호한 미결정 실리콘이 얻어진다. 이와 같은 미결정 실리콘에 관한 기술은 예를 들면, 미국 특허 4,409,134호에 개시되어 있다.
트랜지스터(100)의 반도체층(103)은 비정질(아몰퍼스) 실리콘을 포함하고 있어도 좋다. 트랜지스터(100)의 반도체층(103)은 다결정 실리콘을 포함하고 있어도 좋다. 또는, 트랜지스터(100)의 반도체층(103)은 유기 반도체, 카본 나노 튜브 등을 포함하고 있어도 좋다.
전극(110)의 재료에 대하여 이하에 설명한다. 또한, 전극(110)과 같은 층에 형성되는 전극도 같은 재료를 이용할 수 있다.
전극(110)은 투광성의 도전 재료를 이용하여 형성할 수 있다. 투광성의 도전 재료로서는, 인듐 주석 산화물(ITO), 산화규소를 포함하는 인듐 주석 산화물(ITSO), 유기 인듐, 유기 주석, 산화아연, 인듐 아연 산화물 등을 이용할 수 있다. 또한, 전극(110)은 투광성을 가지는 영역과, 반사성을 가지는 영역의 양쪽 모두를 포함하고 있어도 좋다. 이것에 의해, 반투과형의 표시 장치를 구성할 수 있다. 또한, 전극(110)은 반사성을 가지는 도전 재료를 이용하여 형성되어 있어도 좋다. 이것에 의해, 반사형의 표시 장치를 구성할 수 있다. 또는, 화소가 형성된 기판과는 반대측에 광을 방출하는 구성(탑 에미션)의 발광 장치를 구성할 수 있다.
특히, 전극(110)으로서 반사성을 가지는 도전 재료를 이용하는 경우에는, 트랜지스터(100)와 중첩하도록 트랜지스터(100)의 상부에 전극(110)을 형성함으로써, 개구율을 향상시킬 수 있다.
전극(106)의 재료에 대하여 이하에 설명한다. 또한, 전극(106)과 같은 층에 형성되는 전극도 같은 재료를 이용할 수 있다.
전극(106)은 투광성의 도전 재료를 이용하여 형성할 수 있다. 투광성의 도전 재료로서는 인듐 주석 산화물(ITO), 산화규소를 포함하는 인듐 주석 산화물(ITSO), 유기 인듐, 유기 주석, 산화아연, 인듐 아연 산화물 등을 이용할 수 있다.
절연층(105)의 재료에 대하여 이하에 설명한다.
절연층(105)은 유기 절연층을 포함하고 있어도 좋다. 절연층(105)은 무기 절연층을 포함하고 있어도 좋다. 절연층(105)은 무기 절연층과 유기 절연층의 적층을 포함하고 있어도 좋다. 예를 들면, 층(105a) 및 층(105c)은 무기 절연층으로 할 수 있다. 층(105b)은 유기 절연층으로 할 수 있다.
절연층(105) 또는 층(105b)을 컬러 필터로 하는 경우에는, 절연층(105) 또는 층(105b)으로서 녹색의 유기 절연층, 청색의 유기 절연층, 적색의 유기 절연층 등을 이용할 수 있다. 절연층(105) 또는 층(105b)을 블랙 매트릭스로 하는 경우에는, 절연층(105) 또는 층(105b)으로서 흑색의 유기 절연층을 이용할 수 있다.
유기 절연층으로서는 아크릴 수지, 폴리이미드, 폴리아미드 등을 이용할 수 있다. 폴리이미드를 이용함으로써, 절연층(105) 또는 층(105b) 위에 형성되는 발광 소자의 열화를 저감하는 것이 가능하게 된다. 또한, 유기 절연층으로서 감광성의 재료를 이용해도 좋다. 감광성의 재료를 이용한 막에서는, 레지스트 마스크를 형성하는 일 없이, 이 막의 에칭 가공을 행할 수도 있다. 또한, 유기 절연층은 잉크젯법 등의 액적 토출법을 이용하여 형성한 것이어도 좋다. 또한, 잉크젯법 등의 액적 토출법을 이용하여 형성한 층을 에칭 가공한 것이어도 좋다. 예를 들면, 잉크젯법 등의 액적 토출법을 이용하여 형성한 층을 레지스트 마스크를 이용하여 에칭 가공한 것이어도 좋다.
무기 절연층으로서는 산화규소막이나, 질화규소막, 산질화규소막 등을 이용할 수 있다.
본 실시형태는, 실시형태 1 내지 실시형태 8의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 8 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 10)
본 실시형태에서는 반도체 장치의 제작 방법의 일 양태를 나타낸다.
도 1(A)의 구성의 반도체 장치의 제작 방법의 일례를 도 59에 나타낸다.
절연 표면(200) 위에 전극(101)을 형성하고, 전극(101) 위에 절연층(102)을 형성하고, 절연층(102) 위에 절연층(102)을 통하여 전극(101)의 적어도 일부와 적어도 일부가 중첩되는 반도체층(103)을 형성한다(도 59(A)).
반도체층(103) 위에 전극(104a) 및 전극(104b)을 형성한다. 전극(104a) 및 전극(104b) 위에 절연막(591)을 형성한다. 절연막(591)은 포지티브형의 감광성 재료에 의해 형성되어 있는 것으로 한다(도 59(B)).
다음에, 하프톤 마스크(592)를 이용함으로써, 절연막(591)을 노광한다. 여기서, 하프톤 마스크(592)는 영역(592a), 영역(592b), 영역(592c)을 가지고, 서로 노광에 이용하는 광의 투과율이 다르다. 여기서, (영역(592c)의 투과율)＞(영역(592b)의 투과율)＞(영역(592a)의 투과율)로 한다(도 59(C)).
이러한 하프톤 마스크(592)를 이용하여, 절연막(591)을 노광함으로써, 영역(121)과 영역(122)을 가지고, 영역(121)이 영역(122)보다 얇고, 또한, 관통하는 개구(123)를 가지는 절연층(105)을 형성할 수 있다(도 59(D)).
그 후, 절연층(105) 위에 영역(121)을 통하여 반도체층(103)의 적어도 일부와 적어도 일부가 중첩되는 전극(106)과, 영역(122)의 적어도 일부의 위에, 전극(110)의 적어도 일부를 형성한다(도 59(E)).
이렇게 하여, 반도체 장치를 형성할 수 있다.
또한, 상기에서는 절연막(591)으로서 포지티브형의 감광성 재료를 이용하는 예를 나타냈지만 이것에 한정되지 않는다. 네거티브형의 감광성 재료를 이용해도 좋다. 또한, 절연막(591)으로서 감광성의 재료를 이용하지 않고, 절연막(591)의 위에 레지스트를 형성하고, 이 레지스트를 하프톤 마스크를 이용하여 노광함으로써 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 절연막(591)을 에칭 가공함으로써, 절연층(105)을 형성해도 좋다.
도 1(C)의 구성의 반도체 장치의 제작 방법의 일례를 도 60에 나타낸다.
절연 표면(200) 위에, 전극(101)을 형성하고, 절연층(102), 반도체층(103), 전극(104a) 및 전극(104b)을 형성한다. 여기까지의 제작 공정은 도 59와 같다. 전극(104a) 및 전극(104b) 위에 절연막(601a)을 형성하고, 절연막(601a) 위에 절연막(601b)을 형성한다(도 60(A)).
다음에, 절연막(601b) 위에 레지스트(602)를 형성한다. 레지스트(602)는 포지티브형으로 한다. 하프톤 마스크(603)를 이용함으로써, 레지스트(602)를 노광한다. 여기서, 하프톤 마스크(603)는 영역(603a), 영역(603b), 영역(603c)을 가지고, 서로 노광에 이용하는 광의 투과율이 다르다. 여기서, (영역(603c)의 투과율)＞(영역(603b)의 투과율)＞(영역(603a)의 투과율)로 한다(도 60(B)).
이러한 하프톤 마스크(603)를 이용하여, 레지스트(602)를 노광함으로써, 서로 두께가 다른 3개의 영역을 가지는 레지스트 마스크(604)를 형성한다(도 60(C)).
레지스트 마스크(604)를 이용하여, 절연막(601a) 및 절연막(601b)을 에칭 가공함으로써, 영역(121)과 영역(122)을 가지고, 영역(121)이 영역(122)보다 얇고, 또한, 관통하는 개구(123)를 가지는 절연층(층(105a)과 층(105b)의 적층)을 형성할 수 있다(도 60(D)).
그 후, 층(105b) 위에 영역(121)을 통하여 반도체층(103)의 적어도 일부와 적어도 일부가 중첩되는 전극(106)과, 영역(122)의 적어도 일부의 위에 전극(110)의 적어도 일부를 형성한다(도 60(E)).
이렇게 하여, 반도체 장치를 형성할 수 있다.
또한, 도 60에 나타낸 제작 공정에서는, 레지스트(602)로서 포지티브형을 이용하는 예를 나타냈지만 이것에 한정되지 않는다. 네거티브형의 감광성 재료를 이용해도 좋다. 또한, 레지스트(602)를 이용하지 않고, 절연막(601b)을 감광성 재료를 이용하여 형성하고, 절연막(601b)을 하프톤 마스크를 이용하여 노광함으로써, 절연층(층(105a)과 층(105b)의 적층)을 형성해도 좋다.
또한, 도 60에 나타낸 제작 공정에서는, 하프톤 마스크를 이용하는 예를 나타냈지만 이것에 한정되지 않는다. 예를 들면, 도 61에 나타낸 바와 같은 제작 공정으로 할 수 있다.
도 61(A)까지는 도 60의 제작 공정과 같다.
도 61에 나타낸 제작 공정에서는 절연막(601b)을 에칭 가공하여, 영역(121)과 개구(124)를 형성한다. 이렇게 하여, 층(105b)을 형성한다(도 61(B)).
그 후, 개구(124)에서 노출한 절연막(601a)을 에칭 가공하여, 관통하는 개구(123)를 형성한다. 이때, 층(105b)의 일부가 더 에칭되어도 좋다. 이렇게 하여, 영역(121)과 영역(122)을 가지고, 영역(121)이 영역(122)보다 얇고, 또한, 관통하는 개구(123)를 가지는 절연층(층(105a)과 층(105b)의 적층)을 형성할 수 있다(도 61(C)).
그 후, 층(105b) 위에 영역(121)을 통하여 반도체층(103)의 적어도 일부와 적어도 일부가 중첩되는 전극(106)과, 영역(122)의 적어도 일부의 위에 전극(110)의 적어도 일부를 형성한다(도 61(D)).
이렇게 하여, 반도체 장치를 형성할 수 있다.
또한, 도 61에 나타낸 제작 공정에서는, 절연막(601a) 및 절연막(601b)을 적층 형성한 후, 이들 막의 에칭 공정을 행하는 구성을 나타냈지만 이것에 한정되지 않는다. 예를 들면, 도 62에 나타낸 바와 같은 제작 공정으로 할 수 있다.
절연막(601a)의 형성(도 62(A))까지는, 도 61에 나타낸 제작 공정과 마찬가지이다.
절연막(601a)을 형성한 후, 절연막(601a)을 에칭 가공하여, 개구(125)를 가지는 층(105a)을 형성한다(도 62(B)).
그 후에 층(105a)을 덮도록, 절연막(601b)을 형성한다(도 62(C)).
다음에, 절연막(601b)을 에칭 가공한다. 이때, 층(105a)의 일부가 더 에칭되어도 좋다. 이렇게 하여, 영역(121)과 영역(122)을 가지고, 영역(121)이 영역(122)보다 얇고, 또한, 관통하는 개구(123)를 가지는 절연층(층(105a)과 층(105b)의 적층)을 형성할 수 있다(도 62(D)).
그 후, 층(105b) 위에 영역(121)을 통하여 반도체층(103)의 적어도 일부와 적어도 일부가 중첩되는 전극(106)과, 영역(122)의 적어도 일부의 위에 전극(110)의 적어도 일부를 형성한다(도 62(E)).
이렇게 하여, 반도체 장치를 형성할 수 있다.
또한, 도 60, 도 61, 도 62에 나타낸 제작 공정에서는, 절연층(105)을 2개의 막(절연막(601a) 및 절연막(601b))으로 형성하는 제작 공정이며, 한쪽 막만 선택적으로 제거함으로써, 영역(121)과 영역(122)을 형성하는 예를 나타냈다. 그러나 이것에 한정되지 않고, 절연층(105)을 m(M은 자연수)개의 막으로 형성하는 제작 공정이며, m개의 막 중, n개의 막(N은 m보다 작은 자연수)만 선택적으로 제거함으로써, 영역(121)과 영역(122)을 형성해도 좋다.
예를 들면, 절연층(105)을 3개의 막으로 형성하는 제작 공정을 도 63에 나타낸다. 도 63에 나타낸 공정은 도 26(C)에 나타낸 구성의 반도체 장치의 제작 공정에 대응한다.
도 63(A)에 나타낸 공정까지는 도 60에 나타낸 제작 공정과 같다.
절연막(601b)을 형성한 후, 절연막(601b)을 에칭 가공하여, 개구(126) 및 개구(127)를 가지는 층(105b)을 형성한다(도 63(B)).
그 후에 층(105b)을 덮도록, 절연막(601c)을 형성한다(도 63(C)).
다음에, 절연막(601a) 및 절연막(601c)을 에칭 가공함으로써, 관통하는 개구(123)를 형성한다. 이렇게 하여, 영역(121)과 영역(122)을 가지고, 영역(121)이 영역(122)보다 얇고, 또한, 관통하는 개구(123)를 가지는 절연층(층(105a)과 층(105b)과 층(105c)의 적층)을 형성할 수 있다(도 63(D)).
그 후, 층(105c) 위에 영역(121)을 통하여 반도체층(103)의 적어도 일부와 적어도 일부가 중첩되는 전극(106)과, 영역(122)의 적어도 일부의 위에 전극(110)의 적어도 일부를 형성한다(도 63(E)).
이렇게 하여, 반도체 장치를 형성할 수 있다.
또한, 절연층(105)을 3개의 막으로 형성하는 제작 공정으로서, 도 63에 나타낸 공정과는 다른 공정의 예를 도 64에 나타낸다. 도 64에 나타낸 공정은 도 26(C)에 나타낸 구성에서, 층(105a)의 단부를 층(105b)이 덮고 있는 경우의 반도체 장치의 제작 공정에 대응한다.
먼저, 절연막을 에칭 가공함으로써, 개구(128a)를 가지는 층(105a)을 형성한 후, 절연막(601b)을 형성한다(도 64(A)).
절연막(601b)을 에칭 가공하여, 개구(127) 및 개구(128)를 가지는 층(105b)을 형성한다(도 64(B)). 여기서, 개구(128)는 개구(128a)에서 형성되고, 개구(128a)보다 직경이 작다.
그 후에 층(105b)을 덮도록, 절연막(601c)을 형성한다(도 64(C)).
다음에, 절연막(601c)을 에칭 가공함으로써, 관통하는 개구(123)를 형성한다. 이렇게 하여, 영역(121)과 영역(122)을 가지고, 영역(121)이 영역(122)보다 얇고, 또한, 관통하는 개구(123)를 가지는 절연층(층(105a)과 층(105b)과 층(105c)의 적층)을 형성할 수 있다(도 64(D)).
그 후, 층(105c) 위에, 영역(121)을 통하여 반도체층(103)의 적어도 일부와 적어도 일부가 중첩되는 전극(106)과, 영역(122)의 적어도 일부의 위에 전극(110)의 적어도 일부를 형성한다(도 64(E)).
이렇게 하여, 반도체 장치를 형성할 수 있다.
또한, 도 59 내지 도 64에서는, 도 1(A), 도 1(C), 도 26(C)의 일부를 변형한 도면에 나타낸 구성의 반도체 장치의 제작 방법을 나타냈지만, 상기 실시형태에서 나타낸 그 외의 구성의 반도체 장치에 대하여도 마찬가지로 제작할 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 9의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 9 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 11)
본 실시형태에서는, 실시형태 1 내지 실시형태 10에 나타낸 반도체 장치를 표시 장치에 응용한 예에 대하여 설명한다.
실시형태 1 내지 실시형태 10에 나타낸 반도체 장치는 액정 표시 장치 등의 화소에 이용할 수 있다.
액정 표시 장치의 화소의 단면도의 일례를 도 52에 나타낸다. 도 52(A), 도 52(B)는 도 1(C)에 나타낸 구성의 반도체 장치를 액정 표시 장치에 이용한 경우의 화소의 단면도이다. 도 52에서 도 1과 같은 부분은 같은 부호를 이용하여 나타내고, 설명은 생략한다.
도 52에서, 트랜지스터(100)는 화소에 설치되는 트랜지스터로 할 수 있다. 전극(110)은 화소 전극으로 할 수 있다. 층(105b)은 컬러 필터 및/또는 블랙 매트릭스로 할 수 있다.
도 52(A)에서, 영역(122) 위에 돌기물(510)이 형성된다. 돌기물(510)은 스페이서로서 기능시킬 수 있다. 따라서, 돌기물(510)에 의해, 트랜지스터(100)가 형성된 기판(이하, 화소 기판이라고 부름)과 액정층을 봉지하기 위한 기판(이하, 대향 기판이라고 부름)과의 간격을 제어할 수 있다. 또한, 돌기물(510)에 의해 블랙 매트릭스를 형성해도 좋다. 또는, 돌기물(510)은 액정 분자의 배향을 제어하는 리브로서 기능시킬 수 있다. 돌기물(510)에 의해, 액정 분자가 넘어지는 방향을 제어할 수 있다.
또한, 도 52에서, 액정층, 화소 전극과 쌍을 이루는 전극(이하, 대향 전극이라고 부름), 대향 기판은 도시하지 않았다. 또한, 대향 전극은 화소 기판에 설치해도 좋고, 대향 기판에 설치해도 좋다. 또한, 배향막도 도시하지 않았지만, 배향막을 형성해도 좋고, 형성하지 않아도 좋다.
도 52(A)에 나타낸 구성에서, 도 52(B)와 같이 절연층(105)이 얇거나 또는 없는 영역(예를 들면, 층(105b)이 제거된 영역)을 묻도록, 층(510a) 및 층(510b)을 더 형성해도 좋다. 이렇게 하여, 화소 기판 상의 액정층에 접하는 부분의 요철을 완화할 수 있다. 층(510a) 및 층(510b)은 돌기물(510)과 다른 재료를 이용하여 형성해도 좋고, 같은 재료를 이용하여 형성해도 좋다. 층(510a), 층(510b), 및 돌기물(510)의 어느 하나 또는 모두에 의해 블랙 매트릭스를 형성해도 좋다. 또한, 도 52(B)에서, 층(510a) 및 층(510b)의 한쪽을 형성하지 않는 구성이어도 좋다. 예를 들면, 층(510a)만을 형성하는 구성이어도 좋다.
또한, 도 52에서, 돌기물(510), 층(510a), 층(510b)은 절연층을 포토리소그래피 공정에 의해 가공하여 형성할 수 있다. 또는, 감광성 재료를 이용하여 형성할 수 있다. 또한, 잉크젯 등의 액적 토출법에 의해 형성한 것이어도 좋다. 도 52에서는 화소 기판 위에 돌기물(510)을 형성하는 예를 나타냈지만 이것에 한정되지 않고, 대향 기판 위에 돌기물을 형성해도 좋다.
도 52에서, 돌기물(510)은 전극(110)과 중첩하도록 형성되는 구성을 나타냈지만 이것에 한정되지 않는다. 돌기물(510)은 전극(110)과 중첩되지 않게 형성하는 것도 가능하다. 또한, 돌기물(510)은 전극(110)의 일부와 중첩되고, 또한 일부와 중첩되지 않게 형성하는 것도 가능하다. 또한, 돌기물(510)은 각 화소에 형성해도 좋고, 복수의 화소마다 형성해도 좋다. 돌기물(510)은 화소의 배선과 일부가 중첩하도록 형성해도 좋고, 블랙 매트릭스와 일부가 중첩하도록 형성해도 좋다.
도 52에서는, 도 1(C)에 나타낸 반도체 장치를 액정 표시 장치에 적용한 구성을 나타냈지만 이것에 한정되지 않는다. 실시형태 1 내지 실시형태 10에서 나타낸 반도체 장치를 액정 표시 장치에 적용할 수 있다. 예를 들면, 실시형태 1 내지 실시형태 10에서 나타낸 반도체 장치를 액정 표시 장치에 적용하여, 도 52와 마찬가지로, 돌기물(510), 층(510a), 층(510b)의 어느 하나를 형성할 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 10의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 10 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 12)
본 실시형태에서는 실시형태 1 내지 실시형태 10에 나타낸 반도체 장치를 표시 장치에 응용한 예에 대하여 설명한다.
실시형태 1 내지 실시형태 10에 나타낸 반도체 장치는 일례로서는, 액정 표시 장치 등의 화소에 이용할 수 있다.
도 55(A)?도 55(F)에 액정 표시 장치의 화소부의 1 화소분의 회로도의 일례를 나타낸다. 화소는 트랜지스터와 용량 소자와 액정 소자를 가진다. 또한, 게이트 신호선(551), 소스 신호선(552), 용량선(553) 등도 가진다. 소스 신호선(552)은 영상 신호선이라고 할 수도 있다. 또한, 도 55(A)?도 55(F)에 나타낸 구성의 화소에서는 1 화소 중에 서브 화소를 가지고 있다. 이 트랜지스터로서, 실시형태 1 내지 실시형태 10에 나타낸 트랜지스터(100)를 이용할 수 있다. 도 55(G)는 도 55(A)?도 55(F) 중에서 이용한 트랜지스터 기호이다. 도 55(G)에서, 트랜지스터 기호와, 실시형태 1 내지 실시형태 10에 나타낸 트랜지스터(100)의 구성의 대응을 나타낸다.
도 55(A)?도 55(F) 중에 나타낸 액정 소자만 나타낸 것이 도 55(H)이다. 도 55(H)에 나타낸 바와 같이, 액정 소자는 전극(110)(화소 전극에 대응)과 전극(550)(대향 전극에 대응)을 가진다. 또한, 전극(110)과 전극(550) 사이에 액정층을 가진다.
또한, 도 55(A)?도 55(F) 중에 나타낸 용량 소자로서는 실시형태 7이나 실시형태 8에 나타낸 기생 용량이나 용량 소자를 이용할 수 있다.
실시형태 1 내지 실시형태 10에 나타낸 반도체 장치는 EL 소자(유기 발광 소자)를 이용한 표시 장치(이하, EL 표시 장치라고 함) 또는 발광 장치의 화소에 이용할 수도 있다.
도 56(A)?도 56(C)에 EL 표시 장치의 화소의 회로도의 일례를 나타낸다. 도 56(A)?도 56(C)에 나타낸 화소는 EL 소자(560)와, 트랜지스터(562)와, 트랜지스터(563)와, 용량 소자(564)를 가진다. 또한, 게이트 신호선(551), 소스 신호선(552), 용량선(553), 전류 공급선(561) 등도 가진다. 소스 신호선(552)은 영상 신호선이라고도 한다. 트랜지스터(562)는 트랜지스터(563)의 게이트에 영상 신호를 공급할지 아닐지를 제어하는 기능을 가진다. 트랜지스터(563)는 EL 소자(560)에 공급하는 전류를 제어하는 기능을 가진다. 이 트랜지스터로서 실시형태 1 내지 실시형태 10에 나타낸 트랜지스터(100)를 이용할 수 있다. 트랜지스터 기호와, 실시형태 1 내지 실시형태 10에 나타낸 트랜지스터(100)의 구성과의 대응은 도 55(G)에 나타낸 바와 같다.
또한, 실시형태 1 내지 실시형태 10에 나타낸 반도체 장치는 액정 표시 장치나 EL 표시 장치 등의 구동 회로에 이용할 수 있다. 구동 회로로서는 예를 들면, 화소에 신호를 출력하는 주사선 구동 회로나 신호선 구동 회로에 이용할 수 있다. 도 57(A) 및 도 57(B)에 구동 회로의 일부의 일례를 나타낸다. 구동 회로가 가지는 트랜지스터(트랜지스터(701), 트랜지스터(702), 트랜지스터(703), 트랜지스터(704), 트랜지스터(705), 트랜지스터(706), 트랜지스터(707), 트랜지스터(708), 트랜지스터(709), 트랜지스터(710), 트랜지스터(711), 트랜지스터(712), 트랜지스터(713), 트랜지스터(715), 트랜지스터(801), 트랜지스터(802), 트랜지스터(803), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(807), 트랜지스터(808), 트랜지스터(809), 트랜지스터(810), 트랜지스터(811), 트랜지스터(812), 트랜지스터(813), 트랜지스터(814), 트랜지스터(815), 트랜지스터(816), 트랜지스터(817))의 일부, 또는 전부에 대하여, 실시형태 1 내지 실시형태 10에 나타낸 트랜지스터(100)를 이용할 수 있다.
또한, 도 57(A) 중의 용량 소자(714)로서는 실시형태 7이나 실시형태 8에 나타낸 기생 용량이나 용량 소자를 이용할 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 11의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 11 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 13)
본 실시형태에서는, 실시형태 1 내지 실시형태 10에 나타낸 반도체 장치를 액정 표시 장치 등의 표시 장치에 응용한 예에 대하여 설명한다.
액정 표시 장치의 화소의 구성의 일 양태를 도 53, 도 58(A) 및 도 58(B)에 나타낸다. 또한, 도 53의 상면도에서의 A1 내지 A2의 단면도가 도 58(A) 또는 도 58(B)이다.
도 53, 도 58(A) 및 도 58(B)에 있어서, 화소(530)는 트랜지스터(100)와, 용량 소자(531)와, 액정 소자(또는 표시 소자)를 가진다. 또한, 화소(530)는 서브 화소여도 좋다. 도 53, 도 58에서는 액정 소자(또는 표시 소자)의 화소 전극에 상당하는 전극(110)만 도시하고, 대향 전극(공통 전극)은 도시하지 않았다.
트랜지스터(100)의 구성은 실시형태 1 내지 실시형태 10에 나타낸 다양한 구성을 채용할 수 있다. 따라서, 트랜지스터(100)의 구성은 실시형태 1 내지 실시형태 10에 나타낸 구성과 같기 때문에, 같은 부분은 같은 부호로 나타내고, 설명은 생략한다. 또한, 도 58(A)는 도 1(A)에 나타낸 구성의 트랜지스터(100)를 적용한 예이며, 도 58(B)는 도 1(C)에 나타낸 구성의 트랜지스터(100)를 적용한 예이다.
용량 소자(531)는 실시형태 7이나 실시형태 8에 나타낸 기생 용량이나 용량 소자를 이용할 수 있다. 또한, 도 58(A)에서는 절연층(105)을 얇게 한 영역(121c)에서 용량 소자(531)를 형성하는 예이다. 도 58(B)에서는 층(105b)을 제거한 영역(121c)에서, 용량 소자(531)를 형성하는 예이다. 도 58(B)에 나타낸 용량 소자(531)의 구성은 도 22(D)에 나타낸 용량 소자의 구성에 대응한다.
트랜지스터(100)의 전극(106)은 개구(501a)에서, 전극(101a)과 전기적으로 접속된다. 트랜지스터(100)의 전극(101)은 트랜지스터의 게이트 전극이 됨과 동시에, 게이트 배선으로서도 기능한다. 전극(101)과 병행하게, 전극(101a)이 설치되어 있다. 전극(101a)은 트랜지스터(100)의 전극(106)에 전위를 부여하는 배선으로서 기능함과 동시에, 인접한 행의 화소(또는 서브 화소)의 용량선으로서도 기능한다. 트랜지스터(100)의 전극(104a)은 소스 전극 또는 드레인 전극의 한쪽이 됨과 동시에, 소스 배선으로서도 기능한다. 소스 배선은 게이트 배선과 교차하도록 설치되어 있다. 트랜지스터(100)의 전극(104b)은 소스 전극 또는 드레인 전극의 다른 한쪽이 되고, 개구(501b)에서, 전극(110)과 전기적으로 접속된다. 용량 소자(531)의 한쌍의 전극 중 한쪽은 전극(110)이며, 다른 한쪽은 전극(101a)이다.
또한, 전극(101a)은 예를 들면, 전극(101)과 같은 층에 같은 재료에 의해 형성할 수 있다. 또한, 전극(101a)과 전극(101)을 다른 재료에 의해 형성해도 좋다.
액정 표시 장치의 화소의 구성의 다른 일 양태를 도 54, 도 58(C) 및 도 58(D)에 나타낸다. 또한, 도 54의 상면도에서의 A1 내지 A2의 단면도가 도 58(C) 또는 도 58(D)이다.
도 54, 도 58(C) 및 도 58(D)에서, 화소(530)는 트랜지스터(100)와, 용량 소자(532)와, 액정 소자(또는 표시 소자)를 가진다. 또한, 화소(530)는 서브 화소여도 좋다.
트랜지스터(100)의 구성은 실시형태 1 내지 실시형태 10에 나타낸 구성과 같기 때문에, 같은 부분은 같은 부호로 나타내고, 설명은 생략한다. 또한, 도 58(C)은 도 1(A)에 나타낸 구성의 트랜지스터(100)를 적용한 예이며, 도 58(D)는 도 1(C)에 나타낸 구성의 트랜지스터(100)를 적용한 예이다. 이와 같이, 트랜지스터(100)로서 실시형태 1 내지 실시형태 10에 나타낸 다양한 구성을 채용할 수 있다.
용량 소자(532)는 실시형태 7이나 실시형태 8에 나타낸 기생 용량이나 용량 소자를 이용할 수 있다. 또한, 도 58(C)에서는 절연층(105)을 얇게 한 영역(121c)에서, 용량 소자(532)를 형성하는 예이다. 도 58(D)에서는 층(105b)을 제거한 영역(121c)에서, 용량 소자(532)를 형성하는 예이다. 도 58(D)에 나타낸 용량 소자(531)의 구성은 도 22(E)에 나타낸 용량 소자의 구성에 대응한다.
트랜지스터(100)의 전극(106)은 개구(502a)에서 전극(101)과 전기적으로 접속된다. 트랜지스터(100)의 전극(101)은 트랜지스터의 게이트 전극이 됨과 동시에, 게이트 배선으로서도 기능한다. 전극(101)과 병행하게, 전극(101b)이 설치되어 있다. 전극(101b)은 용량선으로서 기능한다. 트랜지스터(100)의 전극(104a)은 소스 전극 또는 드레인 전극의 한쪽이 됨과 동시에, 소스 배선으로서도 기능한다. 소스 배선은 게이트 배선과 교차하도록 설치되어 있다. 트랜지스터(100)의 전극(104b)은 소스 전극 또는 드레인 전극의 다른 한쪽이 되고, 개구(502b)에서 전극(110)과 전기적으로 접속된다. 용량 소자(532)의 한쌍의 전극중 한쪽은 전극(110)이며, 다른 한쪽은 전극(101b)이다.
또한, 전극(101b)은 예를 들면, 전극(101)과 같은 층에 같은 재료에 의해 형성할 수 있다. 또한, 전극(101b)과 전극(101)을 다른 재료에 의해 형성해도 좋다.
또한, 도 54에서는, 전극(110)으로서 복수의 개구를 가지는 구성을 나타냈지만 이것에 한정되지 않는다. 또한, 도 53에 나타낸 구성에서, 전극(110)을 복수의 개구를 가지는 구성으로 해도 좋다. 전극(110)은 임의의 형상으로 할 수 있다.
도 53, 도 54, 도 58에서, 전극(110)으로서는 투광성을 가지는 전극으로 할 수 있다. 또는, 반사성을 가지는 영역과 투광성을 가지는 영역의 양쪽 모두를 포함하는 전극으로 할 수 있다. 전극(110)으로서 반사성을 가지는 영역과 투광성을 가지는 영역의 양쪽 모두를 포함하는 전극을 이용하는 경우, 액정 표시 장치를 반투과형으로 할 수 있다.
전극(110)으로서 반사성을 가지는 영역과 투광성을 가지는 영역의 양쪽 모두를 포함하는 전극을 이용하는 경우, 이 반사성을 가지는 영역에 포함되는 반사 전극이 형성된 층과 같은 층에, 같은 재료를 이용하여 전극(106)을 형성할 수 있다. 이렇게 하여, 트랜지스터(100)의 반도체층(103)을 차광할 수도 있다. 또한, 반사성을 가지는 영역과 투광성을 가지는 영역의 양쪽 모두를 포함하는 전극은 투광성의 막과 반사성의 막과의 적층을 하프톤 마스크를 이용하여 에칭 가공함으로써 형성할 수도 있다.
또한, 표시 소자, 표시 소자를 가지는 장치인 표시 장치, 발광 소자, 및 발광 소자를 가지는 장치인 발광 장치는 다양한 형태를 이용하는 것, 또는 다양한 소자를 가지는 것이 가능하다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치의 일례로서는, EL(일렉트로루미네슨스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 일렉트로웨팅(electrowetting) 소자, 회절 광 밸브(GLV：Grating Light Valve), 플라즈마 디스플레이 패널(PDP：Plasma Display Panel), 디지털 마이크로 미러 디바이스(DMD：Digital Micromirror Device), 압전 세라믹 디스플레이, 카본 나노 튜브 등 전기 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가지는 경우가 있다. EL 소자를 이용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 이용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED：Field Emission Display) 또는 SED 방식 평면형 디스플레이(SED：Surface-conduction Electron-emitter Disply) 등이 있다. 액정 소자를 이용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 이용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다.
본 실시형태는, 실시형태 1 내지 실시형태 12의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 12 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 14)
본 실시형태에서는, 표시 장치를 표시 모듈에 응용한 예에 대하여 설명한다.
도 72는 표시 모듈을 나타낸 도면이다. 도 72에 나타낸 표시 모듈은 케이스(901), 표시 장치(902), 백 라이트 유닛(903), 케이스(904)를 가지고, 표시 장치(902)는 드라이버 IC(905)와 전기적으로 접속되어 있다. 또한, 백 라이트 유닛(903)에는 단자(906)에 의해 전원 전압이나 신호가 공급된다.
또한, 도 72에 나타낸 표시 모듈에 한정되지 않고, 터치 패널을 가지는 표시 모듈이어도 좋다. 또한, 표시 모듈은 플렉서블 프린트 서킷(FPC：Flexible Printed Circuit)을 가지고 있어도 좋다. 도 72에서 드라이버 IC(905)는 플렉서블 프린트 서킷(FPC)에 의해 표시 장치(902)와 전기적으로 접속되어도 좋다. 또한, 표시 모듈은 편광판이나 위상차판 등의 광학 필름을 가지고 있어도 좋다.
본 실시형태는 실시형태 1 내지 실시형태 13의 일부 또는 전부에 대하여, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 실시형태 1 내지 실시형태 13 등의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 15)
본 실시형태에서는 전자기기의 예에 대하여 설명한다.
도 67(A) 내지 도 67(H), 도 68(A) 내지 도 68(D)는 전자기기를 나타낸 도면이다. 이들 전자기기는 케이스(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새나 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 67(A)는 모바일 컴퓨터이며, 상기 설명한 것 외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 67(B)는 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상기 설명한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 67(C)는 고글형 디스플레이이며, 상기 설명한 것 외에, 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 67(D)는 휴대형 유기기이며, 상기 설명한 것 외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 67(E)는 텔레비전 수상 기능이 있는 디지털 카메라이며, 상기 설명한 것 외에, 안테나(5014), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 67(F)는 휴대형 유기기이며, 상기 설명한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 67(G)은 텔레비전 수상기이며, 상기 설명한 것 외에, 튜너, 화상 처리부 등을 가질 수 있다. 도 67(H)는 운반형 TV 수상기이며, 상기 설명한 것 외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 68(A)는 디스플레이이며, 상기 설명한 것 외에, 지지대(5018) 등을 가질 수 있다. 도 68(B)는 카메라이며, 상기 설명한 것 외에, 외부 접속 포트(5019), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 68(C)는 컴퓨터이며, 상기 설명한 것 외에 포인팅 디바이스(5020), 외부 접속 포트(5019), 리더/라이터(5021) 등을 가질 수 있다. 도 68(D)는 휴대전화기이며, 상기 설명한 것 외에, 송신부, 수신부, 휴대전화?이동 단말기용의 1 세그먼트(one segment) 부분 수신 서비스용 튜너 등을 가질 수 있다.
도 67(A) 내지 도 67(H), 도 68(A) 내지 도 68(D)에 나타낸 전자기기는 다양한 기능을 가질 수 있다. 예를 들면, 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 이용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 이용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 가지는 전자기기에서는, 하나의 표시부를 주로 화상 정보를 표시하고, 다른 하나의 표시부를 주로 문자 정보를 표시하는 기능, 또는, 복수의 표시부에 시차를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 가지는 전자기기에서는 정지 화면을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 67(A) 내지 도 67(H), 도 68(A) 내지 도 68(D)에 나타낸 전자기기가 가질 수 있는 기능은 이것들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에서 설명한 전자기기는 어떠한 정보를 표시하기 위한 표시부를 가지는 것을 특징으로 한다.
다음에, 반도체 장치의 응용예를 설명한다.
도 68(E)에 반도체 장치를 건축물과 일체로서 설치한 예에 대하여 나타낸다. 도 68(E)는 케이스(5022), 표시부(5023), 조작부인 리모콘 장치(5024), 스피커(5025) 등을 포함한다. 반도체 장치는 벽걸이형으로 하여 건물과 일체로 되어 있어, 설치하는 스페이스를 넓게 필요로 하지 않고 설치할 수 있다.
도 68(F)에 건축물 내에 반도체 장치를 건축물과 일체로서 설치한 다른 예에 대하여 나타낸다. 표시 패널(5026)은 유닛 배스(5027)와 일체로 장착되어 있어, 입욕자는 표시 패널(5026)의 시청이 가능하게 된다.
또한, 본 실시형태에서, 건축물로서 벽, 유닛 배스를 예로 했지만, 본 실시형태는 이것에 한정되지 않고, 다양한 건축물에 반도체 장치를 설치할 수 있다.
다음에, 반도체 장치를, 이동체와 일체로서 설치한 예에 대하여 나타낸다.
도 68(G)는 반도체 장치를 자동차에 설치한 예에 대하여 나타낸 도면이다. 표시 패널(5028)은 자동차의 차체(5029)에 장착되어 있고, 차체의 동작 또는 차체 내외로부터 입력되는 정보를 온디맨드(on demand)로 표시할 수 있다. 또한, 네비게이션 기능을 가지고 있어도 좋다.
도 68(H)는 반도체 장치를 여객용 비행기와 일체로서 설치한 예에 대하여 나타낸 도면이다. 도 68(H)는 여객용 비행기의 좌석 상부의 천장(5030)에 표시 패널(5031)을 설치했을 때의 사용시의 형상에 대하여 나타낸 도면이다. 표시 패널(5031)은 천장(5030)과 경첩부(5032)를 통하여 일체로 장착되어 있고, 경첩부(5032)의 신축에 의해 승객은 표시 패널(5031)의 시청이 가능하게 된다. 표시 패널(5031)은 승객이 조작함으로써 정보를 표시하는 기능을 가진다.
또한, 본 실시형태에서, 이동체로서는 자동차 차체, 비행기 기체에 대하여 예시했지만 이것에 한정되지 않고, 자동 이륜차, 자동 사륜차(자동차, 버스 등을 포함함), 전철(모노레일, 철도 등을 포함함), 선박 등 다양한 것에 설치할 수 있다.
또한, 본 명세서 등에서는, 어느 하나의 실시형태에서 설명하는 도면 또는 문장에서, 그 일부분을 꺼내어, 발명의 일 양태를 구성하는 것은 가능하다. 따라서, 어느 부분을 설명하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 추출한 내용도, 발명의 일 양태로서 개시되어 있는 것이며, 발명의 일 양태를 구성하는 것이 가능한 것으로 한다. 따라서, 예를 들면, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에서, 그 일부분을 꺼내어 발명의 일 양태를 구성하는 것이 가능한 것으로 한다. 예를 들면, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 가지고 구성되는 회로도로부터, M개(M은 정수이고, M＜N)의 회로 소자(트랜지스터, 용량 소자 등)를 추출하여, 발명의 일 양태를 구성하는 것은 가능하다. 다른 예로서는, N개(N은 정수)의 층을 가지고 구성되는 단면도로부터, M개(M은 정수로, M＜N)의 층을 추출하여, 발명의 일 양태를 구성하는 것은 가능하다. 또 다른 예로서는, N개(N은 정수)의 요소를 가지고 구성되는 플로차트로부터, M개(M은 정수이고, M＜N)의 요소를 추출하여, 발명의 일 양태를 구성하는 것은 가능하다.
또한, 본 명세서 등에서는, 어느 하나의 실시형태에서 설명한 도면 또는 문장에서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념을 도출해내는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 어느 하나의 실시형태에서 설명하는 도면 또는 문장에서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념도 발명의 일 양태로서 개시되어 있는 것이며, 발명의 일 양태를 구성하는 것이 가능하다.
또한, 본 명세서 등에서는, 적어도 도면에 기재한 내용(도면 중의 일부이어도 좋음)은 발명의 일 양태로서 개시되어 있는 것이며, 발명의 일 양태를 구성하는 것이 가능하다. 따라서, 어느 내용에 대하여, 도면에 기재되어 있으면, 문장을 이용하여 설명하지 않아도, 그 내용은 발명의 일 양태로서 개시되어 있는 것이며, 발명의 일 양태를 구성하는 것이 가능하다. 마찬가지로, 도면의 일부를 꺼낸 도면에 대해서도, 발명의 일 양태로서 개시되어 있는 것이며, 발명의 일 양태를 구성하는 것이 가능하다.
100：트랜지스터 101：전극
102：절연층 103：반도체층
104：전극 105：절연층
106：전극 107：절연층
110：전극 121：영역
122：영역 123：개구
124：개구 125：개구
126：개구 127：개구
128：개구 191：개구
192：개구 193：개구
194：개구 195：개구
196：개구 197：개구
198：개구 200：절연 표면
281：부분 282：부분
283：부분 441：개구
442：개구 443：개구
444：개구 445：개구
446：개구 447：개구
448：개구 451：개구
452：개구 453：개구
454：개구 455：개구
456：개구 457：개구
458：개구 510：돌기물
530：화소 531：용량 소자
532：용량 소자 550：전극
551：게이트 신호선 552：소스 신호선
553：용량선 560：EL 소자
561：전류 공급선 562：트랜지스터
563：트랜지스터 564：용량 소자
591：절연막 592：하프톤 마스크
602：레지스트 603：하프톤 마스크
604：레지스트 마스크 652：블랙 매트릭스
701：트랜지스터 702：트랜지스터
703：트랜지스터 704：트랜지스터
705：트랜지스터 706：트랜지스터
707：트랜지스터 708：트랜지스터
709：트랜지스터 710：트랜지스터
711：트랜지스터 712：트랜지스터
713：트랜지스터 714：용량 소자
715：트랜지스터 801：트랜지스터
802：트랜지스터 803：트랜지스터
804：트랜지스터 805：트랜지스터
806：트랜지스터 807：트랜지스터
808：트랜지스터 809：트랜지스터
810：트랜지스터 811：트랜지스터
812：트랜지스터 813：트랜지스터
814：트랜지스터 815：트랜지스터
816：트랜지스터 817：트랜지스터
901：케이스 902：표시 장치
903：백 라이트 유닛 904：케이스
905：드라이버 IC 906：단자
101a：전극 101b：전극
103a：반도체층 104a：전극
104b：전극 104c：전극
105a：층 105b：층
105c：층 106a：전극
108a：도전층 108b：도전층
109：접속 부분 110b：전극
121c：영역 128a：개구
131a：단부 131b：단부
132a：단부 132b：단부
5000：케이스 5001：표시부
5002：표시부 5003：스피커
5004：LED 램프 5005：조작 키
5006：접속 단자 5007：센서
5008：마이크로폰 5009：스위치
5010：적외선 포트 5011：기록 매체 판독부
5012：지지부 5013：이어폰
5014：안테나 5015：셔터 버튼
5016：수상부 5017：충전기
5018：지지대 5019：외부 접속 포트
501a：개구 501b：개구
5020：포인팅 디바이스 5021：리더/라이터
5022：케이스 5023：표시부
5024：리모콘 장치 5025：스피커
5026：표시 패널 5027：유닛 배스
5028：표시 패널 5029：차체
502a：개구 502b：개구
5030：천장 5031：표시 패널
5032：경첩부 510a：층
510b：층 592a：영역
592b：영역 592c：영역
601a：절연막 601b：절연막
601c：절연막 603a：영역
603b：영역 603c：영역

Claims (24)

  1. 반도체 장치로서,
    제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 1 절연층과,
    상기 제 1 절연층 위의 반도체층과,
    상기 반도체층 위에, 제 1 영역과 상기 제 1 영역보다 두꺼운 제 2 영역을 포함하는 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극과,
    상기 제 2 절연층 위의 화소 전극을 포함하고,
    상기 제 1 영역은 상기 제 1 게이트 전극, 상기 반도체층, 상기 제 2 게이트 전극과 겹쳐 있고,
    상기 제 2 영역은 상기 화소 전극과 겹쳐 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    제 1 전극과,
    제 2 전극을 더 구비하고,
    상기 제 1 전극과 상기 제 2 전극의 한쪽을 소스 전극으로 하고,
    상기 제 1 전극과 상기 제 2 전극의 다른 한쪽을 드레인 전극으로 한, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 화소 전극은 상기 제 2 절연층에 형성된 개구를 통하여 상기 제 1 전극과 상기 제 2 전극 중의 하나와 전기적으로 접속된, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극 각각은 상기 반도체층 아래에 제공된, 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극 각각은 상기 반도체층 위에 제공된, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체층과 각각의 상기 제 1 전극과 상기 제 2 전극 사이에 절연층을 더 구비한, 반도체 장치.
  7. 제 5 항에 있어서,
    상기 반도체층은 상기 제 1 전극 또는 상기 제 2 전극과 겹치는 영역보다 얇은 영역을 구비하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 2 절연층은 착색 필터와 블랙 매트릭스 중의 하나 또는 모두를 구비한, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 반도체층은 산화물 반도체인, 반도체 장치.
  10. 반도체 장치로서,
    제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 1 절연층과,
    상기 제 1 절연층 위의 반도체층과,
    상기 반도체층 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 게이트 전극을 가지는 트랜지스터를 구비하고,
    상기 제 1 게이트 전극은 상기 제 1 절연층을 사이에 두고 상기 반도체층과 겹쳐진 영역을 포함하고,
    상기 제 2 게이트 전극은 상기 제 2 절연층을 사이에 두고 상기 반도체층과 겹쳐진 영역을 포함하고,
    상기 제 2 절연층 위의 화소 전극을 구비하고,
    상기 제 2 게이트 전극은 상기 제 2 절연층의 일부를 사이에 두고 상기 제 2 절연층의 적어도 일부와 적어도 부분적으로 겹치는 적어도 일부의 영역을 제 1 영역 내에 포함하고,
    상기 화소 전극의 적어도 일부 영역이 상기 제 2 영역 내에 포함된 상기 제 2 절연층의 일부 위에 제공되어 있고,
    상기 제 2절연층은 상기 제 2 영역보다 제 1 영역에서 얇은, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 트랜지스터는 제 1 전극과 제 2 전극을 더 포함하고,
    상기 제 1 전극과 상기 제 2 전극 중의 하나는 소스 전극이고, 상기 제 1 전극과 상기 제 2 전극 중의 다른 하나는 드레인 전극인, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 화소 전극은 상기 제 2 절연층 내의 개구를 통하여 상기 트랜지스터에 전기적으로 접속된, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극 각각은 상기 반도체층 아래에 제공된, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극 각각은 상기 반도체층 위에 제공된, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 반도체층과 각각의 상기 제 1 전극과 상기 제 2 전극 사이에 절연층을 더 구비한, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 반도체층은 상기 제 1 전극 또는 상기 제 2 전극과 겹치는 영역보다 얇은 영역을 구비하는, 반도체 장치.
  17. 제 10 항에 있어서,
    상기 제 2 절연층은 착색 필터와 블랙 매트릭스 중의 하나 또는 모두를 구비한, 반도체 장치.
  18. 제 10 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치.
  19. 반도체 장치의 제작 방법으로서,
    절연 표면 위에, 제 1 게이트 전극을 형성하고,
    상기 제 1 게이트 전극 위에, 제 1 절연층을 형성하고,
    상기 제 1 절연층 위에 반도체층을 형성하고,
    상기 반도체층 위에, 제 1 영역과 상기 제 1 영역보다 두꺼운 상기 제 2 영역을 포함하는 제 2 절연층을 형성하고,
    상기 제 2 절연층 위에, 각각 제 2 게이트 전극과 화소 전극을 형성하는 단계를 포함하고,
    상기 제 2 절연층은 상기 제 1 절연층을 사이에 두고 상기 제 1 게이트 전극의 적어도 일부와 적어도 부분적으로 겹쳐지고,
    상기 제 2 게이트 전극은 상기 제 1 영역을 사이에 두고 상기 반도체층의 적어도 일부와 겹쳐지고,
    상기 화소 전극은 상기 제 2 영역의 적어도 일부가 겹치는, 반도체 장치의 제작 방법.
  20. 제 19 항에 있어서,
    상기 제 2 절연층을 형성하는 단계에서 쓰루홀이 상기 제 2 절연층 내에 형성되고,
    상기 화소 전극은 상기 쓰루홀을 통하여 상기 화소 전극의 아래에 상기 화소 전극 또는 전극 아래에서 배선과 접하는, 반도체 장치의 제작 방법.
  21. 제 19 항에 있어서,
    상기 제 2 절연층은 하프톤 마스크를 이용하여 형성하는, 반도체 장치의 제작 방법.
  22. 제 19 항에 있어서,
    상기 제 2 절연층 위에 도전층을 형성하는 단계를 더 구비하고, 상기 제 2 게이트 전극과 상기 화소 전극은 상기 도전층을 에칭하여 형성되는, 반도체 장치의 제작 방법.
  23. 제 19 항에 있어서,
    상기 제 2 절연층을 형성하기 전에 상기 반도체층 위에 한 쌍의 전극을 형성하는 단계를 더 구비한, 반도체 장치의 제작 방법.
  24. 제 19 항에 있어서,
    상기 반도체층은 산화물 반도체층을 포함하는, 반도체 장치의 제작 방법.
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