JP4772395B2 - 電気光学表示装置およびその製造方法 - Google Patents

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Description

本発明は電気光学表示装置およびその製造方法に関し、特に、薄膜トランジスタ(TFT:Thin Film Transistor)をスイッチング素子として備えたアクティブマトリックス型の電気光学表示装置およびその製造方法に関する。
電気光学素子として液晶や有機EL(エレクトロルミネッセンス)を用いた電気光学表示装置には、基板上に薄膜トランジスタ等のスイッチング素子をアレイ状に設けて各表示画素に独立した映像信号を印加するアクティブマトリックス型のTFTアレイ基板(アクティブマトリックス基板)が広く用いられるようになっている。
そして、電気光学表示装置においては、明るく高い表示品質を得るために、各画素の表示面積ができるだけ大きい、すなわち開口率の高い基板を使用することが重要である。
このような高開口率を実現するアクティブマトリックス基板の1つとして、特許文献1に示すような構成が一般的である。
特許文献1に開示のアクティブマトリックス基板においては、ガラスのような透明絶縁性基板上にゲート信号線、ゲート絶縁膜、半導体膜および該半導体膜に電気的接続されたソース電極およびドレイン電極を順次形成してTFTが構成されるとともに、該TFTを含む基板全体を覆うように無機絶縁膜が設けられ、さらにその上層に有機系の層間絶縁膜を設けて平坦化する構成となっているので、各信号線に対して画素電極のパターンをオーバーラップさせることができる。これによって液晶表示装置の開口率を高くすることができるとともに、各信号線に起因する電界をシールドすることができる。
以上説明した特許文献1に開示のアクティブマトリックス基板においては、画素電極の下方に位置するTFTのドレイン電極と画素電極とを電気的に接続するためのコンタクトホールは、上述した有機系の層間絶縁膜をマスクとして無機絶縁膜をエッチングすることで形成することになる。
しかしながら、この場合にはコンタクトホールの底部を規定する無機絶縁膜の端面が、その上に存在する有機系層間絶縁膜の端面よりも平面方向で奥まった位置に存在することになり、有機系層間絶縁膜が無機絶縁膜上に庇状に張り出した形状になることがあった。
これは、コンタクトホールの底面にドレイン電極を露出させるため、無機絶縁膜をオーバーエッチング気味に除去することにより発生する現象であり、これが発生するとコンタクトホールの底面部において、庇状の部分を画素電極がカバレッジできず、断線してしまうという問題が生じる。
また、液晶表示装置において層間絶縁膜を間に挟んで存在する上層の電極と下層の電極とを、層間絶縁膜を貫通するコンタクトホールを介して電気的に接続する場合の別の問題点として、例えば特許文献2において指摘されているような問題点もある。
すなわち、特許文献2においては、画素電極をITO(インジウム−錫酸化物)やIZO(インジウム−亜鉛酸化物)のような透明電極で形成する場合には、有機系の層間絶縁膜の上面のコンタクトホール周縁部の角部において画素電極にクラックが入り断線することが指摘されている。
特許文献2においてはこれを解消するために、コンタクトホール部分には第1および第2の画素電極を積層して設けて部分的に二層化した構成が開示されている。
特開平10−170951号公報(図1および図2) 特開2004−233683号公報(図12(b))
以上説明したような従来の液晶表示装置における問題点について、発明者らによる検討の結果では、有機系層間絶縁膜のコンタクトホール周縁部の角部におけるクラックについては、コンタクトホール周縁部の角部をなだらかなテーパー形状にしたり、あるいは少なくとも第1の画素電極にITOやIZOのような酸化物ではなく、例えば延性のある金属膜を使用することで解決できるという知見が得られている。
ここで、第1の画素電極は、コンタクトホール部分とその近傍にのみ配設されるので、不透明な金属膜を用いたとしても、第2の画素電極に透明電極を用いれば画素部の光透過性に関しては問題はない。
しかしながら、部分二層構造の画素電極において下側となる第1の画素電極に金属膜を使用すると、当該金属膜の端面の断面形状が逆テーパー状になりやすく、この部分で上側の第2の画素電極が断線するという問題が生じることがわかった。
なお、金属膜の断面形状が逆テーパーになってしまうのは、金属膜の下地が有機系層間絶縁膜であるためにエッチング液が下地界面にしみ込んで金属膜のエッチングが進行するためである。
本発明は上記のような問題点を解消するためになされたものであり、上層の画素電極と下層のTFTのドレイン電極との間の断線による点欠陥を防止した電気光学表示装置およびその製造方法を提供することを目的とする。
本発明に係る請求項1記載の電気光学表示装置は、絶縁性基板と、前記絶縁性基板上にマトリックス状に配設され、薄膜トランジスタが電気的に接続された画素電極をそれぞれ有する複数の表示画素と、を有したアクティブマトリックス基板を備えた電気光学表示装置であって、前記アクティブマトリックス基板は、前記薄膜トランジスタのドレイン電極上を含めて前記絶縁性基板上全体を覆う無機系絶縁膜と、前記無機系絶縁膜上全体を覆う有機系樹脂絶縁膜と、前記無機系絶縁膜および前記有機系樹脂絶縁膜を貫通して前記ドレイン電極に達する画素ドレインコンタクトホールと、前記画素ドレインコンタクトホールのうち前記有機系樹脂絶縁膜を貫通する部分の底部からはみ出さないように配設され、前記ドレイン電極に接触する金属膜で構成されるコンタクト導電膜とを有し、前記画素電極は、前記有機系樹脂絶縁膜上を覆うとともに、前記画素ドレインコンタクトホールの内壁および前記コンタクト導電膜上を覆うように配設され、前記コンタクト導電膜の端縁部は、前記無機系絶縁膜上に形成されている。
本発明に係る請求項5記載の電気光学表示装置の製造方法は、絶縁性基板と、前記絶縁性基板上にマトリックス状に配設され、薄膜トランジスタが電気的に接続された画素電極をそれぞれ有する複数の表示画素とを有したアクティブマトリックス基板を備えた電気光学表示装置の製造方法であって、以下の工程(a)〜(g)を備えている。前記薄膜トランジスタのドレイン電極上を含めて前記絶縁性基板上全体を覆う無機系絶縁膜を形成する工程(a)。前記無機系絶縁膜上全体を覆う有機系樹脂絶縁膜を形成する工程(b)。前記ドレイン電極上に対応する前記有機系樹脂絶縁膜の部分に、前記有機系樹脂絶縁膜を貫通して前記無機系絶縁膜に達する第1の開口部と、前記第1の開口部の開口寸法より大きく前記第1の開口部に対して同心状となるように設けられ、前記有機系樹脂絶縁膜を貫通せず、その底部の端縁部下に前記有機系樹脂絶縁膜が残る第2の開口部とを形成する工程(c)。前記第1の開口部をマスクとして、前記無機系絶縁膜をエッチングすることで、前記無機系絶縁膜を貫通する第1のコンタクトホールを形成する工程(d)。酸素を用いたアッシング法を用いて、前記有機系樹脂絶縁膜を全体的に薄膜化するとともに、前記第2の開口部を、その底部の寸法よりも開口端の寸法が大きくなるように内壁がなだらかに傾斜して断面形状がすり鉢状をなすように加工して、前記有機系樹脂絶縁膜を貫通する第2のコンタクトホールを形成して、前記第1および第2のコンタクトホールが連通した画素ドレインコンタクトホールを形成する工程(e)。前記第2のコンタクトホールの底部の前記第1のコンタクトホールを埋め込むとともに、前記第2のコンタクトホールの底部に露出する前記無機系絶縁膜上を覆い、前記第2のコンタクトホールの底部からはみ出さないように配設された金属膜で構成されるコンタクト導電膜を形成する工程(f)。前記有機系樹脂絶縁膜上を覆うとともに、前記画素ドレインコンタクトホールの内壁および前記コンタクト導電膜上を覆うように前記画素電極を形成する工程(g)。
本発明に係る請求項1記載の電気光学表示装置によれば、画素ドレインコンタクトホールの底部にはドレイン電極に接触するコンタクト導電膜を有し、画素電極が、有機系樹脂絶縁膜上を覆うとともに、画素ドレインコンタクトホールの内壁およびコンタクト導電膜上を覆うように配設されるので、コンタクト導電膜として、例えば、ITOのような透明導電性膜よりも延性の高い金属薄膜を配設することで、コンタクト導電膜にクラックが発生することを防止して、画素電極と下層のTFTのドレイン電極との間の断線による点欠陥を防止することができる。また、コンタクト導電膜を介して画素電極とドレイン電極とを電気的に接続するようにしたので、接続抵抗を低くすることができ、表示品質が高い電気光学表示装置を得ることが可能となる。また、コンタクト導電膜に、ドレイン電極および画素電極と電気的コンタクトを取ることが可能な材質を選択することで、ドレイン電極の材質の選択の幅を広げることができる。
本発明に係る請求項5記載の電気光学表示装置の製造方法によれば、工程(e)において、酸素を用いたアッシング法を用いて、有機系樹脂絶縁膜を全体的に薄膜化するとともに、第2の開口部を、その底部の寸法よりも開口端の寸法が大きくなるように内壁がなだらかに傾斜して断面形状がすり鉢状をなすように加工して、有機系樹脂絶縁膜を貫通する第2のコンタクトホールを形成するので、画素ドレインコンタクトホール内で画素電極が断線することを防止した構成を得ることができる。
<実施の形態>
<A.装置構成>
本発明に係る実施の形態の電気光学表示装置として、TFTをスイッチング素子として用いた透過型液晶表示装置のTFTアクティブマトリックス基板100の平面構成を図1に、また、図1におけるA−O−A’線での断面構成を図2に示す。
図1は、TFTアクティブマトリックス基板100上の画素の1つを示す平面図であり、TFTアクティブマトリックス基板100上には、このような画素がマトリックス状に複数配設されている。
図1に示すように、ガラス基板などの透明絶縁性基板1上に、その一部がゲート電極を構成するゲート配線2が配設されている。ゲート配線2は、透明絶縁性基板1上において一方向に直線的に延在するように配設されており、ここではその方向をX方向と呼称し、平面内においてX方向に直交する方向をY方向を呼称する。
また、ゲート配線2と間隔を開けてゲート配線2に平行するように延在する補助容量電極3が配設され、ゲート配線2と補助容量電極3とによって画素電極16のY方向の大きさが規定される。
補助容量電極3は、蓄積容量電極とも呼称され、各画素ごとに接続されるTFTがオフになった後もTFTから与えられた駆動電圧を保持して、安定した表示を可能とするためのキャパシタを構成する電極であり、ゲート配線(ゲート電極)2とは独立した構成を採っている。なお、補助容量電極3は、容量を増やすために、画素電極16のY方向に沿った2つの端縁部の下方において、Y方向に延在する補助容量電極31を含んでいる。
また、ゲート配線2および補助容量電極3の上方において、両者に直交するように直線状の半導体積層膜SLが設けられている。半導体積層膜SLは、半導体膜5の上にオーミックコンタクト膜6が積層されており、半導体積層膜SLは、Y方向に延在するように間隔を開けて複数配設され、隣り合う半導体積層膜SLによって画素電極16のX方向の大きさが規定される。なお、半導体積層膜SLは補助容量電極31の上方には重ならないように配設されている。
半導体積層膜SLは、ゲート配線2との交差部において分岐し、ゲート配線2に沿って延在する部分を有するように設けられており、そのうちの半導体膜5の部分がTFTの活性領域層ARを構成する。
また、半導体積層膜SLの上部には半導体積層膜SLに沿って直線状のソース配線7が設けられている。ソース配線7は、半導体積層膜SLと同様にゲート配線2との交差部において分岐し、ゲート配線2に沿って延在する部分を有しており、当該部分がTFTのソース電極8を構成する。なお、ソース電極8の下層にはオーミックコンタクト膜6が存在している。
また、活性領域層AR上から、画素電極16の下方の透明絶縁性基板1の上方にかけて延在するようにドレイン電極9が配設されている。ドレイン電極9は、画素電極16のX方向に沿った端縁部の下方において、X方向に延在する部分も有している。
ソース電極8およびソース配線7は、その端面が半導体膜5の平行な関係にある端面の位置よりも後退した位置となるように配設され、活性領域層AR上のドレイン電極9の端面も、半導体膜5の平行な関係にある端面の位置よりも後退した位置となるように配設されている。
なお、活性領域層AR上において、ソース電極8とドレイン電極9とは間隔を開けて設けられており、両者の間の半導体膜5がTFTチャネル部10となる。また、ドレイン電極9のTFTチャネル部10と平行する位置には、画素電極16に達する画素ドレインコンタクトホールCHが設けられている。
次に、TFTアクティブマトリックス基板100の断面構成を図2を用いて説明する。
図2に示すように、透明絶縁性基板1上にゲート電極2(ゲート配線2)および補助容量電極3が配設され、ゲート電極2(ゲート配線2)上および補助容量電極3上を含めて、透明絶縁性基板1上全体を覆うように第1の絶縁膜4が配設されている。なお、第1の絶縁膜4はゲート電極2の直上の部分においてはゲート絶縁膜として機能する。
第1の絶縁膜4上には半導体膜5が配設され、半導体膜5上にはオーミックコンタクト膜6が配設されている。なお、半導体膜5においてTFTチャネル部10となる部分には、オーミックコンタクト膜6は配設されていない。
また、オーミックコンタクト膜6の上部にはソース配線7が配設されるが、活性領域層ARにおけるオーミックコンタクト膜6の上部は、TFTチャネル部10を間に挟んで、ソース電極8が配設される部分と、ドレイン電極9が配設される部分とに分かれている。
なお、ドレイン電極9は、オーミックコンタクト膜6の上部から半導体膜5の側面および第1の絶縁膜4の上部にかけて延在している。
そして、ソース配線7、ソース電極8およびドレイン電極9上を含めて、透明絶縁性基板1上全体を覆うように無機系絶縁膜で構成される第2の絶縁膜11が配設され、第2の絶縁膜11上を覆うように有機系樹脂で構成される第3の絶縁膜12が配設されている。そして、第3の絶縁膜12上には画素電極16が配設されている。
画素電極16は、第3の絶縁膜12および第2の絶縁膜11を貫通してドレイン電極9上に達する画素ドレインコンタクトホールCHの内壁を覆うようにも配設され、画素ドレインコンタクトホールCHの底部においては、コンタクト導電膜15を介してドレイン電極9と電気的に接続される構成となっている。
なお、画素ドレインコンタクトホールCHは、第2の絶縁膜11を貫通するコンタクトホール13(第1のコンタクトホール)と、第3の絶縁膜12を貫通するコンタクトホール14とが連通して構成され、コンタクトホール14(第2のコンタクトホール)は、その底部の寸法よりも開口端の寸法が大きくなるように内壁がなだらかに傾斜して、断面形状がすり鉢状をなすように構成されている。
<B.製造方法>
次に、製造工程を順に示す断面図である図3〜図12を用いて、TFTアクティブマトリックス基板100の製造方法について説明する。なお、図3〜図12に示す断面は、図1におけるA−O−A’線での断面に対応する。また、図13〜図17には、各工程における平面図を示している。
まず、図3に示す工程において、ガラス基板などの透明絶縁性基板1上に第1の金属薄膜(図示せず)を成膜した後に、第1回目の写真製版工程を経て、ゲート電極2(ゲート配線2)および補助容量電極3をパターニングする。
ここで、第1の金属薄膜としてはCr(クロム)等の電気的比抵抗値の低い材料を用いることが好ましく、第1の金属薄膜としてCrを用いる場合の好適な製造方法としては、アルゴン(Ar)ガスを用いた公知のスパッタリング法により、Cr膜を200nmの厚さで成膜する。
この場合のスパッタリング条件は、DCマグネトロンスパッタリング方式を使用し、成膜パワー密度3W/cm2、Arガス流量40sccmとする。
その後、上述した第1回目の写真製版工程でレジストパターンを形成し、公知の硝酸セリウムアンモニウムを含む溶液を用いてCr膜をエッチングした後、上記レジストパターンを除去することで、ゲート電極2(ゲート配線2)および補助容量電極3を得ることができる。
図13には、透明絶縁性基板1上に形成されたゲート電極2(ゲート配線2)および補助容量電極3の平面図を示す。
次に、図4に示す工程において、透明絶縁性基板1上全体を覆うように第1の絶縁膜4を形成して、ゲート電極2(ゲート配線2)および補助容量電極3を覆った後、第1の絶縁膜4上に半導体膜5を成膜し、さらにその上にオーミックコンタクト膜6を成膜する。
その後、第2回目の写真製版工程を経て、半導体膜5およびオーミックコンタクト膜6をパターニングする。このとき、直線状の半導体積層膜SLとともに、TFTが形成される活性領域層ARも規定される。
また、半導体膜5およびオーミックコンタクト膜6のパターニングに際しては、後に画素電極16(図2)が形成される画素表示領域には半導体膜5およびオーミックコンタクト膜6が延在しないようにパターニングを行う。
第1の絶縁膜4、半導体膜5およびオーミックコンタクト膜6の好適な製造方法としては化学的気相成長(CVD)法を使用し、まず窒化シリコン膜(SiNx:xは正数)を約400nmの厚さに形成して第1の絶縁膜4とし、アモルファスシリコン(a−Si)膜を約200nmの厚さに形成して半導体膜5とし、リン(P)を不純物として添加したn+のアモルファスシリコン(n+のa−Si)膜を約50nmの厚さに形成してオーミックコンタクト膜6とする。
なお、上述した第2回目の写真製版工程では、フォトレジストパターンを形成し、フッ素系ガスを用いた公知のドライエッチング法により、半導体膜5(a−Si膜)およびオーミックコンタクト膜6(n+のa−Si膜)をエッチングする。
その後、フォトレジストパターンを除去して、直線状の半導体積層膜SLを得るとともに、活性領域層ARを得る。図14には、ゲート電極2(ゲート配線2)および補助容量電極3上に一部重なるように半導体積層膜SLおよび活性領域層ARが形成された平面図を示す。
半導体膜5は、基本的には活性領域層ARを構成するために設けるものであるが、後に形成されるソース配線の形成領域に合わせて直線状の半導体積層膜SLの構成要素としても使用することで、ソース配線の冗長配線として利用することができ、ソース配線が断線したような場合でも電気信号の途絶を防止することが可能である。
次に、図5に示す工程において、透明絶縁性基板1上全体を覆うように第2の金属薄膜20を成膜する。
ここで、第2の金属薄膜20としてCrを用いる場合の好適な製造方法としては、Arガスを用いた公知のスパッタリング法により、Cr膜を200nmの厚さで成膜する。
この場合のスパッタリング条件は、DCマグネトロンスパッタリング方式を使用し、成膜パワー密度3W/cm2、Arガス流量40sccmとする。
次に、第3回目の写真製版工程でレジストパターンを形成し、公知の硝酸セリウムアンモニウムを含む溶液を用いてCr膜をエッチングすることで、図6に示すようにソース配線7、ソース電極8、およびドレイン電極9を得ることができる。
そして、上記レジストパターンを残した状態で、さらにフッ素系ガスを用いた公知のドライエッチング法を用いてソース電極8とドレイン電極9の間のオーミックコンタクト膜6(n+のa−Si膜)をエッチングし、TFTのチャネル部10を形成する。その後、レジストパターンを除去する。
図15には、ソース配線7、ソース電極8およびドレイン電極9の平面図を示す。図15に示すように、ソース電極8はソース配線7から分岐して活性領域層AR上に延在する直線状の形状を有し、ドレイン電極9は、ゲート配線2に沿って延在する直線状の部分を有している。
次に、図7に示すように、透明絶縁性基板1上全体を覆うように無機系絶縁膜を形成して第2の絶縁膜11とし、続けて感光性を有する有機系樹脂絶縁膜を塗布形成して第3の絶縁膜12とする。
なお、第2の絶縁膜11は、CVD法を使用して窒化シリコン膜(SiNx:xは正数)を約100nmの厚さで成膜し、第3の絶縁膜12は、アクリル系の感光性樹脂膜であるJSR(株)製の製品名PC335を3.2〜3.9μmの膜厚となるようにスピンコート法を用いて塗布した。
その後、図7に示す第4回目の写真製版工程で、まず、フォトマスクM1を用いて、第の絶縁膜12に対して第1の露光を行い、第1の露光領域EP1を形成する。
フォトマスクM1は、露光光EX1を完全に透過する透過領域T1と露光光EX1を完全に遮光する遮光領域S1とを有するような構成とし、第1の露光によって、第の絶縁膜12に完全に露光される露光領域EP1(第1の露光領域)と、全く露光されない非露光領域NP1とを形成する。
次に、図8に示す工程において、フォトマスクM2を用いて、第の絶縁膜12に対して第2の露光を行い、露光領域EP2を形成する。
フォトマスクM2は、露光光EX2を完全に透過する透過領域T2と露光光EX2を完全に遮光する遮光領域S2とを有するような構成とし、第2の露光によって、第の絶縁膜12に露光領域EP2(第2の露光領域)と、全く露光されない非露光領域NP2とを形成する。
第2の露光は、第の絶縁膜12を完全に露光するのではなく、露光した部分が、現像後に薄い膜厚で残存するように、第1の露光の約20〜40%の強度の露光光EX2で露光を行う、いわゆるハーフ露光であり、これによりハーフ露光領域である露光領域EP2が形成される。
なお、ハーフ露光領域EP2は露光領域EP1と同心をなすように重ね合わせられるが、ハーフ露光領域EP2の方が広い面積を有している。
その後、図9に示す工程において公知の有機アルカリ系現像液で現像を行うことにより、第の絶縁膜12を貫通して第の絶縁膜11に達する開口部131(第1の開口部)と、第の絶縁膜12を貫通せず、その底部の端縁部下に第の絶縁膜12が約0.8μmの厚さで残る開口部141(第2の開口部)とが連通した構成を得る。図16には開口部131および開口部141が形成された状態の平面図を示す。
このようにハーフ露光を用いることで、1回の写真製版工程で、開口部131および開口部141が連通した複雑な形状の開口部を得ることができるので、製造工程を簡略化することができる。
なお、上述した第4回目の写真製版工程では、第1の露光および第2の露光の二段階露光により、第の絶縁膜12にそれぞれ露光領域EP1およびハーフ露光領域EP2を形成する例を示したが、これに限定されるものではなく、1回の露光で露光領域EP1およびハーフ露光領域EP2を形成することもできる。
すなわち、ハーフ露光領域EP2に対応する部分が、露光光の透過量が約20〜40%となる半透過領域となり、露光領域EP1に対応する部分が露光光を完全に透過する透過領域となったフォトマスクを用いて、第の絶縁膜12を露光する方法を採ることもできる。
半透過領域は、露光光の透過量を約20〜40%程度に減じるフィルター膜によって構成するか、または、半透過領域をスリット開口形状のパターンとすることで光回折現象を利用して形成することができる。このような半透過領域および完全透過領域を有するフォトマスクを用いた場合は、1回の露光で、図8に示すような露光領域EP1およびハーフ露光領域EP2を形成することができ、写真製版工程を簡略化して生産効率を上げることが可能である。
次に、図10に示す工程において、フッ素系ガスを用いた公知のドライエッチング法を用いて開口部131の底部に露出する第の絶縁膜11を除去して、ドレイン電極9に達するコンタクトホール13を形成する。
次に、図11に示す工程において、酸素ガスを用いた公知のアッシング法を用いて、第の絶縁膜12を全体的に薄膜化するとともに、開口部141を、断面形状がすり鉢状になるように加工して、開口部131と開口部141との段差を除去してコンタクトホール14を得る。なお、コンタクトホール14の底部の端縁部には、第の絶縁膜11が露出するとともに、中央部はコンタクトホール13となっておりドレイン電極9が露出しており、コンタクトホール13および14によって、画素ドレインコンタクトホールCHが得られる。
次に、図12に示す工程において、画素ドレインコンタクトホールCHの内壁を含めた第の絶縁膜12の全面に第3の金属薄膜(図示せず)を成膜した後に、第5回目の写真製版工程を経て、画素ドレインコンタクトホールCHの底部にコンタクト導電膜15をパターニングする。図17には、画素ドレインコンタクトホールCHの底部にコンタクト導電膜15が形成された状態の平面図を示す。
コンタクト導電膜15の好適な製造方法としては、スパッタリング法を用いてITOのような透明導電性膜よりも延性の高いCr膜を約100nmの厚さで成膜し、上述した第5回目の写真製版工程でレジストパターンを形成した後に、公知の硝酸セリウムアンモニウムを含む溶液を用いてCr膜のエッチングを行うことで、コンタクト導電膜15を得ることができる。
なお、コンタクト導電膜15のパターン形状は、コンタクトホール13を完全に埋め込んでドレイン電極9に密着するとともに、その端縁部がコンタクトホール14の底部に露出する第の絶縁膜11上を覆うように形成し、コンタクト導電膜15がコンタクトホール14の底部からはみ出さない大きさとする。
最後に、画素ドレインコンタクトホールCHの内壁を含めた第の絶縁膜12の全面を覆うように透明導電性薄膜を成膜した後、第6回目の写真製版工程を経て、当該透明導電性薄膜をパターニングして、画素ドレインコンタクトホールCHを介して下層のドレイン電極9と電気的に接続される画素電極16を形成することで、図2に示されるような断面構成を有するTFTアクティブマトリックス基板100を得ることができる。
より具体的には、公知のスパッタリング法により、酸化インジウム(In23)と酸化スズ(SnO2)とを混合したITO膜を100nmの厚さに成膜した後に、上記第6回目の写真製版工程において、画素電極16が形成される部分がフォトレジストで覆われたフォトレジストパターンを形成し、塩酸+硝酸を含む溶液を用いた公知のウエットエッチングにより、露出したITO膜を除去することで、画素電極16を形成する。
<C.特徴的作用効果>
以上説明した本発明に係る実施の形態によれば、画素ドレインコンタクトホールCHの底部のコンタクトホール13を完全に埋め込むように、ITOのような透明導電性膜よりも延性の高い金属薄膜で構成されるコンタクト導電膜15を配設することで、コンタクトホール13の周縁部の角部でクラックが発生することを防止できる。
また、コンタクト導電膜15の端縁部においては、その下地層が無機系絶縁膜で構成される第の絶縁膜11となるので、コンタクト導電膜15のエッチングに使用される硝酸セリウムアンモニウム溶液のしみ込みを防止でき、コンタクト導電膜15の端面の断面形状が逆テーパー状になることを防止できる。これにより、コンタクト導電膜15の端面近傍における画素電極16の断線を防止できる。
さらには、第の絶縁膜12に設けた開口部141を、アッシング法により、断面形状がすり鉢状になるように加工して、開口部131と開口部141との段差を除去して内壁がなだらかに傾斜するコンタクトホール14を得るようにしたので、画素ドレインコンタクトホールCH内で画素電極16が断線することを防止できる。

このように、画素電極16とドレイン電極9との間の電気的な接続が断たれることを確実に防止することができるので、電気光学表示装置における点欠陥を防止することができ、信頼性の高い電気光学表示装置を高歩留まりで製造することが可能となる。
また、コンタクト導電膜15を介して画素電極16とドレイン電極9とを電気的に接続するようにしたので、接続抵抗を低くすることができ、表示品質が高い電気光学表示装置を製造することが可能となる。
特にドレイン電極9としてITOやIZOのような透明導電性膜と電気的コンタクトを取ることが不可能なAl系金属薄膜を用いるような場合でも、コンタクト導電膜15をAl系金属薄膜と透明導電性膜の両方と良好な電気的コンタクトを取ることのできるCr、Mo(モリブデン)、Ti(チタン)、W(タングステン)等の金属膜で形成することで、画素電極16とドレイン電極9とを電気的に接続することが可能となるので、ドレイン電極の材質の選択の幅を広げることができる。
<D.変形例>
以上説明した実施の形態においては、無機系絶縁膜を形成して第2の絶縁膜11とし、続けて感光性を有する有機系樹脂絶縁膜を塗布形成して第3の絶縁膜12とし、1回の写真製版工程で、第3の絶縁膜12に開口部131および141を形成し、その後、ドライエッチング法とアッシング法を用いて、底部にドレイン電極9が露出する、断面がすり鉢状の画素ドレインコンタクトホールCHを形成する例を示したが、第2の絶縁膜11を貫通するコンタクトホールと、第3の絶縁膜12を貫通するコンタクトホールとをそれぞれ別の写真製版工程で形成するようにしても良い。
図18は、図6に示す工程に続いて、透明絶縁性基板1上全体を覆うように無機系絶縁膜を形成して第2の絶縁膜11とし、写真製版工程を経て第2の絶縁膜11を貫通するようにコンタクトホール132(第1のコンタクトホール)を形成した状態を示す断面図である。
この後、透明絶縁性基板1上全体を覆うように感光性を有する有機系樹脂絶縁膜を塗布形成して第3の絶縁膜12とし、図19に示すように、写真製版工程を経て第3の絶縁膜12を貫通するようにコンタクトホール142(第2のコンタクトホール)を形成する。
このような方法を採ることで、コンタクトホール132とコンタクトホール142のパターン形状をそれぞれ任意の形状にすることができる。
ここで、コンタクトホール132およびコンタクトホール142を、それぞれ別の写真製版工程で形成する場合の一例として、図20および図21に平面図を示す。
図20には、コンタクトホール132を、2つ並列して備えたTFTアクティブマトリックス基板100Aの平面構成を示している。なお、図1に示したTFTアクティブマトリックス基板100と同一の構成については同一の符号を付し、重複する説明は省略する。
このような構成を採ることで、例えば2つのコンタクトホール132のうち、一方の形成プロセスに不具合が生じてドレイン電極9とコンタクト導電膜15との電気的接続に不具合が生じたとしても、残るコンタクトホール132で補うことができるので、コンタクト不良による歩留まり低下を防止できるという効果がある。
図21には、コンタクトホール132の平面視形状を円形状または楕円形状としたTFTアクティブマトリックス基板100Bの平面構成を示している。なお、図1に示したTFTアクティブマトリックス基板100と同一の構成については同一の符号を付し、重複する説明は省略する。
このような構成を採ることで、コンタクトホール132の段差部におけるコンタクト導電膜15の応力を分散緩和させることができるので、コンタクト導電膜15にクラック断線等が発生することを防止できるという効果がある。
もちろんコンタクトホール132の平面視形状は、円形状または楕円形状に限らず、多角形にしても良いし、さらに少なくとも二個以上並べて配設しても良い。
<E.その他の適用例>
以上説明した実施の形態においては、本発明を光透過型の液晶表示装置用のアクティブマトリックス基板に適用する例を説明したが、これに限定されるものではなく、本実施の形態と同様の構造を有する他の電気光学表示装置に適用することが可能である。
本発明に係る実施の形態のTFTアクティブマトリックス基板の構成を示す平面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の構成を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す平面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す平面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す平面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す平面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程を示す平面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程の変形例を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の製造工程の変形例を示す断面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の変形例の構成を示す平面図である。 本発明に係る実施の形態のTFTアクティブマトリックス基板の変形例の構成を示す平面図である。
符号の説明
1 透明絶縁性基板、9 ドレイン電極、11 第2の絶縁膜、12 第3の絶縁膜、13,14,132,142 コンタクトホール、15 コンタクト導電膜、16 画素電極、CH 画素ドレインコンタクトホール。

Claims (6)

  1. 絶縁性基板と、
    前記絶縁性基板上にマトリックス状に配設され、薄膜トランジスタが電気的に接続された画素電極をそれぞれ有する複数の表示画素と、を有したアクティブマトリックス基板を備えた電気光学表示装置であって、
    前記アクティブマトリックス基板は、
    前記薄膜トランジスタのドレイン電極上を含めて前記絶縁性基板上全体を覆う無機系絶縁膜と、
    前記無機系絶縁膜上全体を覆う有機系樹脂絶縁膜と、
    前記無機系絶縁膜および前記有機系樹脂絶縁膜を貫通して前記ドレイン電極に達する画素ドレインコンタクトホールと、
    前記画素ドレインコンタクトホールのうち前記有機系樹脂絶縁膜を貫通する部分の底部からはみ出さないように配設され、前記ドレイン電極に接触する金属膜で構成されるコンタクト導電膜と、を有し、
    前記画素電極は、
    前記有機系樹脂絶縁膜上を覆うとともに、前記画素ドレインコンタクトホールの内壁および前記コンタクト導電膜上を覆うように配設され、
    前記コンタクト導電膜の端縁部は、前記無機系絶縁膜上に形成されている、電気光学表示装置。
  2. 前記画素ドレインコンタクトホールは、
    前記無機系絶縁膜を貫通する第1のコンタクトホールと、
    前記有機系樹脂絶縁膜を貫通する第2のコンタクトホールとが連通して構成され、
    前記第2のコンタクトホールの開口寸法は前記第1のコンタクトホールの開口寸法より大きく、
    前記画素ドレインコンタクトホールの底部は前記第2のコンタクトホールの底部に相当し、
    前記コンタクト導電膜は、前記第1のコンタクトホールを埋め込むとともに、前記第2のコンタクトホールの底部に露出する前記無機系絶縁膜上を覆うように配設され、請求項1記載の電気光学表示装置。
  3. 前記第2のコンタクトホールは、その底部の寸法よりも開口端の寸法が大きくなるように内壁がなだらかに傾斜して断面形状がすり鉢状をなす、請求項2記載の電気光学表示装置。
  4. 前記コンタクト導電膜は、
    Cr(クロム)、Mo(モリブデン)、Ti(チタン)およびW(タングステン)から選択される金属膜を含む、請求項1記載の電気光学表示装置。
  5. 絶縁性基板と、前記絶縁性基板上にマトリックス状に配設され、薄膜トランジスタが電気的に接続された画素電極をそれぞれ有する複数の表示画素とを有したアクティブマトリックス基板を備えた電気光学表示装置の製造方法であって、
    (a)前記薄膜トランジスタのドレイン電極上を含めて前記絶縁性基板上全体を覆う無機系絶縁膜を形成する工程と、
    (b)前記無機系絶縁膜上全体を覆う有機系樹脂絶縁膜を形成する工程と、
    (c)前記ドレイン電極上に対応する前記有機系樹脂絶縁膜の部分に、前記有機系樹脂絶縁膜を貫通して前記無機系絶縁膜に達する第1の開口部と、前記第1の開口部の開口寸法より大きく前記第1の開口部に対して同心状となるように設けられ、前記有機系樹脂絶縁膜を貫通せず、その底部の端縁部下に前記有機系樹脂絶縁膜が残る第2の開口部とを形成する工程と、
    (d)前記第1の開口部をマスクとして、前記無機系絶縁膜をエッチングすることで、前記無機系絶縁膜を貫通する第1のコンタクトホールを形成する工程と、
    (e)酸素を用いたアッシング法を用いて、前記有機系樹脂絶縁膜を全体的に薄膜化するとともに、前記第2の開口部を、その底部の寸法よりも開口端の寸法が大きくなるように内壁がなだらかに傾斜して断面形状がすり鉢状をなすように加工して、前記有機系樹脂絶縁膜を貫通する第2のコンタクトホールを形成して、前記第1および第2のコンタクトホールが連通した画素ドレインコンタクトホールを形成する工程と、
    (f)前記第2のコンタクトホールの底部の前記第1のコンタクトホールを埋め込むとともに、前記第2のコンタクトホールの底部に露出する前記無機系絶縁膜上を覆い、前記第2のコンタクトホールの底部からはみ出さないように配設された金属膜で構成されるコンタクト導電膜を形成する工程と、
    (g)前記有機系樹脂絶縁膜上を覆うとともに、前記画素ドレインコンタクトホールの内壁および前記コンタクト導電膜上を覆うように前記画素電極を形成する工程と、を備える電気光学表示装置の製造方法。
  6. 前記工程(b)は、
    前記有機系樹脂絶縁膜を感光性樹脂を用いて形成する工程を含み、
    前記工程(c)は、
    第1の露光によって前記有機系樹脂絶縁膜の前記第1の開口部に対応する部分を前記無機系絶縁膜に達するまで感光させて第1の露光領域を形成する工程と、
    第2の露光によって前記有機系樹脂絶縁膜の前記第2の開口部に対応する部分を所定深さまで感光させて第2の露光領域を形成する工程と、を含み、
    前記第2の露光は、露光強度が、前記第1の露光における露光強度の20〜40%となるハーフ露光を含む、請求項5記載の電気光学表示装置の製造方法。
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US11/349,146 US7514712B2 (en) 2005-06-24 2006-02-08 Electro-optic display and connection between drain electrode and pixel electrode
CN200610073741.8A CN100479172C (zh) 2005-06-24 2006-04-03 电光显示装置及其制造方法
KR1020060052894A KR100841379B1 (ko) 2005-06-24 2006-06-13 전기광학 표시장치 및 그 제조방법

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020013379A1 (ko) * 2018-07-11 2020-01-16 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101261450B1 (ko) * 2006-02-06 2013-05-10 삼성디스플레이 주식회사 액정 표시 장치와 그 제조 방법
JP2009003328A (ja) * 2007-06-25 2009-01-08 Mitsubishi Electric Corp 表示装置及びその製造方法
TWI606520B (zh) 2008-10-31 2017-11-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TW202230814A (zh) * 2011-05-05 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI487120B (zh) * 2011-08-16 2015-06-01 群創光電股份有限公司 薄膜電晶體基板與其所組成之顯示裝置
TWI453519B (zh) 2011-10-03 2014-09-21 Chunghwa Picture Tubes Ltd 顯示面板之畫素結構及其製作方法
CN104009937B (zh) * 2013-02-22 2018-03-02 中兴通讯股份有限公司 一种增强型传输选择标准配置信息传输方法及装置
US10529740B2 (en) * 2013-07-25 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including semiconductor layer and conductive layer
CN103531096B (zh) * 2013-10-17 2016-07-06 京东方科技集团股份有限公司 显示基板及其制作方法、显示面板和显示装置
US10347702B2 (en) * 2014-10-22 2019-07-09 Lg Display Co., Ltd. Flexible thin film transistor substrate and flexible organic light emitting display device
CN110518021A (zh) * 2019-09-10 2019-11-29 京东方科技集团股份有限公司 显示基板及其制备方法和显示面板
CN112928124B (zh) * 2019-12-06 2023-05-26 群创光电股份有限公司 连接结构及包括其的显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922897A (ja) 1995-07-07 1997-01-21 Seiko Epson Corp 半導体装置の製造方法
JP3307181B2 (ja) * 1995-07-31 2002-07-24 ソニー株式会社 透過型表示装置
JP3272212B2 (ja) * 1995-09-29 2002-04-08 シャープ株式会社 透過型液晶表示装置およびその製造方法
JPH09105952A (ja) * 1995-10-11 1997-04-22 Toshiba Electron Eng Corp アクティブマトリクス型液晶表示装置
JPH10170951A (ja) 1996-12-11 1998-06-26 Sharp Corp 液晶表示装置の製造方法
JPH10268360A (ja) * 1997-03-26 1998-10-09 Semiconductor Energy Lab Co Ltd 表示装置
JPH11103069A (ja) * 1997-07-29 1999-04-13 Sharp Corp 接続構造およびその製造方法
KR100690001B1 (ko) * 2000-02-21 2007-03-08 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
KR100746140B1 (ko) * 2000-12-28 2007-08-03 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100796756B1 (ko) * 2001-11-12 2008-01-22 삼성전자주식회사 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP2004233683A (ja) * 2003-01-30 2004-08-19 Sony Corp 液晶表示装置の製造方法
JP4818576B2 (ja) 2003-07-03 2011-11-16 三菱電機株式会社 薄膜トランジスタおよび薄膜トランジスタを備えた表示装置
JP2005062802A (ja) 2003-07-28 2005-03-10 Advanced Display Inc 薄膜トランジスタアレイ基板の製法
KR20050054345A (ko) 2003-12-04 2005-06-10 엘지.필립스 엘시디 주식회사 박막트랜지스터 어레이 기판 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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