KR102548267B1 - 액정 표시 장치 및 전자 기기 - Google Patents

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마코토 카네야스
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 액정 표시 장치를 제공한다. 2개의 화소는 백게이트를 갖는 트랜지스터를 갖는다. 트랜지스터는 같은 게이트선, 및 데이터선에 접속된다. 백게이트에 공급되는 제어 신호는 한쪽 화소에 데이터를 기록하는 동안, 다른 쪽 화소의 트랜지스터가 도통 상태가 되지 않도록 문턱 전압을 제어한다. 화소에 접속하는 배선의 수를 삭감함 및 백게이트에 공급하는 제어 신호의 주파수를 크게 함으로써 개구율을 향상시키는 구성으로 한다.

Description

액정 표시 장치 및 전자 기기
본 발명의 일 형태는 액정 표시 장치 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
액정 표시 장치는 코모디티화가 진행되고 있다. 부가 가치를 높이기 위한 수단 중 하나로서 '4K'나 '8K'라고 불리는 디지털 비디오 포맷으로 대표되는, 초고정세(超高精細) 화상을 표시하는 액정 표시 장치의 기술 개발이 활발하다(예를 들어, 특허문헌 1, 특허문헌 2를 참조).
국제공개공보 WO2012/157724호 국제공개공보 WO2014/104193호
액정 표시 장치에는 다수의 구성이 존재한다. 각각의 구성에는 장점과 단점이 있고, 상황에 따라 적당한 구성이 선택된다. 따라서, 신규 구성의 액정 표시 장치 등을 제안할 수 있으면, 선택의 자유도를 향상시키는 것으로 이어진다.
본 발명의 일 형태는 신규 액정 표시 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 데이터선의 수를 삭감하고, 개구율의 향상을 도모할 수 있는, 신규 구성의 액정 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 화소에 신호를 전달하는 배선의 재료를 투명 도전막과 같이 기생 저항이 큰 재료로 형성하여도 양호한 표시를 행할 수 있는, 신규 구성의 액정 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 화소에 전달하는 비디오 전압의 진폭을 작게 하여도 양호한 표시를 행할 수 있는, 신규 구성의 액정 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태의 과제는 상술한 과제에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한 다른 과제는 이하에서 기재되고 본 항목에서 언급하지 않은 과제이다. 본 항목에서 언급하지 않는 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있고, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 기재 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 형태는 제 1 화소와, 제 2 화소와, 제 1 배선과, 제 2 배선과, 제 3 배선과, 제 4 배선을 갖고, 제 1 화소는 제 1 트랜지스터와, 제 1 액정 소자를 갖고, 제 2 화소는 제 2 트랜지스터와, 제 2 액정 소자를 갖고, 제 1 트랜지스터는 제 1 게이트와, 제 2 게이트를 갖고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 액정 소자와 전기적으로 접속되고, 제 1 트랜지스터의 제 1 게이트는 제 2 배선과 전기적으로 접속되고, 제 1 트랜지스터의 제 2 게이트는 제 3 배선과 전기적으로 접속되고, 제 2 트랜지스터는 제 1 게이트와, 제 2 게이트를 갖고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선과 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 액정 소자와 전기적으로 접속되고, 제 2 트랜지스터의 제 1 게이트는 제 2 배선과 전기적으로 접속되고, 제 2 트랜지스터의 제 2 게이트는 제 4 배선과 전기적으로 접속되고, 제 1 배선은 비디오 전압을 제 1 화소 및 제 2 화소에 전달하는 기능을 갖고, 제 2 배선은 주사 신호를 제 1 화소 및 제 2 화소에 전달하는 기능을 갖고, 제 3 배선은 제 1 트랜지스터의 문턱 전압을 제어하기 위한 제 1 제어 신호를 전달하는 기능을 갖고, 제 4 배선은 제 2 트랜지스터의 문턱 전압을 제어하기 위한 제 2 제어 신호를 전달하는 기능을 갖고, 제 1 트랜지스터 및 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터인 액정 표시 장치이다.
본 발명의 일 형태에서, 제 3 배선 및 제 4 배선은 광을 투과하는 기능을 갖는 액정 표시 장치가 바람직하다.
본 발명의 일 형태에서, 제 1 트랜지스터의 제 1 게이트는 채널 형성 영역을 통하여 제 1 트랜지스터의 제 2 게이트와 중첩되는 영역을 갖고, 제 2 트랜지스터의 제 1 게이트는 채널 형성 영역을 통하여 제 2 트랜지스터의 제 2 게이트와 중첩되는 영역을 갖는 액정 표시 장치가 바람직하다.
본 발명의 일 형태에서, 제 1 제어 신호 및 제 2 제어 신호의 주파수는 주사 신호의 주파수보다 작은 액정 표시 장치가 바람직하다.
본 발명의 일 형태에서, 비디오 전압의 전압 진폭은 제 1 제어 신호 또는 제 2 제어 신호의 전압 진폭보다 작은 액정 표시 장치가 바람직하다.
또한, 그 외의 본 발명의 일 형태에 대해서는, 이하에 기술되는 실시형태에서의 설명, 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규 액정 표시 장치 등을 제공할 수 있다.
또는, 본 발명의 일 형태는 데이터선의 수를 삭감하고, 개구율의 향상을 도모할 수 있는, 신규 구성의 액정 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태는 화소에 신호를 전달하는 배선의 재료를 투명 도전막과 같이 기생 저항이 큰 재료로 형성하여도 양호한 표시를 행할 수 있는, 신규 구성의 액정 표시 장치를 제공할 수 있다. 또한, 본 발명의 일 형태는 화소에 전달하는 비디오 전압의 진폭을 작게 하여도 양호한 표시를 행할 수 있는, 신규 구성의 액정 표시 장치를 제공할 수 있다.
또한 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한 다른 효과는 이하에서 기재되고, 본 항목에서 언급하지 않은 효과이다. 이 항목에서 언급하지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있고, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 효과 및/또는 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서 본 발명의 일 형태는 경우에 따라서는 상술한 효과를 갖지 않는 경우도 있다.
도 1은 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 2는 본 발명의 일 형태를 설명하기 위한 회로도 및 그래프.
도 3은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 4는 본 발명의 일 형태를 설명하기 위한 회로도.
도 5는 본 발명의 일 형태를 설명하기 위한 회로도.
도 6은 본 발명의 일 형태를 설명하기 위한 회로도.
도 7은 본 발명의 일 형태를 설명하기 위한 회로도.
도 8은 본 발명의 일 형태를 설명하기 위한 회로도.
도 9는 본 발명의 일 형태를 설명하기 위한 회로도.
도 10은 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 11은 본 발명의 일 형태를 설명하기 위한 블록도.
도 12는 본 발명의 일 형태를 설명하기 위한 상면도.
도 13은 본 발명의 일 형태를 설명하기 위한 상면도.
도 14는 본 발명의 일 형태를 설명하기 위한 단면도.
도 15는 본 발명의 일 형태를 설명하기 위한 상면도.
도 16은 본 발명의 일 형태를 설명하기 위한 상면도.
도 17은 본 발명의 일 형태를 설명하기 위한 단면도.
도 18은 액정 표시 장치의 일례를 나타낸 상면도 및 단면도.
도 19는 액정 표시 장치의 일례를 나타낸 단면도.
도 20은 액정 표시 장치의 일례를 나타낸 단면도.
도 21은 액정 표시 장치의 일례를 나타낸 단면도.
도 22는 터치 패널 모듈의 일례를 나타낸 블록도.
도 23은 터치 패널 모듈의 일례를 나타낸 도면.
도 24는 트랜지스터 등의 제작 방법의 일례를 나타낸 단면도.
도 25는 트랜지스터 등의 제작 방법의 일례를 나타낸 단면도.
도 26은 트랜지스터 등의 제작 방법의 일례를 나타낸 단면도.
도 27은 트랜지스터 등의 제작 방법의 일례를 나타낸 단면도.
도 28은 트랜지스터의 일례를 나타낸 단면도.
도 29는 트랜지스터의 일례를 나타낸 상면도 및 단면도.
도 30은 트랜지스터의 일례를 나타낸 단면도.
도 31은 밴드 구조를 설명하는 도면.
도 32는 트랜지스터의 일례를 나타낸 단면도.
도 33은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 34는 CAAC-OS의 단면 TEM상, 그리고 평면 TEM상 및 그 화상 해석상.
도 35는 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM상.
도 36은 a-like OS의 단면 TEM상.
도 37은 In-Ga-Zn 산화물의 전자 조사로 인한 결정부의 변화를 나타낸 도면.
도 38은 터치 패널 모듈의 일례를 나타낸 도면.
도 39는 전자 기기의 일례를 나타낸 도면.
도 40은 전자 기기의 일례를 나타낸 도면.
도 41은 시료의 XRD 스펙트럼의 측정 결과를 설명하는 도면.
도 42는 시료의 TEM상 및 전자선 회절 패턴을 설명하는 도면.
도 43은 시료의 EDX 매핑을 설명하는 도면.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시하는 것이 가능하고, 취지 및 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 본 명세서 등에서 '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 개수를 한정하는 것은 아니다. 또한 구성 요소의 순서를 한정하는 것은 아니다. 또한 예를 들어, 본 명세서 등의 실시형태의 하나에서 "제 1"로 언급된 구성 요소가, 다른 실시형태 또는 청구범위에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어, 본 명세서 등의 실시형태의 하나에서 "제 1"로 언급된 구성 요소를 다른 실시형태, 또는 청구범위에서 생략한다.
또한 도면에서 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복되는 설명은 생략하는 경우가 있다.
(실시형태 1)
본 발명의 일 형태의 액정 표시 장치의 구성에 대하여 도 1 내지 도 17을 사용하여 설명한다.
<화소의 구성 및 타이밍 차트>
우선, 액정 표시 장치가 갖는 화소에 대하여 설명한다.
액정 표시 장치는 복수의 화소를 갖는다. 도 1의 (A)에서는 대표적으로 2개의 화소(10_1), 화소(10_2)를 나타내었다. 예를 들어, 한쪽의 화소(10_1)는 홀수열의 화소이고, 다른 쪽의 화소(10_2)는 짝수열의 화소로 하면 좋다.
화소(10_1)는 트랜지스터(11_1)와, 액정 소자 CLC1과, 용량 소자 CS1을 갖는다. 화소(10_2)는 트랜지스터(11_2)와, 액정 소자 CLC2와, 용량 소자 CS2를 갖는다. 또한, 이하의 설명에서, 트랜지스터(11_1) 및 트랜지스터(11_2)는 n채널형 트랜지스터로 한다. 이에 한정되지 않고, p채널형 트랜지스터로 하여도 좋다.
트랜지스터(11_1) 및 트랜지스터(11_2)는 도통 상태를 제어하기 위한 신호가 공급되는 게이트 외에, 문턱 전압을 제어하기 위한 신호가 공급되는 백 게이트를 갖는다.
트랜지스터(11_1)의 소스 및 드레인 중 한쪽, 및 트랜지스터(11_2)의 소스 및 드레인 중 한쪽은 데이터선 DL에 접속된다. 트랜지스터(11_1)의 게이트 및 트랜지스터(11_2)의 게이트는 게이트선 GL에 접속된다. 트랜지스터(11_1)의 백 게이트는 제어선 BGL_A에 접속된다. 트랜지스터(11_2)의 백 게이트는 제어선 BGL_B에 접속된다.
또한 이하의 설명에 있어서, 트랜지스터(11_1)와, 액정 소자 CLC1 및 용량 소자 CS1이 접속되는 노드를 노드 NLC1이라고 한다. 또한, 트랜지스터(11_2)와, 액정 소자 CLC2 및 용량 소자 CS2가 접속되는 노드를 노드 NLC2라고 한다. 노드 NLC1, 노드 NLC2에 데이터에 상당하는 전압을 유지함으로써 화소에 데이터를 기록할 수 있다.
또한, 본 실시형태에서는, 횡전계 방식의 액정 소자를 사용한 투과형의 액정 표시 장치를 예로 들어 설명한다. 액정 소자 CLC1 및 용량 소자 CS1의 한쪽 전극은 트랜지스터(11_1)에 접속된다. 액정 소자 CLC1 및 용량 소자 CS1의 다른 쪽 전극은 코먼 전위 VCOM이 공급되는 배선에 접속된다. 또한, 액정 소자 CLC2 및 용량 소자 CS2의 한쪽 전극은 트랜지스터(11_2)에 접속된다. 액정 소자 CLC2 및 용량 소자 CS2의 다른 쪽 전극은 코먼 전위 VCOM이 공급되는 배선에 접속된다.
본 발명의 일 형태에서는 표시 소자로서 액정 소자를 갖는 액정 표시 장치를 일례로 들어 설명하지만, 표시 소자에 한정은 없다. MEMS(Micro Electro Mechanical System)를 이용한 광학 소자, 유기 EL(Electro Luminescence) 소자나 발광 다이오드(LED: Light Emitting Diode) 등의 발광 소자, 전기 영동 소자 등, 다양한 소자를, 표시 소자로서 적용할 수 있다.
데이터선 DL은 데이터에 상당하는 전압인 비디오 전압을 전달하는 기능을 갖는다. 게이트선 GL은 트랜지스터의 도통 상태(또는 비도통 상태)를 제어하기 위한 주사 신호를 전달하는 기능을 갖는다. 제어선 BGL_A, 제어선 BGL_B는 트랜지스터의 문턱 전압을 제어하기 위한 제어 신호를 전달하는 기능을 갖는다. 또한 데이터선 DL, 게이트선 GL, 제어선 BGL_A, 제어선 BGL_B는 단순히 배선이라고 하는 경우도 있다.
도 1의 (B)는 도 1의 (A)에 나타낸 회로 구성의 동작을 설명하기 위한 타이밍 차트이다. 본 발명의 일 형태의 액정 표시 장치에서는 1프레임(1F)을 제 1 기간과 제 2 기간과 같이 2개의 기간으로 나누어, 제 1 기간에서 화소(10_1)에 비디오 전압을 기록하고, 제 2 기간에서 화소(10_2)에 비디오 전압을 기록하는 구성으로 한다.
도 1의 (A)에 도시된 바와 같이, 화소(10_1) 및 화소(10_2)는 같은 데이터선 DL, 게이트선 GL에 접속된다. 본 발명의 일 형태의 액정 표시 장치에서는 제어선 BGL_A, 제어선 BGL_B에 공급되는 신호를 전환함으로써 트랜지스터(11_1)와 트랜지스터(11_2)가 같은 동작이 되지 않도록 트랜지스터(11_1), 트랜지스터(11_2)의 문턱 전압을 제어한다. 그리고, 트랜지스터(11_1), 트랜지스터(11_2)가 상이한 기간에 있어서 도통 상태가 되도록 제어한다.
도 1의 (B)의 타이밍 차트에서는 화소(10_1)에 데이터를 기록하는 제 1 기간(P1), 화소(10_2)에 데이터(D2)를 기록하는 제 2 기간(P2)을 도시하였다. 또한, 도 1의 (B)의 타이밍 차트에서는 게이트선 GL에 전달되는 주사 신호, 데이터선 DL에 전달되는 비디오 전압, 제어선 BGL_A, 제어선 BGL_B의 제어 신호, 노드 NLC1, 노드 NLC2의 변화를 도시하였다.
주사 신호는 H레벨이 전압 VGL _H, L레벨이 전압 VGL _L로서 도시되어 있다. 비디오 전압은 전압 VD_H와 코먼 전위 VCOM 사이, 전압 VD_L과 코먼 전위 VCOM 사이에서 계조수에 따른 전압을 취득할 수 있는 것으로서 도시되어 있다. 제어 신호는 H레벨이 전압 VBG1, L레벨이 전압 VBG0으로서 도시되어 있다.
여기서 백 게이트에 공급하는 전압을 변화시켜 문턱 전압을 제어하는 트랜지스터에 대하여, 도 2의 (A) 내지 (C)를 사용하여 설명한다.
도 2의 (A)에 백 게이트를 갖는 트랜지스터(11)의 회로 기호를 나타내었다. 트랜지스터(11)의 게이트는 게이트선 GL에 접속된다. 트랜지스터(11)의 소스 및 드레인 중 한쪽은 데이터선 DL에 접속된다. 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은 노드 NLC에 접속된다. 트랜지스터(11)의 백 게이트는 제어선 BGL에 접속된다.
도 2의 (B)는 도 2의 (A)에 도시된 트랜지스터(11)의 제어선 BGL에 공급하는 전압 VBGL과, 트랜지스터(11)의 문턱 전압 VTH의 관계를 나타낸 그래프이다. 전압 VBG1>VBG0일 때, 전압 VBG1에 대응하는 문턱 전압 Vth1은 마이너스 시프트하고, 전압 VBG0에 대응하는 문턱 전압 Vth0은 플러스 시프트한다. 즉, 높은 전압을 백 게이트에 공급하면 문턱 전압이 마이너스 측으로 시프트하고, 낮은 전압을 백 게이트에 공급하면 문턱 전압이 플러스 측으로 시프트한다.
도 2의 (C)는 도 2의 (B)의 문턱 전압의 시프트를 게이트선 GL의 전압 VGL과 트랜지스터(11)의 드레인 전류 ID의 관계로 설명하는 도면이다. 곡선(13_1)은 문턱 전압이 Vth1의 그래프에 대응한다. 곡선(13_0)은 문턱 전압이 Vth0의 그래프에 대응한다. 도 2의 (B), (C)로부터 알듯이, 문턱 전압을 플러스 측으로 시프트시킴으로써 게이트에 가하는 전압이 커도 흐르는 전류를 작게 할 수 있다. 또한 문턱 전압을 마이너스 측으로 시프트시킴으로써 게이트에 가하는 전압의 작은 변화에 의하여 흐르는 전류를 크게 할 수 있다.
도 1의 (B)에 나타낸 제 1 기간(P1)에서는 제어선 BGL_A의 제어 신호를 H레벨로 하는 기간을 갖는다. 또한, 도 1의 (B)에 나타낸 제 1 기간(P1)에서는 제어선 BGL_B의 제어 신호를 L레벨로 하는 기간을 갖는다. 그러므로, 트랜지스터(11_1)의 문턱 전압은 마이너스 측으로 시프트하고, 트랜지스터(11_2)의 문턱 전압은 플러스 측으로 시프트한다. 그리고, 주사 신호를 H레벨로 함으로써, 문턱 전압이 마이너스 측으로 시프트된 트랜지스터(11_1)를 도통 상태로 하고, 문턱 전압이 플러스 측으로 시프트된 트랜지스터(11_2)를 비도통 상태로 한다. 트랜지스터(11_1)를 도통 상태로 함으로써, 화소(10_1)의 노드 NLC1에는 데이터(D1)가 기록된다. 또한, 트랜지스터(11_2)를 비도통 상태로 함으로써, 같은 데이터선 DL, 게이트선 GL에 접속되는, 화소(10_2)의 노드 NLC2에는 데이터(D1)가 기록되지 않는다.
도 1의 (B)에 나타낸 제 2 기간(P2)에서는, 제어선 BGL_B의 제어 신호를 H레벨로 하는 기간을 갖는다. 또한, 도 1의 (B)에 나타낸 제 2 기간(P2)에서는 제어선 BGL_A의 제어 신호를 L레벨로 하는 기간을 갖는다. 그러므로, 트랜지스터(11_2)의 문턱 전압은 마이너스 측으로 시프트하고, 트랜지스터(11_1)의 문턱 전압은 플러스 측으로 시프트한다. 그리고, 주사 신호를 H레벨로 함으로써, 문턱 전압이 마이너스 측으로 시프트된 트랜지스터(11_2)를 도통 상태로 하고, 문턱 전압이 플러스 측으로 시프트된 트랜지스터(11_1)를 비도통 상태로 한다. 트랜지스터(11_2)를 도통 상태로 함으로써, 화소(10_2)의 노드 NLC2에는 데이터(D2)가 기록된다. 또한 트랜지스터(11_1)를 비도통 상태로 함으로써, 같은 데이터선 DL, 게이트선 GL에 접속되는, 화소(10_1)의 노드 NLC1에는 데이터(D2)가 기록되지 않는다. 그러므로, 화소(10_1)에서는 먼저 기록된 데이터(D1)를 계속 유지할 수 있다.
도 1의 (B)에 나타낸 바와 같이 백 게이트에 공급하는 제어 신호의 주파수는 데이터선 DL에 공급하는 신호의 주파수 및 게이트선 GL에 공급하는 주사 신호의 주파수에 비하여 작게 할 수 있다. 그러므로, 제어선 BGL_A, 제어선 BGL_B의 기생 용량 또는 기생 저항이 커도 원하는 동작을 실현할 수 있다. 바꿔 말하면, 제어선 BGL_A, 제어선 BGL_B를 구성하는 배선의 재료는 기생 용량 또는 기생 저항이 커도 좋기 때문에, Cu나 Al과 같은 저저항의 재료를 사용하는 배선으로 하지 않고, 동작시킬 수 있다. 이 경우, 예를 들어, 산화물 도전 재료와 같이 투명한 도전막을 사용한 배선으로 하는 것도 가능하다. 투명한 배선을 화소에 사용할 수 있기 때문에, 제어선 BGL_A, 제어선 BGL_B를 추가하는 구성으로 하여도 개구율을 저하시키지 않고 배치하는 것이 가능하게 된다.
또한, 도 3에는, 게이트선 GL에 공급하는 주사 신호, 데이터선 DL에 공급하는 비디오 전압, 제어선 BGL_A에 공급하는 제어 신호의 전압의 대소 관계를 설명하기 위한 타이밍 차트를 나타내었다. 또한 도 3에서는 제어선 BGL_A에 공급하는 제어 신호를 예로 들어 설명하지만, 제어선 BGL_B에 대해서도 마찬가지이다. 또한 도 3에 있어서, 기간(P11) 및 기간(P13)은 제어선 BGL_A를 H레벨로 하고, 데이터선 DL의 전압을 화소에 기록하지 않는 기간이고, 기간(P12)은 제어선 BGL_A를 L레벨로 하고, 데이터선 DL의 전압을 화소에 기록하는 기간이다.
본 실시형태의 액정 표시 장치는 트랜지스터의 백 게이트에 공급하는 전압을 제어하여 문턱 전압을 변화시켜, 트랜지스터의 도통 상태를 제어한다. 그러므로, 백 게이트에 공급하는 전압은 문턱 전압을 플러스 시프트시켜 비도통 상태로 하는 경우, 게이트에 공급하는 주사 신호의 전압에 상관없이, 트랜지스터를 비도통 상태로 하는 전압이다. 예를 들어 도 3에 나타낸 기간(P11) 또는 기간(P13)과 같이 문턱 전압을 플러스 시프트로 하는 제어선 BGL_A의 L레벨의 전압 VBG0은 다른 데이터선 DL 및 게이트선에 공급되는 전압보다 작게 한다.
또한, 백 게이트에 공급하는 전압은 문턱 전압을 마이너스 시프트시켜 도통 상태로 하는 경우, 게이트에 공급하는 주사 신호의 전압에 따라 트랜지스터를 도통 상태로 하는 전압이다. 예를 들어 도 3에 나타낸 기간(P12)과 같이 문턱 전압을 마이너스 시프트로 하는 제어선 BGL_A의 H레벨의 전압 VBG1은 전압 VBG0보다 크게 하며, 다른 데이터선 DL 및 게이트선에 공급되는 전압보다 작게 한다.
백 게이트 전압에 공급하는 전압을 상술한 전압으로 함으로써, 게이트선 GL에 공급하는 주사 신호의 H레벨의 전압 VGL _H 및 L레벨의 전압 VGL _L은 전압 VBG1보다 크게 할 수 있다. 또한 데이터선 DL에 공급하는 비디오 전압 VD_H, 비디오 전압 VD_L, 및 코먼 전위 VCOM은 전압 VBG1보다 크게 하며, 전압 VGL _H와 전압 VGL _L 사이가 되도록 할 수 있다. 예를 들어 화소에 기록되는 비디오 전압 VD_H, 비디오 전압 VD_L은 백 게이트에 공급되는 전압을 H레벨로 한 상태에서 기록할 수 있다. 그러므로, 도 3에 나타낸 바와 같이, 백 게이트 전압의 전압 진폭과 동등한 전압 진폭으로 게이트선 GL의 주사 신호를 공급하여 비디오 전압을 기록할 수 있다. 즉, 작은 주사 신호의 전압 진폭으로 비디오 전압을 화소에 기록할 수 있다.
액정 표시 장치의 비디오 전압은 반전 구동을 행하는 것, 트랜지스터의 도통 또는 비도통을 제어하는 것을 위하여 충분히 큰 전압을 인가하여 제어할 필요가 있다. 본 발명의 일 형태에서는, 주사 신호에 의한 전압의 인가와 함께, 백 게이트로부터의 제어 신호에 의한 전압이 가해진다. 따라서, 비디오 전압 및 주사 신호의 전압 진폭을 저전압화하여도, 트랜지스터의 도통 비도통을 제어할 수 있다. 따라서, 유기EL 등을 갖는 표시 장치가 갖는 IC를 사용하여 비디오 전압, 주사 신호에 필요한 전압을 생성할 수 있기 때문에, 액정 표시 장치와 IC의 공통화를 도모할 수 있다.
또한 주사 신호 및 비디오 전압의 전압 진폭을 저전압화하는 경우, 액정 소자를 구성하는 액정 재료가 저전압으로 투과율을 변화할 수 있는 재료인 것이 바람직하다. 예를 들어, 액정 재료의 유전 이방성(Δε)을 크게 하고, 인가하는 전압의 변화에 대한 투과율의 변화를 크게 하는 것이 바람직하다.
Δε를 크게 하는 경우, 적절히 Δε가 큰 액정 재료를 선택하여 사용하면 된다. 그러나 횡전계 방식으로 정세도(精細度)를 크게 한 경우에 포지티브형 액정은 네거티브형 액정에 비하여 배향 상태에 차이가 생기기 쉽고, 결함이 발생하기 쉽다. 이것은 액정 소자의 전극에 제공된 슬릿의 간격이 작은 경우, 인접하는 액정 분자의 배향 벡터의 어긋남이 크고, 휘어진 왜곡(bending and distortion)으로 인한 탄성 에너지의 증가가 크게 되기 때문이다. 휘어진 왜곡으로 인한 탄성 에너지의 증가보다, 퍼진 왜곡(spreading and distortion)으로 형성된 배향 상태가 더 탄성 에너지를 작게 할 수 있는 경우, 휘어진 왜곡으로부터 퍼진 왜곡으로 전이한다. 횡전계 방식에서의 퍼진 왜곡은 수직 배향에 가깝기 때문에 투과율이 원하는 상태로부터 변화한다.
포지티브형 액정의 배향 왜곡은 퍼진 왜곡항(K1), 휘들린 왜곡(swinging and distortion)항(K2), 휘어진 왜곡항(K3)으로 나눌 수 있다. 슬릿의 간격이 작아 휘어진 왜곡이 생기기 쉬운 경우, 액정 재료의 선택 등에 의하여, 퍼진 왜곡항(K1)을 휘어진 왜곡항(K3)보다 크게 하는 구성으로 하는 것이 바람직하다. 상기 구성으로 함으로써, 휘어진 왜곡으로부터 퍼진 왜곡으로의 전이를 억제하고, 안정된 배향 상태를 얻을 수 있다.
<액정 표시 장치의 동작>
이어서, 액정 표시 장치의 동작에 대하여 설명한다. 도 4에는, 동작의 일례를 설명하기 위하여 2행 6열의 화소(10_1) 내지 화소(10_12)의 회로도를 도시하였다. 화소(10_1) 내지 화소(10_12)는 데이터선(DL_1) 내지 데이터선(DL_3), 게이트선(GL_1) 내지 게이트선(GL_2), 제어선 BGL_A 및 제어선 BGL_B에 접속되어, 데이터의 기록 등이 제어된다. 또한, 도 4의 회로도에서는 홀수열의 화소의 트랜지스터는 제어선 BGL_A에 접속된다. 또한 짝수열의 화소의 트랜지스터는 제어선 BGL_B에 접속된다.
도 5 내지 도 8의 회로도에서는 각 배선에 신호를 공급하였을 때의 화소로의 데이터의 기록의 상황을 나타낸 것이다. 도 5 내지 도 8 중, 굵은 선은 H레벨의 신호가 공급되는 배선, 얇은 선은 L레벨의 신호가 공급되는 배선으로서 도시하였다.
도 5는 1행째의 홀수열의 화소에 데이터를 기록하는 동작을 나타낸 것이다. 게이트선(GL_1)에 공급하는 게이트선의 주사 신호를 H레벨, 제어선 BGL_A에 공급하는 제어 신호를 H레벨로 하고, 데이터선(DL_1) 내지 데이터선(DL_3)에 비디오 전압을 공급한다. 그 외의 배선은 L레벨로 한다. 화소(10_1), 화소(10_3), 및 화소(10_5)가 갖는 트랜지스터가 도통 상태가 된다. 1행째의 짝수열도 주사 신호에 의한 H레벨이 가해지지만, 제어선 BGL_B의 제어 신호가 L레벨이기 때문에 화소(10_2), 화소(10_4), 및 화소(10_6)가 갖는 트랜지스터의 문턱 전압이 플러스 시프트되어 있다. 그러므로, 화소(10_2), 화소(10_4), 및 화소(10_6)가 갖는 트랜지스터는 비도통 상태가 된다. 2행째의 각 화소가 갖는 트랜지스터는 제어선 BGL_A 및 제어선 BGL_B에 의한 문턱 전압의 제어에 상관없이, 게이트선 GL_2의 주사 신호가 L레벨이기 때문에 비도통 상태가 된다.
도 6은 2행째의 홀수열의 화소에 데이터를 기록하는 동작을 나타낸 것이다. 게이트선(GL_2)에 공급하는 게이트선의 주사 신호를 H레벨, 제어선 BGL_A에 공급하는 제어 신호를 H레벨로 하여 데이터선(DL_1) 내지 데이터선(DL_3)에 비디오 전압을 공급한다. 그 외의 배선은 L레벨로 한다. 화소(10_7), 화소(10_9), 및 화소(10_11)가 갖는 트랜지스터가 도통 상태가 된다. 2행째의 짝수열도 주사 신호에 의한 H레벨이 가해지지만, 제어선 BGL_B의 제어 신호가 L레벨이기 때문에, 화소(10_8), 화소(10_10), 및 화소(10_12)가 갖는 트랜지스터의 문턱 전압이 플러스 시프트되어 있다. 그러므로, 화소(10_8), 화소(10_10), 및 화소(10_12)가 갖는 트랜지스터는 비도통 상태가 된다. 1행째의 각 화소가 갖는 트랜지스터는 제어선 BGL_A 및 제어선 BGL_B에 의한 문턱 전압의 제어에 상관없이, 게이트선(GL_1)의 주사 신호가 L레벨이기 때문에 비도통 상태가 된다.
도 7은 1행째의 짝수열의 화소에 데이터를 기록하는 동작을 나타낸 것이다. 게이트선(GL_1)에 공급하는 게이트선의 주사 신호를 H레벨, 제어선 BGL_B에 공급하는 제어 신호를 H레벨로 하여 데이터선(DL_1) 내지 데이터선(DL_3)에 비디오 전압을 공급한다. 그 외의 배선은 L레벨로 한다. 화소(10_2), 화소(10_4) 및 화소(10_6)가 갖는 트랜지스터가 도통 상태가 된다. 1행째의 홀수열도 주사 신호에 의한 H레벨이 가해지지만, 제어선 BGL_A의 제어 신호가 L레벨이기 때문에, 화소(10_1), 화소(10_3), 및 화소(10_5)가 갖는 트랜지스터의 문턱 전압이 플러스 시프트되어 있다. 그러므로, 화소(10_1), 화소(10_3), 및 화소(10_5)가 갖는 트랜지스터는 비도통 상태가 된다. 2행째의 각 화소가 갖는 트랜지스터는 제어선 BGL_A 및 제어선 BGL_B에 의한 문턱 전압의 제어에 상관없이, 게이트선(GL_2)의 주사 신호가 L레벨이기 때문에 비도통 상태가 된다.
도 8은 2행째의 짝수열의 화소에 데이터를 기록하는 동작을 나타낸 것이다. 게이트선(GL_2)에 공급하는 게이트선의 주사 신호를 H레벨, 제어선 BGL_B에 공급하는 제어 신호를 H레벨로 하여, 데이터선(DL_1) 내지 데이터선(DL_3)에 비디오 전압을 공급한다. 그 외의 배선은 L레벨로 한다. 화소(10_8), 화소(10_10), 및 화소(10_12)가 갖는 트랜지스터가 도통 상태가 된다. 2행째의 홀수열도 주사 신호에 의한 H레벨이 가해지지만, 제어선 BGL_A의 제어 신호가 L레벨이기 때문에 화소(10_7), 화소(10_9), 및 화소(10_11)가 갖는 트랜지스터의 문턱 전압이 플러스 시프트되어 있다. 그러므로, 화소(10_7), 화소(10_9), 및 화소(10_11)가 갖는 트랜지스터는 비도통 상태가 된다. 1행째의 각 화소가 갖는 트랜지스터는 제어선 BGL_A 및 제어선 BGL_B에 의한 문턱 전압의 제어에 상관없이, 게이트선 GL_1의 주사 신호가 L레벨이기 때문에 비도통 상태가 된다.
도 5 내지 도 8에서 동작을 설명한 액정 표시 장치의 화소는 같은 데이터선, 게이트선에 접속되었다고 화소로의 데이터의 기록을 선택적으로 제어할 수 있다. 그러므로, 화소에 데이터를 기록하기 위한 배선을 삭감할 수 있다. 또한, 트랜지스터의 문턱 전압을 제어하기 위한 제어 신호는 1/2프레임의 주기로 전환하는 신호로 할 수 있다. 그러므로, 다른 배선에 공급하는 신호에 비하여 주파수가 낮은 신호를 취급하게 된다. 주파수가 낮은 신호이면, 기생 저항이나 기생 용량이 큰 배선 재료를 사용하여 신호를 전압하여도 지연이나 신호의 둔해짐의 영향을 받기 어렵게 할 수 있다. 그 결과, 배선 재료로서 투명 도전막 등의 광을 투과할 수 있는 배선 재료 등을 사용할 수 있어, 제어 신호를 전달하는 제어선의 추가에 따른 개구율의 저하를 억제할 수 있다.
또한, 도 4에 있어서, 제어선 BGL_A, 제어선 BGL_B는 게이트선(GL_1), 게이트선(GL_2)과 평행이 되도록 배치하는 구성을 나타내었지만, 이에 한정되지 않는다. 예를 들어, 도 9에 나타낸 바와 같이 데이터선(DL_1) 내지 데이터선(DL_3)과 평행으로 제어선을 배치하는 구성으로 하여도 좋다.
또한 도 4에서는 2행 6열의 화소의 회로도를 일례로 들어 설명하였지만, m행 n열(m, n은 2 이상의 자연수)의 화소를 갖는 액정 표시 장치의 경우에는, 도 10의 (A)에 나타낸 구성으로 하면 좋다.
도 10의 (A)에서는 게이트선(GL_1) 내지 게이트선(GL_m), 데이터선(DL_1) 내지 데이터선(DL_n/2), 및 제어선 BGL_A, 및 제어선 BGL_B를 갖는다. 홀수열에 있는 화소(10_A)는 제어선 BGL_A에 접속하고, 짝수열에 있는 화소(10_B)는 제어선 BGL_B에 접속하는 구성으로 하면 좋다. 또한 도 10의 (A)에서는, 임의의 행의 게이트선을 게이트선(GL_j)(j는 1 이상 m 이하의 자연수)으로 하고, 임의의 열의 데이터선을 데이터선(DL_k)(k는 1 이상 n/2 이하의 자연수)으로서 나타내었다.
또한 도 10의 (B)에는 1프레임 기간에서의 게이트선(GL_1) 내지 게이트선(GL_m)의 선택, 제어선 BGL_A, 및 제어선 BGL_B에 공급하는 제어 신호의 신호 파형, 게이트선 선택 기간에서의 데이터선(DL_1) 내지 데이터선(DL_n/2)에 공급하는 비디오 전압에 대하여 설명하기 위한 타이밍 차트이다.
도 10의 (B)에서는, 1행째로부터 j행째를 거쳐, m행째까지의 각 행의 선택 외에, 표시에 기여하지 않는 대미의 행(도면 중, dum)을 나타내었다. 예를 들어 도 10의 (A)에 나타낸 바와 같이, 홀수열의 화소를 선택하는 제 1 기간(P1)과 짝수열의 화소를 선택하는 제 2 기간(P2)의 사이에 대미의 행을 선택하는 기간을 제공하면 좋다.
또한, 도 10의 (B)에서는, 도 1의 (B)에서 설명한 바와 같이 제 1 기간(P1)에서 제어선 BGL_A의 제어 신호를 H레벨로 하고, 제 2 기간(P2)에서 제어선 BGL_B의 제어 신호를 H레벨로 한다. 제어 신호를 선택적으로 전환함으로써, 같은 게이트선 및 데이터선에 접속된 화소로의 데이터의 기록을 제어할 수 있다.
또한, 도 10의 (B)에서는, (j-1)행째, j행째, (j+1)행째의 게이트선이 H레벨로서 행을 선택할 때의 데이터선으로의 비디오 전압을 공급할 때의 동작을 확대하여 도시하였다. 게이트선에서의 주사 신호의 H레벨과 L레벨의 전환은 파형에 둔해짐이 생긴다(도 10의 (B) 중, 점선). 그러므로, 비디오 전압은 예를 들어, j행째가 선택되어, (j-1)행째의 주사 신호가 L신호로 변화된 후, 데이터 전이 기간(15)을 거쳐, 데이터를 기록하는 기간(16)으로 하면 좋다. 도 10의 (B)의 경우, j행째의 화소와 함께, (j+1)행째의 화소에도 j행째의 데이터가 기록되지만, 그 후 j행째의 선택 신호가 L레벨이 된 후, (j+1)행째의 데이터에 재기록되기 때문에, 문제는 없다.
<액정 표시 장치의 블록도>
이어서, 도 11의 (A) 내지 (D)에서는, 화소를 갖는 표시부, 게이트선을 구동하기 위한 게이트선 구동 회로, 각 열의 데이터선에 비디오 전압을 공급하기 위한 데이터선 구동 회로, 제어선에 제어 신호를 공급하기 위한 제어선 구동 회로의 배치를 설명하기 위한 블록도를 나타내었다.
예를 들어, 도 11의 (A)에서는 표시부(21), 게이트선 구동 회로(22), 데이터선 구동 회로(23), 및 제어선 구동 회로(24)를 나타내었다. 도 11의 (A)에 나타낸 바와 같이 제어선 구동 회로(24)는 표시부(21)에 대하여, 게이트선 구동 회로(22)의 대변에 배치하는 구성으로 하여도 좋다. 또는 도 11의 (B)에 나타낸 바와 같이 제어선 구동 회로(24)는 표시부(21)에 대하여, 데이터선 구동 회로(23)의 대변에 배치하는 구성으로 하여도 좋다.
또한 게이트선 구동 회로가 복수 (22A, 22B) 있는 경우, 예를 들어, 도 11의 (C)에 나타낸 바와 같이 제어선 구동 회로(24)는 게이트선 구동 회로(22B)와 같은 변에 배치하는 구성으로 하여도 좋다. 또는 도 11의 (D)에 나타낸 바와 같이 제어선 구동 회로(24)는 표시부(21)에 대하여, 데이터선 구동 회로(23)의 대변에 배치하는 구성으로 하여도 좋다.
<화소의 상면도 및 단면도>
이어서 상기 설명한 액정 표시 장치의 화소의 상면도의 일례, 및 단면도의 일례에 대하여 설명한다.
도 12에는, 2행 2열로 배치한 화소(10_A), 화소(10_B)의 상면도를 도시하였다. 도 12에서는 데이터선 DL_k, 게이트선 GL_j, 게이트선 GL_j+1, 제어선 BGL_A, 제어선 BGL_B를 도시하였다. 도 13은 도 12에서 나타낸 상면도로 나타낸 구성 위에 더 제공하는 도전막의 배치를 나타내는 상면도를 도시하였다. 도 14의 (A)는 도 12 및 도 13의 일점쇄선 P-Q에서의 단면도이다. 도 14의 (B)는 도 12 및 도 13의 일점쇄선 R-S에서의 단면도이다.
도 12에서는, 도전막(31), 반도체막(32), 도전막(33A), 도전막(33B), 도전막(34), 개구부(35), 및 도전막(36)을 도시하였다. 도 13에서는 도전막(41) 및 슬릿(42)을 도시하였다. 또한 도 12 및 도 13에서는 절연막 및 기판 등의 구성에 대해서는, 도시를 생략하였지만, 도 14의 (A), (B)에 나타낸 바와 같이 화소(10_A), 화소(10_B)는 기판(51), 절연막(52), 절연막(53), 절연막(54), 절연막(55), 및 절연막(56)을 갖는다. 또한 여기서는 기판(51)에 대향하여 제공되는 기판이나, 상기 기판에 제공되는 부재 등에 대하여 생략하지만 나중의 실시형태 등을 보아 적절히 적용하면 좋다.
도전막(31)은 게이트선, 및 트랜지스터의 게이트 전극으로서 기능한다. 반도체막(32)은 트랜지스터의 채널 형성 영역이 되는 영역을 갖는다. 도전막(33A), 도전막(33B)은 소스선, 및 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다. 도전막(34)은 트랜지스터의 백 게이트 전극으로서 기능한다. 개구부(35)는 도전막(33B)과, 도전막(36)을 접속하기 위하여 제공된다. 도전막(36)은 화소 전극으로서 기능한다. 도전막(41)은 코먼 전극으로서 기능한다. 슬릿(42)은 도전막(36)과 도전막(41)의 사이에서 횡전계를 발생시키기 위하여 도전막(41)에 제공된다. 절연막(52)은 게이트 절연막으로서 기능한다. 절연막(53) 내지 절연막(55)은 층간 절연막으로서 기능한다. 절연막(56)은 도전막(36)과 도전막(41)의 단락을 방지하기 위하여 제공된다. 또한 도전막, 기판, 절연막 등의 각 구성에 대해서는, 실시형태 2 등에서 더 자세히 설명한다.
도전막(34)은 상술한 바와 같이 투명 도전막을 사용할 수 있다. 그러므로, 도전막(34)은 도전막(36)과 중첩하여 제공하여도 광의 투과를 손실하는 일이 없다. 이 경우의 상면도를 도 15 및 도 16에 나타내고, 단면도를 도 17에 나타내었다. 각 구성의 설명은 도 12 내지 도 14의 구성과 마찬가지이고, 같은 부호를 부여하였다. 도 15 내지 도 17의 상면도 및 단면도의 구성으로 함으로써, 배선의 수를 줄이면서, 개구율의 향상을 도모할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 액정 표시 장치에 터치 센서의 기능을 추가하여, 인셀형의 터치 패널로 하는 구성예에 대하여 설명한다.
인셀형의 터치 패널로서는, 대표적으로는 하이브리드 인셀형과, 풀인셀형이 있다. 하이브리드 인셀형은 표시 소자를 지지하는 기판과 대향 기판의 양쪽 또는 대향 기판에만 검지 소자를 구성하는 전극 등이 제공된 구성을 말한다. 한편, 풀 인셀형은 표시 소자를 지지하는 기판에만 검지 소자를 구성하는 전극 등을 제공한 구성을 말한다. 본 발명의 일 형태의 액정 표시 장치는 풀인셀형의 터치 패널이다. 풀인셀형의 터치 패널은 대향 기판의 구성을 간략화할 수 있기 때문에 바람직하다.
또한, 본 발명의 일 형태의 액정 표시 장치는 표시 소자를 구성하는 전극이 검지 소자를 구성하는 전극을 겸하기 때문에 제작 공정을 간략화할 수 있으며, 제작 비용을 저감할 수 있어 바람직하다.
또한, 본 발명의 일 형태를 적용함으로써, 따로 제작된 표시 패널과 검지 소자를 접합하는 구성이나, 대향 기판 측에 검지 소자를 제작하는 구성에 비하여, 액정 표시 장치를 박형화 또는 경량화할 수 있거나, 또는, 액정 표시 장치의 부품 점수를 적게 할 수 있다.
또한, 본 발명의 일 형태의 액정 표시 장치는 화소를 구동하는 신호를 공급하는 FPC와, 검지 소자를 구동하는 신호를 공급하는 FPC의 양쪽을, 한쪽의 기판 측에 배치한다. 이에 의하여, 전자 기기에 제공하기 쉽고, 또한, 부품 점수를 삭감하는 것이 가능하다. 또한, 하나의 FPC에 의하여, 화소를 구동하는 신호와 검지 소자를 구동하는 신호가 공급되어도 좋다.
이하에서는, 터치 패널의 구성에 대하여 설명한다.
[액정 표시 장치의 단면 구성예 1]
도 18의 (A)에 터치 패널로서 기능될 수 있는 액정 표시 장치(300)의 상면도를 나타내고, 도 18의 (B)에 도 18의 (A)에서의 일점쇄선 A-B간 및 일점쇄선 C-D간의 단면도를 나타내었다.
도 18의 (A)에 나타낸 바와 같이, 액정 표시 장치(300)는 표시부(301) 및 게이트선 구동 회로(302)를 갖는다. 표시부(301)는 복수의 화소(303), 복수의 데이터선, 및 복수의 게이트선을 갖고, 화상을 표시하는 기능을 갖는다. 또한, 표시부(301)는 입력부이기도 하다. 즉, 표시부는, 피검지체의 액정 표시 장치(300)로의 접촉 또는 근접을 검지하는 복수의 검지 소자를 갖고, 터치 센서로서의 기능을 갖는다. 게이트선 구동 회로(302)는 표시부(301)가 갖는 게이트선에 주사 신호를 출력하는 기능을 갖는다. 화소(303)는 복수의 부화소를 갖는다. 도 18의 (A)에서는, 화소(303)가 3개의 부화소를 갖는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다.
도 18의 (A)에서는, 액정 표시 장치(300)가 게이트선 구동 회로를 갖는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 액정 표시 장치(300)는 게이트선 구동 회로, 데이터선 구동 회로, 및 센서 구동 회로 모두를 갖지 않아도 되고, 어느 하나 이상을 가져도 좋다.
액정 표시 장치(300)에서는 IC(268)가 COG 방식 등의 실장 방식에 의하여, 기판(211)에 실장되어 있다. IC(268)는 예를 들어, 데이터선 구동 회로, 게이트선 구동 회로, 및 센서 구동 회로 중, 어느 하나 이상을 가지면 된다.
또한, 액정 표시 장치(300)에는 FPC(269)가 전기적으로 접속되어 있다. FPC(269)를 통하여 IC(268) 및 게이트선 구동 회로에는 외부로부터 신호가 공급된다. 또한, FPC(269)를 통하여 IC(268)로부터 외부로 신호를 출력할 수 있다.
FPC(269)에는, IC가 실장되어 있어도 좋다. 예를 들어, FPC(269)에는 데이터선 구동 회로, 게이트선 구동 회로, 및 센서 구동 회로 중, 어느 하나 이상을 갖는 IC가 실장되어 있어도 좋다. 예를 들어, COF 방식이나 TAB(Tape Ammounted Bonding) 방식 등의 실장 방식에 의하여, FPC(269)에 IC를 실장할 수 있다.
예를 들어, IC(268)가 데이터선 구동 회로 및 센서 구동 회로를 가져도 좋다. 또는, 예를 들어, IC(268)가 데이터선 구동 회로를 갖고, FPC(269)에 실장된 IC가 센서 구동 회로를 가져도 좋다.
도 18의 (B)에 나타낸 바와 같이, 액정 표시 장치(300)는 기판(211) 위에 트랜지스터(201a), 트랜지스터(203a), 접속부(205a), 및 액정 소자(207a) 등을 갖는다.
도 18의 (B)에서는 표시부(301)의 예로서, 하나의 부화소의 단면을 나타내었다. 예를 들어, 적색을 나타내는 부화소, 녹색을 나타내는 부화소, 및 청색을 나타내는 부화소에 의하여 하나의 화소가 구성됨으로써, 표시부(301)에서는 풀컬러의 표시를 행할 수 있다. 또한, 부화소가 나타내는 색은 적색, 녹색, 및 청색에 한정되지 않는다. 화소에는, 예를 들어, 백, 황, 마젠타, 또는 시안 등의 색을 나타내는 부화소를 사용하여도 좋다.
트랜지스터(201a), 트랜지스터(203a)는 게이트 전극(221), 산화물 도전막(227), 절연막(215), 절연막(213), 산화물 반도체막(223), 소스 전극(225a), 및 드레인 전극(225b)을 갖는다.
게이트 전극(221) 및 산화물 도전막(227)은 각각 게이트로서 기능할 수 있다.
트랜지스터(201a)는 채널이 형성되는 산화물 반도체막을 2개의 게이트로 협지하는 구성이다. 게이트 전극(221)과 산화물 도전막(227)은 도전막(226)을 통하여 전기적으로 접속되어 있다. 이와 같이 2개의 게이트가 전기적으로 접속되어 있는 구성의 트랜지스터는 다른 트랜지스터와 비교하여 전계 효과 이동도를 높이는 것이 가능하고, 온 전류를 증대시킬 수 있다. 그 결과, 고속 동작이 가능한 회로를 제작할 수 있다. 또한 회로부의 점유 면적을 축소하는 것이 가능하다. 온 전류가 큰 트랜지스터를 적용함으로써, 액정 표시 장치를 대형화, 또는 고정세화하였을 때 배선 수가 증대되어도, 각 배선에서의 신호 지연을 저감하는 것이 가능하고, 표시 불균일을 억제하는 것이 가능하다. 또한, 이와 같은 구성을 적용함으로써, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터(203a)는 상기 설명한 바와 같이, 2개의 게이트에 상이한 신호를 공급하는 구성으로 한다. 이와 같이 2개의 게이트에 상이한 신호를 공급하여 트랜지스터(203a)가 상이한 타이밍으로 동작하도록 제어함으로써, 트랜지스터를 제어하는 배선의 수를 삭감할 수 있다. 그 결과, 화소의 개구율의 향상 등을 도모할 수 있다.
트랜지스터(201a), 트랜지스터(203a)는 같은 구조이어도, 상이한 구조이어도 좋다. 즉, 구동 회로부가 갖는 트랜지스터와, 표시부가 갖는 트랜지스터가, 같은 구조이어도 상이한 구조이어도 좋다.
트랜지스터(201a), 트랜지스터(203a)는 절연막(217) 및 절연막(219)으로 덮여 있다. 또한, 절연막(217), 또한 절연막(219)을, 트랜지스터(201a), 트랜지스터(203a)의 구성 요소로 간주할 수 있다. 절연막(217)은 트랜지스터를 구성하는 반도체로의 불순물의 확산을 억제하는 효과를 갖는 것이 바람직하다. 예를 들어, 절연막(217)에는, 물이나 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 절연막(219)에는 트랜지스터 기인의 표면 요철을 저감하기 위하여 평탄화 기능을 갖는 절연막을 선택하는 것이 적합이다.
트랜지스터(201a), 트랜지스터(203a)는 반도체층으로서 산화물 반도체막(223)을 사용하고, 게이트로서 산화물 도전막(227)을 사용한 구성이다. 이때, 산화물 반도체막(223)과 산화물 도전막(227)을 산화물 반도체를 사용하여 형성하는 것이 바람직하다.
산화물 반도체는 액정 표시 장치의 제작 공정에 있어서, 저항률을 용이하게 제어할 수 있기 때문에 반도체막 및 도전막의 재료로서 적합하게 사용할 수 있다. 특히, 동일한 금속 원소를 갖는 산화물 반도체를, 액정 표시 장치를 구성하는 층 중 2층 이상에 사용함으로써, 제조 장치(예를 들어, 성막 장치, 가공 장치 등)를 2 이상의 공정에서 공통으로 사용하는 것이 가능하므로 제조 비용을 억제할 수 있다.
또한, 산화물 반도체는 가시광을 투과하는 재료이기 때문에 가시광을 투과하는 소자에 적합하게 사용할 수 있다. 그러므로, 배선으로서 사용하여도 개구율을 저하시키지 않고, 신호를 전달하는 것이 가능하다.
또한, 산화물 반도체막(223)과, 산화물 도전막(227)을 동일한 금속 원소로 형성함으로써, 제조 비용을 저감시킬 수 있다. 예를 들어, 동일한 금속 조성의 금속산화물 타깃을 사용함으로써 제조 비용을 저감시킬 수 있다. 또한, 동일한 금속 조성의 금속 산화물 타깃을 사용함으로써, 산화물 반도체막을 가공할 때의 에칭 가스 또는 에칭액을 공통으로 사용할 수 있다. 다만, 산화물 반도체막(223)과, 산화물 도전막(227)은 동일한 금속 원소를 가져도 조성이 상이한 경우가 있다. 예를 들어, 액정 표시 장치의 제작 공정 중에, 막 중의 금속 원소가 이탈되고, 상이한 금속 조성이 되는 경우가 있다.
트랜지스터(201a), 트랜지스터(203a)는 고순도화하고, 산소 결손의 형성을 억제한 산화물 반도체막(223)을 갖는 것이 바람직하다. 이에 의하여, 트랜지스터의 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있어, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에 소비전력을 억제하는 효과를 갖는다.
또한, 트랜지스터(201a), 트랜지스터(203a)는 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 표시부의 트랜지스터와, 구동 회로부의 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 구동 회로로서, 별도, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에 액정 표시 장치의 부품 점수를 삭감할 수 있다. 또한, 표시부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 소자(207a)는 FFS(Fringe Field Switching) 모드가 적용된 액정 소자이다. 액정 소자(207a)는 도전막(251), 도전막(252), 및 액정(249)을 갖는다. 도전막(251)과 도전막(252)의 사이에 발생하는 전계에 의하여, 액정(249)의 배향을 제어할 수 있다. 도전막(251)은 화소 전극으로서 기능할 수 있다. 도전막(252)은 공통 전극으로서 기능할 수 있다.
도전막(251) 및 도전막(252)에 가시광을 투과하는 도전성 재료를 사용함으로써, 액정 표시 장치(300)를 투과형의 액정 표시 장치로서 기능시킬 수 있다. 또한, 도전막(251)에 가시광을 반사하는 도전성 재료를 사용하고, 도전막(252)에 가시광을 투과하는 도전성 재료를 사용함으로써, 액정 표시 장치(300)를 반사형의 액정 표시 장치로서 기능시킬 수 있다.
가시광을 투과하는 도전성 재료로서는, 예를 들어, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용하면 좋다. 구체적으로는, 산화 인듐, 인듐 주석 산화물(ITO:Indium Tin Oxide), 인듐 아연 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등을 들 수 있다. 또한, 그래핀을 포함하는 막을 사용할 수도 있다. 그래핀을 포함하는 막은 예를 들어 막 형상으로 형성된 산화 그래핀을 포함하는 막을 환원하여 형성할 수 있다.
도전막(251)에 산화물 도전막을 사용하는 것이 바람직하다. 또한, 도전막(252)에 산화물 도전막을 사용하는 것이 바람직하다. 산화물 도전막은 산화물 반도체막(223)에 포함되는 금속 원소를 1종류 이상 갖는 것이 바람직하다. 예를 들어, 도전막(251)은 인듐을 포함하는 것이 바람직하고, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf)막인 것이 더 바람직하다. 마찬가지로, 도전막(252)은 인듐을 포함하는 것이 바람직하고, In-M-Zn 산화물막인 것이 더 바람직하다.
또한, 도전막(251)과 도전막(252) 중, 적어도 한쪽을 산화물 반도체를 사용하여 형성하여도 좋다. 상술한 바와 같이, 동일한 금속 원소를 갖는 산화물 반도체를, 액정 표시 장치를 구성하는 층 중 2층 이상에 사용함으로써 제조 장치(예를 들어, 성막 장치, 가공 장치 등)를 2 이상의 공정에서 공통으로 사용하는 것이 가능하므로 제조 비용을 억제할 수 있다.
예를 들어, 절연막(253)에 수소를 포함하는 질화 실리콘막을 사용하고, 도전막(251)에 산화물 반도체를 사용하면, 절연막(253)으로부터 공급되는 수소에 의하여, 산화물 반도체의 도전율을 높일 수 있다.
가시광을 반사하는 도전성 재료로서는, 예를 들어, 알루미늄, 은, 또는 이들 금속 재료를 포함하는 합금 등을 들 수 있다.
화소 전극으로서 기능하는 도전막(251)은 트랜지스터(203a)의 소스 또는 드레인과 전기적으로 접속된다. 여기서는, 도전막(251)이 드레인 전극(225b)과 전기적으로 접속되어 있는 예를 나타내었다.
도전막(252)은 빗살 형상의 상면 형상(평면 형상이라고도 함), 또는 슬릿이 제공된 상면 형상을 갖는다. 도전막(251)과 도전막(252)의 사이에는, 절연막(253)이 제공되어 있다. 도전막(251)은 절연막(253)을 통하여 도전막(252)과 중첩되는 부분을 갖는다. 또한, 도전막(251)과 착색막(241)이 중첩되는 영역에 있어서, 도전막(251) 위에 도전막(252)이 배치되어 있지 않은 부분을 갖는다.
접속부(205a)는 게이트선 구동 회로(302)에 외부로부터의 신호(비디오 신호, 클록 신호, 스타트 신호, 또는 리셋 신호 등)나 전위를 전달하는 외부 입력 단자와 전기적으로 접속한다. 여기서는, 외부 입력 단자로서 FPC(269)를 제공하는 예를 나타내었다.
접속부(205a)는 절연막(213) 위에 도전막(231)을 갖고, 도전막(231) 위에 도전막(233)을 갖고, 도전막(233) 위에 도전막(235)을 갖는다. 도전막(231)은 도전막(233)을 통하여 도전막(235)과 전기적으로 접속되어 있다. 그리고, 도전막(235)은 접속체(267)를 통하여 FPC(269)와 전기적으로 접속되어 있다.
도전막(231)은 트랜지스터(201a), 트랜지스터(203a)가 갖는 소스 전극(225a) 및 드레인 전극(225b)과 동일한 재료, 동일한 공정으로 형성할 수 있다. 도전막(233)은 액정 소자(207a)가 갖는 도전막(251)과 동일한 재료, 동일한 공정에서 형성할 수 있다. 도전막(235)은 액정 소자(207a)가 갖는 도전막(252)과 동일한 재료, 동일한 공정으로 형성할 수 있다. 이와 같이, 접속부(205a)를 구성하는 도전막을, 표시부나 구동 회로부에 사용하는 전극이나 배선과 동일한 재료, 동일한 공정으로 제작하면, 공정 수의 증가를 막을 수 있어 바람직하다.
기판(261)에는 착색막(241), 차광막(243), 및 절연막(245)이 제공되어 있다. 도 18의 (B)에서는 기판(261)의 두께가 기판(211)의 두께보다 얇은 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 기판(261)과 기판(211)은 한쪽이 다른 쪽보다 얇아도 좋고, 동일한 두께이어도 좋다. 표시면 측(피검지체에 가까운 측)의 기판을 얇게 하면, 검지 소자의 검출 감도를 높일 수 있어 바람직하다.
착색막(241)은 액정 소자(207a)와 중첩되는 부분을 갖는다. 차광막(243)은 트랜지스터(201a), 트랜지스터(203a) 중, 적어도 한쪽과 중첩되는 부분을 갖는다.
절연막(245)은 착색막(241)이나 차광막(243) 등에 포함되는 불순물이 액정(249)으로 확산되는 것을 막는 오버 코트로서의 기능을 갖는 것이 바람직하다. 절연막(245)은 필요가 없으면 제공하지 않아도 된다.
또한, 기판(211) 및 기판(261)의 액정(249)과 접하는 표면에는, 배향막이 제공되어 있어도 좋다. 배향막은 액정(249)의 배향을 제어할 수 있다. 예를 들어, 도 18의 (B)에 있어서, 도전막(252)을 덮는 배향막을 형성하여도 좋다. 또한, 도 18의 (B)에 있어서, 절연막(245)과 액정(249)의 사이에 배향막을 가져도 좋다. 또한, 절연막(245)이 배향막으로서의 기능과, 오버 코트로서의 기능의 양쪽을 가져도 좋다.
또한, 액정 표시 장치(300)는 스페이서(247)를 갖는다. 스페이서(247)는 기판(211)과 기판(261)의 거리가 일정 이상 가까워지는 것을 막는 기능을 갖는다.
도 18의 (B)에서는, 스페이서(247)는 절연막(253) 위 및 도전막(252) 위에 제공되어 있는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스페이서(247)는 기판(211) 측에 제공되어 있어도 좋고, 기판(261) 측에 제공되어 있어도 좋다. 예를 들어, 절연막(245) 위에 스페이서(247)를 형성하여도 좋다. 또한, 도 18의 (B)에서는, 스페이서(247)가 절연막(253) 및 절연막(245)과 접하는 예를 나타내었지만, 기판(211) 측 또는 기판(261) 측 중 어느 것에 제공된 구조물과 접하지 않아도 된다.
스페이서(247)로서 입자상의 스페이서를 사용하여도 좋다. 입자상의 스페이서로서는, 실리카 등의 재료를 사용할 수도 있지만, 수지나 고무 등의 탄성을 갖는 재료를 사용하는 것이 바람직하다. 이때, 입자상의 스페이서는 위아래 방향으로 찌그러진 형상이 되는 경우가 있다.
기판(211) 및 기판(261)은 접착층(265)에 의하여 접합되어 있다. 기판(211), 기판(261), 및 접착층(265)으로 둘러싸인 영역에 액정(249)이 밀봉되어 있다.
또한, 액정 표시 장치(300)를, 투과형의 액정 표시 장치로서 기능시킬 경우, 편광판을 표시부를 끼우도록 2개 배치한다. 편광판보다 외측에 배치된 백라이트로부터의 광은 편광판을 통하여 입사된다. 이때, 도전막(251)과 도전막(252)의 사이에 공급되는 전압에 의하여 액정(249)의 배향을 제어하고, 광의 광학 변조를 제어할 수 있다. 즉, 편광판을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 입사광은 착색막(241)에 의하여 특정된 파장 영역 이외의 광이 흡수되기 때문에 사출되는 광은 예를 들어 적색, 청색, 또는 녹색을 나타내는 광이 된다.
또한, 편광판에 더하여 예를 들어, 원 편광판을 사용할 수 있다. 원편광판으로서는, 예를 들어 직선 편광판과 1/4 파장 위상차판을 적층한 것을 사용할 수 있다. 원 편광판에 의하여, 액정 표시 장치의 표시의 시야각 의존을 저감할 수 있다.
또한, 여기서는 액정 소자(207a)로서 FFS 모드가 적용된 소자를 사용하였지만 이에 한정되지 않고, 다양한 모드가 적용된 액정 소자를 사용할 수 있다. 예를 들어, VA(Vertical Alignment) 모드, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등이 적용된 액정 소자를 사용할 수 있다.
또한, 액정 표시 장치(300)에 노멀리 블랙형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치를 적용하여도 좋다. 수직 배향 모드에는, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, 및 ASV 모드 등을 사용할 수 있다.
또한, 액정 소자는 액정의 광학 변조 작용에 의하여 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계, 또는 비스듬한 방향의 전계를 포함함)에 의하여 제어된다. 또한, 액정 소자에 사용하는 액정으로서는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정 재료로서는, 포지티브형 액정 또는 네거티브형 액정 중 어느 쪽을 사용하여도 좋고, 적용하는 모드나 설계에 따라 최적의 액정 재료를 사용하면 좋다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이고, 콜레스테릭 액정을 승온하면 콜레스테릭상이 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에, 온도 범위를 개선하기 위하여 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정(249)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 짧으며, 광학적 등방성이다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 배향 처리가 불필요하며, 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하기 때문에, 러빙 처리에 의하여 발생되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
여기서, 기판(261)보다 상부에 손가락 또는 스타일러스 등의 피검지체가 직접 접촉되는 기판을 제공하여도 좋다. 또한, 이때 기판(261)과 상기 기판 사이에 편광판 또는 원 편광판을 제공하는 것이 바람직하다. 이 경우, 상기 기판 위에 보호층(세라믹 코트 등)을 제공하는 것이 바람직하다. 보호층은 예를 들어, 산화 실리콘, 산화 알루미늄, 산화 이트륨, 이트리아 안정화 지르코니아(YSZ) 등의 무기 절연 재료를 사용할 수 있다. 또한, 상기 기판에 강화 유리를 사용하여도 좋다. 강화 유리는, 이온 교환법이나 풍랭 강화법 등에 의하여 물리적 또는 화학적인 처리가 실시되어, 그 표면에 압축 응력이 가해진 것을 사용할 수 있다.
또한, 도 19의 (A)에는 인접된 2개의 화소의 단면도를 도시하였다. 도 19의 (A)에 도시된 2개의 부화소는 각각 상이한 화소가 갖는 부화소이다.
도 19의 (A)에서는, 왼쪽의 부화소가 갖는 도전막(252)과 오른쪽의 부화소가 갖는 도전막(252) 사이에 형성되는 용량을 이용하여 피검지체의 근접 또는 접촉 등을 검지할 수 있다. 즉, 본 발명의 일 형태에 따른 액정 표시 장치에 있어서, 도전막(252)은 액정 소자의 공통 전극과 검지 소자의 전극의 양쪽을 겸한다.
이와 같이, 본 발명의 일 형태에 따른 액정 표시 장치에서는 액정 소자를 구성하는 전극이 검지 소자를 구성하는 전극을 겸하기 때문에, 제작 공정을 간략화할 수 있고, 또한 제작 비용을 저감할 수 있다. 또한, 액정 표시 장치의 박형화 및 경량화를 도모할 수 있다.
또한, 검지 소자의 전극과 신호선 사이의 용량이 지나치게 크면, 검지 소자의 전극의 시정수가 크게 되는 경우가 있다. 그래서, 트랜지스터와 검지 소자의 전극 사이에, 평탄화 기능을 갖는 절연막을 제공하고, 검지 소자의 전극과 신호선 사이의 용량을 삭감하는 것이 바람직하다. 예를 들어, 도 19의 (A)에서는, 평탄화 기능을 갖는 절연막으로서 절연막(219)을 갖는다. 절연막(219)을 제공함으로써, 도전막(252)과 신호선의 용량을 작게 할 수 있다. 따라서, 검지 소자의 전극의 시정수를 작게 할 수 있다. 상술한 바와 같이, 검지 소자의 전극의 시정수가 작을수록, 검출 감도를 높일 수 있고, 또한, 검출 정도(精度)를 높일 수 있다.
예를 들어, 검지 소자의 전극의 시정수는 0초보다 크고 1×10-4초 이하, 바람직하게는 0초보다 크고 5×10-5초 이하, 더 바람직하게는 0초보다 크고 5×10-6초 이하, 더욱 바람직하게는 0초보다 크고 5×10-7초 이하, 더 바람직하게는 0초보다 크고 2×10-7초 이하이면 좋다. 특히, 시정수를 1×10-6초 이하로 함으로써, 노이즈의 영향을 억제하면서 높은 검출 감도를 실현할 수 있다.
[액정 표시 장치의 단면 구성예 2]
도 19의 (B)에, 도 19의 (A)와는 상이한, 인접된 2개의 화소의 단면도를 도시하였다. 도 19의 (B)에 도시된 2개의 부화소는 각각 상이한 화소가 갖는 부화소이다.
도 19의 (B)에 나타낸 구성예 2는 절연막(253) 위에는 도전막(255)이 제공되어 있는 점에서 도 18의 (B) 및 도 19의 (A)에 나타낸 구성예 1과 다르다.
도전막(252)은 보조 배선으로서 기능하는 도전막(255)과 전기적으로 접속된다. 도전막(255)을 제공함으로써, 검지 소자의 전극의 저항을 저감시킬 수 있다. 검지 소자의 전극의 저항이 저하됨으로써, 검지 소자의 전극의 시정수를 작게 할 수 있다. 검지 소자의 전극의 시정수가 작을수록 검출 감도를 높일 수 있고, 또한, 검출의 정밀도를 높일 수 있다.
도전막(255)은 도전막(252)보다 저항값이 낮은 막으로 하면 좋다. 도전막(255)은 예를 들어 몰리브데넘, 타이타늄, 크로뮴, 탄탈럼, 텅스텐, 알루미늄, 구리, 은, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들 원소를 포함하는 합금 재료를 사용하여 단층으로 또는 적층으로 형성할 수 있다.
[액정 표시 장치의 단면 구성예 3]
도 20에, 도 18의 (B)와 다른, 도 18의 (A)에서의 일점쇄선 A-B간 및 일점쇄선 C-D간의 단면도가 도시되었다.
도 20에 도시된 구성예 3은 착색막(241)의 형성 위치가 도 18의 (B)에 나타낸 구성예 1과 다르다. 또한, 구성예 3에 있어서, 구성예 1과 같은 부분에 관해서는 상기를 참조할 수 있다.
착색막(241)은 대향 기판(기판(261)) 측에 형성되는 구성에 한정되지 않는다. 도 20에 도시된 바와 같이, 트랜지스터 등이 형성되는 기판(211) 위에 형성되어도 좋다. 따라서, 액정 표시 장치의 표시의 고정세화에 따른, 기판(211)과 기판(261)의 얼라인먼트 정도의 저하로 인한, 수율의 저하 및 표시 품위의 저하를 억제할 수 있다.
[액정 표시 장치의 단면 구성예 4]
도 21에는 상기 각 구성예와는 상이한 액정 표시 장치의 단면도가 도시되었다. 본 발명의 일 형태에 따른 액정 표시 장치는, 표시 소자를 지지하는 기판에만 검지 소자를 구성하는 전극 등을 제공한 구성(풀인셀형)의 터치 패널에 한정되지 않는다. 도 21에 도시된 액정 표시 장치와 같이 대향 기판 측에 검지 소자를 구성하는 전극이 제공되어도 좋다.
도 21에는, 기판(261)의, 착색막(241) 등이 형성되어 있는 면과 대향하는 면 위에 도전막(254)이 형성되는 예를 도시하였다. 도전막(254)에는 접속체(257)를 통하여 FPC(259)가 전기적으로 접속된다. 도 21에 도시된 액정 표시 장치(300)에서는 도전막(252)과 도전막(254) 사이에 형성되는 용량을 이용하여 피검지체의 근접 또는 접촉 등을 검지할 수 있다. 즉, 본 발명의 일 형태에 따른 액정 표시 장치에 있어서, 도전막(252)은 액정 소자의 공통 전극과 검지 소자의 한쪽 전극 둘 다를 겸한다. 이와 같이, 액정 소자의 공통 전극은 검시 소자의 한쪽 전극을 겸하여도 좋고, 검지 소자의 한 쌍의 전극을 겸하여도 좋다.
또한, 도 21에는 도전막(252) 위에 도전막(255)을 갖는 예를 나타내었다. 액정 소자의 전극과 상기 전극의 보조 배선으로서 기능할 수 있는 도전막은, 어느 쪽이 위에 위치하여도 상관없다.
다음에, 본 실시형태의 액정 표시 장치의 각 구성 요소에 사용할 수 있는 재료 등의 자세한 사항에 대하여 설명한다. 또한, 이미 설명한 구성 요소에 대해서는 설명을 생략하는 경우가 있다. 또한, 나중의 실시형태에서 나타내는 액정 표시 장치 및 그 구성 요소에도 이하의 재료를 적절히 사용할 수 있다.
≪기판≫
액정 표시 장치(300)가 갖는 기판의 재질 등에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 유리 기판, 세라믹 기판, 석영 기판, 및 사파이어 기판 등을 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘을 포함하는 단결정 반도체 기판, 다결정 반도체 기판이나, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 설치된 것을, 기판(102)으로서 사용하여도 좋다. 또한, 기판(102)으로서 유리 기판을 사용하는 경우, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써 대형 표시 장치를 제작할 수 있다. 또한, 기판(211)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터, 용량 소자 등을 형성하여도 좋다.
두께가 얇은 기판을 사용함으로써, 액정 표시 장치의 경량화, 박형화를 도모할 수 있다. 또한, 가요성을 가질 정도의 두께의 기판을 사용함으로써, 가요성을 갖는 액정 표시 장치를 실현할 수 있다.
이들 외에도, 기판(211) 및 기판(261)으로서 다양한 기판을 사용하여 트랜지스터를 형성할 수 있다. 기판의 종류는 특정한 것에 한정되지 않는다. 그 기판의 일례로서는 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 갖는 기판, 텅스텐 기판, 텅스텐·포일을 갖는 기판, 가요성 기판, 접합 필름, 섬유상의 재료를 포함하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다 석회 유리 등이 있다. 가요성 기판의 일례로서는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등 가요성을 갖는 합성 수지 등이 있다. 접합 필름의 일례로서는, 폴리프로필렌, 폴리에스터, 폴리플루오린화바이닐, 또는 폴리염화바이닐 등이 있다. 기재 필름의 일례로서는, 폴리에스터, 폴리아마이드, 폴리이미드, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제작함으로써, 특성, 크기, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 크기가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터로 회로를 구성하면, 회로의 저소비전력화 또는 회로의 고집적화를 도모할 수 있다.
또한, 어떤 기판을 사용하여 트랜지스터를 형성하고, 그 후에, 트랜지스터를 다른 기판으로 전치(轉置)하여 다른 기판 위에 트랜지스터를 배치하여도 좋다. 트랜지스터가 전치되는 기판의 일례로서는, 상술한 트랜지스터를 형성할 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스터), 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스터) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비전력이 작은 트랜지스터의 형성, 파괴되기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
≪트랜지스터≫
본 발명의 일 형태에 따른 액정 표시 장치가 갖는 트랜지스터의 구조는 특별히 한정되지 않는다. 예를 들어, 플레이너(planar)형의 트랜지스터로 하여도 좋고, 스태거형의 트랜지스터로 하여도 좋고, 역스태거형의 트랜지스터로 하여도 좋다. 또한, 톱 게이트형 또는 보텀 게이트형 중 어느 트랜지스터 구조로 하여도 좋다. 또는 채널의 상하에 게이트 전극이 제공되어도 좋다. 트랜지스터에 사용하는 반도체 재료는 특별히 한정되지 않고, 예를 들어, 산화물 반도체, 실리콘, 또는 저마늄 등이 있다.
트랜지스터에 사용되는 반도체 재료의 결정성에 대해서도 특히 한정되지 않고, 비정질 반도체, 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 일부에 결정 영역을 갖는 반도체) 중 어느 것을 사용하여도 좋다. 결정성을 갖는 반도체를 사용하면, 트랜지스터 특성의 열화를 억제할 수 있기 때문에 바람직하다.
또한, 트랜지스터에 사용하는 반도체 재료로서는, 예를 들어, 14족 원소, 화합물 반도체, 또는 산화물 반도체를 반도체층에 사용할 수 있다. 대표적으로는, 실리콘을 포함하는 반도체, 갈륨 비소를 포함하는 반도체, 또는 인듐을 포함하는 산화물 반도체 등을 적용할 수 있다.
특히, 트랜지스터의 채널이 형성되는 반도체에 산화물 반도체를 작용하는 것이 바람직하다. 특히, 실리콘보다 밴드 갭이 큰 산화물 반도체를 적용하는 것이 바람직하다. 실리콘보다 밴드 갭이 넓고, 또한 캐리어 밀도가 작은 반도체 재료를 사용하면 트랜지스터의 오프 상태에서의 전류를 저감할 수 있어 바람직하다.
예를 들어, 상기 산화물 반도체는, 적어도 인듐(In) 또는 아연(Zn)이 포함되는 것이 바람직하다. 더 바람직하게는, In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, Hf 또는 Nd 등의 금속)로 표기되는 산화물을 포함한다.
특히, 반도체층으로서 복수의 결정부를 갖고, 상기 결정부는 c축이 반도체층의 피형성면, 또는 반도체층의 상면에 대하여 실질적으로 수직으로 배향하고, 또한 인접되는 결정부들 사이에는 입계를 갖지 않는 산화물 반도체막을 사용하는 것이 바람직하다.
이러한 산화물 반도체는 결정 입계를 갖지 않기 때문에, 표시 패널을 만곡시켰을 때의 응력에 의하여 산화물 반도체막에 크랙이 발생하는 것이 억제된다. 따라서, 가요성을 갖고 만곡시켜 사용되는 액정 표시 장치 등에 이러한 산화물 반도체를 적합하게 사용할 수 있다.
또한, 반도체층으로서 이와 같은 산화물 반도체를 사용함으로써, 전기 특성의 변동이 억제되어, 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 오프 전류가 낮기 때문에, 트랜지스터를 통하여 용량에 축적한 전하를 오랫동안 유지하는 것이 가능하다. 이와 같은 트랜지스터를 화소에 적용함으로써 각 표시 영역에 표시된 화상의 계조를 유지하면서 구동 회로를 정지시키는 것도 가능해진다. 그 결과, 소비전력이 매우 저감된 표시 장치를 실현할 수 있다.
또한, 폴리실리콘막을 사용한 트랜지스터는 전계 효과 이동도가 높으므로 다양한 기능 회로, 예를 들어 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로, 샘플링 회로를 형성할 수 있다.
≪산화물 반도체막≫
산화물 반도체막(223)은, 적어도 인듐(In), 아연(Zn), 및 M(Al, Ti, Ga, Y, Zr, La, Ce, Sn, 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 막을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감하기 위하여, 그들과 함께 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스태빌라이저로서는, 상기 M으로서 기재된 금속을 포함하며, 예를 들어, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 다른 스태빌라이저로서는, 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 등이 있다.
산화물 반도체막(223)을 구성하는 산화물 반도체로서 예를 들어, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 뜻하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어가도 좋다.
또한, 산화물 반도체막(223)이 In-M-Zn 산화물인 경우, In 및 M의 합을 100atomic%로 하였을 때 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다.
산화물 반도체막(223)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(223)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(223)이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비가 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2 등을 들 수 있다. 또한, 성막되는 산화물 반도체막(223)의 원자수비는 각각 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비 ±40%의 변동을 포함한다.
산화물 반도체막(223)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(223)은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하의 산화물 반도체막을 사용한다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성 (전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여 산화물 반도체막(223)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체막(223)에 있어서, 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면 산화물 반도체막(223)에 있어서 산소 결손이 증가되어 n형화된다. 그러므로, 산화물 반도체막(223)에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막(223)에 있어서, 이차 이온 질량 분석법에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그러므로, 산화물 반도체막(223)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(223)에 질소가 포함되면 캐리어인 전자가 생겨, 캐리어 밀도가 증가되므로 n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에 있어서, 질소는 가능한 한 저감되는 것이 바람직하다. 예를 들어, 이차 이온 질량 분석법에 의하여 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 산화물 반도체막(223)은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어 후술하는 CAAC-OS(C Axis Aligned-Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
산화물 반도체막(223)은 예를 들어 비정질 구조를 가져도 좋다. 비정질 구조의 산화물 반도체막은, 예를 들어, 원자 배열이 무질서하며 결정 성분을 갖지 않는다. 또는, 비정질 구조의 산화물막은 예를 들어 완전한 비정질 구조이며 결정부를 갖지 않는다.
또한, 산화물 반도체막(223)이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 2가지 이상의 영역을 갖는 혼합막이라도 좋다. 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 2가지 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은 예를 들어 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2가지 이상의 영역의 적층 구조를 갖는 경우가 있다.
또는, 트랜지스터의 채널이 형성되는 반도체에 실리콘을 사용하는 것이 바람직하다. 실리콘으로서 비정질 실리콘을 사용하여도 좋지만, 특히 결정성을 갖는 실리콘을 사용하는 것이 바람직하다. 예를 들어, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등을 사용하는 것이 바람직하다. 특히, 다결정 실리콘은 단결정 실리콘에 비하여 저온으로 형성할 수 있고, 또한 어모퍼스 실리콘에 비하여 높은 전계 효과 이동도와 높은 신뢰성을 구비한다. 이와 같은 다결정 반도체를 화소에 적용함으로써 화소의 개구율을 향상시킬 수 있다. 또한 극히 고정세로 화소를 갖는 경우에도, 게이트 구동 회로와 소스 구동 회로를 화소와 동일 기판 위에 형성할 수 있게 되어, 전자 기기를 구성하는 부품 점수를 저감할 수 있다.
≪산화물 반도체의 저항률의 제어 방법≫
산화물 반도체는, 막 내의 산소 결손 또는/및 막 내의 수소, 물 등의 불순물 농도에 의하여 저항을 제어할 수 있는 반도체 재료이다. 그러므로, 산화물 반도체막에 대하여 산소 결손 또는/및 불순물 농도가 증가되는 처리, 또는 산소 결손 또는/및 불순물 농도가 저감되는 처리를 선택함으로써, 산화물 도전막이 갖는 저항률을 제어할 수 있다.
또한, 이와 같이 산화물 반도체막을 사용하여 형성된 산화물 도전막은, 캐리어 밀도가 높고, 저저항의 산화물 반도체막, 도전성을 갖는 산화물 반도체막, 또는 도전성이 높은 산화물 반도체막이라고 할 수도 있다.
구체적으로는 게이트로서 기능하는 산화물 도전막(227)이 되는 산화물 반도체막에 플라스마 처리를 실시하고, 산화물 반도체막 내의 산소 결손을 증가시키거나, 또는/및 산화물 반도체막 내의 수소, 물 등의 불순물을 증가시킴으로써 캐리어 밀도가 높고, 저저항의 산화물 반도체막으로 할 수 있다. 또한, 산화물 반도체막에 수소를 포함하는 절연막(217)을 접하여 형성하고, 상기 수소를 포함하는 절연막(217)으로부터 산화물 반도체막에 수소를 확산시킴으로써 캐리어 밀도가 높고, 저저항의 산화물 반도체막으로 할 수 있다.
한편, 산화물 반도체막(223) 위에는, 산화물 반도체막(223)이 상기 플라스마 처리에 노출되지 않도록 절연막(215)을 제공한다. 또한, 절연막(215)을 제공함으로써 산화물 반도체막(223)이 수소를 포함하는 절연막(217)과 접하지 않는 구성으로 한다. 절연막(215)으로서, 산소를 방출할 수 있는 절연막을 사용함으로써 산화물 반도체막(223)에 산소를 공급할 수 있다. 산소가 공급된 산화물 반도체막(223)은 막 내 또는 계면의 산소 결손이 저감되어 고저항의 산화물 반도체가 된다. 또한, 산소를 방출할 수 있는 절연막으로서 예를 들어, 산화 실리콘막 또는 산화질화 실리콘막을 사용할 수 있다.
또한, 저항률이 낮은 산화물 반도체막을 얻기 위하여 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용하여, 수소, 붕소, 인, 또는 질소를 산화물 반도체막에 주입하여도 좋다.
또한, 산화물 도전막(227)에 실시하는 플라스마 처리로서는, 대표적으로는, 희가스(He, Ne, Ar, Kr, Xe), 인, 붕소, 수소, 및 질소 중에서 선택된 1가지를 포함하는 가스를 사용한 플라스마 처리를 들 수 있다. 더 구체적으로는, Ar 분위기하에서의 플라스마 처리, Ar과 수소의 혼합 가스 분위기하에서의 플라스마 처리, 암모니아 분위기하에서의 플라스마 처리, Ar과 암모니아의 혼합 가스 분위기하에서의 플라스마 처리, 또는 질소 분위기하에서의 플라스마 처리 등을 들 수 있다.
상기 플라스마 처리에 의하여, 산화물 도전막(227)은 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손이 형성된다. 상기 산소 결손은, 캐리어를 발생하는 요인이 될 경우가 있다. 또한, 산화물 도전막(227)의 근방, 더 구체적으로는 산화물 도전막(227)의 아래 측 또는 위 측에 접하는 절연막으로부터 수소가 공급되고, 상기 산소 결손에 수소가 들어가면 캐리어인 전자를 생성하는 경우가 있다. 따라서, 플라스마 처리에 의하여 산소 결손이 증가된 산화물 도전막(227)은 산화물 반도체막(223)보다 캐리어 밀도가 높다.
한편, 산소 결손이 저감되고, 수소 농도가 저감된 산화물 반도체막(223)은 고순도 진성화, 또는 실질적으로 고순도 진성화된 산화물 반도체막이라고 할 수 있다. 여기서, 실질적으로 진성이란 산화물 반도체의 캐리어 밀도가 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더 바람직하게는 1×1013/cm3 미만인 것을 가리킨다. 또는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리-오프 특성이라고도 함)이 되기 쉽다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막(223)은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도를 저감할 수 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막(223)은 오프 전류가 현저하게 작고, 채널 폭이 1×106μm이고, 채널 길이 L이 10μm의 소자이어도 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V의 범위에 있어서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 산화물 반도체막(223)에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.
절연막(217)으로서 예를 들어, 수소를 포함하는 절연막, 바꿔 말하면 수소를 방출할 수 있는 절연막, 대표적으로는 질화 실리콘막을 사용함으로써, 산화물 도전막(227)에 수소를 공급할 수 있다. 수소를 방출할 수 있는 절연막은 막 내의 함유 수소 농도가 1×1022atoms/cm3 이상이면 바람직하다. 이와 같은 절연막을 산화물 도전막(227)에 접하여 형성함으로써, 산화물 도전막(227)에 효과적으로 수소를 함유시킬 수 있다. 이와 같이, 상술한 플라스마 처리와 함께, 산화물 반도체막(또는 산화물 도전막)에 접하는 절연막의 구성을 바꿈으로써 산화물 반도체막(또는 산화물 도전막)의 저항을 임의로 조정할 수 있다.
산화물 도전막(227)에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되는 것과 함께 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 산화물 도전막(227)은 산화물 반도체막(223)보다 캐리어 밀도가 높다.
트랜지스터의 채널 영역이 형성되는 산화물 반도체막(223)은 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 산화물 반도체막(223)에 있어서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
한편, 게이트로서 기능하는 산화물 도전막(227)은 산화물 반도체막(223)보다 수소 농도 또는/및 산소 결손량이 많아, 저저항화된다.
산화물 반도체막(223) 및 산화물 도전막(227)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 등의 금속 산화물로 형성된다. 또한, 산화물 반도체막(223) 및 산화물 도전막(227)은 투광성을 갖는다.
또한, 산화물 반도체막(223)이 In-M-Zn 산화물의 경우, In 및 M의 합을 100atomic%로 하였을 때 In이 25atomic% 이상, M이 75atomic% 미만, 또는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다.
산화물 반도체막(223)은 에너지 갭이 2eV 이상, 또는 2.5eV 이상, 또는 3eV 이상이다.
산화물 반도체막(223)의 두께는 3nm 이상 200nm 이하, 3nm 이상 100nm 이하, 또는 3nm 이상 60nm 이하로 할 수 있다.
산화물 반도체막(223)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2 등이 바람직하다. 또한, 성막되는 산화물 반도체막(223)의 원자수비는 각각 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비 ±40%의 변동을 포함한다.
또한, 산화물 도전막(227)에 사용할 수 있는 재료 및 산화물 도전막(227)의 형성 방법은 도전막(251) 및 도전막(252)에도 각각 적용할 수 있다.
≪절연막≫
액정 표시 장치가 갖는 각 절연막, 오버 코트, 스페이서 등에 사용할 수 있는 절연 재료로서는 유기 절연 재료 또는 무기 절연 재료를 사용할 수 있다. 수지로서는, 예를 들어, 아크릴 수지, 에폭시 수지, 폴리이미드 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실록산 수지, 벤조사이클로뷰테인계 수지, 페놀 수지 등을 들 수 있다. 무기 절연막으로서는 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 등을 들 수 있다.
≪도전막≫
트랜지스터의 게이트, 소스, 드레인 외에, 액정 표시 장치가 갖는 각종 배선 및 전극 등의 도전막에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용할 수 있다. 예를 들어, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 텅스텐막 위에 타이타늄막을 적층하는 2층 구조, 몰리브데넘막 위에 구리막을 적층한 2층 구조, 몰리브데넘과 텅스텐을 포함하는 합금막 위에 구리막을 적층한 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩되어 알루미늄막 또는 구리막이 적층되고, 또한 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화몰리브데넘막 위에 중첩되어 알루미늄막 또는 구리막이 적층되고, 또한 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 예를 들어, 소스 전극(225a) 및 드레인 전극(225b)을 3층 구조로 하는 경우, 첫 번째 층 및 세 번째 층으로서는 타이타늄, 질화 타이타늄, 몰리브데넘, 텅스텐, 몰리브데넘과 텅스텐을 포함하는 합금, 몰리브데넘과 지르코늄을 포함하는 합금, 또는 질화 몰리브데넘으로 이루어지는 막을 형성하고, 두 번째 층에는 구리, 알루미늄, 금 또는 은, 또는 구리와 망가니즈의 합금 등의 저저항 재료로 이루어지는 막을 형성하는 것이 바람직하다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용하여도 좋다.
또한, 상술한 산화물 반도체의 저항률의 제어 방법을 사용하여, 도전막을 형성하여도 좋다.
≪접착층≫
접착층(265)으로서는, 열 경화 수지, 광 경화 수지, 또는 2액 혼합형(two-component type) 경화성 수지 등의 경화성 수지를 사용할 수 있다. 예를 들어, 아크릴 수지, 폴리우레탄 수지, 에폭시 수지, 또는 실록산 결합을 갖는 수지 등을 사용할 수 있다.
≪접속체≫
접속체로서는 예를 들어 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
≪착색막≫
착색막은 특정된 파장 대역의 광을 투과하는 유색층이다. 착색막에 사용할 수 있는 재료로서는 금속 재료, 수지 재료, 안료 또는 염료가 포함되는 수지 재료 등을 들 수 있다.
≪차광막≫
차광막은, 인접된 착색막들 사이에 제공된다. 차광막으로서는 예를 들어, 금속 재료나, 안료 또는 염료를 포함하는 수지 재료를 사용하여 블랙 매트릭스를 형성하면 좋다. 또한, 차광막은 구동 회로부 등, 표시부 이외의 영역에도 제공하면 도파광 등에 의한 의도하지 않는 광 누설을 억제할 수 있어 바람직하다.
［터치 패널 모듈]
다음에, 본 발명의 일 형태에 따른 액정 표시 장치와 IC를 갖는 터치 패널 모듈에 대하여, 도 22 및 도 23을 사용하여 설명한다.
도 22에는 터치 패널 모듈(6500)의 블록도가 도시되었다. 터치 패널 모듈(6500)은 터치 패널(6510)과 IC(6520)를 갖는다. 터치 패널(6510)에는, 본 발명의 일 형태에 따른 액정 표시 장치를 적용할 수 있다.
터치 패널(6510)은 표시부(6511), 입력부(6512), 및 게이트선 구동 회로(6513)를 갖는다. 표시부(6511)는 복수의 화소, 복수의 데이터선, 및 복수의 주사선을 갖고, 화상을 표시하는 기능을 갖는다. 입력부(6512)는 피검지체의 터치 패널(6510)로의 접촉 또는 근접을 검지하는 복수의 검지 소자를 갖고, 터치 센서로서의 기능을 갖는다. 게이트선 구동 회로(6513)는 표시부(6511)가 갖는 주사선에 주사 신호를 출력하는 기능을 갖는다.
여기서는 쉽게 설명하기 위하여, 터치 패널(6510)의 구성으로서 표시부(6511)와 입력부(6512)를 따로 명시하였지만, 화상을 표시하는 기능과, 터치 센서로서의 기능 양쪽의 기능을 갖는, 소위 인셀형의 터치 패널로 하는 것이 바람직하다. 본 발명의 일 형태에 따른 액정 표시 장치는 인셀형의 터치 패널이기 때문에 적합하다.
표시부(6511)는 HD(화소수 1280×720), FHD(화소수 1920×1080), WQHD(화소수 2560×1440), WQXGA(화소수 2560×1600), 4K(화소수 3840×2160), 8K(화소수 7680×4320)와 같은 극히 높은 해상도를 갖는 것이 바람직하다. 특히 4K, 8K, 또는 그 이상의 해상도로 하는 것이 바람직하다. 또한, 표시부(6511)에 제공되는 화소의 화소 밀도(정밀도)가, 300ppi 이상, 바람직하게는 500ppi 이상, 더 바람직하게는 800ppi 이상, 더 바람직하게는 1000ppi 이상, 더욱 바람직하게는 1200ppi 이상인 것이 바람직하다. 이와 같이 높은 해상도 및 높은 정밀도를 갖는 표시부(6511)에 의하여, 휴대용이나 가정용 등의 개인용도(personal use)에 있어서는 임장감이나 깊이 있는 감각(sense of depth) 등을 더 높일 수 있다.
IC(6520)는 회로 유닛(6501), 데이터선 구동 회로(6502), 센서 구동 회로(6503), 및 검출 회로(6504)를 갖는다. 회로 유닛(6501)은 타이밍 컨트롤러(6505)와 화상 처리 회로(6506) 등을 갖는다.
데이터선 구동 회로(6502)는, 표시부(6511)가 갖는 데이터선에 아날로그 신호인 영상 신호(비디오 신호라고도 함)를 출력하는 기능을 갖는다. 예를 들어 데이터선 구동 회로(6502)로서, 시프트 레지스터 회로와 버퍼 회로를 조합한 구성을 가질 수 있다. 또한, 터치 패널(6510)은 데이터선에 접속하는 디멀티플렉서 회로를 가져도 좋다.
센서 구동 회로(6503)는, 입력부(6512)가 갖는 검지 소자를 구동하는 신호를 출력하는 기능을 갖는다. 센서 구동 회로(6503)로서는, 예를 들어 시프트 레지스터 회로와 버퍼 회로를 조합한 구성을 사용할 수 있다.
검출 회로(6504)는 입력부(6512)가 갖는 검지 소자로부터의 출력 신호를 회로 유닛(6501)에 출력하는 기능을 갖는다. 예를 들어 검출 회로(6504)로서 증폭 회로와, 아날로그 디지털 변환 회로(ADC: Analog-Digital Convertor)를 갖는 구성을 사용할 수 있다. 이때 검출 회로(6504)는 입력부(6512)로부터 출력되는 아날로그 신호를, 디지털 신호로 변환하여 회로 유닛(6501)에 출력한다.
회로 유닛(6501)이 갖는 화상 처리 회로(6506)는 터치 패널(6510)의 표시부(6511)를 구동하는 신호를 생성하여 출력하는 기능과, 입력부(6512)를 구동하는 신호를 생성하여 출력하는 기능과, 입력부(6512)로부터 출력된 신호를 해석하여 CPU(6540)에 출력하는 기능을 갖는다.
더 구체적인 예로서는, 화상 처리 회로(6506)는 CPU(6540)로부터의 명령에 따라 영상 신호를 생성하는 기능을 갖는다. 또한, 화상 처리 회로(6506)는 표시부(6511)의 사양에 맞추어 영상 신호에 신호 처리를 실시하고, 아날로그 영상 신호로 변환하여 데이터선 구동 회로(6502)에 공급하는 기능을 갖는다. 또한, 화상 처리 회로(6506)는 CPU(6540)로부터의 명령에 따라 센서 구동 회로(6503)에 출력하는 구동 신호를 생성하는 기능을 갖는다. 또한, 화상 처리 회로(6506)는 검출 회로(6504)로부터 입력된 신호를 해석하고, 위치 정보로서 CPU(6540)에 출력하는 기능을 갖는다.
또한, 타이밍 컨트롤러(6505)는 화상 처리 회로(6506)가 처리를 실시한 영상 신호 등에 포함되는 동기 신호에 기초하여 게이트선 구동 회로(6513) 및 센서 구동 회로(6503)에 출력하는 신호(클록 신호, 스타트 펄스 신호 등의 신호)를 생성하여 출력하는 기능을 갖는다. 또한, 타이밍 컨트롤러(6505)는 검출 회로(6504)가 신호를 출력하는 타이밍을 규정하는 신호를 생성하고, 출력하는 기능을 가져도 좋다. 여기서, 타이밍 컨트롤러(6505)는 게이트선 구동 회로(6513)에 출력하는 신호와, 센서 구동 회로(6503)에 출력하는 신호에 각각 동기시킨 신호를 출력하는 것이 바람직하다. 특히, 표시부(6511)의 화소의 데이터를 재기록하는 기간과, 입력부(6512)에서 센싱하는 기간을 각각 구분하는 것이 바람직하다. 예를 들어, 1 프레임 기간을, 화소의 데이터를 재기록하는 기간과, 센싱하는 기간으로 구분하여 터치 패널(6510)을 구동할 수 있다. 또한, 예를 들어 1 프레임 기간 중에 2 이상의 센싱의 기간을 제공함으로써, 검출 감도 및 검출 정도를 높일 수 있다.
화상 처리 회로(6506)로서는, 예를 들어 프로세서를 갖는 구성으로 할 수 있다. 예를 들어 DSP(Digital Signal Processor), GPU(Graphics Processing Unit) 등의 다른 마이크로프로세서를 사용할 수 있다. 또한, 이들 마이크로프로세서를 FPGA(Field Programmable Gate Array)나 FPAA(Field Programmable Analog Array)와 같은 PLD(Programmable Logic Device)에 의하여 실현한 구성으로 하여도 좋다. 프로세서에 의하여 각종 프로그램으로부터의 명령을 해석하여 실행함으로써, 각종 데이터 처리나 프로그램 제어를 행한다. 프로세서에 의하여 실행될 수 있는 프로그램은 프로세서가 갖는 메모리 영역에 저장되어도 좋고, 별도 제공되는 기억 장치에 저장되어도 좋다.
또한, 터치 패널(6510)이 갖는 표시부(6511)나 게이트선 구동 회로(6513), IC(6520)가 갖는 회로 유닛(6501), 데이터선 구동 회로(6502), 센서 구동 회로(6503), 검출 회로(6504), 또는 외부에 제공되는 CPU(6540) 등에, 채널 형성 영역에 산화물 반도체를 사용하고, 극히 낮은 오프 전류가 실현된 트랜지스터를 이용할 수도 있다. 상기 트랜지스터는, 오프 전류가 극히 낮으므로, 상기 트랜지스터를 기억 소자로서 기능하는 용량 소자에 유입한 전하(데이터)를 유지하기 위한 스위치로서 사용함으로써, 데이터의 유지 기간을 장기간에 걸쳐 확보할 수 있다. 예를 들어, 이 특성을 화상 처리 회로(6506)의 레지스터나 캐시 메모리에 사용함으로써, 필요할 때만 화상 처리 회로(6506)를 동작시켜, 다른 경우에는 직전의 처리의 정보를 상기 기억 소자에 대피시킴으로써, 노멀리 오프 컴퓨팅이 가능하게 되고, 터치 패널 모듈(6500) 및 이것이 실장되는 전자 기기의 저소비전력화를 도모할 수 있다.
또한, 여기서는 회로 유닛(6501)이 타이밍 컨트롤러(6505)와 화상 처리 회로(6506)를 갖는 구성으로 하였지만, 화상 처리 회로(6506) 자체, 또는 화상 처리 회로(6506)의 일부의 기능을 갖는 회로를 외부에 제공하여도 좋다. 또는, 화상 처리 회로(6506)의 기능 또는 일부 기능의 역할을 CPU(6540)가 맡아도 좋다. 예를 들어 회로 유닛(6501)이 데이터선 구동 회로(6502), 센서 구동 회로(6503), 검출 회로(6504), 및 타이밍 컨트롤러(6505)를 갖는 구성으로 할 수도 있다.
또한, 여기서는 IC(6520)가 회로 유닛(6501)을 포함하는 예를 설명하였지만, 회로 유닛(6501)은 IC(6520)에 포함되지 않는 구성으로 할 수도 있다. 이때, IC(6520)는 데이터선 구동 회로(6502), 센서 구동 회로(6503), 및 검출 회로(6504)를 갖는 구성으로 할 수 있다. 예를 들어, 터치 패널 모듈(6500)에 IC를 복수 실장하는 경우에는, 회로 유닛(6501)을 별도 제공하고, 회로 유닛(6501)을 갖지 않는 IC(6520)를 복수 배치할 수도 있고, IC(6520)와, 데이터선 구동 회로(6502)만을 갖는 IC를 조합하여 배치할 수도 있다.
이와 같이, 터치 패널(6510)의 표시부(6511)를 구동하는 기능과 입력부(6512)를 구동하는 기능을 하나의 IC에 제공한 구성으로 함으로써, 터치 패널 모듈(6500)에 실장하는 IC의 수를 줄일 수 있기 때문에, 비용을 저감할 수 있다.
도 23의 (A), (B), 및 (C)는 IC(6520)를 실장한 터치 패널 모듈(6500)의 개략도이다.
도 23의 (A)에서는 터치 패널 모듈(6500)은 기판(6531), 대향 기판(6532), 복수의 FPC(6533), IC(6520), IC(6530) 등을 갖는다. 또한, 기판(6531)과 대향 기판(6532) 사이에 표시부(6511), 입력부(6512), 및 게이트선 구동 회로(6513)를 갖는다. IC(6520) 및 IC(6530)는 COG 방식 등의 실장 방식에 의하여 기판(6531)에 실장된다.
IC(6530)는 상술한 IC(6520)에 있어서, 데이터선 구동 회로(6502)만, 또는 데이터선 구동 회로(6502) 및 회로 유닛(6501)을 갖는 IC이다. IC(6520)나 IC(6530)에는, FPC(6533)를 개재(介在)하여 외부로부터 신호가 공급된다. 또한, FPC(6533)를 개재하여 IC(6520)나 IC(6530)로부터 외부에 신호를 출력할 수 있다.
도 23의 (A)에는 표시부(6511)를 개재하도록 게이트선 구동 회로(6513)를 2개 제공하는 구성의 예가 도시되었다. 또한, IC(6520)에 더하여 IC(6530)를 갖는 구성을 나타내었다. 이와 같은 구성은, 표시부(6511)로서 극히 고해상도의 경우에 적합하게 사용할 수 있다.
도 23의 (B)에는 하나의 IC(6520)와 하나의 FPC(6533)를 실장한 예가 도시도었다. 이와 같이, 기능을 하나의 IC(6520)에 집약시킴으로써 부품 점수를 줄일 수 있어 바람직하다. 또한, 도 23의 (B)에는 게이트선 구동 회로(6513)를 표시부(6511)의 2개의 짧은 변 중, FPC(6533)에 가까운 측의 변을 따라 배치한 예가 도시되었다.
도 23의 (C)에는 화상 처리 회로(6506) 등이 실장된 PCB(Printed Circuit Board)(6534)를 갖는 구성의 예가 도시되었다. 기판(6531) 위의 IC(6520) 및 IC(6530)와, PCB(6534)는 FPC(6533)에 의하여 전기적으로 접속된다. 여기서, IC(6520)에는, 상술한 화상 처리 회로(6506)를 갖지 않는 구성을 적용할 수 있다.
또한, 도 23의 각 도면에 있어서, IC(6520)나 IC(6530)는 기판(6531)이 아니라 FPC(6533)에 실장되어도 좋다. 예를 들어 IC(6520)나 IC(6530)를 COF 방식이나 TAB 방식 등의 실장 방식에 의하여 FPC(6533)에 실장하면 좋다.
도 23의 (A), (B)에 도시된 바와 같이, 표시부(6511)의 짧은 변 측에 FPC(6533) 및 IC(6520)(및 IC(6530)) 등을 배치하는 구성은 프레임을 좁게 하는 것이 가능하기 때문에 예를 들어 스마트폰, 휴대 전화, 또는 태블릿 단말 등의 전자 기기에 적합하게 사용할 수 있다. 또한, 도 23의 (C)에 도시된 바와 같은 PCB(6534)를 사용하는 구성은 예를 들어 텔레비전 장치, 모니터 장치, 태블릿 단말, 또는 노트북형 퍼스널 컴퓨터 등에 바람직하게 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 액정 표시 장치의 제작 방법에 대하여 도 24 내지 도 28을 참조하여 설명한다. 본 실시형태에서는, 주로 트랜지스터의 제작 방법을 설명한다. 또한, 각층 재료에 대해서는 실시형태 2의 기재를 참조할 수 있다.
우선 기판(211) 위에 게이트 전극(221)을 형성한다. 그 후, 기판(211) 및 게이트 전극(221) 위에, 절연막(106)과 절연막(107)을 포함하는 절연막(213)을 형성한다(도 24의 (A) 참조).
본 실시형태에서는, 기판(211)으로서 유리 기판을 사용하고, 게이트 전극(221)으로서 텅스텐막을 사용하고, 절연막(106)으로서 수소를 방출할 수 있는 질화 실리콘막을 사용하고, 절연막(107)으로서 산소를 방출할 수 있는 산화 실리콘막을 사용한다.
절연막(106)은 산소의 투과를 억제하는 블로킹막으로서의 기능을 갖는다. 예를 들어, 절연막(107), 절연막(215), 절연막(217), 및 산화물 반도체막(223) 중 적어도 어느 하나에 과잉의 산소를 공급하는 경우에 있어서, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한, 트랜지스터의 채널 영역으로서 기능하는 산화물 반도체막(223)과 접하는 절연막(107)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 더 바람직하다. 바꿔 말하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 또한, 절연막(107)에 산소 과잉 영역을 제공하기에는, 예를 들어, 산소 분위기하에서 절연막(107)을 형성할 수 있다. 또는, 성막 후의 절연막(107)에 산소를 도입하여 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용할 수 있다.
또한, 절연막(106) 및 절연막(107)의 한쪽 또는 양쪽에 산화 하프늄을 사용하는 경우, 이하의 효과를 나타낸다. 산화 하프늄은 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우와 비교하여 절연막(106) 및 절연막(107)의 한쪽 또는 양쪽의 막 두께를 크게 할 수 있어, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄과 비교하여 높은 비유전율을 갖는다. 따라서, 오프 전류의 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는, 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다.
또한, 본 실시형태에서는 절연막(106)으로서 질화 실리콘막을 형성하고, 절연막(107)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막과 비교하여 비유전율이 높고, 산화 실리콘막과 같은 정도의 정전 용량을 얻기 위하여 필요한 막 두께가 크다. 트랜지스터의 게이트 절연막으로서 기능하는 절연막(213)으로서 질화 실리콘막을 포함함으로써 절연막을 물리적으로 두껍게 할 수 있다. 따라서, 트랜지스터의 절연 내압의 저하를 억제, 또한 절연 내압을 향상시켜, 트랜지스터의 정전 파괴를 억제할 수 있다.
게이트 전극(221)은 기판(211) 위에 도전막을 형성한 후, 상기 도전막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
다음에, 절연막(213) 위의 게이트 전극(221)과 중첩되는 위치에 산화물 반도체막(223)을 형성한다(도 24의 (B) 참조).
본 실시형태에서는, 산화물 반도체막(223)으로서 In-Ga-Zn 산화물막(In:Ga:Zn=1:1:1.2)의 금속 산화물 타깃을 사용함)을 사용한다.
또한, 산화물 반도체막(223)은 절연막(213) 위에 산화물 반도체막을 형성한 후, 상기 산화물 반도체막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
산화물 반도체막(223)을 형성한 후, 열 처리를 행하면 바람직하다. 상기 열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 350℃ 이상 450℃ 이하의 온도로 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 분위기에서 행하면 좋다. 또한, 열 처리의 분위기는 불활성 가스 분위기에서 열 처리를 실시한 후에 산화물 반도체막(223)으로부터 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 실시하여도 좋다. 여기서의 열 처리에 의하여, 절연막(106), 절연막(107), 및 산화물 반도체막(223) 중 적어도 하나로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 상기 열 처리는 산화물 반도체막(223)을 섬 형상으로 가공하기 전에 행하여도 좋다.
또한, 산화물 반도체막(223)을 채널 영역으로 하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 산화물 반도체막(223) 내의 불순물을 저감하고, 산화물 반도체막(223)을 진성 또는 실질적으로 진성으로 하는 것이 유효하다.
다음에, 절연막(213) 및 산화물 반도체막(223) 위에 도전막을 형성하고, 상기 도전막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 절연막(213) 및 산화물 반도체막(223) 위에 소스 전극(225a) 및 드레인 전극(225b)을 형성한다(도 24의 (C) 참조).
본 실시형태에서는, 소스 전극(225a) 및 드레인 전극(225b)으로서 텅스텐막과 알루미늄막과 타이타늄막의 3층의 적층 구조를 사용한다.
또한, 소스 전극(225a) 및 드레인 전극(225b)을 형성한 후에 산화물 반도체막(223)의 표면을 세정하여도 좋다. 이 세정 방법으로서는, 예를 들어, 인산 등의 약액을 사용한 세정을 들 수 있다. 인산 등의 약액을 사용하여 세정함으로써 산화물 반도체막(223)의 표면에 부착된 불순물(예를 들어, 소스 전극(225a) 및 드레인 전극(225b)에 포함되는 원소 등)을 제거할 수 있다. 또한, 상기 세정을 반드시 행할 필요는 없고, 경우에 따라서는 세정을 행하지 않아도 된다.
또한, 소스 전극(225a) 및 드레인 전극(225b)을 형성하는 공정 및 상기 세정 공정 중 어느 한쪽 또는 양쪽에 있어서, 산화물 반도체막(223)의 소스 전극(225a) 및 드레인 전극(225b)으로부터 노출된 영역이, 얇아지는 경우가 있다.
다음에 절연막(213), 산화물 반도체막(223), 소스 전극(225a), 및 드레인 전극(225b) 위에, 절연막(114)과 절연막(116)을 포함하는 절연막(215)을 형성한다. 그리고, 절연막(215)의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 개구(141)를 형성한다(도 24의 (D) 참조).
또한, 절연막(114)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 하나 이상을 조정하여, 절연막(116)을 연속적으로 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분 유래의 불순물 농도를 저감시킬 수 있는 동시에, 절연막(114) 및 절연막(116)에 포함되는 산소를 산화물 반도체막(223)으로 이동시키는 것이 가능해지고, 산화물 반도체막(223)의 산소 결손량을 저감시킬 수 있다.
또한, 절연막(116)의 형성 공정에 있어서, 절연막(114)이 산화물 반도체막(223)의 보호막이 된다. 따라서, 산화물 반도체막(223)에 대한 대미지를 저감시키면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성하면 좋다.
본 실시형태에서는 절연막(114), 절연막(116)으로서 산소를 방출할 수 있는 산화질화 실리콘막을 사용한다.
트랜지스터의 채널 영역으로서 기능하는 산화물 반도체막(223)과 접하는 절연막(114)은 산화물 절연막인 것이 바람직하고, 산소를 방출할 수 있는 절연막을 사용한다. 산소를 방출할 수 있는 절연막을 바꿔 말하면, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 절연막이다. 또한, 절연막(114)에 산소 과잉 영역을 제공하기에는, 예를 들어, 산소 분위기하에서 절연막(114)을 형성하면 좋다. 또는, 성막 후의 절연막(114)에 산소를 도입하여 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용할 수 있다.
절연막(114)으로서 산소를 방출할 수 있는 절연막을 사용함으로써, 트랜지스터의 채널 영역으로서 기능하는 산화물 반도체막(223)에 산소를 이동시켜, 산화물 반도체막(223)의 산소 결손량을 저감하는 것이 가능해진다. 예를 들어, 승온 탈리 가스 분석(이하, TDS 분석이라고 함)으로 측정되는, 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위에서의 산소 분자의 방출량이 1.0×1018분자/cm3 이상인 절연막을 사용함으로써, 산화물 반도체막(223)에 포함되는 산소 결손량을 저감할 수 있다.
또한, 절연막(114)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가, 3×1017spins/cm3 이하인 것이 바람직하다. 이것은, 절연막(114)에 포함되는 결함 밀도가 많으면, 상기 결함에 산소가 결합되어 절연막(114)에서의 산소의 투과량이 감소되기 때문이다. 또한, 절연막(114)과 산화물 반도체막(223)의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 산화물 반도체막(223)의 결함에서 유래하는 g값이 1.89 이상 1.96 이하로 나타나는 신호의 스핀 밀도가 1×1017spins/cm3 이하, 또한, 검출 하한 이하인 것이 바람직하다.
또한, 절연막(114)에서는, 외부로부터 절연막(114)에 들어간 산소가 모두 절연막(114)의 외부로 이동하는 경우가 있다. 또는, 외부로부터 절연막(114)에 들어간 산소의 일부가, 절연막(114)에 머무르는 경우도 있다. 또한, 외부로부터 절연막(114)에 산소가 들어감과 함께 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동함으로써, 절연막(114)에서 산소의 이동이 생기는 경우도 있다. 절연막(114)으로서 산소를 투과할 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는, 절연막(116)으로부터 이탈되는 산소를 절연막(114)을 개재하여 산화물 반도체막(223)으로 이동시킬 수 있다.
또한, 절연막(114)은 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는 산화물 반도체막의 원자가대 상단의 에너지(EV_OS)와 산화물 반도체막의 전도대 하단의 에너지(EC_OS) 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 탈리 가스 분석법에 있어서, 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아 분자의 방출량은 1×1018분자/cm3 이상 5×1019분자/cm3 이하이다. 또한, 암모니아의 방출량은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는, 절연막(114) 등에 준위를 형성한다. 상기 준위는 산화물 반도체막(223)의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물이 절연막(114) 및 산화물 반도체막(223)의 계면으로 확산되면 상기 준위가 절연막(114) 측에 있어서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연막(114) 및 산화물 반도체막(223)의 계면 근방에 머물기 때문에, 트랜지스터의 문턱 전압이 플러스 방향으로 시프트된다.
또한, 질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은 가열 처리에서, 절연막(116)에 포함되는 암모니아와 반응하기 때문에 절연막(114)에 포함되는 질소 산화물이 저감된다. 그러므로, 절연막(114) 및 산화물 반도체막(223)의 계면에 있어서, 전자가 트랩되기 어렵다.
절연막(114)으로서, 상기 산화물 절연막을 사용함으로써, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있고, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 400℃ 미만 또는 375℃ 미만(바람직하게는, 340℃ 이상 360℃ 이하)의 가열 처리에 의하여, 절연막(114)은 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하의 제 1 시그널, g값이 2.001 이상 2.003 이하의 제 2 시그널, 및 g값이 1.964 이상 1.966 이하의 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 그리고 제 2 시그널 및 제 3 시그널의 스플릿 폭은 X 밴드의 ESR 측정에 있어서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하의 제 1 시그널, g값이 2.001 이상 2.003 이하의 제 2 시그널, 및 g값이 1.964 이상 1.966 이하의 제 3 시그널의 스핀의 밀도의 합계가 1×1018spins/cm3 미만이고, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하의 제 1 시그널, g값이 2.001 이상 2.003 이하의 제 2 시그널, 및 g값이 1.964 이상 1.966 이하의 제 3 시그널은 질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인하는 시그널에 상당한다. 질소 산화물의 대표적인 예로서는, 일산화 질소, 이산화 질소 등이 있다. 즉, g값이 2.037 이상 2.039 이하의 제 1 시그널, g값이 2.001 이상 2.003 이하의 제 2 시그널, 및 g값이 1.964 이상 1.966 이하의 제 3 시그널의 스핀의 밀도의 합계가 적을수록 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한, 상기 산화물 절연막은 SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다.
기판 온도가 220℃ 이상 350℃ 이하이고, 실레인 및 일산화 이질소를 사용한 PECVD법을 사용하여 상기 산화물 절연막을 형성함으로써 치밀하고, 또한 경도가 높은 막을 형성할 수 있다.
절연막(114)에 접하도록 형성되는 절연막(116)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은, 가열에 의하여 산소의 일부가 이탈된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은, 승온 탈리 가스 분광법(TDS:Thermal Desorption Spectroscopy) 분석으로 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
또한, 절연막(116)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정으로 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 또한, 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 절연막(116)은 절연막(114)과 비교하여 산화물 반도체막(223)으로부터 떨어져 있기 때문에 절연막(114)보다 결함 밀도가 높아도 좋다.
절연막(114)의 두께는 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하, 바람직하게는 10nm 이상 30nm 이하로 할 수 있다. 절연막(116)의 두께는 30nm 이상 500nm 이하, 바람직하게는 150nm 이상 400nm 이하로 할 수 있다.
또한, 절연막(114) 및 절연막(116)에는 같은 종류의 재료의 절연막을 사용할 수 있기 때문에 절연막(114)과 절연막(116)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에 있어서, 절연막(114)과 절연막(116)의 계면은 파선으로 나타내었다. 또한, 본 실시형태에 있어서는, 절연막(114)과 절연막(116)의 2층 구조에 대하여 설명하였지만, 이에 한정되지 않고, 예를 들어 절연막(114)의 단층 구조, 절연막(116)의 단층 구조, 또는 3층 이상의 적층 구조로 하여도 좋다.
또한, 절연막(114) 및 절연막(116)을 형성한 후에 가열 처리(이하, 제 1 가열 처리라고 함)를 행하면 적합하다. 제 1 가열 처리에 의하여, 절연막(114) 및 절연막(116)에 포함되는 질소 산화물을 저감할 수 있다. 또는, 제 1 가열 처리에 의하여, 절연막(114) 및 절연막(116)에 포함되는 산소의 일부를 산화물 반도체막(223)으로 이동시켜, 산화물 반도체막(223)에 포함되는 산소 결손량을 저감할 수 있다.
제 1 가열 처리의 온도는 대표적으로 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제 1 가열 처리는 질소, 산소, 초건조 공기(물의 함류량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 상기 가열 처리에는 전기로, RTA(Rapid Thermal Anneal) 등을 사용할 수 있다.
개구(141)로서는, 드레인 전극(225b)이 노출되도록 형성한다. 개구(141)의 형성 방법으로서는, 예를 들어, 드라이 에칭법을 사용할 수 있다. 다만, 개구(141)의 형성 방법으로서는 이에 한정되지 않고, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법으로 하여도 좋다. 또한, 개구(141)를 형성하기 위한 에칭 공정에 의하여, 드레인 전극(225b)의 막 두께가 감소되는 경우가 있다.
다음에, 개구(141)를 덮도록 절연막(116) 위에 후에 산화물 도전막(227)이 되는 산화물 반도체막을 형성한다(도 25의 (A), (B)).
또한, 도 25의 (A)는, 절연막(116) 위에 산화물 반도체막을 형성할 때의 성막 장치 내부의 단면 모식도이다. 도 25의 (A)에서는, 성막 장치로서 스퍼터링 장치를 사용하고, 상기 스퍼터링 장치 내부에 설치된 타깃(193), 및 타깃(193)의 아래 쪽으로 형성된 플라스마(194)가 모식적으로 도시되었다.
우선, 산화물 반도체막을 형성할 때 산소 가스를 포함하는 분위기에서 플라스마를 방전시킨다. 그 때 산화물 반도체막의 피형성면이 되는 절연막(116) 내에 산소가 첨가된다. 또한, 산화물 반도체막을 형성할 때 산소 가스 외에 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 예를 들어, 아르곤 가스와 산소 가스를 사용하고, 아르곤 가스의 유량보다 산소 가스의 유량을 많게 하는 것이 바람직하다. 산소 가스의 유량을 많게 함으로써, 절연막(116)에 산소를 적합하게 첨가할 수 있다. 일례로서는, 산화물 반도체막의 형성 조건으로서 성막 가스 전체에 차지하는 산소 가스의 비율을 50% 이상 100% 이하, 바람직하게는, 80% 이상 100% 이하로 하면 좋다.
또한, 도 25의 (A)에는, 절연막(116)에 첨가되는 산소 또는 과잉 산소가 모식적으로 파선의 화살표로 도시되었다.
또한, 산화물 반도체막을 형성할 때의 기판 온도로서는 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다. 산화물 반도체막을 가열하여 성막함으로써, 산화물 반도체막의 결정성을 높일 수 있다. 한편으로, 기판(211)으로서 대형 유리 기판(예를 들어, 제 6 세대 내지 제 10 세대)을 사용하는 경우, 산화물 반도체막을 형성할 때의 기판 온도를 150℃ 이상 340℃ 미만으로 하는 경우, 기판(211)이 변형되는(왜곡되거나 또는 휘어지는) 경우가 있다. 따라서, 대형 유리 기판을 사용하는 경우에서는 산화물 반도체막의 형성할 때의 기판 온도를 100℃ 이상 150℃ 미만으로 함으로써, 유리 기판의 변형을 억제할 수 있다.
본 실시형태에서는 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:3:6[원자수비])을 사용하여, 스퍼터링법에 의하여 산화물 반도체막을 형성한다.
다음에, 상기 산화물 반도체막을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(227a)을 형성한다(도 25의 (C) 참조).
산화물 반도체막(227a)은 절연막(116) 위에 산화물 반도체막을 형성한 후, 상기 산화물 반도체막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
다음에, 절연막(116) 및 산화물 반도체막(227a) 위에 절연막(217)을 형성한다(도 26의 (A) 참조).
절연막(217)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연막(217)을 제공함으로써, 산화물 반도체막(223)으로부터 외부로의 산소의 확산, 절연막(215)에 포함되는 산소의 외부로의 확산, 및 외부로부터 수소, 물, 알칼리 금속, 알칼리 토금속 등이 산화물 반도체막(223)으로 들어가는 것을 방지할 수 있다.
절연막(217)은 수소 및 질소 중 어느 한쪽 또는 양쪽을 갖는 것이 바람직하다. 절연막(217)으로서는, 예를 들어, 질화 실리콘막을 사용하면 바람직하다. 또한, 절연막(217)으로서는, 예를 들어, 스퍼터링법 또는 PECVD법을 사용하여 형성할 수 있다. 예를 들어, 절연막(217)을 PECVD법으로 형성하는 경우, 기판 온도는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하이다. 절연막(217)을 성막하는 경우의 기판 온도를, 상술한 범위로 함으로써, 치밀한 막을 형성할 수 있어 바람직하다. 또한, 절연막(217)을 형성하는 경우의 기판 온도를 상술한 범위로 함으로써, 절연막(114) 및 절연막(116) 내의 산소 또는 과잉 산소를, 산화물 반도체막(223)으로 이동시킬 수 있게 된다.
또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등에 대한 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 산화물 절연막으로서는 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
또한, 절연막(217)을 형성한 후에, 상술한 제 1 가열 처리와 같은 가열 처리(이하, 제 2 가열 처리라고 함)를 행하여도 좋다. 이와 같이, 산화물 도전막(227)이 되는 산화물 반도체막을 성막할 때 절연막(116)에 산소를 첨가한 후에 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하의 온도로 가열 처리를 실시함으로써, 절연막(116) 내의 산소 또는 과잉 산소를 산화물 반도체막(223) 내로 이동시켜, 산화물 반도체막(223) 내의 산소 결손을 보전할 수 있다.
여기서, 산화물 반도체막(223) 내로 이동하는 산소에 대하여, 도 27을 사용하여 설명한다. 도 27은 절연막(217)을 형성할 때의 기판 온도(대표적으로는 375℃ 미만), 또는 절연막(217)을 형성한 후의 제 2 가열 처리(대표적으로는 375℃ 미만)에 의하여, 산화물 반도체막(223) 내로 이동하는 산소가 도시된 모델도이다. 도 27에는, 산화물 반도체막(223) 내로 이동하는 산소(산소 라디칼, 산소 원자, 또는 산소 분자)가 파선의 화살표로 도시되었다. 또한, 도 27은 절연막(217)을 형성한 후의, 트랜지스터 근방의 단면도이다.
도 27에 도시된 산화물 반도체막(223)은, 산화물 반도체막(223)에 접하는 막(여기서는, 절연막(107) 및 절연막(114))으로부터 산소가 이동함으로써 산소 결손이 보전된다. 특히, 본 발명의 일 형태에 따른 액정 표시 장치에 있어서, 산화물 반도체막(223)이 되는 산화물 반도체막의 스퍼터링 성막 시에 산소 가스를 사용하고, 절연막(107) 내에 산소를 첨가하는 경우, 절연막(107)은 과잉 산소 영역을 갖는다. 또한, 산화물 도전막(227)이 되는 산화물 반도체막의 스퍼터링 성막 시에 산소 가스를 사용하고, 절연막(116) 내에 산소를 첨가하기 때문에, 절연막(116)은 과잉 산소 영역을 갖는다. 따라서, 상기 과잉 산소 영역을 갖는 절연막 사이에 위치하는 산화물 반도체막(223)은 산소 결손이 적합하게 보전된다.
또한, 절연막(107)의 아래쪽에는, 절연막(106)이 제공되고, 절연막(114) 및 절연막(116)의 위쪽에는, 절연막(217)이 제공된다. 산소 투과성이 낮은 재료, 예를 들어, 질화 실리콘 등에 의하여 절연막(106) 및 절연막(217)을 형성함으로써, 절연막(107), 절연막(114), 및 절연막(116) 내에 포함되는 산소를 산화물 반도체막(223) 측에 가둘 수 있기 때문에, 산화물 반도체막(223)으로 산소를 적합하게 이동시킬 수 있게 된다.
또한, 절연막(217)은 산화물 도전막(227)의 저항률을 저하시키는 기능을 갖는 것이 바람직하다.
수소 및 질소 중 어느 한쪽 또는 양쪽을 갖는 절연막(217)을 형성함으로써, 절연막(217)에 접하는 산화물 반도체막(227a)은, 수소 및 질소 중 어느 한쪽 또는 양쪽이 첨가된다. 이에 의하여, 산화물 반도체막(227a)은 캐리어 밀도가 높아져 산화물 도전막으로서 기능할 수 있다.
또한, 산화물 반도체막(227a)의 저항률의 저하에 따라 도 26의 (A) 이후는, 산화물 도전막(227)으로서 도시되었다.
산화물 도전막(227)의 저항률은 적어도 산화물 반도체막(223)보다 낮고, 바람직하게는 1×10- 3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는, 1×10- 3Ωcm 이상 1×10- 1Ωcm 미만이면 좋다.
다음에, 절연막(217) 위에 절연막(219)을 형성하고, 절연막(217) 및 절연막(219)의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 개구(142)를 형성한다(도 26의 (B) 참조).
본 실시형태에서는, 절연막(219)으로서 아크릴 수지를 사용한다.
개구(142)로서는, 드레인 전극(225b)이 노출되도록 형성한다. 개구(142)의 형성 방법으로서는 예를 들어, 드라이 에칭법을 사용할 수 있다. 다만, 개구(142)의 형성 방법으로서는 이에 한정되지 않고, 웨트 에칭법 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법으로 하여도 좋다. 또한, 개구(142)를 형성하기 위한 에칭 공정에 의하여 드레인 전극(225b)의 막 두께가 감소되는 경우가 있다.
또한, 상술한 개구(141)를 형성하는 공정을 행하지 않고 개구(142)를 형성하는 공정에 있어서 절연막(114), 절연막(116), 절연막(217), 절연막(219)에 개구를 연속적으로 형성하여도 좋다. 이와 같은 공정으로 함으로써, 본 발명의 일 형태에 따른 액정 표시 장치의 제작 공정을 줄일 수 있어 제작 비용을 억제할 수 있다.
다음에, 개구(142)를 덮도록 절연막(219) 위에 도전막을 성막하고, 상기 도전막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 도전막(251)을 형성한다. 또한 도전막(251) 위에 절연막(253)을 형성한다. 다음에, 절연막(253) 위에 도전막을 형성하고, 상기 도전막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 도전막(255)을 형성한다. 그리고, 절연막(253) 및 도전막(255) 위에 도전막을 성막하고 상기 도전막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 도전막(252)을 형성한다(도 26의 (C) 참조).
본 실시형태에서는, 도전막(251) 및 도전막(252)으로서 ITO막을 사용하고, 절연막(253)으로서 질화 실리콘막을 사용하고, 도전막(255)으로서 은과 팔라듐과 구리의 합금(Ag-Pd-Cu, APC라고도 함)막을 사용한다.
도전막(252)과 도전막(255)의 형성 순서는 불문하지만, 도전막(255)을 도전막(252)보다 먼저 형성하는 것이 바람직하다. 도전막(255)의 에칭에 의하여 도전막(252)이 대미지를 받는 것 등을 억제할 수 있다.
또한, 산화물 도전막(227)과 같은 방법으로 산화물 반도체막을 사용하여 도전막(251)을 형성하여도 좋다. 이때, 도전막(251) 위에 형성하는 절연막(253)으로서는 절연막(217)에 사용할 수 있는 재료를 적용할 수 있다. 또한, 산화물 반도체막을 형성하고, 상기 산화물 반도체막의 저항률을 저하시키는 처리를 실시함으로써 도전막(252)을 형성하여도 좋다.
이상의 공정으로 도 18의 (B)에 도시된 트랜지스터(203a)와 액정 소자의 한 쌍의 전극을 제작할 수 있다.
또한, 도 26의 (C)에서는 절연막(219)을 제공하는 구성이 도시되었지만, 절연막(219)을 제공하지 않는 구성으로 하여도 좋다(도 28).
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 액정 표시 장치에 사용할 수 있는 트랜지스터에 대하여 도 29 내지 도 32를 사용하여 설명한다. 또한, 각층의 재료에 대해서는 실시형태 2의 기재를 참조할 수 있다.
<트랜지스터의 구성예 1>
도 29의 (A)는 트랜지스터(270)의 상면도이고, 도 29의 (B)는 도 29의 (A)에 도시된 일점쇄선 A1-A2간의 단면도이고, 도 29의 (C)는 일점쇄선 B1-B2간의 단면도이다. 또한, 일점쇄선 A1-A2 방향을 채널 길이 방향, 일점쇄선 B1-B2 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(270)는 기판(502) 위의 제 1 게이트 전극으로서 기능하는 도전막(504), 기판(502) 및 도전막(504) 위의 절연막(506), 절연막(506) 위의 절연막(507), 절연막(507) 위의 산화물 반도체막(508), 산화물 반도체막(508)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(512a), 산화물 반도체막(508)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(512b), 산화물 반도체막(508), 도전막(512a) 및 도전막(512b) 위의 절연막(514) 및 절연막(516), 및 절연막(516) 위의 산화물 도전막(511b)을 갖는다. 또한, 산화물 도전막(511b) 위에 절연막(518)이 제공된다.
트랜지스터(270)에 있어서, 절연막(514) 및 절연막(516)은 트랜지스터(270)의 제 2 게이트 절연막으로서의 기능을 갖는다. 또한, 산화물 반도체막(511a)은 절연막(514) 및 절연막(516)에 제공되는 개구부(552c)를 개재하여, 도전막(512b)과 접속된다. 산화물 반도체막(511a)은 예를 들어, 표시 소자의 화소 전극으로서의 기능을 갖는다. 또한, 트랜지스터(270)에서, 산화물 도전막(511b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
또한, 도 29의 (C)에 도시된 바와 같이 산화물 도전막(511b)은 절연막(506), 절연막(507), 절연막(514), 및 절연막(516)에 제공되는 개구부(552a) 및 개구부(552b)에 있어서, 제 1 게이트 전극으로서 기능하는 도전막(504)에 접속된다. 따라서, 도전막(504)과 산화물 도전막(511b)에는 같은 전위가 공급된다.
또한, 본 실시형태에서는 개구부(552a) 및 개구부(552b)를 제공하고, 산화물 도전막(511b)과 도전막(504)을 접속하는 구성에 대하여 예시하지만, 이에 한정되지 않는다. 예를 들어, 개구부(552a) 및 개구부(552b) 중 어느 한쪽의 개구부만을 형성하고, 산화물 도전막(511b)과 도전막(504)을 접속하는 구성, 또는 개구부(552a) 및 개구부(552b)를 제공하지 않고 산화물 도전막(511b)과 도전막(504)을 접속하지 않는 구성으로 하여도 좋다. 또한, 산화물 도전막(511b)과 도전막(504)을 접속하지 않는 구성의 경우, 산화물 도전막(511b)과 도전막(504)에는 각각 상이한 전위를 공급할 수 있다.
또한, 도 29의 (B)에 도시된 바와 같이 산화물 반도체막(508)은 제 1 게이트 전극으로서 기능하는 도전막(504)과 제 2 게이트 전극으로서 기능하는 산화물 도전막(511b)의 각각과 대향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워진다. 제 2 게이트 전극으로서 기능하는 산화물 도전막(511b)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는 산화물 반도체막(508)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다 각각 길고, 산화물 반도체막(508) 전체는, 절연막(514) 및 절연막(516)을 개재하여 산화물 도전막(511b)으로 덮인다. 또한, 제 2 게이트 전극으로서 기능하는 산화물 도전막(511b)과 제 1 게이트 전극으로서 기능하는 도전막(504)은 절연막(506), 절연막(507), 절연막(514), 및 절연막(516)에 제공되는 개구부(552a), 개구부(552b)에서 접속되기 때문에, 산화물 반도체막(508)의 채널 폭 방향의 측면은, 절연막(514) 및 절연막(516)을 개재하여 제 2 게이트 전극으로서 기능하는 산화물 도전막(511b)과 대향된다.
바꿔 말하면, 트랜지스터(270)의 채널 폭 방향에 있어서, 제 1 게이트 전극으로서 기능하는 도전막(504) 및 제 2 게이트 전극으로서 기능하는 산화물 도전막(511b)은, 게이트 절연막으로서 기능하는 절연막(506), 절연막(507), 및 제 2 게이트 절연막으로서 기능하는 절연막(514) 및 절연막(516)에 제공되는 개구부에 있어서 접속함과 함께 게이트 절연막으로서 기능하는 절연막(506) 및 절연막(507), 그리고 제 2 게이트 절연막으로서 기능하는 절연막(514) 및 절연막(516)을 개재하여 산화물 반도체막(508)을 둘러싸는 구성이다.
이와 같은 구성을 가짐으로써, 트랜지스터(270)에 포함되는 산화물 반도체막(508)을 제 1 게이트 전극으로서 기능하는 도전막(504) 및 제 2 게이트 전극으로서 기능하는 산화물 도전막(511b)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(270)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(270)는 s-channel 구조를 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전막(504)에 의하여 채널을 유발시키기 위한 전계를 효과적으로 산화물 반도체막(508)에 인가할 수 있기 때문에, 트랜지스터(270)의 전류 구동 능력이 향상되어 높은 온 전류 특성을 얻을 수 있게 된다. 또한, 온 전류를 높게 하는 것이 가능하기 때문에, 트랜지스터(270)를 미세화하는 것이 가능해진다. 또한, 트랜지스터(270)는 제 1 게이트 전극으로서 기능하는 도전막(504) 및 제 2 게이트 전극으로서 기능하는 산화물 도전막(511b)으로 둘러싸인 구조를 갖기 때문에 트랜지스터(270)의 기계적 강도를 높일 수 있다.
<트랜지스터의 구성예 2>
도 30의 (A), (B)는 도 29의 (B), (C)에 도시된 트랜지스터(270)의 변형예의 단면도이다. 또한, 도 30의 (C), (D)는 도 29의 (B), (C)에 도시된 트랜지스터(270)의 변형예의 단면도이다.
도 30의 (A), (B)에 도시된 트랜지스터(270A)는 도 29의 (B), (C)에 도시된 트랜지스터(270)가 갖는 산화물 반도체막(508)을 3층의 적층 구조로 한다. 더 구체적으로는 트랜지스터(270A)가 갖는 산화물 반도체막(508)은 산화물 반도체막(508a), 산화물 반도체막(508b), 및 산화물 반도체막(508c)을 갖는다.
도 30의 (C), (D)에 도시된 트랜지스터(270B)는 도 29의 (B), (C)에 도시된 트랜지스터(270)가 갖는 산화물 반도체막(508)을 2층의 적층 구조로 한 것이다. 더 구체적으로는 트랜지스터(270B)가 갖는 산화물 반도체막(508)은 산화물 반도체막(508b)과, 산화물 반도체막(508c)을 갖는다.
여기서, 산화물 반도체막(508) 및 산화물 반도체막(508)에 접하는 절연막의 밴드 구조에 대하여, 도 31을 사용하여 설명한다.
도 31의 (A)는 절연막(507), 산화물 반도체막(508a), 산화물 반도체막(508b), 산화물 반도체막(508c), 및 절연막(514)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 도 31의 (B)는 절연막(507), 산화물 반도체막(508b), 산화물 반도체막(508c), 및 절연막(514)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 밴드 구조는 쉽게 이해하기 위하여 절연막(507), 산화물 반도체막(508a), 산화물 반도체막(508b), 산화물 반도체막(508c), 및 절연막(514)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
또한, 도 31의 (A)는 절연막(507) 및 절연막(514)으로서 산화 실리콘막을 사용하고, 산화물 반도체막(508a)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(508b)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(508c)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
또한, 도 31의 (B)는 절연막(507) 및 절연막(514)으로서 산화 실리콘막을 사용하고, 산화물 반도체막(508b)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(508c)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
도 31의 (A), (B)에 도시된 바와 같이 산화물 반도체막(508a), 산화물 반도체막(508b), 및 산화물 반도체막(508c)에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 연속적으로 변화 또는 연속 접합이라고도 할 수 있다. 이와 같은 밴드 구조를 갖기 위해서는, 산화물 반도체막(508a)과 산화물 반도체막(508b)의 계면, 또는 산화물 반도체막(508b)과 산화물 반도체막(508c)의 계면에서 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는다.
산화물 반도체막(508a), 산화물 반도체막(508b), 및 산화물 반도체막(508c)에 연속 접합을 형성하기 위해서는, 로드록실(load lock chamber)을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층시킬 필요가 있다.
도 31의 (A), (B)에 도시된 구성으로 함으로써, 산화물 반도체막(508b)이 웰(우물)이 되어, 상기 적층 구조를 사용한 트랜지스터에 있어서 채널 영역이 산화물 반도체막(508b)에 형성되는 것을 알 수 있다.
또한, 산화물 반도체막(508a) 및 산화물 반도체막(508c)을 제공함으로써, 산화물 반도체막(508b)에 형성될 수 있는 트랩 준위를 산화물 반도체막(508b)으로부터 멀리할 수 있다.
또한, 트랩 준위는 채널 영역으로서 기능하는 산화물 반도체막(508b)의 전도대 하단의 에너지 준위(Ec)보다 진공준위로부터 멀어질 수 있어, 트랩 준위에 전자가 축적되기 쉬워진다. 트랩 준위에 전자가 축적됨으로써, 마이너스의 고정 전하가 되어, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 따라서, 트랩 준위가 산화물 반도체막(508b)의 전도대 하단의 에너지 준위(Ec)보다 진공준위에 가까워지는 구성으로 하는 것이 바람직하다. 이와 같이 함으로써, 트랩 준위에 전자가 축적되기 어려워져, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 동시에, 전계 효과 이동도를 높일 수 있다.
또한, 산화물 반도체막(508a) 및 산화물 반도체막(508c)은, 산화물 반도체막(508b)보다 전도대 하단의 에너지 준위가 진공준위에 가깝고, 대표적으로는 산화물 반도체막(508b)의 전도대 하단의 에너지 준위와, 산화물 반도체막(508a) 및 산화물 반도체막(508c)의 전도대 하단의 에너지 준위와의 차이가 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하이다. 즉, 산화물 반도체막(508a) 및 산화물 반도체막(508c)의 전자 친화력과, 산화물 반도체막(508b)의 전자 친화력과의 차이가 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하이다.
이와 같은 구성을 가짐으로써, 산화물 반도체막(508b)이 주된 전류 경로가 된다. 즉, 산화물 반도체막(508b)은 채널 영역으로서의 기능을 갖고 산화물 반도체막(508a) 및 산화물 반도체막(508c)은 산화물 절연막으로서의 기능을 갖는다. 또한, 산화물 반도체막(508a) 및 산화물 반도체막(508c)은 채널 영역이 형성되는 산화물 반도체막(508b)을 구성하는 금속 원소의 1가지 이상으로 구성되는 산화물 반도체막이기 때문에 산화물 반도체막(508a)과 산화물 반도체막(508b)의 계면, 또는 산화물 반도체막(508b)과 산화물 반도체막(508c)의 계면에 있어서, 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서는 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 산화물 반도체막(508a) 및 산화물 반도체막(508c)은 채널 영역의 일부로서 기능하는 것을 방지하기 위하여, 도전율이 충분히 낮은 재료를 사용하는 것으로 한다. 그러므로, 산화물 반도체막(508a) 및 산화물 반도체막(508c)을, 그 물성 및/또는 기능으로부터, 각각 산화물 절연막이라고도 부를 수 있다. 또한, 산화물 반도체막(508a) 및 산화물 반도체막(508c)에는, 전자 친화력(진공준위와 전도대 하단의 에너지 준위와의 차이)이 산화물 반도체막(508b)보다 작고, 전도대 하단의 에너지 준위가 산화물 반도체막(508b)의 전도대 하단의 에너지 준위와 차분(밴드 오프셋)을 갖는 재료를 사용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 문턱 전압의 차이가 생기는 것을 억제하기 위해서는 산화물 반도체막(508a) 및 산화물 반도체막(508c)의 전도대 하단의 에너지 준위가 산화물 반도체막(508b)의 전도대 하단의 에너지 준위보다 진공준위에 가까운 재료를 사용하면 적합하다. 예를 들어, 산화물 반도체막(508b)의 전도대 하단의 에너지 준위와, 산화물 반도체막(508a) 및 산화물 반도체막(508c)의 전도대 하단의 에너지 준위와의 차이가 0.2eV 이상, 바람직하게는 0.5eV 이상으로 하는 것이 바람직하다.
또한, 산화물 반도체막(508a) 및 산화물 반도체막(508c)은 막 내에 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 산화물 반도체막(508a) 및 산화물 반도체막(508c)의 막 내에 스피넬형의 결정 구조를 포함하는 경우, 상기 스피넬형의 결정 구조와 다른 영역과의 계면에서, 도전막(512a) 및 도전막(512b)의 구성 원소가 산화물 반도체막(508b)으로 확산되는 경우가 있다. 또한, 산화물 반도체막(508a) 및 산화물 반도체막(508c)이 CAAC-OS인 경우, 도전막(512a) 및 도전막(512b)의 구성 원소, 예를 들어, 구리 원소의 블로킹성이 높아져 바람직하다.
산화물 반도체막(508a) 및 산화물 반도체막(508c)의 막 두께는, 도전막(512a) 및 도전막(512b)의 구성 원소가 산화물 반도체막(508b)으로 확산되는 것을 억제할 수 있는 막 두께 이상이며, 절연막(514)으로부터 산화물 반도체막(508b)으로의 산소의 공급을 억제하는 막 두께 미만으로 한다. 예를 들어, 산화물 반도체막(508a) 및 산화물 반도체막(508c)의 막 두께가 10nm 이상이면 도전막(512a) 및 도전막(512b)의 구성 원소가 산화물 반도체막(508b)으로 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막(508a) 및 산화물 반도체막(508c)의 막 두께를 100nm 이하로 하면 절연막(514)으로부터 산화물 반도체막(508b)에 효과적으로 산소를 공급할 수 있다.
또한, 본 실시형태에 있어서는, 산화물 반도체막(508a) 및 산화물 반도체막(508c)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 산화물 반도체막(508a) 및 산화물 반도체막(508c)으로서, In:Ga:Zn=1:1:1[원자수비], In:Ga:Zn=1:3:2[원자수비], In:Ga:Zn=1:3:4[원자수비], 또는 In:Ga:Zn=1:3:6[원자수비]의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하여도 좋다.
또한, 산화물 반도체막(508a) 및 산화물 반도체막(508c)으로서 In:Ga:Zn=1:1:1[원자수비]의 금속 산화물 타깃을 사용하는 경우, 산화물 반도체막(508a), 산화물 반도체막(508c)은 In:Ga:Zn=1:β1(0<β1≤2):β2(0<β2≤3)가 되는 경우가 있다. 또한, 산화물 반도체막(508a), 산화물 반도체막(508c)으로서, In:Ga:Zn=1:3:4[원자수비]의 금속 산화물 타깃을 사용하는 경우, 산화물 반도체막(508a), 산화물 반도체막(508c)은 In:Ga:Zn=1:β3(1≤β3≤5):β4(2≤β4≤6)가 되는 경우가 있다. 또한, 산화물 반도체막(508a), 산화물 반도체막(508c)으로서, In:Ga:Zn=1:3:6[원자수비]의 금속 산화물 타깃을 사용하는 경우, 산화물 반도체막(508a) 및 산화물 반도체막(508c)은, In:Ga:Zn=1:β5(1≤β5≤5):β6(4≤β6≤8)이 되는 경우가 있다.
또한, 트랜지스터(270)가 갖는 산화물 반도체막(508)과, 트랜지스터(270A) 및 트랜지스터(270B)가 갖는 산화물 반도체막(508c)은 도면에 있어서, 도전막(512a) 및 도전막(512b)과 중첩되지 않는 영역의 산화물 반도체막이 얇아지는, 바꿔 말하면 산화물 반도체막의 일부가 오목부를 갖는 형상에 대하여 예시하였다. 다만, 본 발명의 일 형태는 이에 한정되지 않고, 도전막(512a) 및 도전막(512b)과 중첩되지 않는 영역의 산화물 반도체막이 오목부를 갖지 않아도 된다. 이 경우의 일례는 도 32의 (A), (B)에 도시되었다. 도 32의 (A), (B)는 트랜지스터의 일례가 도시된 단면도이다. 또한, 도 32의 (A), (B)는 미리 도시된 트랜지스터(270B)의 산화물 반도체막(508)이 오목부를 갖지 않는 구조이다.
또한, 도 32의 (C), (D)에 도시된 바와 같이 산화물 반도체막(508c)의 막 두께를, 미리 산화물 반도체막(508b)보다 얇게 형성하고, 또한, 산화물 반도체막(508c) 및 절연막(507) 위에 절연막(519)을 형성하여도 좋다. 이 경우, 절연막(519)에는 산화물 반도체막(508c)과 도전막(512a) 및 도전막(512b)이 접하기 위한 개구를 형성한다. 절연막(519)은, 절연막(514)과 같은 재료 및 형성 방법에 의하여 형성할 수 있다.
또한, 본 실시형태에 따른 트랜지스터는 상기 구조 각각을 자유롭게 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 산화물 반도체에 대하여 도 33 내지 도 37을 사용하여 설명한다.
<산화물 반도체의 구조>
이하에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와, 그 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조는 일반적으로 등방적이며, 불균질 구조를 갖지 않는다, 준안정 상태이며 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 갖지만 장거리 질서를 갖지 않는다 등의 견해가 있다.
즉, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라고는 할 수 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 부름)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 한가지이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 out-of-plane법에 의한 구조 해석을 행하면, 도 33의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속하는 것으로, CAAC-OS에서는 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 막을 형성하는 면(피형성면이라고도 함), 또는 상면에 실질적으로 수직의 방향을 향하는 것을 확인할 수 있다. 또한, 2θ가 31° 근방의 피크 외에 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 공간군 Fd-3m로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속한다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 실시하여도 도 33의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ 스캔을 행한 경우, 도 33의 (C)에 도시된 바와 같이 (110)면과 등가인 결정면에 귀속하는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터 CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자빔을 CAAC-OS의 피형성면에 평행으로 입사시키면, 도 33의 (D)와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 같은 시료에 대하여 시료면에 수직인 방향으로부터 프로브 직경이 300nm인 전자 빔을 입사시킨 경우의 회절 패턴을 도 33의 (E)에 도시되었다. 도 33의 (E)를 보면, 고리 모양의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자 빔을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 33의 (E)에서 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 33의 (E)에서 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서도 펠릿들간의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 34의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM상이다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을 특히 Cs 보정 고분해능 TEM상이라 부른다. Cs 보정 고분해능 TEM상은 예를 들어, 원자 분해능 분석 전자 현미경(일본전자 주식회사 제조, JEM-ARM200F) 등에 의하여 관찰할 수 있다.
도 34의 (A)로부터, 금속 원자가 층 형상으로 배열되는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 막을 피형성면 또는 상면의 요철을 반영하고, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
또한, 도 34의 (B) 및 (C)에 시료면과 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 나타내었다. 도 34의 (D) 및 (E)는 각각 도 34의 (B) 및 (C)를 화상 처리한 상이다. 이하에서는 화상 처리의 방법에 대하여 설명한다. 도 34의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써, FFT상을 취득한다. 다음에, 취득한 FFT상에서 원점을 기준으로, 2.8nm-1에서 5.0nm-1의 사이의 범위를 남기는 마스크 처리를 한다. 이어서, 마스크 처리한 FFT상을 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 상을 취득한다. 이와 같이 취득한 상을 FFT 필터링상이라고 부른다. FFT 필터링상은 Cs 보정 고분해능 TEM상에서 주기 성분을 추출한 상이고 격자 배열을 나타낸 것이다.
도 34의 (D)에는 격자 배열이 흐트러진 부분이 파선으로 도시되었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고, 비정육각형상인 경우가 많다.
도 34의 (E)에서는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이를 점선으로 도시하였다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 주위의 격자점을 연결하면, 변형된(distorted) 육각형이나 오각형 또는/및 칠각형 등이 형성된다. 즉, 격자 배열을 변형시킴으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은, CAAC-OS가 a-b면 방향에서 원자 배열이 밀집하지 않은 것이나, 금속 원소가 치환되어 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한, a-b면 방향에서 복수의 펠릿(나노 결정)이 연결되어, 변형을 갖는 결정 구조가 된다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 예를 들어, 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여, out-of-plane법에 의한 구조 해석을 행하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm의 영역에 대하여, 프로브 직경이 50nm인 전자 빔을 피형성면에 평행으로 입사시키면, 도 35의 (A)에 나타낸 바와 같은 고리 모양의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자 빔을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)을 도 35의 (B)에 나타내었다. 도 35의 (B)를 보면 고리 모양의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자 빔을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자 빔을 입사시키면 질서성이 확인된다.
또한, 두께 10nm 미만의 영역에 프로브 직경이 1nm인 전자 빔을 입사시키면, 도 35의 (C)와 같이 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉, 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 35의 (D)에 피형성면과 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM상을 나타내었다. nc-OS는 고분해능 TEM상에서, 보조선으로 나타낸 부분 등과 같이, 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는 1nm 이상 10nm 이하의 크기이며, 특히 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 있어서의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서 결정 방위에 규칙성이 보이지 않는 것으로부터, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮아진다. 다만, nc-OS는, 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
도 36에 a-like OS의 고분해능 단면 TEM상을 나타내었다. 여기서, 도 36의 (A)는 전자 조사 시작 시에 있어서의 a-like OS의 고분해능 단면 TEM상이다. 도 36의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후에서의 a-like OS의 고분해능 단면 TEM상이다. 도 36의 (A) 및 (B)로부터, a-like OS는 전자 조사 시작 시부터, 세로 방향으로 연신(延伸)하는 줄무늬 형상의 명(明)영역이 관찰되는 것을 알 수 있다. 또한, 명영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동이거나 저밀도 영역인 것으로 추측된다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 아래에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여 전자 조사로 인한 구조의 변화를 나타내었다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 모든 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상으로부터, 모든 시료가 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층을 3층 갖고, Ga-Zn-O층을 6층 갖는 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 그 값이 0.29nm로 산출된다. 따라서, 이하에서는 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부라고 간주한다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 37은 각 시료의 결정부(22개소에서 30개소)의 평균의 크기를 조사한 예이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 37로부터, a-like OS는 TEM상의 취득 등에 의한 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 37로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2에서는 1.9nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작 시로부터 누적 전자 조사량이 4.2×108e-/nm2까지의 범위에서 결정부의 크기가 변화되지 않는 것을 알 수 있다. 도 37로부터, 누적 전자 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자 빔 조사 및 TEM의 관찰은 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자 빔 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS는, 전자 조사에 의하여 결정부의 성장이 보이는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, 공동을 갖기 때문에 a-like OS는 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 동일한 조성의 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, 능면체정(rhombohedral crystal) 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성의 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성을 갖는 단결정의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대하여 가중 평균을 사용하여 어림잡으면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
<CAC-OS의 구성>
이하에서는, 본 발명의 일 형태에 되는 트랜지스터에 사용할 수 있는 CAC(Cloud Aligned Complementary)-OS의 구성에 대하여 설명한다.
본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 표현으로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET라고 기재한 경우에는, 금속 산화물 또는 산화물 반도체를 갖는 트랜지스터라고 바꿔 말할 수 있다.
본 명세서에서, 금속 산화물이 도전체의 기능을 갖는 영역과 유전체의 기능을 갖는 영역이 혼합되어 금속 산화물 전체로는 반도체로서 기능하는 경우, CAC(Cloud Aligned Complementary)-OS(Oxide Semiconductor), 또는 CAC-metal oxide로 정의한다.
즉 CAC-OS란, 예를 들어, 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하, 또는 그 근방의 크기로 편재(偏在)한 재료의 하나의 구성이다. 또한, 이하에서는, 산화물 반도체에서 하나 또는 그 이상의 원소가 편재하고, 상기 원소를 갖는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합한 상태를 모자이크상 또는 패치상이라고도 한다.
특정한 원소가 편재한 영역은 상기 원소가 갖는 성질로 물리 특성이 결정된다. 예를 들어, 금속 산화물을 구성하는 원소 중에서도 비교적 절연체가 되는 경향이 있는 원소가 편재한 영역은 유전체 영역이 된다. 한편, 금속 산화물을 구성하는 원소 중에서도 비교적 도체가 되는 경향이 있는 원소가 편재한 영역은 도전체 영역이 된다. 또한, 도전체 영역과 유전체 영역이 모자이크상으로 혼합됨으로써, 재료는 반도체로서 기능한다.
즉, 본 발명의 일 형태에 따른 금속 산화물은, 물리 특성이 상이한 재료가 혼합된, 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)의 일종이다.
또한, 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종 또는 복수의 종류)이 포함되어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크상이 되고, 모자이크상의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(이하, 클라우드상(cloud-like)이라고도 함)이다.
즉, CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼합되는 구성을 갖는 복합 산화물 반도체이다. 또한, 본 명세서에서, 예를 들어, 제 1 영역의 원소 M에 대한 In의 원자수비가, 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 "제 1 영역은 제 2 영역에 비하여 In의 농도가 높다"라고 한다.
또한, IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수), 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은, 단결정 구조, 다결정 구조, 또는 CAAC 구조를 갖는다. 또한, CAAC 구조란, 복수의 IGZO의 나노 결정이 c축 배향을 갖고, 또한 a-b면에서는 배향하지 않고 연결된 결정 구조이다.
한편, CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란, In, Ga, Zn, 및 O를 포함하는 재료 구성에서, 일부에 Ga를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이, 각각 모자이크상으로 무작위로 분산되어 있는 구성을 말한다. 따라서, CAC-OS에서 결정 구조는 부차적인 요소이다.
또한, CAC-OS는 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조는 포함하지 않는다.
또한, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에서는 명확한 경계가 관찰되지 않는 경우가 있다.
또한, 갈륨 대신에, 알루미늄, 실리콘, 붕소, 이트륨, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종 또는 복수의 종류가 포함되는 경우, CAC-OS는 일부에 상기 원소를 주성분으로 하는 나노 입자상 영역이 관찰되고, 일부에 In을 주성분으로 하는 나노 입자상 영역이 관찰되고, 각각 모자이크상으로 무작위로 분산되어 있는 구성을 말한다.
<CAC-OS의 해석>
이어서, 각종 측정 방법을 사용하여, 기판 위에 성막한 산화물 반도체에 대하여 측정한 결과에 대하여 설명한다.
≪시료의 구성과 제작 방법≫
이하에서는, 본 발명의 일 형태에 따른 9개의 시료에 대하여 설명한다. 각 시료는 각각 산화물 반도체 성막 시의 기판 온도 및 산소 가스 유량비를 상이한 조건으로 제작된다. 또한, 시료는 기판 및 기판 위의 산화물 반도체를 갖는 구조이다.
각 시료의 제작 방법에 대하여 설명한다.
우선, 기판에는 유리 기판을 사용한다. 이어서, 스퍼터링 장치를 사용하여 유리 기판 위에 산화물 반도체로서 두께 100nm의 In-Ga-Zn 산화물을 형성한다. 성막 조건은 체임버 내의 압력이 0.6Pa이며, 타깃으로 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한다. 또한, 스퍼터링 장치 내에 설치된 산화물 타깃에 2500W의 AC 전력을 공급한다.
또한, 산화물을 성막하는 조건으로서, 기판의 온도를, 의도적으로 가열하지 않는 온도(이하, 실온 또는 R.T.라고도 함), 130℃, 또는 170℃로 하였다. 또한, Ar과 산소의 혼합 가스에 대한 산소 가스의 유량비(이하, 산소 가스 유량비라고도 함)를 10%, 30%, 또는 100%로 함으로써, 9개의 시료를 제작한다.
≪X선 회절에 의한 해석≫
본 항목에서는, 9개의 시료에 대하여 X선 회절(XRD: X-ray diffraction) 측정을 행한 결과에 대하여 설명한다. 또한, XRD 장치로서 Bruker사 제조, D8 ADVANCE를 사용하였다. 또한, 조건은 Out-of-plane법에 의한 θ/2θ 스캔에서, 주사 범위를 15deg. 내지 50deg.로 하고, 스텝 폭을 0.02deg.로 하고, 주사 속도를 3.0deg./min으로 하였다.
도 41에 Out-of-plane법을 사용하여 XRD 스펙트럼을 측정한 결과를 나타내었다. 또한, 도 41에서, 상단에는 성막 시의 기판 온도의 조건이 170℃의 시료에서의 측정 결과, 중단에는 성막 시의 기판 온도의 조건이 130℃의 시료에서의 측정 결과, 하단에는 성막 시의 기판 온도의 조건이 R.T.의 시료에서의 측정 결과를 나타내었다. 또한, 왼쪽 열에는 산소 가스 유량비의 조건이 10%인 시료에서의 측정 결과, 중앙 열에는 산소 가스 유량비의 조건이 30%인 시료에서의 측정 결과, 오른쪽 열에는 산소 가스 유량비의 조건이 100%인 시료에서의 측정 결과를 나타내었다.
도 41에 도시된 XRD 스펙트럼은 성막 시의 기판 온도를 높게 하거나, 또는 성막 시의 산소 가스 유량비의 비율을 크게 함으로써, 2θ=31° 부근의 피크 강도가 높게 된다. 또한, 2θ=31° 부근의 피크는, 피형성면 또는 상면에 실질적으로 수직인 방향에 대하여 c축 배향된 결정성 IGZO 화합물(CAAC(c-axis aligned crystalline)-IGZO라고도 함)인 것에서 유래하는 것이 알려져 있다.
또한, 도 41에 나타낸 XRD 스펙트럼은 성막 시의 기판 온도가 낮을수록, 또는 산소 가스 유량비가 작을수록 명확한 피크가 나타나지 않았다. 따라서, 성막 시의 기판 온도가 낮거나 또는 산소 가스 유량비가 작은 시료는 측정 영역의 a-b면 방향 및 c축 방향의 배향은 보이지 않는다는 것을 알 수 있다.
≪전자 현미경에 의한 해석≫
본 항목에서는, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료를, HAADF(High-Angle Annular Dark Field)-STEM(Scanning Transmission Electron Microscope)에 의하여 관찰 및 해석한 결과에 대하여 설명한다(이하, HAADF-STEM에 의하여 취득한 상은 TEM상이라고도 함).
HAADF-STEM에 의하여 취득한 평면상(이하, 평면 TEM상이라고도 함) 및 단면상(이하, 단면 TEM상이라고도 함)의 화상 해석을 행한 결과에 대하여 설명한다. 또한, TEM상은 구면 수차 보정 기능을 사용하여 관찰하였다. 또한, HAADF-STEM상의 촬영에는 일본전자 주식회사 제조, 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여, 가속 전압 200kV, 빔 직경 약 0.1nmφ의 전자선을 조사하여 행하였다.
도 42의 (A)는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 평면 TEM상이다. 도 42의 (B)는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면 TEM상이다.
≪전자선 회절 패턴의 해석≫
본 항목에서는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료에 프로브 직경이 1nm의 전자선(나노 빔 전자선이라고도 함)을 조사함으로써, 전자선 회절 패턴을 취득한 결과에 대하여 설명한다.
도 42의 (A)에 나타낸, 성막 시의 기판 온도 R.T, 산소 가스 유량비 10%로 제작한 시료의 평면 TEM상에서, 흑점 a1, 흑점 a2, 흑점 a3, 흑점 a4, 및 흑점 a5로 나타내는 전자선 회절 패턴을 관찰한다. 또한, 전자선 회절 패턴은 전자선을 조사하면서 0초의 위치에서 35초의 위치까지 일정한 속도로 이동시키면서 관찰한다. 흑점 a1의 결과를 도 42의 (C)에, 흑점 a2의 결과를 도 42의 (D)에, 흑점 a3의 결과를 도 42의 (E)에, 흑점 a4의 결과를 도 42의 (F)에, 및 흑점 a5의 결과를 도 42의 (G)에 나타내었다.
도 42의 (C), (D), (E), (F), 및 (G)로부터, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측될 수 있다. 또한, 링 형상의 영역에 복수의 스폿이 관측될 수 있다.
또한, 도 42의 (B)에 도시된, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면 TEM상에서, 흑점 b1, 흑점 b2, 흑점 b3, 흑점 b4, 및 흑점 b5로 나타낸 전자선 회절 패턴을 관찰한다. 흑점 b1의 결과를 도 42의 (H)에, 흑점 b2의 결과를 도 42의 (I)에, 흑점 b3의 결과를 도 42의 (J)에, 흑점 b4의 결과를 도 42의 (K)에, 및 흑점 b5의 결과를 도 42의 (L)에 나타내었다.
도 42의 (H), (I), (J), (K), 및 (L)로부터, 링 형상으로 휘도가 높은 영역이 관측될 수 있다. 또한, 링 형상의 영역에 복수의 스폿이 관측될 수 있다.
여기서, 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 프로브 직경 300nm의 전자선을 시료면에 평행으로 입사시키면, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함되는 회절 패턴이 확인된다. 즉, CAAC-OS는 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있다는 것을 알 수 있다. 한편, 같은 시료에 대하여 프로브 직경 300nm의 전자선을 시료면에 수직으로 입사시키면, 링 형상의 회절 패턴이 확인된다. 즉, CAAC-OS에서 a축 및 b축은 배향성을 갖지 않는다는 것을 알 수 있다.
또한, 미결정을 갖는 산화물 반도체(nano crystalline oxide semiconductor, 이하 nc-OS라고 함)에 대하여 프로브 직경이 큰(예를 들어, 50nm 이상) 전자선을 사용하는 전자선 회절을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 또한, nc-OS에 대하여 작은 프로브 직경의 전자선(예를 들어, 50nm 미만)을 사용하는 나노 빔 전자선 회절을 수행하면, 휘점(스폿)이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역에 복수의 휘점이 관측되는 경우가 있다.
성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 전자선 회절 패턴은 링 형상으로 휘도가 높은 영역과, 상기 링 영역에 복수의 휘점을 갖는다. 따라서, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료는, 전자선 회절 패턴이 nc-OS와 같게 되고, 평면 방향 및 단면 방향에서 배향성을 갖지 않는다.
상술한 바와 같이, 성막 시의 기판 온도가 낮거나 또는 산소 가스 유량비가 작은 산화물 반도체는, 어모퍼스 구조의 산화물 반도체막과도, 단결정 구조의 산화물 반도체막과도 명확히 상이한 성질을 갖는다고 추정할 수 있다.
≪원소 분석≫
본 항목에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하고, EDX 매핑(mapping)을 취득하여 평가함으로써, 성막 시의 기판 온도 R.T., 및 산소 가스 유량비 10%로 제작한 시료의 원소 분석을 행한 결과에 대하여 설명한다. 또한, EDX 측정에는, 원소 분석 장치로서 일본전자 주식회사 제조, 에너지 분산형 X선 분석 장치 JED-2300T를 사용한다. 또한, 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용한다.
EDX 측정에서는, 시료의 분석 대상 영역의 각 점에 전자선 조사를 행하고, 이에 의하여 발생되는 시료의 특성 X선 에너지와 발생 횟수를 측정하고, 각 점에 대응하는 EDX 스펙트럼을 얻는다. 본 실시형태에서는, 각 점의 EDX 스펙트럼의 피크를 In 원자의 L껍질로의 전자 전이(electron transition), Ga 원자의 K껍질로의 전자 전이, Zn 원자의 K껍질로의 전자 전이, 및 O 원자의 K껍질로의 전자 전이에 귀속시켜, 각 점에서의 각 원자의 비율을 산출한다. 이를 시료의 분석 대상 영역에 대하여 행함으로써, 각 원자의 비율의 분포가 나타내어진 EDX 매핑을 얻을 수 있다.
도 43에는, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면에서의 EDX 매핑을 나타내었다. 도 43의 (A)는 Ga 원자의 EDX 매핑(모든 원자에 대한 Ga 원자의 비율은 1.18 내지 18.64[atomic%]의 범위로 함)이다. 도 43의 (B)는 In 원자의 EDX 매핑(모든 원자에 대한 In 원자의 비율은 9.28 내지 33.74[atomic%]의 범위로 함)이다. 도 43의 (C)는 Zn 원자의 EDX 매핑(모든 원자에 대한 Zn 원자의 비율은 6.69 내지 24.99[atomic%]의 범위로 함)이다. 또한, 도 43의 (A), (B), 및 (C)는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면에서, 같은 범위의 영역을 나타낸 것이다. 또한, EDX 매핑은, 범위에서의 측정 원소가 많을수록 밝아지고 측정 원소가 적을수록 어두워지도록, 명암으로 원소의 비율을 나타낸다. 또한, 도 43에 나타낸 EDX 매핑의 배율은 720만배이다.
도 43의 (A), (B), 및 (C)에 나타낸 EDX 매핑에서는, 화상에 상대적인 명암의 분포가 보이고, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료에서 각 원자가 분포를 갖도록 존재하는 것을 확인할 수 있다. 여기서, 도 43의 (A), (B), 및 (C)에 나타낸 실선으로 둘러싸인 범위와, 파선으로 둘러싸인 범위에 주목한다.
도 43의 (A)에서는, 실선으로 둘러싸인 범위는 상대적으로 어두운 영역을 많이 포함하고, 파선으로 둘러싸인 범위는 상대적으로 밝은 영역을 많이 포함한다. 또한, 도 43의 (B)에서는, 실선으로 둘러싸인 범위는 상대적으로 밝은 영역을 많이 포함하고, 파선으로 둘러싸인 범위는 상대적으로 어두운 영역을 많이 포함한다.
즉, 실선으로 둘러싸인 범위는 In 원자가 상대적으로 많은 영역이고, 파선으로 둘러싸인 범위는 In 원자가 상대적으로 적은 영역이다. 여기서, 도 43의 (C)에서는, 실선으로 둘러싸인 범위에서 오른쪽은 상대적으로 밝은 영역이고, 왼쪽은 상대적으로 어두운 영역이다. 따라서, 실선으로 둘러싸인 범위는 InX2ZnY2OZ2 또는 InOX1 등이 주성분인 영역이다.
또한, 실선으로 둘러싸인 범위는 Ga 원자가 상대적으로 적은 영역이고, 파선으로 둘러싸인 범위는 Ga 원자가 상대적으로 많은 영역이다. 도 43의 (C)에서는, 파선으로 둘러싸인 범위에서, 왼쪽 위의 영역은 상대적으로 밝은 영역이고, 오른쪽 아래의 영역은 상대적으로 어두운 영역이다. 따라서, 파선으로 둘러싸인 범위는, GaOX3 또는 GaX4ZnY4OZ4 등이 주성분인 영역이다.
또한, 도 43의 (A), (B), 및 (C)로부터, In 원자의 분포는 Ga 원자보다 비교적 균일하게 분포되고, InOX1이 주성분인 영역은 InX2ZnY2OZ2가 주성분이 되는 영역을 개재하여 서로 연결되도록 형성되는 것과 같이 보인다. 이와 같이, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 클라우드상으로 퍼져 형성되어 있다.
이와 같이, GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되어 혼합하는 구조를 갖는 In-Ga-Zn 산화물을 CAC-OS라고 부를 수 있다.
또한, CAC-OS에서의 결정 구조는 nc 구조를 갖는다. CAC-OS가 갖는 nc 구조는, 전자선 회절상에서, 단결정, 다결정, 또는 CAAC 구조를 포함하는 IGZO에 기인하는 휘점(스폿) 이외에도, 몇 군데 이상의 휘점(스폿)을 갖는다. 또는, 몇 군데 이상의 휘점(스폿)에 더하여, 링 형상으로 휘도가 높은 영역이 나타나는 것으로 결정 구조가 정의된다.
또한, 도 43의 (A), (B), 및 (C)로부터, GaOX3이 주성분인 영역, 및 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역의 크기는 0.5nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하로 관찰된다. 또한, 바람직하게는 EDX 매핑에서, 각 원소가 주성분인 영역의 직경은 1nm 이상 2nm 이하로 한다.
상술한 바와 같이, CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과 상이한 구조이고, IGZO 화합물과 상이한 성질을 갖는다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크상인 구조를 갖는다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역에 비하여 도전성이 높은 영역이다. 즉, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)가 구현될 수 있다.
한편, GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 비하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써, 누설 전류가 억제되어, 양호한 스위칭 동작이 구현될 수 있다.
따라서, CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 구현할 수 있다.
또한, CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서, CAC-OS는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
이상과 같이, 산화물 반도체는 다양한 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS, CAC-OS 중 2종 이상 갖는 적층막이어도 좋다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태의 액정 표시 장치를 갖는 터치 패널 모듈 및 전자 기기에 대하여 도 38 내지 도 40을 사용하여 설명한다.
도 38에 도시된 터치 패널 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), 프레임(8009), 프린트 기판(8010), 및 배터리(8011)를 갖는다.
본 발명의 일 형태에 따른 액정 표시 장치는 예를 들어, 터치 패널(8004)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004)의 크기에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널에 중첩시켜 사용할 수 있다. 또한, 터치 패널(8004)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부가할 수도 있다. 또한, 터치 패널(8004)의 각 화소 내에 광 센서를 제공하여, 광학식의 터치 패널로 하는 것도 가능하다.
또한, 투과형 액정 소자를 사용한 경우에는, 도 38에 도시된 바와 같이 백라이트(8007)를 제공하여도 좋다. 백라이트(8007)는 광원(8008)을 갖는다. 또한, 도 38에 백라이트(8007) 위에 광원(8008)을 배치하는 구성을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 유기 EL 소자 등의 자발광형의 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에 있어서는 백라이트(8007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(8009)은 터치 패널(8004)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 갖는다. 또한 프레임(8009)은 방열판으로서의 기능을 갖고 있어도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원은 외부의 상용 전원이어도 좋고, 별도로 제공한 배터리(8011)에 의한 전원이어도 좋다. 상용 전원을 사용하는 경우, 배터리(8011)는 생략 가능하다.
또한, 터치 패널(8004)은 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
도 39의 (A) 내지 (H) 및 도 40은 전자 기기를 도시한 도면이다. 이들 전자 기기는 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액체, 자기(磁氣), 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도(傾度), 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 및 마이크로폰(5008) 등을 가질 수 있다.
도 39의 (A)는 모바일 컴퓨터이며, 상술한 것 외에, 스위치(5009) 및 적외선 포트(5010) 등을 가질 수 있다. 도 39의 (B)는 기록 매체를 구비한 휴대용 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 39의 (C)는 텔레비전 장치이며, 상술한 것 외에 스탠드(5012) 등을 가질 수 있다. 또한, 텔레비전 장치의 조작은 하우징(5000)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(5013) 등에 의하여 행해질 수 있다. 리모트 컨트롤러(5013)가 구비한 조작 키에 의하여, 채널이나 음량의 조작을 행할 수 있고, 표시부(5001)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(5013)에 이 리모트 컨트롤러(5013)로부터 출력되는 정보를 표시하는 표시부를 제공하는 구성으로 하여도 좋다. 도 39의 (D)는 휴대용 게임기이며, 상술한 것 외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 39의 (E)는, 텔레비전 수상 기능을 갖는 디지털 카메라이며, 상술한 것 외에, 안테나(5014), 셔터 버튼(5015), 및 수상부(5016) 등을 가질 수 있다. 도 39의 (F)는 휴대용 게임기이며, 상술한 것 외에 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 39의 (G)는 포터블 텔레비전 수상기이며, 상술한 것 외에, 신호를 송수신할 수 있는 충전기(5017) 등을 가질 수 있다. 도 39의 (H)는 손목시계형 정보 단말이며, 상술한 것 외에, 밴드(5018) 및 버클(5019) 등을 가질 수 있다. 베젤 부분을 겸하는 하우징(5000)에 탑재된 표시부(5001)는, 비직사각 형상의 표시 영역을 갖는다. 표시부(5001)는 시각을 나타내는 아이콘(5020) 및 그 외의 아이콘(5021) 등을 표시할 수 있다. 도 40의 (A)는 디지털 사이니지(Digital Signage: 전자 간판)이다. 도 40의 (B)는 원기둥 형상의 기둥에 장착된 디지털 사이니지이다.
도 39의 (A) 내지 (H) 및 도 40에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기는, 하나의 표시부에 주로 화상 정보를 표시하고, 다른 하나의 표시부에 주로 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기는 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장됨)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 39의 (A) 내지 (H) 및 도 40에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에서 제시한 전자 기기는, 어떤 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 본 발명의 일 형태에 따른 액정 표시 장치를 상기 표시부에 적용할 수 있다.
(본 명세서 등의 기재에 관한 부기)
상술한 실시형태 및 실시형태에서의 각 구성의 설명에 대하여 이하에 부기한다.
<실시형태에 기재된 본 발명의 일 형태에 관한 부기>
각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태 중에 복수의 구성예가 기재되는 경우에는 구성예들을 서로 적절히 조합할 수 있다.
또한 어느 하나의 실시형태에 기재되는 내용(일부의 내용이어도 좋음)은 그 실시형태에 기재되는 다른 내용(일부의 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에 기재되는 내용(일부의 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 행할 수 있다.
또한 실시형태 중에서 기재하는 내용이란 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 가리킨다.
또한 어느 하나의 실시형태에 기재되는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에 기재되는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에 기재되는 도면(일부이어도 좋음)을 조합함으로써 더 많은 도면을 구성할 수 있다.
또한, 각 실시형태에서의 본 발명의 일 형태를 설명하였지만, 본 발명의 일 형태는 이들에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 실시형태 2에서는, 트랜지스터(203a) 등의 트랜지스터의 채널 형성 영역이, 폴리 실리콘 또는 산화물 반도체를 갖는 경우의 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 다양한 반도체를 가져도 좋다. 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨비소, 알루미늄갈륨비소, 인듐 인, 질화 갈륨, 또는, 유기 반도체 등의 적어도 하나를 갖고 있어도 좋다.
<도면을 설명하는 기재에 관한 부기>
본 명세서 등에서 '위에', '아래에' 등의 배치를 나타내는 어구는 각 구성의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하였다. 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화한다. 그러므로 배치를 나타내는 어구는 명세서에서 설명한 기재에 한정되지 않고 상황에 따라 적절히 바꿔 말할 수 있다.
또한 '위'나 '아래'라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이고, 또한 직접 접촉되어 있는 것을 한정하는 것은 아니다. 예를 들어 '절연층 A 위의 전극 B'라는 표현은 절연층 A 위에 전극 B가 직접 접촉되어 형성될 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 본 명세서 등에서 블록도에서는 구성 요소를 기능별로 분류하고 서로 독립된 블록으로서 도시하였다. 그러나 실제 회로 등에서는 구성 요소를 기능별로 구분하기 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우나 복수의 회로에 걸쳐 하나의 기능이 관련되는 경우가 있을 수 있다. 그러므로 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 도면에서 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 도시한 것이다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 명확성을 위하여 모식적으로 도시된 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는 타이밍 차이로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한 도면에서 상면도(평면도, 레이아웃이라고도 함)나 사시도 등에서 도면의 명확성을 위하여 일부 구성 요소에 대한 기재를 생략한 경우가 있다.
<바꿔 말하기 가능한 기재에 관한 부기>
본 명세서 등에서 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을 '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자)라고 표기하고, 소스와 드레인 중 다른 쪽을 '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)라고 표기하였다. 이것은 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인의 호칭은 소스(드레인) 단자나 소스(드레인) 전극 등 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어 '전극'은 '배선'의 일부로서 사용되는 경우가 있고 그 반대도 마찬가지이다. 또한 '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위와의 전위차를 가리키고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 의미한다고 한정되는 것은 아니다. 또한 전위는 상대적인 것이고 기준이 되는 전위에 따라서는 배선 등에 공급하는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에서 '막', '층' 등의 어구는 경우에 따라서는, 또는 상황에 따라서는 서로 교체할 수 있다. 예를 들어 '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에 있어서, 1개의 화소에 1개의 트랜지스터 및 1개의 용량 소자를 구비한 1T-1C 구조의 회로 구성을 나타내고 있지만, 본 실시형태는 이에 한정되지 않는다. 1개의 화소에 2개 이상의 트랜지스터 및 2개 이상의 용량 소자를 갖는 회로 구성으로 할 수도 있고, 별도의 배선이 추가로 형성되어, 다양한 회로 구성으로 하여도 좋다.
<어구의 정의에 관한 부기>
이하에서는 상술한 실시형태 중에서 언급하지 않았던 어구의 정의에 대하여 설명한다.
[스위치에 대하여]
본 명세서 등에서 스위치란 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖는 것을 말한다. 또는 스위치란 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.
일례로서는 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 즉 스위치는 전류를 제어할 수 있는 것이면 좋고 특정한 것에 한정되지 않는다.
전기적 스위치의 일례로서는 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 및 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 '도통 상태'란 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 볼 수 있는 상태를 말한다. 또한 트랜지스터의 '비도통 상태'란 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 볼 수 있는 상태를 가리킨다. 또한 트랜지스터를 단순히 스위치로서 동작시키는 경우에는 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는 디지털 마이크로 미러 디바이스(DMD)처럼 MEMS(마이크로·일렉트로·메카니컬·시스템)) 기술을 사용한 스위치가 있다. 이 스위치는 기계적으로 움직일 수 있는 전극을 갖고, 그 전극이 움직임으로써 도통과 비도통을 제어하여 동작한다.
[채널 길이에 대하여]
본 명세서 등에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
또한 하나의 트랜지스터에서 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수 없다. 즉 하나의 트랜지스터의 채널 길이는 하나의 값으로 결정되지 않는 경우가 있다. 그러므로 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 길이로 한다.
[채널 폭에 대하여]
본 명세서 등에서 채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보는 부분의 길이를 말한다.
또한 하나의 트랜지스터에서 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수 없다. 즉 하나의 트랜지스터의 채널 폭은 하나의 값으로 결정되지 않는 경우가 있다. 그러므로 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 부름)과 트랜지스터의 상면도에 도시된 채널 폭(이하, 겉보기상 채널 폭이라고 부름)이 상이한 경우가 있다. 예를 들어 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 도시된 겉보기상 채널 폭보다 크게 되어 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에 도시된 겉보기상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 더 크다.
그러나 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭의 실측에 의한 어림잡기가 어려워지는 경우가 있다. 예를 들어 설계값을 바탕으로 실효적인 채널 폭을 어림잡으려면 반도체의 형상을 이미 알고 있다는 가정이 필요하다. 따라서 반도체의 형상을 정확히 모르는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그러므로 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 중첩되는 영역에서 소스와 드레인이 마주 보는 부분의 길이인 겉보기상 채널 폭을 'Surrounded Channel Width(SCW)'라고 부르는 경우가 있다. 또한 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 겉보기상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 겉보기상 채널 폭, 및 SCW 등은 단면 TEM상 등을 취득하고, 그 화상을 해석하는 방법 등에 의하여 값을 결정할 수 있다.
또한 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 구하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와 상이한 값을 취하는 경우가 있다.
[화소에 대하여]
본 명세서 등에서 화소란 예를 들어 밝기를 제어할 수 있는 하나의 요소를 나타내는 것으로 한다. 따라서, 일례로서는, 하나의 화소란 하나의 색 요소를 나타내는 것으로 하고, 그 색 요소 하나로 밝기를 표현한다. 따라서, R(적색) G(녹색) B(청색)의 색 요소로 이루어진 컬러 표시 장치의 경우에는, 화상의 최소 단위는 R의 화소와 G의 화소와 B의 화소의 3화소로 구성되는 것으로 한다.
또한, 색 요소는 3색에 한정되지 않고, 3색 이상이라도 좋고 예를 들어 RGBW(W는 백색)나, RGB에 옐로우, 시안, 마젠타를 추가한 것 등이 있다.
[표시 소자에 대하여]
본 명세서 등에 있어서, 발광 소자(104) 등의 표시 소자란, 전기적 작용 또는 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖는 것이다. 표시 소자의 일례로서는, EL(일렉트로루미네선스) 소자, LED 칩(백색 LED 칩, 적색 LED 칩, 녹색 LED 칩, 청색 LED 칩 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 카본 나노 튜브를 사용한 표시 소자, 액정 소자, 전자 잉크, 일렉트로Ÿ‡팅 소자, 전기 영동 소자, 플라스마 디스플레이(PDP), MEMS(마이크로·일렉트로·메카니컬·시스템)을 사용한 표시 소자(예를 들어, 그레이팅 라이트 밸브(GLV), 디지털 마이크로 미러 디바이스(DMD), DMS(디지털·마이크로·셔터), MIRASOL(등록 상표), IMOD(Interferometric Modulation) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 압전 세라믹 디스플레이 등), 카본 나노 튜브, 또는, 양자 도트 등이 있다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, Electric Liquid Powder(등록 상표)), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 양자 도트를 각 화소에 이용한 표시 장치의 일례로서는 양자 도트 디스플레이 등이 있다. 또한, 양자 도트는 표시 소자로서가 아니라, 백라이트의 일부에 제공하여도 좋다. 양자 도트를 이용함으로써, 색순도가 높은 표시를 수행할 수 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감할 수 있다. 또한, LED 칩을 이용하는 경우, LED 칩의 전극이나 질화물 반도체 아래에, 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이, 그래핀이나 그래파이트를 제공함으로써, 그 위에 질화물 반도체, 예를 들어, 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 그 위에, 결정을 갖는 p형 GaN 반도체층 등을 제공하여, LED 칩을 구성할 수 있다. 또한, 그래핀이나 그래파이트와 결정을 갖는 n형 GaN 반도체층 사이에 AlN층을 제공하여도 좋다. 또한, LED 칩이 갖는 GaN 반도체층은 MOCVD로 성막하여도 좋다. 다만, 그래핀을 제공함으로써, LED 칩이 갖는 GaN 반도체층은 스퍼터링법으로 성막할 수도 있다. 또한, MEMS(마이크로·일렉트로·메카니컬·시스템)를 이용한 표시 소자에서는 표시 소자가 밀봉되어 있는 공간(예를 들어, 표시 소자가 배치되어 있는 소자 기판과, 소자 기판에 대향하여 배치되어 있는 대향 기판과의 사이)에 건조제를 배치하여도 좋다. 건조제를 배치함으로써, MEMS 등이 수분에 의하여 움직이기 어려워지거나, 열화되기 쉬워지는 것을 방지할 수 있다.
[접속에 대하여]
본 명세서 등에서 'A와 B가 접속되어 있다'란 A와 B가 직접 접속되어 있는 것 외에 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서 'A와 B가 전기적으로 접속되어 있다'란 A와 B 사이에 어떤 전기적 작용을 갖는 대상물이 존재할 때 A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.
또한, 예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접적으로 접속되고 Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공되어 있다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 사용하여, 회로 구성에서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 사용하여, 회로 구성에서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층 등)인 것으로 한다.
A1-A2: 일점쇄선
B1-B2: 일점쇄선
D1: 데이터
D2: 데이터
DL_n: 데이터선
DL_1: 데이터선
DL_2: 데이터선
DL_3: 데이터선
GL_m: 게이트선
GL_1: 게이트선
GL_2: 게이트선
NLC1: 노드
NLC2: 노드
P1: 기간
P2: 기간
P11: 기간
P12: 기간
P13: 기간
10_A: 화소
10_B: 화소
10_1: 화소
10_2: 화소
10_3: 화소
10_4: 화소
10_5: 화소
10_6: 화소
10_7: 화소
10_8: 화소
10_9: 화소
10_10: 화소
10_11: 화소
10_12: 화소
11: 트랜지스터
11_1: 트랜지스터
11_2: 트랜지스터
13_0: 곡선
13_1: 곡선
15: 데이터 전이 기간
16: 기간
21: 표시부
22: 게이트선 구동 회로
22B: 게이트선 구동 회로
23: 데이터선 구동 회로
24: 제어선 구동 회로
31: 도전막
32: 반도체막
33A: 도전막
33B: 도전막
34: 도전막
35: 개구부
36: 도전막
41: 도전막
42: 슬릿
51: 기판
52: 절연막
53: 절연막
54: 절연막
55: 절연막
56: 절연막
102: 기판
104: 발광 소자
106: 절연막
107: 절연막
114: 절연막
116: 절연막
141: 개구
142: 개구
193: 타깃
194: 플라스마
201a: 트랜지스터
203a: 트랜지스터
205a: 접속부
207a: 액정 소자
211: 기판
213: 절연막
215: 절연막
217: 절연막
219: 절연막
221: 게이트 전극
223: 산화물 반도체막
225a: 소스 전극
225b: 드레인 전극
226: 도전막
227: 산화물 도전막
227a: 산화물 반도체막
231: 도전막
233: 도전막
235: 도전막
241: 착색막
243: 차광막
245: 절연막
247: 스페이서
249: 액정
251: 도전막
252: 도전막
253: 절연막
254: 도전막
255: 도전막
257: 접속체
259: FPC
261: 기판
265: 접착층
267: 접속체
268: IC
269: FPC
270: 트랜지스터
270A: 트랜지스터
270B: 트랜지스터
300: 액정 표시 장치
301: 표시부
302: 게이트선 구동 회로
303: 화소
502: 기판
504: 도전막
506: 절연막
507: 절연막
508: 산화물 반도체막
508a: 산화물 반도체막
508b: 산화물 반도체막
508c: 산화물 반도체막
511a: 산화물 반도체막
511b: 산화물 도전막
512a: 도전막
512b: 도전막
514: 절연막
516: 절연막
518: 절연막
519: 절연막
552a: 개구부
552b: 개구부
552c: 개구부
5000: 하우징
5001: 표시부
5002: 표시부
5003: 스피커
5004: LED 램프
5005: 조작 키
5006: 접속 단자
5007: 센서
5008: 마이크로폰
5009: 스위치
5010: 적외선 포트
5011: 기록 매체 판독부
5012: 스탠드
5013: 리모트 컨트롤러
5014: 안테나
5015: 셔터 버튼
5016: 수상부
5017: 충전기
5018: 밴드
5019: 버클
5020: 아이콘
5021: 아이콘
6500: 터치 패널 모듈
6501: 회로 유닛
6502: 데이터선 구동 회로
6503: 센서 구동 회로
6504: 검출 회로
6505: 타이밍 컨트롤러
6506: 화상 처리 회로
6510: 터치 패널
6511: 표시부
6512: 입력부
6513: 게이트선 구동 회로
6520: IC
6530: IC
6531: 기판
6532: 대향 기판
6533: FPC
6534: PCB
6540: CPU
8000: 터치 패널 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8007: 백라이트
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리

Claims (12)

  1. 제 1 화소와, 제 2 화소와, 제 1 배선과, 제 2 배선과, 제 3 배선과, 제 4 배선을 갖고,
    상기 제 1 화소는 제 1 트랜지스터와, 제 1 액정 소자를 갖고,
    상기 제 2 화소는 제 2 트랜지스터와, 제 2 액정 소자를 갖고,
    상기 제 1 트랜지스터는 제 1 게이트와, 제 2 게이트를 갖고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 1 액정 소자와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트는 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 2 게이트는 상기 제 3 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터는 제 1 게이트와, 제 2 게이트를 갖고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 2 액정 소자와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 1 게이트는 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 게이트는 상기 제 4 배선과 전기적으로 접속되고,
    상기 제 1 배선은 비디오 전압을 상기 제 1 화소 및 상기 제 2 화소에 전달하는 기능을 갖고,
    상기 제 2 배선은 주사 신호를 상기 제 1 화소 및 상기 제 2 화소에 전달하는 기능을 갖고,
    상기 제 3 배선은 상기 제 1 트랜지스터의 문턱 전압을 제어하기 위한 제 1 제어 신호를 전달하는 기능을 갖고,
    상기 제 4 배선은 상기 제 2 트랜지스터의 문턱 전압을 제어하기 위한 제 2 제어 신호를 전달하는 기능을 갖고,
    상기 제 1 제어 신호가 하이 레벨로 설정된 기간과 상기 제 2 제어 신호가 하이 레벨로 설정된 기간은 상이한 것을 특징으로 하는 액정 표시 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 화소와, 제 2 화소와, 제 1 배선과, 제 2 배선과, 제 3 배선과, 제 4 배선을 갖고,
    상기 제 1 화소는 제 1 트랜지스터와, 제 1 액정 소자를 갖고,
    상기 제 2 화소는 제 2 트랜지스터와, 제 2 액정 소자를 갖고,
    상기 제 1 트랜지스터는 제 1 게이트와, 제 2 게이트를 갖고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 1 액정 소자와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트는 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 2 게이트는 상기 제 3 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터는 제 1 게이트와, 제 2 게이트를 갖고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 2 액정 소자와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 1 게이트는 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 게이트는 상기 제 4 배선과 전기적으로 접속되고,
    상기 제 1 배선은 비디오 전압을 상기 제 1 화소 및 상기 제 2 화소에 전달하는 기능을 갖고,
    상기 제 2 배선은 주사 신호를 상기 제 1 화소 및 상기 제 2 화소에 전달하는 기능을 갖고,
    상기 제 3 배선은 상기 제 1 트랜지스터의 문턱 전압을 제어하기 위한 제 1 제어 신호를 전달하는 기능을 갖고,
    상기 제 4 배선은 상기 제 2 트랜지스터의 문턱 전압을 제어하기 위한 제 2 제어 신호를 전달하는 기능을 갖고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 채널 형성 영역에 산화물 반도체를 포함하고,
    상기 제 1 제어 신호가 하이 레벨로 설정된 기간과 상기 제 2 제어 신호가 하이 레벨로 설정된 기간은 상이한 것을 특징으로 하는 액정 표시 장치.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 제 3 배선 및 상기 제 4 배선은 광을 투과하는 기능을 갖는 것을 특징으로 하는 액정 표시 장치.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 게이트는 상기 제 1 트랜지스터의 상기 제 2 게이트와 중첩되는 영역을 포함하고,
    상기 제 2 트랜지스터의 상기 제 1 게이트는 상기 제 2 트랜지스터의 상기 제 2 게이트와 중첩되는 영역을 포함하는 것을 특징으로 하는 액정 표시 장치.
  9. 제 1 항 또는 제 6 항에 있어서,
    상기 제 1 제어 신호 및 상기 제 2 제어 신호 각각의 주파수는 상기 주사 신호의 주파수보다 작은 것을 특징으로 하는 액정 표시 장치.
  10. 제 1 항 또는 제 6 항에 있어서,
    상기 비디오 전압의 전압 진폭은 상기 제 1 제어 신호 또는 상기 제 2 제어 신호의 전압 진폭보다 작은 것을 특징으로 하는 액정 표시 장치.
  11. 제 1 항 또는 제 6 항의 액정 표시 장치를 갖는 전자 기기.
  12. 제 1 항 또는 제 6 항에 있어서,
    상기 제 1 제어 신호가 하이 레벨로 설정되는 기간에, 상기 주사 신호가 하이 레벨로 설정될 때, 상기 제 1 트랜지스터는 온 상태로 되고 상기 제 2 트랜지스터는 오프 상태로 되며,
    상기 제 2 제어 신호가 하이 레벨로 설정되는 기간에, 상기 주사 신호가 하이 레벨로 설정될 때, 상기 제 1 트랜지스터는 오프 상태로 되고 상기 제 2 트랜지스터는 온 상태로 되는 액정 표시 장치.
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