KR20240006476A - 반도체 장치 및 터치 패널 - Google Patents

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KR20240006476A
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šœ페이 야마자키
하지메 기무라
마사미 진쵸
야스하루 호사카
나오토 고토
다카히로 이구치
다이스케 구로사키
준이치 고에즈카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 도전성을 갖는 산화물 반도체막을 갖는 터치 패널을 제공한다.
트랜지스터, 제 2 절연막, 및 터치 센서를 갖는 터치 패널이고, 트랜지스터는 게이트 전극, 게이트 절연막, 제 1 산화물 반도체막, 소스 전극 및 드레인 전극, 제 1 절연막, 및 제 2 산화물 반도체막을 갖고, 제 2 절연막은 제 2 산화물 반도체막이 제 1 절연막과 제 2 절연막 사이에 위치하도록 제 2 산화물 반도체막 위에 제공되고, 터치 센서는 제 1 전극 및 제 2 전극을 갖고, 제 1 전극 및 제 2 전극 중 어느 한쪽이 제 2 산화물 반도체막을 포함하는 터치 패널이다.

Description

반도체 장치 및 터치 패널{SEMICONDUCTOR DEVICE AND TOUCH PANEL}
본 발명의 일 형태는 반도체 장치에 관한 것이다. 또는, 본 발명의 일 형태는 터치 패널에 관한 것이다. 또는, 본 발명의 일 형태는 표시 장치에 관한 것이다. 또는, 본 발명의 일 형태는 입출력 장치에 관한 것이다. 또는, 본 발명의 일 형태는 입력 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태는, 물건, 방법, 또는 제조 방법에 관한 것이다. 본 발명의 일 형태는, 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 본 명세서 등에 더 구체적으로 개시되는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 모든 장치를 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 반도체 회로, 연산 장치, 및 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 입력 장치, 입출력 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 사용되고 있는 트랜지스터는 유리 기판 위에 형성된 비정질 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등의 실리콘 반도체에 의하여 구성되어 있다. 또한, 상기 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
근년에 들어, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목받고 있다. 또한, 본 명세서에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다. 예를 들어, 산화물 반도체로서, 산화 아연 또는 In-Ga-Zn계 산화물을 사용한 트랜지스터를 제작하고, 상기 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조). 또한, 다양한 터치 센서가 개발되고 있다(특허문헌 3~특허문헌 7 참조).
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보 일본국 특개 2011-197685호 공보 일본국 특개 2014-44537호 공보 일본국 특개 2014-178847호 공보 미국 특허 제 7920129호 명세서 일본국 특개 2009-244958호 공보
본 발명의 일 형태는 도전성을 갖는 산화물 반도체막을 갖는 터치 패널을 제공하는 것을 과제 중 하나로 한다. 또는, 구성이 간략화된 터치 패널을 제공하는 것을 과제 중 하나로 한다. 또는, 신규 입력 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 입출력 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는, 트랜지스터, 제 2 절연막, 및 터치 센서를 갖는 반도체 장치이고, 트랜지스터는 게이트 전극, 게이트 전극에 접촉하여 제공된 게이트 절연막, 게이트 절연막에 접촉하여 제공되고 게이트 전극과 중첩하는 위치에 제공된 제 1 산화물 반도체막, 제 1 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극, 제 1 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제공된 제 1 절연막, 및 제 1 절연막 위에 있고 제 1 산화물 반도체막과 중첩하는 위치에 제공된 제 2 산화물 반도체막을 갖고, 제 2 절연막은 제 2 산화물 반도체막이 제 1 절연막과 제 2 절연막 사이에 위치하도록 제 2 산화물 반도체막 위에 제공되고, 터치 센서는 제 1 전극 및 제 2 전극을 갖고, 제 1 전극 및 제 2 전극 중 어느 한쪽이 제 3 산화물 반도체막을 포함하고, 제 2 산화물 반도체막 및 제 3 산화물 반도체막은 같은 층에 형성되는 반도체 장치이다.
상기에서, 제 2 산화물 반도체막 및 제 3 산화물 반도체막의 막 두께가 30nm 이상 70nm 이하인 것이 바람직하다.
또한, 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막은 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf를 나타냄)인 상기 반도체 장치도 본 발명의 일 형태이다.
또한, 제 1 절연막은 산소를 포함하고, 제 2 절연막은 수소를 포함하는 상기 반도체 장치도 본 발명의 일 형태이다.
또한, 한 쌍의 전극 사이에 제 2 절연막을 포함하는 용량 소자를 갖고, 용량 소자는 가시광에서 투광성을 갖고, 용량 소자의 한 쌍의 전극 중 한쪽이 제 3 산화물 반도체막을 포함하는 상기 반도체 장치도 본 발명의 일 형태이다.
또한, 제 1 전극 및 제 2 전극이 제 3 산화물 반도체막을 포함하는 상기 반도체 장치도 본 발명의 일 형태이다.
또한, 상술한 반도체 장치, 도전막, 및 액정 소자를 갖고, 도전막은 화소 전극으로서의 기능을 갖고, 제 3 산화물 반도체막은 공통 전극으로서의 기능을 갖고, 용량 소자의 한 쌍의 전극 중 다른 쪽이 도전막을 포함하는 터치 패널도 본 발명의 일 형태이다.
또한, 상술한 반도체 장치 및 발광 소자를 갖는 터치 패널이고, 발광 소자는 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이에 위치하는 EL층을 갖는 터치 패널도 본 발명의 일 형태이다.
또한, 제 1 전극 및 제 2 전극이 제 3 산화물 반도체막을 포함하는 상기 터치 패널도 본 발명의 일 형태이다.
또한, 제 1 전극 및 제 2 전극 중 다른 쪽이 상부 전극을 포함하는 상기 터치 패널도 본 발명의 일 형태이다.
또한, 상술한 반도체 장치와, 스위치, 스피커, 표시부, 또는 하우징을 갖는 전자 기기도 본 발명의 일 형태이다.
또한, 상술한 터치 패널과, 스위치, 스피커, 표시부, 또는 하우징을 갖는 전자 기기도 본 발명의 일 형태이다.
본 발명의 일 형태에 의하여 도전성을 갖는 산화물 반도체막을 갖는 터치 패널을 제공할 수 있다. 또는, 구성이 간략화된 터치 패널을 제공할 수 있다. 또는, 신규 입력 장치를 제공할 수 있다. 또는, 신규 입출력 장치를 제공할 수 있다.
도 1은 실시형태에 따른 터치 센서의 블록도 및 타이밍 차트도.
도 2는 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 3은 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 4는 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 5는 실시형태에 따른 터치 센서 및 화소의 동작을 설명하기 위한 도면.
도 6은 실시형태에 따른 터치 패널의 방식을 도시한 단면 개략도.
도 7은 실시형태에 따른 터치 패널의 일례를 도시한 사시도.
도 8은 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 9는 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 10은 실시형태에 따른 터치 센서 전극의 구성을 도시한 상면도.
도 11은 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 12는 실시형태에 따른 터치 센서 전극의 구성을 도시한 상면도.
도 13은 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 14는 실시형태에 따른 터치 센서 전극의 구성을 도시한 상면도.
도 15는 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 16은 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 17은 실시형태에 따른 터치 센서 전극의 구성을 도시한 상면도.
도 18은 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 19는 실시형태에 따른 터치 센서 전극의 구성을 도시한 상면도.
도 20은 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 21은 실시형태에 따른 터치 센서 전극의 구성을 도시한 상면도.
도 22는 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 23은 실시형태에 따른 터치 패널의 일례를 도시한 단면도.
도 24는 실시형태에 따른 터치 센서 전극의 구성을 도시한 상면도.
도 25는 실시형태에 따른 트랜지스터 등의 제작 방법을 도시한 단면도.
도 26은 실시형태에 따른 트랜지스터 등의 제작 방법을 도시한 단면도.
도 27은 실시형태에 따른 트랜지스터 등의 제작 방법을 도시한 단면도.
도 28은 실시형태에 따른 트랜지스터 등의 제작 방법을 도시한 단면도.
도 29는 실시형태에 따른 트랜지스터 등의 구성을 도시한 단면도.
도 30은 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 모식도.
도 31은 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM 이미지.
도 32는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 도면.
도 33은 CAAC-OS의 전자 회절 패턴을 나타낸 도면.
도 34는 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 도면.
도 35는 CAAC-OS의 성막 방법을 설명하기 위한 도면.
도 36은 InMZnO4의 결정을 설명하기 위한 도면.
도 37은 CAAC-OS의 성막 방법을 설명하기 위한 도면.
도 38은 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 39는 트랜지스터의 일례를 도시한 단면도.
도 40은 밴드 구조를 설명하기 위한 도면.
도 41은 트랜지스터의 일례를 도시한 단면도.
도 42는 발광 소자의 구성예를 설명하기 위한 도면.
도 43은 실시형태에 따른 표시 모듈을 설명하기 위한 도면.
도 44는 실시형태에 따른 전자 기기를 설명하기 위한 도면.
도 45는 실시형태에 따른 전자 기기를 설명하기 위한 도면.
실시형태에 대하여, 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에서 설명하는 발명의 구성에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정하는 것은 아니다.
또한, "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있는 경우가 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꾸거나, "절연층"이라는 용어를 "절연막"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서 "반도체"라고 표기되더라도, 예를 들어, 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 "반도체"는 "절연체"라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 "절연체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한, 본 명세서 등에서, "반도체"라고 표기되더라도, 예를 들어, 도전성이 충분히 높은 경우에는 "도전체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "도전체"는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 "반도체"는 "도전체"라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 "도전체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀔 수 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 바꿔서 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 패터닝이란 포토리소그래피 공정에 의하여 수행되는 것으로 한다. 다만, 패터닝은 포토리소그래피 공정에 한정되지 않고, 그 외의 공정에 의해서도 수행될 수 있다. 또한, 포토리소그래피 공정에서 형성된 마스크는 에칭 처리 후에 제거하는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 터치 센서 또는 터치 패널의 구동 방법, 모드, 구성예, 및 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 도면을 참조하여 설명한다.
[센서의 검출 방법의 예]
도 1의 (A)는 상호 용량 방식의 터치 센서의 구성을 도시한 블록도이다. 도 1의 (A)에는 펄스 전압 출력 회로(601) 및 전류 검출 회로(602)를 도시하였다. 또한, 도 1의 (A)에서는, 일례로서, 펄스 전압이 공급되는 전극(621)을 6개의 배선(X1~X6)으로서 나타내고, 전류의 변화를 검출하는 전극(622)을 6개의 배선(Y1~Y6)으로서 나타내고 있다. 또한, 전극의 수는 이에 한정되지 않는다. 또한, 도 1의 (A)에는 전극(621) 및 전극(622)이 중첩되거나, 또는 전극(621) 및 전극(622)이 근접하여 배치됨으로써 형성되는 용량 소자(603)를 도시하였다. 또한, 전극(621) 및 전극(622)은 그 기능이 서로 치환되어도 좋다.
펄스 전압 출력 회로(601)는, 일례로서는, 배선(X1~X6)에 순차적으로 펄스 전압을 인가하기 위한 회로이다. 배선(X1~X6)에 펄스 전압이 인가됨으로써, 용량 소자(603)를 형성하는 전극(621)과 전극(622) 사이에 전계가 발생된다. 그리고, 펄스 전압에 의하여 용량 소자(603)에 전류가 흐른다. 이 전극 사이에 발생되는 전계는, 손가락이나 펜 등으로 터치되어 차폐되는 등에 의하여 변화된다. 즉, 손가락이나 펜 등으로 터치 등이 수행됨으로써 용량 소자(603)의 용량값이 변화된다. 이와 같이, 손가락이나 펜 등으로 터치 등이 수행되어 용량값이 변화되는 것을 이용함으로써, 피검지체의 근접 또는 접촉을 검출할 수 있다.
전류 검출 회로(602)는 용량 소자(603)의 용량값의 변화에 따른 배선(Y1~Y6)에서의 전류의 변화를 검출하기 위한 회로이다. 배선(Y1~Y6)에서는, 피검지체의 근접 또는 접촉이 없으면 검출되는 전류값에 변화는 없지만, 피검지체의 근접 또는 접촉에 의하여 용량값이 감소하는 경우에는 전류값이 감소하는 변화가 검출된다. 또한, 전류의 변화를 검출하기 위하여, 전류량의 총합을 검출하여도 좋다. 이 경우에는, 적분 회로 등을 사용하여 검출하면 좋다. 또는, 전류의 피크값을 검출하여도 좋다. 이 경우에는, 전류를 전압으로 변환하여 전압값의 피크값을 검출하여도 좋다.
이어서, 도 1의 (B)에는 도 1의 (A)에 도시된 상호 용량 방식의 터치 센서에서의 입출력 파형의 타이밍 차트를 도시하였다. 도 1의 (B)에서는 1프레임 기간에 각 행렬에서의 피검지체의 검출을 수행하는 것으로 한다. 또한, 도 1의 (B)에서는 피검지체를 검출하지 않는 경우(비(非)터치)와 피검지체를 검출하는 경우(터치)의 2가지 경우에 대하여 도시하였다. 또한, 배선(Y1~Y6)에 대해서는, 검출되는 전류값에 대응하는 전압값의 파형을 나타내고 있다. 또한, 표시 패널에서도 표시 동작이 수행되어 있다. 이 표시 패널에서의 표시 동작의 타이밍과, 터치 센서에서의 검출 동작의 타이밍은 동기시켜 동작되는 것이 바람직하다. 또한, 도 1의 (B)에서는 이들 타이밍을 동기시키지 않는 경우의 예를 도시하였다.
배선(X1~X6)에는 펄스 전압이 순차적으로 인가되고, 상기 펄스 전압에 따라 배선(Y1~Y6)에서의 파형이 변화된다. 피검지체의 근접 또는 접촉이 없는 경우에는, 배선(X1~X6)의 전압의 변화에 따라 배선(Y1~Y6)의 파형이 한결같이 변화된다. 한편, 피검지체가 근접 또는 접촉되는 부분에서는, 전류값이 감소하기 때문에, 이에 대응하는 전압값의 파형도 변화된다.
이와 같이, 용량값의 변화를 검출함으로써, 피검지체의 근접 또는 접촉을 검출할 수 있다. 또한, 손가락이나 펜 등의 피검지체는, 터치 센서나 터치 패널에 접촉하지 않고 근접한 경우에도 신호가 검출되는 경우가 있다.
또한, 펄스 전압 출력 회로(601) 및 전류 검출 회로(602)는, 일례로서는, 하나의 IC 안에 형성되어 있는 것이 바람직하다. 상기 IC는, 예를 들어, 터치 패널에 실장되거나, 또는 전자 기기의 하우징 내의 기판에 실장되는 것이 바람직하다. 또한, 가요성을 갖는 터치 패널로 하는 경우에는, 휘어진 부분에서 기생 용량이 증대되어 노이즈의 영향이 커질 우려가 있기 때문에, 노이즈의 영향을 받기 어려운 구동 방법이 적용된 IC를 사용하는 것이 바람직하다. 예를 들어, 시그널-노이즈 비(S/N비)를 높이는 구동 방법이 적용된 IC를 사용하는 것이 바람직하다.
또한, 도 1의 (A)에서는 터치 센서로서 배선의 교차부에 용량 소자(603)만을 제공하는 패시브 매트릭스형 터치 센서의 구성을 도시하였지만, 트랜지스터와 용량 소자를 갖는 액티브 매트릭스형 터치 센서로 하여도 좋다.
[인셀형 터치 패널의 구성예]
여기서는, 표시 소자나 트랜지스터 등이 제공되는 기판(이하, 소자 기판이라고도 표기함) 위에, 터치 센서를 구성하는 전극 중 적어도 한쪽을 배치하는 예에 대하여 설명한다.
이하에서는, 복수의 화소를 갖는 표시부에 터치 센서가 제공된 터치 패널(소위, 인셀형 터치 패널)의 구성예에 대하여 설명한다. 여기서는, 화소에 제공되는 표시 소자로서, 액정 소자를 적용한 예를 도시하였다. 다만, 본 발명의 일 형태는 이에 한정되지 않고, 다양한 표시 소자를 적용할 수 있다.
도 2의 (A)는 본 구성예에 예시되는 터치 패널의 표시부에 제공되는 화소 회로의 일부에서의 등가 회로도이다.
하나의 화소는 적어도 트랜지스터(63) 및 액정 소자(64)를 갖는다. 또한, 화소는 이에 더하여 유지 용량을 갖는 경우도 있다. 또한, 트랜지스터(63)의 게이트에 배선(61)이, 소스 및 드레인 중 한쪽에 배선(62)이 각각 전기적으로 접속되어 있다.
화소 회로는 X방향으로 연장되는 복수의 배선(예를 들어, 배선(72_1) 및 배선(72_2)) 및 Y방향으로 연장되는 복수의 배선(예를 들어, 배선(71_1) 및 배선(71_2))을 갖고, 이들은 서로 교차하여 제공되어 있다. 그리고, 배선 사이에 용량이 형성된다. 배선(71_1) 및 배선(71_2)은 액정 소자(64)의 한쪽 전극과 동일한 도전막을 가공함으로써 동시에 형성될 수 있다. 배선(72)은 소자 기판과 대향하는 기판(이하, 대향 기판이라고도 표기함) 위에 제공될 수 있다. 또한, 배선(72)을 소자 기판 위에 제공하여도 좋다.
또한, 일례로서는, 화소 회로에 제공되는 화소 중 일부의 인접한 복수의 화소는, 각각에 제공되는 액정 소자(64)의 한쪽 전극들이 서로 전기적으로 접속되어 하나의 블록을 형성한다. 여기서는, Y방향으로 연장되는 라인 형상의 복수의 블록(예를 들어, 블록(65_1) 및 블록(65_2))이 형성된다. 또한, 도 2의 (A)에서는 화소 회로의 일부만을 도시하였지만, 실제로는 이들 블록이 X방향으로 반복적으로 배치된다.
이와 같은 구성으로 함으로써, 터치 센서를 구성하는 전극은, 화소 회로가 갖는 액정 소자의 한쪽 전극을 겸할 수 있다. 도 2의 (A)에서는, 배선(71_1) 및 배선(71_2)은, 액정 소자의 한쪽 전극과 터치 센서를 구성하는 전극을 겸하고 있다. 한편, 배선(72_1) 및 배선(72_2)은 터치 센서를 구성하는 전극으로서 기능하고 있다. 따라서, 터치 패널의 구성을 간략화할 수 있다. 또한, 도 2의 (A)에서는, Y방향으로 연장되는 복수의 배선(예를 들어, 배선(71_1) 및 배선(71_2))이, 액정 소자의 한쪽 전극과 터치 센서를 구성하는 전극을 겸하고 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, X방향으로 연장되는 복수의 배선(예를 들어, 배선(72_1) 및 배선(72_2))이, 액정 소자의 한쪽 전극과 터치 센서를 구성하는 전극을 겸하고 있어도 좋다. 이 경우의 회로도의 예를 도 2의 (B)에 도시하였다.
또한, 도 3에 도시된 바와 같이, 액정 소자(64)의 한쪽 전극과 전기적으로 접속되는 복수의 배선(예를 들어, 배선(66_1)~배선(66_4))을 갖는 구성으로 하여도 좋다. 도 3에서는, Y방향으로 연장되는 라인 형상의 복수의 블록(예를 들어, 블록(65_1) 및 블록(65_2))이 형성된다. 이들 블록(65)이 X방향으로 반복적으로 배치된다. 또한, Y방향으로 연장되는 라인 형상의 복수의 블록에 걸쳐 X방향으로 연장되는 라인 형상의 복수의 블록(예를 들어, 블록(67_1)~블록(67_4))이 형성된다. 이들 블록(67)이 Y방향으로 반복적으로 배치된다. 배선(66_1)~배선(66_4)을 배선(61)과 동일한 도전막을 가공하여 동시에 형성함으로써, 터치 패널의 제작 공정을 간략화할 수 있다.
또한, 도 2의 (A), (B), 및 도 3에서는 표시 소자로서 액정 소자를 적용한 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도 4의 (A) 및 (B)에는 표시 소자로서 발광 소자를 적용한 경우의 예를 도시하였다.
도 5의 (A)는 X방향으로 연장되는 복수의 배선(72)과 Y방향으로 연장되는 복수의 배선(71)의 접속 구성을 도시한 등가 회로도이다. 또한, 터치 센서가 투영형이고, 상호 용량 방식의 터치 센서인 경우를 도시하였다. Y방향으로 연장되는 배선(71) 각각에는 입력 전압(또는, 선택 전압) 또는 공통 전위(또는, 접지 전위 또는 기준이 되는 전위)를 입력할 수 있다. 또한, X방향으로 연장되는 배선(72) 각각에는 접지 전위(또는, 기준이 되는 전위)를 입력하거나, 또는 배선(72)과 검출 회로를 전기적으로 접속할 수 있다. 또한, 배선(71) 및 배선(72)은 교체할 수 있다. 즉, 배선(71)과 검출 회로를 접속하여도 좋다.
이하, 도 5의 (B) 및 (C)를 사용하여 상술한 터치 패널의 동작에 대하여 설명한다.
여기서는, 일례로서, 1프레임 기간을 기록 기간과 검출 기간으로 나눈다. 기록 기간은 화소에 화상 데이터를 기록하는 기간이고, 배선(72)(게이트선 또는 주사선이라고도 함)이 순차적으로 선택된다. 한편, 검출 기간은, 터치 센서에 의한 센싱을 수행하는 기간이고, Y방향으로 연장되는 배선(71)이 순차적으로 선택되어 입력 전압이 입력된다.
도 5의 (B)는 기록 기간에서의 등가 회로도이다. 기록 기간에는, X방향으로 연장되는 배선(72)과 Y방향으로 연장되는 배선(71) 양쪽에 공통 전위가 입력된다.
도 5의 (C)는 검출 기간 중 어느 시점에서의 등가 회로도이다. 검출 기간에는, Y방향으로 연장되는 배선(71) 각각에는 입력 전압이 입력된다. 또한, X방향으로 연장되는 배선(72) 중 선택된 배선은 검출 회로와 도통되고, 그 외의 배선에는 공통 전위가 입력된다.
또한, 여기서 예시한 구동 방법은 인셀 방식뿐만 아니라 그 외의 터치 패널에 적용될 수도 있다.
이와 같이, 화상의 기록 기간과 터치 센서에 의한 센싱을 수행하는 기간을 독립적으로 제공하는 것이 바람직하다. 예를 들어, 표시의 귀선 기간(retrace period)에 센싱을 수행하는 것이 바람직하다. 이로써, 화소를 기록할 때 노이즈에 기인하여 터치 센서의 감도가 저하되는 것을 억제할 수 있다.
[터치 패널의 방식에 대하여]
이하에서는, 본 발명의 일 형태에 따른 터치 패널에 적용할 수 있는 몇 가지 방식에 대하여 설명한다.
또한, 본 명세서 등에서, 터치 패널은 표시면에 화상 등을 표시(출력)하는 기능과, 표시면에 손가락이나 스타일러스 등의 피검지체가 터치되거나 또는 근접하는 것을 검출하는 터치 센서로서의 기능을 갖는다. 따라서, 터치 패널은 입출력 장치의 일 형태이다.
또한, 본 명세서 등에서는, 터치 패널의 기판에, 예를 들어, FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 또는 기판에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널이라고 부르는 경우가 있다.
본 발명의 일 형태에 적용할 수 있는 정전 용량 방식의 터치 센서는, 한 쌍의 도전막을 갖는다. 한 쌍의 도전막 사이에는 용량이 형성되어 있다. 한 쌍의 도전막에 피검지체가 터치되거나 또는 근접됨으로써, 한 쌍의 도전막 사이의 용량의 크기가 변화되는 것을 이용하여 검출할 수 있다.
정전 용량 방식으로서는, 표면형 정전 용량 방식과 투영형 정전 용량 방식 등이 있다. 투영형 정전 용량 방식은, 주로 구동 방식의 상이점에서 자기 용량 방식 및 상호 용량 방식 등으로 나눌 수 있다. 상호 용량 방식을 사용하면, 여러 지점을 동시에 검출할 수 있어 바람직하다.
또한, 본 발명의 일 형태에 따른 터치 패널이 갖는 표시 소자로서는, 액정 소자(종전계(vertical electric field) 방식 또는 횡전계(horizontal electric field) 방식), MEMS(Micro Electro Mechanical Systems)를 이용한 광학 소자, 유기 EL(Electro Luminescence) 소자나 발광 다이오드(LED: Light Emitting Diode) 등의 발광 소자, 또는 전기 영동 소자 등, 다양한 표시 소자가 사용될 수 있다.
여기서, 터치 패널에는, 표시 소자로서 횡전계 방식이 적용된 액정 소자를 사용한 투과형 액정 표시 장치가 적용되는 것이 바람직하다.
본 발명의 일 형태에 따른 터치 패널에 한 쌍의 기판 중 어느 한쪽 또는 양쪽에 터치 센서를 구성하는 한 쌍의 전극(도전막 또는 배선이라고도 함)이 포함됨으로써, 표시 패널과 터치 센서가 일체가 된 구성을 갖는다. 따라서, 터치 패널의 두께가 저감되어, 가벼운 터치 패널을 구현할 수 있다.
도 6의 (A)는 본 발명의 일 형태에 따른 터치 패널(10)의 모드를 설명하기 위한 단면 개략도이다.
터치 패널(10)은 기판(11), 기판(12), FPC(13), 도전막(14), 액정 소자(20), 착색막(31), 및 도전막(41) 등을 갖는다.
액정 소자(20)는 도전막(21), 도전막(22), 및 액정(23)에 의하여 구성된다. 여기서는, 액정 소자(20)로서 FFS(Fringe Field Switching) 모드가 적용된 액정 소자를 사용한 경우의 예를 도시하였다. 도전막(21) 위에는 절연막(24)을 개재(介在)하여 도전막(22)이 배치되어 있다. 도전막(22)은, 일례로서, 빗살 형상의 상면 형상 또는 슬릿이 제공된 상면 형상(평면 형상이라고도 함)을 갖는다. 도전막(21) 및 도전막(22) 중 한쪽은 공통 전극으로서 기능하고, 다른 쪽은 화소 전극으로서 기능한다. 또한, 표시 소자로서 발광 소자 등을 사용하는 경우에는, 일례로서, 도전막(22)은 빗살 형상의 상면 형상 또는 슬릿이 제공된 상면 형상을 갖지 않는다.
터치 센서는 기판(12) 측에 제공된 도전막(41)과, 액정 소자(20)의 한 쌍의 전극 중 한쪽으로서 기능하는 도전막(21) 사이에 형성되는 용량을 이용함으로써 검출할 수 있다. 이와 같은 구성으로 함으로써, 액정 소자(20)의 한쪽 전극은, 터치 센서의 한 쌍의 전극 중 한쪽을 겸할 수 있다. 따라서, 공정을 간략화할 수 있기 때문에 수율이 향상되어 제조 비용을 낮출 수 있다. 또한, 도전막(41)은 기판(12)의 표시면 측(기판(11)과 반대 측) 면에 제공된다. 또한, 도전막(41)은 기판(12) 측에 제공된 FPC(43)와 전기적으로 접속된다. 도전막(21)은 도전막(14)을 통하여 기판(11) 측에 장착된 FPC(13)와 전기적으로 접속된다.
도 6의 (B)에 도시된 터치 패널(10)은, 도전막(41) 및 FPC(43)를 제공하지 않는 구성이다. 액정 소자(20)의 공통 전극으로서 기능하는 도전막(21a) 및 도전막(21b)이 터치 센서의 한 쌍의 전극으로서도 기능한다. 이와 같은 구성으로 함으로써, 도 6의 (A)에 도시된 구성보다 공정을 더 간략화할 수 있다. 또한, 도전막(21a)은 도전막(14)을 통하여 FPC(13)와 전기적으로 접속되고, 도전막(21b)은 도전막(미도시)을 통하여 FPC(13)와 전기적으로 접속된다.
또한, 도 6의 (A) 및 (B)에는 액정 소자(20)를 구성하는 한 쌍의 전극 중 하층에 위치하는 전극(도전막(21), 도전막(21a), 및 도전막(21b))이 공통 전극인 경우의 예를 도시하였지만, 이에 한정되지 않는다. 도 6의 (A) 및 (B) 각각에서 액정 소자(20)를 구성하는 한 쌍의 전극 중 상층에 위치하는 전극(도전막(22))이, 공통 전극인 경우의 예를 도 6의 (C) 및 (D)에 도시하였다.
이상이, 터치 패널의 방식에 대한 설명이다.
[구성예 1]
이하에서는, 터치 패널의 더 구체적인 구성예에 대하여 설명한다.
도 7의 (A)는 본 발명의 일 형태에 따른 터치 패널(310)의 사시 개략도이다. 또한, 도 7의 (B) 및 (C)는 도 7의 (A)를 전개한 사시 개략도이다. 도 7의 (B)는 대향 기판 측의 사시 개략도이고, 도 7의 (C)는 소자 기판 측의 사시 개략도이다. 또한, 명료화를 위하여, 대표적인 구성 요소만을 도시하였다.
터치 패널(310)은 대향하여 제공된 기판(102)과 기판(372)을 갖는다.
기판(102) 위에는 표시부(381), 구동 회로(382), 배선(386), 및 구동 회로(384) 등이 제공되어 있다(도 7의 (C) 참조). 또한, 표시부(381)에는 산화물 반도체막(111)이 형성되어 있다. 기판(102)에는 배선(386)과 전기적으로 접속되는 FPC(373)가 제공되어 있다. 또한, 도 7의 (A) 및 (C)에서는 FPC(373) 위에 IC(374)가 제공되어 있는 예를 도시하였다.
또한, 기판(372)의 기판(102)과 대향하는 면과 반대 측에는, 복수의 도전막(334), 복수의 도전막(335), 및 복수의 도전막(341) 등이 형성되어 있다(도 7의 (B) 참조). 도전막(341)은 복수의 도전막(334) 중 어느 것과 전기적으로 접속된다. 기판(372)에는 복수의 도전막(341)과 전기적으로 접속되는 FPC(375)가 제공되어 있다.
도전막(335)은 2개의 도전막(334)들 사이에 배치된다. 도전막(335)을 제공함으로써, 도전막(334)이 제공되어 있는 영역과 제공되지 않는 영역 사이에서 투과율에 차이가 생기는 것을 억제하는 기능을 갖는다. 또한, 도전막(335)은 전기적으로 플로팅인 것이 바람직하다. 이로써, 도전막(334) 및 산화물 반도체막(111) 중 한쪽 전위의 변화를, 도전막(335)을 통하여 도전막(334) 및 산화물 반도체막(111) 중 다른 쪽에 효율적으로 전달할 수 있어, 검출 감도를 높일 수 있다. 또한, 도전막(335)은 불필요하면 제공하지 않아도 된다.
표시부(381)는 적어도 복수의 화소를 갖는다(도 7의 (C) 참조). 화소는 적어도 하나의 표시 소자를 갖는다. 또한, 화소는 트랜지스터 및 표시 소자를 갖는 것이 바람직하다. 표시 소자로서는, 대표적으로 유기 EL 소자 등의 발광 소자나 액정 소자 등을 사용할 수 있다. 본 구성예에서는, 표시 소자로서 액정 소자를 사용한 예에 대하여 설명한다.
구동 회로(382)에는, 예를 들어, 주사선 구동 회로 또는 신호선 구동 회로 등으로서 기능하는 회로를 사용할 수 있다.
배선(386)은 표시부(381)나 구동 회로(382)에 신호나 전력을 공급하는 기능을 갖는다. 상기 신호나 전력은 FPC(373)를 통하여 외부로부터, 또는 IC(374)로부터 배선(386)에 입력된다.
구동 회로(384)는 산화물 반도체막(111)을 순차적으로 선택하는 기능을 갖는다. 또는, 산화물 반도체막(111)이 아니라 도전막(334)을 순차적으로 선택함으로써 터치 센서를 구동하는 경우에는, 구동 회로(384)는 고정 전위와 센싱에 사용하는 신호를 전환하여 산화물 반도체막(111)에 공급하는 기능을 갖는다. 또한, 터치 센서를 구동하는 신호가 IC(374)나 외부로부터 공급되는 경우에는, 구동 회로(384)를 제공하지 않아도 된다.
또한, 도 7의 (A)~(C)에는 COF(Chip On Film) 방식에 의하여 실장된 IC(374)가 FPC(373) 위에 제공되어 있는 예를 도시하였다. IC(374)로서, 예를 들어, 주사선 구동 회로 또는 신호선 구동 회로 등으로서의 기능을 갖는 IC를 적용할 수 있다. 또한, 터치 패널(310)이 주사선 구동 회로 및 신호선 구동 회로로서 기능하는 회로를 갖는 경우나, 주사선 구동 회로나 신호선 구동 회로로서 기능하는 회로를 외부에 제공하고, FPC(373)를 통하여 표시부(381)를 구동하기 위한 신호를 입력하는 경우 등에는, IC(374)를 제공하지 않는 구성으로 하여도 좋다. 또한, COG(Chip On Glass) 방식 등에 의하여 IC(374)를 기판(102)에 직접 실장하여도 좋다.
또한, 이때, IC(374)는 터치 센서를 구동하는 기능을 가져도 좋고, 터치 센서를 구동하는 IC를 더 제공하여도 좋다. 또는, 터치 센서를 구동하는 IC를 기판(102) 위에 실장하여도 좋다.
터치 센서는 기판(372)에 제공된 도전막(334)과 기판(102)에 제공된 산화물 반도체막(111)에 의하여 구성된다. 도전막(334)과 산화물 반도체막(111) 사이에 형성되는 용량을 이용하여, 피검지체의 근접 또는 접촉을 검출할 수 있다.
[단면 구성예 1]
이하에서는, 본 발명의 일 형태에 따른 터치 패널의 단면 구성예에 대하여, 도면을 참조하여 설명한다.
도 8은 터치 패널(310)의 단면 개략도이다. 도 8에서는, 도 7의 (A)에서의 FPC(373) 및 FPC(375)를 포함하는 영역과, 구동 회로(382)를 포함하는 영역과, 표시부(381)를 포함하는 영역 각각의 단면을 도시하였다.
기판(102)과 기판(372)은 실란트(sealant)(151)에 의하여 접착되어 있다. 또한, 기판(102), 기판(372), 및 실란트(151)에 의하여 둘러싸인 영역에, 액정(353)이 밀봉되어 있다.
도 8에 도시된 터치 패널(310)은, 표시부(381)에서 산화물 반도체막(110)을 포함하는 트랜지스터(150)와, 한 쌍의 전극 사이에 절연막을 포함하는 용량 소자(160)를 갖는다. 또한, 용량 소자(160)에서 한 쌍의 전극 중 한쪽이 산화물 반도체막(111)이고, 한 쌍의 전극 중 다른 쪽이 도전막(120)이다.
트랜지스터(150)는, 기판(102) 위의 게이트 전극(104)과, 게이트 전극(104) 위의 게이트 절연막으로서 기능하는 절연막(108)과, 절연막(108) 위의 게이트 전극(104)과 중첩하는 위치에 제공된 산화물 반도체막(110)과, 산화물 반도체막(110) 위의 소스 전극(112a) 및 드레인 전극(112b)을 갖는다. 바꿔 말하면, 트랜지스터(150)는 산화물 반도체막(110)과, 산화물 반도체막(110)에 접촉하여 제공된 게이트 절연막으로서 기능하는 절연막(108)과, 절연막(108)에 접촉하여 제공되고 산화물 반도체막(110)과 중첩하는 위치에 제공된 게이트 전극(104)과, 산화물 반도체막(110)과 전기적으로 접속된 소스 전극(112a) 및 드레인 전극(112b)을 갖는다.
또한, 트랜지스터(150) 위, 더 자세하게는 산화물 반도체막(110), 소스 전극(112a), 및 드레인 전극(112b) 위에, 절연막(114), 절연막(116), 절연막(118), 및 절연막(119)이 형성되어 있다. 절연막(114), 절연막(116), 및 절연막(118)은 트랜지스터(150)의 보호 절연막으로서의 기능을 갖는다. 절연막(119)은 평탄화막으로서의 기능을 갖는다. 또한, 절연막(114), 절연막(116), 절연막(118), 및 절연막(119)에는 드레인 전극(112b)에 도달되는 개구가 형성되어 있고, 개구를 덮도록 절연막(119) 위에 도전막(120)이 형성되어 있다. 도전막(120)은 화소 전극으로서의 기능을 갖는다. 또한, 절연막(119)을 제공하지 않는 구성으로 하여도 좋다.
용량 소자(160)는 절연막(116) 위에 제공된다. 용량 소자(160)는 한 쌍의 전극 중 한쪽 전극으로서의 기능을 갖는 산화물 반도체막(111)과, 산화물 반도체막(111) 위의 유전체막으로서 기능하는 절연막(118) 및 절연막(119)과, 절연막(118) 및 절연막(119)을 개재하여 산화물 반도체막(111)과 중첩하는 위치에 제공된 한 쌍의 전극 중 다른 전극으로서의 기능을 갖는 도전막(120)을 갖는다. 즉, 도전막(120)은 화소 전극으로서의 기능 및 용량 소자의 전극으로서의 기능을 갖는다. 또한, 산화물 반도체막(111)의 막 두께는, 막 두께 방향에서 저항률에 불균일이 생기지 않을 정도의 두께인 것이 바람직하다. 구체적으로는, 30nm 이상 70nm 이하인 것이 바람직하고, 50nm 이상 70nm 이하인 것이 더 바람직하다.
또한, 도 8에 도시된 터치 패널(310)은 표시부(381)에 터치 센서를 갖는다. 상기 터치 센서는 한 쌍의 전극으로서, 산화물 반도체막(111)과, 기판(372) 위에 제공된 도전막(334)을 갖는다. 트랜지스터(150), 용량 소자(160), 및 상기 터치 센서를 합쳐서 반도체 장치라고 부를 수 있다. 또한, 트랜지스터(150) 및 상기 터치 센서를 합쳐서 반도체 장치라고 부를 수도 있다. 또한, 보조 전극으로서, 산화물 반도체막(111)에 접촉하여 도전막을 제공하여도 좋다. 예를 들어, 게이트 전극(104), 또는 소스 전극(112a) 및 드레인 전극(112b)과 같은 재료를 사용하여, 차광막(332)과 중첩하는 위치에 도전막을 제공하여도 좋다. 상기 보조 전극을 차광막(332)과 중첩하여 제공함으로써, 화소의 개구율을 유지하면서 터치 센서의 검출에 따른 신호 전달의 지연을 억제할 수 있다.
또한, 산화물 반도체막(110)은 트랜지스터(150)의 채널 영역으로서 기능한다. 또한, 산화물 반도체막(111)은 용량 소자(160)의 한 쌍의 전극 중 한쪽 전극으로서 기능한다. 따라서, 산화물 반도체막(111)의 저항률은 산화물 반도체막(110)보다 낮다. 또한, 산화물 반도체막(110) 및 산화물 반도체막(111)은 동일한 금속 원소를 가지면 바람직하다. 산화물 반도체막(110) 및 산화물 반도체막(111)을 동일한 금속 원소를 갖는 구성으로 함으로써, 제조 장치(예를 들어, 성막 장치 또는 가공 장치 등)를 공통적으로 사용하는 것이 가능해지기 때문에, 제조 비용을 낮출 수 있다.
또한, 용량 소자(160)는 투광성을 갖는다. 즉, 용량 소자(160)가 갖는 산화물 반도체막(111), 도전막(120), 절연막(118), 및 절연막(119)은 각각 투광성을 갖는 재료로 구성된다. 이와 같이, 용량 소자(160)가 투광성을 가지면, 화소 내의 트랜지스터가 형성되는 부분 외의 영역에 용량 소자(160)를 크게(대면적으로) 형성할 수 있기 때문에, 개구율을 높이면서 용량값을 증대시킨 터치 패널로 할 수 있다. 이 결과, 표시 품위가 우수한 터치 패널을 얻을 수 있다.
또한, 트랜지스터(150) 위에 제공되며, 용량 소자(160)에 사용되는 절연막(118)으로서는, 적어도 수소가 포함되는 절연막을 사용한다. 또한, 트랜지스터(150)에 사용되는 절연막(107), 및 트랜지스터(150) 위에 제공되는 절연막(114) 및 절연막(116)으로서는, 적어도 산소가 포함되는 절연막을 사용한다. 이와 같이, 트랜지스터(150) 및 용량 소자(160)에 사용되는 절연막, 및 트랜지스터(150) 및 용량 소자(160) 위에 사용되는 절연막을 상술한 구성의 절연막으로 함으로써, 트랜지스터(150)가 갖는 산화물 반도체막(110) 및 용량 소자(160)가 갖는 산화물 반도체막(111)의 저항률을 제어할 수 있다.
또한, 용량 소자(160)에 사용되는 절연막과, 트랜지스터(150) 및 용량 소자(160) 위에 사용되는 절연막을 이하에서 설명하는 구성으로 함으로써, 도전막(120)의 평탄성을 높일 수 있다. 구체적으로는, 절연막(114) 및 절연막(116)은 산화물 반도체막(110) 위에 제공되고, 절연막(118)은 절연막(116)과 절연막(118) 사이에 산화물 반도체막(111)이 끼워지도록 산화물 반도체막(111) 위에 제공됨으로써, 산화물 반도체막(111)과 중첩하는 위치에 제공되는 절연막(114) 및 절연막(116)에 개구를 제공하지 않고 산화물 반도체막(111)의 저항률을 제어할 수 있다. 이와 같은 구성으로 함으로써, 도전막(120) 위에 형성되는 액정의 배향성을 양호하게 할 수 있다.
또한, 도 8에서, 산화물 반도체막(111)과 동시에 성막, 에칭, 및 형성된 산화물 반도체막(111a)은, 산화물 반도체막(110)과 중첩하는 영역을 갖도록 제공되어 있다. 산화물 반도체막(111a)은 트랜지스터(150)의 제 2 게이트 전극으로서의 기능을 갖는다. 이때, 절연막(114) 및 절연막(116)이 제 2 게이트 전극에 대한 게이트 절연막이 된다. 바꿔 말하면, 트랜지스터(150)는 산화물 반도체막(110), 소스 전극(112a), 및 드레인 전극(112b) 위에 제공된 절연막(114) 및 절연막(116)과, 절연막(114) 및 절연막(116) 위에 산화물 반도체막(110)과 중첩하는 위치에 제공된 산화물 반도체막(111a)을 갖는다.
산화물 반도체막(111a)은, 산화물 반도체막(111)과 동시에 성막, 에칭, 및 형성됨으로써, 공정의 증가를 억제할 수 있다. 다만, 본 발명의 실시형태의 일 형태는, 이에 한정되지 않는다. 산화물 반도체막(111a)은, 산화물 반도체막(111)과는 상이한 공정으로 형성되어도 좋다. 또한, 산화물 반도체막(111a)은 게이트 전극(104)과 접속되어 있어도 좋다. 또는, 산화물 반도체막(111a)은 게이트 전극(104)과 접속되지 않고, 게이트 전극(104)과는 상이한 신호나 상이한 전위가 공급되어 있어도 좋다.
또한, 트랜지스터(150)에서, 산화물 반도체막(110)은 채널 영역으로서 사용되기 때문에, 산화물 반도체막(111)에 비하여 저항률이 높다. 한편, 산화물 반도체막(111)은 전극으로서의 기능을 갖기 때문에, 산화물 반도체막(110)에 비하여 저항률이 낮다. 산화물 반도체막(110) 및 산화물 반도체막(111)의 저항률의 제어 방법에 대해서는 후술한다.
터치 패널(310)은 기판(102) 위에 트랜지스터(301)와, 트랜지스터(150)와, 접속부(306)와, 도전막(317)과, 액정 소자(308)를 구성하는 도전막(120) 및 산화물 반도체막(111) 등을 갖는다.
도 8에는 표시부(381)의 예로서, 2개의 화소의 단면을 도시하였다. 예를 들어, 화소는 적색을 나타내는 화소, 녹색을 나타내는 화소, 및 청색을 나타내는 화소 중 어느 것으로 함으로써, 풀 컬러 표시를 수행할 수 있다. 예를 들어, 도 8에 도시된 표시부(381)에서, 화소(388R)는 트랜지스터(150)와, 용량 소자(160)와, 액정 소자(308)와, 착색막(331R)을 갖는다. 또한, 화소(388G)는 트랜지스터(미도시)와, 용량 소자(160)와, 액정 소자(308)와, 착색막(331G)을 갖는다.
또한, 도 8에는 구동 회로(382)의 예로서 트랜지스터(301)가 제공되어 있는 예를 도시하였다.
도 8에는, 채널이 형성되는 반도체층이 2개의 게이트 전극에 끼워지는 구성을 트랜지스터(301) 및 트랜지스터(150)에 적용한 예를 도시하였다. 이와 같은 트랜지스터는 다른 트랜지스터에 비하여 전계 효과 이동도를 높일 수 있어, 온 전류를 증대시킬 수 있다. 이 결과, 고속 동작이 가능한 회로를 제작할 수 있다. 또한, 회로부의 점유 면적을 축소할 수 있다. 표시 패널 또는 터치 패널을 대형화 또는 고정세(高精細)화한 경우에 배선수가 증가되더라도, 온 전류가 큰 트랜지스터를 적용하면 각 배선에서의 신호의 지연을 저감할 수 있어, 표시 불균일을 억제할 수 있다.
또한, 구동 회로(382)가 갖는 트랜지스터(301)와, 표시부(381)가 갖는 트랜지스터(150)는 같은 구조이어도 좋다. 또한, 구동 회로(382)가 갖는 복수의 트랜지스터는 모두 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다. 또한, 표시부(381)가 갖는 복수의 트랜지스터는 모두 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다.
도 8에는, 액정 소자(308)에 FFS(Fringe Field Switching) 모드가 적용된 액정 소자를 사용한 경우의 예를 도시하였다. 액정 소자(308)는 도전막(120), 액정(353), 및 산화물 반도체막(111)을 갖는다. 도전막(120)과 산화물 반도체막(111) 사이에 발생되는 전계에 의하여, 액정(353)의 배향을 제어할 수 있다.
도전막(120)은 빗살 형상의 상면 형상 또는 슬릿이 제공된 상면 형상(평면 형상이라고도 함)을 갖는다. 또한, 산화물 반도체막(111)은 도전막(120)과 중첩하여 배치되어 있다. 또한, 착색막(331R) 등과 중첩하는 영역에서, 산화물 반도체막(111) 위에 도전막(120)이 배치되지 않는 부분을 갖는다.
도 8에서는, 도전막(120)이 화소 전극으로서 기능하고, 산화물 반도체막(111)이 공통 전극으로서 기능한다. 또한, 위쪽에 제공되고, 빗살 형상 또는 슬릿이 제공된 상면 형상을 갖는 도전막(120)을 공통 전극으로 하고, 아래쪽에 제공되는 산화물 반도체막(111)을 화소 전극으로서 사용하여도 좋다(도 9 참조). 도 9에 도시된 터치 패널(310)에서는, 산화물 반도체막(111)이 트랜지스터(150)의 드레인 전극(112b)과 전기적으로 접속되어 있다. 이때, 터치 패널(310)이 갖는 터치 센서는, 도전막(334) 및 도전막(120)을 한 쌍의 전극으로 하여 구성된다.
기판(102)의 단부에 가까운 영역에는 접속부(306)가 제공되어 있다. 접속부(306)에서는 도전막(317)이 접속층(319)을 통하여 FPC(373)와 전기적으로 접속되어 있다. 도 8에서는, 도전막(317)의 일부와, 도전막(120)과 동일한 도전막을 가공하여 형성된 도전막을 적층함으로써, 접속부(306)를 구성한 예를 도시하였다.
기판(372)의 기판(102) 측의 면에는 착색막(331R)과, 착색막(331G)과, 차광막(332)과, 절연막(355) 등이 제공되어 있다. 또한, 기판(372)의 기판(102)과 반대 측의 면에는 도전막(334)과, 도전막(335)과, 도전막(341) 등이 제공되어 있다.
도전막(334)과 도전막(341)은 전기적으로 접속되어 있다. 또한, 도전막(335)은 도전막(334) 및 도전막(341)과는 절연되어 있다. 도전막(334), 도전막(341), 및 도전막(335)은 동일한 도전막을 가공하여 동시에 형성되어 있는 것이 바람직하다. 또한, 도전막(334)과 도전막(341)이 일체화되어 있어도 좋다. 이때, 적어도 표시부(381)와 중첩되는 부분이, 터치 센서의 한쪽 전극으로서 기능하는 도전막(334)에 상당하고, 그 외의 부분은 도전막(341)이라고 부를 수도 있다.
여기서, 터치 센서를 구성하는 전극의 배치에 대하여 설명한다. 도 8에 도시된 터치 패널(310)이 갖는 한 쌍의 터치 센서 전극의 상면 모식도를 도 10에 도시하였다. 도 10의 일점쇄선 Z1-Z2는 도 8에 도시된 표시부(381)에 대응한다.
터치 센서의 한쪽 전극인 도전막(334)은 Y방향으로 연장되어 제공되어 있다. 또한, 터치 센서의 다른 쪽 전극인 산화물 반도체막(111)은 X방향으로 연장되고, 도전막(334)과 교차되는 영역을 갖는다. 또한, 도전막(335)은 도전막(334)과 동일한 도전막으로 형성되는 것이 바람직하지만, 이들은 기능이 다르기 때문에 도전막(334)과는 상이한 해칭으로 도시하였다. 도전막(335)을 전기적으로 플로팅으로 함으로써, 도전막(334) 및 산화물 반도체막(111) 중 한쪽 전위의 변화를, 도전막(335)을 통하여 도전막(334) 및 산화물 반도체막(111) 중 다른 쪽에 효율적으로 전달할 수 있어, 터치 센서의 검출 감도를 높일 수 있다.
착색막(331R), 착색막(331G), 및 차광막(332)은 기판(372) 위의 기판(102) 측에 제공되어 있다(도 8 참조). 또한, 착색막(331R) 등이나 차광막(332)을 덮도록 절연막(355)이 제공되어 있다.
절연막(355)은 착색막(331R) 등이나 차광막(332) 등에 포함되는 불순물이 액정(353)에 확산되는 것을 방지하는 오버코트로서의 기능을 갖는다.
스페이서(316)는 절연막(119) 위에 제공되고, 기판(102)과 기판(372) 사이의 거리를 조절하는 기능을 갖는다. 도 8에서는, 스페이서(316)와 기판(372) 측의 구조물(예를 들어, 절연막(355) 등)이 접촉되어 있는 예를 도시하였지만, 이들은 접촉되지 않아도 된다. 또한, 여기서는 스페이서(316)가 기판(102) 측에 제공되어 있는 예를 도시하였지만, 기판(372) 측에 제공되어도 좋다. 예를 들어, 인접한 2개의 화소 사이에 배치하면 좋다. 또는, 스페이서(316)로서 입자상의 스페이서를 사용하여도 좋다. 입자상의 스페이서로서는, 실리카 등의 재료를 사용할 수도 있지만, 유기 수지나 고무 등의 탄성 있는 재료를 사용하는 것이 바람직하다. 이때, 입자상의 스페이서는 상하 방향으로 찌부러진 형상이 되는 경우가 있다.
또한, 도전막(120), 절연막(119), 및 절연막(355) 등에서, 액정(353)과 접촉하는 면에는 액정(353)의 배향을 제어하기 위한 배향막이 제공되어 있어도 좋다.
도전막(334) 및 도전막(335)의 적어도 착색막(331R) 등과 중첩하는 부분에는, 투광성을 갖는 재료를 사용하는 것이 바람직하다.
또한, 터치 패널(310)이 투과형 액정 표시 장치를 포함하는 경우, 예를 들어, 2개의 편광판(미도시)에 의하여 표시부(381)가 끼워지도록 배치한다. 편광판보다 외측에 배치된 백 라이트로부터의 광은 편광판을 통하여 입사된다. 이때, 도전막(120)과 산화물 반도체막(111) 사이에 공급하는 전압에 의하여 액정(353)의 배향을 제어한다. 즉, 편광판을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 백 라이트로부터 입사되는 광은 착색막에 의하여 특정한 파장 영역 외의 광이 흡수되어, 사출되는 광은, 예를 들어, 적색, 청색, 또는 녹색을 나타내는 광이 된다.
또한, 편광판에 더하여, 예를 들어, 원편광판을 사용할 수 있다. 원편광판에는, 예를 들어, 직선 편광판과 1/4 파장 위상차판을 적층한 것을 사용할 수 있다. 원편광판에 의하여, 시야각 의존을 저감할 수 있다.
또한, 여기서는 액정 소자(308)로서 FFS 모드가 적용된 소자를 사용하였지만, 이에 한정되지 않고, 다양한 모드가 적용된 액정 소자를 사용할 수 있다. 예를 들어, VA(vertical alignment) 모드, TN(twisted nematic) 모드, IPS(in-plane switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등이 적용된 액정 소자를 사용할 수 있다.
또한, 터치 패널(310)에 노멀리 블랙(normally black)형 액정 표시 장치, 예를 들어, 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치를 적용하여도 좋다. 수직 배향 모드에는, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 및 ASV(advanced super-view) 모드 등을 사용할 수 있다.
또한, 액정 소자는, 액정의 광학 변조 작용에 의하여, 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학 변조 작용은, 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계, 또는 경사 방향의 전계를 포함함)에 의하여 제어된다. 또한, 액정 소자에 사용되는 액정으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 강유전성 액정, 또는 반강유전성 액정 등을 사용할 수 있다. 이들의 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 또는 등방상 등을 나타낸다.
또한, 액정 재료로서는, 포지티브형의 액정 및 네거티브형의 액정 중 어느 쪽을 사용하여도 좋고, 적용되는 모드나 설계에 따라 최적의 액정 재료를 사용하면 좋다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정의 온도가 올라가면서 콜레스테릭상이 등방상으로 전이(轉移)하기 직전에 나타나는 상이다. 블루상이 나타나는 온도 범위는 좁기 때문에, 수 중량% 이상의 키랄제가 혼합된 액정 조성물이 상기 온도 범위를 개선하기 위하여 액정층에 사용된다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막을 제공할 필요가 없으므로 러빙 처리도 불필요하게 되어, 러빙 처리에 기인한 정전 파괴를 방지할 수 있고, 제작 공정 중에서의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다.
본 구성예에서 터치 패널(310)은 도전막(334)과 산화물 반도체막(111) 사이에 형성되는 용량을 이용하여, 터치 동작 등을 검출할 수 있다. 즉, 산화물 반도체막(111)은 액정 소자(308)의 한 쌍의 전극 중 한쪽과, 터치 센서의 한 쌍의 전극 중 한쪽을 겸한다.
여기서, 도전막(120) 또는/및 도전막(334)으로서, 가시광을 투과하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 금속 산화물을 포함하는 도전성 재료를 포함하여 구성된다. 예를 들어, 후술하는 투광성을 갖는 도전성 재료 중 금속 산화물을 사용할 수 있다.
또는, 도전막(120) 또는/및 도전막(334)에는, 다른 도전막이나 반도체층과 동일한 금속 원소를 포함하는 금속 산화물을 사용하는 것이 바람직하다. 특히, 터치 패널(310)이 갖는 트랜지스터의 반도체층에 산화물 반도체를 사용한 경우, 이에 포함되는 금속 원소를 포함하는 도전성 산화물을 적용하는 것이 바람직하다.
또한, 도전막(334)에 고정 전위가 공급됨으로써, 외부로부터의 전자기의 노이즈를 차폐할 수 있다. 예를 들어, 센싱을 수행하지 않을 때, 액정(353)의 스위칭에 영향을 미치지 않는 정전위를 도전막(334)에 공급하면 좋다. 예를 들어, 접지 전위, 공통 전위, 또는 임의의 정전위를 사용할 수 있다. 또한, 예를 들어, 도전막(334) 및 산화물 반도체막(111)을 같은 전위로 하여도 좋다.
또한, 도전막(334)에 적절한 전위를 공급하면, 도전막(120)과 산화물 반도체막(111) 사이에 발생되는 전계의 방향(전자력선의 방향) 중 두께 방향의 성분이 저감되어, 두께 방향에 대하여 실질적으로 수직인 방향(가로 방향)에 전계가 더 효과적으로 향하도록 할 수 있다. 이로써, 액정(353)의 배향 결함이 억제되어, 광 누설 등의 문제가 생기는 것을 방지할 수 있다.
또한, 도전막(334), 도전막(335), 및 기판(372) 위에 손가락 또는 스타일러스 등의 피검지체가 직접 터치되는 기판을 제공하여도 좋다. 또한, 이때, 기판(372)과 기판(102) 사이에 편광판 또는 원편광판을 제공하는 것이 바람직하다. 이 경우, 상기 기판 위에 보호층(세라믹 코트 등)을 제공하는 것이 바람직하다. 보호층에는, 예를 들어, 산화 실리콘, 산화 알루미늄, 산화 이트륨, 또는 이트리아 안정화 지르코니아(YSZ) 등의 무기 절연 재료를 사용할 수 있다. 또한, 상기 기판에 강화 유리를 사용하여도 좋다. 강화 유리로서는, 이온 교환법이나 풍랭 강화법 등에 의하여 물리적 또는 화학적인 처리가 실시되어, 그 표면에 압축 응력이 가해진 것을 사용할 수 있다.
[각 구성 요소에 대하여]
이하에서는, 상술한 각 구성 요소에 대하여 설명한다.
{기판}
터치 패널이 갖는 기판에는, 평탄면을 갖는 재료를 사용할 수 있다. 표시 소자로부터의 광이 추출되는 측의 기판에는, 상기 광을 투과하는 재료를 사용한다. 예를 들어, 유리, 석영, 세라믹, 사파이어, 또는 유기 수지 등의 재료를 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘으로 이루어지는 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, 또는 SOI 기판 등을 적용할 수도 있고, 이들의 기판 위에 반도체 소자가 제공된 것을 기판으로서 사용하여도 좋다.
또한, 기판으로서 유리 기판을 사용하는 경우, 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 및 10세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써, 대형 표시 장치를 제작할 수 있다. 또한, 기판으로서 가요성 기판을 사용하여, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 형성하여도 좋다.
두께가 얇은 기판을 사용함으로써, 터치 패널의 경량화 및 박형화를 도모할 수 있다. 또한, 가요성을 가질 정도의 두께의 기판을 사용함으로써, 가요성을 갖는 터치 패널을 구현할 수 있다.
유리로서는, 예를 들어, 무알칼리 유리, 바륨 붕규산 유리, 또는 알루미노 붕규산 유리 등을 사용할 수 있다.
가요성 및 가시광에 대한 투과성을 갖는 재료로서는, 예를 들어, 가요성을 가질 정도의 두께의 유리나, 폴리에틸렌 테레프탈레이트(PET) 및 폴리에틸렌 나프탈레이트(PEN) 등의 폴리에스터 수지, 폴리아크릴로나이트릴 수지, 폴리이미드 수지, 폴리메틸 메타크릴레이트 수지, 폴리카보네이트(PC) 수지, 폴리에터설폰(PES) 수지, 폴리아마이드 수지, 사이클로올레핀 수지, 폴리스타이렌 수지, 폴리아마이드 이미드 수지, 폴리염화 바이닐 수지, 및 폴리테트라플루오로에틸렌(PTFE) 수지 등을 들 수 있다. 특히, 열팽창 계수가 낮은 재료를 사용하는 것이 바람직하고, 예를 들어, 폴리아마이드 이미드 수지, 폴리이미드 수지, 또는 PET 등을 적합하게 사용할 수 있다. 또한, 유리 섬유에 유기 수지를 함침(含浸)시킨 수지나, 무기 필러를 유기 수지에 섞어서 열팽창 계수를 낮춘 기판을 사용할 수도 있다. 이와 같은 재료를 사용한 기판은 중량이 가볍기 때문에, 상기 기판을 사용한 터치 패널도 가볍게 할 수 있다.
또한, 발광이 추출되지 않는 측의 기판은, 투광성을 갖지 않아도 되기 때문에, 상술한 기판에 더하여, 금속 재료나 합금 재료를 사용한 금속 기판, 세라믹 기판, 또는 반도체 기판 등을 사용할 수도 있다. 금속 재료나 합금 재료는 열 전도성이 높아 밀봉 기판 전체에 열을 쉽게 전도할 수 있기 때문에, 터치 패널의 국소적인 온도 상승을 억제할 수 있어 바람직하다. 가요성이나 굽힘성을 얻기 위해서는, 금속 기판의 두께는 10μm 이상 200μm 이하인 것이 바람직하고, 20μm 이상 50μm 이하인 것이 더 바람직하다.
금속 기판을 구성하는 재료는 특별히 한정되지 않지만, 예를 들어, 알루미늄, 구리, 니켈, 또는 알루미늄 합금 또는 스테인리스 등의 합금 등을 적합하게 사용할 수 있다.
또한, 도전성의 기판 표면을 산화하거나, 또는 표면에 절연막을 형성하는 등에 의하여 절연 처리가 실시된 기판을 사용하여도 좋다. 예를 들어, 스핀 코트법이나 침지법 등의 도포법, 전착법, 증착법, 또는 스퍼터링법 등을 사용하여 절연막을 형성하여도 좋고, 산소 분위기에서 방치하거나 또는 가열하는 것 외에, 양극 산화법 등에 의하여 기판 표면에 산화막을 형성하여도 좋다.
가요성을 갖는 기판으로서는, 상기 재료를 사용한 층이, 터치 패널의 표면을 흠집 등으로부터 보호하는 하드 코팅층(예를 들어, 질화 실리콘층 등)이나, 가해진 압력을 분산시킬 수 있는 재질의 층(예를 들어, 아라미드 수지층 등) 등과 적층하여 구성되어 있어도 좋다. 또한, 수분 등으로 인하여 표시 소자의 수명이 저하되는 등의 문제를 억제하기 위하여, 질화 실리콘막, 산화 질화 실리콘막 등의 질소와 실리콘을 포함하는 막이나, 질화 알루미늄 막 등의 질소와 알루미늄을 포함하는 막 등의 투수성이 낮은 절연막을 가져도 좋다.
기판은 복수의 층을 적층하여 사용할 수도 있다. 특히, 유리층을 갖는 구성으로 하면, 물이나 산소에 대한 배리어성이 향상되어, 신뢰성이 높은 터치 패널로 할 수 있다.
예를 들어, 표시 소자에 가까운 측으로부터 유리층, 접착층, 및 유기 수지층을 적층한 기판을 사용할 수 있다. 상기 유리층의 두께는 20μm 이상 200μm 이하, 바람직하게는 25μm 이상 100μm 이하로 한다. 이와 같은 두께의 유리층은, 물이나 산소에 대한 높은 배리어성과 가요성을 동시에 구현할 수 있다. 또한, 유기 수지층의 두께는, 10μm 이상 200μm 이하, 바람직하게는 20μm 이상 50μm 이하로 한다. 이와 같은 유기 수지층을 제공함으로써, 유리층의 깨짐이나 크랙이 억제되어, 기계적 강도를 향상시킬 수 있다. 이와 같은 유리 재료와 유기 수지의 복합 재료를 기판에 적용함으로써, 신뢰성이 매우 높은 플렉시블 터치 패널로 할 수 있다.
{트랜지스터}
트랜지스터는, 게이트 전극으로서 기능하는 도전막과, 반도체막과, 소스 전극으로서 기능하는 도전막과, 드레인 전극으로서 기능하는 도전막과, 게이트 절연막으로서 기능하는 절연막을 갖는다. 상기에서는, 보텀 게이트형 트랜지스터를 적용한 경우에 대하여 설명하였다.
또한, 본 발명의 일 형태에 따른 터치 패널이 갖는 트랜지스터의 구조는 특별히 한정되지 않는다. 예를 들어, 스태거형 트랜지스터로 하여도 좋고, 역 스태거형 트랜지스터로 하여도 좋다. 또한, 톱 게이트형 및 보텀 게이트형 중 어느 구조를 갖는 트랜지스터로 하여도 좋다.
트랜지스터에 사용하는 반도체 재료의 결정성에 대해서는 특별히 한정되지 않고, 비정질 반도체 및 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 일부에 결정 영역을 갖는 반도체) 중 어느 것을 사용하여도 좋다. 결정성을 갖는 반도체를 사용하면, 트랜지스터 특성이 열화되는 것을 억제할 수 있어 바람직하다.
또한, 트랜지스터에 사용하는 반도체 재료로서는, 예를 들어, 14족 원소, 화합물 반도체, 또는 산화물 반도체를 반도체층에 사용할 수 있다. 대표적으로는, 실리콘을 포함하는 반도체, 갈륨 비소를 포함하는 반도체, 또는 인듐을 포함하는 산화물 반도체 등을 적용할 수 있다.
특히, 산화물 반도체를 트랜지스터의 채널이 형성되는 반도체에 작용하는 것이 바람직하다. 특히, 실리콘보다 밴드 갭이 큰 산화물 반도체를 적용하는 것이 바람직하다. 실리콘보다 밴드 갭이 크며 캐리어 밀도가 작은 반도체 재료를 사용하면, 트랜지스터의 오프 상태에서의 전류를 저감할 수 있어 바람직하다.
예를 들어, 상기 산화물 반도체는, 적어도 인듐(In) 또는 아연(Zn)이 포함되는 것이 바람직하다. In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Sn, 또는 Hf 등의 금속)로 표현되는 산화물이 포함되는 것이 더 바람직하다.
특히, 반도체층으로서, 복수의 결정부를 갖고, 상기 결정부는 c축이 반도체층의 피형성면 또는 반도체층의 상면에 대하여 실질적으로 수직으로 배향되고, 또한 인접한 결정부들 사이에는 입계를 갖지 않는 산화물 반도체막을 사용하는 것이 바람직하다.
이와 같은 산화물 반도체는, 결정립계를 갖지 않기 때문에, 표시 패널을 휘었을 때 응력으로 인하여 산화물 반도체막에 크랙이 생기는 것이 억제된다. 따라서, 이와 같은 산화물 반도체를, 가요성을 갖고 휘어서 사용하는 터치 패널 등에 적합하게 사용할 수 있다.
또한, 반도체층으로서 이와 같은 산화물 반도체를 사용함으로써, 전기 특성의 변동이 억제되어, 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 오프 전류가 낮기 때문에, 트랜지스터를 통하여 용량 소자에 축적된 전하를 오랫동안 유지할 수 있다. 이와 같은 트랜지스터를 화소에 적용함으로써, 각 표시 영역에 표시된 화상의 계조를 유지하면서 구동 회로를 정지하는 것도 가능해진다. 이 결과, 소비 전력이 매우 저감된 표시 장치를 구현할 수 있다.
<산화물 반도체막>
산화물 반도체막(110) 및 산화물 반도체막(111)은 적어도 인듐(In), 아연(Zn), 및 M(Al, Ti, Ga, Y, Zr, La, Ce, Sn, 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표현되는 막을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스태빌라이저로서는, 상기 M로서 기재한 금속에 더하여, 예를 들어, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등을 들 수 있다. 또한, 스태빌라이저의 다른 예로서는, 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 등이 있다.
산화물 반도체막(110) 및 산화물 반도체막(111)을 구성하는 산화물 반도체로서, 예를 들어, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물을 뜻하며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 외의 금속 원소가 포함되어도 좋다.
또한, 산화물 반도체막(110)과 산화물 반도체막(111)은 상술한 산화물에 포함되는 금속 원소 중 동일한 금속 원소를 가져도 좋다. 산화물 반도체막(110)과 산화물 반도체막(111)에 동일한 금속 원소를 사용함으로써, 제조 비용을 낮출 수 있다. 예를 들어, 동일한 금속 조성을 갖는 금속 산화물 타깃을 사용함으로써 제조 비용을 낮출 수 있다. 또한, 동일한 금속 조성을 갖는 금속 산화물 타깃을 사용함으로써, 산화물 반도체막(110) 및 산화물 반도체막(111)을 가공할 때의 에칭 가스 또는 에칭액을 공통적으로 사용할 수 있다. 다만, 산화물 반도체막(110)과 산화물 반도체막(111)은 동일한 금속 원소를 가져도 조성이 상이한 경우가 있다. 예를 들어, 트랜지스터 및 용량 소자의 제작 공정 중에 막 내의 금속 원소가 이탈되어, 금속 조성이 달라지는 경우가 있다.
또한, 산화물 반도체막(110)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는, In과 M의 합을 100atomic%로 할 때 In이 25atomic%보다 높고 M이 75atomic% 미만인 것이 바람직하고, In이 34atomic%보다 높고 M이 66atomic% 미만인 것이 더 바람직하다.
산화물 반도체막(110)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(110)의 막 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(110)이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, In-M-Zn 산화물을 성막하는 데 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=1:3:4, 및 In:M:Zn=1:3:6 등을 들 수 있다. 또한, 성막되는 산화물 반도체막(110)의 원자수비는 각각, 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 오차 변동을 포함한다.
산화물 반도체막(110)에는 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(110)으로서 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더 바람직하게는 1×1013개/cm3 이하, 더욱 바람직하게는 1×1011개/cm3 이하인 산화물 반도체막을 사용한다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도 및 문턱 전압 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 산화물 반도체막(110)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 및 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체막(110)에 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(110)에서 산소 결손이 증가되어 n형화된다. 따라서, 산화물 반도체막(110)에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: secondary ion mass spectrometry)으로 측정되는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, SIMS로 측정되는 산화물 반도체막(110)에서의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속이 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있고, 이로 인하여 트랜지스터의 오프 전류가 증대될 수 있다. 그러므로, 산화물 반도체막(110)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(110)에 질소가 포함되면, 캐리어인 전자가 발생되기 때문에 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖게 되기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, SIMS로 측정되는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 산화물 반도체막(110)은 예를 들어, 비단결정 구조를 가져도 좋다. 비단결정 구조는, 예를 들어 후술하는 CAAC-OS(c-axis aligned-crystalline oxide semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 중, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
산화물 반도체막(110)은, 예를 들어 비정질 구조를 가져도 좋다. 비정질 구조의 산화물 반도체막은, 예를 들어, 원자 배열이 무질서하며 결정 성분을 갖지 않는다. 또는, 비정질 구조를 갖는 산화물 반도체막은, 예를 들어, 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 산화물 반도체막(110)이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 및 단결정 구조의 영역 중 2종류 이상을 갖는 혼합막이어도 좋다. 또한, 혼합막은, 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 및 단결정 구조의 영역 중 어느 2종류 이상의 영역의 적층 구조를 갖는 경우가 있다.
또한, 트랜지스터의 채널이 형성되는 반도체에 실리콘을 사용하여도 좋다. 실리콘으로서 비정질 실리콘을 사용하여도 좋지만, 결정성을 갖는 실리콘을 사용하는 것이 특히 바람직하다. 예를 들어, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등을 사용하는 것이 바람직하다. 특히, 다결정 실리콘은 단결정 실리콘에 비하여 낮은 온도로 형성할 수 있으며, 비정질 실리콘에 비하여 전계 효과 이동도와 신뢰성이 높다. 이와 같은 다결정 반도체를 화소에 적용함으로써, 화소의 개구율을 향상시킬 수 있다. 또한, 화소가 매우 고밀도로 배치되는 경우에도 게이트 구동 회로와 소스 구동 회로를 화소와 동일한 기판 위에 형성할 수 있기 때문에, 전자 기기를 구성하는 부품 수를 줄일 수 있다.
{도전막}
트랜지스터의 게이트, 소스, 및 드레인에 더하여 터치 패널을 구성하는 각종 배선 및 전극 등의 도전막에 사용할 수 있는 재료로서는, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이들을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막 위에 중첩되도록 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩되도록 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다. 또한, 망가니즈를 포함하는 구리를 사용하면, 에칭에 의한 형상의 제어성이 높아지기 때문에 바람직하다.
또한, 투광성을 갖는 도전성 재료로서는, 산화 인듐, 인듐 주석 산화물(ITO: Indium Tin Oxide), 인듐 아연 산화물, 산화 아연, 또는 갈륨이 첨가된 산화 아연 등의 도전성 산화물, 또는 그래핀을 사용할 수 있다. 또는, 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 또는 타이타늄 등의 금속 재료나 상기 금속 재료를 포함하는 합금 재료를 사용할 수 있다. 또는, 상기 금속 재료의 질화물(예를 들어, 질화 타이타늄) 등을 사용하여도 좋다. 또한, 금속 재료 또는 합금 재료(또는 이들의 질화물)를 사용하는 경우에는, 투광성을 가질 정도로 얇게 하면 좋다. 또한, 상기 재료의 적층막을 도전막으로서 사용할 수 있다. 예를 들어, 은과 마그네슘의 합금과, 인듐 주석 산화물의 적층막 등을 사용하면, 도전성을 높일 수 있어 바람직하다.
또는, 도전막으로서 반도체층과 같은 산화물 반도체를 사용하는 것이 바람직하다. 이때 도전막은, 반도체층의 채널이 형성되는 영역보다 낮은 전기 저항을 갖도록 형성되어 있는 것이 바람직하다.
예를 들어, 이와 같은 도전막을 산화물 반도체막(111) 및 산화물 반도체막(111a)에 적용할 수 있다. 또는, 투광성을 갖는 다른 도전막에 적용할 수도 있다.
{산화물 반도체의 저항률의 제어 방법}
산화물 반도체막(110), 산화물 반도체막(111), 및 산화물 반도체막(111a)에 사용할 수 있는 산화물 반도체막은 막 내의 산소 결손 및/또는 막 내의 수소 또는 물 등의 불순물 농도에 따라 저항률을 제어할 수 있는 반도체 재료이다. 따라서, 산화물 반도체막(110), 산화물 반도체막(111), 및 산화물 반도체막(111a)에 대하여 수행되는 산소 결손 및/또는 불순물 농도를 증가시키는 처리, 또는 산소 결손 및/또는 불순물 농도를 저감하는 처리를 선택함으로써, 각 산화물 반도체막의 저항률을 제어할 수 있다.
구체적으로는, 용량 소자(160)의 전극으로서 기능하는 산화물 반도체막(111) 및 산화물 반도체막(111a)에 사용하는 산화물 반도체막에 플라스마 처리를 수행하여, 상기 산화물 반도체의 막 내의 산소 결손을 증가시킴으로써 및/또는 산화물 반도체의 막 내의 수소 또는 물 등의 불순물을 증가시킴으로써, 캐리어 밀도가 높고 저항률이 낮은 산화물 반도체막으로 할 수 있다. 또한, 수소를 포함하는 절연막을 산화물 반도체막과 접촉하여 형성하고, 상기 수소를 포함하는 절연막, 예를 들어 절연막(118)으로부터 산화물 반도체막에 수소를 확산시킴으로써 캐리어 밀도가 높고 저항률이 낮은 산화물 반도체막으로 할 수 있다. 산화물 반도체막(111) 및 산화물 반도체막(111a)은 상술한 바와 같이 막 내의 산소 결손을 증가시키거나 또는 수소를 확산시키는 공정 전에는 반도체로서의 기능을 갖고, 상기 공정 후에는 도전체로서의 기능을 갖는다.
또한, 플라스마 처리를 수행하여 산화물 반도체막 내의 산소 결손을 증가시킬 때, 막 두께가 두꺼우면 막 내에서의 산소 결손의 증가에 불균일이 생기는 경우가 있다. 또한, 절연막으로부터 산화물 반도체막에 수소를 확산시킬 때, 막 두께가 두꺼우면, 막 내에서의 수소나 물 등의 불순물의 증가에 불균일이 생기는 경우가 있다. 이 결과, 산화물 반도체막의 저면 부근의 저항률이, 이 산화물 반도체막의 상면 부근의 저항률보다 높아지는 경우가 있다. 따라서, 산화물 반도체막의 저항률이 충분히 낮더라도 이와 같은 불균일이 생기면, 상기 산화물 반도체막이 저면 측으로부터 배선 등의 도전막과 전기적으로 접속되는 경우에, 상기 산화물 반도체막과 상기 도전막의 접촉 저항이 증대될 수 있다. 한편, 산화물 반도체막은 도전막으로서 기능할 정도로 막 두께가 두꺼울 필요가 있다. 따라서, 산화물 반도체막(111) 및 산화물 반도체막(111a)의 막 두께는, 막 두께 방향에서 저항률에 불균일이 생기지 않을 정도의 두께인 것이 바람직하다. 구체적으로는 30nm 이상 70nm 이하인 것이 바람직하고, 50nm 이상 70nm 이하인 것이 더 바람직하다.
한편, 트랜지스터(150)의 채널 영역으로서 기능하는 산화물 반도체막(110)은, 절연막(107), 절연막(114), 및 절연막(116)을 제공함으로써 수소를 포함하는 절연막(106) 및 절연막(118)과 접촉되지 않는 구성으로 한다. 절연막(107), 절연막(114), 및 절연막(116) 중 적어도 하나에 산소를 포함하는 절연막, 바꿔 말하면 산소를 방출할 수 있는 절연막을 적용함으로써, 산화물 반도체막(110)에 산소를 공급할 수 있다. 산소가 공급된 산화물 반도체막(110)은 막 내 또는 계면의 산소 결손이 보전된, 저항률이 높은 산화물 반도체막이 된다. 또한, 산소를 방출할 수 있는 절연막으로서는, 예를 들어, 산화 실리콘막 또는 산화 질화 실리콘막을 사용할 수 있다.
또한, 저항률이 낮은 산화물 반도체막으로 하기 위하여, 이온 주입법, 이온 도핑법, 또는 플라스마 잠입 이온 주입법(plasma immersion implantation method) 등을 사용하여 수소, 붕소, 인, 또는 질소를 산화물 반도체막에 주입하여도 좋다.
또한, 저항률이 낮은 산화물 반도체막으로 하기 위하여, 상기 산화물 반도체막에 플라스마 처리를 수행하여도 좋다. 예를 들어, 상기 플라스마 처리로서는, 대표적으로 희가스(He, Ne, Ar, Kr, 또는 Xe), 수소, 및 질소 중에서 선택되는 1종류 이상을 포함하는 가스를 사용한 플라스마 처리를 들 수 있다. 더 구체적으로는, Ar 분위기하에서의 플라스마 처리, Ar과 수소의 혼합 가스 분위기하에서의 플라스마 처리, 암모니아 분위기하에서의 플라스마 처리, Ar과 암모니아 혼합 가스 분위기하에서의 플라스마 처리, 또는 질소 분위기하에서의 플라스마 처리 등을 들 수 있다.
상기 플라스마 처리에 의하여, 산화물 반도체막에서 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손이 형성된다. 상기 산소 결손은, 캐리어를 발생시키는 요인이 될 수 있다. 또한, 산화물 반도체막의 근방에 있는, 더 구체적으로는 산화물 반도체막의 아래쪽 또는 위쪽에 접촉되는 절연막으로부터 수소가 공급되면, 상기 산소 결손과 수소가 결합함으로써 캐리어인 전자가 생성되는 경우가 있다.
한편, 산소 결손이 보전되고, 수소 농도가 저감된 산화물 반도체막은, 고순도 진성화, 또는 실질적으로 고순도 진성화된 산화물 반도체막이라고 할 수 있다. 여기서 실질적으로 진성이란, 산화물 반도체막의 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만인 것을 말한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮출 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도를 저감할 수 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 낮기 때문에, 채널 폭이 1×106μm이고 채널 길이가 10μm인 소자의 경우에도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상술한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 사용하는 산화물 반도체막(110)을 채널 영역에 사용하는 트랜지스터(150)는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.
절연막(118)으로서, 예를 들어, 수소를 포함하는 절연막, 바꿔 말하면 수소를 방출할 수 있는 절연막, 대표적으로는 질화 실리콘막을 사용함으로써, 산화물 반도체막(111)에 수소를 공급할 수 있다. 수소를 방출할 수 있는 절연막의 막 내의 함유 수소 농도는 1×1022atoms/cm3 이상인 것이 바람직하다. 이와 같은 절연막을 산화물 반도체막(111) 및 산화물 반도체막(111a)에 접촉하여 형성함으로써, 산화물 반도체막(111) 및 산화물 반도체막(111a)에 효과적으로 수소를 함유시킬 수 있다. 이와 같이, 산화물 반도체막(110), 산화물 반도체막(111), 및 산화물 반도체막(111a)에 접촉하는 절연막의 구성을 바꿔서 산화물 반도체막의 저항률을 제어할 수 있다. 또한, 절연막(106)에 절연막(118)과 같은 재료를 사용하여도 좋다. 절연막(106)으로서 질화 실리콘을 사용함으로써, 절연막(107)으로부터 방출되는 산소가 게이트 전극(104)에 공급되어 산화되는 것을 억제할 수 있다.
산화물 반도체막에 포함되는 수소는, 금속 원자와 결합되는 산소와 반응하여 물이 됨과 함께, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 절연막과 접촉하여 제공된 산화물 반도체막(111)은, 산화물 반도체막(110)보다 캐리어 밀도가 높은 산화물 반도체막이 된다.
트랜지스터(150)의 채널 영역이 형성되는 산화물 반도체막(110)은, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS로 측정되는 산화물 반도체막(110)의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 이하, 더욱더 바람직하게는 5×1017atoms/cm3 이하, 보다 바람직하게는 1×1016atoms/cm3 이하로 한다.
한편, 용량 소자(160)의 전극으로서 기능하는 산화물 반도체막(111)과 트랜지스터(150)의 제 2 게이트 전극으로서 기능하는 산화물 반도체막(111a)은 산화물 반도체막(110)보다 수소 농도 및/또는 산소 결손량이 많고, 저항률이 낮은 산화물 반도체막이다. 산화물 반도체막(111) 및 산화물 반도체막(111a)에 포함되는 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 산화물 반도체막(110)과 비교하여, 산화물 반도체막(111) 및 산화물 반도체막(111a)에 포함되는 수소 농도는 2배 이상, 바람직하게는 10배 이상이다. 또한, 산화물 반도체막(111) 및 산화물 반도체막(111a)의 저항률이 산화물 반도체막(110)의 저항률의 1×10-8배 이상 1×10-1배 미만인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 좋다.
<절연막>
트랜지스터(150)의 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107)으로서는, 플라스마 CVD(CVD: Chemical Vapor Deposition)법 또는 스퍼터링법 등에 의하여 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중에서 1종류 이상을 포함하는 절연막을 각각 사용할 수 있다. 또한, 절연막(106)과 절연막(107)의 적층 구조로 하지 않고, 상술한 재료 중에서 선택된 단층의 절연막을 사용하여도 좋다.
절연막(106)은 산소가 투과하는 것을 억제하는 블로킹막으로서의 기능을 갖는다. 예를 들어, 절연막(107), 절연막(114), 절연막(116), 및/또는 산화물 반도체막(110) 내로 과잉 산소를 공급하는 경우에, 절연막(106)은 산소가 투과되는 것을 억제할 수 있다.
또한, 트랜지스터(150)의 채널 영역으로서 기능하는 산화물 반도체막(110)과 접촉하는 절연막(107)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 더 바람직하다. 바꿔 말하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 또한, 절연막(107)에 산소 과잉 영역을 제공하기 위해서는, 예를 들어, 산소 분위기하에서 절연막(107)을 형성하면 좋다. 또는, 성막 후의 절연막(107)에 산소를 도입하여, 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용할 수 있다.
또한, 절연막(106) 및 절연막(107)으로서 산화 하프늄을 사용하는 경우, 이하의 효과가 나타난다. 산화 하프늄은 산화 실리콘이나 산화 질화 실리콘에 비하여 비유전율이 높다. 따라서, 산화 실리콘을 사용하는 경우에 비하여, 절연막(106) 및 절연막(107)의 막 두께를 두껍게 할 수 있기 때문에, 터널 전류로 인한 누설 전류를 적게 할 수 있다. 즉, 오프 전류가 낮은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄에 비하여 비유전율이 높다. 따라서, 오프 전류가 낮은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는, 이들에 한정되지 않는다.
또한, 본 실시형태에서는, 절연막(106)으로서 질화 실리콘막을 형성하고, 절연막(107)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막에 비하여 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻는 데 필요한 막 두께가 두껍기 때문에, 트랜지스터(150)의 게이트 절연막으로서 기능하는 절연막(108)에 질화 실리콘막이 포함됨으로써, 절연막을 물리적으로 후막화할 수 있다. 따라서, 트랜지스터(150)의 절연 내압의 저하를 억제하고, 나아가서는 절연 내압을 향상시켜, 트랜지스터(150)의 정전 파괴를 억제할 수 있다.
<보호 절연막>
트랜지스터(150)의 보호 절연막으로서 기능하는 절연막(114), 절연막(116), 및 절연막(118)으로서는, 플라스마 CVD법 또는 스퍼터링법 등에 의하여, 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중에서 1종류 이상을 포함하는 절연막을 각각 사용할 수 있다.
또한, 트랜지스터(150)의 채널 영역으로서 기능하는 산화물 반도체막(110)과 접촉되는 절연막(114)은 산화물 절연막인 것이 바람직하고, 산소를 방출할 수 있는 절연막을 사용한다. 산소를 방출할 수 있는 절연막을 바꿔 말하면, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 절연막이다. 또한, 절연막(114)에 산소 과잉 영역을 제공하기 위해서는, 예를 들어, 산소 분위기하에서 절연막(114)을 형성하면 좋다. 또는, 성막 후의 절연막(114)에 산소를 도입하여, 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용할 수 있다.
절연막(114)으로서 산소를 방출할 수 있는 절연막을 사용함으로써, 트랜지스터(150)의 채널 영역으로서 기능하는 산화물 반도체막(110)으로 산소를 이동시켜, 산화물 반도체막(110)의 산소 결손량을 저감할 수 있게 된다. 예를 들어, 승온 이탈 가스 분석(thermal desorption spectroscopy, 이하, TDS 분석이라고 함)으로 측정되는, 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위일 때의 산소 분자의 방출량이 1.0×1018분자/cm3 이상인 절연막을 사용함으로써, 산화물 반도체막(110)에 포함되는 산소 결손량을 저감할 수 있다.
또한, 절연막(114)은 결함량이 적은 것이 바람직하고, 대표적으로는 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 ESR에 의하여 3×1017spins/cm3 이하로 측정되는 것이 바람직하다. 이것은 절연막(114)에 포함되는 결함 밀도가 높으면, 상기 결함에 산소가 결합되어, 절연막(114)에서의 산소의 투과량이 감소되기 때문이다. 또한, 절연막(114)과 산화물 반도체막(110)의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는 산화물 반도체막(110)의 결함에서 유래하는 g값이 1.89 이상 1.96 이하에 나타나는 스핀 밀도가 ESR에 의하여 1×1017spins/cm3 이하, 나아가서는 검출 하한 이하로 측정되는 것이 바람직하다.
또한, 절연막(114)에서는, 외부로부터 절연막(114)에 들어간 산소가 모두 절연막(114)의 외부로 이동하는 경우가 있다. 또는, 외부로부터 절연막(114)에 들어간 산소의 일부가 절연막(114)에 머무르는 경우도 있다. 또한, 외부로부터 절연막(114)에 산소가 들어감과 함께, 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동함으로써, 절연막(114)에서 산소의 이동이 일어나는 경우도 있다. 절연막(114)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는 절연막(116)으로부터 이탈되는 산소를, 절연막(114)을 통하여 산화물 반도체막(110)으로 이동시킬 수 있다.
또한, 절연막(114)은 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 반도체막을 사용하여 형성될 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는 산화물 반도체막의 가전자대 상단의 에너지(EV_OS)와 산화물 반도체막의 전도대 하단의 에너지 준위(EC_OS) 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서 질소 산화물의 방출량이 적은 산화 질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화 질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화 질화 실리콘막은, TDS 분석에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이며, 대표적으로는 암모니아 분자의 방출량이 1×1018molecules/cm3 이상 5×1019molecules/cm3 이하이다. 또한, 암모니아의 방출량은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하인 가열 처리에 의한 방출량이다.
질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114) 등에 준위를 형성한다. 상기 준위는, 산화물 반도체막(110)의 에너지 갭 내에 위치한다. 따라서, 질소 산화물이 절연막(114)과 산화물 반도체막(110)의 계면에 확산되면, 상기 준위가 절연막(114) 측에서 전자를 포획하는 경우가 있다. 이 결과, 포획된 전자가 절연막(114)과 산화물 반도체막(110)의 계면 근방에 머무르게 되어, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
또한, 질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은 가열 처리에서 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소 산화물이 저감된다. 이로 인하여, 절연막(114)과 산화물 반도체막(110)의 계면에서 전자가 포획되기 어렵다.
절연막(114)으로서, 상기 산화물 절연막을 사용함으로써, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있어, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 트랜지스터의 제작 공정에서의 가열 처리, 대표적으로는 400℃ 미만 또는 375℃ 미만(바람직하게는 340℃ 이상 360℃ 이하)의 가열 처리에 의하여, 절연막(114)은 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 신호, g값이 2.001 이상 2.003 이하인 제 2 신호, 및 g값이 1.964 이상 1.966 이하인 제 3 신호가 관측된다. 또한, 제 1 신호 및 제 2 신호의 스플릿폭, 및 제 2 신호 및 제 3 신호의 스플릿폭은 X밴드의 ESR 측정에서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 신호, g값이 2.001 이상 2.003 이하인 제 2 신호, 및 g값이 1.964 이상 1.966 이하인 제 3 신호의 스핀 밀도의 합계가 1×1018spins/cm3 미만이고, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 신호, g값이 2.001 이상 2.003 이하인 제 2 신호, 및 g값이 1.964 이상 1.966 이하인 제 3 신호는 질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호에 상당한다. 질소 산화물의 대표적인 예로서는, 일산화 질소 및 이산화 질소 등을 들 수 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 신호, g값이 2.001 이상 2.003 이하인 제 2 신호, 및 g값이 1.964 이상 1.966 이하인 제 3 신호의 스핀 밀도의 합계가 작을수록, 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한, 상기 산화물 절연막은 SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다.
기판 온도를 220℃ 이상 350℃ 이하로 하고, 실레인 및 일산화이질소를 사용한 PECVD법에 의하여, 상기 산화물 절연막을 형성함으로써, 치밀하며 경도가 높은 막을 형성할 수 있다.
절연막(114)과 접촉되도록 형성되는 절연막(116)은, 화학량론적 조성을 만족시키는 양보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학량론적 조성을 만족시키는 양보다 많은 산소를 포함하는 산화물 절연막은 가열에 의하여 산소의 일부가 이탈된다. 화학량론적 조성을 만족시키는 양보다 많은 산소를 포함하는 산화물 절연체는 TDS 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석에서의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위 내인 것이 바람직하다.
또한, 절연막(116)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 나아가서는 1×1018spins/cm3 이하로 측정되는 것이 바람직하다. 또한, 절연막(116)은 절연막(114)과 비교하여 산화물 반도체막(110)으로부터 떨어져 있기 때문에, 절연막(114)보다 결함 밀도가 높아도 좋다.
절연막(114)의 두께는 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하, 바람직하게는 10nm 이상 30nm 이하로 할 수 있다. 절연막(116)의 두께는, 30nm 이상 500nm 이하, 바람직하게는 150nm 이상 400nm 이하로 할 수 있다.
또한, 절연막(114) 및 절연막(116)에는 같은 재료의 절연막을 사용할 수 있기 때문에, 절연막(114)과 절연막(116)의 계면을 명확히 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서는, 절연막(114)과 절연막(116)의 계면을 파선으로 도시하였다. 또한, 본 실시형태에서는, 절연막(114)과 절연막(116)의 2층 구조에 대하여 설명하였지만, 이에 한정되지 않고, 예를 들어, 절연막(114)의 단층 구조, 절연막(116)의 단층 구조, 또는 3층 이상의 적층 구조로 하여도 좋다.
용량 소자(160)의 유전체막으로서 기능하는 절연막(118)은 질화물 절연막인 것이 바람직하다. 특히, 질화 실리콘막은, 산화 실리콘막에 비하여 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻는 데 필요한 막 두께가 두껍기 때문에, 용량 소자(160)의 유전체막으로서 기능하는 절연막(118)에 질화 실리콘막이 포함됨으로써, 절연막을 물리적으로 후막화할 수 있다. 따라서, 용량 소자(160)의 절연 내압의 저하를 억제하고, 나아가서는 절연 내압을 향상시켜, 용량 소자(160)의 정전 파괴를 억제할 수 있다. 또한, 절연막(118)은, 용량 소자(160)의 전극으로서 기능하는 산화물 반도체막(111)의 저항률을 저하시키는 기능도 갖는다.
또한, 절연막(118)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단할 수 있는 기능을 갖는다. 절연막(118)을 제공함으로써, 산화물 반도체막(110)으로부터 외부로 산소가 확산되는 것, 절연막(114) 및 절연막(116)에 포함되는 산소가 외부로 확산되는 것, 및 외부로부터 산화물 반도체막(110)으로 수소 또는 물 등이 들어가는 것을 방지할 수 있다. 또한, 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 및 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 및 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 및 산화 질화 하프늄 등이 있다.
평탄막, 오버코트, 및 스페이서 등에 사용할 수 있는 절연 재료로서는, 예를 들어, 아크릴이나 에폭시 등의 수지, 실록산 결합을 갖는 수지에 더하여, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 사용할 수 있다.
{접착층}
접착층으로서는, 열 경화성 수지나, 광 경화성 수지, 또는 2액 혼합형(two-component type) 경화성 수지 등의 경화성 수지를 사용할 수 있다. 예를 들어, 아크릴 수지, 폴리우레탄 수지, 에폭시 수지, 또는 실록산 결합을 갖는 수지 등을 사용할 수 있다.
{접속층}
접속층에는, 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
{착색막}
착색막에 사용할 수 있는 재료로서는, 금속 재료, 수지 재료, 안료, 또는 염료가 포함된 수지 재료 등을 들 수 있다.
이상이 각 구성 요소에 대한 설명이다.
[단면 구성예 2]
도 11에는, 상기 구성예와 일부 구성이 상이한 터치 패널의 단면 구성예에 대하여 도시하였다. 또한, 상술한 내용과 중복되는 부분에 대해서는 설명을 생략하고, 상이점에 대하여 설명한다.
도 11에는, 기판(372)의 표시면 측에 도전막(334), 도전막(335), 도전막(341), 및 FPC(375)를 제공하지 않는 구성을 도시하였다. 액정 소자(308)의 공통 전극으로서 기능하는 산화물 반도체막(111)이 터치 센서의 한 쌍의 전극으로서도 기능한다. 구체적으로는, 한 방향으로 연장되는 산화물 반도체막(111b)과, 산화물 반도체막(111b)과 직교되는 방향으로 연장되는 도전막(104a)과 전기적으로 접속되는 산화물 반도체막(111c)이, 터치 센서의 한 쌍의 전극으로서 기능한다. 이와 같은 구성으로 함으로써, 도 8에 도시된 구성보다 공정을 더 간략화할 수 있다. 또한, 산화물 반도체막(111c)은, 절연막(108), 절연막(114), 및 절연막(116)에 제공된 개구(333)를 통하여 도전막(104a)과 전기적으로 접속된다. 또한, 도전막(104a)은 게이트 전극(104)과 같은 재료를 사용하여 동시에 형성된다.
여기서, 터치 센서를 구성하는 전극의 배치에 대하여 설명한다. 도 11에 도시된 터치 패널(310)이 갖는 한 쌍의 터치 센서 전극의 상면 모식도를 도 12의 (A)에 도시하였다. 도 12의 (A)의 일점쇄선 Z3-Z4는, 도 11에 도시된 표시부(381)에 대응한다.
터치 센서의 한쪽 전극인 산화물 반도체막(111b)은 Y방향으로 연장되어 제공되어 있다. 또한, 터치 센서의 다른 쪽 전극인 산화물 반도체막(111c)은 개구(333)를 통하여 도전막(104a)과 전기적으로 접속된다. 도전막(104a)은 X방향으로 연장되고, 산화물 반도체막(111b)과 교차되는 영역을 갖는다.
또한, 한 방향으로 연장되는 도전막으로서, 도전막(104a) 대신에 소스 전극(112a) 및 드레인 전극(112b)과 같은 재료를 사용하여 동시에 형성되는 도전막(112)을 적용하여도 좋다(도 12의 (B) 참조). 또한, 도 12의 (B)에는, 산화물 반도체막(111b)이 X방향으로 연장되고, 도전막(112)이 Y방향으로 연장되는 예를 도시하였다. 산화물 반도체막(111c)은, 절연막(118)(미도시)에 제공되는 개구(336)를 통하여 도전막(112)과 전기적으로 접속된다.
[다른 구성예]
또한, 본 발명의 일 형태는 상기에서 예시한 구성에 한정되지 않고, 다양한 구성을 가질 수 있다.
<주변 회로>
주변 회로는, 일체로 형성되지 않는 구성으로 할 수 있다. 즉, 터치 센서를 구동하는 회로와 화소를 구동하는 회로를 따로 형성할 수 있다. 또한, 이들의 기능이 하나의 회로에서 구현되어도 좋다.
또한, TFT에 의하여, 터치 센서의 X방향의 도전막 및 Y방향의 도전막(전극) 중 한쪽을 선택하는 드라이버 회로를 일체로 형성할 수도 있다.
또한, 터치 센서를 구동하는 회로는, 화소를 구동하는 게이트 드라이버 측 및 소스 드라이버 측 중 어느 측에 배치되어도 좋다.
또한, 터치 센서의 X방향의 도전막과 전기적으로 접속되는 회로 및 Y방향의 도전막(전극)과 전기적으로 접속되는 2개의 회로 중, 검출하는 기능을 갖는 회로에는 IC를 사용하는 것이 바람직하다. 이때, 상기 도전막은 FPC를 통하여 상기 IC에 의하여 제어되는 것이 바람직하다.
<터치 센서의 도전막(전극)의 재질>
터치 센서를 구성하는 한 쌍의 도전막에는, 액정 소자를 구성하는 공통 전극이나 화소 전극 등과 같은 재료를 사용하는 것이 바람직하다.
또는, 메시 형상으로 가공된 금속막(메탈 메시라고도 함)으로 구성되어도 좋다.
또한, 터치 센서의 X방향의 도전막 및 Y방향의 도전막(전극) 중 적어도 하나는, 그 바로 아래 또는 바로 위에 금속막이 제공됨으로써, 도전막의 저항을 낮출 수 있다. 이때, 금속 산화물을 포함하는 도전막과 금속을 포함하는 도전막의 적층 구조로 하는 경우에, 하프톤 마스크를 사용한 패터닝 기술에 의하여 도전막을 형성하면, 공정을 간략화할 수 있어 바람직하다.
<터치 센서의 도전막(전극)을 접속하는 배선>
터치 센서의 X방향의 도전막과 Y방향의 도전막이 교차되는 부분에서, 다른 도전막을 사용하여 브리지 구조를 구현하는 경우, 예를 들어, 상기 도전막을 트랜지스터의 게이트 전극과 같은 면 위의 도전막으로 하고, X방향의 도전막을 게이트선과 평행하게 형성한다. 또는, 상기 도전막을 트랜지스터의 소스 전극 및 드레인 전극과 같은 면 위의 도전막으로 하고, Y방향의 도전막을 소스선과 평행하게 형성한다. 이때, 화소 내에 콘택트부를 형성한다. 또는, 상기 도전막을 공통 전극으로서 기능하는 도전막과 동일한 도전막, 또는 화소 전극으로서 기능하는 도전막과 같은 면 위의 도전막을 사용하여도 좋다.
<터치 센서의 도전막(전극)이나 액정 소자의 도전막(전극)>
상부에 배치되는 슬릿을 갖는 도전막(전극)을 화소 전극으로서 사용하고, 하부에 배치되고 복수의 화소에 걸쳐 제공되는 도전막(전극)을 공통 전극으로서 사용할 수 있다.
또는, 상부에 배치되고 복수의 화소에 걸쳐 제공되는 슬릿을 갖는 도전막(전극)을 공통 전극으로서 사용하고, 하부에 배치되는 도전막(전극)을 화소 전극으로서 사용할 수 있다.
터치 센서의 X방향의 도전막을, 화소 전극으로서 기능하는 도전막 또는 공통 전극으로서 기능하는 도전막을 겸하는 구성으로 할 수 있다.
또는, 터치 센서의 Y방향의 도전막을, 화소 전극으로서 기능하는 도전막 또는 공통 전극으로서 기능하는 도전막을 겸하는 구성으로 할 수 있다.
또한, 터치 센서의 X방향의 도전막을, 펄스 전압이 공급되는 도전막 및 전류를 검출하는 도전막 중 어느 쪽으로 하여도 좋다. 또한, 이때, 터치 센서의 Y방향의 도전막을, 상기 도전막 중 다른 쪽으로 하면 좋다.
또한, 공통 전극으로서 기능하는 도전막은 복수의 화소에 걸쳐 제공되는 구성으로 하여도 좋고, 예를 들어, 트랜지스터의 게이트 전극과 같은 면 위의 도전막에 의하여 형성된 공통 배선과 전기적으로 접속되어 있어도 좋다. 이때, 하나의 공통 전극으로서 기능하는 도전막은 섬 형상을 가져도 좋다.
<대향 기판>
트랜지스터 등이 제공되는 기판과 대향하여 제공되는 기판(대향 기판이라고도 함)에 터치 센서의 X방향의 도전막 또는 Y방향의 도전막을 제공하는 경우, 상기 도전막보다 시인 측에 차광막을 배치하는 것이 바람직하다.
또한, 대향 기판에 TN 모드 또는 MVA 모드 등의 액정 소자의 한쪽 전극을 형성하는 경우, 대향 기판에 제공되는 터치 센서의 도전막과 중첩되는 부분에는 상기 전극에 슬릿을 제공하는 것이 바람직하다.
또한, FFS 모드나 IPS 모드 등과 같이, 트랜지스터 등이 제공되는 기판 위에 한 쌍의 전극을 형성하는 경우에도, 대향 기판에 액정의 배향을 제어하는 도전막을 제공하여도 좋다. 이때도 상기 도전막에는 마찬가지로, 터치 센서의 도전막과 중첩되는 부분에 슬릿을 제공하는 것이 바람직하다.
<구동 방법>
터치 센서의 구동 방법으로서는, 예를 들어, 화소의 구동에서의 1 수평 기간(1 게이트 선택 기간) 사이에서, 대응하는 행의 센싱(주사)을 수행하는 방법을 사용할 수 있다. 또는, 1프레임 기간을 2개로 나누어, 전반에 모든 화소를 기록하고, 후반에 센싱을 수행하여도 좋다.
<트랜지스터 및 용량 소자 등의 제작 방법>
이어서, 도 8에 도시된 터치 패널(310)이 갖는 트랜지스터(150), 용량 소자(160), 및 액정 소자(308)를 구성하는 한 쌍의 전극(산화물 반도체막(111) 및 도전막(120))의 제작 방법의 일례에 대하여, 도 25~도 28을 사용하여 설명한다.
우선, 기판(102) 위에 게이트 전극(104)을 형성한다. 그 후, 기판(102) 및 게이트 전극(104) 위에 절연막(106) 및 절연막(107)을 포함하는 절연막(108)을 형성한다(도 25의 (A) 참조).
또한, 기판(102), 게이트 전극(104), 절연막(106), 및 절연막(107)은, 상술한 재료 중에서 선택함으로써 형성될 수 있다. 또한, 본 실시형태에서는, 기판(102)에는 유리 기판을 사용하고, 게이트 전극(104)에는 도전막으로서 텅스텐을 사용하고, 절연막(106)에는 수소를 방출할 수 있는 질화 실리콘막을 사용하고, 절연막(107)에는 산소를 방출할 수 있는 산화 질화 실리콘막을 사용한다.
게이트 전극(104)은 기판(102) 위에 도전막을 형성하고 상기 도전막의 원하는 영역이 남게 되도록 패터닝한 후, 불필요한 영역을 에칭함으로써 형성될 수 있다.
다음에, 절연막(108) 위의 게이트 전극(104)과 중첩되는 위치에 산화물 반도체막(110)을 형성한다(도 25의 (B) 참조).
산화물 반도체막(110)은, 상술한 재료 중에서 선택함으로써 형성될 수 있다. 또한, 본 실시형태에서는, 산화물 반도체막(110)에는 In-Ga-Zn 산화물막(In:Ga:Zn=1:1:1.2[원자수비]인 금속 산화물 타깃을 사용함)을 사용한다.
또한, 산화물 반도체막(110)은 절연막(108) 위에 산화물 반도체막을 형성하고 상기 산화물 반도체막의 원하는 영역이 남게 되도록 패터닝한 후, 불필요한 영역을 에칭함으로써 형성될 수 있다.
산화물 반도체막(110)을 형성한 후, 가열 처리를 수행하면 바람직하다. 상기 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 350℃ 이상 450℃ 이하의 온도로 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 분위기에서 수행하면 좋다. 또한, 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행한 후, 산화물 반도체막(110)으로부터 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 수행하여도 좋다. 이 가열 처리에 의하여, 절연막(106), 절연막(107), 및 산화물 반도체막(110) 중 적어도 하나로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 상기 가열 처리는 산화물 반도체막(110)을 섬 형상으로 가공하기 전에 수행하여도 좋다.
또한, 산화물 반도체막(110)을 채널 영역으로 하는 트랜지스터(150)에 안정적인 전기 특성을 부여하기 위해서는, 산화물 반도체막(110) 내의 불순물을 저감하여, 산화물 반도체막(110)을 진성 또는 실질적으로 진성으로 하는 것이 유효하다.
다음에, 절연막(108) 및 산화물 반도체막(110) 위에 도전막을 형성하고 상기 도전막의 원하는 영역이 남게 되도록 패터닝한 후, 불필요한 영역을 에칭함으로써 절연막(108) 및 산화물 반도체막(110) 위에 소스 전극(112a) 및 드레인 전극(112b)을 형성한다(도 25의 (C) 참조).
소스 전극(112a) 및 드레인 전극(112b)은, 상술한 재료 중에서 선택함으로써 형성될 수 있다. 또한, 본 실시형태에서는, 소스 전극(112a) 및 드레인 전극(112b)으로서 텅스텐막과 알루미늄막과 타이타늄막으로 이루어지는 3층의 적층 구조를 사용한다.
또한, 소스 전극(112a) 및 드레인 전극(112b)을 형성한 후, 산화물 반도체막(110)의 표면을 세정하여도 좋다. 상기 세정 방법으로서는, 예를 들어, 인산 등의 액약을 사용한 세정을 들 수 있다. 인산 등의 액약을 사용하여 세정함으로써, 산화물 반도체막(110)의 표면에 부착된 불순물(예를 들어, 소스 전극(112a) 및 드레인 전극(112b)에 포함되는 원소 등)을 제거할 수 있다. 또한, 상기 세정은 반드시 수행할 필요는 없고, 경우에 따라서는 세정을 수행하지 않아도 된다.
또한, 소스 전극(112a) 및 드레인 전극(112b)을 형성하는 공정 및 상기 세정 공정 중 어느 한쪽 또는 양쪽에서, 산화물 반도체막(110)의 소스 전극(112a) 및 드레인 전극(112b)으로부터 노출된 영역이 얇아질 경우가 있다.
이어서, 절연막(108), 산화물 반도체막(110), 소스 전극(112a), 및 드레인 전극(112b) 위에 절연막(114) 및 절연막(116)을 형성한다. 그리고, 절연막(114) 및 절연막(116)의 원하는 영역이 남게 되도록 패터닝한 후, 불필요한 영역을 에칭함으로써 개구(141)를 형성한다(도 25의 (D) 참조).
또한, 절연막(114)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 대기에 노출시키지 않고, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 하나 이상을 조정하여 절연막(116)을 연속적으로 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분에서 유래한 불순물 농도를 저감할 수 있음과 동시에, 절연막(114) 및 절연막(116)에 포함되는 산소를 산화물 반도체막(110)으로 이동시킬 수 있게 되어, 산화물 반도체막(110)의 산화물 결손량을 저감할 수 있다.
또한, 절연막(116)의 형성 공정에서, 절연막(114)이 산화물 반도체막(110)의 보호막이 된다. 따라서, 산화물 반도체막(110)에 대한 손상을 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
절연막(114) 및 절연막(116)은, 상술한 재료 중에서 선택함으로써 형성될 수 있다. 또한, 본 실시형태에서는, 절연막(114) 및 절연막(116)에는 산소를 방출할 수 있는 산화 질화 실리콘막을 사용한다.
또한, 절연막(114) 및 절연막(116)을 형성한 후에, 가열 처리(이하, 제 1 가열 처리라고 함)를 수행하면 바람직하다. 제 1 가열 처리에 의하여, 절연막(114) 및 절연막(116)에 포함되는 질소 산화물을 저감할 수 있다. 또는, 제 1 가열 처리에 의하여, 절연막(114) 및 절연막(116)에 포함되는 산소의 일부를 산화물 반도체막(110)으로 이동시켜, 산화물 반도체막(110)에 포함되는 산소 결손량을 저감할 수 있다.
제 1 가열 처리의 온도는, 대표적으로는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제 1 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤 또는 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소 및 물 등이 포함되지 않는 것이 바람직하다. 상기 가열 처리에는, 전기로(electric furnace) 또는 RTA(rapid thermal annealing) 장치 등을 사용할 수 있다.
개구(141)는 드레인 전극(112b)이 노출되도록 형성된다. 개구(141)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 다만, 개구(141)의 형성 방법은 이에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법을 사용하여도 좋다. 또한, 개구(141)를 형성하기 위한 에칭 공정에 의하여, 드레인 전극(112b)의 막 두께가 얇아지는 경우가 있다.
다음에, 개구(141)를 덮도록, 절연막(116) 위에 산화물 반도체막(111) 및 산화물 반도체막(111a)이 되는 산화물 반도체막을 형성한다(도 26의 (A) 및 (B) 참조).
또한, 도 26의 (A)는 절연막(116) 위에 산화물 반도체막을 형성할 때의 성막 장치 내부의 단면 모식도이다. 도 26의 (A)에서는, 성막 장치로서 스퍼터링 장치를 사용하고, 상기 스퍼터링 장치 내부에 설치된 타깃(193) 및 타깃(193) 아래쪽에 형성된 플라스마(194)를 모식적으로 나타내었다.
우선, 산화물 반도체막을 형성할 때, 산소 가스를 포함하는 분위기에서 플라스마를 방전시킨다. 이때, 산화물 반도체막의 피형성면이 되는 절연막(116) 내에 산소가 첨가된다. 또한, 산화물 반도체막을 형성할 때, 산소 가스에 더하여 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 또는 제논 가스 등)를 혼합시켜도 좋다. 예를 들어, 아르곤 가스와 산소 가스를 사용하여, 아르곤 가스의 유량보다 산소 가스의 유량을 많게 하는 것이 바람직하다. 산소 가스의 유량을 많게 함으로써, 절연막(116)에 산소를 적합하게 첨가할 수 있다. 산화물 반도체막의 형성 조건의 일례로서는, 성막 가스 전체에서 산소 가스가 차지하는 비율을 50% 이상 100% 이하, 바람직하게는 80% 이상 100% 이하로 하면 좋다.
또한, 도 26의 (A)에서는, 절연막(116)에 첨가되는 산소 또는 과잉 산소를 모식적으로 파선의 화살표로 나타내었다.
또한, 산화물 반도체막을 형성할 때의 기판 온도는, 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다. 산화물 반도체막을 가열하여 형성함으로써, 산화물 반도체막의 결정성을 높일 수 있다. 한편, 기판(102)으로서, 대형 유리 기판(예를 들어, 6세대~10세대)을 사용하는 경우, 산화물 반도체막을 형성할 때의 기판 온도를 150℃ 이상 340℃ 미만으로 하면 기판(102)이 변형되는(왜곡되거나 또는 휘어지는) 경우가 있다. 따라서, 대형 유리 기판을 사용하는 경우에는, 산화물 반도체막을 형성할 때의 기판 온도를 100℃ 이상 150℃ 미만으로 함으로써, 유리 기판이 변형되는 것을 억제할 수 있다.
상기 산화물 반도체막은, 상술한 재료 중에서 선택함으로써 형성될 수 있다. 본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:3:6[원자수비])을 사용하여, 스퍼터링법으로 산화물 반도체막을 형성한다.
이어서, 상기 산화물 반도체를 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(111) 및 산화물 반도체막(111a)을 형성한다(도 26의 (C) 참조).
산화물 반도체막(111) 및 산화물 반도체막(111a)은, 절연막(116) 위에 산화물 반도체막을 형성하고 상기 산화물 반도체막의 원하는 영역이 남게 되도록 패터닝한 후, 불필요한 영역을 에칭함으로써 형성될 수 있다.
이어서, 절연막(116), 산화물 반도체막(111), 및 산화물 반도체막(111a) 위에 절연막(118)을 형성한다(도 27의 (A) 참조).
절연막(118)은, 수소 및 질소 중 어느 한쪽 또는 양쪽을 갖는다. 절연막(118)으로서는, 예를 들어, 질화 실리콘막을 사용하면 적합하다. 또한, 절연막(118)은, 예를 들어, 스퍼터링법 또는 PECVD법을 사용하여 형성될 수 있다. 예를 들어, 절연막(118)을 PECVD법에 의하여 형성하는 경우, 기판 온도는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하이다. 상술한 기판 온도의 범위에서 절연막(118)을 형성하면, 치밀한 막을 형성할 수 있어 바람직하다. 또한, 상술한 기판 온도의 범위에서 절연막(118)을 형성하면, 절연막(114) 및 절연막(116) 내의 산소 또는 과잉 산소를, 산화물 반도체막(110)으로 이동시킬 수 있다.
또한, 절연막(118)을 형성한 후에, 상술한 제 1 가열 처리와 동등한 가열 처리(이하, 제 2 가열 처리라고 함)를 수행하여도 좋다. 이와 같이, 산화물 반도체막(111) 및 산화물 반도체막(111a)이 되는 산화물 반도체막을 형성할 때, 절연막(116)에 산소를 첨가한 후, 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하의 온도에서 가열 처리를 수행함으로써, 절연막(116) 내의 산소 또는 과잉 산소를 산화물 반도체막(110) 내로 이동시켜, 산화물 반도체막(110) 내의 산소 결손을 보전할 수 있다.
여기서, 도 28을 사용하여 산화물 반도체막(110) 내로 이동하는 산소에 대하여 설명한다. 도 28은 절연막(118)을 형성할 때의 기판 온도(대표적으로 375℃ 미만), 또는 절연막(118)을 형성한 후의 제 2 가열 처리(대표적으로 375℃ 미만)에 의하여, 산화물 반도체막(110) 내로 이동하는 산소를 나타낸 모델도이다. 도 28에서, 산화물 반도체막(110) 내로 이동하는 산소(산소 라디칼, 산소 원자, 또는 산소 분자)를 파선의 화살표로 나타내었다. 또한, 도 28은, 절연막(118)을 성막한 후의 트랜지스터(150) 근방의 단면도이다.
도 28에 도시된 산화물 반도체막(110)은, 산화물 반도체막(110)에 접촉하는 막(여기서는, 절연막(107) 및 절연막(114))으로부터 산소가 이동함으로써 산소 결손이 보전된다. 특히, 본 발명의 일 형태에 따른 터치 패널에서, 산화물 반도체막(110)이 되는 산화물 반도체막을 스퍼터링법에 의하여 형성할 때, 산소 가스를 사용하여 절연막(107) 내에 산소를 첨가하기 때문에, 절연막(107)은 과잉 산소 영역을 갖는다. 또한, 산화물 반도체막(111)이 되는 산화물 반도체막을 스퍼터링법에 의하여 형성할 때, 산소 가스를 사용하여 절연막(116) 내에 산소를 첨가하기 때문에, 절연막(116)은 과잉 산소 영역을 갖는다. 따라서, 상기 과잉 산소 영역을 갖는 절연막 사이에 위치하는 산화물 반도체막(110)은, 산소 결손이 적합하게 보전된다.
또한, 절연막(107) 아래쪽에는 절연막(106)이 제공되어 있고, 절연막(114) 및 절연막(116) 위쪽에는 절연막(118)이 제공되어 있다. 산소 투과성이 낮은 재료, 예를 들어, 질화 실리콘 등에 의하여 절연막(106) 및 절연막(118)을 형성함으로써, 절연막(107), 절연막(114), 및 절연막(116) 내에 포함되는 산소를 산화물 반도체막(110) 측에 가둘 수 있기 때문에, 산화물 반도체막(110)으로 산소를 적합하게 이동시킬 수 있게 된다. 또한, 절연막(118)은, 외부로부터 불순물, 예를 들어, 물, 알칼리 금속, 또는 알칼리 토금속 등이 트랜지스터(150)에 포함되는 산화물 반도체막(110)으로 확산되는 것을 방지하는 효과도 갖는다.
또한, 절연막(118)은 수소 및 질소 중 어느 한쪽 또는 양쪽을 갖는다. 따라서, 절연막(118)을 형성하면, 이 절연막(118)에 접촉하는 산화물 반도체막(111) 및 산화물 반도체막(111a)은 수소 및 질소 중 어느 한쪽 또는 양쪽이 첨가되기 때문에, 캐리어 밀도가 높아져 산화물 도전막으로서 기능할 수 있다.
또한, 산화물 반도체막(111) 및 산화물 반도체막(111a)의 저항률은 저하되기 때문에, 도 26의 (C) 및 도 27의 (A)에서는 해칭 패턴을 상이하게 하여 산화물 반도체막(111) 및 산화물 반도체막(111a)을 도시하였다. 또한, 이때, 트랜지스터(150)가 제작된다.
산화물 반도체막(111) 및 산화물 반도체막(111a)의 저항률은, 적어도 산화물 반도체막(110)보다 낮고, 바람직하게는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는 1×10-3Ωcm 이상 1×10-1Ωcm 미만이다.
다음에, 절연막(118) 위에 절연막(119)을 형성하고 절연막(118) 및 절연막(119)의 원하는 영역이 남게 되도록 패터닝한 후, 불필요한 영역을 에칭함으로써 개구(142)를 형성한다(도 27의 (B) 참조).
절연막(119)은, 상술한 재료 중에서 선택함으로써 형성될 수 있다. 또한, 본 실시형태에서는, 절연막(119)으로서 아크릴 수지를 사용한다.
개구(142)는 드레인 전극(112b)이 노출되도록 형성된다. 개구(142)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 다만, 개구(142)의 형성 방법은 이에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법을 사용하여도 좋다. 또한, 개구(142)를 형성하기 위한 에칭 공정에 의하여, 드레인 전극(112b)의 막 두께가 얇아지는 경우가 있다.
또한, 상술한 개구(141)를 형성하는 공정을 수행하지 않고, 개구(142)를 형성하는 공정에서 절연막(114), 절연막(116), 절연막(118), 및 절연막(119)을 한꺼번에 형성하여도 좋다. 이와 같이 함으로써, 본 발명의 일 형태에 따른 터치 패널의 제작 공정을 줄일 수 있어, 제조 비용을 낮출 수 있다.
이어서, 개구(142)를 덮도록 절연막(119) 위에 도전막을 형성하고 상기 도전막의 원하는 영역이 남게 되도록 패터닝한 후, 불필요한 영역을 에칭함으로써 도전막(120)을 형성한다(도 27의 (C) 참조).
도전막(120)은, 상술한 재료 중에서 선택하여 형성될 수 있다. 또한, 본 실시형태에서는, 도전막(120)으로서 인듐 주석 산화물을 사용한다.
또한, 도전막(120)이 형성됨과 함께, 용량 소자(160)가 제작된다. 용량 소자(160)는 한 쌍의 전극 사이에 유전체층이 끼워진 구조이고, 한 쌍의 전극 중 한쪽이 산화물 반도체막(111)이고, 한 쌍의 전극 중 다른 쪽이 도전막(120)이다. 또한, 절연막(118) 및 절연막(119)이 용량 소자(160)의 유전체층으로서 기능한다.
상술한 공정에 의하여, 도 8에 도시된 터치 패널(310)이 갖는 트랜지스터(150), 용량 소자(160), 및 액정 소자(308)를 구성하는 한 쌍의 전극을 제작할 수 있다.
또한, 도 27의 (C)에는, 절연막(119)을 제공하는 구성을 도시하였지만, 절연막(119)을 제공하지 않는 구성으로 하여도 좋다(도 29의 (A) 참조). 이때, 절연막(118)이 용량 소자(160)의 유전체막으로서 기능한다. 또한, 트랜지스터(150)에 게이트 전극(104)이 없고, 산화물 반도체막(111a)이 제 1 게이트 전극으로서 기능하는 구성으로 하여도 좋다(도 29의 (B) 참조). 도 29의 (B)는, 도 27의 (C)와 달리, 게이트 전극(104) 및 절연막(106)을 제공하지 않는다. 도 29의 (B)에 도시된 트랜지스터(150)는, 소위 톱 게이트형 트랜지스터이다.
이상, 본 실시형태에 기재된 구성 및 방법 등은, 다른 실시형태에 기재되는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
[구성예 2]
본 구성예에서는, 터치 패널이 갖는 표시 소자로서 유기 EL 소자를 사용한 예에 대하여 설명한다.
[단면 구성예 1]
이하에서는, 본 발명의 일 형태에 따른 터치 패널의 단면 구성예에 대하여, 도면을 참조하여 설명한다. 또한, 상술한 내용과 중복되는 부분에 대해서는 설명을 생략하고, 상이점에 대하여 설명한다.
도 13에 도시된 터치 패널(320)은 표시부(381)에 발광 소자(280)를 갖는다. 발광 소자(280)는 도전막(120), EL층(281), 및 도전막(282)을 갖는다. 도전막(120)은 반사막으로서의 기능을 갖고, 절연막(114), 절연막(116), 절연막(118), 및 절연막(119)에 제공된 개구를 통하여 트랜지스터(150)의 드레인 전극(112b)과 전기적으로 접속된다. 도전막(282)은 하부 전극이라고도 부를 수 있다. 도전막(282)에는 가시광을 투과하는 재료를 사용한다. 또한, 도전막(282)이 반반사막으로서의 기능을 가져도 좋다. 도전막(282)은 상부 전극이라고도 부를 수 있다. 도전막(120)과 도전막(282) 사이에 전압을 인가함으로써, 기판(372)에 제공된 착색막(예를 들어, 착색막(331R))을 통하여 EL층(281)에 포함되는 발광층이 나타내는 광을 추출할 수 있다. 도 13에 도시된 터치 패널(320)은, 소위 톱 이미션형 표시 장치를 갖는다. 또한, 발광 소자(280)의 구체적인 구성에 대해서는, 실시형태 4에서 후술한다.
절연막(119) 위에, 격벽으로서 기능하는 절연막(391)이 제공된다. 절연막(391)은 인접한 2개의 화소의 도전막(120)의 단부와 중첩하여 제공된다. EL층(281)은 도전막(120) 및 절연막(391) 위에 제공된다. 또한, 도전막(282)은 적어도 도전막(120)과 중첩되도록 EL층(281) 위에 제공된다. 예를 들어, 도 13에 도시된 터치 패널(320)에서, 도전막(282)은 한 방향에서 인접한 2개의 화소가 갖는 2개의 도전막(120) 사이의 틈과 중첩되는 위치에 개구(385)를 갖는다. 또한, 도전막(282)은 한 방향에서 인접한 복수의 화소(예를 들어, 30화소 또는 60화소 등)를 포함하는 블록마다, 한 방향에서 인접한 2개의 화소가 갖는 2개의 도전막(120) 사이의 틈과 중첩되는 위치에 개구(385)를 가져도 좋다.
또한, 절연막(116) 위의 개구(385)와 중첩되는 위치에 산화물 반도체막(111)이 제공되어 있다. 산화물 반도체막(111)은, 트랜지스터(150)의 제 2 게이트 전극으로서 기능하는 산화물 반도체막(111a)과 같은 재료를 사용하여 동시에 형성될 수 있기 때문에, 공정을 간략화할 수 있다.
터치 패널(320)이 갖는 터치 센서는, 기판(372)에 제공된 도전막(334) 및 기판(102)에 제공된 산화물 반도체막(111)에 의하여 구성된다. 도전막(334)과 산화물 반도체막(111) 사이에 형성되는 용량을 이용하여, 피검지체의 근접 또는 접촉을 검출할 수 있다.
여기서, 터치 센서를 구성하는 전극의 배치에 대하여 설명한다. 도 13에 도시된 터치 패널(320)이 갖는 한 쌍의 터치 센서 전극의 상면 모식도를 도 14에 도시하였다. 도 14의 일점쇄선 Z5-Z6은 도 13에 도시된 표시부(381)에 대응한다.
터치 센서의 한쪽 전극인 도전막(334)은 Y방향으로 연장되어 제공되어 있다. 또한, 터치 센서의 다른 쪽 전극인 산화물 반도체막(111)은 X방향으로 연장되고, 도전막(334)과 교차되는 영역을 갖는다. 또한, 도전막(334)은 X방향으로 연장되고, 산화물 반도체막(111)은 Y방향으로 연장되어 있어도 좋다.
또한, 터치 패널(320)은 기판(102)과 기판(372)이 실란트(151)에 의하여 접합되어 있다. 기판(102), 기판(372), 및 실란트(151)로 둘러싸인 영역은 중공이지만, 상기 영역이 밀봉재로 채워져 있어도 좋다. 또한, 착색막(331R), 착색막(331G), 및 차광막(332) 위에 절연막을 갖지 않는 구성으로 하였지만, 상술한 오버코트로서 기능하는 절연막(355)을 제공하여도 좋다.
또한, 도 13에서는 발광 소자(280)에서 복수의 화소에 의하여 공유되는 EL층(281)의 구성을 도시하였지만, EL층(281)은 화소마다 제공되어 있어도 좋다(도 15 참조). 이 경우, 각 화소에 요구되는 발광색에 맞춘 색의 광을 나타내는 발광층을 갖는 EL층(281)을 화소마다 제공하면 좋다. 또한, 착색막(예를 들어, 착색막(331R) 및 착색막(331G) 등)을 제공하지 않는 구성으로 하여도 좋다.
[단면 구성예 2]
도 16에는, 도 13과는 일부 구성이 상이한 터치 패널의 단면 구성예에 대하여 도시하였다. 또한, 상술한 내용과 중복되는 부분에 대해서는 설명을 생략하고, 상이점에 대하여 설명한다.
도 16에는, 기판(372)의 표시면 측에 도전막(334), 도전막(341), 및 FPC(375)를 제공하지 않는 구성을 도시하였다. 트랜지스터(150)의 제 2 게이트 전극과 같은 재료를 사용하여 동시에 형성되는 산화물 반도체막(111)이 터치 센서의 한 쌍의 전극으로서 기능한다. 구체적으로는, 한 방향으로 연장되는 산화물 반도체막(111b)(미도시)과, 산화물 반도체막(111b)과 직교되는 방향으로 연장되는 도전막(104a)과 전기적으로 접속되는 산화물 반도체막(111c)이, 터치 센서의 한 쌍의 전극으로서 기능한다. 이와 같은 구성으로 함으로써, 도 13에 도시된 구성보다 공정을 더 간략화할 수 있다. 또한, 산화물 반도체막(111c)은, 절연막(108), 절연막(114), 및 절연막(116)에 제공된 개구(333)를 통하여 도전막(104a)과 전기적으로 접속된다. 또한, 도전막(104a)은 게이트 전극(104)과 같은 재료를 사용하여 동시에 형성된다.
여기서, 터치 센서를 구성하는 전극의 배치에 대하여 설명한다. 도 16에 도시된 터치 패널(320)이 갖는 한 쌍의 터치 센서 전극의 상면 모식도를 도 17에 도시하였다. 도 17의 일점쇄선 Z7-Z8은 도 16에 도시된 표시부(381)에 대응한다.
터치 센서의 한쪽 전극인 산화물 반도체막(111b)은 Y방향으로 연장되어 제공되어 있다. 또한, 터치 센서의 다른 쪽 전극인 산화물 반도체막(111c)은 개구(333)를 통하여 도전막(104a)과 전기적으로 접속된다. 도전막(104a)은 X방향으로 연장되고, 산화물 반도체막(111b)과 교차되는 영역을 갖는다.
또한, 발광 소자(280)를 구성하는 한쪽 전극으로서 기능하는 도전막(282)을, 터치 센서의 다른 쪽 전극으로서 사용하여도 좋다. 도 18에 도시된 터치 패널(320)에서는, 터치 센서의 한쪽 전극인 산화물 반도체막(111)이 X방향으로 연장되어 제공된다. 또한, 도전막(282)은 Y방향으로 연장되어 제공되고, 산화물 반도체막(111)과 교차되는 영역을 갖는다. 도 19는, 도 18에 도시된 터치 패널(320)이 갖는 한 쌍의 터치 센서 전극의 상면 모식도이고, 도 19의 일점쇄선 Z9-Z10은, 도 18에 도시된 표시부(381)에 대응한다. 도전막(282)이 갖는 개구(385)는, 산화물 반도체막(111)이 연장되는 방향과 직교되는 방향으로 연장되고, 개구(385)의 일부는 산화물 반도체막(111)과 중첩된다.
[단면 구성예 3]
도 20에는, 상기 구성예와 일부 구성이 상이한 터치 패널의 단면 구성예에 대하여 도시하였다. 또한, 상술한 내용과 중복되는 부분에 대해서는 설명을 생략하고, 상이점에 대하여 설명한다.
도 20에 도시된 터치 패널(320)은 표시부(381)에 발광 소자(280)를 갖는다. 발광 소자(280)는 도전막(285), EL층(281), 및 도전막(286)을 갖는다. 도전막(285)은 절연막(114), 절연막(116), 절연막(118), 및 절연막(119)에 제공된 개구를 통하여 트랜지스터(150)의 드레인 전극(112b)과 전기적으로 접속된다. 도전막(285)에는 가시광을 투과하는 재료를 사용한다. 또한, 도전막(285)이 반반사막으로서의 기능을 가져도 좋다. 도전막(286)은 반사막으로서의 기능을 갖는다. 도전막(285)과 도전막(286) 사이에 전압을 인가함으로써, 기판(102)에 제공된 착색막(예를 들어, 착색막(331R))을 통하여 EL층(281)에 포함되는 발광층이 나타내는 광을 추출할 수 있다. 도 20에 도시된 터치 패널(320)은, 소위 보텀 이미션형 표시 장치를 갖는다.
차광막(332), 착색막(331R), 및 착색막(331G)은 절연막(118) 위에 제공된다. 차광막(332)은 절연막(391)과 중첩되는 위치에 제공된다. 또한, 착색막(331R) 및 착색막(331G)은 도전막(285)과 중첩되는 위치에 제공된다. 또한, EL층(281) 및 도전막(286)은 이 순서로 도전막(285) 위에 제공된다.
도전막(334), 도전막(341), 및 FPC(375)가 기판(102)의 표시면 측(기판(372)의 반대 측)에 제공되어 있다. 도전막(334) 및 산화물 반도체막(111)을 한 쌍의 전극으로서 터치 패널(320)이 갖는 터치 센서가 구성된다. 도전막(334)을 기판(102)의 표시면 측에 제공함으로써, 한 쌍의 전극 사이에 다른 도전막(예를 들어, 도전막(285) 및 도전막(286) 등)이 끼워지지 않는 구성으로 할 수 있다. 또한, 산화물 반도체막(111)은 가시광을 투과하기 때문에, 발광 소자(280)가 나타내는 광의 경로가 되는 도전막(285)과 중첩하는 위치에 제공할 수도 있다. 따라서, 산화물 반도체막(111)을 대면적에 걸쳐 형성할 수 있어, 터치 센서의 용량값을 크게 할 수 있다.
여기서, 터치 센서를 구성하는 전극의 배치에 대하여 설명한다. 도 20에 도시된 터치 패널(320)이 갖는 한 쌍의 터치 센서 전극의 상면 모식도를 도 21에 도시하였다. 도 21의 일점쇄선 Z11-Z12는 도 20에 도시된 표시부(381)에 대응한다.
터치 센서의 한쪽 전극인 도전막(334)은 Y방향으로 연장되어 제공되어 있다. 또한, 터치 센서의 다른 쪽 전극인 산화물 반도체막(111)은 X방향으로 연장되고, 도전막(334)과 교차하는 영역을 갖는다. 또한, 도전막(334)은 X방향으로 연장되고, 산화물 반도체막(111)은 Y방향으로 연장되어 있어도 좋다.
또한, 도 20에서는 발광 소자(280)에서 복수의 화소에 의하여 공유되는 EL층(281)의 구성을 도시하였지만, EL층(281)이 화소마다 제공되어 있어도 좋다(도 22 참조). 이 경우, 각 화소에 요구되는 발광색에 맞춘 색의 광을 나타내는 발광층을 갖는 EL층(281)을 화소마다 제공하면 좋다. 또한, 착색막(예를 들어, 착색막(331R) 및 착색막(331G) 등)을 제공하지 않는 구성으로 하여도 좋다.
[단면 구성예 4]
도 23에는, 도 20과는 일부 구성이 상이한 터치 패널의 단면 구성예에 대하여 도시하였다. 또한, 상술한 내용과 중복되는 부분에 대해서는 설명을 생략하고, 상이점에 대하여 설명한다.
도 23에는, 기판(102)의 표시면 측에 도전막(334), 도전막(341), 및 FPC(375)를 제공하지 않는 구성을 도시하였다. 트랜지스터(150)의 제 2 게이트 전극과 같은 재료를 사용하여 동시에 형성되는 산화물 반도체막(111)이 터치 센서의 한 쌍의 전극으로서 기능한다. 구체적으로는, 한 방향으로 연장되는 산화물 반도체막(111b)과, 산화물 반도체막(111b)과 직교되는 방향으로 연장되는 도전막(104a)과 전기적으로 접속되는 산화물 반도체막(111c)이, 터치 센서의 한쪽 전극으로서 기능한다. 이와 같은 구성으로 함으로써, 도 20에 도시된 구성보다 공정을 더 간략화할 수 있다. 또한, 산화물 반도체막(111c)은, 절연막(108), 절연막(114), 및 절연막(116)에 제공된 개구(333)를 통하여 도전막(104a)과 전기적으로 접속된다. 또한, 도전막(104a)은 게이트 전극(104)과 같은 재료를 사용하여 동시에 형성된다. 도전막(104a)을 차광막(332)과 중첩되는 위치에 제공함으로써, 화소의 개구율을 유지하면서, 터치 센서의 한 쌍의 전극을 구성할 수 있어 바람직하다.
여기서, 터치 센서를 구성하는 전극의 배치에 대하여 설명한다. 도 23에 도시된 터치 패널(320)이 갖는 한 쌍의 터치 센서 전극의 상면 모식도를 도 24에 도시하였다. 도 24의 일점쇄선 Z13-Z14는, 도 23에 도시된 표시부(381)에 대응한다.
터치 센서의 한쪽 전극인 산화물 반도체막(111b)은 Y방향으로 연장되어 제공되어 있다. 또한, 터치 센서의 다른 쪽 전극인 산화물 반도체막(111c)은 개구(333)를 통하여 도전막(104a)과 전기적으로 접속된다. 도전막(104a)은 X방향으로 연장되고, 산화물 반도체막(111b)과 교차되는 영역을 갖는다.
본 실시형태는, 적어도 그 일부를 본 명세서 내에 기재되는 다른 실시형태와 적절히 조합하여 실시될 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 액정 표시 장치의 트랜지스터 및 용량 소자에 적용할 수 있는 산화물 반도체의 일례에 대하여 설명한다. 이하에서는, 산화물 반도체의 구조에 대하여 설명한다.
본 명세서에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서 결정이 삼방정 또는 능면체정계(rhombohedral crystal system)인 경우, 육방정계에 포함된다.
산화물 반도체는 단결정 산화물 반도체와 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 그 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로 준안정 상태이며 고정화되지 않은 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 바꿔 말하면, 결합 각도가 유연하고 단거리 질서성을 갖는 한편, 장거리 질서성을 갖지 않는 구조라고 할 수도 있다.
반대로 말하면, 본질적으로 안정적인 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 다만, a-like OS는 미소한 영역에서 주기 구조를 갖지만, 공동(보이드(void)라고도 함)을 갖고 불안정적인 구조이다. 따라서, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인될 수 있다. 한편, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)는 명확히 확인되지 않는다. 따라서, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM 이미지에 의하여 관찰한 CAAC-OS에 대하여 설명한다. 도 30의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(spherical aberration corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는, 예를 들어, 원자 분해능 분석 전자 현미경 JEM-ARM200F(일본 전자 주식회사 제조) 등에 의하여 얻을 수 있다.
도 30의 (B)는, 도 30의 (A) 중 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 30의 (B)를 보면, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은, CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상을 갖고, CAAC-OS의 피형성면 또는 상면에 평행하게 배열된다.
도 30의 (B)에 도시된 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 30의 (C)에는 특징적인 원자 배열을 보조선으로 나타내었다. 도 30의 (B) 및 도 30의 (C)로부터, 하나의 펠릿의 크기가 1nm 이상인 것이나 3nm 이상인 것이 있고, 펠릿들의 기울기에 의하여 생긴 틈의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지를 바탕으로 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 쌓인 것과 같은 구조가 된다(도 30의 (D) 참조). 도 30의 (C)에서 관찰된 펠릿들 사이에서 기울기가 생긴 부분은, 도 30의 (D) 중 영역(5161)에 상당한다.
또한, 도 31의 (A)는 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다. 도 31의 (B), 도 31의 (C), 및 도 31의 (D)는 각각 도 31의 (A) 중 영역(1), 영역(2), 및 영역(3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 31의 (B), 도 31의 (C), 및 도 31의 (D)로부터, 펠릿은 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 펠릿들 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 갖는 CAAC-OS의 구조를 해석하면, 도 32의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 CAAC-OS의 구조를 해석하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는, CAAC-OS 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. out-of-plane법에 의하여 해석한 CAAC-OS의 구조는 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 더 바람직하다.
한편, c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조를 해석하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는 2θ를 56° 근방에 고정하고 시료면의 법선 벡터를 축(φ축)으로 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 32의 (B)에 도시된 바와 같은 명료한 피크는 나타나지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우에는, 2θ를 56° 근방에 고정하고 φ스캔을 수행하면, 도 32의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 해석으로부터 CAAC-OS의 구조는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 프로브 직경이 300nm인 전자 빔을 시료면에 평행하게 입사시키면, 도 33의 (A)에 도시된 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 도 33의 (B)는 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료면에 수직으로 입사시켰을 때의 회절 패턴이다. 도 33의 (B)를 보면 알 수 있듯이, 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 33의 (B) 중 제 1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 33의 (B) 중 제 2 링은 (110)면 등에 기인하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물이 혼입되거나 결함이 생성되는 등에 의하여 저하되는 경우가 있기 때문에, 반대로 말하면, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 외의 원소이며, 수소, 탄소, 실리콘, 또는 전이 금속 등이 있다. 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(예를 들어, 실리콘 등)는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등으로 인하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 내의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이고, 1×10-9개/cm3 이상인 산화물 반도체로 할 수 있다. 이와 같은 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 부르는 경우가 있다. nc-OS는, 예를 들어, 고분해능 TEM 이미지에서는 결정립계가 명확히 확인될 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 따라서, 이하에서는, nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 보이지 않는다. 그러므로, 분석 방법에 따라서는, nc-OS는 a-like OS나 비정질 산화물 반도체와 구별되지 않는 경우가 있다. 예를 들어, 펠릿보다 직경이 큰 X선을 사용하여 out-of-plane법에 의하여 nc-OS를 해석한 경우에는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, 펠릿보다 프로브 직경이 큰(예를 들어, 50nm 이상) 전자 빔을 사용하여 nc-OS에 대하여 전자 회절을 수행한 경우, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 펠릿보다 작은 전자 빔을 사용하여 nc-OS에 대하여 나노 빔 전자 회절을 수행한 경우에는, 스폿이 관찰된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정) 사이에서는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(non-aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는 고분해능 TEM 이미지에서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서, 결정부를 명확히 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역이 있다.
공동을 갖기 때문에, a-like OS는 불안정적인 구조이다. 이하에서는, a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정적인 구조임을 설명하기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명한다.
전자 조사를 수행하는 시료로서, a-like OS(시료 A라고 표기함), nc-OS(시료 B라고 표기함), 및 CAAC-OS(시료 C라고 표기함)를 준비한다. 이들 시료는 모두 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면, 각 시료는 모두 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 간주할지는 이하와 같이 판정하면 좋다. 예를 들어, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접한 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이고, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 따라서, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주할 수 있다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 34는 각 시료의 결정부(22군데~45군데)의 평균 크기를 조사하여 나타낸 예이다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 34로부터, a-like OS는 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, 도 34에 (1)로 나타낸 바와 같이, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기 핵이라고도 함)가 누적 조사량이 4.2×108e-/nm2가 되면 2.6nm 정도의 크기까지 성장하였음을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사가 시작되는 시점으로부터 전자의 누적 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서, 결정부의 크기에 변화가 나타나지 않는 것을 알 수 있다. 구체적으로는, 도 34에 (2) 및 (3)으로 나타낸 바와 같이, 전자의 누적 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4nm 정도 및 2.1nm 정도임을 알 수 있다.
이와 같이, a-like OS는 전자 조사에 의하여 결정부의 성장이 보이는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 보이지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 불안정적인 구조인 것을 알 수 있다.
또한, a-like OS는 공동을 갖기 때문에, nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우가 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는, 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 어림잡으면 좋다. 다만, 밀도를 어림잡을 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조를 가지며, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2종류 이상을 갖는 적층막이어도 좋다.
<CAAC-OS의 성막 방법>
이하에서는, CAAC-OS의 성막 방법의 일례에 대하여 설명한다. 도 35는 성막실 내의 모식도이다. CAAC-OS는 스퍼터링법에 의하여 성막할 수 있다.
도 35에 도시된 바와 같이, 기판(5220)과 타깃(5230)은 서로 마주 보도록 배치되어 있다. 기판(5220)과 타깃(5230) 사이에는 플라스마(5240)가 있다. 또한, 기판(5220) 아래에는 가열 기구(5260)가 제공되어 있다. 도시하지 않았지만, 타깃(5230)은 백킹(backing) 플레이트에 접착되어 있다. 백킹 플레이트를 개재하여 타깃(5230)과 마주 보는 위치에 복수의 자석(magnet)이 배치된다. 자석의 자기장을 이용하여 성막 속도를 높이는 스퍼터링법은 마그네트론 스퍼터링법이라고 한다.
기판(5220)과 타깃(5230) 사이의 거리 d(타깃-기판 간 거리(T-S 간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는 대부분이 성막 가스(예를 들어, 산소, 아르곤, 또는 산소를 5vol% 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5230)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고 플라스마(5240)가 확인된다. 또한, 타깃(5230)의 근방에는 자기장에 의하여 고밀도 플라스마 영역이 형성된다. 고밀도 플라스마 영역에서는 성막 가스가 이온화됨으로써 이온(5201)이 발생된다. 이온(5201)은, 예를 들어, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
타깃(5230)은 복수의 결정립을 포함하는 다결정 구조를 갖고, 어느 결정립에는 벽개면(劈開面)이 포함된다. 일례로서, 도 36에 타깃(5230)에 포함되는 InMZnO4(원소 M은 예를 들어, Al, Ga, Y, 또는 Sn)의 결정 구조를 도시하였다. 또한, 도 36의 (A)는 b축에 평행한 방향으로 관찰한 경우의 InMZnO4의 결정 구조이다. InMZnO4의 결정에서는 산소 원자가 음의 전하를 가짐으로써, 근접한 2개의 M-Zn-O층 사이에는 척력(斥力)이 발생된다. 따라서, InMZnO4의 결정은 근접한 2개의 M-Zn-O층 사이에 벽개면을 갖는다.
고밀도 플라스마 영역에서 발생된 이온(5201)은 전계에 의하여 타깃(5230) 측에 가속되어, 타깃(5230)과 충돌된다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터링 입자인 펠릿(5200)이 박리된다(도 35 참조). 펠릿(5200)은 도 36의 (A)에 도시된 2개의 벽개면 사이에 위치하는 부분이다. 따라서, 펠릿(5200)만 추출하면, 그 단면은 도 36의 (B)와 같이 되어, 상면은 도 36의 (C)와 같이 되는 것을 알 수 있다. 또한, 펠릿(5200)은 이온(5201) 충돌의 충격에 의하여 구조에 변형이 발생되는 경우가 있다.
펠릿(5200)은 삼각형, 예를 들어 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 또는, 펠릿(5200)은 육각형, 예를 들어 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 다만, 펠릿(5200)의 형상은 삼각형이나 육각형에 한정되지 않고, 예를 들어 복수 개의 삼각형이 결합된 형상이 되는 경우가 있다. 그 일례로서, 2개의 삼각형(예를 들어, 정삼각형)이 결합된 사각형(예를 들어, 마름모)이 되는 경우도 있다.
펠릿(5200)은 성막 가스의 종류 등에 따라 두께가 결정된다. 예를 들어, 펠릿(5200)의 두께를 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하로 한다. 또한, 예를 들어, 펠릿(5200)의 폭을 1nm 이상 100nm 이하, 바람직하게는 2nm 이상 50nm 이하, 더 바람직하게는 3nm 이상 30nm 이하로 한다. 예를 들어, In-M-Zn 산화물을 갖는 타깃(5230)에 이온(5201)을 충돌시킨다. 이렇게 하면, M-Zn-O층, In-O층, 및 M-Zn-O층의 3층을 갖는 펠릿(5200)이 박리된다. 또한, 펠릿(5200)의 박리에 따라, 타깃(5230)으로부터 입자(5203)도 튀어나간다. 입자(5203)는 하나의 원자 또는 몇 개의 원자의 집합체를 갖는다. 따라서, 입자(5203)를 원자상 입자(atomic particles)라고 부를 수도 있다.
펠릿(5200)은 플라스마(5240)를 통과할 때, 표면이 음 또는 양으로 대전되는 경우가 있다. 예를 들어, 펠릿(5200)이 플라스마(5240) 내에 있는 O2-로부터 음의 전하를 받는 경우가 있다. 이로써, 펠릿(5200)의 표면의 산소 원자가 음으로 대전되는 경우가 있다. 또한, 펠릿(5200)은 플라스마(5240)를 통과할 때, 플라스마(5240) 내의 인듐, 원소 M, 아연, 또는 산소 등과 결합되어 성장되는 경우가 있다.
플라스마(5240)를 통과한 펠릿(5200) 및 입자(5203)는 기판(5220)의 표면에 도달된다. 또한, 입자(5203)의 일부는 질량이 작기 때문에, 진공 펌프 등에 의하여 외부로 배출되는 경우가 있다.
다음에, 기판(5220)의 표면에서의 펠릿(5200) 및 입자(5203)의 퇴적에 대하여 도 37을 사용하여 설명한다.
우선, 첫 번째 펠릿(5200)이 기판(5220)에 퇴적된다. 펠릿(5200)은 평판 형상이기 때문에 평면 측이 기판(5220)의 표면을 향하도록 퇴적된다. 이때, 펠릿(5200)의 기판(5220) 측의 표면의 전하가 기판(5220)을 통하여 빠져나간다.
다음에, 두 번째 펠릿(5200)이 기판(5220)에 도달된다. 이때, 이미 퇴적된 펠릿(5200)의 표면, 및 두 번째 펠릿(5200)의 표면이 전하를 띠기 때문에, 서로 반발하는 힘이 생긴다. 이로써, 두 번째 펠릿(5200)은 이미 퇴적된 펠릿(5200) 위를 피하면서 기판(5220)의 표면의, 이미 퇴적된 펠릿(5200)과 조금 떨어진 곳에 표면 측을 향하도록 퇴적된다. 이를 반복함으로써, 기판(5220)의 표면에 다수의 펠릿(5200)이 한 층 두께만큼 퇴적된다. 또한, 펠릿(5200)들 사이에는 펠릿(5200)이 퇴적되지 않은 영역이 발생된다(도 37의 (A) 참조).
다음에, 플라스마로부터 에너지를 받은 입자(5203)가 기판(5220)의 표면에 도달된다. 입자(5203)는 펠릿(5200)의 표면 등의 활성 영역에는 퇴적될 수 없다. 따라서, 입자(5203)는 펠릿(5200)이 퇴적되지 않은 영역으로 이동하고, 펠릿(5200)의 측면에 부착된다. 플라스마로부터 받은 에너지에 의하여 입자(5203)의 결합손(結合手)이 활성 상태가 됨으로써, 펠릿(5200)과 화합적으로 연결되어 가로 성장부(5202)를 형성한다(도 37의 (B) 참조).
또한, 가로 성장부(5202)가 가로 방향으로 성장(래터럴(lateral) 성장이라고도 함)함으로써, 펠릿(5200)들 사이를 연결시킨다(도 37의 (C) 참조). 이와 같이, 펠릿(5200)이 퇴적되지 않은 영역을 메울 때까지 가로 성장부(5202)가 형성된다. 이 메커니즘은 원자층 퇴적(ALD: atomic layer deposition)법의 퇴적 메커니즘과 유사하다.
따라서, 펠릿(5200)이 각각 다른 방향을 향하여 퇴적되는 경우에도, 입자(5203)가 래터럴 성장하면서 펠릿(5200)들 사이를 메우기 때문에, 명확한 결정립계가 형성되지 않는다. 또한, 펠릿(5200)들 사이를 입자(5203)가 매끄럽게 연결시키기 때문에, 단결정도 다결정과도 다른 결정 구조가 형성된다. 바꿔 말하면, 미소한 결정 영역(펠릿(5200)) 사이에 변형을 갖는 결정 구조가 형성된다. 이와 같이, 결정 영역 사이를 메우는 영역은, 변형된 결정 영역이기 때문에, 상기 영역을 비정질 구조라고 부르는 것은 적절하지 않다고 생각된다.
다음에, 새로운 펠릿(5200)이, 평면 측이 표면을 향하도록 퇴적된다(도 37의 (D) 참조). 그리고, 펠릿(5200)이 퇴적되지 않은 영역을 입자(5203)가 메우도록 퇴적함으로써, 가로 성장부(5202)를 형성한다(도 37의 (E) 참조). 이로써, 입자(5203)가 펠릿(5200)의 측면에 부착되어, 가로 성장부(5202)가 래터럴 성장함으로써, 두 번째 층의 펠릿(5200)들 사이를 연결시킨다(도 37의 (F) 참조). m 번째 층(m은 2 이상의 정수(整數))이 형성될 때까지 성막은 계속되어, 적층체를 갖는 박막 구조가 된다.
또한, 펠릿(5200)의 퇴적 방법은 기판(5220)의 표면 온도 등에 따라서도 변화된다. 예를 들어, 기판(5220)의 표면 온도가 높으면, 펠릿(5200)이 기판(5220)의 표면에서 마이그레이션(migration)을 일으킨다. 이 결과, 펠릿(5200)들 사이가 입자(5203)를 개재하지 않고 연결되는 비율이 증가하기 때문에, 배향성이 더 높은 CAAC-OS가 된다. CAAC-OS를 성막할 때의 기판(5220)의 표면 온도는 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다. 따라서, 기판(5220)으로서 8 세대 이상의 대면적 기판을 사용한 경우에도, CAAC-OS의 성막에 기인한 휘어짐 등은 거의 일어나지 않는 것을 알 수 있다.
한편, 기판(5220)의 표면 온도가 낮으면, 펠릿(5200)이 기판(5220)의 표면에서 마이그레이션을 일으키기 어려워진다. 이 결과, 펠릿(5200)들이 쌓임으로써, 배향성이 낮은 nc-OS 등이 된다. nc-OS에서는 펠릿(5200)이 음으로 대전되어 있음으로써, 펠릿(5200)들은 서로 일정한 간격을 두고 퇴적될 가능성이 있다. 따라서, 배향성은 낮지만 약간의 규칙성을 가짐으로써, 비정질 산화물 반도체에 비하여 치밀한 구조가 된다.
또한, CAAC-OS에서, 펠릿들 사이의 틈이 매우 작게 됨으로써, 하나의 큰 펠릿이 형성되는 경우가 있다. 하나의 큰 펠릿 내부는 단결정 구조를 갖는다. 예를 들어, 펠릿의 크기가 상면으로부터 보아 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하가 되는 경우가 있다.
이와 같은 성막 모델에 의하여, 펠릿이 기판 표면에 퇴적될 것으로 생각된다. 피형성면이 결정 구조를 갖지 않는 경우에도, CAAC-OS의 성막이 가능하기 때문에, 에피택셜 성장과는 다른 성장 기구인 상술한 성막 모델의 타당성이 높은 것을 알 수 있다. 또한, 상술한 성막 모델을 갖기 때문에, CAAC-OS 및 nc-OS는 대면적 유리 기판 등이어도 균일한 성막이 가능한 것을 알 수 있다. 예를 들어, 기판의 표면(피형성면)의 구조가 비정질 구조(예를 들어, 비정질 산화 실리콘)이어도 CAAC-OS를 성막할 수 있다.
또한, 피형성면인 기판의 표면에 요철이 있는 경우에도, 그 형상을 따라 펠릿이 배열되는 것을 알 수 있다.
또한, 상술한 모델에 의하여, 결정성이 높은 CAAC-OS를 성막하기 위해서는 이하와 같이 하면 좋다는 것을 알 수 있다. 우선, 평균 자유 행정을 길게 하기 위하여, 더 고진공에서 성막한다. 다음에, 기판 근방에서의 손상을 저감하기 위하여, 플라스마 에너지를 약하게 한다. 다음에, 피형성면에 열 에너지를 가하여, 플라스마로 인한 손상을 성막할 때마다 보수한다.
또한, 상술한 성막 모델은, 타깃이 복수의 결정립을 갖는 In-M-Zn 산화물과 같은 복합 산화물의 다결정 구조를 가지며, 어느 결정립에 벽개면이 포함되는 경우에 한정되지 않는다. 예를 들어, 산화 인듐, 원소 M의 산화물, 및 산화 아연을 갖는 혼합물의 타깃을 사용한 경우에도 적용할 수 있다.
혼합물의 타깃은 벽개면을 갖지 않기 때문에, 스퍼터링되면 타깃으로부터 원자상 입자(atomic particles)가 박리된다. 성막 시에는 타깃 근방에 플라스마의 강전계 영역이 형성되어 있다. 따라서, 타깃으로부터 박리된 원자상 입자는 플라스마의 강전계 영역의 작용으로 연결되어 가로 성장된다. 예를 들어, 먼저 원자상 입자인 인듐이 연결되어, 가로 성장함으로써 In-O층으로 이루어지는 나노 결정이 된다. 다음에, 이 In-O층의 나노 결정을 보완하도록 상하에 M-Zn-O층이 결합된다. 이와 같이, 혼합물의 타깃을 사용한 경우에도 펠릿이 형성될 가능성이 있다. 따라서, 혼합물의 타깃을 사용한 경우에도, 상술한 성막 모델을 적용할 수 있다.
다만, 타깃 근방에 플라스마의 강전계 영역이 형성되지 않는 경우, 타깃으로부터 박리된 원자상 입자만이 기판 표면에 퇴적된다. 이 경우에도, 기판 표면에서 원자상 입자가 가로 성장될 수 있다. 다만, 원자상 입자들의 방향이 같지 않기 때문에, 얻어지는 박막에서의 결정의 배향성도 같게 되지 않다. 즉, nc-OS 등이 된다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 기재된 트랜지스터와 상이한 구성을 갖는 트랜지스터의 구성에 대하여, 도 38~도 41을 참조하여 설명한다.
<트랜지스터의 구성예 1>
도 38의 (A)는 트랜지스터(270)의 상면도이고, 도 38의 (B)는 도 38의 (A) 중 일점쇄선 A1-A2를 따라 자른 단면도이고, 도 38의 (C)는 도 38의 (A) 중 일점 쇄선 B1-B2를 따라 자른 단면도이다. 또한, 일점쇄선 A1-A2 방향을 채널 길이 방향, 및 일점쇄선 B1-B2 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(270)는 기판(202) 위의 제 1 게이트 전극으로서 기능하는 도전막(204), 기판(202) 및 도전막(204) 위의 절연막(206), 절연막(206) 위의 절연막(207), 절연막(207) 위의 산화물 반도체막(208), 산화물 반도체막(208)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(212a), 산화물 반도체막(208)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(212b), 산화물 반도체막(208)과 도전막(212a)과 도전막(212b) 위의 절연막(214) 및 절연막(216), 및 절연막(216) 위의 산화물 반도체막(211b)을 갖는다. 또한, 산화물 반도체막(211b) 위에 절연막(218)이 제공된다.
또한, 트랜지스터(270)에서, 절연막(214) 및 절연막(216)은 트랜지스터(270)의 제 2 게이트 절연막으로서의 기능을 갖는다. 또한, 산화물 반도체막(211a)은 절연막(214) 및 절연막(216)에 제공되는 개구부(252c)를 통하여 도전막(212b)과 접속된다. 산화물 반도체막(211a)은, 예를 들어, 표시 장치에 사용되는 화소 전극으로서의 기능을 갖는다. 또한, 트랜지스터(270)에서, 산화물 반도체막(211b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
또한, 도 38의 (C)에 도시된 바와 같이, 산화물 반도체막(211b)은, 절연막(206), 절연막(207), 절연막(214), 및 절연막(216)에 제공되는 개구부(252a) 및 개구부(252b)에서, 제 1 게이트 전극으로서 기능하는 도전막(204)에 접속된다. 따라서, 도전막(220b)과 산화물 반도체막(211b)에는 같은 전위가 공급된다.
또한, 본 실시형태에서는 개구부(252a) 및 개구부(252b)를 제공하고, 산화물 반도체막(211b)과 도전막(204)을 접속하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 개구부(252a) 및 개구부(252b) 중 어느 한쪽만을 형성하고, 산화물 반도체막(211b)과 도전막(204)을 접속하는 구성으로 하여도 좋고, 또는 개구부(252a) 및 개구부(252b)를 제공하지 않고 산화물 반도체막(211b)과 도전막(204)을 접속하지 않는 구성으로 하여도 좋다. 또한, 산화물 반도체막(211b)과 도전막(204)을 접속하지 않는 구성의 경우, 산화물 반도체막(211b)과 도전막(204)에는 각각 상이한 전위를 공급할 수 있다.
또한, 도 38의 (B)에 도시된 바와 같이, 산화물 반도체막(208)은 제 1 게이트 전극으로서 기능하는 도전막(204) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(211b) 각각과 대향하도록 위치하고, 게이트 전극으로서 기능하는 2개의 도전막에 끼워져 있다. 제 2 게이트 전극으로서 기능하는 산화물 반도체막(211b)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이 각각은, 산화물 반도체막(208)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다 길고, 산화물 반도체막(208) 전체는 절연막(214) 및 절연막(216)을 개재하여 산화물 반도체막(211b)으로 덮여 있다. 또한, 제 2 게이트 전극으로서 기능하는 산화물 반도체막(211b)과 제 1 게이트 전극으로서 기능하는 도전막(204)은, 절연막(206), 절연막(207), 절연막(214), 및 절연막(216)에 제공되는 개구부(252a) 및 개구부(252b)에서 접속되기 때문에, 산화물 반도체막(208)의 채널 폭 방향의 측면은, 절연막(214) 및 절연막(216)을 개재하여 제 2 게이트 전극으로서 기능하는 산화물 반도체막(211b)과 대향한다.
바꿔 말하면, 트랜지스터(270)의 채널 폭 방향에서 제 1 게이트 전극으로서 기능하는 도전막(204) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(211b)은, 제 1 게이트 절연막으로서 기능하는 절연막(206) 및 절연막(207), 및 제 2 게이트 절연막으로서 기능하는 절연막(214) 및 절연막(216)에 제공되는 개구부에서 접속됨과 함께, 제 1 게이트 절연막으로서 기능하는 절연막(206) 및 절연막(207), 및 제 2 게이트 절연막으로서 기능하는 절연막(214) 및 절연막(216)을 개재하여 산화물 반도체막(208)을 둘러싸는 구성이다.
이와 같은 구성을 함으로써, 트랜지스터(270)에 포함되는 산화물 반도체막(208)을, 제 1 게이트 전극으로서 기능하는 도전막(204) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(211b)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(270)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(270)는 s-channel 구조를 갖기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(204)에 의하여, 채널을 유도하기 위한 전계를 산화물 반도체막(208)에 효과적으로 인가할 수 있으므로, 트랜지스터(270)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있다. 또한, 온 전류를 높게 할 수 있기 때문에, 트랜지스터(270)를 미세화할 수 있다. 또한, 트랜지스터(270)는 제 1 게이트 전극으로서 기능하는 도전막(204) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(211b)에 의하여 둘러싸인 구조를 갖기 때문에, 트랜지스터(270)의 기계적 강도를 높일 수 있다.
<트랜지스터의 구성예 2>
다음에, 도 38의 (A), (B), 및 (C)에 도시된 트랜지스터(270)와 상이한 구성예에 대하여, 도 39의 (A), (B), (C), 및 (D)를 사용하여 설명한다. 도 39의 (A) 및 (B)는, 도 38의 (B) 및 (C)에 도시된 트랜지스터(270)의 변형예의 단면도이다. 또한, 도 39의 (C) 및 (D)는, 도 38의 (B) 및 (C)에 도시된 트랜지스터(270)의 변형예의 단면도이다.
도 39의 (A) 및 (B)에 도시된 트랜지스터(270A)는, 도 38의 (B) 및 (C)에 도시된 트랜지스터(270)가 갖는 산화물 반도체막(208)을 3층의 적층 구조로 한 것이다. 더 구체적으로는, 트랜지스터(270A)가 갖는 산화물 반도체막(208)은 산화물 반도체막(208a), 산화물 반도체막(208b), 및 산화물 반도체막(208c)을 갖는다.
도 39의 (C) 및 (D)에 도시된 트랜지스터(270B)는, 도 38의 (B) 및 (C)에 도시된 트랜지스터(270)가 갖는 산화물 반도체막(208)을 2층의 적층 구조로 한 것이다. 더 구체적으로는, 트랜지스터(270B)가 갖는 산화물 반도체막(208)은 산화물 반도체막(208b) 및 산화물 반도체막(208c)을 갖는다.
본 실시형태에서 설명하는 트랜지스터(270), 트랜지스터(270A), 및 트랜지스터(270B)의 구성에 대해서는, 실시형태 1에서의 트랜지스터(150)의 구성에 대한 설명을 참조할 수 있다. 즉, 기판(202)의 재료 및 제작 방법에는 기판(102)에 대한 설명을 참조할 수 있다. 도전막(204)의 재료 및 제작 방법에는 게이트 전극(104)에 대한 설명을 참조할 수 있다. 절연막(206) 및 절연막(207)의 재료 및 제작 방법에는 각각 절연막(106) 및 절연막(107)에 대한 설명을 참조할 수 있다. 산화물 반도체막(208)의 재료 및 제작 방법에는 산화물 반도체막(110)에 대한 설명을 참조할 수 있다. 산화물 반도체막(211a) 및 산화물 반도체막(211b)의 재료 및 제작 방법에는, 산화물 반도체막(111)에 대한 설명을 참조할 수 있다. 도전막(212a) 및 도전막(212b)의 재료 및 제작 방법에는 소스 전극(112a) 및 드레인 전극(112b)에 대한 설명을 참조할 수 있다. 절연막(214), 절연막(216), 및 절연막(218)의 재료 및 제작 방법에는 각각 절연막(114), 절연막(116), 및 절연막(118)에 대한 설명을 참조할 수 있다.
여기서, 도 40을 사용하여 산화물 반도체막(208) 및 산화물 반도체막(208)에 접촉하는 절연막의 밴드 구조에 대하여 설명한다.
도 40의 (A)는 절연막(207), 산화물 반도체막(208a), 산화물 반도체막(208b), 산화물 반도체막(208c), 및 절연막(214)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 도 40의 (B)는 절연막(207), 산화물 반도체막(208b), 산화물 반도체막(208c), 및 절연막(214)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 밴드 구조에서는, 이해하기 쉽게 하기 위하여, 절연막(207), 산화물 반도체막(208a), 산화물 반도체막(208b), 산화물 반도체막(208c), 및 절연막(214)의 전도대 하단의 에너지 준위(Ec)를 나타내었다.
또한, 도 40의 (A)는 절연막(207) 및 절연막(214)에 산화 실리콘막을 사용하고, 산화물 반도체막(208a)에 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(208b)에 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(208c)에 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
또한, 도 40의 (B)는 절연막(207) 및 절연막(214)에 산화 실리콘막을 사용하고, 산화물 반도체막(208b)에 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(208c)에 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물의 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
도 40의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(208a), 산화물 반도체막(208b), 및 산화물 반도체막(208c)에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 연속적으로 변화 또는 연속적으로 접합한다고 할 수도 있다. 이와 같은 밴드 구조를 갖기 위해서는, 산화물 반도체막(208a)과 산화물 반도체막(208b)의 계면, 또는 산화물 반도체막(208b)과 산화물 반도체막(208c)의 계면에서, 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않도록 한다.
산화물 반도체막(208a), 산화물 반도체막(208b), 및 산화물 반도체막(208c)에 연속적 접합을 형성하기 위해서는, 로드록실(load lock chamber)을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 사용하여, 각 막을 대기에 노출시키지 않고 연속하여 적층할 필요가 있다.
도 40의 (A) 및 (B)에 도시된 구성으로 함으로써, 산화물 반도체막(208b)이 웰(우물)이 되고, 상기 적층 구조를 사용한 트랜지스터에서 채널 영역이 산화물 반도체막(208b)에 형성되는 것을 알 수 있다.
또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)을 제공함으로써, 산화물 반도체막(208b)에 형성될 수 있는 트랩 준위를 산화물 반도체막(208b)으로부터 멀리할 수 있다.
또한, 트랩 준위는 채널 영역으로서 기능하는 산화물 반도체막(208b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위로부터 멀어질 수 있어, 트랩 준위에 전자가 축적되기 쉬워진다. 트랩 준위에 전자가 축적됨으로써, 음의 고정 전하가 되어, 트랜지스터의 문턱 전압은 양 방향으로 시프트된다. 따라서, 트랩 준위가 산화물 반도체막(208b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까워지는 구성으로 하는 것이 바람직하다. 이와 같이 함으로써, 트랩 준위에 전자가 축적되기 어려워져, 트랜지스터의 온 전류를 증대시킬 수 있음과 함께, 전계 효과 이동도를 높일 수 있다.
또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)은 산화물 반도체막(208b)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 반도체막(208b)의 전도대 하단의 에너지 준위와, 산화물 반도체막(208a) 및 산화물 반도체막(208c)의 전도대 하단의 에너지 준위의 차가 0.15eV 이상, 0.5eV 이상이며 2eV 이하, 또는 1eV 이하이다. 즉, 산화물 반도체막(208a) 및 산화물 반도체막(208c)의 전자 친화력과, 산화물 반도체막(208b)의 전자 친화력의 차가 0.15eV 이상, 0.5eV 이상이며 2eV 이하, 또는 1eV 이하이다.
이와 같은 구성으로 함으로써, 산화물 반도체막(208b)이 전류의 주된 경로가 된다. 즉, 산화물 반도체막(208b)은 채널 영역으로서의 기능을 갖고, 산화물 반도체막(208a) 및 산화물 반도체막(208c)은 산화물 절연막으로서의 기능을 갖는다. 또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)은, 채널 영역이 형성되는 산화물 반도체막(208b)을 구성하는 금속 원소의 일종 이상으로부터 구성되는 산화물 반도체막이기 때문에, 산화물 반도체막(208a)과 산화물 반도체막(208b)의 계면, 또는 산화물 반도체막(208b)과 산화물 반도체막(208c)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 채널 영역의 일부로서 기능하는 것을 방지하기 위하여, 산화물 반도체막(208a) 및 산화물 반도체막(208c)에는 도전율이 충분히 낮은 재료를 사용하는 것으로 한다. 따라서, 산화물 반도체막(208a) 및 산화물 반도체막(208c)을, 그 물성 및/또는 기능에 의하여 각각 산화물 절연막이라고 부를 수도 있다. 또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)에는 전자 친화력(진공 준위와 전도대 하단의 에너지 준위의 차)이 산화물 반도체막(208b)보다 작고, 전도대 하단의 에너지 준위가 산화물 반도체막(208b)의 전도대 하단의 에너지 준위와의 차분(밴드 오프셋)을 갖는 재료를 사용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 문턱 전압의 차가 생기는 것을 억제하기 위해서는, 산화물 반도체막(208a) 및 산화물 반도체막(208c)의 전도대 하단의 에너지 준위가 산화물 반도체막(208b)의 전도대 하단의 에너지 준위보다 진공 준위에 가까운 재료를 사용하는 것이 적합하다. 예를 들어, 산화물 반도체막(208b)의 전도대 하단의 에너지 준위와, 산화물 반도체막(208a) 및 산화물 반도체막(208c)의 전도대 하단의 에너지 준위의 차를 0.2eV 이상, 바람직하게는 0.5eV 이상으로 한다.
또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)의 막 내에 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 산화물 반도체막(208a) 및 산화물 반도체막(208c)의 막 내에 스피넬형 결정 구조가 포함되는 경우, 이 스피넬형 결정 구조와 다른 영역의 계면에서 도전막(212a) 및 도전막(212b)의 구성 원소가 산화물 반도체막(208b)으로 확산되는 경우가 있다. 또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)이 CAAC-OS인 경우, 도전막(212a) 및 도전막(212b)의 구성 원소, 예를 들어, 구리 원소의 블로킹성이 높아져 바람직하다.
산화물 반도체막(208a) 및 산화물 반도체막(208c)의 막 두께는, 도전막(212a) 및 도전막(212b)의 구성 원소가 산화물 반도체막(208b)으로 확산되는 것을 억제할 수 있는 막 두께 이상이며, 절연막(214)으로부터 산화물 반도체막(208b)으로의 산소의 공급을 억제하는 막 두께 미만으로 한다. 예를 들어, 산화물 반도체막(208a) 및 산화물 반도체막(208c)의 막 두께가 10nm 이상이면, 도전막(212a) 및 도전막(212b)의 구성 원소가 산화물 반도체막(208b)으로 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)의 막 두께가 100nm 이하이면, 절연막(214)으로부터 산화물 반도체막(208b)으로의 산소의 공급을 효과적으로 수행할 수 있다.
또한, 본 실시형태에서는, 산화물 반도체막(208a) 및 산화물 반도체막(208c)으로서, 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 산화물 반도체막(208a) 및 산화물 반도체막(208c)으로서 In:Ga:Zn=1:1:1[원자수비], In:Ga:Zn=1:3:2[원자수비], In:Ga:Zn=1:3:4[원자수비], 또는 In:Ga:Zn=1:3:6[원자수비]인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하여도 좋다.
또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)으로서 In:Ga:Zn=1:1:1[원자수비]인 금속 산화물 타깃을 사용하는 경우, 산화물 반도체막(208a) 및 산화물 반도체막(208c)은 In:Ga:Zn=1:β1(0＜β1≤2):β2(0<β2≤3)가 되는 경우가 있다. 또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)으로서 In:Ga:Zn=1:3:4[원자수비]인 금속 산화물 타깃을 사용하는 경우, 산화물 반도체막(208a) 및 산화물 반도체막(208c)은 In:Ga:Zn=1:β3(1≤β3≤5):β4(2≤β4≤6)가 되는 경우가 있다. 또한, 산화물 반도체막(208a) 및 산화물 반도체막(208c)으로서, In:Ga:Zn=1:3:6[원자수비]인 금속 산화물 타깃을 사용하는 경우, 산화물 반도체막(208a) 및 산화물 반도체막(208c)은 In:Ga:Zn=1:β5(1≤β5≤5):β6(4≤β6≤8)이 되는 경우가 있다.
또한, 트랜지스터(270) 내의 산화물 반도체막(208)과, 트랜지스터(270A) 및 트랜지스터(270B) 내의 산화물 반도체막(208c)은, 도전막(212a) 및 도전막(212b)과 중첩되지 않는 영역에서 산화물 반도체막이 얇아지는, 즉, 산화물 반도체막의 일부가 오목부를 갖는 예를 도면에 의하여 나타내었다. 다만, 본 발명의 일 형태는 이에 한정되지 않고, 도전막(212a) 및 도전막(212b)과 중첩되지 않는 영역의 산화물 반도체막이 오목부를 갖지 않아도 된다. 이 경우의 일례를, 도 41의 (A) 및 (B)에 도시하였다. 도 41의 (A) 및 (B)는 트랜지스터의 일례를 도시한 단면도이다. 또한, 도 41의 (A) 및 (B)에는 상술한 트랜지스터(270B)의 산화물 반도체막(208)이 오목부를 갖지 않는 구조를 도시하였다.
또한, 도 41의 (C) 및 (D)에 도시된 바와 같이, 산화물 반도체막(208c)의 막 두께를 미리 산화물 반도체막(208b)보다 얇게 형성하고, 또한 산화물 반도체막(208c) 및 절연막(207) 위에 절연막(219)을 형성하여도 좋다. 이 경우, 절연막(219)에는 산화물 반도체막(208c)과, 도전막(212a) 및 도전막(212b)이 접촉하기 위한 개구를 형성한다. 절연막(219)은 절연막(214)과 같은 재료 및 형성 방법을 사용함으로써 형성될 수 있다.
또한, 본 실시형태에 따른 트랜지스터는, 상술한 구조 각각을 자유롭게 조합할 수 있다.
이상, 본 실시형태에 기재된 구성 및 방법은, 다른 실시형태에서 기재되는 구성 및 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 발광 소자(280)에 사용할 수 있는 발광 소자의 구성예에 대하여 설명한다. 또한, 본 실시형태에서 설명하는 EL층(1320)이, 다른 실시형태에서 설명하는 EL층(281)에 상당한다.
<발광 소자의 구성>
도 42의 (A)에 도시된 발광 소자(1330)는, 한 쌍의 전극(전극(1318) 및 전극(1322)) 사이에 EL층(1320)이 끼워진 구조를 갖는다. 또한, 이하에 기재되는 본 실시형태의 설명에서는, 예로서 전극(1318)을 양극으로서 사용하고, 전극(1322)을 음극으로서 사용하는 것으로 한다.
또한, EL층(1320)은 적어도 발광층을 포함하여 형성되어 있으면 좋고, 발광층 외의 기능층을 포함하는 적층 구조이어도 좋다. 발광층 외의 기능층으로서는, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 또는 바이폴러성 물질(전자 수송성 및 정공의 수송성이 높은 물질) 등을 포함하는 층을 사용할 수 있다. 구체적으로는, 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 등의 기능층을 적절히 조합하여 사용할 수 있다.
도 42의 (A)에 도시된 발광 소자(1330)는 전극(1318)과 전극(1322) 사이에 공급된 전위 차이에 의하여 전류가 흐르고, EL층(1320)에서 정공과 전자가 재결합하여 발광된다. 즉, EL층(1320)에 발광 영역이 형성되는 구성이다.
본 발명에서, 발광 소자(1330)로부터의 발광은, 전극(1318) 또는 전극(1322) 측으로부터 외부로 추출된다. 따라서, 전극(1318) 및 전극(1322) 중 어느 한쪽은 투광성을 갖는 물질로 이루어진다.
또한, 도 42의 (B)에 도시된 발광 소자(1331)와 같이, 전극(1318)과 전극(1322) 사이에 복수의 EL층(1320)이 적층되어 있어도 좋다. n층(n은 2 이상의 자연수)의 적층 구조를 갖는 경우에는, m번째(m은 1 이상이며 n보다 작은 자연수)의 EL층(1320)과, (m+1)번째의 EL층(1320) 사이에는 각각 전하 발생층(1320a)을 제공하는 것이 바람직하다. 전극(1318)과 전극(1322)을 제외한 구성이 상술한 실시형태의 EL층(281)에 상당한다.
전하 발생층(1320a)은 유기 화합물과 금속 산화물의 복합 재료를 사용하여 형성될 수 있다. 금속 산화물로서는, 예를 들어, 산화 바나듐, 산화 몰리브데넘, 또는 산화 텅스텐 등을 들 수 있다. 유기 화합물로서는, 방향족 아민 화합물, 카바졸 유도체, 방향족 탄화 수소, 또는 이들을 기본 골격으로 하는 올리고머, 덴드리머, 및 폴리머 등 다양한 화합물을 사용할 수 있다. 또한, 유기 화합물로서는, 정공 수송성을 갖고, 10-6cm2/Vs 이상의 정공 이동도를 갖는 유기 화합물을 적용하는 것이 바람직하다. 다만, 전자보다 정공 수송성이 높은 물질이면, 이들 외의 물질을 사용하여도 좋다. 또한, 전하 발생층(1320a)에 사용되는 이들 재료는 캐리어 주입성 및 캐리어 수송성이 우수하기 때문에, 저전류 구동 및 저전압 구동이 가능한 발광 소자(1331)를 구현할 수 있다. 상기 복합 재료 외에도, 상기 복합 재료에 알칼리 금속, 알칼리 토금속, 알칼리 금속 화합물, 또는 알칼리 토금속 화합물 등을 첨가한 재료를 전하 발생층(1320a)에 사용하여도 좋다.
또한, 전하 발생층(1320a)은 유기 화합물과 금속 산화물의 복합 재료와 그 외의 재료를 조합하여 형성되어도 좋다. 예를 들어, 유기 화합물과 금속 산화물의 복합 재료를 포함하는 층과, 전자 공여성 물질 중에서 선택된 하나의 화합물과 전자 수송성이 높은 화합물을 포함하는 층을 조합하여 형성되어도 좋다. 또한, 유기 화합물과 금속 산화물의 복합 재료를 포함하는 층과, 투명 도전막을 조합하여 형성되어도 좋다.
이와 같은 구성을 갖는 발광 소자(1331)는, 인접된 EL층(1320) 사이에서의 에너지 이동이 일어나기 어려워 높은 발광 효율과 긴 수명을 겸비한 발광 소자로 하기 쉽다. 또한, 한쪽 발광층에서 인광 발광을, 다른 쪽 발광층에서 형광 발광을 얻기도 쉽다.
또한, 전하 발생층(1320a)은 전극(1318)과 전극(1322)에 전압을 인가하였을 때, 전하 발생층(1320a)에 접촉하여 형성되는 한쪽 EL층(1320)에 정공을 주입하는 기능을 갖고, 다른 쪽 EL층(1320)에 전자를 주입하는 기능을 갖는다.
도 42의 (B)에 도시된 발광 소자(1331)는 EL층(1320)에 사용하는 발광 물질의 종류를 바꿈으로써 다양한 발광색을 얻을 수 있다. 또한, 발광 물질로서 발광색이 상이한 복수의 발광 물질을 사용함으로써, 스펙트럼이 넓은 발광이나 백색 발광을 얻을 수도 있다.
도 42의 (B)에 도시된 발광 소자(1331)를 사용하여 백색 발광을 얻는 경우, 복수의 EL층의 조합으로서는 적색, 청색, 및 녹색의 광을 포함하여 백색으로 발광하는 구성이면 좋고, 예를 들어, 청색의 형광 재료를 발광 물질로서 포함하는 EL층과, 녹색과 적색의 인광 재료를 발광 물질로서 포함하는 EL층을 갖는 구성을 들 수 있다. 또한, 적색 발광을 나타내는 EL층과, 녹색 발광을 나타내는 EL층과, 청색 발광을 나타내는 EL층을 갖는 구성으로 할 수도 있다. 또는, 보색 관계에 있는 광을 나타내는 EL층을 갖는 구성이어도 백색 발광을 얻을 수 있다. 2층의 EL층이 적층된 적층형 소자에서, 이들 EL층으로부터의 발광색을 보색의 관계로 하는 경우, 청색과 황색, 또는 청록색과 적색의 조합 등을 보색의 관계로서 들 수 있다.
또한, 상술한 적층형 소자의 구성에서, 적층되는 발광층들 사이에 전하 발생층을 배치함으로써, 전류 밀도를 낮게 유지한 채 고휘도 발광을 얻을 수 있고, 또한 수명이 긴 소자를 구현할 수 있다.
본 실시형태는, 다른 실시형태에 기재되는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 터치 패널을 갖는 표시 모듈 및 전자 기기에 대하여, 도 43~45를 사용하여 설명한다.
본 발명의 일 형태에 따른 터치 패널은, 예를 들어, 터치 패널(8004)에 사용될 수 있다.
도 43에 도시된 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 프린트 기판(8010), 및 배터리(8011)를 갖는다.
본 발명의 일 형태에 따른 표시 장치는, 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 사용될 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부여할 수도 있다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하여, 광학식 터치 패널로 할 수도 있다.
백 라이트(8007)는 광원(8008)을 갖는다.
또한, 도 43에서 백 라이트(8007) 위에 광원(8008)을 배치하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 백 라이트(8007)의 단부에 광원(8008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 유기 EL 소자 등의 자발광형 발광 소자를 사용하는 경우, 또는 반사형 패널 등을 이용하는 경우에는, 백 라이트(8007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한, 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호, 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원을 사용하여도 좋고, 별도 제공한 배터리(8011)에 의한 전원을 사용하여도 좋다. 상용 전원을 사용하는 경우에는, 배터리(8011)를 생략할 수 있다.
또한, 표시 모듈(8000)은, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
도 44의 (A)~(H) 및 도 45는 전자 기기를 도시한 도면이다. 이들 전자 기기는, 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기(磁氣), 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 향기, 또는 적외선을 측정하는 기능을 포함하는 것), 및 마이크로폰(5008) 등을 가질 수 있다.
도 44의 (A)는 모바일 컴퓨터이며, 상술한 것에 더하여, 스위치(5009) 및 적외선 포트(5010) 등을 가질 수 있다. 도 44의 (B)는 기록 매체를 구비한 휴대형 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것에 더하여 제 2 표시부(5002), 및 기록 매체 판독부(5011) 등을 가질 수 있다. 도 44의 (C)는 텔레비전 장치이며, 상술한 것에 더하여, 스탠드(5012) 등을 가질 수 있다. 또한, 텔레비전 장치는 하우징(5000)이 구비한 조작 스위치나, 별도 제공된 리모트 컨트롤러(5013) 등에 의하여 조작할 수 있다. 리모트 컨트롤러(5013)가 구비한 조작 키에 의하여, 채널이나 음량을 조작할 수 있고, 표시부(5001)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(5013)에 이 리모트 컨트롤러(5013)로부터 출력되는 정보를 표시하는 표시부를 제공하는 구성으로 하여도 좋다. 도 44의 (D)는 휴대형 게임기이며, 상술한 것에 더하여, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 44의 (E)는 텔레비전 수상 기능을 갖는 디지털 카메라이며, 상술한 것에 더하여, 안테나(5014), 셔터 버튼(5015), 및 수상부(5016) 등을 가질 수 있다. 도 44의 (F)는 휴대형 게임기이며, 상술한 것에 더하여, 제 2 표시부(5002) 및 기록 매체 판독부(5011) 등을 가질 수 있다. 도 44의 (G)는 포터블 텔레비전 수상기이며, 상술한 것에 더하여, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 44의 (H)는 손목 시계형 정보 단말이며, 상술한 것에 더하여, 밴드(5018) 및 버클(5019) 등을 가질 수 있다. 베젤 부분을 겸하는 하우징(5000)에 탑재된 표시부(5001)는, 비직사각형의 표시 영역을 갖는다. 표시부(5001)는 시각을 나타내는 아이콘(5020) 및 그 외의 아이콘(5021) 등을 표시할 수 있다. 도 45의 (A)는 디지털 사이니지(Digital Signage: 전자 간판)이다. 도 45의 (B)는 원기둥 형상의 기둥에 장착된 디지털 사이니지이다.
도 44의 (A)~(H) 및 도 45에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송수신을 수행하는 기능, 및 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기는, 하나의 표시부에 주로 화상 정보를 표시하고, 다른 하나의 표시부에 주로 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써, 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기는 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장됨)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 44의 (A)~(H) 및 도 45에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에서 설명한 전자 기기는, 어떤 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 본 발명의 일 형태에 따른 터치 패널을 상기 표시부에 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 내에 기재되는 다른 실시형태와 적절히 조합하여 실시될 수 있다.
10: 터치 패널
11: 기판
12: 기판
13: FPC
14: 도전막
20: 액정 소자
21: 도전막
21a: 도전막
21b: 도전막
22: 도전막
23: 액정
24: 절연막
31: 착색막
41: 도전막
43: FPC
52: 트랜지스터
61: 배선
62: 배선
63: 트랜지스터
64: 액정 소자
65: 블록
65_1: 블록
65_2: 블록
66_1: 배선
66_4: 배선
67_1: 블록
67_4: 블록
71: 배선
71_1: 배선
71_2: 배선
72: 배선
72_1: 배선
72_2: 배선
102: 기판
104: 게이트 전극
104a: 도전막
106: 절연막
107: 절연막
108: 절연막
110: 산화물 반도체막
111: 산화물 반도체막
111a: 산화물 반도체막
111b: 산화물 반도체막
111c: 산화물 반도체막
112: 도전막
112a: 소스 전극
112b: 드레인 전극
114: 절연막
116: 절연막
117: 절연막
118: 절연막
119: 절연막
120: 도전막
141: 개구
142: 개구
150: 트랜지스터
151: 실란트
160: 용량 소자
193: 타깃
194: 플라스마
202: 기판
204: 도전막
206: 절연막
207: 절연막
208: 산화물 반도체막
208a: 산화물 반도체막
208b: 산화물 반도체막
208c: 산화물 반도체막
211a: 산화물 반도체막
211b: 산화물 반도체막
212a: 도전막
212b: 도전막
214: 절연막
216: 절연막
218: 절연막
219: 절연막
220b: 도전막
252a: 개구부
252b: 개구부
252c: 개구부
270: 트랜지스터
270A: 트랜지스터
270B: 트랜지스터
280: 발광 소자
281: EL층
282: 도전막
285: 도전막
286: 도전막
301: 트랜지스터
306: 접속부
308: 액정 소자
310: 터치 패널
316: 스페이서
317: 도전막
319: 접속층
320: 터치 패널
331G: 착색막
331R: 착색막
332: 차광막
333: 개구
334: 도전막
335: 도전막
336: 개구
341: 도전막
353: 액정
355: 절연막
372: 기판
373: FPC
374: IC
375: FPC
381: 표시부
382: 구동 회로
384: 구동 회로
385: 개구
386: 배선
388G: 화소
388R: 화소
391: 절연막
601: 펄스 전압 출력 회로
602: 전류 검출 회로
603: 용량 소자
621: 전극
622: 전극
1318: 전극
1320: EL층
1320a: 전하 발생층
1322: 전극
1330: 발광 소자
1331: 발광 소자
5000: 하우징
5001: 표시부
5002: 표시부
5003: 스피커
5004: LED 램프
5005: 조작 키
5006: 접속 단자
5007: 센서
5008: 마이크로폰
5009: 스위치
5010: 적외선 포트
5011: 기록 매체 판독부
5012: 스탠드
5013: 리모트 컨트롤러
5014: 안테나
5015: 셔터 버튼
5016: 수상부
5017: 충전기
5018: 밴드
5019: 버클
5020: 아이콘
5021: 아이콘
5100: 펠릿
5120: 기판
5161: 영역
5200: 펠릿
5201: 이온
5202: 가로 성장부
5203: 입자
5220: 기판
5230: 타깃
5240: 플라스마
5260: 가열 기구
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백 라이트
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리

Claims (5)

  1. 반도체 장치에 있어서,
    제1 기판;
    제2 기판;
    상기 제1 기판 및 상기 제2 기판 사이의 액정; 및
    상기 제2 기판을 마주하는 상기 제1 기판의 표면 상의 스페이서
    를 포함하고,
    상기 반도체 장치는 상기 제1 기판 위에,
    트랜지스터 및 상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속된 화소 전극을 각각 포함하는 복수의 화소 회로;
    상기 트랜지스터로서,
    게이트 전극;
    채널 형성 영역을 가지는 반도체막; 및
    상기 반도체막에 전기적으로 접속된 상기 소스 전극 및 상기 드레인 전극
    을 포함하는 상기 트랜지스터;
    터치 센서의 복수의 제1 전극;
    상기 터치 센서의 복수의 제2 전극;
    상기 제1 전극에 전기적으로 접속된 배선;
    상기 반도체막, 상기 소스 전극 및 상기 드레인 전극 위의 제1 절연막;
    상기 제1 절연막 위에 있고 상기 제1 절연막과 접하고 있는 제1 금속 산화물막 및 제2 금속 산화물막; 및
    상기 제1 금속 산화물막 및 상기 제2 금속 산화물막 위의 제2 절연막
    을 더 포함하고,
    상기 화소 전극은 상기 제2 절연막 위에 있고 상기 제2 절연막과 접하며,
    상기 스페이서는 상기 제2 절연막 위에 있고 상기 제2 절연막과 접하며,
    상기 제1 금속 산화물막은 상기 제1 전극으로서 구성되고,
    상기 제2 금속 산화물막은 상기 제2 전극으로서 구성되고,
    상기 배선은 알루미늄막을 포함하고,
    평면도에서, 상기 배선은 제1 방향으로 연장되고,
    평면도에서, 상기 제2 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    평면도에서, 상기 배선은 상기 제2 방향에서 서로 인접하는 상기 제1 전극들 사이의 영역과 중첩하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    제1 기판;
    제2 기판;
    상기 제1 기판 및 상기 제2 기판 사이의 액정; 및
    상기 제2 기판을 마주하는 상기 제1 기판의 표면 상의 스페이서
    를 포함하고,
    상기 반도체 장치는 상기 제1 기판 위에,
    트랜지스터 및 상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속된 화소 전극을 각각 포함하는 복수의 화소 회로;
    상기 트랜지스터로서,
    게이트 전극;
    채널 형성 영역을 가지는 반도체막; 및
    상기 반도체막에 전기적으로 접속된 상기 소스 전극 및 상기 드레인 전극
    을 포함하는 상기 트랜지스터;
    터치 센서의 복수의 제1 전극;
    상기 터치 센서의 복수의 제2 전극;
    상기 제1 전극에 전기적으로 접속된 배선;
    상기 반도체막, 상기 소스 전극 및 상기 드레인 전극 위의 제1 절연막;
    상기 제1 절연막 위에 있고 상기 제1 절연막과 접하고 있는 제1 금속 산화물막 및 제2 금속 산화물막; 및
    상기 제1 금속 산화물막 및 상기 제2 금속 산화물막 위의 제2 절연막
    을 더 포함하고,
    상기 화소 전극은 상기 제2 절연막 위에 있고 상기 제2 절연막과 접하며,
    상기 스페이서는 상기 제2 절연막 위에 있고 상기 제2 절연막과 접하며,
    상기 제1 금속 산화물막은 상기 제1 전극으로서 구성되고,
    상기 제2 금속 산화물막은 상기 제2 전극으로서 구성되고,
    상기 배선은 알루미늄막을 포함하고,
    평면도에서, 상기 배선은 제1 방향으로 연장되고,
    평면도에서, 상기 제2 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    평면도에서, 상기 배선은 상기 제2 방향에서 서로 인접하는 상기 제1 전극들 사이의 영역과 중첩하고, 상기 제2 기판 상의 차광막과 중첩하는, 반도체 장치.
  3. 반도체 장치에 있어서,
    제1 기판;
    제2 기판;
    상기 제1 기판 및 상기 제2 기판 사이의 액정; 및
    상기 제2 기판을 마주하는 상기 제1 기판의 표면 상의 스페이서
    를 포함하고,
    상기 반도체 장치는 상기 제1 기판 위에,
    트랜지스터 및 상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속된 화소 전극을 각각 포함하는 복수의 화소 회로;
    상기 트랜지스터로서,
    게이트 전극;
    채널 형성 영역을 가지는 반도체막; 및
    상기 반도체막에 전기적으로 접속된 상기 소스 전극 및 상기 드레인 전극
    을 포함하는 상기 트랜지스터;
    터치 센서의 복수의 제1 전극;
    상기 터치 센서의 복수의 제2 전극;
    상기 제1 전극에 전기적으로 접속된 배선;
    상기 반도체막, 상기 소스 전극 및 상기 드레인 전극 위의 제1 절연막;
    상기 제1 절연막 위에 있고 상기 제1 절연막과 접하고 있는 제1 금속 산화물막 및 제2 금속 산화물막; 및
    상기 제1 금속 산화물막 및 상기 제2 금속 산화물막 위의 제2 절연막
    을 더 포함하고,
    상기 화소 전극은 상기 제2 절연막 위에 있고 상기 제2 절연막과 접하며,
    상기 스페이서는 상기 제2 절연막 위에 있고 상기 제2 절연막과 접하며,
    상기 제1 금속 산화물막은 상기 제1 전극으로서 구성되고,
    상기 제2 금속 산화물막은 상기 제2 전극으로서 구성되고,
    상기 배선은 알루미늄막을 포함하고,
    평면도에서, 상기 배선은 제1 방향으로 연장되고,
    평면도에서, 상기 제2 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    평면도에서, 상기 배선은 상기 제2 방향에서 서로 인접하는 상기 제1 전극들 사이의 영역과 중첩하고, 상기 화소 회로의 서로 인접하는 화소 전극들 사이의 영역과 상기 제2 기판 상의 차광막과 중첩하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 스페이서는 상기 소스 전극 및 상기 드레인 전극 중 다른 하나와 중첩하는 영역을 포함하는, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체막은 산화물 반도체를 포함하는, 반도체 장치.
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