JP2009157156A - 画素回路および表示装置 - Google Patents
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Abstract
【解決手段】駆動配線WSLと、流れる電流によって輝度が変化する発光素子113と、駆動トランジスタ111と、信号線SGLと駆動トランジスタ111のゲートとの間に接続され、ゲートが駆動配線WSLに接続される少なくとも一つのスイッチングトランジスタ112と、駆動トランジスタ111のゲートとソース間に接続されたキャパシタC111と、を有し、電源ラインPSLと基準電位間に駆動トランジスタ111と発光素子113が直列に接続され、駆動トランジスタおよびスイッチングトランジスタのうちの少なくとも一方のトランジスタの形成層と異なる層に形成される電源用配線層は、このトランジスタにバックゲート効果を発現させないように形成されている。
【選択図】図20
Description
これは有機ELディスプレイなどにおいても同様であるが、有機ELディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
この表示装置1は、図1に示すように、画素回路(PXLC)2aがm×nのマトリクス状に配列された画素アレイ部2、水平セレクタ(HSEL)3、ライトスキャナ(WSCN)4、水平セレクタ3により選択され輝度情報に応じたデータ信号が供給される信号線(データ線)信号SGL1〜SGLn、およびライトスキャナ4により選択駆動される走査線WSL1〜WSLmを有する。
なお、水平セレクタ3、ライトスキャナ4に関しては、多結晶シリコン上に形成する場合や、MOSIC等で画素の周辺に形成することもある。
図2の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる2トランジスタ駆動方式の回路である。
有機EL発光素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図2その他では発光素子としてダイオードの記号を用いているが、以下の説明においてOLEDには必ずしも整流性を要求するものではない。
図2ではTFT11のソースが電源電位VCCに接続され、発光素子13のカソード(陰極)は接地電位GNDに接続されている。図2の画素回路2aの動作は以下の通りである。
走査線WSLを選択状態(ここでは低レベル)とし、信号線SGLに書き込み電位Vdataを印加すると、TFT12が導通してキャパシタC11が充電または放電され、TFT11のゲート電位はVdataとなる。
走査線WSLを非選択状態(ここでは高レベル)とすると、信号線SGLとTFT11とは電気的に切り離されるが、TFT11のゲート電位はキャパシタC11によって安定に保持される。
TFT11および発光素子13に流れる電流は、TFT11のゲート・ソース間電圧Vgsに応じた値となり、発光素子13はその電流値に応じた輝度で発光し続ける。
上記ステップST1のように、走査線WSLを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図2の画素回路2aでは、一度Vdataの書き込みを行えば、次に書き換えられるまでの間、発光素子13は一定の輝度で発光を継続する。
このとき、pチャネルのドライブトランジスタのソースは電源電位VCCに接続されており、このTFT11は常に飽和領域で動作している。よって、下記の式1に示した値を持つ定電流源となっている。
Ids=1/2・μ(W/L)Cox(Vgs−|Vth|)2 …(1)
しかしながら、図2の2トランジスタ駆動は定電流駆動のために有機EL発光素子には上述したように定電流が流れ続け、有機EL発光素子のI−V特性が劣化してもその発光輝度は経時劣化することはない。
このTFT21は飽和領域で駆動されるので、動作点のソース電圧に対したVgsに関して上記式1に示した方程式の電流値の電流Idsを流す。
あるいは、OLEDと直列に接続されるドライブ(駆動)トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のTFT等が設けられる構成が採用される場合がある。
このパルス信号が印加されるTFTが2あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
各画素回路2a内のトランジスタのゲートまでの配線抵抗は、スキャナから離れるほど増加する。
よって、後述するが、パネルの両端を比較した場合、例えば移動度補正期間のような短い期間で動作するタイミングに差が生じ、輝度の差が生じる。
また、最適な移動度補正期間からずれるため、十分な書き込みが行えず、移動度のばらつきを補正しきれない画素が出現し、スジとして視認されるという不利益があった。
図8は、本第1の実施形態に係る画素回路の具体的な構成を示す回路図である。
また、図8においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
具体的には、発光素子113のカソードが基準電位Vcatに接続され、アノードが第1のノードND111に接続され、TFT111のソースが第1のノードND111に接続され、TFT111のドレインがパワー駆動線PSLに接続されている。
そして、TFT111のゲートが第2のノードND112に接続されている。
また、キャパシタC111の第1電極が第1のノードND111に接続され、キャパシタC111の第2電極が第2のノードND112に接続されている。
信号線SGLと第2のノードND112との間にTFT112のソース・ドレインがそれぞれ接続されている。そして、TFT112のゲートが走査線WSLに接続されている。
図9(A)は走査線WSLに印加されるゲートパルス(走査パルス)GPを、図9(B)はパワー駆動線PSLに印加されるパワー信号PSGを、図9(C)は信号線SGLに印加される入力信号SINを、それぞれ示している。
その後、信号線SGLに輝度情報に応じたデータ信号Vsigを印加し、TFT112を通して第2のノードND112に信号を書き込む。このとき、TFT111に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、TFT112を非導通状態として、輝度情報に応じて発光素子113を発光させる。
そして、上層にある走査線WSLと、この走査線WSLより下層にある信号線SGLと同層で同材料の低抵抗配線層114とを、SINやSiO2等の層間絶縁膜115に形成したコンタクト116を通して接続し、2段配線構造としている。
さらに、本第1の対策例においては、キャパシタC111を走査線WSLと層の積層方向において、重ならないような位置にずらして配置している。
一般に、TFTのゲート電極は、高抵抗配線、たとえばモリブデン(Mo)、タンタル(Ta)などの金属または合金をスパッタリングなどの方法で成膜して形成される。
また、ライトスキャナ104のゲートパルス(制御信号)GPの走査線WSLへの出力端側と、この出力端から離れた位置のゲートパルスGPのパルス幅の差を小さくすることができ、書込み不足やムラ、シェーディングのない均一な画質を得ることが可能となる。 そして、ゲートラインのトランジェントを高速化することが可能となり、高精細化が実現可能となる、という利点がある。
これに対して、本第1の対策例のように、キャパシタC111を走査線WSLと層の積層方向において、重ならないような位置にずらして配置し、走査線WSL下には信号線SGLのみがオーバーラップする状態となり、寄生容量の増加を防止することができ、ゲートパルスの伝搬速度のいっそうの高速化を実現することが可能となる。
図9にも関連付けて説明したように、本画素回路では、書き込みと移動度補正を信号線SGLの入力信号SINの立ち上がり(VofsからVsig)と走査線WSLに印加するゲートパルスGPの立下りで決定している。
この方式では、ライトスキャナ104の走査線WSLへのゲートパルスGPの出力端と、このGP出力端から離れた位置(図13ではGP出力逆側として図示)でパルスがなまってしまい、図13(A)〜(D)に示すように、書き込み時間がGP出力端側とGP出力逆側で異なってしまう。具体的にはパネルの入力逆側の方が、書き込み時間が長くなってしまうため、画ではシェーディングとなって現れてしまう。
この方法は書き込みと移動度補正を、信号線SGLの立ち上がりとゲートパルスGPの立下りで決めるのではなく、ゲートパルスGPの立ち上がりとゲートパルスGPの立下りで決定している。
しかしながら、この方式の書き込みにおいても、図15(A)〜(D)に示すように、信号の階調によって書き込み時間が、ライトスキャナ105のゲートパルスGPの出力端側とGP出力端逆側で異なってしまい、シェーディングの原因となってしまう場合がある。
しかし,大型化が進むにつれ、走査線(ゲートライン)WSLの負荷は大きくなり、図16(A)〜(D)に示すように、ゲートパルスGPの出力端では短い幅のパルスを出してもGP出力端逆側ではパルスのなまり(劣化)によって書き込みを行うことが困難となる。
前述したように、一般的にゲート配線は高抵抗金属(Mo等)で配線されているので負荷が大きくなる。
そして、大型化、高精細化を考えた場合、更なる低抵抗化、低容量化が望まれることら、走査線WSLより下層にある信号線SGLと同層で同材料の低抵抗配線層114とを、SINやSiO2等の層間絶縁膜115に形成したコンタクト116を通して接続し、2段配線構造とし、および/または、キャパシタC111を走査線WSLと層の積層方向において、重ならないような位置にずらして配置している。
本第2の対策例を適用することで、ゲート配線の負荷を小さくすることができ、トランジェントの高速化が可能である。それにより高精細化が可能となる。
本第3の対策例を適用することでも、ゲート配線の負荷を小さくすることができ、トランジェントの高速化が可能である。それにより高精細化が可能となる。
そして、電源ラインPSL上に形成した層間絶縁膜115にコンタクト121が形成され、層間絶縁膜115上に形成したAl等の低抵抗配線層122をコンタクト121を介して電源ラインPSLと接続して多層化し、電源ラインを2段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
また、図19においては、上層の電源用配線層122上に平坦化膜123が形成され、平坦化膜123上にアノード電極125が形成されている。
換言すれば、本第5の対策例においては、TFT111の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成としている。
ボトムゲート構造のTFT111は、図20に示すように、透明絶縁基板(たとえばガラス基板)131上にゲート絶縁膜132で覆われたゲート電極133が形成されている。ゲート電極133は第2のノードND112と接続される。
前述したように、ゲート電極は、たとえばモリブデン(Mo)、タンタル(Ta)などの金属または合金をスパッタリングなどの方法で成膜して形成される。
TFT111は、ゲート絶縁膜132上に半導体膜(チャネル形成領域)134、並びに半導体膜134を挟んで一対のn+拡散層135,136が形成されている。半導体膜134上にSTO137が形成された後、層間絶縁膜138が形成されている。
なお、図示していないが、ポリシリコンを用いた場合、半導体膜134と各n+拡散層135,136との間にはそれぞれn-拡散層(LDD)が形成される。
一方のn+拡散層135には、層間絶縁膜138に形成されたコンタクトホール139aを介してソース電極140が接続され、他方のn+拡散層136には、層間絶縁膜138に形成されたコンタクトホール139bを介してドレイン電極141が接続される。
ソース電極140およびドレイン電極141は、たとえばアルミニウム(Al)をパターニングしたものである。ソース電極140はたとえば発光素子113のアノードが接続され、ドレイン電極141は図20に図示しない接続電極を介して電源ラインPSLと接続される。
そして、TFT111上において、層間絶縁膜138、ソース電極140、ドレイン電極141を覆うように、絶縁膜142が積層されている。
図22は、図21の等価回路を示す図である。
駆動トランジスタであるTFT111の上層に電源電位が存在すると、図21中に矢印で示すように、黒表示時においてアモルファスシリコン内の電子が電源に引き寄せられてゲートとは逆側にチャネルを形成してしまうバックゲート効果が発現する。
この結果、駆動トランジスタのリーク電流が大きくなる。このリーク電流が大きいと黒表示時に輝点となって画に現れる。
換言すれば、本第6の対策例においても、TFT112の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成としている。
図25は、図23の等価回路を示す図である。
その結果、バックゲート効果が発現し、ゲートとは逆側にチャネルが形成されリーク電流が大きくなることで駆動トランジスタの保持電位が変化し、画にはムラやザラツキとなって現れる。
その理由は、カソード電圧は黒表示時の駆動トランジスタであるTFT111のゲート電圧や信号電圧、駆動トランジスタであるTFT111のソース電圧よりも低い電圧であるため、バックゲート効果は起きないからである。
その理由は、カソード電圧は黒表示時の書き込みトランジスタであるソース・ドレイン電圧等よりも低い電圧であるため、バックゲート効果は起きないからである。
その理由は、TFT112のゲート電圧も駆動トランジスタであるTFT111のゲート電圧や信号電圧よりも低い電圧であるため、バックゲート効果は起きない。
さらに、TFT112については、TFT112がオンのときに対してゲート側だけでなく、ゲートと逆側もチャネルが形成されオンする。
この結果、TFT112のオン抵抗は通常(レイアウトしないとき)よりも下がり、高速書き込みが実現できる。
また、TFT112上にTFT112のゲートラインである走査線WSLをレイアウトすることで、TFT112がオンしているとき、そのオン抵抗を通常よりも下げることが可能となり、高速書き込みが実現できる。
高速書き込みが実現できるため高精細化が可能となる。
その理由は、TFT112のゲート電圧も、駆動トランジスタであるTFT111のソース電圧よりも低い電圧であるため、バックゲート効果は起きない。
本第11の対策例においては、通常アノードの金属で形成される配線されるカソード配線を電源ライン(パワー駆動線)PSLの電源ライン層と同層で、かつ同材料の低抵抗配線で多層化している。
そして、電源ラインPSL上に形成した層間絶縁膜115にコンタクト121が形成され、層間絶縁膜115上に形成したAl等の低抵抗配線層122をコンタクト121を介して電源ラインPSLと接続して多層化し、電源ラインを2段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
また、絶縁膜115上には、電源ラインPSL用の低抵抗配線層122と並列に、カソード用低抵抗配線層145が形成されている。
たとえば、上層の電源用配線層122およびカソード用配線層145上に平坦化膜123が形成され、平坦化膜123にコンタクト146を形成し、カソード用配線層145は、コンタクト146を介して平坦化膜123上に形成された小面積のカソードパッド147に接続される。
アノード電極125上にEL発光素子材料層148が形成され、カソードパッド147とアノード電極125、EL発光素子材料層148との間等に絶縁膜149が形成され、EL発光素子148、絶縁膜149、およびカソードパッド147上にカソード電極が形成されている。
カソード配線を多層化することでカソード入力端から最も遠い部分のカソードの電圧上昇を小さく抑えることができ、均一な画質を得ることができる。
また、カソードラインを電源配線層でレイアウトすることでパネル中央部の電圧上昇を防ぎ、なお、図30および図31に示すように、EL発光素子113(148)の発光領域(開口)も大きく確保することが可能となる。
発光領域(開口率)を大きく取る手法としてはトップエミッション方式が挙げられる。一般に、トップエミッション方式では、図32および図33に示すように、EL発光素子148のアノード配線層125でカソードを形成することが特徴となっている。
しかし、パネルの大型化、高精細化が進むにつれ、発光時におけるパネル中心(カソード取り出しから最も遠い部分)での電圧上昇による画質ムラを防ぐためにカソードラインは太く配線する必要があり、その分開口率も下がってしまう。開口率が下がることでEL発光素子148に流れる電流密度が大きくなってしまい寿命が短くなるという問題が発生する。
その結果、発光時EL発光素子148に流れる電流密度を小さくすることができる。その結果、長寿命化が実現可能となる。
カソード配線を多層化することでカソード入力端から最も遠い部分のカソードの電圧上昇を小さく抑えることができ、均一な画質を得ることができる。
なお、図34(A)は走査線WSLに印加されるゲートパルス(走査パルス)GPを、図34(B)はパワー駆動線PSLに印加されるパワー信号PSGを、図34(C)は信号線SGLに印加される入力信号SINを、図34(D)は第2のノードND112の電位VND112を、図34(E)は第1のノードND111の電位VND111を、それぞれ示している。
このとき、駆動トランジスタであるTFT111は飽和領域で動作するように設定されているため、EL発光素子113に流れる電流IdsはTFT111のゲート・ソース間電圧Vgsに応じて式1に示される値をとる。
このとき、TFT111のゲート・ソース間電圧は(Vofs−Vss)という値をとる。このTFT111のゲート・ソース間電圧(Vofs−Vss)がTFT111のしきい値電圧Vthよりも大きくない(低い)としきい値補正動作を行うことができないために、TFT111のゲート・ソース間電圧(Vofs−Vss)がTFT111のしきい値電圧Vthよりも大きく、すなわちVofs−Vss>Vthとする必要がある。
パワー駆動線PSLを電源電圧VccとすることでEL発光素子113のアノード(ノードND111)がTFT111のソースとして機能し、図38に示すように電流が流れる。
EL発光素子113の等価回路は、図38に示すように、ダイオードと容量で表されるため、Vel≦Vcat+Vthel(EL発光素子113のリーク電流がTFT111に流れる電流よりもかなり小さい)の関係を満足する限り、TFT111の電流はキャパシタC111とCelを充電するために使われる。
このとき、ノードND111の電圧Velは時間と共に、図39に示すように上昇してゆく。一定時間経過後、TFT111のゲート・ソース間電圧はVthという値をとる。このとき、Vel=Vofs−Vth≦Vcat+Vthelとなっている。
このとき、TFT111のソース電圧がEL発光素子113のしきい値電圧Vthelとカソード電圧Vcatの和を越えなければ(EL発光素子113のリーク電流がTFT111に流れる電流よりもかなり小さければ)、TFT111に流れる電流はキャパシタC111とCelを充電するのに使用される。
このとき、TFT111のしきい値補正動作は完了しているため、TFT111が流す電流は移動度μを反映したものとなる。
具体的にいうと、図41に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、TFT111のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するVgsとなる。
TFT111のゲート・ソース間電圧は一定であるので、TFT111は一定電流Ids’をEL発光素子113に流し、VelはEL発光素子113にIds’という電流が流れる電圧Vxまで上昇し、EL発光素子113は発光する。
本画素回路101においてもEL発光素子113は発光時間が長くなるとそのI-V特性は変化してしまう。そのため図中B点(ノードND111)の電位も変化する。しかしながら、TFT111のゲート・ソース間電圧は一定値に保たれているのでEL発光素子113に流れる電流は変化しない。よってEL発光素子113のI-V特性が劣化しても、一定電流Idsが常に流れ続け、EL発光素子113の輝度が変化することはない。
なお、上述した第1〜第11の対策は、全て施してもよいし、いずれか一つ、あるいは複数の対策を組み合わせる等、種々の選択が可能である。
ただし、第1〜第11の対策例は、2Tr+1C画素回路を有する表示装置100に対して効果的であるが、これらの対策を、OLEDと直列に接続されるドライブ(駆動)トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のTFT等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
以下に、これらの表示装置にうち、5個のトランジスタと1個のキャパシタの5Tr+1C画素回路を有する表示装置の構成例について第2の実施形態として説明する。
図44は、本実施形態に係る画素回路の具体的な構成を示す回路図である。
TFT211により第1のスイッチトランジスタが形成され、TFT213により第2のスイッチトランジスタが形成され、TFT215により第3のスイッチトランジスタが形成され、TFT214により第4のスイッチトランジスタが形成されている。
なお、電源電圧Vccの供給ライン(電源電位)が第1の基準電位に相当し、接地電位Vcathdeが第2の基準電位に相当している。また、VSS1が第4の基準電位に相当し、VSS2が第3の基準電位に相当する。
そして、TFT212のゲートが第2のノードND212に接続され、TFT211のゲートが駆動線DSLに接続されている。
TFT213のドレインが第1のノードND211およびキャパシタC211の第1電極に接続され、ソースが固定電位VSS2に接続され、TFT213のゲートが第2のオートゼロ線AZL2に接続されている。また、キャパシタC211の第2電極が第2のノードND212に接続されている。
信号線SGLと第2のノードND212との間にTFT214のソース・ドレインがそれぞれ接続されている。そして、TFT214のゲートが走査線WSLに接続されている。
さらに、第2のノードND212と所定電位Vss1との間にTFT215のソース・ドレインがそれぞれ接続されている。そして、TFT215のゲートが第1のオートゼロ線AZL1に接続されている。
所望の対策を施すことにより、パネル全体で駆動信号(パルス)の配線抵抗や配線容量による遅延に起因するシェーディング、スジムラ等の対策が行われ、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
なお、図45(A)は駆動線DSLに印加される駆動信号DS、図45(B)は走査線WSLに印加される駆動信号WS(第1の実施形態のゲートパルスGPに相当)を、図45(C)は第1のオートゼロ線AZL1に印加される駆動信号AZ1、図45(D)は第2のオートゼロ線AZL2に印加される駆動信号オートゼロ信号AZ2を、図45(E)は第2のノードND212の電位を、図45(F)は第1のノードND211の電位をそれぞれ示している。
その結果、TFT213がオンし、このとき、TFT213を介して電流が流れ、TFT212のソース電位Vs(ノードND211の電位)はVSS2まで下降する。そのため、EL発光素子216に印加される電圧もVss2となり、Vss2<Vcathode+VthELならば、EL発光素子216は非発光となる。
この場合、TFT213がオンしてもキャパシタC211に保持されている電圧、すなわちTFT212のゲートソース間電圧は変わらない。
そして、オートゼロ線AZL2への駆動信号AZ2がローレベルに切り替えられた後、ドライブスキャナ205による駆動線DSLの駆動信号DSが所定期間のみローレベルに切り替えられる。
これにより、TFT213がオフし、TFT215、TFT211がオンすることにより、TFT212,TFT211の経路に電流が流れ、第1のノードの電位は上昇する。
そして、ドライブスキャナ205による駆動線DSLの駆動信号DSがハイレベルに切り替えられ、駆動信号AZ1がローベルに切り替えられる。
以上の結果、ドライブトランジスタTFT212のしきい値Vth補正が行われ、第2のノードND212と第1のノードND211との電位差はVthとなる。
その状態で所定期間経過後にライトスキャナ204による走査線WSLへの駆動信号WSが所定期間ハイレベルに保持され、データ線よりデータをノードND212に書き込み、駆動信号WSがハイレベルの期間にドライブスキャナ205による駆動線DSLの駆動信号DSがローレベルに切り替えられる。
この時TFT214がオンした状態でTFT211がオンすることで移動度の補正が行われる。やがて駆動信号WSがローレベルに切り替えられ、TFT214がオフする。
この場合、TFT214がオフしており、TFT212のゲート・ソース間電圧は一定であるので、TFT212は一定電流IdsをEL発光素子216に流す。これによって、第1のノードND211の電位はEL発光素子216にIdsという電流が流れる電圧Vxまで上昇し、EL発光素子216は発光する。
ここで、本回路においてもEL発光素子は発光時間が長くなるとその電流−電圧(I-V)特性は変化してしまう。そのため、第1のノードND211の電位も変化する。しかしながら、TFT212のゲート・ソース間電圧Vgsは一定値に保たれているのでEL発光素子216に流れる電流は変化しない。よって、EL発光素子216のI-V特性が劣化しても、一定電流Idsが常に流れ続け、EL発光素子216の輝度が変化することはない。
Claims (12)
- 電源ラインと、
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、
上記駆動トランジスタおよび上記スイッチングトランジスタのうちの少なくとも一方のトランジスタの形成層と異なる層に形成される電源用配線層は、当該トランジスタにバックゲート効果を発現させないように形成されている
画素回路。 - 上記電源用配線層は、
他の層の配線と接続されて多層配線化されている
請求項1記載の画素回路。 - 上記駆動トランジスタおよび上記スイッチングトランジスタのうちの少なくとも一方のトランジスタの形成層と異なる層に形成される電源用配線層は、当該トランジスタに電界を印加しない領域に形成されている
請求項1記載の画素回路。 - 上記電源用配線層は、上記トランジスタのゲートに印加される電圧より低い電圧に設定される低電圧配線層である
請求項1記載の画素回路。 - 上記低電圧配線層は、層の積層方向において上記トランジスタの形成層と重なる位置に形成されている
請求項4記載の画素回路。 - 上記駆動配線層は、層の積層方向において上記スイッチングトランジスタの形成層と重なる位置に形成されている
請求項1記載の画素回路。 - マトリクス状に配列された画素回路と、
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、
複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、
上記画素回路は、
電源ラインと、
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、
上記駆動トランジスタおよび上記スイッチングトランジスタのうちの少なくとも一方のトランジスタの形成層と異なる層に形成される電源用配線層は、当該トランジスタにバックゲート効果を発現させないように形成されている
表示装置。 - 上記電源ライン用配線層は、
他の層の配線と接続されて多層配線化されている
請求項7記載の表示装置。 - 上記駆動トランジスタおよび上記スイッチングトランジスタのうちの少なくとも一方のトランジスタの形成層と異なる層に形成される電源用配線層は、当該トランジスタに電界を印加しない領域に形成されている
請求項7記載の表示装置。 - 上記電源用配線層は、上記トランジスタのゲートに印加される電圧より低い電圧に設定される低電圧配線層である
請求項7記載の表示装置。 - 上記低電圧配線層は、層の積層方向において上記トランジスタの形成層と重なる位置に形成されている
請求項10記載の表示装置。 - 上記駆動配線層は、層の積層方向において上記スイッチングトランジスタの形成層と重なる位置に形成されている
請求項7記載の表示装置。
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