KR101024957B1 - 반도체장치 및 그 제조방법 - Google Patents

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아라오다쓰야
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 절연표면 상에 채널형성영역에서 결정립계가 가능한 한 존재하지 않은 결정성 반도체막을 형성하여, 고속동작이 가능하고 전류구동능력이 높으며, 또한 복수의 소자사이에서 변동이 작은 반도체소자 또는 반도체소자군으로 구성되는 반도체장치를 제공한다. 본 발명의 방법은, 절연표면을 갖는 기판상에 개구부가 설치된 절연막을 형성하고, 절연막상 및 개구부에 걸쳐 비정질 반도체막 또는 결정립계가 임의로 존재하는 다결정 반도체막을 형성하고, 그 후 절연막의 개구부에 용융된 반도체를 유입하도록 해당 반도체막을 용융하여 결정화 또는 재결정화시켜 결정성 반도체막을 형성하고, 개구부내에 있는 결정성 반도체막의 일부를 제외하고는 결정성 반도체막을 제거하여 그 결정성 반도체막의 상면부에 접하는 게이트 절연막과 게이트전극을 형성한다.
반도체장치, 결정성 반도체막, 게이트전극, 개구부, 레이저 광

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명에서의 결정화 방법을 설명하는 도면,
도 2는 결정화에서의 개구부의 형상과 결정성 반도체막의 형태의 관계를 상세하게 설명하는 종단면도,
도 3은 본 발명에서의 결정화방법을 설명하는 도면,
도 4는 본 발명에 의해 제조되는 TFT의 제조공정을 설명하는 평면도 및 종단면도,
도 5는 본 발명에 의해 제조되는 TFT의 제조공정을 설명하는 평면도 및 종단면도,
도 6은 본 발명에 의해 제조되는 TFT의 제조공정을 설명하는 평면도 및 종단면도,
도 7은 본 발명에 의해 제조되는 TFT의 제조공정을 설명하는 평면도 및 종단면도,
도 8은 본 발명에 의해 제조되는 TFT의 제조공정을 설명하는 평면도 및 종단면도,
도 9는 본 발명에 의해 제조되는 TFT의 제조공정을 설명하는 평면도 및 종단면도,
도 l0은 본 발명에 의해 제조되는 TFT의 제조공정을 설명하는 평면도 및 종단면도,
도 11은 본 발명에 의해 제조되는 TFT의 구조를 설명하는 평면도 및 종단면도,
도 12는 본 발명에 의해 제조되는 TFT의 구조를 설명하는 평면도 및 종단면도,
도 13은 본 발명에 적용하는 레이저 조사장치의 일 형태를 나타낸 배치도,
도 14는 본 발명에서의 선형으로 집광된 레이저광과 그 주사방향을 설명하는 도면,
도 15는 본 발명을 사용하여 제조되는 반도체장치 외관의 일 예시도,
도 16은 도 15에서 나타낸 반도체장치의 화소부의 제조공정을 설명하는 평면도,
도 17은 도 15에서 나타낸 반도체장치의 화소부의 제조공정을 설명하는 평면도,
도 18은 도 15에서 나타낸 반도체장치의 화소부의 제조공정을 설명하는 평면도,
도 19는 도 15에서 나타낸 반도체장치의 화소부의 구조를 설명하는 평면도,
도 20은 도 19의 화소부 구조를 설명하는 종단면도,
도 21은 170nm의 단차를 갖고, 1.5㎛의 볼록부의 폭과 간격을 설치한 하지절연막 상에 l50nm의 비정질 실리콘막을 형성하여 결정화했을 때의 표면상태를 나타낸 주사전자현미경(SEM)사진(세코(Secco)식각 후),
도 22는 170nm의 단차를 갖고, 1.8㎛의 볼록부의 폭과 간격을 설치한 하지절연막 상에 150nm의 비정질 실리콘막을 형성하여 결정화했을 때의 표면상태를 나타낸 주사전자현미경(SEM)사진(세코식각 후).
도 23은 오목부에 형성된 결정의 배향을 나타낸 EBSP 맵핑 데이터,
도 24는 반도체장치의 일례를 나타낸 도면,
도 25는 프로젝터의 일례를 나타낸 도면,
도 26은 본 발명에서의 결정화방법을 설명하는 도면,
도 27은 본 발명에서의 결정화 방법을 설명한 사시도,
도 28은 본 발명에서의 결정화 방법을 설명한 사시도,
도 29는 본 발명에서의 결정화 방법을 설명한 사시도,
도 30은 본 발명에서의 결정화 방법을 설명한 사시도,
도 31은 본 발명에 의해 제조되는 TFT의 제조공정을 설명한 평면도 및 종단면도,
도 32는 본 발명에 의해 제조되는 TFT의 제조공정을 설명한 평면도 및 종단면도,
도 33은 본 발명에 의해 제조되는 TFT의 제조공정을 설명한 평면도 및 종단면도,
도 34는 본 발명에 의해 제조되는 TFT의 제조공정을 설명한 평면도 및 종단면도,
도 35는 본 발명에 의해 제조되는 TFT의 제조공정을 설명한 평면도 및 종단면도,
도 36은 본 발명에 의해 제조되는 TFT의 일례를 설명한 평면도 및 종단면도,
도 37은 본 발명에 의해 제조되는 TFT의 일례를 설명한 평면도 및 종단면도,
도 38은 본 발명에 의해 제조되는 TFT의 일례를 설명한 평면도 및 종단면도,
도 39는 열해석 시뮬레이션에 사용한 구조를 나타낸 단면도,
도 40은 열해석 시뮬레이션의 결과를 나타낸 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
201 : 제 1 절연막 202 : 제 2 절연막
203 : 제 3 절연막 204 : 비정질 반도체막
205, 206 : 결정성 반도체막
본 발명은, 결정구조를 갖는 반도체막을 사용하여 형성되는 반도체장치 및 그 제조방법에 관한 것으로, 특히 절연표면 상에 형성된 결정성 반도체막으로 채널형성영역을 형성한 전계효과형 트랜지스터를 포함하는 반도체장치 및 그 제조방법 에 관한 것이다.
유리 또는 다른 절연기판 상에 비정질 반도체막을 형성하여, 레이저광의 조사에 의해 결정화시키는 기술이 알려지고 있다. 결정구조를 갖는 반도체막(결정성 반도체막)을 사용하여 제조되는 박막트랜지스터(이하, TFT라 기재)는, 액정표시장치로 대표되는 평면형 표시장치(flat panel display)에 응용되고 있다.
반도체 제조공정에서의 레이저광의 응용은, 반도체기판 또는 반도체막에 형성된 손상층이나 비정질층을 재결정화하는 기술, 절연표면 상에 형성된 비정질 반도체막을 결정화시키는 기술로 전개되고 있다. 적용되는 레이저 발진장치는, 엑시머 레이저로 대표되는 기체 레이저나, YAG 레이저로 대표되는 고체 레이저가 통상 사용되고 있다.
레이저광의 조사에 의한 비정질 반도체막의 결정화의 일예는, 일본특허공개소 62-104117호 공보에 개시되어 있다. 이 예에서는, 레이저광의 주사속도를 빔 스폿 지름×5000/초 이상으로 하여 고속주사에 의해 비정질 반도체막을 완전한 용융상태에 도달하지 않게 다결정질막으로 하는 기술이 개시되어 있다. 또 다른 예에서는, 일본특허공개평 8-195357호 공보에 개시한 레이저 처리장치를 사용하여 광학계로 선형 빔을 가공하여 조사하는 방법이 알려지고 있다.
또한, 일본특허공개 2001-144027호 공보에 개시되어 있는 바와 같이 Nd:YVO4 레이저 등 고체 레이저 발진장치를 사용하고, 그 제 2 고조파인 레이저광을 비정질 반도체막에 조사하여, 종래에 비해 결정입경이 큰 결정성 반도체막을 형성하여, TFT를 제조하는 기술이 개시되어 있다.
그러나, 결함이나 결정립계 또는 서브결정립계(sub-grain boundary)가 적고, 또한, 배향이 가지런한 고품질의 결정성 반도체막을 절연표면 상에 형성하기 위해서는 대역 용융법 등으로 하여 알려져 있는 바와 같이 단결정 기판 상의 반도체막을 고온으로 가열하여 용융상태로 하고 나서 재결정화하는 방법이 주류이었다.
공지의 그라포 에피택시(graphoepitaxy) 기술과 같이 하지의 단차를 이용하고 있으므로, 그 단차에 따라 결정이 성장하고, 형성된 단결정 반도체막의 표면에 그 단차가 남는 것이 문제이라고 생각되고 있다. 또한, 왜곡점이 비교적 낮은 유리기판 상에 그라포 에피택시를 사용하여 단결정 반도체막을 형성하는 것은 할 수 없었던 문제가 있다.
한편, 평탄한 표면상에 형성된 비정질 반도체막에 레이저광을 조사하여 결정화시키면, 결정은 다결정이 된다. 이 때문에, 배향이 가지런한 결정을 얻을 수 없었다.
결정립계에는 결정결함이 다수 생성되고, 그것이 캐리어트랩으로 되어, 전자 또는 정공의 이동도가 저하하는 요인이라 생각된다. 또한, 결정화에 따라 발생하는 반도체의 체적수축, 하지와의 열응력이나 격자부정합 등에 의한 결함, 결정립계 또는 서브결정립계가 존재하지 않는 반도체막을 형성할 수 없었다. 따라서, 본딩SOI(Silicon on Insulator)를 생략하고, 절연표면 상에 형성되어, 결정화 또는 재결정화된 결정성 반도체막을 가져, 단결정기판에 형성되는 MOS 트랜지스터와 동등한 품질을 얻을 수는 없었다.
예를 들면, 유리기판 상에 반도체막을 형성하여 TFT를 형성하는 것이지만, TFT는 임의로 형성되는 결정립계와 무관하게 배치되는 것이었다. 요컨대, TFT의 채널형성영역의 결정성을 엄밀한 의미로 제어할 수 없고, 임의로 형성된 결정립계와 결정결함으로 특성이 저하하며, 또한 소자특성이 변동하는 요인으로 되었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 절연표면 상에 채널형성영역에서 결정립계가 가능한 한 존재하지 않는 결정성 반도체막을 형성하여, 고속동작이 가능하고 전류구동능력이 높고, 또한 복수의 소자사이에 있어 변동이 작은 반도체소자 또는 반도체소자군으로 구성된 반도체장치를 제공하는 것을 목적으로 한다.
상기 문제점을 해결하기 위해 본 발명은, 절연표면을 갖는 기판 상에 개구부가 설치된 절연막을 형성하여, 절연막상 및 개구부에 걸쳐 비정질 반도체막 또는 결정립계가 임의로 존재하는 다결정 반도체막을 형성하고, 상기 개구부를 그 결정성 반도체막으로 충전한 결정성 반도체막을 형성한다. 부연하면, 이 결정정 반도체막은, 절연막의 개구부에 용융한 반도체를 유입하도록 해당 반도체막을 용융하여 결정화 또는 재결정화시켜 형성한다. 그 후, 이 결정성 반도체막은, 개구부 내에 있는 결정성 반도체막의 일부를 제외하고는 제거한다. 게이트 절연막은, 그 결정성 반도체막의 상면부에 접하여 형성되고, 게이트전극은 그 게이트 절연막 상에 형성된다.
개구부는 절연기판의 표면을 직접 식각처리하여 형성해도 되며, 산화실리콘, 질화실리콘, 또는 산질화실리콘막 등을 사용하여, 그것을 식각처리하여 개구부를 형성해도 된다. 개구부는 TFT의 채널형성영역을 포함하는 섬 형상의 반도체막의 배치에 맞추어 형성하고, 적어도 채널형성영역에 합치하도록 형성되어 있는 것이 바람직하다. 또한, 개구부는 채널길이방향으로 연장하여 설치되어 있다. 개구부의 폭(채널형성영역으로 하는 경우에서의 채널폭 방향)이 0.01㎛ 이상 2㎛ 이하, 바람직하게는 0.1∼1㎛로 형성하고, 그 깊이는, 0.01㎛ 이상 1㎛ 이하, 바람직하게는 0.05㎛ 이상 0.2㎛ 이하로 형성한다.
최초의 단계에서 절연막상 및 개구부에 걸쳐 형성하는 반도체막은 플라즈마 CVD법, 스퍼터링법, 감압 CVD법으로 형성되는 비정질 반도체막 또는 다결정 반도체막, 혹은, 고상성장에 의해 형성된 다결정 반도체막 등이 적용된다. 또한, 본 발명에서 말하는 비정질 반도체막이란, 협의의 의미로 완전한 비정질구조를 가질뿐만 아니라, 미세한 결정입자가 포함된 상태, 또는 소위 미세결정 반도체막, 국소적으로 결정구조를 포함하는 반도체막을 포함한다. 대표적으로는 비정질 실리콘막이 적용되고, 그밖에 비정질 실리콘 게르마늄막, 비정실 실리콘 카바이트막 등을 적용하는 것도 할 수 있다. 또한, 다결정 반도체막은, 이들 비정질 반도체막을 공지의 방법으로 결정화시킨 것이다.
결정성 반도체막을 용융하여 결정화시키는 수단으로서는, 기체 레이저 발진장치, 고체 레이저 발진장치를 광원으로 하는 펄스발진 또는 연속발진 레이저광을 적용한다. 조사하는 레이저광은 광학계로 선형으로 집광된 것으로, 그 강도분포가 길이방향에 있어서 균일한 영역을 가지며, 넓이방향으로 분포를 가지고 있어도 되며, 광원으로서 사용하는 레이저 발진장치는, 직사각형 빔 고체 레이저 발진장치가 적용되고, 특히 바람직하게는, 슬래브(slab) 레이저 발진장치가 적용된다. 혹은, Nd, Tm, 또는 Ho를 도핑한 로드를 사용한 고체 레이저 발진장치로, 특히 YAG, YVO4, YLF 또는 YAlO3 등의 결정으로 Nd, Tm 또는 Ho를 도핑한 결정을 사용한 고체 레이저 발진장치에 슬래브 구조 증폭기를 조합한 것이어도 된다. 슬래브 재료로서는, Nd:YAG, Nd:GGG(가돌리늄·갈륨·가닛(garnet)), Nd:GsGG(가돌리늄·스칸듐·갈륨·가닛) 등의 결정이 사용된다. 슬래브 레이저로서는, 이 판형의 레이저 매질 안을, 전반사를 반복하면서 지그재그 광로로 진행한다.
또한, 상기 레이저 광에 준하는 강광을 조사해도 된다. 예를 들면, 할로겐 램프, 크세논 램프, 고압수은등, 메탈할라이드 램프, 엑시머 램프로부터 방사되는 광을 반사경이나 렌즈 등에 의해 집광한 에너지밀도가 높은 광이어도 된다.
선형으로 집광되어 길이방향으로 확장된 레이저광 또는 강광은 결정성 반도체막에 조사하고, 또한, 레이저광의 조사위치와 결정성 반도체막이 형성된 기판을 상대적으로 움직여, 레이저광이 일부 또는 전체면을 주사함으로써 결정성 반도체막을 용융시켜, 그 상태를 거쳐 결정화 또는 재결정화를 행한다. 레이저광의 주사방향은, 개구부의 길이방향 또는 트랜지스터의 채널길이방향에 따라 행한다. 이것에 의해 레이저광의 주사방향에 따라 결정이 성장하고, 결정립계가 채널길이방향과 교차하는 것을 방지할 수 있다.
상술한 본 발명의 반도체장치는, 절연표면을 갖는 기판 상에 개구부를 갖는 절연막이 형성되고, 그 기판 상에 형성된 결정성 반도체막의 영역이 개구부를 충전하고, 채널형성영역이 상기 충전영역에 설치된 것을 특징으로 한다. 본 발명의 반도체장치는, 절연표면 상에 형성되어, 한 쌍의 일도전형 불순물영역의 사이에 연접하고, 복수의 결정방위를 가지며, 결정립계가 형성되지 않고, 채널길이방향과 평행한 방향으로 연장하는 복수의 결정립이 집합한 결정성 반도체막을 가지고, 해당 결정질 반도체막은 그 두께와 동일한 또는 동일한 정도의 깊이의 개구부에 매설되어 있는 것을 특징으로 한다.
또한, 본 발명의 다른 구성은, 절연표면을 갖는 기판 상에 채널길이방향으로 연장되는 개구부를 갖는 절연막이 형성되고, 상기 기판상에 형성된 결정성 반도체막의 영역은 개구부를 충전하고, 채널형성영역이 상기 충전영역내에 설치되고, 상기 개구부가 상기 결정성 반도체막과 같거나 그 보다 깊은 것을 특징으로 한다.
본 발명은, 절연표면 상에 형성되어, 한쌍의 일도전형 불순물영역의 쌍에 연접하여 복수의 결정방위를 가지며, 결정립계가 형성되지 않고 채널길이방향과 평행한 방향으로 연장하는 복수의 결정립이 집합한 결정성 반도체막과, 해당 결정성 반도체막과 절연층을 통해 중첩하는 도전층에 의해 채널형성영역이 형성되는 구성을 가지고, 해당 결정성 반도체막은 채널폭 방향이 0.01㎛∼2㎛, 바람직하게는 0.1∼1㎛이고, 두께가 0.01㎛ 이상 1㎛, 바람직하게는 0.05∼0.2㎛이며, 상기 결정질 반도체막은 그 두께와 동일한 정도로 개구부에 매설되어 있는 것을 특징으로 한다.
개구부의 깊이를 반도체막의 두께와 동일한 정도로 함으로써, 레이저광 또는 강광의 조사에 의해 용융한 반도체가 표면장력에 의해 개구부(즉, 오목부)에 응집하여 고체화한다. 그 결과, 개구부(즉, 볼록부)에 있는 반도체막의 두께는 얇아지며, 그것에 응력왜곡을 집중시킬 수 있다. 또한 개구부의 측면은 결정방위를 어느 정도 규정하는 효력을 갖는다. 개구부의 측면의 각도는 기판표면에 대하여 5∼90°, 바람직하게는 30∼90°로 형성한다. 레이저광을 채널길이방향과 평행한 방향으로 주사함으로써, 그 방향으로 연장하는 폭부에 따라, 특정한 결정방위를 우선적으로 배향시킬 수 있다.
반도체막이 레이저광 또는 강광의 조사에 의해 용융한 후, 고체화를 시작하는 것은 개구부의 바닥면과 측면이 교차하는 영역으로부터, 여기에서 결정성장이 시작된다. 예를 들면, 도 39에 나타낸 바와 같이 절연막(1)과 절연막(2)에 의해 단차형상이 형성된 계통에서 A∼D점에서의 열해석 시뮬레이션을 행한 결과, 도 40과 같은 특성이 얻어지고 있다. 열이 빠져나가는 장소로서 그 반도체막 바로 아래의 절연막(2)과 그 측면에 존재하는 절연막(1)의 양쪽이 있으므로, B점이 가장 빠르게 온도가 내려 가게 된다. 이후, A점, C점, D점의 순이다. 이 시뮬레이션 결과는 측벽의 각도가 45도인 경우이지만, 90도인 경우에도 정상적으로는 동일한 현상을 생각할 수 있다. 요약하면, 반도체막을 일단 용융상태로 하고, 표면장력에 의해 절연표면 상에 형성한 개구부에 응집시켜, 개구부의 바닥부와 측벽의 개략교점으로부터 결정성장시킴으로써 결정화에 따라 발생하는 왜곡을 개구부 이외의 영역에 집중시킬 수 있다. 즉, 개구부에 충전되도록 형성한 결정성 반도체막에서는 왜곡으로부터 영향을 받지 않을 수 있다.
그리고, 절연막 상에 잔존하고, 결정립계, 결정결함을 포함하는 결정성 반도체막은 식각에 의해 제거해 버린다.
상기 본 발명에 의해, 트랜지스터 등의 반도체소자, 특히 TFT의 채널형성영역의 장소를 지정하여, 결정립계가 존재하지 않은 결정성 반도체막을 형성하는 것이 가능하게 된다. 이것에 의해 임의로 형성된 결정립계나 결정결함으로써 특성이 변동하는 요인을 없앨 수 있고, 특성변동이 작은 TFT 또는 TFT 소자군을 형성할 수 있다.
[발명의 실시예]
본 발명의 실시예들을 도면들을 참조하여 상세히 설명하지만, 본 발명은 다음의 설명으로 한정되지 않고, 본 발명의 형태 및 상세 내용은 당업자가 본 발명의 사상 및 범위로부터 벗어나지 않고 여러 가지 방법으로 변형할 수 있다는 것을 쉽게 알 수 있을 것이다. 따라서, 본 발명은 다음 실시예들의 내용으로 한정되지 않는다.
본 발명은 절연표면을 갖는 기판 상에 개구부를 갖는 절연막을 형성하고, 그 절연막 상과 개구부에 걸쳐 비정질 반도체막 또는 임의로 형성된 결정립계를 갖는 다결정 반도체막을 형성하고, 개구부를 결정성 반도체막으로 충전한 결정성 반도체막을 형성한다. 이 형태를 도 27을 참조하여 설명한다.
도 27에 나타낸 사시도는, 기판(101)상에 제 1 절연막(102)과 띠 형상으로 패턴형성된 제 2 절연막(103∼105)이 형성된 형태를 나타내고 있다. 여기서는, 제 2 절연막에 의한 띠 형상의 패턴이 3개 표시되어 있지만, 물론 그 수에 한정되는 것은 아니다. 기판(101)은 시판한 무알칼리 유리기판, 석영기판, 사파이어기판, 단결정 또는 다결정 반도체기판의 표면을 절연막으로 피복한 기판, 금속기판의 표면을 절연막으로 피복한 기판을 적용할 수 있다.
띠 형상으로 형성되는 제 2 절연막의 폭 W1은 0.1∼10㎛(바람직하게는 0.5∼1㎛)인접하는 제 2 절연막의 간격 W2는 0.1∼5㎛(바람직하게는 0.5∼1㎛)이며, 제 2 절연막의 두께 d는 그 위에 형성하는 비단결정 반도체막의 두께와 동일한 정도이거나 그 이상의 두께를 갖도록 형성한다. 또한, 단차형상은 규칙적인 주기 패턴일 필요는 없고, TFT의 채널형성영역을 포함하는 섬 형상의 반도체영역의 배치 및 형상에 맞추어 형성하면 된다. 따라서, 제 2 절연막의 길이 L도 한정하지 않고, 예를 들면 TFT의 채널형성영역을 형성할 수 있는 정도의 길이이면 된다.
제 1 절연막은, 질화실리콘 또는 질산화실리콘을 사용하여 형성한다. 또한, 제 2 절연막은 산화실리콘 또는 산질화실리콘을 사용하여 형성한다. 산화실리콘은 테트라에틸 오쏘 실리케이트(TEtraethyl Ortho Silicate : TEOS)와 O2를 혼합하여 플라즈마 CVD법으로 형성할 수 있다. 질산화실리콘막은 SiH4, NH3 및 N2O 또는, SiH4 및 N2O를 원료로서 사용하여 플라즈마 CVD법으로 형성할 수 있다.
도 27에 도시된 것처럼, 개구부에 의한 요철형상을 제 1 절연막과 제 2 절연막에 의해 형성하는 경우에는, 식각가공에서의 선택비를 확보하기 위해, 제 2 절연막의 식각속도가 상대적으로 빨라지도록 재료 및 막형성 조건을 적절히 조절하는 것이 바람직하다. 그리고, 제 2 절연막으로 형성되는 개구부의 측벽의 각도는 5∼90°, 바람직하게는 30∼90°의 범위로 적절히 설정하면 된다.
도 28에 나타낸 바와 같이, 이 제 1 절연막(102)과 제 2 절연막(103∼105)으로 이루어지는 표면상 및 개구부를 덮는 비정질 반도체막(106)을 50∼200nm의 두께로 형성한다. 비정질 반도체막은, 실리콘, 실리콘과 게르마늄의 화합물 또는 합금, 실리콘과 탄소의 화합물 또는 합금을 적용할 수 있다.
그리고, 이 비정질 반도체막(106)에 연속발진 레이저광을 조사하여 결정화를 행한다. 적용되는 레이저광은 광학계로 선형으로 집광 및 확장된 것으로, 그 강도분포가 길이방향에 있어서 균일한 영역을 가지며, 넓이방향으로 분포를 가지고 있어도 되고, 광원으로서 사용하는 레이저 발진장치는, 직사각형 빔 고체 레이저 발진장치가 적용되며, 특히 바람직하게는, 슬래브 레이저 발진장치가 적용된다. 혹은, Nd, Tm, Ho를 도핑한 로드를 사용한 고체 레이저 발진장치로, 특히 YAG, YVO4, YLF, YAlO3 등의 결정에 Nd, Tm, Ho를 도핑한 결정을 사용한 고체 레이저 발진장치에 슬래브 구조 증폭기를 조합한 것이어도 된다. 그리고, 도면에서 화살표로 나타낸 바와 같이, 선형의 길이방향에 대하여 교차하는 방향으로 주사한다. 이때, 하지절연막에 형성되는 띠 형상의 패턴의 길이방향과 평행한 방향으로 주사하는 것이 가장 바람직하다. 또한, 여기서 말하는 선형이란, 넓이방향의 길이에 비해, 길이방향의 길이의 비가 1:10 이상의 것이라 한다.
슬래브 재료로서는, Nd:YAG, Nd:GGG(가돌리늄·갈륨·가닛), Nd:GsGG(가돌리 늄·스칸듐·갈륨·가닛) 등의 결정이 사용된다. 슬래브 레이저로서는, 이 판형의 레이저 매질 안을, 전반사를 반복하면서 지그재그 광으로 진행한다.
또한, 연속발진 레이저광의 파장은, 비정질 반도체막의 광흡수계수를 고려하여 400∼700nm인 것이 바람직하다. 이러한 파장대의 빛은, 파장변환소자를 사용하여 기본파의 제 2 고조파, 제 3 고조파를 추출하는 것으로 얻을 수 있다. 파장변환소자로서는 ADP(인산 2수소화 암모늄), Ba2NaNb5O15(니오브산바륨 나트륨), CdSe(세렌가드뮴), KDP(인산 2수소칼륨), LiNbO3(니오브산 리튬), Se, Te, LBO, BBO, KB5 등이 적용된다. 특히 LBO를 사용하는 것이 바람직하다. 대표적인 일예는, Nd:YVO4 레이저 발진장치(기본파 1064nm)의 제 2 고조파(532nm)를 사용한다. 또한, 레이저의 발진모드는 TEMoo모드인 단일모드를 적용한다.
가장 적합한 재료로서 선택되는 실리콘의 경우, 흡수계수가 103∼104cm-1인 영역은 거의 가시광 영역에 있다. 유리 등 가시광 투과율이 높은 기판과, 실리콘에 의해 30∼200nm의 두께를 가지고 형성되는 비정질 반도체막을 결정화하는 경우, 파장 400∼700nm의 가시광 영역의 빛을 조사함으로써, 해당 반도체영역을 선택적으로 가열하여, 하지절연막에 손상을 주지 않고 결정화를 행할 수 있다. 구체적으로는, 비정질 실리콘막에 대하여, 파장 532nm의 광의 침투길이는 개략 100nm∼1000nm이며, 막두께 30nm∼200nm로 형성되는 비정질 반도체막(106)의 내부까지 충분히 도달할 수 있다. 즉, 반도체막의 내측으로부터 가열하는 것이 가능하여, 레이저광의 조사영역에서의 반도체막의 거의 전체를 균일하게 가열할 수 있다.
레이저광의 조사에 의해 용융한 반도체는, 표면장력이 작용하여 개구부(오목부)에 모인다. 그것에 의해 고체화한 상태에서는, 도 29에 나타낸 바와 같이 표면이 거의 평탄하게 된다. 더욱이, 결정의 성장단이나 결정립계 또는 서브결정립계는 제 2 절연막상(볼록부상)에 형성된다(도면에서 해칭으로 나타낸 영역(110)). 이렇게 해서 결정성 반도체막(107)이 형성된다.
그 후, 도 30에 나타낸 바와 같이, 결정성 반도체막(107)을 식각하여 섬 형상의 반도체영역(108, 109)을 형성한다. 이때, 성장단이나 결정립계 또는 서브결정립계가 집중하는 영역(110)을 식각 제거함으로써 양질인 반도체영역만 남길 수 있다. 그리고, 이 섬 형상의 반도체영역(108, 109)의, 특히 개구부(오목부)를 충전하는 결정성 반도체를 사용하여 채널형성영역이 위치하게 하도록 게이트 절연막 및 게이트전극을 형성한다. 이와 같은 각 단계를 거쳐 TFT를 완성시킬 수 있다.
도 2a∼2e는 본 발명자에 의한 실험결과로부터 얻어진 결정화의 지견을 개념도로서 나타낸 것이다. 도 2a∼2e는 제 1 절연막 및 제 2 절연막에 의해 형성되는 개구부(오목부)의 깊이 및 간격과 결정성장의 관계를 모식적으로 설명하고 있다.
또한, 도 2a∼2e에 나타낸 길이에 관한 부호에 관하여, t01은 제 2 절연막상(볼록부)의 비정질 반도체막의 두께, t02는 개구부(오목부)의 비정질 반도체막의 두께, t11은 제 2 절연막상(볼록부)의 결정성 반도체막의 두께, t12는 개구부(오목부)의 결정성 반도체막의 두께, d는 제 2 절연막의 두께(개구부의 깊이), W1은 제 2 절연막의 폭, W2는 개구부의 폭이다. 도면부호 201은 제 1 절연막, 202 는 제 2 절연막, 203은 제 3 절연막을 나타낸다.
도 2a는, d<t02, W1, W2가 1㎛와 동일한 정도이거나 그것보다 작은 경우이며, 개구부(홈)의 깊이가 비정질 반도체막(204)보다도 작은 경우에는, 용융결정화의 과정을 거쳐서도 개구부가 얕으므로 결정성 반도체막(205)의 표면이 충분히 평탄화되지 않는다. 즉, 결정성 반도체막(205)의 하지의 요철형상이 대부분 보존된 대로 남아 버린다.
도 2b는, d≥t02, W1, W2가 1㎛와 동일한 정도이거나 그것보다 작은 경우이며, 개구부(홈)의 깊이가 비정질 반도체막(203)과 거의 같거나 그것보다 큰 경우에는, 표면장력이 작용하여 개구부(오목부)에 모인다. 그것에 의해 고체화한 상태에서는, 도 2b에 나타낸 바와 같이 표면이 거의 평탄하게 된다. 이 경우, t11<t12가 되어, 제 2 절연막(202)상의 막두께가 얇은 부분(220)에 응력이 집중하여 여기에 왜곡이 축적되고, 결정립계가 형성되게 된다.
도 2c는, d>>t02, W1, W2가 1㎛와 동일한 정도이거나 그것보다 작은 경우이며, 이 경우는 결정성 반도체막(204)이 개구부를 충전하도록 형성되고, 제 2 절연막(203)상에는 거의 잔존하지 않도록 하는 것도 가능하다.
도 2d는, d≥t02, W1, W2가 1㎛와 동일한 정도이거나 약간 큰 경우이며, 개구부의 폭이 넓어지면 결정성 반도체막(205)이 개구부를 충전하여, 평탄화의 효과는 있지만, 개구부의 중앙부근에는 결정립계나 서브결정립계가 발생한다. 또한, 제 2 절연막 상에도 동일하게 응력이 집중하여 여기에 왜곡이 축적되고, 결정립계가 형성된다. 이것은, 간격이 넓어지는 것으로 응력완화의 효과가 감소하기 때문이라 추정하고 있다.
도 2e는, d≥t02, W1, W2가 1㎛보다도 큰 경우이며, 도 2d의 상태가 더 현저하다.
도 22로 나타낸 주사전자현미경(SEM)사진은 그 일례를 나타내고, 170nm의 단차를 설치하여, 1.8㎛의 볼록부의 폭과 간격을 설치한 하지절연막 상에 150nm의 비정질 실리콘막을 형성하여 결정화한 결과를 나타내고 있다. 결정성 반도체막의 표면은 결정립계를 현재화시키기 위해 세코액으로 식각해 놓는다. 도 21과 비교하여, 결정립계는, 단차형상의 볼록부도 아니며, 전체로 넓어지고 있는 것이 명백하다. 따라서, 이와 같은 구조에서는, 결정립계가 없는 결정성 반도체막을 선택적으로 추출할 수는 없다.
이상, 도 2a∼도 2e를 사용하여 설명한 바와 같이, 반도체소자를 형성하는 경우, 특히 TFT를 형성하는 경우에는, 도 2b의 형태가 가장 적합하다고 생각된다. 또한, 여기서는 결정성 반도체막을 형성하는 하지의 요철형상은, 제 1 절연막과 제 2 절연막으로 형성하는 일례를 나타냈지만, 여기서 나타낸 형태로 한정되지 않고 동일한 형상을 갖는 것이면 대체할 수 있다. 예를 들면, 석영기판의 표면을 식각처리하여 직접 개구부를 형성하고, 요철형상을 설치해도 된다.
도 13은, 결정화시에 적용할 수 있는 레이저 처리장치의 구성의 일례를 나타낸다. 도 13은 레이저 발진장치(401a, 401b), 셔터(402), 고변환 효율 미러(403∼406),원통렌즈(407, 408), 슬릿(409), 적재대(411), 적재대(411)를 X방향 및 Y방향으로 변위시키는 구동수단(412, 413), 해당 구동수단을 콘트롤하는 제 어수단(414), 미리 기억된 프로그램에 의거하여 레이저 발진장치(401)나 제어수단(414)에 신호를 보내는 정보처리수단(415) 등으로 이루어져 있는 레이저 처리장치의 구성을 정면도와 측면도로 나타낸 것이다.
레이저 발진장치는 직사각형 빔 고체 레이저 발진장치가 적용되고, 특히 바람직하게는, 슬래브 레이저 발진장치가 적용된다. 혹은, YAG, YVO4, YLF 또는 YAlO3 등의 결정에 Nd, Tm 또는 Ho를 도핑한 결정을 사용한 고체 레이저 발진장치에 슬래브구조 증폭기를 조합한 것이어도 된다. 슬래브 재료로서는, Nd:YAG, Nd:GGG(가돌리늄·갈륨·가닛), Nd:GsGG(가돌리늄·스칸듐·갈륨·가닛) 등의 결정이 사용된다. 그 외에도, 연속 발진 가능한 기체 레이저 발진장치, 고체 레이저 발진장치를 적용하는 것도 할 수 있다. 연속발진 고체 레이저 발진장치로서는 YAG, YVO4 또는 YLF, YAlO3 등의 결정에 Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm을 도핑한 결정을 사용한 레이저 발진장치를 적용한다. 발진파장의 기본파는 도핑하는 재료에 따라서도 다르지만, 1㎛에서 2㎛의 파장으로 발진한다. 5W 이상의 보다 높은 출력을 얻기 위해서는, 다이오드 여기의 고체 레이저 발진장치를 캐스케이드 접속해도 된다.
이와 같은 레이저 발진장치로부터 출력되는 원형 또는 직사각형의 레이저광은, 원통렌즈(407, 408)에 의해 조사면의 단면형상에 있어서 선형으로 집광된다. 또한, 조사면에서의 간섭을 방지하기 위해, 고변환 효율 미러를 적절히 조절하여 10∼80°의 각도를 갖고 경사 방향으로부터 입사하는 구성으로 되어 있다. 원통렌즈(407, 408)는 합성석영제조로 하면 높은 투과율를 얻을 수 있고, 렌즈의 표면에 시행되는 코팅은, 레이저광의 파장에 대한 투과율이 99% 이상을 실현하기 위해 적용된다. 물론, 조사면의 단면형상은 선형으로 한정되지 않고, 직사각형, 타원형 또는 긴 원형 등 임의의 형상으로 해도 상관없다. 어떻게 해서도 단축과 장축의 비가, 1:10∼1:100의 범위에 포함되는 것을 나타내고 있다. 또한, 파장변환소자(410)는 기본파에 대한 고조파를 얻기 위해 구비되어 있다.
또한, 적재대(411)를 구동수단(412, 413)에 의해 2축 방향으로 움직이는 것에 의해 기판(420)의 레이저처리를 가능하게 하고 있다. 한쪽 방향으로의 이동은 기판(420)의 한변의 길이보다도 긴 거리를 1∼200cm/sec, 바람직하게는 5∼75cm/sec의 등속도로 연속적으로 이동시키는 것이 가능하고, 다른쪽으로는 선형빔의 길이방향과 동일한 정도의 거리를 불연속으로 스텝 이동시키는 것이 가능하게 되어 있다. 레이저 발진장치(401a, 401b)의 발진과, 적재대(411)는, 마이크로 프로세서를 탑재한 정보처리수단(415)에 의해 동기하여 작동하게 되어 있다.
적재대(411)는 도면중에서 나타낸 X방향으로 직선운동을 함으로써, 고정된 광학계로부터 조사되는 레이저광으로 기판 전체면의 처리를 가능하게 하고 있다. 위치검출수단(416)은 기판(420)이 레이저광의 조사위치에 있는 것을 검출하여, 그 신호를 정보처리수단(415)에 전송하고, 정보처리수단(415)에 의해 레이저광의 조사타이밍을 동기시키고 있다. 요컨대, 기판(420)이 레이저광의 조사위치에 없을 때는, 셔터(402)를 닫아, 레이저광의 조사를 중지하고 있다.
이와 같은 구성의 레이저조사장치에 의해 기판(420)에 조사되는 레이저광은, 도면에 나타낸 X방향 또는 Y방향으로 서로 대향 이동시킴으로써 반도체막의 원하는 영역 또는 전체면을 처리할 수 있다.
이상과 같이, 하지 절연막에 요철형상을 형성하고, 비정질 반도체막에 연속발진 레이저광을 조사하여 결정화함으로써, 해당 요철형상에 결정화에 따른 왜곡 또는 응력을 집중시킬 수 있고, 활성층으로의 결정성 반도체 상에 왜곡 또는 응력을 제거한다. 이와 같은 결정성 반도체막에 채널형성영역이 배치되도록 TFT를 형성함으로써, 고속으로 전류구동능력을 향상시키는 것이 가능하게 되고, 소자의 신뢰성을 향상시키는 것도 가능하게 된다.
(실시예 1)
이하, 도 1a∼1e를 참조하여 본 발명의 실시예에 대하여 설명한다. 도 1a∼1e는 본 발명의 결정성 반도체막을 형성하는 공정을 설명한 종단면도이다.
도 1a에서, 질화실리콘, 질소함유량이 산소함유량보다도 큰 산질화실리콘, 질화알루미늄, 또는 산질화알루미늄으로 형성되는 제 1 절연막(201)은 30∼300nm의 두께로 형성한다. 그 위에 산화실리콘 또는 산질화실리콘로 10∼1000nm, 바람직하게는 50∼200nm의 두께로 소정의 형상으로 개구부가 형성된 제 2 절연막(202)을 형성한다. 소정의 형상이란 직사각형, 원형, 다각형, 띠형, 또는 제조하는 TFT의 섬 형상의 반도체막(활성층)의 형상에 일치하는 형상으로 해도 된다. 산화실리콘은 테트라에틸 오쏘 실리케이트(TEOS)와 O2를 혼합하여 플라즈마 CVD법으로 형성할 수 있다. 산질화실리콘막은 SiH4, N2O 또는 SiH4, NH3, N2O를 원료로서 사용하여 플라즈마 CVD법으로 형성할 수 있다.
제 1 절연막(201)과 제 2 절연막의 선택적인 가공은, 완충플루오르화수소산을 사용한 식각, 또는 CHF3을 사용한 건식식각에 의해 행한다. 어떻게 해서도, 식각가공에서의 선택비를 확보하기 위해, 제 2 절연막의 식각속도가 제 1 절연막의 그것보다 상대적으로 빠르게 되도록 재료 및 막형성 조건을 적절히 조정하는 것이 바람직하다. 그리고, 제 2 절연막으로 형성되는 개구부의 측면부의 각도는 5∼90도, 바람직하게는 30∼90도의 범위로 적절히 설정하면 된다.
기판으로서 사용하는 부재는 시판의 무알칼리 유리기판, 석영기판, 사파이어기판, 단결정 또는 다결정 반도체기판의 표면을 절연막으로 피복한 기판, 금속기판의 표면을 절연막으로 피복한 기판을 적용하는 것이 가능하다.
식각 후에 잔존하는 제 2 절연막(202)의 폭 W1로 한정하지 않고 0.1∼10㎛ 정도로 형성한다. 또한, 제 2 절연막(202)에 형성하는 개구부의 폭 W2는 0.01∼2㎛(바람직하게는 0.1∼1㎛)이며, 제 2 절연막의 두께 d는 0.01∼1㎛(바람직하게는 0.05∼0.2㎛)로 형성한다. 또한, 개구부의 길이(지면과 수직인 방향)는 특히 한정되지 않고, 직선적 또는 곡부를 가져 형성되어 있어도 되며, 예를 들면 TFT의 채널형성영역을 형성할 수 있는 정도의 길이가 있으면 된다.
도 1b에 나타낸 바와 같이, 이 제 1 절연막(201)과 제 2 절연막(202)으로 이루어지는 표면상 및 개구부를 덮는 비정질 반도체막(204)을 0.2∼3㎛(바람직하게는 0.5∼1.5㎛), 즉 제 2 절연막으로 형성되는 개구부의 깊이와 동일한 정도이거나 그 이상의 두께로 형성하는 것이 바람직하다. 비정질 반도체막은, 실리콘, 실리콘과 게르마늄의 화합물 또는 합금, 실리콘과 탄소의 화합물 또는 합금을 적용할 수 있다. 비정질 반도체막은 도시하는 바와 같이, 하지의 절연막상 및 개구부에 걸쳐 형성되어, 하지의 요철형상을 반영하여 퇴적한다. 또한, 제 1 절연막 및 제 2 절연막의 표면에 부착한 붕소 등의 화학오염의 영향을 배제하고, 게다가 질화실리콘과 비정질 반도체막이 직접 접하지 않도록, 비정질 반도체막의 하층측에 제 3 절연막(203)으로서 산질화실리콘막을 동일한 막형성장치내에서 대기에 접촉시키기 않고 연속적으로 막형성하면 된다.
그리고, 이 비정질 반도체막(204)을 순간적으로 용융시켜 결정화시킨다. 이 결정화는 레이저광 또는 램프광원으로부터의 방사광을 광학계로 반도체막이 용융하는 정도의 에너지밀도로 집광하여 조사한다. 이 공정에서는, 특히 연속발진 레이저 발진장치를 광원으로 하는 레이저광을 적용하는 것이 바람직하다. 적용되는 레이저광은 광학계로 선형으로 집광 및 길이방향으로 확장된 것으로, 그 강도분포가 길이방향에 있어서 균일한 영역을 가지며, 넓이방향으로 분포를 갖게 해 놓는 것이 바람직하다.
레이저 발진장치는, 직사각형 빔 고체 레이저 발진장치가 적용되고, 특히 바람직하게는, 슬래브 레이저 발진장치가 적용된다. 슬래브 재료로서는, Nd:YAG, Nd:GGG(가돌리늄·갈륨·가닛) 또는 Nd:GsGG(가돌리늄·스칸듐·갈륨·가닛) 등의 결정이 사용된다. 슬래브 레이저로는, 이 판형의 레이저 매질의 안을, 전반사를 반복하면서 지그재그 광로로 진행한다. 혹은, Nd, Tm 또는 Ho를 도핑한 로드를 사용한 고체 레이저 발진장치로, 특히 YAG, YVO4, YLF 또는YAlO3 등의 결정에 Nd, Tm 또 는 Ho를 도핑한 결정을 사용한 고체 레이저 발진장치에 슬래브구조 증폭기를 조합한 것이어도 된다. 그리고, 도면에서, 화살표로 나타낸 바와 같이, 선형의 길이방향에 대하여 교차하는 방향으로 주사한다. 또한, 여기서 말하는 선형이란, 넓이방향의 길이에 비해, 길이방향의 길이의 비가 1:10 이상인 것을 말한다.
또한, 연속발진 레이저광의 파장은, 비정질 반도체막의 광흡수계수를 고려하여 400∼700nm인 것이 바람직하다. 이러한 파장대의 광은, 파장변환소자를 사용하여 기본파의 제 2 고조파, 제 3 고조파를 추출하는 것으로 얻을 수 있다. 파장변환소자로서는, ADP(인산 2수소화 암모늄), Ba2NaNb5015(니오브산바륨 나트륨), CdSe(세렌카드뮴), KDP(인산 2수소칼륨), LiNbO3(니오브산 리튬), Se, Te, LBO, BBO, KB5 등이 적용된다. 특히, LBO를 사용하는 것이 바람직하다. 대표적인 일예는, Nd:YVO4 레이저 발진장치(기본파 1064nm)의 제 2 고조파(532nm)를 사용한다. 또한, 레이저의 발진모드는 TEMoo모드인 단일모드를 적용한다.
가장 적합한 재료로서 선택되는 실리콘의 경우, 흡수계수가 103∼104cm-1인 영역은 거의 가시광역에 있다. 유리 등 가시광 투과율이 높은 기판과, 실리콘에 의해 30∼200nm의 두께를 가지고 형성되는 비정질 반도체막을 결정화하는 경우, 파장 400∼700nm의 가시광역의 빛을 조사함으로써, 해당 반도체영역을 선택적으로 가열하여, 하지절연막에 손상을 주지 않고 결정화를 행할 수 있다. 구체적으로는, 비정질 실리콘막에 대하여, 파장 532nm의 광의 침투길이는 약 100nm∼1000nm이며, 막두 께 30nm∼200nm로 형성되는 비정질 반도체막(204)의 내부까지 충분히 도달할 수 있다. 즉, 반도체막의 내측으로부터 가열하는 것이 가능하여, 레이저광의 조사영역에서의 반도체막의 거의 전체를 균일하게 가열할 수 있다.
레이저광의 조사에 의해 순간적으로 용융한 반도체는, 표면장력이 작용하여 개구부(오목부)에 모인다. 그것에 의해 고체화하여 형성되는 결정성 반도체막(205)은, 도 1c에 나타낸 바와 같이 표면이 거의 평탄하게 된다. 결정의 성장단이나 결정립계는 제 2 절연막상(볼록부상)에 형성된다(도 1c로 나타낸 영역(220)).
그 후, 바람직하게는 도 1d에 나타낸 바와 같이 500∼600℃의 가열처리를 행하고, 결정성 반도체막에 축적된 왜곡을 제거하면 된다. 이 왜곡은, 결정화에 의해 발생하는 반도체의 체적수축, 하지와의 열응력이나 격자부정합 등에 의해 발생하는 것이다. 이 가열처리는, 예를 들면, 가스가열방식의 급속 열 어닐링(RTA)법을 사용하여 1∼10분의 처리를 행하면 된다. 또한, 이 공정은 본 발명에서 필수적인 요건이 아니라, 적절히 선택하여 행하면 되는 것이다.
도 1e로 나타낸 바와 같이, 결정성 반도체막(205)의 표면을 식각하여 개구부(오목부)에 매립되어 있는 결정성 반도체막(206)을 선택적으로 추출한다. 이것은, 제 2 절연막(202)상에 잔존하여 결정립계, 결정결함을 포함하는 결정성 반도체막을 제거하고, 개구부(오목부)에 있는 양질인 결정만을 남기는 것을 목적으로 하고 있다. 결정성 반도체막(206)은, 복수의 결정방위를 가지며, 결정립계가 형성되어 있지 않다는 특징을 가지고 있다.
특히, 개구부(오목부)를 충전하는 결정성 반도체를 사용하여 채널형성영역이 위치하도록 게이트 절연막 및 게이트전극을 형성하면 TFT를 완성시킬 수 있다. 이때, TFT의 채널길이방향과 평행한 방향으로 개구부를 형성하고, 또한 레이저광을 그 방향으로 주사함으로써, 결정성장을 그 방향으로 행할 수 있고, 특정한 결정방위를 우선적으로 결정성장시킬 수 있다. 이에 대해 도 2a∼2e에서 상세하게 도시되어 있고, 가장 좋은 형태는 W1과 W2가 각각 1㎛이하이고, 각 개구부(홈)의 깊이가 거의 상기 비정질 반도체막(203)의 두께와 이상인 것을 나타내고 있다.
도 21에 나타낸 주사전자현미경(SEM) 사진은 그 일례를 나타내고, 170nm의 단차를 설치하여, 0.5㎛의 볼록부의 폭과 간격을 설치한 하지절연막 상에 150nm의 비정질 실리콘막을 형성하여 결정화한 결과를 나타내고 있다. 결정성 반도체막의 표면은 결정립계를 현재화시키기 위해 세코액으로 식각해 놓는다. 또한, HF:H2O=2:1에 첨가제로서 K2Cr2O7을 사용하여 조합한 약액이다. 이 사진으로부터, 결정립계는, 단차형상의 볼록부에 집중하고 있는 것을 알 수 있다.
도 23은 개구부(오목부)에 형성되는 결정성 반도체막의 배향성을 반사전자 회절패턴(EBSP:Electron BackScatter diffraction Pattern)에 의해 구한 결과를 나타내고 있다. EBSP는 주사형 전자현미경(SEM:Scanning Electron Microscopy)에 전용 검출기를 설치하고, 전자빔을 결정면에 조사하여 그 기쿠치(Kikuchi)선으로부터의 결정방위성을 컴퓨터로 화상인식시킴으로써, 그 마이크로 결정성을 표면배향뿐만 아니라, 결정의 전체 방향에 관하여 측정하는 것이다(이하, 이 방법을 편의상 EBSP법이라 부름).
도 23의 데이터는, 개구부(오목부)에서는 선형으로 집광된 레이저광의 주사방향과 평행한 방향으로 결정이 성장하고 있는 것을 나타내고 있다. 성장의 면방위는 <110>방위가 우세하지만, <100>방위의 성장도 존재하고 있다.
상술한 것처럼, 비정질 반도체막 아래에 개구부(또는 단차를 포함)를 형성하고, 연속파 레이저 광의 조사에 의해 그 비정질 반도체막을 결정화함으로써, 상기 개구부 이외의 영역에 결정화 집중을 수반하는 왜곡 또는 응력이 생긴다. 이것은, 결정립계 등을 갖는 결정성이 부족한 영역을 선택적으로 형성하는 것이 가능하게 한다. 즉, 개구부내의 결정성 반도체막만이 잔존하고, 이 결정성 반도체막은 결정립계를 형성하지 않고 채널길이방향에 평행한 방향으로 연장하는 적어도 2개의 방위와 적어도 2개의 결정립을 갖는다.
이와 같은 결정성 반도체막에 채널형성영역이 배치되도록 TFT를 형성함으로써, 고속으로 전류구동능력을 향상시키는 것이 가능하게 되고, 소자의 신뢰성을 향상시키는 것도 가능하게 된다.
(실시예 2)
본 발명의 결정성 반도체막의 형성에 있어서, 실시예 1에서 나타낸 바와 같이 비정질 반도체막에 레이저광을 조사하여 결정화시켜도 되지만, 결정화한 후 더 레이저광을 조사하여 용융시켜, 재결정화해도 된다.
도 3a∼3e는 그 일례를 나타내고, 우선, 실시예 1과 동일하게 하여 제 1 절연막(201), 제 2 절연막(202), 산질화실리콘막(203), 비정질 반도체막(204)을 형성 한다. 비정질 반도체막(204)에는, 실리콘의 결정화 온도를 저온화시켜 배향성을 향상시키는 등, 결정화를 촉진하는 촉매작용이 있는 금속원소로서 Ni를 첨가한다. Ni의 첨가법에 한정은 없고, 스핀도포법, 증착법, 스퍼터링법 등을 적용할 수 있다. 스핀도포법에 의한 경우에는 아세트산 니켈염이 5∼10ppm의 수용액을 도포하여 금속원소함유층(210)을 형성한다. 물론, 촉매원소는 Ni로 한정되는 것은 아니며, 다른 공지의 재료를 사용해도 된다.
이어서, 도 3b에 나타낸 바와 같이 550∼580℃, 4∼8시간의 가열처리에 의해 비정질 반도체막(204)을 결정화시켜 결정성 반도체막(211)을 형성한다. 이 결정성 실리콘막(511)은 원통형 또는 침형의 결정이 집합하여 이루어지며, 그 각각의 결정은 거시적으로는 어떤 특정한 방향성을 갖고 성장하고 있으므로, 결정성이 가지런하게 되어 있다. 또한, 특정방위의 배향율이 높다는 특징이 있다.
도 3c에 나타낸 바와 같이, 가열처리에 의해 결정화한 결정성 반도체막에 대하여, 연속발진 레이저광 또는 그것과 동등한 강광을 조사하여 용융시켜 재결정화한다. 이렇게 해서, 표면이 거의 평탄화된 결정성 반도체막(212)을 얻을 수 있다. 이 결정성 반도체막(212)도 마찬가지로 결정의 성장단이나 결정립계는 제 2 절연막상(볼록부상)에 형성되어 있다. 또한, 결정성 반도체막(211)에서 잔존하는 비정질영역도 이 처리에 의해 결정화시킬 수 있다. 레이저광을 조사하는 대상으로서 결정성 반도체막을 사용하는 이점은, 반도체막의 광흡수 계수의 변동율에 있어서, 결정화한 반도체막에 레이저광을 조사하여 용융시켰다 해도 광흡수 계수는 거의 변동하지 않는다. 따라서, 레이저 조사조건의 마진을 넓게 잡을 수 있다.
그 후, 결정성 반도체막(212)에 잔존하는 금속원소를 제거하는 게터링처리를 행하는 것이 바람직하다. 결정성 반도체막(212)에 접하여 얇은 산화실리콘 등으로 형성되는 장벽막(213)을 형성하고, 희가스원소를 1×1020/cm3 이상의 농도로 함유하는 비정질 실리콘막(214)을 게터링 사이트로서 형성한다. 가열처리는 500∼700℃로써 행하면 된다. 이 기술의 상세내용에 대해서는, 일본특원 2001-019367호 출원(또는 특원 2002-020801호 출원)을 참조했다. 또한, 이 게터링처리에 따른 가열처리는, 결정성 반도체막(212)의 왜곡을 완화한다는 효과도 함께 가지고 있다.
그 후, 도 3e에 나타낸 바와 같이, 비정질 실리콘막(214), 장벽막(213)을 제거하여, 실시예 1과 동일하게, 결정성 반도체막(212)의 표면을 식각하여 개구부(오목부)에 매립되어 있는 결정성 반도체막(215)을 선택적으로 추출한다. 이렇게 해서, 복수의 결정방위를 가지며, 결정립계가 형성되어 있지 않은 결정성 반도체막(215)을 얻을 수 있다. 이와 같은 2단계의 결정화처리는, 실시예 1과 비교하여 비교적 왜곡이 적은 결정성 반도체막을 형성하는 것을 가능하게 한다.
(실시예 3)
다음에, 본 실시예에서 개구부를 갖는 하지절연막 상에 결정성 실리콘막을 형성하여, 그 개구부에 충전된 충전영역에 채널형성영역이 배치되는 TFT를 제조하는 일 형태를 도 4a 내지 도 10f를 참조하여 설명한다. 또한, 도 4a는 평면도, 도 4b 및 그 다음의 도면은 도 4a의 각 부위의 종단면도를 나타낸다. 마찬가지로, 도 5a, 6a, 7a, 8a, 9a 및 10a는 평면도이고, 나머지는 종단면도이다.
도 4a∼4e에서, 유리기판(301)상에 30∼300nm의 질화실리콘막 또는 산질화 알루미늄막으로 이루어지는 제 1 절연막(302)을 형성한다. 그 위에 산화실리콘막 또는 산질화실리콘막을 형성하고, 사진식각에 의해 직사각형의 패턴을 갖는 제 2 절연막(303)을 형성한다. 산화실리콘막은 플라즈마 CVD법으로 TEOS와 O2를 혼합하여, 반응압력 40Pa, 기판온도 400℃로 하고, 고주파(13.56MHz)전력밀도 0.6W/cm2로 방전시켜 1000nm의 두께로 퇴적하며, 그 후 식각에 의해 개구부(304)를 형성한다. 이 경우, 개구부의 깊이는 제 2 절연막이 두께와 거의 동일한 두께로 형성되며 0.01∼1㎛, 바람직하게는 0.05∼0.2㎛를 가지고 있다.
그리고, 도 5a∼5e에 나타낸 바와 같이 제 1 절연막(302) 및 제 2 절연막(303)상에 산화막 또는 산질화실리콘막으로 이루어지는 제 3 절연막(305)과 비정질 반도체막(306)을 동일한 플라즈마 CVD장치를 사용하여 대기에 접촉하지 않고 연속적으로 형성한다. 비정질 반도체막(306)은 실리콘을 주성분으로 포함하는 반도체막으로 형성하고, 플라즈마 CVD법으로 SiH4를 원료기체로서 사용하여 형성한다. 이 단계에서는, 도시하는 바와 같이 개구부(304)의 바닥면 및 측면을 피복하여 평탄하지 않은 표면형상이 형성된다.
그리고, 도 6a∼6e에 나타낸 바와 같이 연속발진 레이저광을 조사하여 결정화시킨다. 결정화의 조건은, 연속발진모드의 YVO4 레이저 발진기를 사용하고, 그 제 2 고조파(파장 532nm)의 출력 2∼10W를, 광학계로 넓이방향에 대한 길이방향의 비가 10 이상인 선형레이저광으로 집광하며, 또한 길이방향으로 균일한 에너지 밀도 분포를 가지도록 집광하여, 10∼200cm/sec의 속도로 주사하여 결정화시킨다. 균일한 에너지 밀도분포란, 완전히 일정한 것 이외를 배제하는 것은 아니며, 에너지 밀도분포에 있어서 허용되는 범위는 ±10%이다. 이와 같은 레이저광의 조사는, 도 13에 나타낸 구성의 레이저 처리장치를 적용할 수 있다.
선형으로 집광된 레이저광(360)의 주사방향과 개구부의 배치와의 관계는 도 14a∼14e에 나타나 있다. 선형으로 집광된 레이저광(360)의 강도분포는 그 강도분포가 길이방향에 있어서 균일한 영역을 가지고 있는 것이 바람직하다. 이것은 가열되는 반도체의 온도가 조사영역의 온도를 일정하게 하는 것이 목적이다. 선형으로 집광된 레이저광의 길이방향(주사방향과 교차하는 방향)으로 온도분포가 생기면, 결정의 성장방향을 레이저광의 주사방향으로 한정할 수 없기 때문이다. 개구부(304)의 배열은 도시한 바와 같이 선형으로 집광된 레이저광(360)의 주사방향과 일치시켜 배열시켜 놓은 것으로, 결정의 성장방향과, 모든 TFT의 채널길이방향을 일치시킬 수 있다. 이에 따라 TFT 소자간의 특성격차를 작게 할 수 있다.
이 조건으로 레이저광을 조사함으로써, 비정질 반도체막은 순간적으로 용융하여 결정화시킨다. 실질적으로는 용융대가 이동하면서 결정화가 진행한다. 용융한 실리콘은 표면장력이 작용하여 개구부(오목부)에 응집하여 고체화한다. 이것에 의해, 도 6a∼6e에 나타낸 바와 같이 개구부(304)를 충전하는 형태로 표면이 평탄한 결정성 반도체막(307)이 형성된다.
그 후, 도 7a∼7e에 나타낸 바와 같이, 적어도 개구부(304)에 결정성 반도체막(307)이 잔존하도록 식각처리를 행한다. 이 식각처리에 의해, 제 2 절연막(303) 상에 있는 결정성 반도체막은 제거되고, 개구부의 형상에 맞추어 결정성 반도체막으로 이루어지는 섬 형상의 반도체막(308)을 얻을 수 있다. 결정성 반도체막은, 불소계의 가스와 산소를 식각가스로서 사용함으로써, 하지 산화막과 선택성을 갖고 식각할 수 있다. 예를 들면, 식각가스로서, CF4와 O2의 혼합가스가 적용된다. 이 섬 형상의 반도체막(308)은, 실시예 1에서 도시한 바와 같이, 복수의 결정방위를 가지며, 결정립계가 형성되어 있지 않다는 특징을 가지고 있다. 또한, 화학적 기계연마(CMP)에 의해 상면부를 식각해도 된다. 섬 형상의 반도체막(308)의 두께는 0.01∼1㎛, 바람직하게는 0.05∼0.2㎛이다.
또한, 도 7a∼7e는, 이 섬 형상의 반도체막(308)의 형상, 즉, 제 1 절연막 및 제 2절연막에 의해 형성되는 개구부(304)의 형상을 한정적으로 나타낸 것은 아니며, 실시예 1에서 기술한 바와 같이, 소정의 디자인 규칙에 따른 범위내에서, 특별히 한정되는 것이 아니다. 예를 들면, 도 7a∼7e의 섬 형상의 반도체막의 형상은, 복수개의 직사각형의 결정성 반도체막이 한 쌍의 직사각형의 결정성 반도체막과 연접한 형태를 가지고 있고, 후술하는 바와 같이, 복수개의 직사각형의 결정성 반도체막에 TFT의 채널형성영역이 배치되는 형태로 되어 있다.
도 8a∼8f는, 섬 형상의 반도체막(308)의 상면 및 측면을 덮은 게이트 절연막으로서 사용하는 제 4 절연막(310), 게이트전극으로서 사용하는 도전막(311)을 형성한다. 제 4 절연막(310)은, 30∼200nm의 산화실리콘막 또는 산질화실리콘막을 형성한다. 또한, 도전막(311)은 텅스텐 또는 텅스텐을 함유하는 합금 등으로 형성한다.
도 9a∼9f에는, 섬 형상의 반도체막(308)에 일도전형의 불순물영역(313)을 형성하는 단계를 나타내고 있다. 이 불순물영역(313)은, 게이트전극으로서 사용하는 도전막(311)을 마스크로 하여, 자기 정합적으로 형성해도 되며, 포토레지스트 등으로 마스킹하여 형성해도 된다. 불순물영역(313)은 소스 및 드레인영역을 형성하여, 필요에 따라 저농도 드레인영역을 적절히 형성할 수도 있다.
이 불순물영역(313)은, 불순물이온을 전계로 가속하여 반도체막에 주입하는 이온주입법 또는 이온도핑법 등이 적용된다. 이 경우에, 주입하는 이온 종류의 질량분리의 유무는 본 발명을 적용하는 데에 있어서 본질적인 문제는 되지 않는다.
그리고, 도 10a∼10f에 나타낸 바와 같이, 50∼100nm 정도의 수소를 함유하는 질화실리콘막 또는 산질화실리콘막에 의한 제 5 절연막(314)을 형성한다. 이 상태에서 400∼450℃로 열처리를 함으로써, 질화실리콘막 또는 산질화실리콘막이 함유하는 수소가 방출되어 섬 형상의 반도체막에 대한 수소화를 행할 수 있다. 산화실리콘막 등으로 형성하는 제 6 절연막을 형성하여, 소스 및 드레인영역을 형성하는 불순물영역(313)과 접촉하는 배선(316)을 형성한다.
이렇게 해서 TFT를 제조할 수 있다. 도 4a∼도 10f를 참조하여 설명한 TFT의 구성은, 복수의 채널형성영역이 병렬로 배치되고, 한 쌍의 불순물영역과 연접하여 설치된 멀티채널형의 TFT를 나타내고 있다. 이 구성에서, 병렬로 배치하는 채널형성영역의 수에 한정은 없으며, 필요에 따라 복수개 배치하면 된다. 이 채널형성영역은, 복수의 결정방위를 가지며, 결정립계가 형성되지 않고, 채널길이방향과 평행한 방향으로 연장하는 복수의 결정립이 집합한 결정성 반도체막으로 형성되어 있 다.
(실시예 4)
도 11a∼11c는 저농도 드레인(LDD) 구조를 가진 n채널형 멀티채널 TFT와, p채널형 멀티채널 TFT로 CMOS 구조의 기본회로인 인버터 회로를 구성하는 일례를 나타내고 있다. 도 11a∼11c에서, 제 2 절연막(320), 개구부(321), 섬 형상의 반도체막(322, 323)은 실시예 3과 동일하게 하여 형성된다.
도 11a는 평면도를 나타내고, 섬 형상의 반도체막(322)에는 소스 및 드레인영역을 형성하는 제 1 n형 불순물영역(333)이 형성되고, 섬 형상의 반도체막(323)에는 소스 및 드레인영역을 형성하는 제 1 p형 불순물영역(334)이 형성되며, 그밖에 게이트전극을 형성하는 도전층(330), 소스 및 드레인배선(337∼339)이 형성되어 있다. 섬 형상의 반도체막(323)의 두께는 0.01∼1㎛, 바람직하게는 0.05∼0.2㎛이다.
도 11b 및 도 11c는 G-G'선 및 H-H'선에 대응한 종단면도를 나타내고, n채널형의 TFT에는 제 1 n형 불순물영역(333)에 인접하여 LDD영역을 형성하는 제 2 n형 불순물영역이 형성되어 있다. 게이트전극(330)은 2층 구조이고, 제 1 n형 불순물영역(322), 제 2 n형 불순물영역 및 제 1 p형 불순물영역은 자기정합적으로 형성할 수 있다. 도면부호 331은 채널형성영역이다. 이와 같은 게이트전극과 불순물영역 및 그 제조방법의 상세 내용에 대해서는, 일본특원 2002-14337호 출원 또는 일본특원 2001-011085호 출원을 참조했다.
도 11a∼11c에 나타낸 제 5 절연막(314) 및 제 6 절연막(315)은 실시예 3과 동일한 것이 적용되므로 여기서는 설명을 생략한다.
(실시예 5)
실시예 3에서 나타낸 멀티채널 TFT에서, 게이트전극의 구성이 다른 일례를 도 12a∼12f에 의해 나타낸다. 또한, 게이트전극 및 LDD영역의 구성 이외는, 실시예 3과 동일하며, 공통의 부호를 사용하여 나타내고, 상세한 설명은 생략한다.
도 12a∼12f에 나타낸 TFT의 구조는, 게이트전극을 질화티타늄 또는 질화탄탈 등 질화물 금속(350a)과 텅스텐 또는 텅스텐 합금 등 고융점 금속(351b)에서 형성하는 일예이며, 게이트전극(350b)의 측면에 스페이서(351)가 설치되어 있다. 스페이서(351)는 산화실리콘 등의 절연체로 형성해도 되며, 도전성을 갖게 하기 위해 n형 다결정실리콘으로 형성해도 되며, 이방성 건식식각에 의해 형성한다. LDD영역(352)은 이 스페이서를 형성하기 전에 형성함으로써, 게이트전극(350b)에 대하여 자기정합적으로 형성할 수 있다. 스페이서를 도전성 재료로 형성한 경우에는, LDD영역이 실질적으로 게이트전극과 중첩하는 게이트 오버랩 LDD(Gate-Overlapped LDD)구조로 할 수 있다.
이와 같은, 스페이서를 설치하여 자기 정합적으로 LDD영역을 형성하는 구조는, 특히 디자인룰을 미세화하는 경우에 있어서 유효하다. 또한, 여기서는 단극성의 TFT구조를 나타냈지만, 실시예 4와 동일하게 CMOS구조를 형성할 수도 있다.
(실시예 6)
본 실시예는, 충전영역에 채널형성영역이 배치되는 TFT를 제조하는 일례를 나타낸다. 이 충전영역은, 결정성 실리콘막 아래에 형성된 하지절연막의 개구부를 충전하는 결정성 실리콘막의 영역이다.
도 31a∼31c에서, 유리기판(601)상에 100nm의 질산화실리콘막으로 이루어지는 제 1 절연막(602)을 형성한다. 그 위에 산화실리콘막을 형성하고, 사진식각에 의해 직사각형의 패턴을 갖는 제 2 절연막(603)을 형성한다. 산화실리콘막은 플라즈마 CVD법으로 TEOS와 O2를 혼합하여, 반응압력 40Pa, 기판온도 400℃로 하고, 고주파(13.56MHz) 전력밀도 0.6W/cm2로 방전시켜 150nm의 두께에 퇴적하며, 그 후 식각에 의해 개구부(604a, 604b)를 형성한다.
또한, 도 31a는 평면도, 도 31b는 A-A'선에 대응하는 종단면도, 도 31c는 B-B'선에 대응하는 종단면도를 나타낸다. 이후, 도 32a∼도 36c는 동일하게 취급한다.
그리고, 도 32a∼32c에 나타낸 바와 같이, 제 1 절연막(602) 및 제 2 절연막(603)을 덮는 비정질 실리콘막(605)을 150nm의 두께로 형성한다. 비정질 실리콘막(605)은 플라즈마 CVD법으로 SiH4를 원료기체로서 사용하여 형성한다.
그리고, 도 33a∼33c에 나타낸 바와 같이, 연속발진 레이저광을 조사하여 결정화시킨다. 결정화의 조건은, 연속발진모드의 YVO4 레이저 발진기를 사용하고, 그 제 2 고조파(파장 532nm)의 출력 5.5W를 길이방향으로 400㎛, 넓이방향으로 50∼100㎛에 광학계에 의해 길이방향으로 균일한 에너지 밀도분포를 가지도록 집광하여, 50cm/sec의 속도로 주사하여 결정화시킨다. 균일한 에너지 밀도분포란, 완전히 일정한 것 이외를 배제하는 것은 아니며, 에너지밀도 분포에 있어서 허용되는 범위는 ±5%이다. 이와 같은 레이저광의 조사는, 도 13에 나타낸 구성의 레이저 처리장치를 적용할 수 있다. 광학계에 의해 집광한 레이저광은, 그 강도분포가 길이방향에 있어서 균일한 영역을 가지고, 넓이방향으로 분포를 가지고 있어도 된다. 결정화는 이 강도분포가 길이방향에 있어서 균일한 영역에서 이루어지도록 하여, 이에 따라 레이저광의 주사방향과 평행한 방향으로 결정성장하는 효력을 높일 수 있다.
이 조건으로 레이저광을 조사함으로써, 비정질 실리콘막은 순간적으로 용융하여 용융대가 이동하면서 결정화가 진행한다. 용융한 실리콘은 표면장력이 작용하여 개구부(오목부)에 응집하여 고체화한다. 이에 따라, 개구부(604a, 604b)를 충전하는 형태로 결정성 반도체막(606)이 형성된다.
그 후, 도 34a∼34c에 나타낸 바와 같이, 적어도 개구부(604a, 604b)에 결정성 반도체막이 잔존하도록 마스크 패턴을 형성하여 식각처리를 시행하고, 채널형성영역을 포함하는 섬 형상의 반도체영역(607, 608)을 형성한다.
도 35a∼35c는, 반도체영역(607, 608)의 상층측에 게이트 절연막(609) 및 게이트전극(610, 611)이 형성된 상태를 나타내고 있다. 게이트 절연막은, 80nm두께의 산화실리콘막을 플라즈마 CVD법으로 형성하면 된다. 게이트전극(610, 611)은, 텅스텐 또는 텅스텐을 함유하는 합금으로 형성한다. 이와 같은 구조로 함으로써, 개구 부(604a, 604b)를 충전하는 섬 형상의 반도체영역에 채널형성영역을 설치할 수 있다.
이후, 소스 및 드레인영역, 저농도 드레인영역 등을 적절히 형성하면 TFT를 완성시킬 수 있다.
(실시예 7)
실시예 6과 동일한 공정으로 형성되는 것이지만, 도 36a∼36c에 나타낸 바와 같이, 제 2 절연막(603)에 형성하는 개구부(604c)의 형상을, 가늘고 긴 직사각형의 영역과 그것과 연접하는 영역으로 형성하고, 그 개구부(604c)에 맞추어 결정성 실리콘막으로 이루어지는 섬 형상의 반도체영역(620)을 형성하며, 게이트 절연막(621), 게이트전극(622)을 형성함으로써, 싱글 게이트/멀티채널형의 TFT를 형성할 수 있다.
(실시예 8)
실시예 7에서, 제 2 절연막을 비정질 반도체막의 두께보다도 두껍게 형성하고, 예를 들면 350nm로 형성함으로써, 결정성 반도체막으로 형성되는 섬 형상의 반도체영역(620)을 개구부(604d)에 완전히 매립할 수 있다. 그리고, 실시예7과 마찬가지로, 게이트 절연막(621) 및 게이트전극(622)을 동일하게 형성하면 싱글게이트/멀티채널형의 TFT를 형성할 수 있다.
(실시예 9)
도 38a∼38d는 싱글 게이트/멀티채널형의 TFT의 다른 일례를 나타내고 있다. 기판(601)상에 제 1 절연막(602), 제 2 절연막(603), 섬 형상의 반도체영역(630), 게이트 절연막(631), 게이트전극(632)은 실시예 1 내지 3과 동일하게 형성하는 것이다. 도 38a∼38d에서 다른 부분은, 제 2 절연막(603)으로 형성되는 개구부(604e)의 그 외에, 섬 형상의 반도체영역(630)이 형성된 후에, 채널형성영역이 형성되는 해당 반도체영역의 주변의 제 2 절연막을 제거하여 제 2 개구부(625)를 형성하고 있는 점에 있다.
채널형성영역 부근의 형태를 도 38d에 확대도면으로서 나타내지만, 섬 형상의 반도체영역(630)의 측면 및 상면에 접하여 게이트 절연막(631)이 형성되고, 그것을 덮는 형태로 게이트전극(632)이 형성되게 되며, 이 경우 채널형성영역은 반도체영역(630)의 상부(634)와 측면부(635)의 양쪽에 형성되게 된다. 이것에 의해 공핍화 영역을 늘릴 수 있고, TFT의 전류구동능력을 향상시킬 수 있다.
(실시예 10)
본 발명은 여러 가지 반도체장치에 적용할 수 있는 것으로, 실시예 1 내지 5에 의거하여 제조된 표시패널의 형태를 설명한다.
도 15는 기판(900)에는 화소부(902), 게이트 신호측 구동회로(901a, 901b), 데이터 신호측 구동회로(901c), 입출력 단자부(908), 배선 또는 배선군(917)이 구비되어 있다. 실(seal) 패턴(940)은 게이트 신호측 구동회로(901a, 901b), 데이터 신호측 구동회로(901c) 및 해당 구동회로부와 입력단자를 접속하는 배선 또는 배선군(917)과 일부가 겹쳐져 있어도 된다. 이와 같이 하면, 표시패널의 프레임 영역(화소부의 주변영역)의 면적을 축소시킬 수 있다. 외부입력 단자부에는, FPC(936)이 고착되어 있다.
또한, 본 발명의 TFT를 사용하여 마이크로프로세서, 메모리, 또는 미디어 프로세서/DSP(Digital Signal Processor) 등이 형성된 칩이 실장되어 있어도 된다. 이들 기능회로는, 화소부(902), 게이트 신호측 구동회로(901a, 901b), 데이터 신호측 구동회로(901c)와는 다른 디자인 규칙으로 형성되는 것이며, 구체적으로는 1㎛ 이하의 디자인 규칙이 적용된다. 실장 방법에 한정은 없고 COG방식 등이 적용되어 있다.
예를 들면, 실시예 3 내지 5에서 나타낸 TFT는, 화소부(902)의 스위칭소자로서, 또한 게이트 신호측 구동회로(901a, 901b), 데이터 신호측 구동회로(901c)를 구성하는 능동소자로서 적용할 수 있다.
도 19는 화소부(902)의 일화소의 구성을 나타낸 일예로, TFT(801∼803)가 구비되어 있다. 이것들은, 화소에 구비하는 발광소자나 액정소자를 제어하는 각각 스위칭용, 리셋트용, 구동용의 TFT이다. 이것들의 TFT의 제조공정은 도 16 내지 도 19에 의해 도시되어 있다. 또한, 공정의 상세한 것은 실시예 3과 동일하여 상세한 설명은 생략한다.
도 16은 제 2 절연막(503)과, 그것에 개구부(504, 505)를 형성한 단계를 나타내고 있다. 도 17에서는, 개구부(504, 505)를 형성한 후, 비정질 반도체막(506) 을 퇴적하고, 그것에 선형으로 집광된 레이저광(507)을 조사하여 결정성 반도체막(508)을 형성하는 단계를 나타내고 있다.
도 18은 제 2 절연막(503)상에 있는 결정성 반도체막을 식각에 의해 선택적으로 제거하여, 개구부를 충전하는 형태로 결정성 반도체막으로 되는 섬 형상의 반도체막(509, 510)이 형성된 상태를 나타내고 있다.
또한, 게이트 절연막(도시하지 않음) 및 게이트전극(또는 게이트배선)(514∼516)을 형성한다. 개구부(511∼513)는 섬 형상의 반도체막(509, 510)이 게이트전극(또는 게이트배선)(514∼516)과 교차하는 위치에 맞추어 형성되는 것이다. 이것에 의해, 실시예 3과 동일한 게이트구조를 얻을 수 있다. 그 후, n형 또는 p형의 불순물영역을 형성하고, 절연막을 통해 전원선(819), 기타 각종 배선(820, 821) 및 화소전극(517)을 형성함으로써, 도 19에 나타낸 화소구조를 얻을 수 있다.
도 20a는 도 19에서의 A-A'선에 대응하는 종단면도를 나타내고 있다. 또한 도 20b에 나타낸 바와 같이 화소전극(517)을 사용하여 유기발광소자를 형성할 수 있다.
도 20b는 유기발광소자(33)로부터의 발광이 기판측과는 반대측에 방사하는 형태(위쪽 방사형)를 나타내고 있다. 배선(520)과 접속하는 유기발광소자(33)의 한쪽의 전극인 음극을 화소전극(517)으로 형성한다. 유기화합물층(27)은 음극측으로부터 전자주입 수송층, 발광층, 정공주입 수송층의 순으로 형성한다. 그 상층측에 형성되는 양극(29)과의 사이에는 얇은 투광성의 금속층(28)이 설치된다. 양극(29) 은 산화인듐주석(ITO), 산화아연(ZnO), 산화인듐아연(IZO) 등의 투광성 도전막을 저항가열 증착법으로 형성한다. 이 금속층(28)은 양극(29)을 형성하는데 있어서, 유기화합물층(27)에 손상 및 소자특성이 악화되는 것을 방지하고 있다. 그 후, 보호막(24) 및 패시베이션막(25)을 형성한다.
유기화합물층(27)을 저분자 유기화합물로 형성하는 경우에는, 구리 프탈로시아닌(CuPc)과 방향족 아민계 재료인 MTDATA 및 α-NPD로 형성되는 정공주입 수송층, 트리스-8-퀴노리노레이트 알루미늄 착체(Alq3)로 형성되는 전자주입층겸 발광층을 적층시켜 형성할 수 있다. Alq3은 단일항 여기상태로부터의 발광(형광)을 가능하게 하고 있다.
휘도를 높이기 위해서는 3중항 여기상태로부터의 발광(인광)을 이용하는 것이 바람직하다. 이 경우에는, 유기화합물층(27)으로서 프탈로시아닌계 재료인 CuPc와 방향족 아민계 재료인 α-NPD로 형성되는 정공 주입 수송층 상에, 카르바졸계의 CBP+Ir(ppy)3을 사용하여 발광층을 형성하고, 또한 바소큐프로인(BCP)을 사용하여 정공차단층, Alq3에 의한 전자주입 수송층을 적층시킨 구조로 할 수 있다.
상기 2개의 구조는 저분자계 유기화합물을 사용한 예이지만, 고분자계 유기화합물과 저분자계 유기화합물을 조합한 유기발광소자를 실현하는 것도 할 수 있다. 예를 들면, 유기화합물층(27)으로서 양극측으로부터, 고분자계 유기화합물의 폴리티오펜 유도체(PEDOT)에 의해 정공주입 수송층, α-NPD에 의한 정공주입 수송층, CBP+Ir(ppy)3에 의한 발광층, BCP에 의한 정공차단층, Alq3에 의한 전자주입 수 송층을 적층시켜도 된다. 정공주입층을 PEDOT로 바꿈으로써, 정공주입 특성이 개선되고, 발광효율을 향상시킬 수 있다.
어떻게 해서도, 3중항 여기상태로부터의 발광(인광)은, 단일항 여기상태로부터의 발광(형광)보다도 발광효율이 높고, 동일한 발광 휘도를 얻어도 동작전압(유기발광소자를 발광시키는 것에 필요한 전압)을 낮게 하는 것이 가능하다.
이와 같이 본 발명을 사용하여 유기발광소자를 사용한 표시패널을 제조할 수 있다. 또한, 여기서는 예시하지 않았지만, 액정의 전기광학특성을 이용한 표시패널을 제조하는 것도 할 수 있다.
(실시예 11)
본 실시예에서는, 도 1a∼1e에 나타낸 제 2 절연막(202)을 형성하는데 있어서, 유리기판을 식각 스톱퍼로서 사용하여, 제 2 절연막(202)상에 제 1 절연막(201)에 해당하는 절연막을 형성하는 예를 나타낸다.
도 26a에서, 우선 유리기판(70l)상에 산화실리콘 또는 산질화실리콘으로 10∼3000nm, 바람직하게는 100∼2000nm의 두께로 소정의 형상으로 개구부가 형성된 제 2 절연막(702)을 형성한다. 상세한 것은, 실시예 1과 동일하다. 개구부의 형성은, 습식식각이어도 건식식각이어도 되지만, 본 실시예에서는, CHF3가스를 사용한 건식식각을 사용한다. 이 경우, 가스유량은 30∼40sccm, 반응압력은 2.7∼4.0kPa, 인가전력은 500W, 기판온도는 20℃로 하면 된다.
또한, 본 실시예의 경우, 유리기판(70l)에서는, 산화실리콘막과의 선택비가 높은 재질(예를 들면, 코닝사 제조 1737유리기판 등)을 사용하는 것이 바람직하다. 선택비가 높으면 제 2 절연막(702)의 형성에 있어서, 유리기판(701)을 그대로 식각 스톱퍼로서 사용하는 것이 가능했기 때문이다.
그리고, 제 2 절연막(702)을 형성하면, 그 위를 질화실리콘, 질소함유량이 산소함유량보다도 큰 산질화실리콘 또는 이것들의 적층으로 되는 제 1 절연막(703)으로 덮고, 또한 그 위에 비정질 반도체막(704)을 형성하여, 도 26b의 상태를 얻는다. 이들 제 1 절연막(703) 및 비정질 반도체막(704)의 상세 내용에 대해서는, 실시예 1의 설명을 참조하면 된다. 또한, 도 26b 이후의 공정은, 실시예 1에 따르면 되므로 여기서의 설명은 생략한다.
본 실시예에 의하면, 유리기판(701)과 제 2 절연막(702)간의 선택비를 충분히 높게 확보하는 것이 가능하므로, 제 2 절연막(702)의 개구부를 형성할 때의 공정 마진이 향상된다. 또한, 제 2 절연막(702)의 하단부가 폐기되는 등의 문제도 발생하지 않는다. 또한, 제 2 절연막(702)을 설치하지 않은 부분은, 유리기판 상에 질화실리콘막, 질소함유량이 산소함유량보다도 큰 산질화실리콘 또는 이것들의 적층막이라는 구성이 되므로, 질화알루미늄 등의 특수한 절연막을 사용할 필요가 없다.
또한, 본 실시예는, 실시예 1∼10의 어느 구성과도 자유롭게 조합하여 실시하는 것이 가능하다.
(실시예 12)
본 발명을 사용하여 여러 가지 장치를 완성시킬 수 있다. 그 일례는, 휴대정보단말(전자수첩, 모바일 컴퓨터, 휴대전화 등), 비디오 카메라, 디지털 카메라, 퍼스널 컴퓨터, 텔레비전 수상기, 휴대전화, 투영형 표시장치 등을 들 수 있다. 그것들의 일례를 도 24a∼도 25d에 나타낸다.
도 24a는 본 발명을 적용하여 텔레비전 수상기를 완성시키는 일예로, 케이스(3001), 지지대(3002), 표시부(3003) 등으로 구성되어 있다. 본 발명에 의해 제조되는 TFT는, 표시부(3003) 이외에, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI 등 여러 가지 집적회로가 유리 기판 상에 형성하여 조립할 수 있고, 본 발명에 의해 텔레비전 수상기를 완성시킬 수 있다.
도 24b는 본 발명을 적용하여 비디오 카메라를 완성시킨 일예로, 본체(3011), 표시부(3012), 음성입력부(3013), 조작스위치(3014), 배터리(3015), 화상 수신부(3016) 등으로 구성되어 있다. 본 발명에 의해 제조되는 TFT는, 표시부(3012) 이외에, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI 등 여러 가지 집적회로가 유리 기판 상에 형성하여 조립할 수 있고, 본 발명에 의해 비디오 카메라를 완성시킬 수 있다.
도 24c는 본 발명을 적용하여 노트형의 퍼스널 컴퓨터를 완성시킨 일예로, 본체(3021), 케이스(3022), 표시부(3023), 키보드(3024) 등으로 구성되어 있다. 본 발명에 의해 제조되는 TFT는, 표시부(3023) 이외에, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI, 암호 LSI 등 여러 가 지 집적회로가 유리 기판 상에 형성하여 조립할 수 있고, 본 발명에 의해 퍼스널 컴퓨터를 완성시킬 수 있다.
도 24d는 본 발명을 적용하여 PDA(Personal Digital Assistant)를 완성시킨 일예로, 본체(3031), 스타일러스(3032), 표시부(3033), 조작버튼(3034), 외부 인터페이스(3035) 등으로 구성되어 있다. 본 발명에 의해 제조되는 TFT는 표시부(3033) 외에, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI, 암호 LSI 등 여러 가지 집적회로가 유리 기판 상에 형성하여 조립할 수 있고, 본 발명에 의해 PDA를 완성시킬 수 있다.
도 24e는 본 발명을 적용하여 음향재생장치를 완성시킨 일예로, 구체적으로는 차량 탑재용 오디오 장치로, 본체(3041), 표시부(3042), 조작스위치(3043, 3044) 등으로 구성되어 있다. 본 발명에 의해 제조되는 TFT는, 표시부(3042) 외에, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI, 증폭회로 등 여러 가지 집적회로를 유리 기판 상에 형성하여 조립할 수 있고, 본 발명에 의해 오디오장치를 완성시킬 수 있다.
도 24f는 본 발명을 적용하여 디지털 카메라를 완성시킨 일예로, 본체(3051), 표시부(A)(3052), 접안부(3053), 조작스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성되어 있다. 본 발명에 의해 제조되는 TFT는, 표시부(A)(3052) 및 표시부(B)(3055) 외에, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI, 암호 LSI 등 여러 가지 집적회로를 유리기판 상에 형성하여 조립할 수 있고, 본 발명에 의해 디지털 카메라를 완성시킬 수 있다.
도 24g는 본 발명을 적용하여 휴대전화를 완성시킨 일예로, 본체(3061), 음성출력부(3062), 음성입력부(3063), 표시부(3064), 조작스위치(3065), 안테나(3066) 등으로 구성되어 있다. 본 발명에 의해 제조되는 TFT는, 표시부(3064) 외에, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI, 암호 LSI, 휴대전화용 LSI 등 여러 가지 집적회로를 유리 기판 상에 형성하여 조립할 수 있고, 본 발명에 의해 휴대전화를 완성시킬 수 있다.
도 25a는 프론트형 프로젝터이며, 투사장치(2601), 스크린(2602) 등을 포함한다. 도 25b는 리어형 프로젝터로, 본체(2701), 투사장치(2702), 미러(2703), 스크린(2704) 등을 포함한다.
또한, 도 25c는, 도 25a 및 도 25b에서의 투사장치(2601, 2702)의 구조의 일례를 나타낸 도면이다. 투사장치(2601, 2702)는, 광원광학계(280l), 미러(2802, 2804∼2806), 다이크로익(dichroic) 미러(2803), 프리즘(2807), 액정표시장치(2808), 위상차판(2809), 투사광학계(2810)로 구성된다. 투사광학계(2810)는, 투사렌즈를 포함하는 광학계로 구성된다. 본 실시예는 3판식의 예를 나타냈지만, 특별히 한정되지 않고, 예를 들면 단판식만이어도 된다. 또한, 도 25c에서 화살표로 나타낸 광로에 실시자가 적절히, 광학렌즈나, 편광기능을 갖는 필름이나, 위상차를 조절하기 위한 필름, IR필름 등의 광학계를 설치해도 된다.
또한, 도 25d는, 도 25c에서의 광원광학계(2801)의 구조의 일례를 나타낸 도면이다. 본 실시예에서는, 광원광학계(2801)는, 반사경(2811), 광원(2812), 렌즈어레이(2813, 2814), 편광변환소자(2815), 집광렌즈(2816)로 구성된다. 또한, 도 25d에 나타낸 광원광학계는 일예로서 특별히 한정되지 않는다. 예를 들면, 광원광학계에 실시자가 적절히, 광학렌즈나, 편광기능을 갖는 필름이나, 위상차를 조절하는 필름, IR필름 등의 광학계를 설치해도 된다.
또한, 여기서 나타낸 장치는 극히 일예이며, 이것들의 용도로 한정되는 것은 아니다.
이상 설명한 바와 같이, 반도체막을 용융상태로서 표면장력에 의해 절연표면 상에 형성한 개구부에 응집시켜, 개구부의 바닥부와 측면부의 개략교점으로부터 결정성장시킴으로써 결정화에 따라 발생하는 왜곡을 개구부 이외의 영역에 집중시킬 수 있다. 이 개구부 이외의 영역에 있는 결정성 반도체막을 식각 제거함으로써, 결정성이 좋은 영역을 선택적으로 추출할 수 있다.
또한, 본 발명은, 트랜지스터 등의 반도체소자, 특히 TFT의 채널형성영역의 장소를 지정하여, 결정립계가 존재하지 않은 결정성 반도체막을 형성할 수 있다. 이에 따라, 특성 변동의 원인은, 즉, 임의로 형성된 결정립계와 결정결함이 제거될 수 있고, 특성변동이 작은 TFT 또는 TFT 소자군을 형성할 수 있다.

Claims (20)

  1. 절연표면 위에 형성되어, 일도전형의 한 쌍의 불순물영역에 접하고, 적어도 2개의 결정방위를 가지며, 결정립계가 형성되지 않고 채널길이방향과 평행한 방향으로 연장하는 적어도 2개의 결정립을 갖는 결정성 반도체막을 구비하고,
    상기 결정성 반도체막은 그 두께와 동일한 깊이의 개구부에 매설되어 있고,
    상기 결정성 반도체막은, 상기 채널 길이방향과 평행한 방향으로, <110> 방위가 우선적으로 배향하여 성장되어 있는 것을 특징으로 반도체 장치.
  2. 절연표면 위에 형성되어, 일도전형의 한 쌍의 불순물영역에 접하고, 적어도 2개의 결정방위를 가지며, 결정립계가 형성되지 않고 채널길이방향과 평행한 방향으로 연장하는 적어도 2개의 결정립을 갖는 결정성 반도체막을 구비하고,
    상기 결정성 반도체막과 절연층을 개재하여 중첩하는 도전층에 의해, 상기 결정성 반도체막에 채널이 형성된 구조를 갖고,
    상기 결정성 반도체막은, 채널폭 방향이 0.01㎛ 이상 2㎛ 이하이고, 두께가 0.01㎛ 이상 1㎛ 이하이며,
    상기 결정성 반도체막은 그 두께와 동일한 깊이의 개구부에 매설되어 있고,
    상기 결정성 반도체막은, 상기 채널길이 방향과 평행한 방향으로, <110> 방위가 우선적으로 배향하여 성장되어 있는 것을 특징으로 반도체장치.
  3. 절연표면 위에 형성되어, 일도전형의 한 쌍의 불순물영역에 접하고, 적어도 2개의 결정방위를 가지며, 결정립계가 형성되지 않고 채널길이방향과 평행한 방향으로 연장하는 적어도 2개의 결정립을 갖는 결정성 반도체막을 구비하고,
    상기 결정성 반도체막과 게이트 절연막을 개재하여 중첩하는 게이트전극에 의해, 상기 결정성 반도체막의 측면부 및 상면부에 채널이 형성된 구조를 갖고,
    상기 결정성 반도체막은, 채널폭 방향이 0.01㎛ 이상 2㎛ 이하이고, 두께가 0.01㎛ 이상 1㎛ 이하이며,
    상기 결정성 반도체막은 그 두께와 동일한 깊이의 개구부에 매설되어 있고,
    상기 결정성 반도체막은, 상기 채널길이방향과 평행한 방향으로, <110> 방위가 우선적으로 배향하여 성장되어 있는 것을 특징으로 반도체장치.
  4. 절연표면 위에 형성되어, 일도전형의 한 쌍의 불순물영역에 접하고, 적어도 2개의 결정방위를 가지며, 결정립계가 형성되지 않고 채널길이방향과 평행한 방향으로 연장하는 적어도 2개의 결정립을 갖는 결정성 반도체막을 구비하고,
    상기 결정성 반도체막과 게이트 절연막을 개재하여 중첩하는 게이트전극에 의해, 상기 결정성 반도체막의 측면부 및 상면부에 채널이 형성된 구조를 갖고,
    상기 결정성 반도체막은, 채널폭 방향이 0.01㎛ 이상 2㎛ 이하이고, 두께가 0.01㎛ 이상 1㎛ 이하이며,
    상기 결정성 반도체막은 그 두께와 동일한 깊이의 개구부에 매설되어 있고,
    상기 일도전형의 한 쌍의 불순물영역의 사이에, 하나 이상의 결정성 반도체막이 구비되고,
    상기 결정성 반도체막은, 상기 채널길이방향과 평행한 방향으로, <110> 방위가 우선적으로 배향하여 성장되어 있는 것을 특징으로 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 기판 위의 절연표면 위에 개구부를 갖는 절연막을 형성하고,
    상기 절연막 위 및 상기 개구부에 걸쳐 비정질 반도체막을 형성하고,
    상기 절연막의 상기 개구부내에 용융된 반도체가 유입하도록 상기 비정질 반도체막을 용융하여 결정화시켜 결정성 반도체막을 형성하고,
    상기 개구부 내에 있는 상기 결정성 반도체막의 일부를 제외한 상기 결정성 반도체막을 제거하고,
    잔존하는 상기 결정성 반도체막의 상면부에 접하는 게이트 절연막과 게이트전극을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 기판 위의 절연표면 위에 개구부를 갖는 절연막을 형성하고,
    상기 절연막 위 및 상기 개구부에 걸쳐 비정질 반도체막을 형성하고,
    레이저광을 조사하여, 상기 절연막의 상기 개구부내에 용융된 반도체가 유입하도록 상기 비정질 반도체막을 용융하여 결정화시켜 결정성 반도체막을 형성하고,
    상기 개구부 내에 있는 상기 결정성 반도체막의 일부를 제외한 상기 결정성 반도체막을 제거하고,
    잔존하는 상기 결정성 반도체막의 상면부에 접하는 게이트 절연막과 게이트전극을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 기판 위의 절연표면 위에, 채널길이방향으로 연장하는 개구부를 갖는 절연막을 형성하고,
    상기 절연막 위 및 상기 개구부에 걸쳐 비정질 반도체막을 형성하고,
    상기 비정질 반도체막이 용융되어 상기 절연막의 상기 개구부내에 용융된 반도체가 유입하도록 상기 채널길이방향과 평행한 방향으로 상기 비정질 반도체막 위에 레이저 광을 조사하여, 상기 비정질 반도체막을 결정화시켜 결정성 반도체막을 형성하고,
    상기 개구부 내에 있는 상기 결정성 반도체막의 일부를 제외한 상기 결정성 반도체막을 제거하고,
    잔존하는 상기 결정성 반도체막의 상면부에 접하는 게이트 절연막과 게이트전극을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 기판 위의 절연표면 위에, 박막트랜지스터의 채널형성영역을 포함하는 섬 형상의 반도체막의 배치에 맞추어 개구부를 갖는 절연막을 형성하고,
    상기 절연막 위 및 상기 개구부에 걸쳐 비정질 반도체막을 형성하고,
    상기 비정질 반도체막이 용융되어 상기 절연막의 상기 개구부내에 용융된 반도체가 유입하도록 채널길이방향과 평행한 방향으로 상기 비정질 반도체막 위에 레이저 광을 조사하여, 상기 비정질 반도체막을 결정화시켜 결정성 반도체막을 형성하고,
    상기 개구부 내에 있는 상기 결정성 반도체막의 일부를 제외한 상기 결정성 반도체막을 제거하고,
    잔존하는 상기 결정성 반도체막의 상면부에 접하는 게이트 절연막과 게이트전극을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 삭제
  14. 제 10 항에 있어서,
    상기 레이저광은, 연속발진형의 레이저 발진장치에 의해 발생하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 레이저광은, 연속발진형의 레이저 발진장치에 의해 발생하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 12 항에 있어서,
    상기 레이저광은, 연속발진형의 레이저 발진장치에 의해 발생하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 절연표면 위에 형성되고, 한 쌍의 불순물영역과 상기 한 쌍의 불순물영역 사이에서 서로 평행하게 연장되는 적어도 제 1 및 제 2 부분을 포함하고, 상기 제 1 및 제 2 부분의 각각이 채널형성영역을 포함하는 결정성 반도체 섬과,
    상기 제 1 및 제 2 부분 위에 형성된 게이트 절연막과,
    상기 게이트 절연막을 개재한 상기 제 1 및 제 2 부분 위에 형성된 게이트 전극을 구비하고,
    상기 게이트 절연막은 상기 결정성 반도체 섬의 상기 제 1 및 제 2 부분의 각각의 상면 및 측면과 접하고, 상기 게이트 전극은 상기 게이트 절연막을 개재한 상기 결정성 반도체 섬의 상기 제 1 및 제 2 부분의 각각의 상면 및 측면에 인접하여 형성되어 있고,
    상기 결정성 반도체 섬의 상기 제 1 및 제 2 부분의 각각은, 결정립계를 형성하지 않고 채널 길이방향과 평행한 방향으로 연장하는 복수의 결정립을 갖는 것을 특징으로 하는 반도체장치.
  18. 삭제
  19. 절연표면 위에 형성되고, 한 쌍의 불순물영역과 상기 한 쌍의 불순물영역 사이에서 서로 평행하게 연장되는 적어도 제 1 및 제 2 부분을 포함하고, 상기 제 1 및 제 2 부분의 각각이 채널형성영역을 포함하는 결정성 반도체 섬과,
    상기 제 1 및 제 2 부분 위에 형성되고, 상기 제 1 및 제 2 부분 사이의 상기 절연표면의 부분과 상기 결정성 반도체 섬의 상기 제 1 및 제 2 부분의 각각의 적어도 상면 및 측면과 접촉하는 게이트 절연막과,
    상기 게이트 절연막을 개재한 상기 제 1 및 제 2 부분 위에 형성된 게이트 전극을 구비하고,
    상기 결정성 반도체 섬의 상기 제 1 및 제 2 부분의 각각은, 결정립계를 형성하지 않고 채널 길이방향과 평행한 방향으로 연장하는 복수의 결정립을 갖는 것을 특징으로 하는 반도체장치.
  20. 삭제
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4141138B2 (ja) * 2001-12-21 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2003204067A (ja) * 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
US6933527B2 (en) 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6841797B2 (en) * 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI261358B (en) 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7749818B2 (en) * 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4137460B2 (ja) * 2002-02-08 2008-08-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6884668B2 (en) * 2002-02-22 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
CN101217150B (zh) * 2002-03-05 2011-04-06 株式会社半导体能源研究所 半导体元件和使用半导体元件的半导体装置
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
US6875998B2 (en) * 2002-03-26 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method of manufacturing the same, and method of designing the same
TWI288443B (en) 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
CN1610468A (zh) * 2003-10-24 2005-04-27 宾得株式会社 白色的有机电致发光装置
TWI366218B (en) 2004-06-01 2012-06-11 Semiconductor Energy Lab Method for manufacturing semiconductor device
CN100524659C (zh) * 2004-07-30 2009-08-05 株式会社半导体能源研究所 半导体装置
JP2006261188A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US7358164B2 (en) * 2005-06-16 2008-04-15 International Business Machines Corporation Crystal imprinting methods for fabricating substrates with thin active silicon layers
US7439108B2 (en) * 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same
US20070026599A1 (en) * 2005-07-27 2007-02-01 Advanced Micro Devices, Inc. Methods for fabricating a stressed MOS device
US7700463B2 (en) * 2005-09-02 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4807081B2 (ja) * 2006-01-16 2011-11-02 ソニー株式会社 ＧａＮ系化合物半導体から成る下地層の形成方法、並びに、ＧａＮ系半導体発光素子の製造方法
KR100703033B1 (ko) * 2006-03-22 2007-04-09 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7692223B2 (en) * 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US7863612B2 (en) 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
KR20080065460A (ko) * 2007-01-09 2008-07-14 엘지전자 주식회사 수평 금속 유도 결정화를 이용한 저온 다결정 실리콘광기전력 변환소자의 제조방법
JP2008252068A (ja) 2007-03-08 2008-10-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US8048749B2 (en) * 2007-07-26 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2009117424A (ja) * 2007-11-01 2009-05-28 Nitto Denko Corp 配線回路基板の製造方法
KR101675113B1 (ko) * 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
KR102581069B1 (ko) 2010-02-05 2023-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
JP6013773B2 (ja) 2011-05-13 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
TWI464603B (zh) * 2011-06-14 2014-12-11 Univ Nat Chiao Tung 熱分析模型建立方法及其非暫時性電腦可讀取紀錄媒體
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8923048B2 (en) * 2012-04-13 2014-12-30 Sandisk Technologies Inc. 3D non-volatile storage with transistor decoding structure
US9165933B2 (en) 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
US9240420B2 (en) 2013-09-06 2016-01-19 Sandisk Technologies Inc. 3D non-volatile storage with wide band gap transistor decoder
JP6615490B2 (ja) * 2014-05-29 2019-12-04 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP6506520B2 (ja) * 2014-09-16 2019-04-24 株式会社ディスコ ＳｉＣのスライス方法
JP6399913B2 (ja) 2014-12-04 2018-10-03 株式会社ディスコ ウエーハの生成方法
JP6358941B2 (ja) 2014-12-04 2018-07-18 株式会社ディスコ ウエーハの生成方法
JP6391471B2 (ja) 2015-01-06 2018-09-19 株式会社ディスコ ウエーハの生成方法
JP6395633B2 (ja) 2015-02-09 2018-09-26 株式会社ディスコ ウエーハの生成方法
JP6395632B2 (ja) 2015-02-09 2018-09-26 株式会社ディスコ ウエーハの生成方法
JP6429715B2 (ja) 2015-04-06 2018-11-28 株式会社ディスコ ウエーハの生成方法
JP6425606B2 (ja) 2015-04-06 2018-11-21 株式会社ディスコ ウエーハの生成方法
JP6494382B2 (ja) 2015-04-06 2019-04-03 株式会社ディスコ ウエーハの生成方法
JP6472333B2 (ja) 2015-06-02 2019-02-20 株式会社ディスコ ウエーハの生成方法
JP6482389B2 (ja) * 2015-06-02 2019-03-13 株式会社ディスコ ウエーハの生成方法
JP6552898B2 (ja) * 2015-07-13 2019-07-31 株式会社ディスコ 多結晶ＳｉＣウエーハの生成方法
JP6482423B2 (ja) 2015-07-16 2019-03-13 株式会社ディスコ ウエーハの生成方法
JP6472347B2 (ja) 2015-07-21 2019-02-20 株式会社ディスコ ウエーハの薄化方法
JP6482425B2 (ja) 2015-07-21 2019-03-13 株式会社ディスコ ウエーハの薄化方法
US10985278B2 (en) 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN108293275B (zh) * 2015-11-17 2022-03-11 大日本印刷株式会社 加热电极装置、发热板和导电性发热体
JP6602207B2 (ja) * 2016-01-07 2019-11-06 株式会社ディスコ ＳｉＣウエーハの生成方法
JP6690983B2 (ja) 2016-04-11 2020-04-28 株式会社ディスコ ウエーハ生成方法及び実第２のオリエンテーションフラット検出方法
JP2018093046A (ja) * 2016-12-02 2018-06-14 株式会社ディスコ ウエーハ生成方法
JP6773539B2 (ja) * 2016-12-06 2020-10-21 株式会社ディスコ ウエーハ生成方法
JP6858587B2 (ja) 2017-02-16 2021-04-14 株式会社ディスコ ウエーハ生成方法
CN110190063B (zh) * 2018-07-02 2021-10-12 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN109256429B (zh) * 2018-08-03 2021-01-26 Tcl华星光电技术有限公司 氧化物半导体薄膜晶体管及其制作方法
CN109360858A (zh) * 2018-09-28 2019-02-19 合肥鑫晟光电科技有限公司 薄膜晶体管、显示基板及修复方法、显示装置
CN110137261A (zh) * 2018-10-29 2019-08-16 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
JP7262210B2 (ja) * 2018-11-21 2023-04-21 東京エレクトロン株式会社 凹部の埋め込み方法
CN109830486A (zh) * 2019-02-26 2019-05-31 绵阳京东方光电科技有限公司 一种显示面板和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068520A (ja) * 1997-12-17 2000-03-03 Matsushita Electric Ind Co Ltd 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法
US6127702A (en) 1996-09-18 2000-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an SOI structure and manufacturing method therefor
US20010002719A1 (en) 1998-01-29 2001-06-07 Masahiro Shimizu Semiconductor device

Family Cites Families (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385937A (en) * 1980-05-20 1983-05-31 Tokyo Shibaura Denki Kabushiki Kaisha Regrowing selectively formed ion amorphosized regions by thermal gradient
JPS5723217A (en) 1980-07-18 1982-02-06 Fujitsu Ltd Manufacture of semiconductor device
US4330363A (en) * 1980-08-28 1982-05-18 Xerox Corporation Thermal gradient control for enhanced laser induced crystallization of predefined semiconductor areas
JPS5815226A (ja) 1981-07-20 1983-01-28 Nec Corp レ−ザアニ−リング法
JPS5886717A (ja) 1981-11-18 1983-05-24 Nec Corp 単結晶シリコン膜形成法
JPS58130517A (ja) * 1982-01-29 1983-08-04 Hitachi Ltd 単結晶薄膜の製造方法
JPS58151042A (ja) 1982-03-03 1983-09-08 Fujitsu Ltd 半導体装置の製造方法
JPS60143666A (ja) * 1983-12-29 1985-07-29 Hitachi Ltd マトリツクス型半導体装置
JPS61125169A (ja) * 1984-11-22 1986-06-12 Agency Of Ind Science & Technol 半導体装置の製造方法
US4597060A (en) 1985-05-01 1986-06-24 Texas Instruments Incorporated EPROM array and method for fabricating
JPH0810668B2 (ja) 1985-10-31 1996-01-31 旭硝子株式会社 多結晶シリコン膜の製造方法
JP2582794B2 (ja) * 1987-08-10 1997-02-19 株式会社東芝 半導体装置及びその製造方法
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
FR2634318B1 (fr) 1988-07-13 1992-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire integree
JPH02143417A (ja) 1988-11-24 1990-06-01 Sharp Corp 半導体装置の製造方法
JP2632995B2 (ja) * 1989-01-18 1997-07-23 日本電信電話株式会社 半導体装置およびその製造方法
JPH03288475A (ja) 1990-04-04 1991-12-18 Seiko Instr Inc 半導体装置の製造方法
JP3150334B2 (ja) 1990-11-15 2001-03-26 セイコーエプソン株式会社 液晶パネル
JP2794499B2 (ja) * 1991-03-26 1998-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2851968B2 (ja) * 1991-04-26 1999-01-27 キヤノン株式会社 改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法
KR100269350B1 (ko) * 1991-11-26 2000-10-16 구본준 박막트랜지스터의제조방법
TW222345B (en) * 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
JP2572003B2 (ja) * 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
JPH06244208A (ja) 1993-02-19 1994-09-02 Nippondenso Co Ltd 半導体装置の製造方法
JPH06275640A (ja) 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
US5292683A (en) 1993-06-09 1994-03-08 Micron Semiconductor, Inc. Method of isolating semiconductor devices and arrays of memory integrated circuitry
JP3450376B2 (ja) * 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985704A (en) 1993-07-27 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JPH07335904A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JPH07147233A (ja) * 1993-11-24 1995-06-06 Agency Of Ind Science & Technol 半導体薄膜の製造方法
TW272319B (ko) * 1993-12-20 1996-03-11 Sharp Kk
US6700133B1 (en) 1994-03-11 2004-03-02 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3150840B2 (ja) 1994-03-11 2001-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3428124B2 (ja) * 1994-03-15 2003-07-22 三菱電機株式会社 Ｍｉｓ型トランジスタおよびその製造方法
US6906383B1 (en) * 1994-07-14 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacture thereof
TW321731B (ko) * 1994-07-27 1997-12-01 Hitachi Ltd
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3378414B2 (ja) * 1994-09-14 2003-02-17 株式会社東芝 半導体装置
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JPH0897431A (ja) 1994-09-28 1996-04-12 Fuji Xerox Co Ltd 半導体装置およびその製造方法
US5942768A (en) 1994-10-07 1999-08-24 Semionductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JP3727034B2 (ja) 1995-01-13 2005-12-14 株式会社半導体エネルギー研究所 レーザー照射装置
US5854803A (en) * 1995-01-12 1998-12-29 Semiconductor Energy Laboratory Co., Ltd. Laser illumination system
JP3216861B2 (ja) 1995-04-10 2001-10-09 シャープ株式会社 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法
TW297138B (ko) 1995-05-31 1997-02-01 Handotai Energy Kenkyusho Kk
JPH0974205A (ja) * 1995-09-04 1997-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及びその作製方法
US5770263A (en) 1995-11-08 1998-06-23 Micron Technology, Inc. Method for in situ removal of particulate residues resulting from hydrofluoric acid cleaning treatments
US6599790B1 (en) 1996-02-15 2003-07-29 Semiconductor Energy Laboratory Co., Ltd Laser-irradiation method and laser-irradiation device
JP3841910B2 (ja) 1996-02-15 2006-11-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3522441B2 (ja) * 1996-03-12 2004-04-26 株式会社半導体エネルギー研究所 半導体装置
JPH09283762A (ja) * 1996-04-15 1997-10-31 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
TW451284B (en) * 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3597331B2 (ja) 1996-10-24 2004-12-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645377B2 (ja) 1996-10-24 2005-05-11 株式会社半導体エネルギー研究所 集積回路の作製方法
JP3284899B2 (ja) * 1996-10-17 2002-05-20 松下電器産業株式会社 半導体素子及びその製造方法
US5933735A (en) 1997-01-16 1999-08-03 United Microelectronics Corp. Semiconductor read-only memory device and method of fabricating the same
JPH11121753A (ja) 1997-10-14 1999-04-30 Hitachi Ltd 半導体装置及びその製造方法
JP3129264B2 (ja) 1997-12-04 2001-01-29 日本電気株式会社 化合物半導体電界効果トランジスタ
JPH11177102A (ja) 1997-12-08 1999-07-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
EP1049144A4 (en) 1997-12-17 2006-12-06 Matsushita Electronics Corp THIN SEMICONDUCTOR LAYER, METHOD AND DEVICE THEREOF, SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING SAME
KR100271813B1 (ko) * 1998-09-28 2000-11-15 구본준 실리콘 박막을 결정화하는 방법과 이를 이용한 박막트랜지스터및 그 제조방법
JP2000150896A (ja) * 1998-11-16 2000-05-30 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2000183351A (ja) 1998-12-11 2000-06-30 Sony Corp 薄膜半導体装置の製造方法
TW457553B (en) * 1999-01-08 2001-10-01 Sony Corp Process for producing thin film semiconductor device and laser irradiation apparatus
JP4053691B2 (ja) 1999-06-29 2008-02-27 三井化学株式会社 ホスフィンオキシド化合物およびその製造方法
JP2001015591A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置の製造方法・半導体装置
US6617226B1 (en) 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
TW544727B (en) * 1999-08-13 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3897965B2 (ja) 1999-08-13 2007-03-28 株式会社半導体エネルギー研究所 レーザー装置及びレーザーアニール方法
JP4646368B2 (ja) * 1999-08-31 2011-03-09 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP2001091941A (ja) 1999-09-20 2001-04-06 Seiko Epson Corp 液晶表示装置およびこれを用いた電子機器
US6410368B1 (en) * 1999-10-26 2002-06-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with TFT
GB9927287D0 (en) * 1999-11-19 2000-01-12 Koninkl Philips Electronics Nv Top gate thin film transistor and method of producing the same
JP2001147446A (ja) * 1999-11-19 2001-05-29 Hitachi Ltd 液晶表示装置とその製造方法
US6780687B2 (en) 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
JP4836333B2 (ja) 2000-01-28 2011-12-14 株式会社半導体エネルギー研究所 半導体装置
JP2001274433A (ja) 2000-03-24 2001-10-05 Japan Steel Works Ltd:The シリコン膜の結晶化方法及び多結晶シリコン膜の製造方法並びに多結晶シリコン膜を用いたディバイス
JP3543946B2 (ja) * 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
US6747289B2 (en) * 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP5057613B2 (ja) 2000-04-27 2012-10-24 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US7662677B2 (en) * 2000-04-28 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
JP2001324723A (ja) 2000-05-12 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法。
JP4683761B2 (ja) 2000-05-12 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6746901B2 (en) 2000-05-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP2001332741A (ja) * 2000-05-25 2001-11-30 Sony Corp 薄膜トランジスタの製造方法
JP2001338987A (ja) * 2000-05-26 2001-12-07 Nec Microsystems Ltd Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法
US7078321B2 (en) * 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4058751B2 (ja) 2000-06-20 2008-03-12 日本電気株式会社 電界効果型トランジスタの製造方法
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
JP2002151688A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
JP4044276B2 (ja) 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP2002208705A (ja) 2001-01-09 2002-07-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
TW586141B (en) * 2001-01-19 2004-05-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP2002324808A (ja) 2001-01-19 2002-11-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4071005B2 (ja) 2001-01-29 2008-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US6602758B2 (en) * 2001-06-15 2003-08-05 Agere Systems, Inc. Formation of silicon on insulator (SOI) devices as add-on modules for system on a chip processing
JP4141138B2 (ja) * 2001-12-21 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US6841797B2 (en) * 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7749818B2 (en) * 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TWI261358B (en) 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
US6780694B2 (en) 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127702A (en) 1996-09-18 2000-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an SOI structure and manufacturing method therefor
JP2000068520A (ja) * 1997-12-17 2000-03-03 Matsushita Electric Ind Co Ltd 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法
US20010002719A1 (en) 1998-01-29 2001-06-07 Masahiro Shimizu Semiconductor device

Also Published As

Publication number Publication date
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