JPH09283762A

JPH09283762A - 半導体装置及びその製造方法

Info

Publication number: JPH09283762A
Application number: JP9257096A
Authority: JP
Inventors: Kiyoyuki Morita; 清之森田; Tadashi Morimoto; 廉森本; Shigeo Irie; 重夫入江
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-04-15
Filing date: 1996-04-15
Publication date: 1997-10-31

Abstract

(57)【要約】【課題】低い電源電圧で動作すると共に論理回路を構
成する素子数が飛躍的に減少した半導体装置を提供す
る。【解決手段】シリコン基板１０１の上に埋め込み酸化
膜１０２が形成され、埋め込み酸化膜１０２の上にシリ
コンのｐ型ＳＯＩ層１０３が形成され、埋め込み酸化膜
１０２の上におけるｐ型ＳＯＩ層１０３の両側には第１
のｎ型拡散層１０７ａ及び第２のｎ型拡散層１０７ｂが
形成され、埋め込み酸化膜１０２の上におけるｐ型ＳＯ
Ｉ層１０３と接する領域にはｐ型不純物拡散層１０８が
形成されている。ｐ型ＳＯＩ層１０３、第１のｎ型拡散
層１０７ａ、第２のｎ型拡散層１０７ｂ及びｐ型不純物
拡散層１０８は、埋め込み酸化膜１０２の上に形成され
た素子分離酸化膜１０４により囲まれており、完全に絶
縁分離されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置及びその製造方法に関し、特に低い電源電圧で動作す
ると共に素子数が飛躍的に減少した半導体装置及びその
製造方法に関するものである。

【０００２】

【従来の技術】近年、パーソナル携帯機器等の分野にお
いては、ＬＳＩの低消費電力化及び小型化に対して強い
要求がある。これは、ＬＳＩの消費電力を低減すること
により機器の電池寿命を長くすると共に、ＬＳＩを小型
化することにより機器全体を小型化するためである。

【０００３】ＬＳＩは大部分がＣＭＯＳ型半導体装置で
構成されており、その消費電力はα・ｆ・Ｃ・Ｖdd²で
表される（但し、αは状態の遷移確率、ｆは動作周波
数、Ｃは全容量、Ｖddは電源電圧である）。従って、消
費電力を低減するには電源電圧Ｖddを低くすることが最
も効果的である。

【０００４】ところが、電源電圧Ｖddを低くすると、Ｃ
ＭＯＳ型半導体装置の主要素子であるＭＯＳ型トランジ
スタの性能が低下する。すなわち、ＭＯＳ型トランジス
タの性能指標である飽和電流Ｉdsatを例にとると、Ｉds
at＝Ａ・（Ｖdd−Ｖt ）²（但し、Ａは比例定数、Ｖdd
は電源電圧、Ｖt はＭＯＳトランジスタのしきい値電
圧）であるから、電源電圧Ｖddの低下に伴って飽和電流
Ｉdsatは減少する。特に電源電圧Ｖddの値としきい値電
圧Ｖt の値とが近くなると、飽和電流Ｉdsatは急激に小
さくなり、回路動作が急激に遅くなる。

【０００５】飽和電流Ｉdsatの減少を抑制するために
は、電源電圧Ｖddを低下させると共にしきい値電圧Ｖt
も低下させればよいが、しきい値電圧Ｖt の低下はトラ
ンジスタオフ時の漏れ電流を増加させ、ＬＳＩの消費電
力を増大させる。従って、電源電圧Ｖddの低下としきい
値電圧Ｖt の低下との両立を図るには、トランジスタの
サブスレッショルド係数Ｓを小さくする必要がある。

【０００６】サブスレッショルド係数Ｓを小さくするに
は、ＭＯＳトランジスタにおいてゲート電極に電圧を印
加したときに基板側に広がる空乏層の容量を低減するこ
とが必要となる。一般にＳＯＩ（ＳｉｌｉｃｏｎＯｎ
Ｉｎｓｕｌａｔｏｒ）基板を用いると、基板側に広が
る空乏層の容量を低減でき、サブスレッショルド係数Ｓ
を小さくすることができる。

【０００７】そこで、Assaderaghi らは、ＳＩＭＯＸ
（ＳｅｐａｒａｔｉｏｎｂｙＩＭｐｌａｎｔａｔｉ
ｏｎｏｆＯＸｙｇｅｎ）基板を用い、ＭＯＳ型トラ
ンジスタのゲート電極とゲート電極直下のＳＯＩ層とを
短絡させることにより、見かけ上のサブスレッショルド
係数Ｓを減する方法を提案した（F.Assaderaghi et al,
Int. Electron Devices Meet. Tech. Dig., pp809-812,
Dec.1994. ）。すなわち、基板上に形成された埋め込
み型の絶縁分離層の上に形成された第１導電型の不純物
層と、前記絶縁分離層の上における前記第１導電型の不
純物層の両側に形成されたソース又はドレインとなる第
２導電型の高濃度不純物層と、前記第１導電型の不純物
層の上にゲート絶縁膜を介して形成されたゲート電極と
を備えた半導体装置である。

【０００８】一方、ＬＳＩの小型化に関しては微細加工
による方法のみが行われており、ＬＳＩの基本回路を構
成するトランジスタの面積を低減する技術はあまり提案
されていない。

【０００９】

【発明が解決しようとする課題】ところで、従来の方法
により形成されたＬＳＩにおいては、しきい値電圧Ｖt
の低下によるトランジスタオフ時の漏れ電流を考慮する
と、０．６Ｖ以下の電圧で動作させることは非常に困難
である。

【００１０】一方、Assaderaghi らが提案した半導体装
置においては、０．６Ｖ以下の電圧で動作させることは
できるが、素子数を低減することはできない。すなわ
ち、基本回路であるＮＡＮＤ論理を例にして考えると、
ＣＭＯＳ回路でＮＡＮＤ論理を構成した場合、２つのＮ
型ＭＯＳトランジスタと２つのＰ型トランジスタとの合
計４つのＭＯＳトランジスタが必要となる。従って、Ｌ
ＳＩのより一層の小型化のためには、ＡＮＤ論理回路又
はＮＡＮＤ論理回路を構成するトランジスタの面積を低
減することが必要となる。

【００１１】本発明は、Assaderaghi らが提案した半導
体装置に改良を加え、低い電源電圧で動作すると共に論
理回路を構成する素子数が飛躍的に減少した半導体装置
及びその製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、基板上に形成された絶縁分離層の上にゲ
ート電極直下の第１導電型の不純物層と接し且つゲート
電極と接しない第１導電型の高濃度不純物層を形成する
ものである。

【００１３】具体的に請求項１の発明が講じた解決手段
は、基板上に形成された絶縁分離層と、前記絶縁分離層
の上に形成された第１導電型の不純物層と、前記絶縁分
離層の上における前記第１導電型の不純物層の両側に形
成されたソース又はドレインとなる第２導電型の高濃度
不純物層と、前記第１導電型の不純物層の上にゲート絶
縁膜を介して形成されたゲート電極と、前記絶縁分離層
の上に前記第１導電型の不純物層と接し且つ前記ゲート
電極と接しないように形成された第１導電型の高濃度不
純物層と、前記絶縁分離層の上に前記第１導電型の不純
物層、第２導電型の高濃度不純物層及び第１導電型の高
濃度不純物層を囲むように形成された素子分離層とを備
えている構成とするものである。

【００１４】請求項１の構成により、絶縁分離層の上に
チャネル領域となる第１導電型の不純物層と接し且つゲ
ート電極と接しない第１導電型の高濃度不純物層を備え
ているため、ゲート電極及び第１導電型の高濃度不純物
層にそれぞれ異なる信号を入力して、第２導電型の高濃
度不純物層のうち電源電圧が印加される方に流れる電流
をセンシングすることにより、１つのトランジスタでＡ
ＮＤ論理回路を構成することができる。

【００１５】請求項２の発明は、請求項１の構成に、前
記ゲート電極に接続され第１の信号が入力される第１の
配線と、前記第１導電型の高濃度不純物層に接続され第
２の信号が入力される第２の配線と、前記第２導電型の
高濃度不純物層のうち電源電圧が印加される方に接続さ
れ信号が出力される第３の配線とをさらに備えている構
成を付加するものである。

【００１６】請求項３の発明は、請求項１の構成に、前
記素子分離層の上に形成され、一端が前記第２導電型の
高濃度不純物層のうち電源電圧が印加される方と電気的
に接続された抵抗層をさらに備えている構成を付加する
ものである。

【００１７】請求項３の構成により、ゲート電極及び第
１導電型の高濃度不純物層にそれぞれ異なる信号を入力
して、抵抗層の他端の電圧をセンシングすることによ
り、１つのトランジスタでＮＡＮＤ論理回路を構成する
ことができる。

【００１８】請求項４の発明は、前記ゲート電極に接続
され第１の信号が入力される第１の配線と、前記高濃度
不純物層に接続され第２の信号が入力される第２の配線
と、前記抵抗層の他端に接続され信号が出力される第３
の配線とをさらに備えている構成を付加するものであ
る。

【００１９】請求項５の発明は、請求項２又は４の構成
に、前記第１導電型の不純物層はシリコンよりなり、前
記電源電圧は０．６Ｖ以下であり、前記第１及び第２の
信号の電圧は０Ｖ以上で且つ前記電源電圧以下である構
成を付加するものである。

【００２０】請求項６の発明が講じた解決手段は、半導
体装置の製造方法を、基板上に絶縁分離層を形成する工
程と、前記絶縁分離層の上に第１導電型の不純物層を形
成する工程と、前記絶縁分離層の上に前記第１導電型の
不純物層を囲み且つ該第１導電型の不純物層との間に間
隔をおいて素子分離層を形成する工程と、前記第１導電
型の不純物層の上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜の上にゲート電極を形成すると共に前記
素子分離層の上に抵抗層を形成する工程と、前記絶縁分
離層の上における前記素子分離層により囲まれた領域
に、ソース又はドレインとなる第２導電型の高濃度不純
物層を形成すると共に前記第１導電型の不純物層と接し
且つ前記ゲート電極と接しないように第１導電型の高濃
度不純物層を形成する工程と、前記第２導電型の高濃度
不純物層のいずれか一方と前記抵抗層の一端とを電気的
に接続する導電層を形成する工程とを備えている構成と
するものである。

【００２１】請求項６の構成により、素子分離層の上に
抵抗層を形成する工程と、チャネル領域となる第１導電
型の不純物層と接し且つゲート電極と接しないように第
１導電型の高濃度不純物層を形成する工程と、ソース又
はドレインとなる第２導電型の高濃度不純物層のいずれ
か一方と抵抗層の一端とを電気的に接続する導電層を形
成する工程とを備えているため、請求項３の発明に係る
半導体装置を確実に形成することができる。

【００２２】

【発明の実施の形態】以下、本発明の各実施形態に係る
半導体装置及びその製造方法について説明する。

【００２３】（第１の実施形態）図１は第１の実施形態
に係る半導体装置の平面構造を示しており、図２（ａ）
は図１におけるＡ−Ａ´線の断面構造を、図２（ｂ）は
図１におけるＢ−Ｂ´線の断面構造をそれぞれ示してい
る。

【００２４】図１及び図２（ａ），（ｂ）に示すよう
に、シリコン基板１０１の上に絶縁分離層としての膜厚
８０ｎｍの埋め込み酸化膜１０２が形成されている。埋
め込み酸化膜１０２の上に膜厚１００ｎｍのシリコンの
ｐ型ＳＯＩ層１０３が形成され、埋め込み酸化膜１０２
の上におけるｐ型ＳＯＩ層１０３の両側には１×１０²⁰
ｃｍ^-3程度のＡｓ濃度を有する第１のｎ型拡散層１０７
ａ及び第２のｎ型拡散層１０７ｂが形成されている。埋
め込み酸化膜１０２の上におけるｐ型ＳＯＩ層１０３と
接する領域にはｐ型の不純物が高濃度に拡散されたｐ型
不純物拡散層１０８が形成されている。ｐ型ＳＯＩ層１
０３、第１のｎ型拡散層１０７ａ、第２のｎ型拡散層１
０７ｂ及びｐ型不純物拡散層１０８は、膜厚３５０ｎｍ
の素子分離酸化膜１０４により囲まれていると共に、素
子分離酸化膜１０４は埋め込み酸化膜１０２と接してい
る。従って、ｐ型ＳＯＩ層１０３、第１のｎ型拡散層１
０７ａ、第２のｎ型拡散層１０７ｂ及びｐ型不純物拡散
層１０８は、素子分離酸化膜１０４及び埋め込み酸化膜
１０２により完全に絶縁分離されている。

【００２５】ｐ型ＳＯＩ層１０３の直上には膜厚９ｎｍ
のゲート酸化膜１０５を介して膜厚３００ｎｍのゲート
電極１０６が形成されている。ゲート電極１０６の材料
としては通常リンを１×１０²⁰ｃｍ^-3以上の高濃度に拡
散したポリシリコンを用いる。

【００２６】図示は省略しているが、ゲート電極１０６
には第１のＡｌ配線が接続され、ｐ型拡散層１０８には
第２のＡｌ配線が接続され、第１のｎ型拡散層１０７ａ
には第３のＡｌ配線が接続され、第２のｎ型拡散層１０
７ｂには第４のＡｌ配線が接続される。

【００２７】以下、第１の実施形態に係る半導体装置の
動作を図４に基づき説明する。図４は、第１のｎ型拡散
層１０７ａを０Ｖに、第２のｎ型拡散層１０７ｂを０．
６Ｖの電源電圧に制御した場合の特性を示している。

【００２８】図４における（ａ）は、ゲート電極１０６
及びｐ型不純物拡散層１０８の電位を変化させた場合の
特性を示している。ゲート電極１０６の電位を高くする
と、ｐ型ＳＯＩ層１０３の電位も高くなる。このため、
ゲート電極１０６の電位が高くなって反転層が形成され
る効果と、ｐ型ＳＯＩ層１０３の電位が正に上昇してし
きい値電圧が低下する効果との両方の効果によって、見
かけ上のＭＯＳトランジスタのサブスレッショルド係数
Ｓが小さくなる。従って、ゲート電極１０６及びｐ型不
純物拡散層１０８の電位の変化に応じて第１のｎ型拡散
層１０７ｂに流れる電流は大きく変化する。

【００２９】図４における（ｂ）は、ｐ型不純物拡散層
１０８の電位を０Ｖに制御し、ゲート電極１０６の電位
を変化させたときの特性を示している。これは通常のＭ
ＯＳ型トランジスタの動作と同じであり、ゲート電極１
０６の電位を高くするとｐ型ＳＯＩ層１０３中に空乏層
が形成され、（ａ）の場合に比べてサブスレッショルド
係数Ｓは大きくなる。

【００３０】図４における（ｃ）は、ゲート電極１０６
の電位を０Ｖに制御し、ｐ型不純物拡散層１０８の電位
を変化させたときの特性を示している。ｐ型ＳＯＩ層１
０３と第１及び第２のｎ型拡散層１０７ａ，１０７ｂが
ＮＰＮ型バイポーラトランジスタとして作用して電流が
流れる。

【００３１】図４における（ａ），（ｂ），（ｃ）に示
す特性を比較すると、ゲート電極１０６及びｐ型不純物
拡散層１０８の電位が０．６Ｖ以下の領域では、ゲート
電極１０６及びｐ型不純物拡散層１０８の両方の電位を
高くしないと、第２のｎ型拡散層１０７ｂには１００μ
Ａ以上の電流が流れない。すなわち、ゲート電極１０６
及びｐ型不純物拡散層１０８の電位が共に０．６Ｖの場
合を１とし、ゲート電極１０６及びｐ型不純物拡散層１
０８の電位が共に０Ｖの場合を０とし、第２のｎ型拡散
層１０７ｂに１００μＡ以上の電流が流れた場合を１と
し、第２のｎ型拡散層１０７ｂに１００μＡ未満の電流
が流れた場合を０とすると、ゲート電極１０６及びｐ型
不純物拡散層１０８の両方の電位が１の場合にのみ第２
のｎ型拡散層１０７ｂの出力は１であり、その他の場合
には第２のｎ型拡散層１０７ｂの出力は０となる。この
ことは、ブール代数のＡＮＤ論理を構成できることを示
している。このようにして、第１の実施形態によると、
０．６Ｖ以下の電源電圧で論理回路を実現することがで
きる。

【００３２】また、従来のＣＭＯＳ論理回路を用いる方
法では、トランジスタが６個必要である上に、Ｎチャネ
ルトランジスタとＰチャネルトランジスタとの両方が必
要なため、Ｎ型ウェル領域とＰ型ウェル領域との分離距
離などを確保する必要から非常に大きな面積を必要とし
た。

【００３３】これに対して、第１の実施形態によると、
１つのトランジスタの面積で、６つのトランジスタを必
要とする従来のＣＭＯＳ論理回路を構成できるため、Ａ
ＮＤ論理回路の面積を１／６に縮小することができる。

【００３４】尚、第１の実施形態においては、ゲート電
極１０６下の第１導電型の不純物層としては、シリコン
のｐ型ＳＯＩ層１０３層を用いたが、これに代えて、シ
リコンのｎ型ＳＯＩ層を用いてもよい。この場合には、
第１の実施形態における不純物拡散層をｎ型のものはｐ
型に変更し、ｐ型のものはｎ型に変更すればよい。

【００３５】また、第１の実施形態においては、半導体
としてシリコンを用いたが、他の半導体材料を用いても
よいのは言うまでもない。

【００３６】（第２の実施形態）図４は第２の実施形態
に係る半導体装置の平面構造を示しており、図５（ａ）
は図４におけるＡ−Ａ線の断面構造を示し、図５（ｂ）
は図４におけるＢ−Ｂ線の断面構造を示している。

【００３７】図４及び図５（ａ），（ｂ）に示すよう
に、シリコン基板２０１の上に絶縁分離層としての膜厚
８０ｎｍの埋め込み酸化膜２０２が形成されている。埋
め込み酸化膜２０２の上に膜厚１００ｎｍのシリコンの
ｐ型ＳＯＩ層２０３が形成され、埋め込み酸化膜２０２
の上におけるｐ型ＳＯＩ層２０３の両側には１×１０²⁰
程度のＡｓ濃度を有する第１のｎ型拡散層２０７ａ及び
第２のｎ型拡散層２０７ｂが形成されている。ｐ型ＳＯ
Ｉ層２０３、第１及び第２のｎ型拡散層２０７ａ、２０
７ｂは膜厚３５０ｎｍの素子分離酸化膜２０４により囲
まれている。素子分離酸化膜２０４は埋め込み酸化膜２
０２と接しており、これにより、ｐ型ＳＯＩ層２０３、
第１及び第２のｎ型拡散層２０７ａ、２０７ｂは素子分
離酸化膜２０４及び埋め込み酸化膜２０２によって完全
に絶縁分離されている。また、図５（ｂ）に示すよう
に、埋め込み酸化膜２０２の上におけるｐ型ＳＯＩ層２
０３と接する領域にはｐ型の不純物が高濃度に拡散され
たｐ型拡散層２０８が形成され、素子分離酸化膜２０４
の上には抵抗層２１１が形成されている。

【００３８】ｐ型ＳＯＩ層２０３の直上には膜厚９ｎｍ
のゲート酸化膜２０５を介して膜厚３００ｎｍのゲート
電極２０６が形成されている。ゲート電極２０６の材料
としては通常リンを１×１０²⁰ｃｍ^-3以上の高濃度に拡
散したポリシリコンを用いる。

【００３９】また、ゲート電極２０６及びｐ型不純物拡
散層２０８はそれぞれタングステン２０９を介して第１
のＡｌ配線２１０ａ及び第２のＡｌ配線２１０ｂに接続
され、第１のｎ型拡散層２０７ａ及び第２のｎ型拡散層
２０７ｂはそれぞれタングステン２０９を介して第３の
Ａｌ配線２１０ｃ及び第４のＡｌ配線２１０ｄに接続さ
れている。抵抗層２１１の一端はタングステン２０９を
介して第４のＡｌ配線２１０ｄに接続され、抵抗層２１
１の他端は第５のＡｌ配線２１０ｅに接続されている。

【００４０】以下、第２の実施形態に係る半導体装置に
おいて、第３のＡｌ配線２１０ｃを０Ｖに、第４のＡｌ
配線２１０ｄを０．６Ｖにそれぞれ制御した場合の動作
について説明する。

【００４１】第１のＡｌ配線２１０ａ及び第２のＡｌ配
線２１０ｂをそれぞれ０．６Ｖにしたときには、第４の
Ａｌ配線２１０ｄには約１００μＡの電流が流れる。ま
た、第１のＡｌ配線２１０ａはゲート電極２０６と接続
され、第２のＡｌ配線２１０ｂはｐ型不純物拡散層２０
８を介してｐ型ＳＯＩ層２０３と接続されている。従っ
て、第１のＡｌ配線２１０ａの電位を高くすると、ｐ型
ＳＯＩ層２０３の電位も高くなり、ゲート電極２０６の
電位が高くなって反転層が形成される効果と、ｐ型ＳＯ
Ｉ層２０３の電位が正に上昇してしきい値電圧が低下す
る効果との両方の効果により、見かけ上のＭＯＳトラン
ジスタのサブスレッショルド係数Ｓが小さくなる。この
結果、第４のＡｌ配線２１０ｄには約１００μＡの大き
な電流が流れる。

【００４２】また、第２のＡｌ配線２１０ｂを０Ｖに、
第１のＡｌ配線２１０ａを０．６Ｖにしたときには、第
４のＡｌ配線２１０ｄには約１００ｎＡの電流が流れ
る。これは通常のＭＯＳトランジスタの動作と同じであ
り、ゲート電極２０６の電位を高くすると、ｐ型ＳＯＩ
層２０３中に空乏層が形成され、第１のＡｌ配線２１０
ａ及び第２のＡｌ配線２１０ｂを共に０．６Ｖにする場
合に比べてサブスレッショルド係数Ｓは大きくなる。従
って、第１のＡｌ配線２１０ａ及び第２のＡｌ配線２１
０ｂを共に０．６Ｖにする場合に比べて小さな電流しか
流れない。

【００４３】また、第１のＡｌ配線２１０ａを０Ｖに、
第２のＡｌ配線２１０ｂを０．６Ｖにしたときには、第
４のＡｌ配線２１０ｄには約１００ｎＡの電流が流れ
る。ｐ型ＳＯＩ層２０３と第１及び第２のｎ型拡散層２
０７ａ，２０７ｂがＮＰＮバイポーラトランジスタとし
て作用して電流が流れるためである。

【００４４】図６は、第２の実施形態に係る半導体装置
の等価回路図を示しており、抵抗層２１１を約２００ｋ
Ωに設計すると、第３のＡｌ配線２１０ｃを０Ｖ、第４
のＡｌ配線２１０ｄを０．６Ｖにそれぞれ制御して、第
１のＡｌ配線２１０ａ及び第２のＡｌ配線２１０ｂを信
号入力とした場合、第１のＡｌ配線２１０ａ及び第２の
Ａｌ配線２１０ｂが共に０．６Ｖの場合にのみ第５のＡ
ｌ配線２１０ｅは０．０１７Ｖとなり、第１のＡｌ配線
２１０ａ及び第２のＡｌ配線２１０ｂのいずれかが０Ｖ
の場合には第５のＡｌ配線２１０ｅは０．５８Ｖとな
る。０．０１７Ｖ及び０．５８Ｖはそれぞれ０Ｖ及び
０．６Ｖと見なすことができる。

【００４５】［表１］は図６に示す等価回路の特性測定
結果を示しており、第１のＡｌ配線２１０ａ及び第２の
Ａｌ配線２１０ｂの電位が０．６Ｖの場合を１とし、０
Ｖの場合を０とし、第５のＡｌ配線２１０ｅの電位が
０．６Ｖの場合を１とし、０Ｖの場合を０とすると、第
５のＡｌ配線２１０ｅの出力は、第１のＡｌ配線２１０
ａ及び第２のＡｌ配線２１０ｂの両方の電位が１の場合
にのみ０であり、その他の場合には１となる。これは、
ブール代数のＮＡＮＤ論理を構成できることを示してい
る。従って、第２の実施形態によると、０．６Ｖ以下の
電源電圧でＮＡＮＤ論理回路を実現することができる。

【００４６】

【表１】

【００４７】また、従来のＣＭＯＳ論理回路を用いる方
法によると、４個のトランジスタが必要である上に、Ｎ
チャネルトランジスタとＰチャネルトランジスタとの両
方が必要なため、Ｎ型ウェル領域とＰ型ウェル領域との
分離距離などを確保する必要から非常に大きな面積を必
要とした。

【００４８】これに対して、第２の実施形態によると、
１つのトランジスタの面積で、４つのトランジスタを必
要とする従来のＣＭＯＳ論理回路を構成できるため、面
積を１／４に縮小することができると共に、高密度且つ
低消費電力の半導体装置を提供することができる。

【００４９】尚、第２の実施形態においては、ゲート電
極２０６下の第１導電型の不純物層としては、シリコン
のｐ型ＳＯＩ層２０３層を用いたが、これに代えて、シ
リコンのｎ型ＳＯＩ層を用いてもよい。この場合には、
第２の実施形態における不純物拡散層をｎ型のものはｐ
型に変更し、ｐ型のものはｎ型に変更すればよい。

【００５０】また、第２の実施形態においては、半導体
としてシリコン用いたが、他の半導体材料を用いてもよ
いのは言うまでもない。

【００５１】以下、本発明の第２の実施形態に係る半導
体装置の製造方法について図７（ａ）〜（ｄ）を参照し
ながら説明する。

【００５２】まず、図７（ａ）に示すように、シリコン
基板２０１の上に膜厚８０ｎｍの埋め込み酸化膜２０２
を形成してＳＩＭＯＸ基板を形成した後、埋め込み酸化
膜２０２の上にシリコン膜２０７Ａ及びシリコン酸化膜
２０５Ａを順次形成する。

【００５３】次に、図７（ｂ）に示すように、シリコン
膜２０７Ａに対して酸化及びエッチングを行なうことに
より、シリコン膜２０７Ａを１００ｎｍの厚さにまで薄
膜化した後、選択酸化法を用いて素子分離酸化膜２０４
を３５０ｎｍの厚さに形成する。素子分離酸化膜２０４
は埋め込み酸化膜２０２と接しており、残されたシリコ
ン膜２０７Ａは素子分離酸化膜２０４及び埋め込み酸化
膜２０２により完全に絶縁分離される。

【００５４】次に、図７（ｃ）に示すように、残された
シリコン膜２０７Ａ中に５×１０¹²ドーズ（ｃｍ^-2）程
度のボロンを注入してｐ型ＳＯＩ層２０３を形成する。
その後、ｐ型ＳＯＩ層２０３の上に膜厚９ｎｍのゲート
酸化膜２０５及び膜厚３００ｎｍのポリシリコン膜を順
次堆積した後、該ポリシリコン膜に対してフォトエッチ
ングを行なうことにより、ポリシリコン膜よりなるゲー
ト電極２０６及び抵抗層２１１を同時に形成する。

【００５５】次に、図７（ｄ）に示すように、抵抗層２
１１を覆うレジストマスク２２０を形成した後、ゲート
電極２０６及び素子分離酸化膜２０４をマスクにしてシ
リコン膜２０７ＡにＡｓを６×１０¹⁵ドーズ（ｃｍ^-2）
程度注入して、第１のｎ型拡散層２０７ａ及び第２のｎ
型拡散層２０７ｂを形成する。

【００５６】次に、ｐ型ＳＯＩ層２０３の所定領域にＢ
Ｆ₂をイオン注入して、ｐ型ＳＯＩ層２０３の電位を取
り出すためのｐ型不純物拡散層２０８を形成する（図４
及び図５（ｂ）を参照）。次に、層間絶縁膜２１２を形
成した後、該層間絶縁膜２１２に、ゲート電極２０６、
第１のｎ型拡散層２０７ａ、第２のｎ型拡散層２０７ｂ
及びｐ型不純物拡散層２０８の電位を取り出すためのコ
ンタクトホールを形成し、該コンタクトホールにタング
ステン２０９を埋め込んだ後、第１、第２、第３、第４
及び第５のＡｌ配線２１０ａ，２１０ｂ，２１０ｃ，２
１０ｄ，２１０ｅを形成すると、図６及び図７（ａ），
（ｂ）に示す第２の実施形態に係る半導体装置が得られ
る。

【００５７】

【発明の効果】請求項１の発明に係る半導体装置による
と、ゲート電極及び第１導電型の高濃度不純物層にそれ
ぞれ異なる信号を入力して、第２導電型の高濃度不純物
層のうち電源電圧が印加される方に流れる電流をセンシ
ングすることにより、１つのトランジスタでＡＮＤ論理
回路を構成できるので、ＡＮＤ論理回路を構成する素子
数が大きく低減する。また、チャネル領域となる第１導
電型の不純物層は絶縁分離層の上に形成されているた
め、ゲート電極に電圧を印加したときに基板側に広がる
空乏層の容量を低減でき、サブスレッショルド係数Ｓを
小さくできるので、低い電源電圧で動作する。

【００５８】請求項２の発明に係る半導体装置による
と、ゲート電極に接続され第１の信号が入力される第１
の配線と、第１導電型の高濃度不純物層に接続され第２
の信号が入力される第２の配線と、電源電圧が印加され
る方の第２導電型の高濃度不純物層に接続され信号が出
力される第３の配線とを備えているため、１つのトラン
ジスタでＡＮＤ論理回路を確実に構成することができ
る。

【００５９】請求項３の発明に係る半導体装置による
と、ゲート電極及び第１導電型の高濃度不純物層にそれ
ぞれ異なる信号を入力して、抵抗層の他端の電圧をセン
シングすることにより、１つのトランジスタでＮＡＮＤ
論理回路を構成できるので、ＮＡＮＤ論理回路を構成す
る素子数が大きく低減する。

【００６０】請求項４の発明に係る半導体装置による
と、ゲート電極に接続され第１の信号が入力される第１
の配線と、第１導電型の高濃度不純物層に接続され第２
の信号が入力される第２の配線と、抵抗層の他端に接続
され信号が出力される第３の配線とを備えているため、
１つのトランジスタでＮＡＮＤ論理回路を確実に構成す
ることができる。

【００６１】請求項５の発明に係る半導体装置による
と、第１導電型の不純物層はシリコンよりなり、電源電
圧は０．６Ｖ以下であり、第１及び第２の信号の電圧は
０Ｖ以上で且つ電源電圧以下であるため、０．６Ｖ以下
の低い電圧で動作することができる。

【００６２】請求項６の発明に係る半導体装置の製造方
法によると、ゲート電極及び第１導電型の高濃度不純物
層にそれぞれ異なる信号を入力して、抵抗層の他端の電
圧をセンシングすることにより、１つのトランジスタで
ＮＡＮＤ論理回路を構成できる請求項３の発明に係る半
導体装置を確実に製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の平
面図である。

【図２】前記第１の実施形態に係る半導体装置の断面構
造を示し、（ａ）は図１におけるＡ−Ａ´線の断面図、
（ｂ）は図１におけるＢ−Ｂ´線の断面図である。

【図３】前記第１の実施形態に係る半導体装置の動作を
説明する図である。

【図４】本発明の第２の実施形態に係る半導体装置の平
面図である。

【図５】前記第２の実施形態に係る半導体装置の断面構
造を示し、（ａ）は図４におけるＡ−Ａ´線の断面図、
（ｂ）は図４におけるＢ−Ｂ´線の断面図である。

【図６】前記第２の実施形態に係る半導体装置の等価回
路図である。

【図７】（ａ）〜（ｄ）は前記第２の実施形態に係る半
導体装置の製造方法の製造工程を示す断面図である。

【符号の説明】

１０１，２０１シリコン基板１０２，２０２埋め込み酸化膜１０３，２０３ｐ型ＳＯＩ層１０４，２０４素子分離酸化膜１０５，２０５ゲート酸化膜１０６，２０６ゲート電極１０７ａ，２０７ａ第１のｎ型拡散層１０７ｂ，２０７ｂ第２のｎ型拡散層１０８，２０８ｐ型不純物拡散層１０９，２０９タングステン２０５Ａシリコン酸化膜２０７Ａシリコン膜２１０ａ第１のＡｌ配線２１０ｂ第２のＡｌ配線２１０ｃ第３のＡｌ配線２１０ｄ第４のＡｌ配線２１０ｅ第５のＡｌ配線２１１抵抗層２１２層間絶縁膜２２０レジストマスク

Claims

【特許請求の範囲】

【請求項１】基板上に形成された絶縁分離層と、前記絶縁分離層の上に形成された第１導電型の不純物層
と、前記絶縁分離層の上における前記第１導電型の不純物層
の両側に形成されたソース又はドレインとなる第２導電
型の高濃度不純物層と、前記第１導電型の不純物層の上にゲート絶縁膜を介して
形成されたゲート電極と、前記絶縁分離層の上に前記第１導電型の不純物層と接し
且つ前記ゲート電極と接しないように形成された第１導
電型の高濃度不純物層と、前記絶縁分離層の上に前記第１導電型の不純物層、第２
導電型の高濃度不純物層及び第１導電型の高濃度不純物
層を囲むように形成された素子分離層とを備えているこ
とを特徴とする半導体装置。
【請求項２】前記ゲート電極に接続され第１の信号が
入力される第１の配線と、前記第１導電型の高濃度不純
物層に接続され第２の信号が入力される第２の配線と、
前記第２導電型の高濃度不純物層のうち電源電圧が印加
される方に接続され信号が出力される第３の配線とをさ
らに備えていることを特徴とする請求項１に記載の半導
体装置。
【請求項３】前記素子分離層の上に形成され、一端が
前記第２導電型の高濃度不純物層のうち電源電圧が印加
される方と電気的に接続された抵抗層をさらに備えてい
ることを特徴とする請求項１に記載の半導体装置。
【請求項４】前記ゲート電極に接続され第１の信号が
入力される第１の配線と、前記第１導電型の高濃度不純
物層に接続され第２の信号が入力される第２の配線と、
前記抵抗層の他端に接続され信号が出力される第３の配
線とをさらに備えていることを特徴とする請求項３に記
載の半導体装置。
【請求項５】前記第１導電型の不純物層はシリコンよ
りなり、前記電源電圧は０．６Ｖ以下であり、前記第１
及び第２の信号の電圧は０Ｖ以上で且つ前記電源電圧以
下であることを特徴とする請求項２又は４に記載の半導
体装置。
【請求項６】基板上に絶縁分離層を形成する工程と、前記絶縁分離層の上に第１導電型の不純物層を形成する
工程と、前記絶縁分離層の上に前記第１導電型の不純物層を囲み
且つ該第１導電型の不純物層との間に間隔をおいて素子
分離層を形成する工程と、前記第１導電型の不純物層の上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜の上にゲート電極を形成すると共に前
記素子分離層の上に抵抗層を形成する工程と、前記絶縁分離層の上における前記素子分離層により囲ま
れた領域に、ソース又はドレインとなる第２導電型の高
濃度不純物層を形成すると共に前記第１導電型の不純物
層と接し且つ前記ゲート電極と接しないように第１導電
型の高濃度不純物層を形成する工程と、前記第２導電型の高濃度不純物層のいずれか一方と前記
抵抗層の一端とを電気的に接続する導電層を形成する工
程とを備えていることを特徴とする半導体装置の製造方
法。